ＣＤＲ回路
【課題】カットオフ周波数をアダプティブに制御する。
【解決手段】ＣＤＲ回路４０には、位相検出器１、シリアル−パラレル変換器２、デジタルフィルタ３、位相制御器４、位相補間器５、積分器６、マルチプレクサ７、及びマルチプレクサ８が設けられる。積分器６は、デジタルフィルタ３で計算されたアーリィ（Early）信号［０：ｎ］−レート（Late）信号［０：ｎ］の符号の情報信号である出力信号ＳＦを入力し、この信号を一定期間Ｍでモニターし、遅延要素と加算器とを用いて周波数ジッタとして積分する。ＣＤＲ回路４０は、デジタルフィルタの閾値と位相補間器の位相ステップを最適な値に変更して、カットオフ周波数をアダプティブに制御する。
【解決手段】ＣＤＲ回路４０には、位相検出器１、シリアル−パラレル変換器２、デジタルフィルタ３、位相制御器４、位相補間器５、積分器６、マルチプレクサ７、及びマルチプレクサ８が設けられる。積分器６は、デジタルフィルタ３で計算されたアーリィ（Early）信号［０：ｎ］−レート（Late）信号［０：ｎ］の符号の情報信号である出力信号ＳＦを入力し、この信号を一定期間Ｍでモニターし、遅延要素と加算器とを用いて周波数ジッタとして積分する。ＣＤＲ回路４０は、デジタルフィルタの閾値と位相補間器の位相ステップを最適な値に変更して、カットオフ周波数をアダプティブに制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＤＲ回路に関する。
【背景技術】
【０００２】
高速なデータ、例えばＧＨｚ級以上の送信データを受信する受信器には、送信データを入力し、送信データのデータレートと等しい周波数となる復元クロック信号を発生し、データを復元するＣＤＲ（Clock Data Recovery）回路が設けられる。ＣＤＲ回路では、位相検出器がデータ信号のエッジと復元クロック信号の位相を比較し、理想の位置から進んでいる場合、アーリィ（Early）信号を出力し、理想の位置から遅れている場合、レート（Late）信号を出力する。このアーリィ（Early）信号とレート（Late）信号のパルス数の情報をフィードバックして復元クロック信号の位相を最適化している（例えば、特許文献１参照。）。
【０００３】
特許文献１などの記載されるＣＤＲ回路では、デジタルフィルタの閾値と位相補間器の位相ステップは一定な値に固定されている。ところが、低周波ジッタに対する耐性及び高周波ジッタに対する耐性を両立するパラメータ（デジタルフィルタの閾値と位相補間器の位相ステップ）を見つけ出すのは非常に難しいという問題点がある。また伝送線路上の反射及び高周波成分の減衰によって発生する、現在のデータに干渉する前の信号により生じるデータの破壊としてのシンボル間干渉（ＩＳＩ Inter−Symbol Interference）の影響で受信データのビット幅が1U.I.(Unit Interval)より小さくなることにより、位相検出器からのアーリィ（Early）／レート（Late）の出力結果が正しくなくなる場合が生じることから、デジタルフィルタなどに搭載される積分器の閾値を決定することが難しいという問題点がある。なお、両立する最適なパラメータ（デジタルフィルタの閾値と位相補間器の位相ステップ）を使用できない場合、デジタルフィルタのレィテンシ（Latency）の影響により、高周波でのジッタ許容度のディップ（Dip）量が増大する。
【特許文献１】特開２００３−２５８７８２号公報（頁１０、図３）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、カットオフ周波数をアダプティブに制御できるＣＤＲ回路を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様のＣＤＲ回路は、入力データ信号及び復元クロック信号が入力され、前記入力データ信号の遷移エッジを検出して前記復元クロック信号のデータに対する位置関係をアーリィ／レートの２値を決め、復元データ信号、第１のアーリィ信号、及び第１のレート信号を生成する位相検出器と、前記第１のアーリィ信号及び前記第１のレート信号が入力され、所定の時間間隔で前記第１のアーリィ信号と前記第１のレート信号のパルス数差分を比較し、差分の合計値が一定以上の値になった場合第２のアーリィ信号又は第２のレート信号を出力し、かつ所定の時間間隔で前記第１のアーリィ信号から前記第１のレート信号のパルス数を引いた値の符号信号を出力するデジタルフィルタと、前記デジタルフィルタから出力される前記第２のアーリィ信号及び前記第２のレート信号が入力され、位相ステップを決定する位相ステップ信号を生成する位相制御器と、前記符号信号が入力され、前記符号信号を一定期間モニターして周波数ジッタとして積分し、出力信号として出力する積分器と、前記デジタルフィルタの値の異なる２つ以上の閾値が入力され、前記積分器の前記出力信号にもとづいて前記デジタルフィルタの閾値が選択され、選択された前記デジタルフィルタの閾値を前記デジタルフィルタに出力する第１の選択手段と、位相ステップの異なる２つ以上の値が入力され、前記積分器の前記出力信号にもとづいて前記位相ステップの値が選択され、選択された前記位相ステップの値を前記位相制御回路に出力する第２の選択手段とを具備し、前記位相制御器から出力される前記位相ステップ信号にもとづいて、前記復元クロック信号が生成されて前記位相検出器に入力されることを特徴とする。
【０００６】
更に、本発明の他態様のＣＤＲ回路は、入力データ信号及び復元クロック信号が入力され、前記入力データ信号の遷移エッジを検出して前記復元クロック信号のデータに対する位置関係をアーリィ／レートの２値を決め、復元データ信号、第１のアーリィ信号、及び第１のレート信号を生成する位相検出器と、前記第１のアーリィ信号及び前記第１のレート信号が入力され、所定の時間間隔で前記第１のアーリィ信号と前記第１のレート信号のパルス数差分を比較し、差分の合計値が一定以上の値になった場合第２のアーリィ信号又は第２のレート信号を出力し、かつ所定の時間間隔で前記第１のアーリィ信号から前記第１のレート信号のパルス数を引いた値の符号信号を出力するデジタルフィルタと、前記デジタルフィルタから出力される前記第２のアーリィ信号及び前記第２のレート信号が入力され、位相ステップを決定する位相ステップ信号を生成する位相制御器と、前記符号信号が入力され、前記符号信号を第１の一定期間モニターして周波数ジッタとして積分して第１の信号を生成し、前記符号信号を前記第１の一定期間とは異なる期間である第２の一定期間モニターして周波数ジッタとして積分して第２の信号を生成し、前記第１及び第２の信号のアンドをとり出力信号として出力する積分器と、前記デジタルフィルタの値の異なる２つ以上の閾値が入力され、前記積分器の前記出力信号にもとづいて前記デジタルフィルタの閾値が選択され、選択された前記デジタルフィルタの閾値を前記デジタルフィルタに出力する第１の選択手段と、位相ステップの異なる２つ以上の値が入力され、前記積分器の前記出力信号にもとづいて前記位相ステップの値が選択され、選択された前記位相ステップの値を前記位相制御回路に出力する第２の選択手段とを具備し、前記位相制御器から出力される前記位相ステップ信号にもとづいて、前記復元クロック信号が生成されて前記位相検出器に入力されることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、カットオフ周波数をアダプティブに制御できるＣＤＲ回路を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係るＣＤＲ回路について、図面を参照して説明する。図１はＣＤＲ回路の構成を示すブロック図、図２は積分器を示すブロック図である。本実施例では、ＣＤＲ回路に周波数ジッタを積分する積分器を設けている。
【００１０】
図１に示すように、ＣＤＲ回路４０には、位相検出器１、シリアル−パラレル変換器２、デジタルフィルタ３、位相制御器４、位相補間器５、積分器６、マルチプレクサ７、及びマルチプレクサ８が設けられる。ＣＤＲ回路４０は、カットオフ周波数をアダプティブに制御する。
【００１１】
位相検出器（Phase Detector）１は、入力データ信号と位相補間器５から出力される復元クロック信号とを入力し、入力データの遷移エッジを検出してクロック信号のデータに対する位置関係をアーリィ（Early）／レート（Late）の２値を決め、復元データ信号、アーリィ（Early）信号、及びレート（Late）信号を出力する。ここで、位相検出器は位相比較器とも呼称され、アーリィ（Early）信号はアップ（Up）信号とも呼称され、レート（Late）信号はダウン（Down）信号とも呼称される。
【００１２】
ここで、位相検出器１には、例えばノンリニア型で、レジスタ、ラッチ回路、Ｅｘ−ＯＲ回路、及び加算器などからなる位相検出器が用いられる。この位相検出器には入力データ信号、復元クロック信号、及び復元クロック信号とは１８０°位相の異なるクロック信号が入力され、この２つのクロック信号を用いてクロック信号のデータに対する位置関係をアーリィ（Early）／レート（Late）の２値として決められる。
【００１３】
シリアル−パラレル変換器（Deserializer）２は、位相検出器１とデジタルフィルタ３の間に設けられ、位相検出器１から出力される復元データ信号、アーリィ（Early）信号、及びレート（Late）信号を入力し、復元データ信号、アーリィ（Early）信号、及びレート（Late）信号をシリアル−パラレル変換して出力する。
【００１４】
デジタルフィルタ（Digital Filter）３は、シリアル−パラレル変換器２と位相制御器４及び積分器６の間に設けられ、パラレル変換されたアーリィ（Early）信号、パラレル変換されたレート（Late）信号、及びデジタルフィルタの閾値信号ＳＴを入力する。デジタルフィルタ３には周波数オフセット積分器、位相積分器などが設けられ、ゲイン要素、カットオフ周波数などが制御される。
【００１５】
デジタルフィルタ３は、パラレル化されたアーリィ（Early）信号及びレート（Late）信号を入力し、パラレル化されたアーリィ（Early）信号及びレート（Late）信号を平均化し、ある一定の期間においてアーリィ（Early）信号とレート（Late）信号のパルス数差分を比較し、差分の合計値が一定以上の値になった場合、アーリィ（Early）信号或いはレート（Late）信号を出力する。デジタルフィルタ３は、アーリィ（Early）信号［０：ｎ］−レート（Late）信号［０：ｎ］(n:自然数)の符号信号である出力信号ＳＦを出力する。そして、マルチプレクサ７から出力されるデジタルフィルタの閾値信号ＳＴにより、デジタルフィルタ３の閾値が変更される。
【００１６】
位相制御器４は、デジタルフィルタ３と位相補間器５の間に設けられ、デジタルフィルタ３から出力されるアーリィ（Early）信号或いはレート（Late）信号と位相補間器の位相ステップ信号ＳＳとを入力する。位相制御器４は、位相の異なるクロックを混合させる比率を決定するための制御信号を生成する。この制御信号は、マルチプレクサ８から出力される位相補間器の位相ステップ信号ＳＳにより変更され、出力信号ＳＰＣとして出力される。
【００１７】
位相補間器５は、位相制御器４と位相検出器１の間に設けられ、位相制御器４から出力される出力信号ＳＰＣとＰＬＬ（Phase Locked Loop）回路から出力される基準クロック信号とを入力する。位相補間器５は、位相制御信号である出力信号ＳＰＣにより決定された位相を有する復元クロック信号を生成して位相検出器１に出力する。
【００１８】
ここで、位相補間器５には、例えばフェーズコントローラ、バイナリアップ／ダウンカウンタ、ミキサ、コンパレータなどが設けられ、ｍｂｉｔの分解能で位相制御を行う。
【００１９】
積分器６には、図２に示すように、クロック1サイクル分の遅延要素１１ａ、遅延要素１１ｂ、遅延要素１１ｃ、遅延要素１１ｋ、加算器１２ａ、加算器１２ｂ、加算器１２ｋ−１、加算器１２ｋ、比較器１３ａ、比較器１３ｂ、及び２入力ＯＲ回路１４が設けられる。
【００２０】
遅延要素１１ａは、出力信号ＳＦを入力し、１つ前の信号を出力する。遅延要素１１ｂは、遅延要素１１ａから出力される信号を入力し、１つ前の信号を出力する。遅延要素１１ｃは、遅延要素１１ｂから出力される信号を入力し、１つ前の信号を出力する。遅延要素１１ｋは、図示しない遅延要素１１ｋ−１から出力される信号を入力し、１つ前の信号を出力する。
【００２１】
加算器１２ａは、遅延要素１１ａ及び遅延要素１１ｂから出力される信号を入力し、加算処理した信号を出力する。加算器１２ｂは、加算器１２ａ及び遅延要素１１ｃから出力される信号を入力し、加算処理した信号を出力する。加算器１２ｋ−１は、図示しない加算器１２ｋ−２及び遅延要素１１ｋから出力される信号を入力し、加算処理した信号を出力する。加算器１２ｋ−１では、出力信号ＳＦが一定期間Ｍで累積加算（積分）される。加算器１２ｋは、加算器１２ｋ−１から出力される信号（閾値Ｐ）と一定期間Ｍの値を入力し、ＭからＰの値を引き算した信号を出力する。
【００２２】
比較器１３ａは、閾値Ｐと閾値Ｎとを入力し、比較演算した信号を出力信号ＳＣ１として出力する。比較器１３ｂは、加算器１２ｋから出力される（Ｍ−Ｐ）と（Ｍ−Ｎ）とを入力し、比較演算した信号を出力信号ＳＣ２として出力する。２入力ＯＲ回路１４は、比較器１３ａから出力される出力信号ＳＣ１と比較器１３ｂから出力される出力信号ＳＣ２とを入力し、論理演算した信号を出力信号ＳＸとして出力する。
【００２３】
ここで、積分器６は、デジタルフィルタ３で計算されたアーリィ（Early）信号［０：ｎ］−レート（Late）信号［０：ｎ］の符号の情報信号である出力信号ＳＦを入力し、この信号を一定期間Ｍでモニターし、遅延要素と加算器とを用いて周波数ジッタとして積分する。具体的には、例えばアーリィ（Early）信号≧レート（Late）信号の場合を“Ｈｉｇｈ”レベル、アーリィ（Early）信号＜レート（Late）信号の場合を“Ｌｏｗ”レベルとすると、一定期間Ｍ＊クロックスピードの時間に閾値Ｐが閾値Ｎを越えた、或いは（Ｍ−Ｐ）が（Ｍ−Ｎ）を超えた場合、低周波ジッタと判断する。超えない場合、高周波ジッタと判断する。アーリィ(Early)信号とレート(Late)信号の差分そのものを一定期間M*クロックサイクル間をカウントした場合と比較して、符号に情報量を落とすことにより、デジタルフィルタ３のアーリィ(Early)/レート(Late)出力結果が一定期間内に受信データに含まれるデータの遷移数、伝送線路の反射、減衰により発生するＩＳＩによる影響を受けにくくなり、その結果送信器から受信器までの伝送線路長の影響が少なくなること、送信ｂｉｔの依存性を考慮する必要がなくなること、及び符号情報は1bitであるため、Early信号とLate信号の差分そのものを一定期間M*クロックサイクル間をカウントした場合と比較して、デジタルカウンタの回路規模を小さくすることが可能となる。
【００２４】
マルチプレクサ（第１の選択手段）７は、デジタルフィルタの閾値Ｔ１とそれとは値が異なるデジタルフィルタの閾値Ｔ２とを入力し、積分器６から出力される出力信号ＳＸにもとづいて、デジタルフィルタの閾値Ｔ１或いはデジタルフィルタの閾値Ｔ２を選択し、デジタルフィルタの閾値信号ＳＴとしてデジタルフィルタ３に出力する。つまり、デジタルフィルタ３はデジタルフィルタの閾値信号ＳＴにより閾値が変更される。
【００２５】
マルチプレクサ（第２の選択手段）８は、位相補間器の位相ステップＳ１とそれとは値が異なる位相補間器の位相ステップＳ２とを入力し、積分器６から出力される出力信号ＳＸにもとづいて、位相補間器の位相ステップＳ１或いは位相補間器の位相ステップＳ２を選択し、位相補間器の位相ステップ信号ＳＳとして位相補間器５に出力する。つまり、位相補間器５は位相補間器の位相ステップ信号ＳＳにより位相ステップが変更される。
【００２６】
ここでは、デジタルフィルタの閾値を２つ、位相補間器の位相ステップを２つに設定しているが、必ずしも２つに限定されるものではなく、それぞれ３つ以上設定してもよい。
【００２７】
次に、ＣＤＲ回路の特性を図３を参照して説明する。図３はジッタ周波数とジッタ許容値の関係を示す図、図中の実線（ａ）は本実施例の特性を示す図、破線（ｂ）は従来のカットオフ周波数が低い場合の特性を示す図、破線（ｃ）は従来のカットオフ周波数が高い場合の特性を示す図である。ここで、従来とはジッタ周波数を積分する積分器が設けられず、デジタルフィルタの閾値と位相補間器の位相ステップがそれぞれ一定な値に設定されるＣＤＲ回路である。
【００２８】
図３（ｂ）に示すように、従来では、高周波ノイズへの耐性を向上させる目的でカットオフ周波数を低く設定すると、ジッタ周波数の低い側での低周波ノイズの耐性が劣化する（ジッタ許容値の低下）。また、図３（ｃ）に示すように、従来では、低周波ノイズへの耐性を向上させる目的でカットオフ周波数を高く設定すると、ジッタ周波数の高い側での高周波ノイズの耐性が劣化する（１０ＭＨｚ付近を中心とするディップ（Dip）発生によりジッタ許容値の低下）。
【００２９】
一方、図３（ａ）に示すように、本実施例では、積分器６から出力される出力信号ＳＸにもとづいて、デジタルフィルタの閾値と位相補間器の位相ステップの値をそれぞれ変更することができ、最適な値に設定できるのでジッタ許容値がジッタ周波数全域で従来よりも向上している。
【００３０】
上述したように、本実施例のＣＤＲ回路では、位相検出器１、シリアル−パラレル変換器２、デジタルフィルタ３、位相制御器４、位相補間器５、積分器６、マルチプレクサ７、及びマルチプレクサ８が設けられる。積分器６は、デジタルフィルタ３で計算されたアーリィ（Early）信号［０：ｎ］−レート（Late）信号［０：ｎ］の符号の情報信号である出力信号ＳＦを入力し、この信号を一定期間Ｍでモニターし、遅延要素と加算器とを用いて周波数ジッタとして積分した信号を出力信号ＳＸとして出力する。マルチプレクサ７は、デジタルフィルタの閾値Ｔ１とそれとは値が異なるデジタルフィルタの閾値Ｔ２とを入力し、積分器６から出力される出力信号ＳＸにもとづいて、デジタルフィルタの閾値Ｔ１或いはデジタルフィルタの閾値Ｔ２を選択し、デジタルフィルタの閾値信号ＳＴとしてデジタルフィルタ３に出力する。マルチプレクサ８は、位相補間器の位相ステップＳ１とそれとは値が異なる位相補間器の位相ステップＳ２とを入力し、積分器６から出力される出力信号ＳＸにもとづいて、位相補間器の位相ステップＳ１或いは位相補間器の位相ステップＳ２を選択し、位相補間器の位相ステップ信号ＳＳとして位相補間器５に出力する。
【００３１】
このため、デジタルフィルタの閾値と位相補間器の位相ステップとを最適な値に設定でき、カットオフ周波数をアダプティブに制御することができる。したがって、デジタルフィルタのレイテンシー（Latency）が増えた場合でも、周波数ジッタの許容値のディップ（Dip）量の増加を抑制することができ、ジッタ許容値を従来よりもジッタ周波数全域で向上させることができる。
【００３２】
なお、本実施例では、位相検出器１とデジタルフィルタ３の間にシリアルーパラレル変換器２を設けているが、位相検出器１から出力されるアーリィ（Early）信号及びレート（Late）信号を直接デジタルフィルタ３に入力させてもよい。
【実施例２】
【００３３】
次に、本発明の実施例２に係るＣＤＲ回路について、図面を参照して説明する。図４は１．５／（Ｍ＊クロックサイクル）付近の周波数ジッタが入力された場合を示す図、図５は積分器を示すブロック図である。本実施例では、積分器の構成を変更している。
【００３４】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３５】
図４に示すように、１．５／（Ｍ＊クロックサイクル）付近の周波数ジッタが入力された場合、閾値Ｎ／一定期間Ｍの値が略２／３以上にパラメータ設定されると、実施例１ではカットオフ周波数の“Ｌｏｗ”判定から“Ｈｉｇｈ”判定として誤認識する可能性が発生する。そこで、本実施例では、誤認識を防止するために積分器を変更している。なお、本実施例のＣＤＲ回路は、積分器以外実施例１と同じ構成にしている。
【００３６】
図５に示すように、積分器６ａには、遅延要素１１ａ、遅延要素１１ｂ、遅延要素１１ｃ、遅延要素１１ｋ、遅延要素１１ａａ、遅延要素１１ｋａ、加算器１２ａ、加算器１２ｂ、加算器１２ｋ−１、加算器１２ｋ、加算器１２ａａ、加算器１２（ｋ−１）ａ、加算器１２ｋａ、比較器１３ａ、比較器１３ｂ、比較器１３ｃ、比較器１３ｄ、２入力ＯＲ回路１４、２入力ＯＲ回路１４ａ、及び２入力ＡＮＤ回路１５が設けられる。
【００３７】
積分器６ａは、一定期間Ｍと別の一定期間Ｍａの２つの期間、デジタルフィルタ３で計算されたアーリィ（Early）信号［０：ｎ］−レート（Late）信号［０：ｎ］の符号の情報信号である出力信号ＳＦをモニターする。
【００３８】
ここで、遅延要素１１ａ、遅延要素１１ｂ、遅延要素１１ｃ、遅延要素１１ｋ、加算器１２ａ、加算器１２ｂ、加算器１２ｋ−１、加算器１２ｋ、比較器１３ｂ、比較器１３ｃ、及び２入力ＯＲ回路１４は、実施例１と同じ構成及び動作なので説明を省略する。
【００３９】
デジタルフィルタ３で計算されたアーリィ（Early）信号［０：ｎ］−レート（Late）信号［０：ｎ］の符号の情報信号である出力信号ＳＦの一定期間Ｍａのモニターは、遅延要素１１ａａ、遅延要素１１ｋａ、加算器１２ａａ、加算器１２（ｋ−１）ａ、加算器１２ｋａ、比較器１３ｃ、比較器１３ｄ、及び２入力ＯＲ回路１４ａを用いて行われる。
【００４０】
遅延要素１１ａａは、遅延要素１１ｋから出力される信号を入力し、１つ前の信号を出力する。遅延要素１１ｋａは、図示しない遅延要素１１（ｋ−１）から出力される信号を入力し、１つ前の信号を出力する。
【００４１】
加算器１２ａａは、加算器１２ｋ−１及び遅延要素１１ａａから出力される信号を入力し、加算処理した信号を出力する。加算器１２（ｋ−１）ａは、図示しない加算器１２（ｋ−２）ａ及び遅延要素１１ｋａから出力される信号を入力し、加算処理した信号（閾値Ｐａ）を出力する。加算器１２（ｋ−１）ａでは、出力信号ＳＦが一定期間Ｍａで累積加算（積分）される。加算器１２ｋａは、閾値Ｍａと閾値Ｐａの値を入力し、ＭａからＰａの値を引き算した信号を出力する。
【００４２】
比較器１３ｃは、閾値Ｐａと閾値Ｎａとを入力し、比較演算した信号を出力信号ＳＣ１ａとして出力する。比較器１３ｄは、加算器１２ｋａから出力される（Ｍａ−Ｐａ）と（Ｍａ−Ｎａ）とを入力し、比較演算した信号を出力信号ＳＣ３として出力する。２入力ＯＲ回路１４ａは、比較器１３ｃから出力される出力信号ＳＣ１ａと比較器１３ｄから出力される出力信号ＳＣ２ａとを入力し、論理演算した信号を出力信号ＳＸ２として出力する。
【００４３】
２入力ＯＲ回路１４は、比較器１３ａから出力される出力信号ＳＣ１と比較器１３ｂから出力される出力信号ＳＣ２とを入力し、論理演算した信号を出力信号ＳＸ１として出力する。２入力ＡＮＤ回路１５は、２入力ＯＲ回路１４から出力される出力信号ＳＸ１と２入力ＯＲ回路１４ａから出力される出力信号ＳＸ２とを入力し、論理演算した信号を出力信号ＳＸとして出力する。
【００４４】
積分器６ａは、デジタルフィルタ３で計算されたアーリィ（Early）信号［０：ｎ］−レート（Late）信号［０：ｎ］の符号の情報信号である出力信号ＳＦを入力し、この信号を一定期間Ｍと、別の一定期間Ｍａとでモニターし、遅延要素と加算器とを用いて周波数ジッタとして積分し、両者のＡＮＤをとる。このため、１．５／（Ｍ＊クロックサイクル）付近の周波数ジッタが入力された場合、閾値Ｎ／一定期間Ｍの値が略２／３以上にパラメータ設定されても、本実施例ではカットオフ周波数の“Ｌｏｗ”判定から“Ｈｉｇｈ”判定として誤認識することを回避できる。
【００４５】
次に、ＣＤＲ回路の特性を図６を参照して説明する。図６はジッタ周波数とジッタ許容値の関係を示す図、図中の実線（ａ）は本実施例の特性を示す図、破線（ｂ）は実施例１の特性を示す図である。
【００４６】
図６（ｂ）に示すように、実施例１では、１．５／（Ｍ＊クロックサイクル）付近の周波数ジッタが入力された場合、閾値Ｎ／一定期間Ｍの値が略２／３以上にパラメータ設定されると、ジッタ周波数の高い側での高周波ノイズの耐性が劣化する（２４ＭＨｚ付近を中心とするディップ（Dip）発生によりジッタ許容値が低下）。なお、このディップ（Dip）レベルは従来よりも小さい。
【００４７】
一方、図６（ａ）に示すように、本実施例では、一定期間Ｍと、別の一定期間Ｍａとでモニターし、両者のＡＮＤをとった積分器６ａから出力される出力信号ＳＸにもとづいて、デジタルフィルタの閾値と位相補間器の位相ステップの値を適宜変更することができ、ジッタ許容値がジッタ周波数全域で向上している。
【００４８】
上述したように、本実施例のＣＤＲ回路では、位相検出器１、シリアル−パラレル変換器２、デジタルフィルタ３、位相制御器４、位相補間器５、積分器６ａ、マルチプレクサ７、及びマルチプレクサ８が設けられる。積分器６ａは、デジタルフィルタ３で計算されたアーリィ（Early）信号［０：ｎ］−レート（Late）信号［０：ｎ］の符号の情報信号である出力信号ＳＦを入力し、この信号を一定期間Ｍと、別の一定期間Ｍａとでモニターし、遅延要素と加算器とを用いて周波数ジッタとして積分し、両者のＡＮＤをとる。
【００４９】
このため、１．５／（Ｍ＊クロックサイクル）付近の周波数ジッタが入力された場合、閾値Ｎ／一定期間Ｍの値が略２／３以上にパラメータ設定されても、カットオフ周波数の“Ｌｏｗ”判定から“Ｈｉｇｈ”判定として誤認識することを回避できる。そして、カットオフ周波数をアダプティブに制御することができる。したがって、デジタルフィルタのレイテンシー（Latency）が増えた場合でも、周波数ジッタの許容値のディップ（Dip）量の増加を抑制することができ、ジッタ許容値を従来よりもジッタ周波数全域で向上させることができる。また、閾値Ｎ／一定期間Ｍの値が略２／３以上にパラメータ設定されても高周波側での周波数ジッタの許容値のディップ（Dip）量の増加を抑制することができる。更に、符号に情報量を落とすことにより、送信ｂｉｔの依存性を配慮する必要がなくなる。
【実施例３】
【００５０】
次に、本発明の実施例３に係るＣＤＲ回路について、図面を参照して説明する。図７はＣＤＲ回路の構成を示すブロック図、図８は積分器を示すブロック図、図９はオフセットパターン発生器を示すブロック図、図１０はＦＳＭ回路の動作を示す図である。本実施例では、ＣＤＲ回路にオフセットパターン発生器を設けている。
【００５１】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５２】
図７に示すように、ＣＤＲ回路４０ａには、位相検出器１、シリアル−パラレル変換器２、デジタルフィルタ３、位相制御器４、位相補間器５、マルチプレクサ７、マルチプレクサ８、積分器２１、及びオフセットパターン発生器２２が設けられる。
【００５３】
ＣＤＲ回路４０ａは、カットオフ周波数をアダプティブに制御する。そして、例えば低周波ジッタにトラックするＳＳＣ（Speed Spectrum Clock）方式に対応でき、一定期間に渡ってカットオフ周波数を高く設定する割合をモニターし、設定した閾値を超えた場合、オフセットパターンを一段階インクリメント（increment）／デクリメント（decrement）する信号とその方向を指示する信号を積分器２１がオフセットパターン発生器２２に渡し、最適なオフセット値をアダプティブにサーチしてオフセットパターンが最適化される。
【００５４】
なお、従来の低周波ジッタにトラックするＳＳＣ方式でのＣＤＲ回路では、ＳＳＣ（例えば３０乃至３３ＫＨｚ）に対応するように比較的長周期に渡り、アーリィ（Early）［０：ｎ］、レート（Late）［０：ｎ］を積分し、積分したエッジ情報を元にして復元クロック信号の周波数とデータレートとの差分を検出し、オフセットパターン発生器にその情報を入力する。このため、長周期に渡ってエッジのデータを積分するために、ＣＤＲ回路の構成が大規模となる。また、積分器がオフセットパターンを生成するまで、ＳＳＣをトラックする必要があり、カットオフ周波数を常に高く設定するので、各種信号のクロスカップリングなどにより発生する正弦波ジッタに対して脆弱となる。
【００５５】
図８に示すように、積分器２１には、積分器６及び９が設けられる。積分器２１は、出力信号ＳＸ、出力信号ＳＣ１、出力信号ＳＣ２、及び出力信号ＳＣ３を出力する。積分器９には、遅延要素１１ａｂ、遅延要素１１ｂｂ、遅延要素１１ｋｂ、加算器１２ａｂ、加算器１２（ｋ−１）ｂ、及び比較器１３ｅが設けられる。
【００５６】
積分器９は、積分器６でアーリィ（Early）信号［０：ｎ］−レート（Late）信号［０：ｎ］の符号の情報信号である出力信号ＳＦを一定期間Ｍで積分した出力信号（低周波ノイズを検知した信号）ＳＸを入力し、この信号を一定期間Ｓでモニターし、遅延要素と加算器とを用いて周波数オフセットとして積分する。
【００５７】
遅延要素１１ａｂは、出力信号ＳＸを入力し、１つ前の信号を出力する。遅延要素１１ｂｂは、遅延要素１１ａｂから出力される信号を入力し、１つ前の信号を出力する。遅延要素１１ｋｂは、図示しない遅延要素１１（ｋ−１）ｂから出力される信号を入力し、１つ前の信号を出力する。
【００５８】
加算器１２ａｂは、遅延要素１１ａｂ及び遅延要素１１ｂｂから出力される信号を入力し、加算処理した信号を出力する。加算器１２（ｋ−１）ｂは、図示しない加算器１２（ｋ−２）ｂ及び遅延要素１１ｋｂから出力される信号を入力し、加算処理した信号を出力する。加算器１２（ｋ−１）ｂでは、出力信号ＳＸが一定期間Ｓで累積加算（積分）される。
【００５９】
比較器１３ｅは、閾値Ｌと閾値Ｒとを入力し、比較演算した信号を出力信号ＳＣ３として出力する。出力信号ＳＣ３は加算器１２（ｋ−１）ｂに帰還入力され、出力信号ＳＣ３が“Ｈｉｇｈ”レベルに変化すると加算器１２（ｋ−１）ｂで累積加算された値はリセットされる。
【００６０】
図９に示すように、オフセットパターン発生器２２には、ＦＳＭ（Finite State Machine）回路１０及び遅延要素１１ｃが設けられる。オフセットパターン発生器２２は、出力信号ＳＣ１乃至ＳＣ３を入力し、低周波ノイズを検知した信号ＳＸが一定期間Ｓで特定な割合であるＲ／Ｓ以上“Ｈｉｇｈ”であった場合、出力信号ＳＣ３をアサート（Assert）し、周波数のオフセット方向を示す出力信号ＳＣ１及びＳＣ３を受けて最適な周波数オフセット値である出力信号ＳＱを出力する。
【００６１】
ＦＳＭ回路１０は、有限状態機械とも呼称され、例えばプログラマブルロジックコントローラ、組み合わせ論理回路、フリップフロップなどから構成される。
【００６２】
ＦＳＭ回路１０は、例えば図１０に示すように、出力信号ＳＣ１乃至ＳＣ３を入力し、例えば出力信号ＳＱの値Ｑを、（−３＜Ｑ＜３）と設定した場合、一段階ずつインクリメント（increment）／デクリメント（decrement）し、最適値をサーチ（直列加算）処理する。
【００６３】
次に、ＣＤＲ回路の動作を図１１を参照して説明する。図１１はＣＤＲ回路の動作を示すフローチャートである。
【００６４】
図１１に示すように、ＣＤＲ回路４０ａでは、まず、オフセットパターン発生器２２を用いて周波数のオフセット値Ｑがアップデートされる（ステップＳ１）。
【００６５】
次に、アップデートされた周波数のオフセット値Ｑであるオフセット補正値が最適な値かどうかが判断される。この補正値が最適な値であると判断された場合、ＣＤＲ回路４０ａはロックされる（ステップＳ２）。
【００６６】
この補正値が最適な値ではないと判断された場合、オフセットパターン発生器２２で周波数のオフセット値を増加或いは減少される（ステップＳ３）。
【００６７】
増加或いは減少された周波数のオフセット値Ｑがアップデートされ、このオフセット補正値が最適な値と判断されるまで動作は進められる。
【００６８】
上述したように、本実施例のＣＤＲ回路では、位相検出器１、シリアル−パラレル変換器２、デジタルフィルタ３、位相制御器４、位相補間器５、マルチプレクサ７、マルチプレクサ８、積分器２１、及びオフセットパターン発生器２２が設けられる。積分器２１には、積分器６及び９が設けられる。積分器９は、積分器６でアーリィ（Early）信号［０：ｎ］−レート（Late）信号［０：ｎ］の符号の情報信号である出力信号ＳＦを一定期間Ｍで積分した出力信号ＳＸを入力し、この信号を一定期間Ｓでモニターし、遅延要素と加算器とを用いて周波数オフセットとして積分する。オフセットパターン発生器２２には、ＦＳＭ回路１０及び遅延要素１１ｃが設けられ、出力信号ＳＣ１乃至ＳＣ３を入力して、最適な周波数オフセット値である出力信号ＳＱを出力する。
【００６９】
このため、実施例１の効果の他に、長周期に渡ってエッジのデータを積分する必要がないので、従来よりも回路構成を簡素化できる。また、積分器がオフセットパターンを生成するまで、ＳＳＣをトラックする必要がないので、カットオフ周波数を常に高く設定する必要がなく、各種信号のクロスカップリングなどにより発生する正弦波ジッタに対して強靭にすることができる。
【実施例４】
【００７０】
次に、本発明の実施例４に係るＣＤＲ回路について、図面を参照して説明する。図１２はＣＤＲ回路の構成を示すブロック図である。本実施例では、ＣＤＲ回路に位相補間器の代わりに電圧制御発振器を設けている。
【００７１】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００７２】
図１２に示すように、ＣＤＲ回路４０ｂには、位相検出器１、シリアル−パラレル変換器２、デジタルフィルタ３、マルチプレクサ７、マルチプレクサ８、電圧制御発振器２３、電圧制御器２４、及び積分器３１が設けられる。ＣＤＲ回路４０ｂは、デジタルフィルタの閾値と電圧制御発振器の電圧ステップとを動的に制御してカットオフ周波数をアダプティブに制御する。
【００７３】
電圧制御器２４は、デジタルフィルタ３と電圧制御発振器２３の間に設けられ、デジタルフィルタ３から出力されるアーリィ（Early）信号或いはレート（Late）信号と電圧制御発振器の電圧ステップ信号ＳＶとを入力する。電圧制御器２４は、クロックを混合させる比率を決定するための制御信号を生成する。この制御信号は、マルチプレクサ８から出力される電圧制御発振器の電圧ステップ信号ＳＶにより変更され、出力信号ＳＶＣとして出力される。
【００７４】
電圧制御発振器２３は、電圧制御器２４と位相検出器１の間に設けられ、電圧制御器２４から出力される出力信号ＳＶＣを入力する。電圧制御発振器２３は、電圧ステップ信号である出力信号ＳＶＣにより決定された復元クロック信号を生成して位相検出器１に出力する。
【００７５】
積分器３１は、パラレル化されたアーリィ（Early）信号及びレート（Late）信号を入力し、この信号を一定期間Ｍでモニターして周波数ジッタとして積分した信号を出力信号ＳＸとして出力する。
【００７６】
マルチプレクサ（第２の選択手段）８は、電圧制御発振器の電圧ステップＶ１とそれとは値が異なる電圧制御発振器の電圧ステップＶ２とを入力し、積分器３１から出力される出力信号ＳＸにもとづいて、電圧制御発振器の電圧ステップＶ１或いは電圧制御発振器の電圧ステップＶ２を選択し、電圧制御発振器の電圧ステップ信号ＳＶとして電圧制御器２４に出力する。つまり、電圧制御発振器２３は電圧制御発振器の電圧ステップ信号ＳＶにより電圧ステップが変更される。
【００７７】
上述したように、本実施例のＣＤＲ回路では、位相検出器１、シリアル−パラレル変換器２、デジタルフィルタ３、マルチプレクサ７、マルチプレクサ８、電圧制御発振器２３、電圧制御器２４、及び積分器３１が設けられる。積分器３１は、パラレル化されたアーリィ（Early）信号及びレート（Late）信号を入力し、この信号を一定期間Ｍでモニターして周波数ジッタとして積分した信号を出力信号ＳＸとして出力する。電圧制御器２４は、デジタルフィルタ３と電圧制御発振器２３の間に設けられ、デジタルフィルタ３から出力されるアーリィ（Early）信号或いはレート（Late）信号と電圧制御発振器の電圧ステップ信号ＳＶとを入力する。電圧制御器２４は、クロックを混合させる比率を決定するための制御信号を生成する。この制御信号は、マルチプレクサ８から出力される電圧制御発振器の電圧ステップ信号ＳＶにより変更され、出力信号ＳＶＣとして出力される。電圧制御発振器２３は、電圧制御器２４から出力される出力信号ＳＶＣを入力し、電圧ステップ信号である出力信号ＳＶＣにより決定された復元クロック信号を生成して位相検出器１に出力する。
【００７８】
このため、デジタルフィルタの閾値と電圧制御発振器の電圧ステップとを最適な値に設定でき、カットオフ周波数をアダプティブに制御することができる。したがって、デジタルフィルタのレイテンシー（Latency）が増えた場合でも、周波数ジッタの許容値のディップ（Dip）量の増加を抑制することができ、ジッタ許容値を従来よりもジッタ周波数全域で向上させることができる。また、符号に情報量を落とすことにより、送信ｂｉｔの依存性を配慮する必要がなくなる。更に、外部からＰＬＬ回路などから出力される基準クロック信号を入力させる必要がない。
【実施例５】
【００７９】
次に、本発明の実施例５に係るＣＤＲ回路について、図面を参照して説明する。図１３はＣＤＲ回路の構成を示す回路図である。本実施例では、ＣＤＲ回路に位相補間器の代わりにＤＬＬ回路を設けている。
【００８０】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００８１】
図１３に示すように、ＣＤＲ回路４０ｃには、位相検出器１、シリアル−パラレル変換器２、デジタルフィルタ３、位相制御器４、マルチプレクサ７、マルチプレクサ８、ＤＬＬ回路２５、及び積分器３１が設けられる。ＣＤＲ回路４０は、デジタルフィルタの閾値とＤＬＬ回路の出力の位相ステップを動的に制御して、カットオフ周波数をアダプティブに制御する。
【００８２】
ＤＬＬ（Delay Locked Loop）回路２５は、位相制御器４と位相検出器１の間に設けられ、位相制御器４から出力される出力信号ＳＰＣを入力する。ＰＬＬ回路２５は、位相制御信号である出力信号ＳＰＣにより決定された位相を有する復元クロック信号を生成して位相検出器１に出力する。
【００８３】
積分器３１は、パラレル化されたアーリィ（Early）信号及びレート（Late）信号を入力し、この信号を一定期間Ｍでモニターして周波数ジッタとして積分した信号を出力信号ＳＸとして出力する。
【００８４】
上述したように、本実施例のＣＤＲ回路では、位相検出器１、シリアル−パラレル変換器２、デジタルフィルタ３、位相制御器４、マルチプレクサ７、マルチプレクサ８、ＤＬＬ回路２５、及び積分器３１が設けられる。積分器３１は、パラレル化されたアーリィ（Early）信号及びレート（Late）信号を入力し、この信号を一定期間Ｍでモニターして周波数ジッタとして積分した信号を出力信号ＳＸとして出力する。ＤＬＬ回路２５は、位相制御器４から出力される出力信号ＳＰＣを入力し、位相制御信号である出力信号ＳＰＣにより決定された位相を有する復元クロック信号を生成して位相検出器１に出力する。
【００８５】
このため、デジタルフィルタの閾値と位相補間器の位相ステップとを最適な値に設定でき、カットオフ周波数をアダプティブに制御することができる。したがって、デジタルフィルタのレイテンシー（Latency）が増えた場合でも、周波数ジッタの許容値のディップ（Dip）量の増加を抑制することができ、ジッタ許容値を従来よりもジッタ周波数全域で向上させることができる。また、符号に情報量を落とすことにより、送信ｂｉｔの依存性を配慮する必要がなくなる。更に、外部からＰＬＬ回路などから出力される基準クロック信号を入力させる必要がない。
【００８６】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００８７】
例えば、実施例ではマルチプレクサをデジタルフィルタの閾値や位相補間器位相ステップなどを選択するための選択手段として用いているが、マルチプレクサの代わりにスイッチなどを用いてもよい。実施例では位相検出器にノンリニア型（例えば、Alexander Detector）位相検出器を用いているが、復元クロック信号と入力データ信号とを入力するリニア型（例えば、Hogge Detector）位相検出器を用いてもよい。
【００８８】
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 入力データ信号及び復元クロック信号が入力され、前記入力データ信号の遷移エッジを検出して前記復元クロック信号のデータに対する位置関係をアーリィ／レートの２値を決め、復元データ信号、第１のアーリィ信号、及び第１のレート信号を生成する位相検出器と、前記復元データ信号、前記第１のアーリィ信号、及び前記第１のレート信号が入力され、前記復元データ信号、前記第１のアーリィ信号、及び前記第１のレート信号をシリアル／パラレル変換を行うシリアル−パラレル変換器と、シリアル／パラレル変換された第２のアーリィ信号及び第２のレート信号が入力され、所定の時間間隔で前記第２のアーリィ信号と前記第２のレート信号のパルス数差分を比較し、差分の合計値が一定以上の値になった場合第３のアーリィ信号又は第３のレート信号を出力し、かつ所定の時間間隔で前記第２のアーリィ信号から前記第２のレート信号のパルス数を引いた値の符号信号を出力するデジタルフィルタと、前記デジタルフィルタから出力される前記第３のアーリィ信号及び前記第３のレート信号が入力され、位相ステップを決定する位相ステップ信号を生成する位相制御器と、前記位相ステップ信号及び基準クロック信号が入力され、前記位相ステップ信号にもとづいて、前記復元クロック信号を生成する位相補間器と、前記符号信号が入力され、前記符号信号を第１の一定期間モニターして周波数ジッタとして積分して第１の信号を生成し、前記符号信号を前記第１の一定期間とは異なる期間である第２の一定期間モニターして周波数ジッタとして積分して第２の信号を生成し、前記第１及び第２の信号のアンドをとり出力信号として出力する積分器と、前記デジタルフィルタの値の異なる２つ以上の閾値が入力され、前記積分器の前記出力信号にもとづいて前記デジタルフィルタの閾値が選択され、選択された前記デジタルフィルタの閾値を前記デジタルフィルタに出力する第１の選択手段と、位相ステップの異なる２つ以上の値が入力され、前記積分器の前記出力信号にもとづいて前記位相ステップの値が選択され、選択された前記位相ステップの値を前記位相制御回路に出力する第２の選択手段とを具備するＣＤＲ回路。
【００８９】
（付記２） 入力データ信号及び復元クロック信号が入力され、前記入力データ信号の遷移エッジを検出して前記復元クロック信号のデータに対する位置関係をアーリィ／レートの２値を決め、復元データ信号、第１のアーリィ信号、及び第１のレート信号を生成する位相検出器と、前記復元データ信号、前記第１のアーリィ信号、及び前記第１のレート信号が入力され、前記復元データ信号、前記第１のアーリィ信号、及び前記第１のレート信号をシリアル／パラレル変換を行うシリアル−パラレル変換器と、シリアル／パラレル変換された第２のアーリィ信号及び第２のレート信号が入力され、所定の時間間隔で前記第２のアーリィ信号と前記第２のレート信号のパルス数差分を比較し、差分の合計値が一定以上の値になった場合第３のアーリィ信号又は第３のレート信号を出力し、かつ所定の時間間隔で前記第２のアーリィ信号から前記第２のレート信号のパルス数を引いた値の符号信号を出力するデジタルフィルタと、前記デジタルフィルタから出力される前記第３のアーリィ信号及び前記第３のレート信号が入力され、位相ステップを決定する位相ステップ信号を生成する位相制御器と、前記位相ステップ信号及び基準クロック信号が入力され、前記位相ステップ信号にもとづいて、前記復元クロック信号を生成する位相補間器と、前記符号信号が入力され、前記符号信号を第１の一定期間モニターして周波数ジッタとして積分して第１の信号を生成し、前記第１の信号を第２の一定期間モニターして周波数オフセットとして積分して第２の信号を生成する積分器と、前記デジタルフィルタの値の異なる２つ以上の閾値が入力され、前記積分器の前記第１の信号にもとづいて前記デジタルフィルタの閾値が選択され、選択された前記デジタルフィルタの閾値を前記デジタルフィルタに出力する第１の選択手段と、位相ステップの異なる２つ以上の値が入力され、前記積分器の前記第１の信号にもとづいて前記位相ステップの値が選択され、選択された前記位相ステップの値を前記位相制御回路に出力する第２の選択手段と、前記積分器から出力される信号にもとづいて、最適な周波数オフセット値を選択するオフセットパターン発生器とを具備するＣＤＲ回路。
【００９０】
（付記３） 前記オフセットパターン発生器には、前記積分器から出力される複数の信号から、最適な周波数オフセット値を算出する前記ＦＳＭ回路が設けられる付記２記載のＣＤＲ回路。
【００９１】
（付記４） 入力データ信号及び復元クロック信号が入力され、前記入力データ信号の遷移エッジを検出して前記復元クロック信号のデータに対する位置関係をアーリィ／レートの２値を決め、復元データ信号、第１のアーリィ信号、及び第１のレート信号を生成する位相検出器と、前記復元データ信号、前記第１のアーリィ信号、及び前記第１のレート信号が入力され、前記復元データ信号、前記第１のアーリィ信号、及び前記第１のレート信号をシリアル／パラレル変換を行うシリアル−パラレル変換器と、シリアル／パラレル変換された第２のアーリィ信号及び第２のレート信号が入力され、所定の時間間隔で前記第２のアーリィ信号と前記第２のレート信号のパルス数差分を比較し、差分の合計値が一定以上の値になった場合第３のアーリィ信号又は第３のレート信号を出力し、かつ所定の時間間隔で前記第２のアーリィ信号から前記第２のレート信号のパルス数を引いた値の符号信号を出力するデジタルフィルタと、前記デジタルフィルタから出力される前記第３のアーリィ信号及び前記第３のレート信号が入力され、電圧ステップを決定する電圧ステップ信号を生成する電圧制御器と、前記電圧ステップ信号が入力され、前記電圧ステップ信号にもとづいて、前記復元クロック信号を生成する電圧制御発振器と、前記第２のアーリィ信号と前記第２のレート信号とが入力され、前記第２のアーリィ信号及び前記第２のレート信号を一定期間モニターして周波数ジッタとして積分し、出力信号として出力する積分器と、前記デジタルフィルタの値の異なる２つ以上の閾値が入力され、前記積分器の前記出力信号にもとづいて前記デジタルフィルタの閾値が選択され、選択された前記デジタルフィルタの閾値を前記デジタルフィルタに出力する第１の選択手段と、電圧ステップの異なる２つ以上の値が入力され、前記積分器の前記出力信号にもとづいて前記電圧ステップの値が選択され、選択された前記電圧ステップの値を前記電圧制御回路に出力する第２の選択手段とを具備するＣＤＲ回路。
【００９２】
（付記５） 入力データ信号及び復元クロック信号が入力され、前記入力データ信号の遷移エッジを検出して前記復元クロック信号のデータに対する位置関係をアーリィ／レートの２値を決め、復元データ信号、第１のアーリィ信号、及び第１のレート信号を生成する位相検出器と、前記復元データ信号、前記第１のアーリィ信号、及び前記第１のレート信号が入力され、前記復元データ信号、前記第１のアーリィ信号、及び前記第１のレート信号をシリアル／パラレル変換を行うシリアル−パラレル変換器と、シリアル／パラレル変換された第２のアーリィ信号及び第２のレート信号が入力され、所定の時間間隔で前記第２のアーリィ信号と前記第２のレート信号のパルス数差分を比較し、差分の合計値が一定以上の値になった場合第３のアーリィ信号又は第３のレート信号を出力し、かつ所定の時間間隔で前記第２のアーリィ信号から前記第２のレート信号のパルス数を引いた値の符号信号を出力するデジタルフィルタと、前記デジタルフィルタから出力される前記第３のアーリィ信号及び前記第３のレート信号が入力され、位相ステップを決定する位相ステップ信号を生成する位相制御器と、前記位相ステップ信号が入力され、前記位相ステップ信号にもとづいて、前記復元クロック信号を生成するＤＬＬ回路と、前記第２のアーリィ信号と前記第２のレート信号とが入力され、前記第２のアーリィ信号及び前記第２のレート信号を一定期間モニターして周波数ジッタとして積分し、出力信号として出力する積分器と、前記デジタルフィルタの値の異なる２つ以上の閾値が入力され、前記積分器の前記出力信号にもとづいて前記デジタルフィルタの閾値が選択され、選択された前記デジタルフィルタの閾値を前記デジタルフィルタに出力する第１の選択手段と、位相ステップの異なる２つ以上の値が入力され、前記積分器の前記出力信号にもとづいて前記位相ステップの値が選択され、選択された前記位相ステップの値を前記位相制御回路に出力する第２の選択手段とを具備するＣＤＲ回路。
【００９３】
（付記６） 前記選択手段は、マルチプレクサである付記１乃至５のいずれかに記載のＣＤＲ回路。
【図面の簡単な説明】
【００９４】
【図１】本発明の実施例１に係るＣＤＲ回路の構成を示すブロック図。
【図２】本発明の実施例１に係る積分器の構成を示すブロック図。
【図３】本発明の実施例１に係るジッタ周波数とジッタ許容値の関係を示す図、図中の実線（ａ）は本実施例の特性を示す図、破線（ｂ）は従来のカットオフ周波数が低い場合の特性を示す図、破線（ｃ）は従来のカットオフ周波数が高い場合の特性を示す図。
【図４】本発明の実施例２に係る１．５／（Ｍ＊クロックサイクル）付近の周波数ジッタが入力された場合を示す図。
【図５】本発明の実施例２に係る積分器を示すブロック図。
【図６】本発明の実施例２に係るジッタ周波数とジッタ許容値の関係を示す図、図中の実線（ａ）は本実施例の特性を示す図、破線（ｂ）は実施例１の特性を示す図。
【図７】本発明の実施例３に係るＣＤＲ回路の構成を示すブロック図。
【図８】本発明の実施例３に係る積分器を示すブロック図。
【図９】本発明の実施例３に係るオフセットパターン発生器を示すブロック図。
【図１０】本発明の実施例３に係るＦＳＭ回路の動作を示す図。
【図１１】本発明の実施例３に係るＣＤＲ回路の動作を示すフローチャート。
【図１２】本発明の実施例４に係るＣＤＲ回路の構成を示すブロック図。
【図１３】本発明の実施例５に係るＣＤＲ回路の構成を示すブロック図。
【符号の説明】
【００９５】
１ 位相検出器
２ シリアル−パラレル変換器
３ デジタルフィルタ
４ 位相制御回路
５ 位相補間器
６、６ａ、９、２１、３１ 積分器
７、８ マルチプレクサ
１０ ＦＳＭ回路
１１ａ、１１ｂ、１１ｃ、１１ｋ、１１ａａ、１１ｋａ、１１ａｂ、１１ｂｂ、１１ｋｂ、１１ｃ 遅延要素
１２ａ、１２ｂ、１２ｋ−１、１２ｋ、１２ａａ、１２（ｋ−１）ａ、１２ｋａ、１２ａｂ、１２（ｋ−１）ｂ 加算器
１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ 比較器
１４、１４ａ ２入力ＯＲ回路
１５ ２入力ＡＮＤ回路
２２ オフセットパターン発生器
２３ 電圧制御発振器
２４ 電圧制御器
２５ ＤＬＬ回路
４０、４０ａ、４０ｂ、４０ｃ ＣＤＲ回路
Ｍ、Ｍａ、Ｓ 一定期間
Ｎ、Ｐ、Ｎａ、Ｐａ、Ｌ 閾値
ＳＣ１、ＳＣ２、ＳＦ、ＳＰＣ、ＳＸ、Ｓｃ１ａ、ＳＣ２ａ、ＳＸ１、ＳＸ２、ＳＣ３、ＳＱ、ＣＶＣ 出力信号
Ｓ１、Ｓ２ 位相補間器の位相ステップ
ＳＳ 位相補間器の位相ステップ信号
ＳＴ デジタルフィルタの閾値信号
ＳＶ 電圧制御発振器の電圧ステップ信号
Ｔ１、Ｔ２ デジタルフィルタの閾値
Ｖ１、Ｖ２ 電圧制御発振器の電圧ステップ
【技術分野】
【０００１】
本発明は、ＣＤＲ回路に関する。
【背景技術】
【０００２】
高速なデータ、例えばＧＨｚ級以上の送信データを受信する受信器には、送信データを入力し、送信データのデータレートと等しい周波数となる復元クロック信号を発生し、データを復元するＣＤＲ（Clock Data Recovery）回路が設けられる。ＣＤＲ回路では、位相検出器がデータ信号のエッジと復元クロック信号の位相を比較し、理想の位置から進んでいる場合、アーリィ（Early）信号を出力し、理想の位置から遅れている場合、レート（Late）信号を出力する。このアーリィ（Early）信号とレート（Late）信号のパルス数の情報をフィードバックして復元クロック信号の位相を最適化している（例えば、特許文献１参照。）。
【０００３】
特許文献１などの記載されるＣＤＲ回路では、デジタルフィルタの閾値と位相補間器の位相ステップは一定な値に固定されている。ところが、低周波ジッタに対する耐性及び高周波ジッタに対する耐性を両立するパラメータ（デジタルフィルタの閾値と位相補間器の位相ステップ）を見つけ出すのは非常に難しいという問題点がある。また伝送線路上の反射及び高周波成分の減衰によって発生する、現在のデータに干渉する前の信号により生じるデータの破壊としてのシンボル間干渉（ＩＳＩ Inter−Symbol Interference）の影響で受信データのビット幅が1U.I.(Unit Interval)より小さくなることにより、位相検出器からのアーリィ（Early）／レート（Late）の出力結果が正しくなくなる場合が生じることから、デジタルフィルタなどに搭載される積分器の閾値を決定することが難しいという問題点がある。なお、両立する最適なパラメータ（デジタルフィルタの閾値と位相補間器の位相ステップ）を使用できない場合、デジタルフィルタのレィテンシ（Latency）の影響により、高周波でのジッタ許容度のディップ（Dip）量が増大する。
【特許文献１】特開２００３−２５８７８２号公報（頁１０、図３）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、カットオフ周波数をアダプティブに制御できるＣＤＲ回路を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様のＣＤＲ回路は、入力データ信号及び復元クロック信号が入力され、前記入力データ信号の遷移エッジを検出して前記復元クロック信号のデータに対する位置関係をアーリィ／レートの２値を決め、復元データ信号、第１のアーリィ信号、及び第１のレート信号を生成する位相検出器と、前記第１のアーリィ信号及び前記第１のレート信号が入力され、所定の時間間隔で前記第１のアーリィ信号と前記第１のレート信号のパルス数差分を比較し、差分の合計値が一定以上の値になった場合第２のアーリィ信号又は第２のレート信号を出力し、かつ所定の時間間隔で前記第１のアーリィ信号から前記第１のレート信号のパルス数を引いた値の符号信号を出力するデジタルフィルタと、前記デジタルフィルタから出力される前記第２のアーリィ信号及び前記第２のレート信号が入力され、位相ステップを決定する位相ステップ信号を生成する位相制御器と、前記符号信号が入力され、前記符号信号を一定期間モニターして周波数ジッタとして積分し、出力信号として出力する積分器と、前記デジタルフィルタの値の異なる２つ以上の閾値が入力され、前記積分器の前記出力信号にもとづいて前記デジタルフィルタの閾値が選択され、選択された前記デジタルフィルタの閾値を前記デジタルフィルタに出力する第１の選択手段と、位相ステップの異なる２つ以上の値が入力され、前記積分器の前記出力信号にもとづいて前記位相ステップの値が選択され、選択された前記位相ステップの値を前記位相制御回路に出力する第２の選択手段とを具備し、前記位相制御器から出力される前記位相ステップ信号にもとづいて、前記復元クロック信号が生成されて前記位相検出器に入力されることを特徴とする。
【０００６】
更に、本発明の他態様のＣＤＲ回路は、入力データ信号及び復元クロック信号が入力され、前記入力データ信号の遷移エッジを検出して前記復元クロック信号のデータに対する位置関係をアーリィ／レートの２値を決め、復元データ信号、第１のアーリィ信号、及び第１のレート信号を生成する位相検出器と、前記第１のアーリィ信号及び前記第１のレート信号が入力され、所定の時間間隔で前記第１のアーリィ信号と前記第１のレート信号のパルス数差分を比較し、差分の合計値が一定以上の値になった場合第２のアーリィ信号又は第２のレート信号を出力し、かつ所定の時間間隔で前記第１のアーリィ信号から前記第１のレート信号のパルス数を引いた値の符号信号を出力するデジタルフィルタと、前記デジタルフィルタから出力される前記第２のアーリィ信号及び前記第２のレート信号が入力され、位相ステップを決定する位相ステップ信号を生成する位相制御器と、前記符号信号が入力され、前記符号信号を第１の一定期間モニターして周波数ジッタとして積分して第１の信号を生成し、前記符号信号を前記第１の一定期間とは異なる期間である第２の一定期間モニターして周波数ジッタとして積分して第２の信号を生成し、前記第１及び第２の信号のアンドをとり出力信号として出力する積分器と、前記デジタルフィルタの値の異なる２つ以上の閾値が入力され、前記積分器の前記出力信号にもとづいて前記デジタルフィルタの閾値が選択され、選択された前記デジタルフィルタの閾値を前記デジタルフィルタに出力する第１の選択手段と、位相ステップの異なる２つ以上の値が入力され、前記積分器の前記出力信号にもとづいて前記位相ステップの値が選択され、選択された前記位相ステップの値を前記位相制御回路に出力する第２の選択手段とを具備し、前記位相制御器から出力される前記位相ステップ信号にもとづいて、前記復元クロック信号が生成されて前記位相検出器に入力されることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、カットオフ周波数をアダプティブに制御できるＣＤＲ回路を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係るＣＤＲ回路について、図面を参照して説明する。図１はＣＤＲ回路の構成を示すブロック図、図２は積分器を示すブロック図である。本実施例では、ＣＤＲ回路に周波数ジッタを積分する積分器を設けている。
【００１０】
図１に示すように、ＣＤＲ回路４０には、位相検出器１、シリアル−パラレル変換器２、デジタルフィルタ３、位相制御器４、位相補間器５、積分器６、マルチプレクサ７、及びマルチプレクサ８が設けられる。ＣＤＲ回路４０は、カットオフ周波数をアダプティブに制御する。
【００１１】
位相検出器（Phase Detector）１は、入力データ信号と位相補間器５から出力される復元クロック信号とを入力し、入力データの遷移エッジを検出してクロック信号のデータに対する位置関係をアーリィ（Early）／レート（Late）の２値を決め、復元データ信号、アーリィ（Early）信号、及びレート（Late）信号を出力する。ここで、位相検出器は位相比較器とも呼称され、アーリィ（Early）信号はアップ（Up）信号とも呼称され、レート（Late）信号はダウン（Down）信号とも呼称される。
【００１２】
ここで、位相検出器１には、例えばノンリニア型で、レジスタ、ラッチ回路、Ｅｘ−ＯＲ回路、及び加算器などからなる位相検出器が用いられる。この位相検出器には入力データ信号、復元クロック信号、及び復元クロック信号とは１８０°位相の異なるクロック信号が入力され、この２つのクロック信号を用いてクロック信号のデータに対する位置関係をアーリィ（Early）／レート（Late）の２値として決められる。
【００１３】
シリアル−パラレル変換器（Deserializer）２は、位相検出器１とデジタルフィルタ３の間に設けられ、位相検出器１から出力される復元データ信号、アーリィ（Early）信号、及びレート（Late）信号を入力し、復元データ信号、アーリィ（Early）信号、及びレート（Late）信号をシリアル−パラレル変換して出力する。
【００１４】
デジタルフィルタ（Digital Filter）３は、シリアル−パラレル変換器２と位相制御器４及び積分器６の間に設けられ、パラレル変換されたアーリィ（Early）信号、パラレル変換されたレート（Late）信号、及びデジタルフィルタの閾値信号ＳＴを入力する。デジタルフィルタ３には周波数オフセット積分器、位相積分器などが設けられ、ゲイン要素、カットオフ周波数などが制御される。
【００１５】
デジタルフィルタ３は、パラレル化されたアーリィ（Early）信号及びレート（Late）信号を入力し、パラレル化されたアーリィ（Early）信号及びレート（Late）信号を平均化し、ある一定の期間においてアーリィ（Early）信号とレート（Late）信号のパルス数差分を比較し、差分の合計値が一定以上の値になった場合、アーリィ（Early）信号或いはレート（Late）信号を出力する。デジタルフィルタ３は、アーリィ（Early）信号［０：ｎ］−レート（Late）信号［０：ｎ］(n:自然数)の符号信号である出力信号ＳＦを出力する。そして、マルチプレクサ７から出力されるデジタルフィルタの閾値信号ＳＴにより、デジタルフィルタ３の閾値が変更される。
【００１６】
位相制御器４は、デジタルフィルタ３と位相補間器５の間に設けられ、デジタルフィルタ３から出力されるアーリィ（Early）信号或いはレート（Late）信号と位相補間器の位相ステップ信号ＳＳとを入力する。位相制御器４は、位相の異なるクロックを混合させる比率を決定するための制御信号を生成する。この制御信号は、マルチプレクサ８から出力される位相補間器の位相ステップ信号ＳＳにより変更され、出力信号ＳＰＣとして出力される。
【００１７】
位相補間器５は、位相制御器４と位相検出器１の間に設けられ、位相制御器４から出力される出力信号ＳＰＣとＰＬＬ（Phase Locked Loop）回路から出力される基準クロック信号とを入力する。位相補間器５は、位相制御信号である出力信号ＳＰＣにより決定された位相を有する復元クロック信号を生成して位相検出器１に出力する。
【００１８】
ここで、位相補間器５には、例えばフェーズコントローラ、バイナリアップ／ダウンカウンタ、ミキサ、コンパレータなどが設けられ、ｍｂｉｔの分解能で位相制御を行う。
【００１９】
積分器６には、図２に示すように、クロック1サイクル分の遅延要素１１ａ、遅延要素１１ｂ、遅延要素１１ｃ、遅延要素１１ｋ、加算器１２ａ、加算器１２ｂ、加算器１２ｋ−１、加算器１２ｋ、比較器１３ａ、比較器１３ｂ、及び２入力ＯＲ回路１４が設けられる。
【００２０】
遅延要素１１ａは、出力信号ＳＦを入力し、１つ前の信号を出力する。遅延要素１１ｂは、遅延要素１１ａから出力される信号を入力し、１つ前の信号を出力する。遅延要素１１ｃは、遅延要素１１ｂから出力される信号を入力し、１つ前の信号を出力する。遅延要素１１ｋは、図示しない遅延要素１１ｋ−１から出力される信号を入力し、１つ前の信号を出力する。
【００２１】
加算器１２ａは、遅延要素１１ａ及び遅延要素１１ｂから出力される信号を入力し、加算処理した信号を出力する。加算器１２ｂは、加算器１２ａ及び遅延要素１１ｃから出力される信号を入力し、加算処理した信号を出力する。加算器１２ｋ−１は、図示しない加算器１２ｋ−２及び遅延要素１１ｋから出力される信号を入力し、加算処理した信号を出力する。加算器１２ｋ−１では、出力信号ＳＦが一定期間Ｍで累積加算（積分）される。加算器１２ｋは、加算器１２ｋ−１から出力される信号（閾値Ｐ）と一定期間Ｍの値を入力し、ＭからＰの値を引き算した信号を出力する。
【００２２】
比較器１３ａは、閾値Ｐと閾値Ｎとを入力し、比較演算した信号を出力信号ＳＣ１として出力する。比較器１３ｂは、加算器１２ｋから出力される（Ｍ−Ｐ）と（Ｍ−Ｎ）とを入力し、比較演算した信号を出力信号ＳＣ２として出力する。２入力ＯＲ回路１４は、比較器１３ａから出力される出力信号ＳＣ１と比較器１３ｂから出力される出力信号ＳＣ２とを入力し、論理演算した信号を出力信号ＳＸとして出力する。
【００２３】
ここで、積分器６は、デジタルフィルタ３で計算されたアーリィ（Early）信号［０：ｎ］−レート（Late）信号［０：ｎ］の符号の情報信号である出力信号ＳＦを入力し、この信号を一定期間Ｍでモニターし、遅延要素と加算器とを用いて周波数ジッタとして積分する。具体的には、例えばアーリィ（Early）信号≧レート（Late）信号の場合を“Ｈｉｇｈ”レベル、アーリィ（Early）信号＜レート（Late）信号の場合を“Ｌｏｗ”レベルとすると、一定期間Ｍ＊クロックスピードの時間に閾値Ｐが閾値Ｎを越えた、或いは（Ｍ−Ｐ）が（Ｍ−Ｎ）を超えた場合、低周波ジッタと判断する。超えない場合、高周波ジッタと判断する。アーリィ(Early)信号とレート(Late)信号の差分そのものを一定期間M*クロックサイクル間をカウントした場合と比較して、符号に情報量を落とすことにより、デジタルフィルタ３のアーリィ(Early)/レート(Late)出力結果が一定期間内に受信データに含まれるデータの遷移数、伝送線路の反射、減衰により発生するＩＳＩによる影響を受けにくくなり、その結果送信器から受信器までの伝送線路長の影響が少なくなること、送信ｂｉｔの依存性を考慮する必要がなくなること、及び符号情報は1bitであるため、Early信号とLate信号の差分そのものを一定期間M*クロックサイクル間をカウントした場合と比較して、デジタルカウンタの回路規模を小さくすることが可能となる。
【００２４】
マルチプレクサ（第１の選択手段）７は、デジタルフィルタの閾値Ｔ１とそれとは値が異なるデジタルフィルタの閾値Ｔ２とを入力し、積分器６から出力される出力信号ＳＸにもとづいて、デジタルフィルタの閾値Ｔ１或いはデジタルフィルタの閾値Ｔ２を選択し、デジタルフィルタの閾値信号ＳＴとしてデジタルフィルタ３に出力する。つまり、デジタルフィルタ３はデジタルフィルタの閾値信号ＳＴにより閾値が変更される。
【００２５】
マルチプレクサ（第２の選択手段）８は、位相補間器の位相ステップＳ１とそれとは値が異なる位相補間器の位相ステップＳ２とを入力し、積分器６から出力される出力信号ＳＸにもとづいて、位相補間器の位相ステップＳ１或いは位相補間器の位相ステップＳ２を選択し、位相補間器の位相ステップ信号ＳＳとして位相補間器５に出力する。つまり、位相補間器５は位相補間器の位相ステップ信号ＳＳにより位相ステップが変更される。
【００２６】
ここでは、デジタルフィルタの閾値を２つ、位相補間器の位相ステップを２つに設定しているが、必ずしも２つに限定されるものではなく、それぞれ３つ以上設定してもよい。
【００２７】
次に、ＣＤＲ回路の特性を図３を参照して説明する。図３はジッタ周波数とジッタ許容値の関係を示す図、図中の実線（ａ）は本実施例の特性を示す図、破線（ｂ）は従来のカットオフ周波数が低い場合の特性を示す図、破線（ｃ）は従来のカットオフ周波数が高い場合の特性を示す図である。ここで、従来とはジッタ周波数を積分する積分器が設けられず、デジタルフィルタの閾値と位相補間器の位相ステップがそれぞれ一定な値に設定されるＣＤＲ回路である。
【００２８】
図３（ｂ）に示すように、従来では、高周波ノイズへの耐性を向上させる目的でカットオフ周波数を低く設定すると、ジッタ周波数の低い側での低周波ノイズの耐性が劣化する（ジッタ許容値の低下）。また、図３（ｃ）に示すように、従来では、低周波ノイズへの耐性を向上させる目的でカットオフ周波数を高く設定すると、ジッタ周波数の高い側での高周波ノイズの耐性が劣化する（１０ＭＨｚ付近を中心とするディップ（Dip）発生によりジッタ許容値の低下）。
【００２９】
一方、図３（ａ）に示すように、本実施例では、積分器６から出力される出力信号ＳＸにもとづいて、デジタルフィルタの閾値と位相補間器の位相ステップの値をそれぞれ変更することができ、最適な値に設定できるのでジッタ許容値がジッタ周波数全域で従来よりも向上している。
【００３０】
上述したように、本実施例のＣＤＲ回路では、位相検出器１、シリアル−パラレル変換器２、デジタルフィルタ３、位相制御器４、位相補間器５、積分器６、マルチプレクサ７、及びマルチプレクサ８が設けられる。積分器６は、デジタルフィルタ３で計算されたアーリィ（Early）信号［０：ｎ］−レート（Late）信号［０：ｎ］の符号の情報信号である出力信号ＳＦを入力し、この信号を一定期間Ｍでモニターし、遅延要素と加算器とを用いて周波数ジッタとして積分した信号を出力信号ＳＸとして出力する。マルチプレクサ７は、デジタルフィルタの閾値Ｔ１とそれとは値が異なるデジタルフィルタの閾値Ｔ２とを入力し、積分器６から出力される出力信号ＳＸにもとづいて、デジタルフィルタの閾値Ｔ１或いはデジタルフィルタの閾値Ｔ２を選択し、デジタルフィルタの閾値信号ＳＴとしてデジタルフィルタ３に出力する。マルチプレクサ８は、位相補間器の位相ステップＳ１とそれとは値が異なる位相補間器の位相ステップＳ２とを入力し、積分器６から出力される出力信号ＳＸにもとづいて、位相補間器の位相ステップＳ１或いは位相補間器の位相ステップＳ２を選択し、位相補間器の位相ステップ信号ＳＳとして位相補間器５に出力する。
【００３１】
このため、デジタルフィルタの閾値と位相補間器の位相ステップとを最適な値に設定でき、カットオフ周波数をアダプティブに制御することができる。したがって、デジタルフィルタのレイテンシー（Latency）が増えた場合でも、周波数ジッタの許容値のディップ（Dip）量の増加を抑制することができ、ジッタ許容値を従来よりもジッタ周波数全域で向上させることができる。
【００３２】
なお、本実施例では、位相検出器１とデジタルフィルタ３の間にシリアルーパラレル変換器２を設けているが、位相検出器１から出力されるアーリィ（Early）信号及びレート（Late）信号を直接デジタルフィルタ３に入力させてもよい。
【実施例２】
【００３３】
次に、本発明の実施例２に係るＣＤＲ回路について、図面を参照して説明する。図４は１．５／（Ｍ＊クロックサイクル）付近の周波数ジッタが入力された場合を示す図、図５は積分器を示すブロック図である。本実施例では、積分器の構成を変更している。
【００３４】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３５】
図４に示すように、１．５／（Ｍ＊クロックサイクル）付近の周波数ジッタが入力された場合、閾値Ｎ／一定期間Ｍの値が略２／３以上にパラメータ設定されると、実施例１ではカットオフ周波数の“Ｌｏｗ”判定から“Ｈｉｇｈ”判定として誤認識する可能性が発生する。そこで、本実施例では、誤認識を防止するために積分器を変更している。なお、本実施例のＣＤＲ回路は、積分器以外実施例１と同じ構成にしている。
【００３６】
図５に示すように、積分器６ａには、遅延要素１１ａ、遅延要素１１ｂ、遅延要素１１ｃ、遅延要素１１ｋ、遅延要素１１ａａ、遅延要素１１ｋａ、加算器１２ａ、加算器１２ｂ、加算器１２ｋ−１、加算器１２ｋ、加算器１２ａａ、加算器１２（ｋ−１）ａ、加算器１２ｋａ、比較器１３ａ、比較器１３ｂ、比較器１３ｃ、比較器１３ｄ、２入力ＯＲ回路１４、２入力ＯＲ回路１４ａ、及び２入力ＡＮＤ回路１５が設けられる。
【００３７】
積分器６ａは、一定期間Ｍと別の一定期間Ｍａの２つの期間、デジタルフィルタ３で計算されたアーリィ（Early）信号［０：ｎ］−レート（Late）信号［０：ｎ］の符号の情報信号である出力信号ＳＦをモニターする。
【００３８】
ここで、遅延要素１１ａ、遅延要素１１ｂ、遅延要素１１ｃ、遅延要素１１ｋ、加算器１２ａ、加算器１２ｂ、加算器１２ｋ−１、加算器１２ｋ、比較器１３ｂ、比較器１３ｃ、及び２入力ＯＲ回路１４は、実施例１と同じ構成及び動作なので説明を省略する。
【００３９】
デジタルフィルタ３で計算されたアーリィ（Early）信号［０：ｎ］−レート（Late）信号［０：ｎ］の符号の情報信号である出力信号ＳＦの一定期間Ｍａのモニターは、遅延要素１１ａａ、遅延要素１１ｋａ、加算器１２ａａ、加算器１２（ｋ−１）ａ、加算器１２ｋａ、比較器１３ｃ、比較器１３ｄ、及び２入力ＯＲ回路１４ａを用いて行われる。
【００４０】
遅延要素１１ａａは、遅延要素１１ｋから出力される信号を入力し、１つ前の信号を出力する。遅延要素１１ｋａは、図示しない遅延要素１１（ｋ−１）から出力される信号を入力し、１つ前の信号を出力する。
【００４１】
加算器１２ａａは、加算器１２ｋ−１及び遅延要素１１ａａから出力される信号を入力し、加算処理した信号を出力する。加算器１２（ｋ−１）ａは、図示しない加算器１２（ｋ−２）ａ及び遅延要素１１ｋａから出力される信号を入力し、加算処理した信号（閾値Ｐａ）を出力する。加算器１２（ｋ−１）ａでは、出力信号ＳＦが一定期間Ｍａで累積加算（積分）される。加算器１２ｋａは、閾値Ｍａと閾値Ｐａの値を入力し、ＭａからＰａの値を引き算した信号を出力する。
【００４２】
比較器１３ｃは、閾値Ｐａと閾値Ｎａとを入力し、比較演算した信号を出力信号ＳＣ１ａとして出力する。比較器１３ｄは、加算器１２ｋａから出力される（Ｍａ−Ｐａ）と（Ｍａ−Ｎａ）とを入力し、比較演算した信号を出力信号ＳＣ３として出力する。２入力ＯＲ回路１４ａは、比較器１３ｃから出力される出力信号ＳＣ１ａと比較器１３ｄから出力される出力信号ＳＣ２ａとを入力し、論理演算した信号を出力信号ＳＸ２として出力する。
【００４３】
２入力ＯＲ回路１４は、比較器１３ａから出力される出力信号ＳＣ１と比較器１３ｂから出力される出力信号ＳＣ２とを入力し、論理演算した信号を出力信号ＳＸ１として出力する。２入力ＡＮＤ回路１５は、２入力ＯＲ回路１４から出力される出力信号ＳＸ１と２入力ＯＲ回路１４ａから出力される出力信号ＳＸ２とを入力し、論理演算した信号を出力信号ＳＸとして出力する。
【００４４】
積分器６ａは、デジタルフィルタ３で計算されたアーリィ（Early）信号［０：ｎ］−レート（Late）信号［０：ｎ］の符号の情報信号である出力信号ＳＦを入力し、この信号を一定期間Ｍと、別の一定期間Ｍａとでモニターし、遅延要素と加算器とを用いて周波数ジッタとして積分し、両者のＡＮＤをとる。このため、１．５／（Ｍ＊クロックサイクル）付近の周波数ジッタが入力された場合、閾値Ｎ／一定期間Ｍの値が略２／３以上にパラメータ設定されても、本実施例ではカットオフ周波数の“Ｌｏｗ”判定から“Ｈｉｇｈ”判定として誤認識することを回避できる。
【００４５】
次に、ＣＤＲ回路の特性を図６を参照して説明する。図６はジッタ周波数とジッタ許容値の関係を示す図、図中の実線（ａ）は本実施例の特性を示す図、破線（ｂ）は実施例１の特性を示す図である。
【００４６】
図６（ｂ）に示すように、実施例１では、１．５／（Ｍ＊クロックサイクル）付近の周波数ジッタが入力された場合、閾値Ｎ／一定期間Ｍの値が略２／３以上にパラメータ設定されると、ジッタ周波数の高い側での高周波ノイズの耐性が劣化する（２４ＭＨｚ付近を中心とするディップ（Dip）発生によりジッタ許容値が低下）。なお、このディップ（Dip）レベルは従来よりも小さい。
【００４７】
一方、図６（ａ）に示すように、本実施例では、一定期間Ｍと、別の一定期間Ｍａとでモニターし、両者のＡＮＤをとった積分器６ａから出力される出力信号ＳＸにもとづいて、デジタルフィルタの閾値と位相補間器の位相ステップの値を適宜変更することができ、ジッタ許容値がジッタ周波数全域で向上している。
【００４８】
上述したように、本実施例のＣＤＲ回路では、位相検出器１、シリアル−パラレル変換器２、デジタルフィルタ３、位相制御器４、位相補間器５、積分器６ａ、マルチプレクサ７、及びマルチプレクサ８が設けられる。積分器６ａは、デジタルフィルタ３で計算されたアーリィ（Early）信号［０：ｎ］−レート（Late）信号［０：ｎ］の符号の情報信号である出力信号ＳＦを入力し、この信号を一定期間Ｍと、別の一定期間Ｍａとでモニターし、遅延要素と加算器とを用いて周波数ジッタとして積分し、両者のＡＮＤをとる。
【００４９】
このため、１．５／（Ｍ＊クロックサイクル）付近の周波数ジッタが入力された場合、閾値Ｎ／一定期間Ｍの値が略２／３以上にパラメータ設定されても、カットオフ周波数の“Ｌｏｗ”判定から“Ｈｉｇｈ”判定として誤認識することを回避できる。そして、カットオフ周波数をアダプティブに制御することができる。したがって、デジタルフィルタのレイテンシー（Latency）が増えた場合でも、周波数ジッタの許容値のディップ（Dip）量の増加を抑制することができ、ジッタ許容値を従来よりもジッタ周波数全域で向上させることができる。また、閾値Ｎ／一定期間Ｍの値が略２／３以上にパラメータ設定されても高周波側での周波数ジッタの許容値のディップ（Dip）量の増加を抑制することができる。更に、符号に情報量を落とすことにより、送信ｂｉｔの依存性を配慮する必要がなくなる。
【実施例３】
【００５０】
次に、本発明の実施例３に係るＣＤＲ回路について、図面を参照して説明する。図７はＣＤＲ回路の構成を示すブロック図、図８は積分器を示すブロック図、図９はオフセットパターン発生器を示すブロック図、図１０はＦＳＭ回路の動作を示す図である。本実施例では、ＣＤＲ回路にオフセットパターン発生器を設けている。
【００５１】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５２】
図７に示すように、ＣＤＲ回路４０ａには、位相検出器１、シリアル−パラレル変換器２、デジタルフィルタ３、位相制御器４、位相補間器５、マルチプレクサ７、マルチプレクサ８、積分器２１、及びオフセットパターン発生器２２が設けられる。
【００５３】
ＣＤＲ回路４０ａは、カットオフ周波数をアダプティブに制御する。そして、例えば低周波ジッタにトラックするＳＳＣ（Speed Spectrum Clock）方式に対応でき、一定期間に渡ってカットオフ周波数を高く設定する割合をモニターし、設定した閾値を超えた場合、オフセットパターンを一段階インクリメント（increment）／デクリメント（decrement）する信号とその方向を指示する信号を積分器２１がオフセットパターン発生器２２に渡し、最適なオフセット値をアダプティブにサーチしてオフセットパターンが最適化される。
【００５４】
なお、従来の低周波ジッタにトラックするＳＳＣ方式でのＣＤＲ回路では、ＳＳＣ（例えば３０乃至３３ＫＨｚ）に対応するように比較的長周期に渡り、アーリィ（Early）［０：ｎ］、レート（Late）［０：ｎ］を積分し、積分したエッジ情報を元にして復元クロック信号の周波数とデータレートとの差分を検出し、オフセットパターン発生器にその情報を入力する。このため、長周期に渡ってエッジのデータを積分するために、ＣＤＲ回路の構成が大規模となる。また、積分器がオフセットパターンを生成するまで、ＳＳＣをトラックする必要があり、カットオフ周波数を常に高く設定するので、各種信号のクロスカップリングなどにより発生する正弦波ジッタに対して脆弱となる。
【００５５】
図８に示すように、積分器２１には、積分器６及び９が設けられる。積分器２１は、出力信号ＳＸ、出力信号ＳＣ１、出力信号ＳＣ２、及び出力信号ＳＣ３を出力する。積分器９には、遅延要素１１ａｂ、遅延要素１１ｂｂ、遅延要素１１ｋｂ、加算器１２ａｂ、加算器１２（ｋ−１）ｂ、及び比較器１３ｅが設けられる。
【００５６】
積分器９は、積分器６でアーリィ（Early）信号［０：ｎ］−レート（Late）信号［０：ｎ］の符号の情報信号である出力信号ＳＦを一定期間Ｍで積分した出力信号（低周波ノイズを検知した信号）ＳＸを入力し、この信号を一定期間Ｓでモニターし、遅延要素と加算器とを用いて周波数オフセットとして積分する。
【００５７】
遅延要素１１ａｂは、出力信号ＳＸを入力し、１つ前の信号を出力する。遅延要素１１ｂｂは、遅延要素１１ａｂから出力される信号を入力し、１つ前の信号を出力する。遅延要素１１ｋｂは、図示しない遅延要素１１（ｋ−１）ｂから出力される信号を入力し、１つ前の信号を出力する。
【００５８】
加算器１２ａｂは、遅延要素１１ａｂ及び遅延要素１１ｂｂから出力される信号を入力し、加算処理した信号を出力する。加算器１２（ｋ−１）ｂは、図示しない加算器１２（ｋ−２）ｂ及び遅延要素１１ｋｂから出力される信号を入力し、加算処理した信号を出力する。加算器１２（ｋ−１）ｂでは、出力信号ＳＸが一定期間Ｓで累積加算（積分）される。
【００５９】
比較器１３ｅは、閾値Ｌと閾値Ｒとを入力し、比較演算した信号を出力信号ＳＣ３として出力する。出力信号ＳＣ３は加算器１２（ｋ−１）ｂに帰還入力され、出力信号ＳＣ３が“Ｈｉｇｈ”レベルに変化すると加算器１２（ｋ−１）ｂで累積加算された値はリセットされる。
【００６０】
図９に示すように、オフセットパターン発生器２２には、ＦＳＭ（Finite State Machine）回路１０及び遅延要素１１ｃが設けられる。オフセットパターン発生器２２は、出力信号ＳＣ１乃至ＳＣ３を入力し、低周波ノイズを検知した信号ＳＸが一定期間Ｓで特定な割合であるＲ／Ｓ以上“Ｈｉｇｈ”であった場合、出力信号ＳＣ３をアサート（Assert）し、周波数のオフセット方向を示す出力信号ＳＣ１及びＳＣ３を受けて最適な周波数オフセット値である出力信号ＳＱを出力する。
【００６１】
ＦＳＭ回路１０は、有限状態機械とも呼称され、例えばプログラマブルロジックコントローラ、組み合わせ論理回路、フリップフロップなどから構成される。
【００６２】
ＦＳＭ回路１０は、例えば図１０に示すように、出力信号ＳＣ１乃至ＳＣ３を入力し、例えば出力信号ＳＱの値Ｑを、（−３＜Ｑ＜３）と設定した場合、一段階ずつインクリメント（increment）／デクリメント（decrement）し、最適値をサーチ（直列加算）処理する。
【００６３】
次に、ＣＤＲ回路の動作を図１１を参照して説明する。図１１はＣＤＲ回路の動作を示すフローチャートである。
【００６４】
図１１に示すように、ＣＤＲ回路４０ａでは、まず、オフセットパターン発生器２２を用いて周波数のオフセット値Ｑがアップデートされる（ステップＳ１）。
【００６５】
次に、アップデートされた周波数のオフセット値Ｑであるオフセット補正値が最適な値かどうかが判断される。この補正値が最適な値であると判断された場合、ＣＤＲ回路４０ａはロックされる（ステップＳ２）。
【００６６】
この補正値が最適な値ではないと判断された場合、オフセットパターン発生器２２で周波数のオフセット値を増加或いは減少される（ステップＳ３）。
【００６７】
増加或いは減少された周波数のオフセット値Ｑがアップデートされ、このオフセット補正値が最適な値と判断されるまで動作は進められる。
【００６８】
上述したように、本実施例のＣＤＲ回路では、位相検出器１、シリアル−パラレル変換器２、デジタルフィルタ３、位相制御器４、位相補間器５、マルチプレクサ７、マルチプレクサ８、積分器２１、及びオフセットパターン発生器２２が設けられる。積分器２１には、積分器６及び９が設けられる。積分器９は、積分器６でアーリィ（Early）信号［０：ｎ］−レート（Late）信号［０：ｎ］の符号の情報信号である出力信号ＳＦを一定期間Ｍで積分した出力信号ＳＸを入力し、この信号を一定期間Ｓでモニターし、遅延要素と加算器とを用いて周波数オフセットとして積分する。オフセットパターン発生器２２には、ＦＳＭ回路１０及び遅延要素１１ｃが設けられ、出力信号ＳＣ１乃至ＳＣ３を入力して、最適な周波数オフセット値である出力信号ＳＱを出力する。
【００６９】
このため、実施例１の効果の他に、長周期に渡ってエッジのデータを積分する必要がないので、従来よりも回路構成を簡素化できる。また、積分器がオフセットパターンを生成するまで、ＳＳＣをトラックする必要がないので、カットオフ周波数を常に高く設定する必要がなく、各種信号のクロスカップリングなどにより発生する正弦波ジッタに対して強靭にすることができる。
【実施例４】
【００７０】
次に、本発明の実施例４に係るＣＤＲ回路について、図面を参照して説明する。図１２はＣＤＲ回路の構成を示すブロック図である。本実施例では、ＣＤＲ回路に位相補間器の代わりに電圧制御発振器を設けている。
【００７１】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００７２】
図１２に示すように、ＣＤＲ回路４０ｂには、位相検出器１、シリアル−パラレル変換器２、デジタルフィルタ３、マルチプレクサ７、マルチプレクサ８、電圧制御発振器２３、電圧制御器２４、及び積分器３１が設けられる。ＣＤＲ回路４０ｂは、デジタルフィルタの閾値と電圧制御発振器の電圧ステップとを動的に制御してカットオフ周波数をアダプティブに制御する。
【００７３】
電圧制御器２４は、デジタルフィルタ３と電圧制御発振器２３の間に設けられ、デジタルフィルタ３から出力されるアーリィ（Early）信号或いはレート（Late）信号と電圧制御発振器の電圧ステップ信号ＳＶとを入力する。電圧制御器２４は、クロックを混合させる比率を決定するための制御信号を生成する。この制御信号は、マルチプレクサ８から出力される電圧制御発振器の電圧ステップ信号ＳＶにより変更され、出力信号ＳＶＣとして出力される。
【００７４】
電圧制御発振器２３は、電圧制御器２４と位相検出器１の間に設けられ、電圧制御器２４から出力される出力信号ＳＶＣを入力する。電圧制御発振器２３は、電圧ステップ信号である出力信号ＳＶＣにより決定された復元クロック信号を生成して位相検出器１に出力する。
【００７５】
積分器３１は、パラレル化されたアーリィ（Early）信号及びレート（Late）信号を入力し、この信号を一定期間Ｍでモニターして周波数ジッタとして積分した信号を出力信号ＳＸとして出力する。
【００７６】
マルチプレクサ（第２の選択手段）８は、電圧制御発振器の電圧ステップＶ１とそれとは値が異なる電圧制御発振器の電圧ステップＶ２とを入力し、積分器３１から出力される出力信号ＳＸにもとづいて、電圧制御発振器の電圧ステップＶ１或いは電圧制御発振器の電圧ステップＶ２を選択し、電圧制御発振器の電圧ステップ信号ＳＶとして電圧制御器２４に出力する。つまり、電圧制御発振器２３は電圧制御発振器の電圧ステップ信号ＳＶにより電圧ステップが変更される。
【００７７】
上述したように、本実施例のＣＤＲ回路では、位相検出器１、シリアル−パラレル変換器２、デジタルフィルタ３、マルチプレクサ７、マルチプレクサ８、電圧制御発振器２３、電圧制御器２４、及び積分器３１が設けられる。積分器３１は、パラレル化されたアーリィ（Early）信号及びレート（Late）信号を入力し、この信号を一定期間Ｍでモニターして周波数ジッタとして積分した信号を出力信号ＳＸとして出力する。電圧制御器２４は、デジタルフィルタ３と電圧制御発振器２３の間に設けられ、デジタルフィルタ３から出力されるアーリィ（Early）信号或いはレート（Late）信号と電圧制御発振器の電圧ステップ信号ＳＶとを入力する。電圧制御器２４は、クロックを混合させる比率を決定するための制御信号を生成する。この制御信号は、マルチプレクサ８から出力される電圧制御発振器の電圧ステップ信号ＳＶにより変更され、出力信号ＳＶＣとして出力される。電圧制御発振器２３は、電圧制御器２４から出力される出力信号ＳＶＣを入力し、電圧ステップ信号である出力信号ＳＶＣにより決定された復元クロック信号を生成して位相検出器１に出力する。
【００７８】
このため、デジタルフィルタの閾値と電圧制御発振器の電圧ステップとを最適な値に設定でき、カットオフ周波数をアダプティブに制御することができる。したがって、デジタルフィルタのレイテンシー（Latency）が増えた場合でも、周波数ジッタの許容値のディップ（Dip）量の増加を抑制することができ、ジッタ許容値を従来よりもジッタ周波数全域で向上させることができる。また、符号に情報量を落とすことにより、送信ｂｉｔの依存性を配慮する必要がなくなる。更に、外部からＰＬＬ回路などから出力される基準クロック信号を入力させる必要がない。
【実施例５】
【００７９】
次に、本発明の実施例５に係るＣＤＲ回路について、図面を参照して説明する。図１３はＣＤＲ回路の構成を示す回路図である。本実施例では、ＣＤＲ回路に位相補間器の代わりにＤＬＬ回路を設けている。
【００８０】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００８１】
図１３に示すように、ＣＤＲ回路４０ｃには、位相検出器１、シリアル−パラレル変換器２、デジタルフィルタ３、位相制御器４、マルチプレクサ７、マルチプレクサ８、ＤＬＬ回路２５、及び積分器３１が設けられる。ＣＤＲ回路４０は、デジタルフィルタの閾値とＤＬＬ回路の出力の位相ステップを動的に制御して、カットオフ周波数をアダプティブに制御する。
【００８２】
ＤＬＬ（Delay Locked Loop）回路２５は、位相制御器４と位相検出器１の間に設けられ、位相制御器４から出力される出力信号ＳＰＣを入力する。ＰＬＬ回路２５は、位相制御信号である出力信号ＳＰＣにより決定された位相を有する復元クロック信号を生成して位相検出器１に出力する。
【００８３】
積分器３１は、パラレル化されたアーリィ（Early）信号及びレート（Late）信号を入力し、この信号を一定期間Ｍでモニターして周波数ジッタとして積分した信号を出力信号ＳＸとして出力する。
【００８４】
上述したように、本実施例のＣＤＲ回路では、位相検出器１、シリアル−パラレル変換器２、デジタルフィルタ３、位相制御器４、マルチプレクサ７、マルチプレクサ８、ＤＬＬ回路２５、及び積分器３１が設けられる。積分器３１は、パラレル化されたアーリィ（Early）信号及びレート（Late）信号を入力し、この信号を一定期間Ｍでモニターして周波数ジッタとして積分した信号を出力信号ＳＸとして出力する。ＤＬＬ回路２５は、位相制御器４から出力される出力信号ＳＰＣを入力し、位相制御信号である出力信号ＳＰＣにより決定された位相を有する復元クロック信号を生成して位相検出器１に出力する。
【００８５】
このため、デジタルフィルタの閾値と位相補間器の位相ステップとを最適な値に設定でき、カットオフ周波数をアダプティブに制御することができる。したがって、デジタルフィルタのレイテンシー（Latency）が増えた場合でも、周波数ジッタの許容値のディップ（Dip）量の増加を抑制することができ、ジッタ許容値を従来よりもジッタ周波数全域で向上させることができる。また、符号に情報量を落とすことにより、送信ｂｉｔの依存性を配慮する必要がなくなる。更に、外部からＰＬＬ回路などから出力される基準クロック信号を入力させる必要がない。
【００８６】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００８７】
例えば、実施例ではマルチプレクサをデジタルフィルタの閾値や位相補間器位相ステップなどを選択するための選択手段として用いているが、マルチプレクサの代わりにスイッチなどを用いてもよい。実施例では位相検出器にノンリニア型（例えば、Alexander Detector）位相検出器を用いているが、復元クロック信号と入力データ信号とを入力するリニア型（例えば、Hogge Detector）位相検出器を用いてもよい。
【００８８】
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 入力データ信号及び復元クロック信号が入力され、前記入力データ信号の遷移エッジを検出して前記復元クロック信号のデータに対する位置関係をアーリィ／レートの２値を決め、復元データ信号、第１のアーリィ信号、及び第１のレート信号を生成する位相検出器と、前記復元データ信号、前記第１のアーリィ信号、及び前記第１のレート信号が入力され、前記復元データ信号、前記第１のアーリィ信号、及び前記第１のレート信号をシリアル／パラレル変換を行うシリアル−パラレル変換器と、シリアル／パラレル変換された第２のアーリィ信号及び第２のレート信号が入力され、所定の時間間隔で前記第２のアーリィ信号と前記第２のレート信号のパルス数差分を比較し、差分の合計値が一定以上の値になった場合第３のアーリィ信号又は第３のレート信号を出力し、かつ所定の時間間隔で前記第２のアーリィ信号から前記第２のレート信号のパルス数を引いた値の符号信号を出力するデジタルフィルタと、前記デジタルフィルタから出力される前記第３のアーリィ信号及び前記第３のレート信号が入力され、位相ステップを決定する位相ステップ信号を生成する位相制御器と、前記位相ステップ信号及び基準クロック信号が入力され、前記位相ステップ信号にもとづいて、前記復元クロック信号を生成する位相補間器と、前記符号信号が入力され、前記符号信号を第１の一定期間モニターして周波数ジッタとして積分して第１の信号を生成し、前記符号信号を前記第１の一定期間とは異なる期間である第２の一定期間モニターして周波数ジッタとして積分して第２の信号を生成し、前記第１及び第２の信号のアンドをとり出力信号として出力する積分器と、前記デジタルフィルタの値の異なる２つ以上の閾値が入力され、前記積分器の前記出力信号にもとづいて前記デジタルフィルタの閾値が選択され、選択された前記デジタルフィルタの閾値を前記デジタルフィルタに出力する第１の選択手段と、位相ステップの異なる２つ以上の値が入力され、前記積分器の前記出力信号にもとづいて前記位相ステップの値が選択され、選択された前記位相ステップの値を前記位相制御回路に出力する第２の選択手段とを具備するＣＤＲ回路。
【００８９】
（付記２） 入力データ信号及び復元クロック信号が入力され、前記入力データ信号の遷移エッジを検出して前記復元クロック信号のデータに対する位置関係をアーリィ／レートの２値を決め、復元データ信号、第１のアーリィ信号、及び第１のレート信号を生成する位相検出器と、前記復元データ信号、前記第１のアーリィ信号、及び前記第１のレート信号が入力され、前記復元データ信号、前記第１のアーリィ信号、及び前記第１のレート信号をシリアル／パラレル変換を行うシリアル−パラレル変換器と、シリアル／パラレル変換された第２のアーリィ信号及び第２のレート信号が入力され、所定の時間間隔で前記第２のアーリィ信号と前記第２のレート信号のパルス数差分を比較し、差分の合計値が一定以上の値になった場合第３のアーリィ信号又は第３のレート信号を出力し、かつ所定の時間間隔で前記第２のアーリィ信号から前記第２のレート信号のパルス数を引いた値の符号信号を出力するデジタルフィルタと、前記デジタルフィルタから出力される前記第３のアーリィ信号及び前記第３のレート信号が入力され、位相ステップを決定する位相ステップ信号を生成する位相制御器と、前記位相ステップ信号及び基準クロック信号が入力され、前記位相ステップ信号にもとづいて、前記復元クロック信号を生成する位相補間器と、前記符号信号が入力され、前記符号信号を第１の一定期間モニターして周波数ジッタとして積分して第１の信号を生成し、前記第１の信号を第２の一定期間モニターして周波数オフセットとして積分して第２の信号を生成する積分器と、前記デジタルフィルタの値の異なる２つ以上の閾値が入力され、前記積分器の前記第１の信号にもとづいて前記デジタルフィルタの閾値が選択され、選択された前記デジタルフィルタの閾値を前記デジタルフィルタに出力する第１の選択手段と、位相ステップの異なる２つ以上の値が入力され、前記積分器の前記第１の信号にもとづいて前記位相ステップの値が選択され、選択された前記位相ステップの値を前記位相制御回路に出力する第２の選択手段と、前記積分器から出力される信号にもとづいて、最適な周波数オフセット値を選択するオフセットパターン発生器とを具備するＣＤＲ回路。
【００９０】
（付記３） 前記オフセットパターン発生器には、前記積分器から出力される複数の信号から、最適な周波数オフセット値を算出する前記ＦＳＭ回路が設けられる付記２記載のＣＤＲ回路。
【００９１】
（付記４） 入力データ信号及び復元クロック信号が入力され、前記入力データ信号の遷移エッジを検出して前記復元クロック信号のデータに対する位置関係をアーリィ／レートの２値を決め、復元データ信号、第１のアーリィ信号、及び第１のレート信号を生成する位相検出器と、前記復元データ信号、前記第１のアーリィ信号、及び前記第１のレート信号が入力され、前記復元データ信号、前記第１のアーリィ信号、及び前記第１のレート信号をシリアル／パラレル変換を行うシリアル−パラレル変換器と、シリアル／パラレル変換された第２のアーリィ信号及び第２のレート信号が入力され、所定の時間間隔で前記第２のアーリィ信号と前記第２のレート信号のパルス数差分を比較し、差分の合計値が一定以上の値になった場合第３のアーリィ信号又は第３のレート信号を出力し、かつ所定の時間間隔で前記第２のアーリィ信号から前記第２のレート信号のパルス数を引いた値の符号信号を出力するデジタルフィルタと、前記デジタルフィルタから出力される前記第３のアーリィ信号及び前記第３のレート信号が入力され、電圧ステップを決定する電圧ステップ信号を生成する電圧制御器と、前記電圧ステップ信号が入力され、前記電圧ステップ信号にもとづいて、前記復元クロック信号を生成する電圧制御発振器と、前記第２のアーリィ信号と前記第２のレート信号とが入力され、前記第２のアーリィ信号及び前記第２のレート信号を一定期間モニターして周波数ジッタとして積分し、出力信号として出力する積分器と、前記デジタルフィルタの値の異なる２つ以上の閾値が入力され、前記積分器の前記出力信号にもとづいて前記デジタルフィルタの閾値が選択され、選択された前記デジタルフィルタの閾値を前記デジタルフィルタに出力する第１の選択手段と、電圧ステップの異なる２つ以上の値が入力され、前記積分器の前記出力信号にもとづいて前記電圧ステップの値が選択され、選択された前記電圧ステップの値を前記電圧制御回路に出力する第２の選択手段とを具備するＣＤＲ回路。
【００９２】
（付記５） 入力データ信号及び復元クロック信号が入力され、前記入力データ信号の遷移エッジを検出して前記復元クロック信号のデータに対する位置関係をアーリィ／レートの２値を決め、復元データ信号、第１のアーリィ信号、及び第１のレート信号を生成する位相検出器と、前記復元データ信号、前記第１のアーリィ信号、及び前記第１のレート信号が入力され、前記復元データ信号、前記第１のアーリィ信号、及び前記第１のレート信号をシリアル／パラレル変換を行うシリアル−パラレル変換器と、シリアル／パラレル変換された第２のアーリィ信号及び第２のレート信号が入力され、所定の時間間隔で前記第２のアーリィ信号と前記第２のレート信号のパルス数差分を比較し、差分の合計値が一定以上の値になった場合第３のアーリィ信号又は第３のレート信号を出力し、かつ所定の時間間隔で前記第２のアーリィ信号から前記第２のレート信号のパルス数を引いた値の符号信号を出力するデジタルフィルタと、前記デジタルフィルタから出力される前記第３のアーリィ信号及び前記第３のレート信号が入力され、位相ステップを決定する位相ステップ信号を生成する位相制御器と、前記位相ステップ信号が入力され、前記位相ステップ信号にもとづいて、前記復元クロック信号を生成するＤＬＬ回路と、前記第２のアーリィ信号と前記第２のレート信号とが入力され、前記第２のアーリィ信号及び前記第２のレート信号を一定期間モニターして周波数ジッタとして積分し、出力信号として出力する積分器と、前記デジタルフィルタの値の異なる２つ以上の閾値が入力され、前記積分器の前記出力信号にもとづいて前記デジタルフィルタの閾値が選択され、選択された前記デジタルフィルタの閾値を前記デジタルフィルタに出力する第１の選択手段と、位相ステップの異なる２つ以上の値が入力され、前記積分器の前記出力信号にもとづいて前記位相ステップの値が選択され、選択された前記位相ステップの値を前記位相制御回路に出力する第２の選択手段とを具備するＣＤＲ回路。
【００９３】
（付記６） 前記選択手段は、マルチプレクサである付記１乃至５のいずれかに記載のＣＤＲ回路。
【図面の簡単な説明】
【００９４】
【図１】本発明の実施例１に係るＣＤＲ回路の構成を示すブロック図。
【図２】本発明の実施例１に係る積分器の構成を示すブロック図。
【図３】本発明の実施例１に係るジッタ周波数とジッタ許容値の関係を示す図、図中の実線（ａ）は本実施例の特性を示す図、破線（ｂ）は従来のカットオフ周波数が低い場合の特性を示す図、破線（ｃ）は従来のカットオフ周波数が高い場合の特性を示す図。
【図４】本発明の実施例２に係る１．５／（Ｍ＊クロックサイクル）付近の周波数ジッタが入力された場合を示す図。
【図５】本発明の実施例２に係る積分器を示すブロック図。
【図６】本発明の実施例２に係るジッタ周波数とジッタ許容値の関係を示す図、図中の実線（ａ）は本実施例の特性を示す図、破線（ｂ）は実施例１の特性を示す図。
【図７】本発明の実施例３に係るＣＤＲ回路の構成を示すブロック図。
【図８】本発明の実施例３に係る積分器を示すブロック図。
【図９】本発明の実施例３に係るオフセットパターン発生器を示すブロック図。
【図１０】本発明の実施例３に係るＦＳＭ回路の動作を示す図。
【図１１】本発明の実施例３に係るＣＤＲ回路の動作を示すフローチャート。
【図１２】本発明の実施例４に係るＣＤＲ回路の構成を示すブロック図。
【図１３】本発明の実施例５に係るＣＤＲ回路の構成を示すブロック図。
【符号の説明】
【００９５】
１ 位相検出器
２ シリアル−パラレル変換器
３ デジタルフィルタ
４ 位相制御回路
５ 位相補間器
６、６ａ、９、２１、３１ 積分器
７、８ マルチプレクサ
１０ ＦＳＭ回路
１１ａ、１１ｂ、１１ｃ、１１ｋ、１１ａａ、１１ｋａ、１１ａｂ、１１ｂｂ、１１ｋｂ、１１ｃ 遅延要素
１２ａ、１２ｂ、１２ｋ−１、１２ｋ、１２ａａ、１２（ｋ−１）ａ、１２ｋａ、１２ａｂ、１２（ｋ−１）ｂ 加算器
１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ 比較器
１４、１４ａ ２入力ＯＲ回路
１５ ２入力ＡＮＤ回路
２２ オフセットパターン発生器
２３ 電圧制御発振器
２４ 電圧制御器
２５ ＤＬＬ回路
４０、４０ａ、４０ｂ、４０ｃ ＣＤＲ回路
Ｍ、Ｍａ、Ｓ 一定期間
Ｎ、Ｐ、Ｎａ、Ｐａ、Ｌ 閾値
ＳＣ１、ＳＣ２、ＳＦ、ＳＰＣ、ＳＸ、Ｓｃ１ａ、ＳＣ２ａ、ＳＸ１、ＳＸ２、ＳＣ３、ＳＱ、ＣＶＣ 出力信号
Ｓ１、Ｓ２ 位相補間器の位相ステップ
ＳＳ 位相補間器の位相ステップ信号
ＳＴ デジタルフィルタの閾値信号
ＳＶ 電圧制御発振器の電圧ステップ信号
Ｔ１、Ｔ２ デジタルフィルタの閾値
Ｖ１、Ｖ２ 電圧制御発振器の電圧ステップ
【特許請求の範囲】
【請求項１】
入力データ信号及び復元クロック信号が入力され、前記入力データ信号の遷移エッジを検出して前記復元クロック信号のデータに対する位置関係をアーリィ／レートの２値を決め、復元データ信号、第１のアーリィ信号、及び第１のレート信号を生成する位相検出器と、
前記第１のアーリィ信号及び前記第１のレート信号が入力され、所定の時間間隔で前記第１のアーリィ信号と前記第１のレート信号のパルス数差分を比較し、差分の合計値が一定以上の値になった場合第２のアーリィ信号又は第２のレート信号を出力し、かつ所定の時間間隔で前記第１のアーリィ信号から前記第１のレート信号のパルス数を引いた値の符号信号を出力するデジタルフィルタと、
前記デジタルフィルタから出力される前記第２のアーリィ信号及び前記第２のレート信号が入力され、位相ステップを決定する位相ステップ信号を生成する位相制御器と、
前記符号信号が入力され、前記符号信号を一定期間モニターして周波数ジッタとして積分し、出力信号として出力する積分器と、
前記デジタルフィルタの値の異なる２つ以上の閾値が入力され、前記積分器の前記出力信号にもとづいて前記デジタルフィルタの閾値が選択され、選択された前記デジタルフィルタの閾値を前記デジタルフィルタに出力する第１の選択手段と、
位相ステップの異なる２つ以上の値が入力され、前記積分器の前記出力信号にもとづいて前記位相ステップの値が選択され、選択された前記位相ステップの値を前記位相制御回路に出力する第２の選択手段と、
を具備し、前記位相制御器から出力される前記位相ステップ信号にもとづいて、前記復元クロック信号が生成されて前記位相検出器に入力されることを特徴とするＣＤＲ回路。
【請求項２】
入力データ信号及び復元クロック信号が入力され、前記入力データ信号の遷移エッジを検出して前記復元クロック信号のデータに対する位置関係をアーリィ／レートの２値を決め、復元データ信号、第１のアーリィ信号、及び第１のレート信号を生成する位相検出器と、
前記第１のアーリィ信号及び前記第１のレート信号が入力され、所定の時間間隔で前記第１のアーリィ信号と前記第１のレート信号のパルス数差分を比較し、差分の合計値が一定以上の値になった場合第２のアーリィ信号又は第２のレート信号を出力し、かつ所定の時間間隔で前記第１のアーリィ信号から前記第１のレート信号のパルス数を引いた値の符号信号を出力するデジタルフィルタと、
前記デジタルフィルタから出力される前記第２のアーリィ信号及び前記第２のレート信号が入力され、位相ステップを決定する位相ステップ信号を生成する位相制御器と、
前記符号信号が入力され、前記符号信号を第１の一定期間モニターして周波数ジッタとして積分して第１の信号を生成し、前記符号信号を前記第１の一定期間とは異なる期間である第２の一定期間モニターして周波数ジッタとして積分して第２の信号を生成し、前記第１及び第２の信号のアンドをとり出力信号として出力する積分器と、
前記デジタルフィルタの値の異なる２つ以上の閾値が入力され、前記積分器の前記出力信号にもとづいて前記デジタルフィルタの閾値が選択され、選択された前記デジタルフィルタの閾値を前記デジタルフィルタに出力する第１の選択手段と、
位相ステップの異なる２つ以上の値が入力され、前記積分器の前記出力信号にもとづいて前記位相ステップの値が選択され、選択された前記位相ステップの値を前記位相制御回路に出力する第２の選択手段と、
を具備し、前記位相制御器から出力される前記位相ステップ信号にもとづいて、前記復元クロック信号が生成されて前記位相検出器に入力されることを特徴とするＣＤＲ回路。
【請求項３】
入力データ信号及び復元クロック信号が入力され、前記入力データ信号の遷移エッジを検出して前記復元クロック信号のデータに対する位置関係をアーリィ／レートの２値を決め、復元データ信号、第１のアーリィ信号、及び第１のレート信号を生成する位相検出器と、
前記第１のアーリィ信号及び前記第１のレート信号が入力され、所定の時間間隔で前記第１のアーリィ信号と前記第１のレート信号のパルス数差分を比較し、差分の合計値が一定以上の値になった場合第２のアーリィ信号又は第２のレート信号を出力し、かつ所定の時間間隔で前記第１のアーリィ信号から前記第１のレート信号のパルス数を引いた値の符号信号を出力するデジタルフィルタと、
前記デジタルフィルタから出力される前記第２のアーリィ信号及び前記第２のレート信号が入力され、位相ステップを決定する位相ステップ信号を生成する位相制御器と、
前記符号信号が入力され、前記符号信号を第１の一定期間モニターして周波数ジッタとして積分して第１の信号を生成し、前記第１の信号を第２の一定期間モニターして周波数オフセットとして積分して第２の信号を生成する積分器と、
前記デジタルフィルタの値の異なる２つ以上の閾値が入力され、前記積分器の前記第１の信号にもとづいて前記デジタルフィルタの閾値が選択され、選択された前記デジタルフィルタの閾値を前記デジタルフィルタに出力する第１の選択手段と、
位相ステップの異なる２つ以上の値が入力され、前記積分器の前記第１の信号にもとづいて前記位相ステップの値が選択され、選択された前記位相ステップの値を前記位相制御回路に出力する第２の選択手段と、
前記積分器から出力される信号にもとづいて、最適な周波数オフセット値を選択するオフセットパターン発生器と、
を具備し、前記位相制御器から出力される前記位相ステップ信号にもとづいて、前記復元クロック信号が生成されて前記位相検出器に入力され、前記オフセットパターン発生器で選択された前記最適な周波数オフセット値が前記位相制御回路に出力されることを特徴とするＣＤＲ回路。
【請求項４】
前記積分器は、その積分期間において、前記符号信号の積分結果における同一符号が占める割合が第一の閾値を越えた場合に低周波ジッタと判断し、超えない場合は高周波ジッタと判断することを特徴とする請求項１乃至３のいずれか１項に記載のＣＤＲ回路。
【請求項５】
入力データ信号及び復元クロック信号が入力され、前記入力データ信号の遷移エッジを検出して前記復元クロック信号のデータに対する位置関係をアーリィ／レートの２値を決め、復元データ信号、第１のアーリィ信号、及び第１のレート信号を生成する位相検出器と、
前記復元データ信号、前記第１のアーリィ信号、及び前記第１のレート信号が入力され、前記復元データ信号、前記第１のアーリィ信号、及び前記第１のレート信号をシリアル／パラレル変換を行うシリアル−パラレル変換器と、
前記第２のアーリィ信号及び前記第２のレート信号が入力され、所定の時間間隔で前記第２のアーリィ信号と前記第２のレート信号のパルス数差分を比較し、差分の合計値が一定以上の値になった場合第３のアーリィ信号又は第３のレート信号を出力し、かつ所定の時間間隔で前記第２のアーリィ信号から前記第２のレート信号のパルス数を引いた値の符号信号を出力するデジタルフィルタと
前記デジタルフィルタから出力される前記第３のアーリィ信号及び前記第３のレート信号が入力され、位相ステップを決定する位相ステップ信号を生成する位相制御器と、
前記位相ステップ信号及び基準クロック信号が入力され、前記位相ステップ信号にもとづいて、前記復元クロック信号を生成する位相補間器と、
前記符号信号が入力され、前記符号信号を一定期間モニターして周波数ジッタとして積分し、出力信号として出力する積分器と、
前記デジタルフィルタの値の異なる２つ以上の閾値が入力され、前記積分器の前記出力信号にもとづいて前記デジタルフィルタの閾値が選択され、選択された前記デジタルフィルタの閾値を前記デジタルフィルタに出力する第１の選択手段と、
位相ステップの異なる２つ以上の値が入力され、前記積分器の前記出力信号にもとづいて前記位相ステップの値が選択され、選択された前記位相ステップの値を前記位相制御回路に出力する第２の選択手段と、
を具備することを特徴とするＣＤＲ回路。
【請求項１】
入力データ信号及び復元クロック信号が入力され、前記入力データ信号の遷移エッジを検出して前記復元クロック信号のデータに対する位置関係をアーリィ／レートの２値を決め、復元データ信号、第１のアーリィ信号、及び第１のレート信号を生成する位相検出器と、
前記第１のアーリィ信号及び前記第１のレート信号が入力され、所定の時間間隔で前記第１のアーリィ信号と前記第１のレート信号のパルス数差分を比較し、差分の合計値が一定以上の値になった場合第２のアーリィ信号又は第２のレート信号を出力し、かつ所定の時間間隔で前記第１のアーリィ信号から前記第１のレート信号のパルス数を引いた値の符号信号を出力するデジタルフィルタと、
前記デジタルフィルタから出力される前記第２のアーリィ信号及び前記第２のレート信号が入力され、位相ステップを決定する位相ステップ信号を生成する位相制御器と、
前記符号信号が入力され、前記符号信号を一定期間モニターして周波数ジッタとして積分し、出力信号として出力する積分器と、
前記デジタルフィルタの値の異なる２つ以上の閾値が入力され、前記積分器の前記出力信号にもとづいて前記デジタルフィルタの閾値が選択され、選択された前記デジタルフィルタの閾値を前記デジタルフィルタに出力する第１の選択手段と、
位相ステップの異なる２つ以上の値が入力され、前記積分器の前記出力信号にもとづいて前記位相ステップの値が選択され、選択された前記位相ステップの値を前記位相制御回路に出力する第２の選択手段と、
を具備し、前記位相制御器から出力される前記位相ステップ信号にもとづいて、前記復元クロック信号が生成されて前記位相検出器に入力されることを特徴とするＣＤＲ回路。
【請求項２】
入力データ信号及び復元クロック信号が入力され、前記入力データ信号の遷移エッジを検出して前記復元クロック信号のデータに対する位置関係をアーリィ／レートの２値を決め、復元データ信号、第１のアーリィ信号、及び第１のレート信号を生成する位相検出器と、
前記第１のアーリィ信号及び前記第１のレート信号が入力され、所定の時間間隔で前記第１のアーリィ信号と前記第１のレート信号のパルス数差分を比較し、差分の合計値が一定以上の値になった場合第２のアーリィ信号又は第２のレート信号を出力し、かつ所定の時間間隔で前記第１のアーリィ信号から前記第１のレート信号のパルス数を引いた値の符号信号を出力するデジタルフィルタと、
前記デジタルフィルタから出力される前記第２のアーリィ信号及び前記第２のレート信号が入力され、位相ステップを決定する位相ステップ信号を生成する位相制御器と、
前記符号信号が入力され、前記符号信号を第１の一定期間モニターして周波数ジッタとして積分して第１の信号を生成し、前記符号信号を前記第１の一定期間とは異なる期間である第２の一定期間モニターして周波数ジッタとして積分して第２の信号を生成し、前記第１及び第２の信号のアンドをとり出力信号として出力する積分器と、
前記デジタルフィルタの値の異なる２つ以上の閾値が入力され、前記積分器の前記出力信号にもとづいて前記デジタルフィルタの閾値が選択され、選択された前記デジタルフィルタの閾値を前記デジタルフィルタに出力する第１の選択手段と、
位相ステップの異なる２つ以上の値が入力され、前記積分器の前記出力信号にもとづいて前記位相ステップの値が選択され、選択された前記位相ステップの値を前記位相制御回路に出力する第２の選択手段と、
を具備し、前記位相制御器から出力される前記位相ステップ信号にもとづいて、前記復元クロック信号が生成されて前記位相検出器に入力されることを特徴とするＣＤＲ回路。
【請求項３】
入力データ信号及び復元クロック信号が入力され、前記入力データ信号の遷移エッジを検出して前記復元クロック信号のデータに対する位置関係をアーリィ／レートの２値を決め、復元データ信号、第１のアーリィ信号、及び第１のレート信号を生成する位相検出器と、
前記第１のアーリィ信号及び前記第１のレート信号が入力され、所定の時間間隔で前記第１のアーリィ信号と前記第１のレート信号のパルス数差分を比較し、差分の合計値が一定以上の値になった場合第２のアーリィ信号又は第２のレート信号を出力し、かつ所定の時間間隔で前記第１のアーリィ信号から前記第１のレート信号のパルス数を引いた値の符号信号を出力するデジタルフィルタと、
前記デジタルフィルタから出力される前記第２のアーリィ信号及び前記第２のレート信号が入力され、位相ステップを決定する位相ステップ信号を生成する位相制御器と、
前記符号信号が入力され、前記符号信号を第１の一定期間モニターして周波数ジッタとして積分して第１の信号を生成し、前記第１の信号を第２の一定期間モニターして周波数オフセットとして積分して第２の信号を生成する積分器と、
前記デジタルフィルタの値の異なる２つ以上の閾値が入力され、前記積分器の前記第１の信号にもとづいて前記デジタルフィルタの閾値が選択され、選択された前記デジタルフィルタの閾値を前記デジタルフィルタに出力する第１の選択手段と、
位相ステップの異なる２つ以上の値が入力され、前記積分器の前記第１の信号にもとづいて前記位相ステップの値が選択され、選択された前記位相ステップの値を前記位相制御回路に出力する第２の選択手段と、
前記積分器から出力される信号にもとづいて、最適な周波数オフセット値を選択するオフセットパターン発生器と、
を具備し、前記位相制御器から出力される前記位相ステップ信号にもとづいて、前記復元クロック信号が生成されて前記位相検出器に入力され、前記オフセットパターン発生器で選択された前記最適な周波数オフセット値が前記位相制御回路に出力されることを特徴とするＣＤＲ回路。
【請求項４】
前記積分器は、その積分期間において、前記符号信号の積分結果における同一符号が占める割合が第一の閾値を越えた場合に低周波ジッタと判断し、超えない場合は高周波ジッタと判断することを特徴とする請求項１乃至３のいずれか１項に記載のＣＤＲ回路。
【請求項５】
入力データ信号及び復元クロック信号が入力され、前記入力データ信号の遷移エッジを検出して前記復元クロック信号のデータに対する位置関係をアーリィ／レートの２値を決め、復元データ信号、第１のアーリィ信号、及び第１のレート信号を生成する位相検出器と、
前記復元データ信号、前記第１のアーリィ信号、及び前記第１のレート信号が入力され、前記復元データ信号、前記第１のアーリィ信号、及び前記第１のレート信号をシリアル／パラレル変換を行うシリアル−パラレル変換器と、
前記第２のアーリィ信号及び前記第２のレート信号が入力され、所定の時間間隔で前記第２のアーリィ信号と前記第２のレート信号のパルス数差分を比較し、差分の合計値が一定以上の値になった場合第３のアーリィ信号又は第３のレート信号を出力し、かつ所定の時間間隔で前記第２のアーリィ信号から前記第２のレート信号のパルス数を引いた値の符号信号を出力するデジタルフィルタと
前記デジタルフィルタから出力される前記第３のアーリィ信号及び前記第３のレート信号が入力され、位相ステップを決定する位相ステップ信号を生成する位相制御器と、
前記位相ステップ信号及び基準クロック信号が入力され、前記位相ステップ信号にもとづいて、前記復元クロック信号を生成する位相補間器と、
前記符号信号が入力され、前記符号信号を一定期間モニターして周波数ジッタとして積分し、出力信号として出力する積分器と、
前記デジタルフィルタの値の異なる２つ以上の閾値が入力され、前記積分器の前記出力信号にもとづいて前記デジタルフィルタの閾値が選択され、選択された前記デジタルフィルタの閾値を前記デジタルフィルタに出力する第１の選択手段と、
位相ステップの異なる２つ以上の値が入力され、前記積分器の前記出力信号にもとづいて前記位相ステップの値が選択され、選択された前記位相ステップの値を前記位相制御回路に出力する第２の選択手段と、
を具備することを特徴とするＣＤＲ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００８−２４５１３４（Ｐ２００８−２４５１３４Ａ）
【公開日】平成２０年１０月９日（２００８．１０．９）
【国際特許分類】
【出願番号】特願２００７−８５７７６（Ｐ２００７−８５７７６）
【出願日】平成１９年３月２８日（２００７．３．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２０年１０月９日（２００８．１０．９）
【国際特許分類】
【出願日】平成１９年３月２８日（２００７．３．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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