周波数合成器および周波数合成装置
【課題】基準信号の周波数の実数倍の周波数を持ちジッタの少ないデジタル信号を整数ＰＬＬとデジタル回路のみを用いて生成する。
【解決手段】実数である周期指定値をデルタ・シグマ変調器を通してジッタの低周波成分を抑制した整数分周数列を発生させ、その分周数列で基準信号を分周する。その分周出力信号に対して整数ＰＬＬによりジッタを除去することにより所望の信号を得る。また、前記デルタ・シグマ変調器では、分周器出力において理想的な信号の立ち上がりのタイミングと実際の立ち上がりのタイミングの誤差を算出し、その誤差に対してデジタルフィルタを通して分周数にフィードバック補償を行う。
【解決手段】実数である周期指定値をデルタ・シグマ変調器を通してジッタの低周波成分を抑制した整数分周数列を発生させ、その分周数列で基準信号を分周する。その分周出力信号に対して整数ＰＬＬによりジッタを除去することにより所望の信号を得る。また、前記デルタ・シグマ変調器では、分周器出力において理想的な信号の立ち上がりのタイミングと実際の立ち上がりのタイミングの誤差を算出し、その誤差に対してデジタルフィルタを通して分周数にフィードバック補償を行う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数合成器および周波数合成装置に関し、基準信号の周波数に対して指定された実数倍の周波数を持つ信号を生成する周波数シンセサイザに用いて好適なるものである。
【背景技術】
【０００２】
ある所望の周波数の信号を生成しようとするとき、周波数精度の高い基準信号に対して、その周波数の実数倍（厳密には有限の分解能であるが、実際にはその分解能が非常に高い場合が多いので、実数倍と記述することにする）の信号を生成する周波数シンセサイザはしばしば必要とされ用いられている。このような周波数シンセサイザの実現方法としては、ダイレクト・デジタル・シンセサイザ（ＤＤＳ）と分数ＰＬＬがある。
【０００３】
ＤＤＳのブロック図の例を図５に示す。ＤＤＳは指定周波数の分解能を非常に高く取ることができるが、Ｄ／Ａ変換器４４と正弦波データを格納するＲＯＭ４３が必要になるといったハードウェア上の制約がある。また、出力信号がアナログ信号であるのでデジタル信号を得たい場合には不向きである上に、ジッタも多く含まれてしまうといった問題点を持っている。さらに、出力信号の周波数は動作周波数に比べてかなり低くする必要があるので、あまり高い周波数の出力信号が得られないといった問題点も持っている。
【０００４】
分数ＰＬＬのブロック図の一例を図６に示す。分数ＰＬＬは、ＰＬＬのフィードバック経路におけるカウンタ３６の分周数Ｎ（整数）を毎回変化させることにより、実質的な分周数を毎回の分周数の平均値とすることにより、基準周波数信号ｒｅｆの周波数に対して実数倍の周波数の信号を得るものである。毎回の分周数Ｎの生成にデルタ・シグマ変調器５１を用いることにより、非常に分解能の高い周波数シンセサイザを実現することができる。しかし、性能の高い分数ＰＬＬの設計には多くのノウハウが必要とされる上に、分数ＰＬＬ自体を一つのＩＣ内に収めることが望ましいため、分数ＰＬＬを用いるには専用のＩＣを用いるか、独自に分数ＰＬＬを開発してＩＣ内に組み込む必要がある。
【０００５】
一方、近年ＦＰＧＡ（Field Programmable Gate Array）と呼ばれる汎用のデジタルＩＣが普及している。ＦＰＧＡの中には整数ＰＬＬを内在するものもあるが、分数ＰＬＬを組み込めるものは限られてしまう。整数ＰＬＬは多く用いられるのに対し、分数ＰＬＬは設計するのに高度なノウハウを必要とするためである。しかし、整数ＰＬＬしか内蔵していないＦＰＧＡを用いて分数ＰＬＬと同じ機能を実現させたい場合もある。
【０００６】
そこで、整数ＰＬＬしか内蔵していないＦＰＧＡを用いて分数ＰＬＬのように基準信号の周波数の実数倍の周波数を持ち、低ジッタである信号を得る方法を提案する。これを実現するために用いる、ジッタのスペクトルをシェーピングした２値信号の生成手段も提案する。
これに似た技術として、図７に示すようなＤＤＳ４と整数ＰＬＬ３を組み合わせた手法が提案されている（特許文献１）。まず、ＤＤＳ４により所望の周波数を持つ信号を生成する。しかし、生成された信号にはジッタが含まれるため、このジッタをバンドパスフィルタ５２と整数ＰＬＬ３により除去する。しかし、この方法では、ＤＤＳを用いているので一旦アナログ信号を生成する必要がある上、アナログ回路であるバンドフィルタ５２を必要とするといった問題点を持っている。所望の周波数を持つデジタル信号をＦＰＧＡを用いて生成する際には、ＰＬＬ以外にはアナログ回路の使用を避ける必要がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−３３２５３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
解決しようとする課題は、整数ＰＬＬを用いて基準周波数の実数倍の周波数を持つジッタの小さい信号を生成する手段を提供することである。また、上記手段を実現するための、ジッタのスペクトルをシェーピングした信号の生成手段を提供することである。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、ジッタのスペクトルをシェーピングすることが可能でありデジタル回路により実現する周波数合成器と整数ＰＬＬを組み合わせ、周波数合成器の出力信号を整数ＰＬＬに入力し、周波数合成器の出力信号に含まれるジッタを除去する。周波数合成器では所望の周波数を持つ信号を生成する。周波数合成器の出力信号に含まれるジッタの低周波成分が少なくなるようにジッタのスペクトルをシェーピングすることにより、整数ＰＬＬによりジッタのほとんどを除去することができるので、ジッタの少ない所望の周波数を持つ信号を得る事ができる。
【００１０】
上記の要件を満たす周波数合成器の実現方法として、分周器とデルタ・シグマ変調器を組み合わせる。基準周波数信号を出力させたい所望の出力信号周波数で除した値（基準周波数信号の周期を単位とした所望の出力信号の周期に相当、以下所望の周期と記す）をデルタ・シグマ変調器に入力し、平均が所望の周期と等しくなる整数列を出力する。この整数列を分周数として分周器に入力することにより、分周器における平均分周数が所望の周期となり、所望の周波数の信号を得ることができる。
【００１１】
デルタ・シグマ変調器においては、所望の周期に対応する理想的な周波数合成器出力信号の変化のタイミングと、出力する分周数から算出される実際の周波数合成器出力信号の変化のタイミングの差を検出し、その差を信号処理した結果により出力する分周数を補償する、例えば上記のタイミングの差をフィルタを通して次回以降出力する分周数にフィードバック補償することにより、ジッタのスペクトルをシェーピングする。そのときに用いるフィルタの特性により、ジッタのスペクトルの形が決まる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態を説明するブロック図。
【図２】本発明の実施の形態における信号を説明する図。
【図３】デルタ・シグマ変調器１の第１の例を示すブロック図。
【図４】デルタ・シグマ変調器１の第２の例を示すブロック図。
【図５】従来技術であるＤＤＳの構成図。
【図６】従来技術である分数ＰＬＬの構成図。
【図７】従来技術であるＤＤＳとＰＬＬを組み合わせた周波数シンセサイザの構成図。
【発明を実施するための形態】
【００１３】
図１に本発明の実施の形態を示すブロック図を示す。これは、基準信号（基準周波数信号）の周期に対して指定した倍数の周期を持ちジッタの小さい信号を得るものである。入力信号Ｃは基準信号であり、正確な周波数350[MHz]を持つ周期がＴ≒2.86 [ns]で一定である信号である。周期指定値Ｐは出力信号の周期を指定するデジタル信号であり、整数部分が３ビット、小数部分が２４ビットの信号である。
【００１４】
デルタ・シグマ変調器１は、周期指定値Ｐを入力し、３ビットの整数値デジタル信号である整数分周数Ｎを出力する。ただし、整数分周数Ｎは逐次変化するものであり、整数分周数Ｎの平均値は周期指定値Ｐと等しい。周期指定値Ｐの値が４．２５であるときの信号例を図２に示す。整数分周数Ｎは不規則に近い形で変化する。整数分周数Ｎが規則的に変化すると、後で述べる周波数合成信号Ｓ１のスペクトルに大きなスプリアスが発生してしまうためである。
【００１５】
プログラマブルカウンタ（以下分周器と記す）２は、基準信号Ｃを分周数Ｎに従い分周し、分周信号Ｓ１を出力する。分周数Ｎの平均値が周期指定値Ｐに等しいので、分周信号Ｓ１の周波数は正確に基準信号Ｃの周波数を周期指定値Ｐで割った値に等しくなる。すなわち、分周信号Ｓ１の周期の平均値は、基準信号Ｃの周期Ｔに周期指定値Ｐを乗じた値に等しくなる。分周信号Ｓ１の周期の平均値の分解能は約0.170 [fs]となる。分周信号Ｓ１の周波数分解能は周期指定値Ｐの値に依存し、たとえば周期指定値Ｐの値が5.5のときは、約3.79 [Hz]である。このとき、分周信号Ｓ１の周波数は約63.6 [MHz]となる。
【００１６】
分周信号Ｓ１は、位相比較器３１、チャージポンプ３２、ループフィルタ３３、電圧制御発振器３４および分周器３５によって構成される整数ＰＬＬ３に入力される。分周器３５の分周数は一定で、その値をＭとする。周期指定値の値が5.5であり、分周数Ｍの値が４であるとき、電圧制御発振器３４の出力信号Ｓ２の周波数は約255 [MHz]となる。整数ＰＬＬ３は、ループ帯域幅を狭く取ることにより、分周信号Ｓ１のジッタを除去することができるので、電圧制御発振器３４の出力信号Ｓ２はジッタの小さい信号とすることができる。その際、整数ＰＬＬ３によって分周信号Ｓ１のジッタの高周波成分は除去することはできるが、低周波成分は除去することができない。分周信号Ｓ１のジッタの大きさの下界は基準信号Ｃの周期によって決まってしまい小さくすることができないので、電圧制御発振器３４の出力信号Ｓ２に含まれるジッタを小さくするには、分周信号Ｓ１に含まれるジッタに対して周波数シェーピングする必要がある。
【００１７】
本発明の実施の形態においては、デルタ・シグマ変調器１は分周信号Ｓ１に同期して動作する。通常のＤＤＳとは異なり、基準信号Ｃに同期して動作する訳ではないので、ＤＤＳよりも高い周波数の出力信号を扱うことができる。
【００１８】
デルタ・シグマ変調器１の第１の例を示すブロック図を図３に示す。図において、レジスタ１２ａは整数ＰＬＬ３におけるフィードバック信号Ｓ３の立ち上がりエッジの理想的なタイミングを記憶するレジスタであり、周期指定値Ｐと同じく、整数部分が３ビット、小数部分が２４ビットの信号幅を持つレジスタである。一方、レジスタ１２ｂは整数分周数Ｎを記憶するレジスタであり、３ビットのレジスタである。
【００１９】
減算器１５ａはレジスタ１２ａ、レジスタ１２ｂに記憶されている値からフィードバック信号Ｓ３の理想的な立ち上がりエッジのタイミングと分周信号Ｓ１の立ち上がりエッジのタイミングの時間差であるタイミング誤差ｐｅを算出する。このタイミング誤差ｐｅは、上述したように、所望の周期に対応する理想的な周波数合成器（分周器）出力信号の変化のタイミングと、出力する分周数から算出される実際の周波数合成器（分周器）出力信号の変化のタイミングの差に相当する。加算器１４ａはタイミング誤差ｐｅと周期指定値Ｐを加算することにより、フィードバック信号Ｓ３の次の理想的な立ち上がりエッジのタイミングｐｃを算出し、レジスタ１２ａに記憶される。フィルタ１６はデジタルフィルタであり、これによりタイミング誤差ｐｅのスペクトルを整形する。フィルタ１６の伝達関数Ｈ［ｚ］は、たとえば
【００２０】
【数１】
【００２１】
である。このフィルタ１６は積分器を二つ含み、低い周波数で信号を増幅するので、タイミング誤差ｐｅのスペクトルの低い周波数成分は抑制されることになる。
【００２２】
フィルタ１６の伝達関数Ｈ［ｚ］は直達項を持つことができる。加算器１４ｂは、フィルタ１６の出力信号と次の理想的な立ち上がりエッジのタイミングｐｃを加算して、その結果に対して量子化器１１において整数部分のみを抜き出すこと（切り下げ）により、次の整数分周数Ｎを算出する。フィルタ１６が少なくとも一つの積分を含んでいれば、量子化器１１における整数への丸めに対して、切り上げや四捨五入を用いても、得られる分周信号Ｓ１のスペクトルにはほとんど影響を与えない。
【００２３】
なお、上記したレジスタ１２ａ、レジスタ１２ｂおよびフィルタ１６は、分周器２から出力された分周信号Ｓ１をクロックとして動作する。
【００２４】
デルタ・シグマ変調器１の第２の例を示すブロック図を図４に示す。デルタ・シグマ変調器１の第１の例と比べて擬似ランダム信号ＰＲが付加されているところが異なる。一般に、デルタ・シグマ変調器は出力信号に特定の周波数の信号成分（以下スプリアスと記す）を持つことが多い。そのようなスプリアスは、分周器２の出力信号Ｓ１にもスプリアスを発生させ、ＰＬＬ３の出力信号Ｓ２にもスプリアスが混入することになる。特にデルタ・シグマ変調器１の出力信号Ｎに低い周波数のスプリアスが含まれていると、ＰＬＬ３によって対応するスプリアスを抑制することが困難になってしまうので、十分に注意する必要がある。また、デルタ・シグマ変調器１が定常的なリミットサイクルに陥ってしまう可能性もある。そのようなスプリアスやリミットサイクルに対する対策として、擬似ランダム信号を加え合わせることが有効であることが知られている。ただし、擬似ランダム信号を加えることにより、デルタ・シグマ変調器１の出力信号Ｎに含まれるノイズの総量は増加してしまう。
【００２５】
ここでは擬似ランダム信号ＰＲとして、０または１／３２の値を取る２値シーケンス信号を用いる。このどちらの値を取るかは擬似的にランダムに決まる。この擬似ランダム信号ＰＲに直流成分を含んでいるが、フィルタ１６が積分を含んでいるため、問題は発生しない。擬似ランダム信号ＰＲは量子化器１１の入力において加算され、デルタ・シグマ変調器１がリミットサイクルに陥ることを防いでいる。
【産業上の利用可能性】
【００２６】
本発明の周波数シンセサイザを用いると、整数ＰＬＬとデジタル回路を用いて、基準周波数の実数倍の周波数を持つジッタの小さい信号を生成することができる。
【符号の説明】
【００２７】
１・・・デルタ・シグマ変調器
１１・・・量子化器
１２ａ，１２ｂ・・・レジスタ
１３・・・フィルタ
１４ａ，１４ｂ，１４ｃ・・・加算器
１５ａ・・・減算器
２・・・分周器
３・・・整数ＰＬＬ
３１・・・位相比較器
３２・・・チャージポンプ
３３・・・ループフィルタ
３４・・・ＶＣＯ
３５・・・固定分周器
３６・・・分周器
４・・・ＤＤＳ
４１・・・加算器
４２・・・レジスタ
４３・・・ＲＯＭ
４４・・・Ｄ／Ａ変換器
５１・・・デルタ・シグマ変調器
５２・・・バンドパスフィルタ
【技術分野】
【０００１】
本発明は、周波数合成器および周波数合成装置に関し、基準信号の周波数に対して指定された実数倍の周波数を持つ信号を生成する周波数シンセサイザに用いて好適なるものである。
【背景技術】
【０００２】
ある所望の周波数の信号を生成しようとするとき、周波数精度の高い基準信号に対して、その周波数の実数倍（厳密には有限の分解能であるが、実際にはその分解能が非常に高い場合が多いので、実数倍と記述することにする）の信号を生成する周波数シンセサイザはしばしば必要とされ用いられている。このような周波数シンセサイザの実現方法としては、ダイレクト・デジタル・シンセサイザ（ＤＤＳ）と分数ＰＬＬがある。
【０００３】
ＤＤＳのブロック図の例を図５に示す。ＤＤＳは指定周波数の分解能を非常に高く取ることができるが、Ｄ／Ａ変換器４４と正弦波データを格納するＲＯＭ４３が必要になるといったハードウェア上の制約がある。また、出力信号がアナログ信号であるのでデジタル信号を得たい場合には不向きである上に、ジッタも多く含まれてしまうといった問題点を持っている。さらに、出力信号の周波数は動作周波数に比べてかなり低くする必要があるので、あまり高い周波数の出力信号が得られないといった問題点も持っている。
【０００４】
分数ＰＬＬのブロック図の一例を図６に示す。分数ＰＬＬは、ＰＬＬのフィードバック経路におけるカウンタ３６の分周数Ｎ（整数）を毎回変化させることにより、実質的な分周数を毎回の分周数の平均値とすることにより、基準周波数信号ｒｅｆの周波数に対して実数倍の周波数の信号を得るものである。毎回の分周数Ｎの生成にデルタ・シグマ変調器５１を用いることにより、非常に分解能の高い周波数シンセサイザを実現することができる。しかし、性能の高い分数ＰＬＬの設計には多くのノウハウが必要とされる上に、分数ＰＬＬ自体を一つのＩＣ内に収めることが望ましいため、分数ＰＬＬを用いるには専用のＩＣを用いるか、独自に分数ＰＬＬを開発してＩＣ内に組み込む必要がある。
【０００５】
一方、近年ＦＰＧＡ（Field Programmable Gate Array）と呼ばれる汎用のデジタルＩＣが普及している。ＦＰＧＡの中には整数ＰＬＬを内在するものもあるが、分数ＰＬＬを組み込めるものは限られてしまう。整数ＰＬＬは多く用いられるのに対し、分数ＰＬＬは設計するのに高度なノウハウを必要とするためである。しかし、整数ＰＬＬしか内蔵していないＦＰＧＡを用いて分数ＰＬＬと同じ機能を実現させたい場合もある。
【０００６】
そこで、整数ＰＬＬしか内蔵していないＦＰＧＡを用いて分数ＰＬＬのように基準信号の周波数の実数倍の周波数を持ち、低ジッタである信号を得る方法を提案する。これを実現するために用いる、ジッタのスペクトルをシェーピングした２値信号の生成手段も提案する。
これに似た技術として、図７に示すようなＤＤＳ４と整数ＰＬＬ３を組み合わせた手法が提案されている（特許文献１）。まず、ＤＤＳ４により所望の周波数を持つ信号を生成する。しかし、生成された信号にはジッタが含まれるため、このジッタをバンドパスフィルタ５２と整数ＰＬＬ３により除去する。しかし、この方法では、ＤＤＳを用いているので一旦アナログ信号を生成する必要がある上、アナログ回路であるバンドフィルタ５２を必要とするといった問題点を持っている。所望の周波数を持つデジタル信号をＦＰＧＡを用いて生成する際には、ＰＬＬ以外にはアナログ回路の使用を避ける必要がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−３３２５３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
解決しようとする課題は、整数ＰＬＬを用いて基準周波数の実数倍の周波数を持つジッタの小さい信号を生成する手段を提供することである。また、上記手段を実現するための、ジッタのスペクトルをシェーピングした信号の生成手段を提供することである。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、ジッタのスペクトルをシェーピングすることが可能でありデジタル回路により実現する周波数合成器と整数ＰＬＬを組み合わせ、周波数合成器の出力信号を整数ＰＬＬに入力し、周波数合成器の出力信号に含まれるジッタを除去する。周波数合成器では所望の周波数を持つ信号を生成する。周波数合成器の出力信号に含まれるジッタの低周波成分が少なくなるようにジッタのスペクトルをシェーピングすることにより、整数ＰＬＬによりジッタのほとんどを除去することができるので、ジッタの少ない所望の周波数を持つ信号を得る事ができる。
【００１０】
上記の要件を満たす周波数合成器の実現方法として、分周器とデルタ・シグマ変調器を組み合わせる。基準周波数信号を出力させたい所望の出力信号周波数で除した値（基準周波数信号の周期を単位とした所望の出力信号の周期に相当、以下所望の周期と記す）をデルタ・シグマ変調器に入力し、平均が所望の周期と等しくなる整数列を出力する。この整数列を分周数として分周器に入力することにより、分周器における平均分周数が所望の周期となり、所望の周波数の信号を得ることができる。
【００１１】
デルタ・シグマ変調器においては、所望の周期に対応する理想的な周波数合成器出力信号の変化のタイミングと、出力する分周数から算出される実際の周波数合成器出力信号の変化のタイミングの差を検出し、その差を信号処理した結果により出力する分周数を補償する、例えば上記のタイミングの差をフィルタを通して次回以降出力する分周数にフィードバック補償することにより、ジッタのスペクトルをシェーピングする。そのときに用いるフィルタの特性により、ジッタのスペクトルの形が決まる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態を説明するブロック図。
【図２】本発明の実施の形態における信号を説明する図。
【図３】デルタ・シグマ変調器１の第１の例を示すブロック図。
【図４】デルタ・シグマ変調器１の第２の例を示すブロック図。
【図５】従来技術であるＤＤＳの構成図。
【図６】従来技術である分数ＰＬＬの構成図。
【図７】従来技術であるＤＤＳとＰＬＬを組み合わせた周波数シンセサイザの構成図。
【発明を実施するための形態】
【００１３】
図１に本発明の実施の形態を示すブロック図を示す。これは、基準信号（基準周波数信号）の周期に対して指定した倍数の周期を持ちジッタの小さい信号を得るものである。入力信号Ｃは基準信号であり、正確な周波数350[MHz]を持つ周期がＴ≒2.86 [ns]で一定である信号である。周期指定値Ｐは出力信号の周期を指定するデジタル信号であり、整数部分が３ビット、小数部分が２４ビットの信号である。
【００１４】
デルタ・シグマ変調器１は、周期指定値Ｐを入力し、３ビットの整数値デジタル信号である整数分周数Ｎを出力する。ただし、整数分周数Ｎは逐次変化するものであり、整数分周数Ｎの平均値は周期指定値Ｐと等しい。周期指定値Ｐの値が４．２５であるときの信号例を図２に示す。整数分周数Ｎは不規則に近い形で変化する。整数分周数Ｎが規則的に変化すると、後で述べる周波数合成信号Ｓ１のスペクトルに大きなスプリアスが発生してしまうためである。
【００１５】
プログラマブルカウンタ（以下分周器と記す）２は、基準信号Ｃを分周数Ｎに従い分周し、分周信号Ｓ１を出力する。分周数Ｎの平均値が周期指定値Ｐに等しいので、分周信号Ｓ１の周波数は正確に基準信号Ｃの周波数を周期指定値Ｐで割った値に等しくなる。すなわち、分周信号Ｓ１の周期の平均値は、基準信号Ｃの周期Ｔに周期指定値Ｐを乗じた値に等しくなる。分周信号Ｓ１の周期の平均値の分解能は約0.170 [fs]となる。分周信号Ｓ１の周波数分解能は周期指定値Ｐの値に依存し、たとえば周期指定値Ｐの値が5.5のときは、約3.79 [Hz]である。このとき、分周信号Ｓ１の周波数は約63.6 [MHz]となる。
【００１６】
分周信号Ｓ１は、位相比較器３１、チャージポンプ３２、ループフィルタ３３、電圧制御発振器３４および分周器３５によって構成される整数ＰＬＬ３に入力される。分周器３５の分周数は一定で、その値をＭとする。周期指定値の値が5.5であり、分周数Ｍの値が４であるとき、電圧制御発振器３４の出力信号Ｓ２の周波数は約255 [MHz]となる。整数ＰＬＬ３は、ループ帯域幅を狭く取ることにより、分周信号Ｓ１のジッタを除去することができるので、電圧制御発振器３４の出力信号Ｓ２はジッタの小さい信号とすることができる。その際、整数ＰＬＬ３によって分周信号Ｓ１のジッタの高周波成分は除去することはできるが、低周波成分は除去することができない。分周信号Ｓ１のジッタの大きさの下界は基準信号Ｃの周期によって決まってしまい小さくすることができないので、電圧制御発振器３４の出力信号Ｓ２に含まれるジッタを小さくするには、分周信号Ｓ１に含まれるジッタに対して周波数シェーピングする必要がある。
【００１７】
本発明の実施の形態においては、デルタ・シグマ変調器１は分周信号Ｓ１に同期して動作する。通常のＤＤＳとは異なり、基準信号Ｃに同期して動作する訳ではないので、ＤＤＳよりも高い周波数の出力信号を扱うことができる。
【００１８】
デルタ・シグマ変調器１の第１の例を示すブロック図を図３に示す。図において、レジスタ１２ａは整数ＰＬＬ３におけるフィードバック信号Ｓ３の立ち上がりエッジの理想的なタイミングを記憶するレジスタであり、周期指定値Ｐと同じく、整数部分が３ビット、小数部分が２４ビットの信号幅を持つレジスタである。一方、レジスタ１２ｂは整数分周数Ｎを記憶するレジスタであり、３ビットのレジスタである。
【００１９】
減算器１５ａはレジスタ１２ａ、レジスタ１２ｂに記憶されている値からフィードバック信号Ｓ３の理想的な立ち上がりエッジのタイミングと分周信号Ｓ１の立ち上がりエッジのタイミングの時間差であるタイミング誤差ｐｅを算出する。このタイミング誤差ｐｅは、上述したように、所望の周期に対応する理想的な周波数合成器（分周器）出力信号の変化のタイミングと、出力する分周数から算出される実際の周波数合成器（分周器）出力信号の変化のタイミングの差に相当する。加算器１４ａはタイミング誤差ｐｅと周期指定値Ｐを加算することにより、フィードバック信号Ｓ３の次の理想的な立ち上がりエッジのタイミングｐｃを算出し、レジスタ１２ａに記憶される。フィルタ１６はデジタルフィルタであり、これによりタイミング誤差ｐｅのスペクトルを整形する。フィルタ１６の伝達関数Ｈ［ｚ］は、たとえば
【００２０】
【数１】
【００２１】
である。このフィルタ１６は積分器を二つ含み、低い周波数で信号を増幅するので、タイミング誤差ｐｅのスペクトルの低い周波数成分は抑制されることになる。
【００２２】
フィルタ１６の伝達関数Ｈ［ｚ］は直達項を持つことができる。加算器１４ｂは、フィルタ１６の出力信号と次の理想的な立ち上がりエッジのタイミングｐｃを加算して、その結果に対して量子化器１１において整数部分のみを抜き出すこと（切り下げ）により、次の整数分周数Ｎを算出する。フィルタ１６が少なくとも一つの積分を含んでいれば、量子化器１１における整数への丸めに対して、切り上げや四捨五入を用いても、得られる分周信号Ｓ１のスペクトルにはほとんど影響を与えない。
【００２３】
なお、上記したレジスタ１２ａ、レジスタ１２ｂおよびフィルタ１６は、分周器２から出力された分周信号Ｓ１をクロックとして動作する。
【００２４】
デルタ・シグマ変調器１の第２の例を示すブロック図を図４に示す。デルタ・シグマ変調器１の第１の例と比べて擬似ランダム信号ＰＲが付加されているところが異なる。一般に、デルタ・シグマ変調器は出力信号に特定の周波数の信号成分（以下スプリアスと記す）を持つことが多い。そのようなスプリアスは、分周器２の出力信号Ｓ１にもスプリアスを発生させ、ＰＬＬ３の出力信号Ｓ２にもスプリアスが混入することになる。特にデルタ・シグマ変調器１の出力信号Ｎに低い周波数のスプリアスが含まれていると、ＰＬＬ３によって対応するスプリアスを抑制することが困難になってしまうので、十分に注意する必要がある。また、デルタ・シグマ変調器１が定常的なリミットサイクルに陥ってしまう可能性もある。そのようなスプリアスやリミットサイクルに対する対策として、擬似ランダム信号を加え合わせることが有効であることが知られている。ただし、擬似ランダム信号を加えることにより、デルタ・シグマ変調器１の出力信号Ｎに含まれるノイズの総量は増加してしまう。
【００２５】
ここでは擬似ランダム信号ＰＲとして、０または１／３２の値を取る２値シーケンス信号を用いる。このどちらの値を取るかは擬似的にランダムに決まる。この擬似ランダム信号ＰＲに直流成分を含んでいるが、フィルタ１６が積分を含んでいるため、問題は発生しない。擬似ランダム信号ＰＲは量子化器１１の入力において加算され、デルタ・シグマ変調器１がリミットサイクルに陥ることを防いでいる。
【産業上の利用可能性】
【００２６】
本発明の周波数シンセサイザを用いると、整数ＰＬＬとデジタル回路を用いて、基準周波数の実数倍の周波数を持つジッタの小さい信号を生成することができる。
【符号の説明】
【００２７】
１・・・デルタ・シグマ変調器
１１・・・量子化器
１２ａ，１２ｂ・・・レジスタ
１３・・・フィルタ
１４ａ，１４ｂ，１４ｃ・・・加算器
１５ａ・・・減算器
２・・・分周器
３・・・整数ＰＬＬ
３１・・・位相比較器
３２・・・チャージポンプ
３３・・・ループフィルタ
３４・・・ＶＣＯ
３５・・・固定分周器
３６・・・分周器
４・・・ＤＤＳ
４１・・・加算器
４２・・・レジスタ
４３・・・ＲＯＭ
４４・・・Ｄ／Ａ変換器
５１・・・デルタ・シグマ変調器
５２・・・バンドパスフィルタ
【特許請求の範囲】
【請求項１】
基準周波数信号と周期指定値を入力し、周波数合成信号を出力する周波数合成器であって、前記周期指定値を入力として逐次変化する整数分周数を出力するデルタ・シグマ変調器と、前記基準周波数信号を前記整数分周数で分周して分周信号を出力する分周器を持ち、前記デルタ・シグマ変調器は前記分周信号に同期して動作し、前記分周信号を前記周波数合成信号とすることを特徴とする周波数合成器。
【請求項２】
前記デルタ・シグマ変調器において、前記周期指定値から算出される前記周波数合成信号が変化すべきタイミングと、出力された前記整数分周数から算出される前記周波数合成信号の変化のタイミングの差を検出し、前記差を信号処理した結果により出力する前記整数分周数を補償することを特徴とする請求項１に記載の周波数合成器。
【請求項３】
請求項１または請求項２に記載の周波数合成器と整数ＰＬＬを持ち、前記周波数合成信号を前記整数ＰＬＬの入力信号とし、前記整数ＰＬＬの出力信号を該装置の出力信号とする周波数合成装置。
【請求項１】
基準周波数信号と周期指定値を入力し、周波数合成信号を出力する周波数合成器であって、前記周期指定値を入力として逐次変化する整数分周数を出力するデルタ・シグマ変調器と、前記基準周波数信号を前記整数分周数で分周して分周信号を出力する分周器を持ち、前記デルタ・シグマ変調器は前記分周信号に同期して動作し、前記分周信号を前記周波数合成信号とすることを特徴とする周波数合成器。
【請求項２】
前記デルタ・シグマ変調器において、前記周期指定値から算出される前記周波数合成信号が変化すべきタイミングと、出力された前記整数分周数から算出される前記周波数合成信号の変化のタイミングの差を検出し、前記差を信号処理した結果により出力する前記整数分周数を補償することを特徴とする請求項１に記載の周波数合成器。
【請求項３】
請求項１または請求項２に記載の周波数合成器と整数ＰＬＬを持ち、前記周波数合成信号を前記整数ＰＬＬの入力信号とし、前記整数ＰＬＬの出力信号を該装置の出力信号とする周波数合成装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１０−１８３３６９（Ｐ２０１０−１８３３６９Ａ）
【公開日】平成２２年８月１９日（２０１０．８．１９）
【国際特許分類】
【出願番号】特願２００９−２５３２８（Ｐ２００９−２５３２８）
【出願日】平成２１年２月５日（２００９．２．５）
【出願人】（３０４０２１２７７）国立大学法人 名古屋工業大学 (784)
【Ｆターム（参考）】
【公開日】平成２２年８月１９日（２０１０．８．１９）
【国際特許分類】
【出願日】平成２１年２月５日（２００９．２．５）
【出願人】（３０４０２１２７７）国立大学法人 名古屋工業大学 (784)
【Ｆターム（参考）】
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