デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザおよびそれを備えた無線通信装置
【課題】デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザにおいて、スプリアスを抑制し、さらに、位相雑音特性を良好に保つ。
【解決手段】分周器（２５）を変調することで分数分周を行うデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザは、分数部データＫに加算すべきシフト量Ｓを求め、シフト量Ｓと、シフト後分数部データＫ２とをそれぞれ出力する演算処理手段（２７）と、シフト後分数部データＫ２を積分して量子化する第１のデルタシグマ変調器（２８）と、シフト量Ｓを積分して量子化する第２のデルタシグマ変調器（２９）と、第１のデルタシグマ変調器（２８）の出力系列と第２のデルタシグマ変調器（２９）の符号反転出力とを加算する第１の加算器（３０）と、整数部データＭと第１の加算器（３０）の出力とを加算する第２の加算器（３１）とを備え、第２の加算器（３１）の出力により分周器（２５）を変調させる。
【解決手段】分周器（２５）を変調することで分数分周を行うデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザは、分数部データＫに加算すべきシフト量Ｓを求め、シフト量Ｓと、シフト後分数部データＫ２とをそれぞれ出力する演算処理手段（２７）と、シフト後分数部データＫ２を積分して量子化する第１のデルタシグマ変調器（２８）と、シフト量Ｓを積分して量子化する第２のデルタシグマ変調器（２９）と、第１のデルタシグマ変調器（２８）の出力系列と第２のデルタシグマ変調器（２９）の符号反転出力とを加算する第１の加算器（３０）と、整数部データＭと第１の加算器（３０）の出力とを加算する第２の加算器（３１）とを備え、第２の加算器（３１）の出力により分周器（２５）を変調させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デルタシグマ変調器を備えた分数分周ＰＬＬ周波数シンセサイザに関し、特に、フラクショナルスプリアスを低減する技術に関する。
【背景技術】
【０００２】
デルタシグマ変調器は、入力信号を積分し、それを１ビット又は多ビットで量子化するものであり、Ａ／Ｄ（Analog／Digital）変換器、Ｄ／Ａ（Digital／Analog）変換器、ＰＬＬ（Phase Locked Loop）回路などに応用されている。
【０００３】
ここで、デルタシグマ変調器の量子化ノイズに対する伝達関数は、低周波領域では小さく、高周波領域では大きいという特徴がある。そのため、デルタシグマ変調器の出力信号の量子化ノイズ成分は高周波領域へ偏るようになっている。したがって、デルタシグマ変調器により、原信号の帯域内のノイズ成分が抑圧された出力信号を得ることができる。このデルタシグマ変調器を用いた技術の一つとして、デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザが知られている。
【０００４】
図９に一般的なデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザのブロック図を示す。位相比較器１０２は、基準発振源からの基準周波数信号を分周して生成された位相比較周波数信号Ｆｒｅｆと、電圧制御発振器１０５の出力信号Ｆｖｃｏを分周器１０７によりＮ分周して得た周波数信号Ｆｄｉｖとの位相差を検出する。そして、その位相差に応じたパルス幅の電圧パルスが位相比較器１０２からチャージポンプ回路１０３に出力される。チャージポンプ回路１０３は、位相比較器１０２の出力に応じて、電流を吐き出す状態、電流を吸い込む状態、もしくはハイインピーダンスの状態のいずれかとなる出力電流Ｉｃｐを出力する。出力電流Ｉｃｐはループフィルタ１０４で平滑化および電圧変換される。ループフィルタ１０４の出力電圧は、電圧制御発振器１０５の制御電圧となる。電圧制御発振器１０５は、ループフィルタ１０４からの出力電圧に応じた発振周波数信号Ｆｖｃｏを出力する。
【０００５】
レジスタ１０９は、分周データの整数部分を表す整数部データＭと分数部分を表す分数部データＫとを保持しており、整数部データＭを加算器１０８へ、分数部データＫをデルタシグマ変調器１１１に出力する。整数部データＭおよび分数部データＫはそれぞれ複数ビットからなるデータである。デルタシグマ変調器１１１は、分数部データＫを積分し、それを量子化した後、加算器１０８に出力する。加算器１０８は、デルタシグマ変調器１１１からの出力信号と整数部データＭとを加算し、加算後のデータを分周器１０７に出力する。
【０００６】
図９に示したデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザは、信号Ｆｖｃｏを分周する分周器１０７を、デルタシグマ変調器１１１の出力信号に応じて変調することで、平均として分数分周を実現している。
【０００７】
ここで、デルタシグマ変調器１１１のビット数をｎ、信号Ｆｒｅｆの周波数をｆｒｅｆとすると、信号Ｆｖｃｏの周波数ｆｖｃｏはｆｖｃｏ＝ｆｒｅｆ×（Ｍ＋Ｋ／２ｎ）で表される。なお、Ｍは整数部データＭの値、Ｋは分数部データＫの値である。また、分数分周ＰＬＬ周波数シンセサイザにデルタシグマ変調器を用いる場合、以下に示す（１）〜（３）が主な原因となり、信号Ｆｖｃｏの周波数ｆｖｃｏより、Δｆ＝ｆｒｅｆ×（Ｋ／２ｎ）離調した周波数にスプリアスが発生することが知られている。なお、Δｆはスプリアスの周波数である。
【０００８】
(１）デルタシグマ変調器の出力信号の周期性
(２）デルタシグマ変調器の周期的動作ノイズのチャージポンプ回路等への漏込み
(３）分数部データＫの値が２のべき乗である場合
(１）については、デルタシグマ変調器を多段接続にすることで、原理的に対策は可能であるが、（２）が原因で発生するスプリアスのうち、Δｆが小さい場合のスプリアス、すなわちループフィルタ１０４で減衰させることができない低周波スプリアスについては根本的対策がない。さらに、（３）については、原理的にスプリアスが発生し易いという問題がある。特に、ＰＬＬのループ帯域内に発生するスプリアスは、ループフィルタを用いたとしても抑圧することができず、その結果、無線通信装置の性能に大きく影響を及ぼすおそれがある。
【０００９】
そこで、従来、デルタシグマ変調器のビット数を大きくし、デルタシグマ変調器の入力に、擬似乱数系列を付加して、問題となるスプリアスの発生を抑える手法が提案されている（例えば、特許文献１参照）。
【００１０】
図１０は、従来のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザの構成を示すブロック図である。なお、図１０と図９とで同じ構成要素にはそれぞれ同一の符号を付し、説明を省略する。図１０において、遅延反転器１１２は、デルタシグマ変調器１１１の出力データ系列を１クロック遅延させ且つ反転させる。加算器１１３は、デルタシグマ変調器１１１の出力データ系列と遅延反転器１１２の出力とを加算する。これにより、平均値がゼロで且つ擬似的にランダムなデータ系列が生成される。そして、加算器１１３から出力されたデータ系列と分数部データＫの値とが加算器１１０で加算されることで、平均値が分数部データＫの値で且つ擬似的にランダムなデータ系列が生成される。このデータ系列はデルタシグマ変調器１１１に入力される。このように、擬似的乱数系列を生成し、その平均値が分数部データＫの値となるようにすることで、デルタシグマ変調器１１１に入力される分数部データＫの値が、上記（３）に示すような分数部データＫの値となる確率が低減される。つまり、上記（３）に起因するスプリアスの発生が抑制されることになる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特許第４１５５４０６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、図１０に示すように、擬似乱数系列を生成する回路を設けることは、デルタシグマ変調器１１１への入力に対してホワイトノイズを付加することになる。すなわち、デルタシグマ変調器１１１の出力、分周器１０７の出力および電圧制御発振器１０５の出力にもノイズが付加されてしまう。その結果、ＰＬＬの位相雑音特性が劣化してしまう。
【００１３】
かかる点に鑑みて、本発明は、デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザにおいて、スプリアスを抑制することができ、さらに、位相雑音特性を良好に保つことができるようにすることを課題とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するため本発明によって次のような解決手段を講じた。例えば、発振器の出力周波数を分周する分周器を変調することで分数分周を行うデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザは、分周データの分数部分を表す分数部データと演算用データとを受けて、分数部データおよび演算用データに基づいて分数部データに加算すべきシフト量を求め、当該シフト量を分数部データに加算したシフト後分数部データと当該シフト量とをそれぞれ出力する演算処理手段と、演算処理手段から出力されたシフト後分数部データを積分して量子化する第１のデルタシグマ変調器と、演算処理手段から出力されたシフト量を積分して量子化する第２のデルタシグマ変調器と、第１のデルタシグマ変調器の出力系列と第２のデルタシグマ変調器の出力系列の符号を反転させた符号反転出力とを加算する第１の加算器と、分周データの整数部分を表す整数部データと第１の加算器の出力とを加算する第２の加算器とを備えている。そして、第２の加算器の出力により分周器が変調される。
【００１５】
これによると、第１のデルタシグマ変調器の入力値を、分数部データの値からシフト量だけずらすことができる。したがって、分数部データの値が例えば２のべき乗であっても、シフト量を分数部データに加算したシフト後分数部データを第１のデルタシグマ変調器の入力とすることで、分数部データの値が２のべき乗であることに起因するスプリアスの発生を抑制することができる。また、第１の加算器で第１のデルタシグマ変調器の出力値からシフト量を入力とする第２のデルタシグマ変調器の出力値を減じ、第２の加算器で第１の加算器の出力値と整数部データの値とを加算して、加算結果によって分周器が変調される。したがって、整数部データと分数部データとで表される分数値で分数分周を実現することができる。さらに、第１および第２のデルタシグマ変調器のそれぞれの入力値は固定的であるため、これら入力値にホワイトノイズが付加されることがない。すなわち、ＰＬＬの位相雑音特性を良好に保つことができる。
【００１６】
好ましくは、演算処理手段は、分数部データの値が閾値よりも小さい場合に第２のデルタシグマ変調器を動作させる一方、分数部データの値が閾値よりも大きい場合にシフト量をゼロにするとともに、第２のデルタシグマ変調器の動作を停止させる機能を有し、閾値は、当該デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザに設けられたループフィルタのカットオフ周波数に基づいて決定される。
【００１７】
一般に、スプリアスの周波数がループフィルタのカットオフ周波数よりも高い場合、そのスプリアスはループフィルタで減衰させることができる。つまり、分数部データの値に起因するスプリアスの周波数がループフィルタのカットオフ周波数よりも高い場合、シフト量を分数部データに加算しなくてもよいため、第２のデルタシグマ変調器の動作は不要となる。したがって、分数部データの値がループフィルタのカットオフ周波数によって決まる閾値よりも大きい場合に、シフト量をゼロにするとともに、第２のデルタシグマ変調器の動作を停止させることで、第２のデルタシグマ変調器の消費電流を削減することができる。
【発明の効果】
【００１８】
本発明によると、デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザにおいて、スプリアスを抑制することができ、さらに、位相雑音特性を良好に保つことができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態に係る無線通信装置の構成を示すブロック図である。
【図２】本発明の一実施形態に係るデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザの構成を示すブロック図である。
【図３】図２の制御回路の構成を示すブロック図である。
【図４】図２の制御回路の別の構成を示すブロック図である。
【図５】図２のデルタシグマ変調器の量子化ノイズのシミュレーション結果を示す特性図である。
【図６】従来のデルタシグマ変調器の量子化ノイズのシミュレーション結果を示す特性図である。
【図７】デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザの別の構成を示すブロック図である。
【図８】デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザのさらに別の構成を示すブロック図である。
【図９】一般的なデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザの構成を示すブロック図である。
【図１０】従来のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザの構成を示すブロック図である。
【発明を実施するための形態】
【００２０】
図１は、本発明の一実施形態に係る無線通信装置の構成を示すブロック図である。図１に示す無線通信装置は、例えば特定小電力無線端末である。図１において、アンテナ１にて受信された受信信号は、送受信切り替えスイッチ２とインピーダンスマッチング回路３とを介してＩＣ（Integrated Circuit）チップ５に出力される。ＩＣチップ５は高周波ブロックである。
【００２１】
受信信号は低雑音増幅器（ＬＮＡ（Low Noise Amplifier））７にて増幅される。低雑音増幅器７によって増幅された受信信号はミキサ８に出力される。
【００２２】
ミキサ８は、局部発振信号生成部１４から出力される信号が分周器１３によって分周された分周信号を用いて、低雑音増幅器７から出力されたＲＦ（Radio Frequency）帯域の受信信号を中間周波数（ＩＦ（Intermediate Frequency））の信号に変換する。当該中間周波数に変換された信号は増幅器９で増幅される。
【００２３】
ＩＦフィルタ１０は、増幅器９から出力された信号から所望チャネルの信号を分離するフィルタリング処理を行い、所望チャネル信号をアナログ／デジタル変換器１１に出力する。
【００２４】
アナログ／ディジタル変換器１１は、ＩＦフィルタ１０から出力された所望チャネル信号をデジタル信号に変換した後、デジタル信号をベースバンド信号処理部６に出力する。
【００２５】
ベースバンド信号処理部６において、復調部６１は、アナログ／ディジタル変換器１１から出力されたデジタル信号の復調等の処理を行う。当該処理によって生成されたデータは図示しないＣＰＵ（Central Processing Unit）等に出力される。一方、変調部６２は、変調処理等によって送信信号を生成し、当該送信信号をＩＣチップ５の送信ブロックに出力する。送信信号は、局部発振信号生成部１４で生成された局部発振信号によって所望の周波数に変換された後、分周器１３で所望の送信周波数に分周され、電力増幅器（ＰＡ（Power Amplifier））１２に出力される。
【００２６】
電力増幅器１２は、送信信号を所定の送信電力へ増幅する処理を行う。そして、所定電力となった送信信号は、インピーダンスマッチング回路４と送受信切り替えスイッチ２とを介して、アンテナ１から出力される。
【００２７】
局部発振信号生成部１４は、電圧制御発振器１５およびＰＬＬ回路１６で構成することができる。
【００２８】
図２は、図１に示す電圧制御発振器１５およびＰＬＬ回路１６の具体的な構成例であるデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザのブロック図である。デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザは、位相比較器２１と、チャージポンプ回路２２と、ループフィルタ２３と、電圧制御発振器２４と、分周器２５と、分周データ保持手段としてのレジスタ２６と、演算処理手段としての制御回路２７と、第１および第２のデルタシグマ変調器２８，２９と、第１および第２の加算器３０，３１とを備えている。
【００２９】
位相比較器２１には、図示しない基準発振源からの基準周波数信号を分周して生成された位相比較周波数信号Ｆｒｅｆが入力される。また、位相比較器２１には、分周器２５の出力信号Ｆｄｉｖが入力される。位相比較器２１は、信号Ｆｒｅｆと信号Ｆｄｉｖとの位相差を検出し、その位相差を２値で表した位相差信号を出力する。位相比較器２１から出力された位相差信号は、チャージポンプ２２に入力される。
【００３０】
チャージポンプ２２は、位相比較器２２からの位相差信号を３値に変換し、当該３値に応じた電流を流入又は流出することにより、位相差に比例した電流信号Ｉｃｐを生成する。電流信号Ｉｃｐはループフィルタ２３に出力される。
【００３１】
ループフィルタ２３は、電流信号Ｉｃｐを平滑化して電圧信号に変換する。ループフィルタ２３の出力電圧信号は、電圧制御発振器２４の制御電圧となる。
【００３２】
電圧制御発振器２４は、ループフィルタ２３からの出力電圧信号に応じた発振周波数の信号Ｆｖｃｏを出力する。信号Ｆｖｃｏは、当該デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザの出力信号として、図１の分周器１３に出力される。
【００３３】
分周器２５は、信号Ｆｖｃｏの周波数を分周し、分周信号Ｆｄｉｖを位相比較器２１にフィードバックする。ここで、分周器２５の分周比をＮ、信号Ｆｒｅｆの周波数をｆｒｅｆとすると、電圧制御発振器２４の出力信号Ｆｖｃｏの周波数ｆｖｃｏは、
ｆｖｃｏ＝Ｎ×ｆｒｅｆ
と表すことができる。
【００３４】
レジスタ２６は、整数部分および分数部分からなる分周データを保持しており、整数部分を表す整数部データＭを加算器３１に、分数部分を表す分数部データＫを制御回路２７に出力する。整数部データＭおよび分数部データＫはそれぞれ複数ビットからなるデータである。なお、整数部データＭおよび分数部データＫはそれぞれ、デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザの外部から入力されてもよい。この場合、レジスタ２６を省略することができる。
【００３５】
制御回路２７は、分数部データＫおよび演算用データＦｓに基づいて、分数部データＫに加算すべきシフト量Ｓを算出する。また、制御回路２７は、シフト量Ｓとシフト量Ｓを分数部データＫに加算したシフト後分数部データＫ２とをそれぞれ出力する。分数部データＫの値をＫ、シフト後分数部データＫ２の値をＫ２とするとＫ２＝Ｋ＋Ｓである。
【００３６】
デルタシグマ変調器２８は、シフト後分数部データＫ２を積分して量子化する。デルタシグマ変調器２９は、シフト量Ｓを積分して量子化する。
【００３７】
加算器３０は、デルタシグマ変調器２８の出力データとデルタシグマ変調器２９の出力データを符号反転させた反転データとを加算する。つまり、加算器３０は、デルタシグマ変調器２８の出力データからデルタシグマ変調器２９の出力データを減じる。加算器３１は、加算器３０の出力データと整数部データＭとを加算する。
【００３８】
以上のように構成されたデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザにおいて、デルタシグマ変調器２８，２９のそれぞれのビット数をｎとすると、デルタシグマ変調器２８の出力データ系列の平均値は、（Ｋ＋Ｓ）／２ｎで表される。また、デルタシグマ変調器２９の出力データ系列の平均値は、Ｓ／２ｎで表される。これらから、分周比Ｎは、整数部データＭの値をＭとすると、
Ｎ＝Ｍ＋（（Ｋ＋Ｓ）／２ｎ−Ｓ／２ｎ）
＝Ｍ＋（Ｋ＋Ｓ−Ｓ）／２ｎ
＝Ｍ＋Ｋ／２ｎ
と表すことができる。ここで、上述したように、ｆｖｃｏ＝Ｎ×ｆｒｅｆであるので、
ｆｖｃｏ＝（Ｍ＋Ｋ／２ｎ）×ｆｒｅｆ
となり、制御回路２７でシフト量Ｓを分数部データＫに加算しても、加算器３１でデルタシグマ変調器２８の出力値からデルタシグマ変調器２９の出力値を差し引くことにより、信号Ｆｖｃｏの周波数ｆｖｃｏは、シフト量Ｓの影響を受けず、整数部データＭの値Ｍおよび分数部データＫの値Ｋによって決定されることになる。つまり、信号Ｆｖｃｏの周波数ｆｖｃｏが、整数部データＭおよび分数部データＫによって決まる周波数からずれることがない。
【００３９】
次に、デルタシグマ変調器２８，２９の入力値に起因するスプリアス、および制御回路２７において算出されるシフト量Ｓのとるべき値について説明する。
【００４０】
デルタシグマ変調器２８，２９の入力値に起因して発生するスプリアスの周波数がループフィルタ２３のカットオフ周波数よりも低い場合、そのスプリアスをループフィルタ２３で減衰させることができない。そこで、スプリアスをループフィルタ２３で減衰させるためには、スプリアスの周波数をループフィルタ２３のカットオフ周波数よりも高くする必要がある。
【００４１】
ループフィルタ２３のカットオフ周波数をｆｃ、シフト量Ｓに起因して発生するスプリアスの周波数をΔｆｓとすると、シフト量Ｓに起因するスプリアスをループフィルタ２３で減衰させるためには、ΔｆｓはΔｆｓ＞ｆｃを満たす必要がある。ここで、Δｆｓ＝（Ｓ／２ｎ）×ｆｒｅｆであるため、Ｓ＞（ｆｃ／ｆｒｅｆ）×２ｎを満たすシフト量Ｓを分数部データＫに加算すればよいことがわかる。
【００４２】
このようなシフト量Ｓを分数部データＫに加算したシフト後分数部データＫ２に起因するスプリアスの周波数をΔｆとすると、Δｆ＝（Ｋ２／２ｎ）×ｆｒｅｆ＞ｆｃとなる。つまり、シフト量Ｓに起因して発生するスプリアスをループフィルタ２３で減衰できるように、シフト量Ｓを十分大きな値に設定すれば、デルタシグマ変調器２８，２９の動作ノイズは高周波成分に発生することになる。したがって、デルタシグマ変調器２８，２９の周期的動作ノイズが原因で発生するスプリアスを、ループフィルタ２３でほぼ完全に減衰させることができる。
【００４３】
また、一般に、デルタシグマ変調器の入力値が２のべき乗である場合、デルタシグマ変調器の量子化ノイズがスプリアスとなって出力されるため、デルタシグマ変調器２８の入力値であるＫ２およびデルタシグマ変調器２９の入力値であるＳが２のべき乗とならないような値にすることが好ましい。
【００４４】
したがって、シフト量Ｓが演算用データＦｓの値Ｆｓと等しいとすると、Ｆｓ＞（ｆｃ／ｆｒｅｆ）×２ｎを満たし、かつＦｓおよびＫ＋Ｆｓが２のべき乗とならないような演算用データＦｓを用いることで、制御回路２７においてシフト量Ｓを容易に算出することができる。
【００４５】
制御回路２７は、分数部データＫの値に応じて、シフト量Ｓを変更するとともにデルタシグマ変調器２９の動作を制御してもよい。具体的に、制御回路２７は、分数部データＫの値が閾値よりも小さい場合にＳ＝ＦｓとしてＳを分数部データＫに加算するとともに、デルタシグマ変調器２９に対して動作を指示する。一方、分数部データＫの値が閾値よりも大きい場合にＳ＝０としてＳを分数部データＫに加算するとともに、デルタシグマ変調器２９に対して、その動作を停止するように指示する。ここで、閾値とは、ループフィルタ２３のカットオフ周波数に基づいて決定される値であり、（ｆｃ／ｆｒｅｆ）×２ｎで表すことができる。
【００４６】
図３は、制御回路２７の構成例を示すブロック図である。制御回路２７は、比較回路２７１と、セレクタ２７２と、加算器２７３とで構成することができる。
【００４７】
比較回路２７１は、分数部データＫの値Ｋと閾値である（ｆｃ／ｆｒｅｆ）×２ｎとを比較し、制御信号Ｃｔｌを出力する。具体的に、比較回路２７１は、Ｋ≦（ｆｃ／ｆｒｅｆ）×２ｎのときＨレベルの制御信号Ｃｔｌを出力する一方、Ｋ＞（ｆｃ／ｆｒｅｆ）×２ｎのときＬレベルの制御信号Ｃｔｌを出力する。制御信号Ｃｔｌは、セレクタ２７２およびデルタシグマ変調器２９に入力される。
【００４８】
セレクタ２７２は、演算用データＦｓおよび固定値‘０’を受けて、制御信号Ｃｔｌに応じて演算用データＦｓおよび‘０’のいずれか一方を出力する。具体的に、セレクタ２７２は、制御信号ＣｔｌがＨレベルのとき演算用データＦｓを出力する一方、制御信号ＣｔｌがＬレベルのとき‘０’を出力する。セレクタ２７２の出力値がシフト量Ｓとなる。
【００４９】
加算器２７３は、分数部データＫとセレクタ２７２の出力とを加算する。したがって、加算器２７３の出力値はＫ２となる。
【００５０】
デルタシグマ変調器２９（図２参照）は、制御信号ＣｔｌがＨレベルのとき動作してシフト量Ｓを積分して量子化する一方、制御信号ＣｔｌがＬレベルのとき動作を停止する。ここで、分数部データＫの値Ｋに起因するスプリアスの周波数をΔｆｋとすると、Δｆｋ＝（Ｋ／２ｎ）×ｆｒｅｆである。Δｆｋ＞ｆｃの場合、分数部データＫの値Ｋに起因するスプリアスは、ループフィルタ２３で減衰させることができる。そのため、（Ｋ／２ｎ）×ｆｒｅｆ＞ｆｃ、つまりＫ＞（ｆｃ／ｆｒｅｆ）×２ｎの場合には、制御回路２７において、シフト量Ｓを分数部データＫに加算する必要がない。したがって、制御回路２７は、Ｋが閾値である（ｆｃ／ｆｒｅｆ）×２ｎよりも大きい場合に、Ｓ＝０とするとともに、Ｌレベルの制御信号Ｃｔｌを出力することで、デルタシグマ変調器２９の消費電流量を削減することができる。
【００５１】
なお、制御回路２７を図４のように構成してもよい。図４は、制御回路２７の別の構成例を示すブロック図である。以下、図３に示す制御回路２７との相違点について説明する。図４に示す制御回路２７は、図３の構成に加えて加算器２７４を備えている。
【００５２】
加算器２７４は、演算用データＦｓと分数部データＫの値Ｋを符号反転したデータとを加算する。ここで、演算用データＦｓの値Ｆｓは、Ｆｓ＝Ｋ＋Ｓを満たすものとする。したがって、Ｓ＝Ｆｓ−Ｋであるため、ＳがＫに応じて変化することになる。なお、Ｓ＞（ｆｃ／ｆｒｅｆ）×２ｎを満たすものとする。
【００５３】
制御回路２７を図４のように構成し、Ｆｓ＝Ｋ＋Ｓを満たすようにすることで、Ｋ２＝Ｋ＋Ｓ＝Ｆｓであり、Ｋ２はＫおよびＳによらず一定となる。したがって、分数部データＫの値Ｋがループフィルタ２３の帯域内にスプリアスを発生させるような値であっても、デルタシグマ変調器２８の出力値は一定となる。そのため、Ｋ２に起因するスプリアスをループフィルタ２３で十分減衰できるように、ＦｓをＦｓ＞＞（ｆｃ／ｆｒｅｆ）×２ｎを満たす値に設定することで、より確実にスプリアスの低減が可能となる。
【００５４】
図５は、本実施形態に係るデルタシグマ変調器の量子化ノイズのシミュレーション結果を示す特性図である。図６は、従来のデルタシグマ変調器の量子化ノイズのシミュレーション結果を示す特性図である。図５および図６において、横軸は周波数、縦軸は量子化ノイズを表している。図５および図６に示すシミュレーション結果は、分数部データＫの値を、ループフィルタで減衰させることができない低周波スプリアスが発生するような値に設定して得られたものである。
【００５５】
図５に示すように、本実施形態では、ＫをＳだけシフトすることで、スプリアスがループフィルタの帯域外に発生するようになり、図６に比べて、ループフィルタの帯域内のスプリアスが低減していることがわかる。ループフィルタの帯域外に発生したスプリアスはループフィルタによって減衰されるため、結果としてスプリアスの抑制が可能となる。
【００５６】
以上、本実施形態によると、分数部データＫの値が、その値に起因してスプリアスが発生するような値であっても、スプリアスを抑制することができる。また、デルタシグマ変調器２８，２９の入力値はランダムに変動しないため、デルタシグマ変調器２８，２９の入力にホワイトノイズが重畳することがない。したがって、デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザの位相雑音特性を良好に保つことができる。
【００５７】
なお、図７に示すように、レジスタ２６に演算用データＦｓを保持させておき、演算用データＦｓをレジスタ２６から制御回路２７に入力してもよい。
【００５８】
あるいは、図８に示すように、演算用データＦｓを記録する記録手段としてのメモリ３３を備えていてもよい。例えば、演算用データＦｓの値が予め決まっている場合には、工場出荷時等にＦｓをメモリ３３に記録しておくことでレジスタ２６のビット数が少なくて済み、デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザの回路規模の縮小化を図ることができる。
【産業上の利用可能性】
【００５９】
本発明に係るデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザは、使用チャネル数が多く、低周波スプリアスの改善を図ることができるため、特定小電力無線機や携帯電話機などの無線通信機器等に有用である。
【符号の説明】
【００６０】
５ ＩＣチップ（送受信手段）
２６ レジスタ
２７ 制御回路
２８ 第１のデルタシグマ変調器
２９ 第２のデルタシグマ変調器
３０ 第１の加算器
３１ 第２の加算器
３３ メモリ
【技術分野】
【０００１】
本発明は、デルタシグマ変調器を備えた分数分周ＰＬＬ周波数シンセサイザに関し、特に、フラクショナルスプリアスを低減する技術に関する。
【背景技術】
【０００２】
デルタシグマ変調器は、入力信号を積分し、それを１ビット又は多ビットで量子化するものであり、Ａ／Ｄ（Analog／Digital）変換器、Ｄ／Ａ（Digital／Analog）変換器、ＰＬＬ（Phase Locked Loop）回路などに応用されている。
【０００３】
ここで、デルタシグマ変調器の量子化ノイズに対する伝達関数は、低周波領域では小さく、高周波領域では大きいという特徴がある。そのため、デルタシグマ変調器の出力信号の量子化ノイズ成分は高周波領域へ偏るようになっている。したがって、デルタシグマ変調器により、原信号の帯域内のノイズ成分が抑圧された出力信号を得ることができる。このデルタシグマ変調器を用いた技術の一つとして、デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザが知られている。
【０００４】
図９に一般的なデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザのブロック図を示す。位相比較器１０２は、基準発振源からの基準周波数信号を分周して生成された位相比較周波数信号Ｆｒｅｆと、電圧制御発振器１０５の出力信号Ｆｖｃｏを分周器１０７によりＮ分周して得た周波数信号Ｆｄｉｖとの位相差を検出する。そして、その位相差に応じたパルス幅の電圧パルスが位相比較器１０２からチャージポンプ回路１０３に出力される。チャージポンプ回路１０３は、位相比較器１０２の出力に応じて、電流を吐き出す状態、電流を吸い込む状態、もしくはハイインピーダンスの状態のいずれかとなる出力電流Ｉｃｐを出力する。出力電流Ｉｃｐはループフィルタ１０４で平滑化および電圧変換される。ループフィルタ１０４の出力電圧は、電圧制御発振器１０５の制御電圧となる。電圧制御発振器１０５は、ループフィルタ１０４からの出力電圧に応じた発振周波数信号Ｆｖｃｏを出力する。
【０００５】
レジスタ１０９は、分周データの整数部分を表す整数部データＭと分数部分を表す分数部データＫとを保持しており、整数部データＭを加算器１０８へ、分数部データＫをデルタシグマ変調器１１１に出力する。整数部データＭおよび分数部データＫはそれぞれ複数ビットからなるデータである。デルタシグマ変調器１１１は、分数部データＫを積分し、それを量子化した後、加算器１０８に出力する。加算器１０８は、デルタシグマ変調器１１１からの出力信号と整数部データＭとを加算し、加算後のデータを分周器１０７に出力する。
【０００６】
図９に示したデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザは、信号Ｆｖｃｏを分周する分周器１０７を、デルタシグマ変調器１１１の出力信号に応じて変調することで、平均として分数分周を実現している。
【０００７】
ここで、デルタシグマ変調器１１１のビット数をｎ、信号Ｆｒｅｆの周波数をｆｒｅｆとすると、信号Ｆｖｃｏの周波数ｆｖｃｏはｆｖｃｏ＝ｆｒｅｆ×（Ｍ＋Ｋ／２ｎ）で表される。なお、Ｍは整数部データＭの値、Ｋは分数部データＫの値である。また、分数分周ＰＬＬ周波数シンセサイザにデルタシグマ変調器を用いる場合、以下に示す（１）〜（３）が主な原因となり、信号Ｆｖｃｏの周波数ｆｖｃｏより、Δｆ＝ｆｒｅｆ×（Ｋ／２ｎ）離調した周波数にスプリアスが発生することが知られている。なお、Δｆはスプリアスの周波数である。
【０００８】
(１）デルタシグマ変調器の出力信号の周期性
(２）デルタシグマ変調器の周期的動作ノイズのチャージポンプ回路等への漏込み
(３）分数部データＫの値が２のべき乗である場合
(１）については、デルタシグマ変調器を多段接続にすることで、原理的に対策は可能であるが、（２）が原因で発生するスプリアスのうち、Δｆが小さい場合のスプリアス、すなわちループフィルタ１０４で減衰させることができない低周波スプリアスについては根本的対策がない。さらに、（３）については、原理的にスプリアスが発生し易いという問題がある。特に、ＰＬＬのループ帯域内に発生するスプリアスは、ループフィルタを用いたとしても抑圧することができず、その結果、無線通信装置の性能に大きく影響を及ぼすおそれがある。
【０００９】
そこで、従来、デルタシグマ変調器のビット数を大きくし、デルタシグマ変調器の入力に、擬似乱数系列を付加して、問題となるスプリアスの発生を抑える手法が提案されている（例えば、特許文献１参照）。
【００１０】
図１０は、従来のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザの構成を示すブロック図である。なお、図１０と図９とで同じ構成要素にはそれぞれ同一の符号を付し、説明を省略する。図１０において、遅延反転器１１２は、デルタシグマ変調器１１１の出力データ系列を１クロック遅延させ且つ反転させる。加算器１１３は、デルタシグマ変調器１１１の出力データ系列と遅延反転器１１２の出力とを加算する。これにより、平均値がゼロで且つ擬似的にランダムなデータ系列が生成される。そして、加算器１１３から出力されたデータ系列と分数部データＫの値とが加算器１１０で加算されることで、平均値が分数部データＫの値で且つ擬似的にランダムなデータ系列が生成される。このデータ系列はデルタシグマ変調器１１１に入力される。このように、擬似的乱数系列を生成し、その平均値が分数部データＫの値となるようにすることで、デルタシグマ変調器１１１に入力される分数部データＫの値が、上記（３）に示すような分数部データＫの値となる確率が低減される。つまり、上記（３）に起因するスプリアスの発生が抑制されることになる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特許第４１５５４０６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、図１０に示すように、擬似乱数系列を生成する回路を設けることは、デルタシグマ変調器１１１への入力に対してホワイトノイズを付加することになる。すなわち、デルタシグマ変調器１１１の出力、分周器１０７の出力および電圧制御発振器１０５の出力にもノイズが付加されてしまう。その結果、ＰＬＬの位相雑音特性が劣化してしまう。
【００１３】
かかる点に鑑みて、本発明は、デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザにおいて、スプリアスを抑制することができ、さらに、位相雑音特性を良好に保つことができるようにすることを課題とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するため本発明によって次のような解決手段を講じた。例えば、発振器の出力周波数を分周する分周器を変調することで分数分周を行うデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザは、分周データの分数部分を表す分数部データと演算用データとを受けて、分数部データおよび演算用データに基づいて分数部データに加算すべきシフト量を求め、当該シフト量を分数部データに加算したシフト後分数部データと当該シフト量とをそれぞれ出力する演算処理手段と、演算処理手段から出力されたシフト後分数部データを積分して量子化する第１のデルタシグマ変調器と、演算処理手段から出力されたシフト量を積分して量子化する第２のデルタシグマ変調器と、第１のデルタシグマ変調器の出力系列と第２のデルタシグマ変調器の出力系列の符号を反転させた符号反転出力とを加算する第１の加算器と、分周データの整数部分を表す整数部データと第１の加算器の出力とを加算する第２の加算器とを備えている。そして、第２の加算器の出力により分周器が変調される。
【００１５】
これによると、第１のデルタシグマ変調器の入力値を、分数部データの値からシフト量だけずらすことができる。したがって、分数部データの値が例えば２のべき乗であっても、シフト量を分数部データに加算したシフト後分数部データを第１のデルタシグマ変調器の入力とすることで、分数部データの値が２のべき乗であることに起因するスプリアスの発生を抑制することができる。また、第１の加算器で第１のデルタシグマ変調器の出力値からシフト量を入力とする第２のデルタシグマ変調器の出力値を減じ、第２の加算器で第１の加算器の出力値と整数部データの値とを加算して、加算結果によって分周器が変調される。したがって、整数部データと分数部データとで表される分数値で分数分周を実現することができる。さらに、第１および第２のデルタシグマ変調器のそれぞれの入力値は固定的であるため、これら入力値にホワイトノイズが付加されることがない。すなわち、ＰＬＬの位相雑音特性を良好に保つことができる。
【００１６】
好ましくは、演算処理手段は、分数部データの値が閾値よりも小さい場合に第２のデルタシグマ変調器を動作させる一方、分数部データの値が閾値よりも大きい場合にシフト量をゼロにするとともに、第２のデルタシグマ変調器の動作を停止させる機能を有し、閾値は、当該デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザに設けられたループフィルタのカットオフ周波数に基づいて決定される。
【００１７】
一般に、スプリアスの周波数がループフィルタのカットオフ周波数よりも高い場合、そのスプリアスはループフィルタで減衰させることができる。つまり、分数部データの値に起因するスプリアスの周波数がループフィルタのカットオフ周波数よりも高い場合、シフト量を分数部データに加算しなくてもよいため、第２のデルタシグマ変調器の動作は不要となる。したがって、分数部データの値がループフィルタのカットオフ周波数によって決まる閾値よりも大きい場合に、シフト量をゼロにするとともに、第２のデルタシグマ変調器の動作を停止させることで、第２のデルタシグマ変調器の消費電流を削減することができる。
【発明の効果】
【００１８】
本発明によると、デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザにおいて、スプリアスを抑制することができ、さらに、位相雑音特性を良好に保つことができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態に係る無線通信装置の構成を示すブロック図である。
【図２】本発明の一実施形態に係るデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザの構成を示すブロック図である。
【図３】図２の制御回路の構成を示すブロック図である。
【図４】図２の制御回路の別の構成を示すブロック図である。
【図５】図２のデルタシグマ変調器の量子化ノイズのシミュレーション結果を示す特性図である。
【図６】従来のデルタシグマ変調器の量子化ノイズのシミュレーション結果を示す特性図である。
【図７】デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザの別の構成を示すブロック図である。
【図８】デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザのさらに別の構成を示すブロック図である。
【図９】一般的なデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザの構成を示すブロック図である。
【図１０】従来のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザの構成を示すブロック図である。
【発明を実施するための形態】
【００２０】
図１は、本発明の一実施形態に係る無線通信装置の構成を示すブロック図である。図１に示す無線通信装置は、例えば特定小電力無線端末である。図１において、アンテナ１にて受信された受信信号は、送受信切り替えスイッチ２とインピーダンスマッチング回路３とを介してＩＣ（Integrated Circuit）チップ５に出力される。ＩＣチップ５は高周波ブロックである。
【００２１】
受信信号は低雑音増幅器（ＬＮＡ（Low Noise Amplifier））７にて増幅される。低雑音増幅器７によって増幅された受信信号はミキサ８に出力される。
【００２２】
ミキサ８は、局部発振信号生成部１４から出力される信号が分周器１３によって分周された分周信号を用いて、低雑音増幅器７から出力されたＲＦ（Radio Frequency）帯域の受信信号を中間周波数（ＩＦ（Intermediate Frequency））の信号に変換する。当該中間周波数に変換された信号は増幅器９で増幅される。
【００２３】
ＩＦフィルタ１０は、増幅器９から出力された信号から所望チャネルの信号を分離するフィルタリング処理を行い、所望チャネル信号をアナログ／デジタル変換器１１に出力する。
【００２４】
アナログ／ディジタル変換器１１は、ＩＦフィルタ１０から出力された所望チャネル信号をデジタル信号に変換した後、デジタル信号をベースバンド信号処理部６に出力する。
【００２５】
ベースバンド信号処理部６において、復調部６１は、アナログ／ディジタル変換器１１から出力されたデジタル信号の復調等の処理を行う。当該処理によって生成されたデータは図示しないＣＰＵ（Central Processing Unit）等に出力される。一方、変調部６２は、変調処理等によって送信信号を生成し、当該送信信号をＩＣチップ５の送信ブロックに出力する。送信信号は、局部発振信号生成部１４で生成された局部発振信号によって所望の周波数に変換された後、分周器１３で所望の送信周波数に分周され、電力増幅器（ＰＡ（Power Amplifier））１２に出力される。
【００２６】
電力増幅器１２は、送信信号を所定の送信電力へ増幅する処理を行う。そして、所定電力となった送信信号は、インピーダンスマッチング回路４と送受信切り替えスイッチ２とを介して、アンテナ１から出力される。
【００２７】
局部発振信号生成部１４は、電圧制御発振器１５およびＰＬＬ回路１６で構成することができる。
【００２８】
図２は、図１に示す電圧制御発振器１５およびＰＬＬ回路１６の具体的な構成例であるデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザのブロック図である。デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザは、位相比較器２１と、チャージポンプ回路２２と、ループフィルタ２３と、電圧制御発振器２４と、分周器２５と、分周データ保持手段としてのレジスタ２６と、演算処理手段としての制御回路２７と、第１および第２のデルタシグマ変調器２８，２９と、第１および第２の加算器３０，３１とを備えている。
【００２９】
位相比較器２１には、図示しない基準発振源からの基準周波数信号を分周して生成された位相比較周波数信号Ｆｒｅｆが入力される。また、位相比較器２１には、分周器２５の出力信号Ｆｄｉｖが入力される。位相比較器２１は、信号Ｆｒｅｆと信号Ｆｄｉｖとの位相差を検出し、その位相差を２値で表した位相差信号を出力する。位相比較器２１から出力された位相差信号は、チャージポンプ２２に入力される。
【００３０】
チャージポンプ２２は、位相比較器２２からの位相差信号を３値に変換し、当該３値に応じた電流を流入又は流出することにより、位相差に比例した電流信号Ｉｃｐを生成する。電流信号Ｉｃｐはループフィルタ２３に出力される。
【００３１】
ループフィルタ２３は、電流信号Ｉｃｐを平滑化して電圧信号に変換する。ループフィルタ２３の出力電圧信号は、電圧制御発振器２４の制御電圧となる。
【００３２】
電圧制御発振器２４は、ループフィルタ２３からの出力電圧信号に応じた発振周波数の信号Ｆｖｃｏを出力する。信号Ｆｖｃｏは、当該デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザの出力信号として、図１の分周器１３に出力される。
【００３３】
分周器２５は、信号Ｆｖｃｏの周波数を分周し、分周信号Ｆｄｉｖを位相比較器２１にフィードバックする。ここで、分周器２５の分周比をＮ、信号Ｆｒｅｆの周波数をｆｒｅｆとすると、電圧制御発振器２４の出力信号Ｆｖｃｏの周波数ｆｖｃｏは、
ｆｖｃｏ＝Ｎ×ｆｒｅｆ
と表すことができる。
【００３４】
レジスタ２６は、整数部分および分数部分からなる分周データを保持しており、整数部分を表す整数部データＭを加算器３１に、分数部分を表す分数部データＫを制御回路２７に出力する。整数部データＭおよび分数部データＫはそれぞれ複数ビットからなるデータである。なお、整数部データＭおよび分数部データＫはそれぞれ、デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザの外部から入力されてもよい。この場合、レジスタ２６を省略することができる。
【００３５】
制御回路２７は、分数部データＫおよび演算用データＦｓに基づいて、分数部データＫに加算すべきシフト量Ｓを算出する。また、制御回路２７は、シフト量Ｓとシフト量Ｓを分数部データＫに加算したシフト後分数部データＫ２とをそれぞれ出力する。分数部データＫの値をＫ、シフト後分数部データＫ２の値をＫ２とするとＫ２＝Ｋ＋Ｓである。
【００３６】
デルタシグマ変調器２８は、シフト後分数部データＫ２を積分して量子化する。デルタシグマ変調器２９は、シフト量Ｓを積分して量子化する。
【００３７】
加算器３０は、デルタシグマ変調器２８の出力データとデルタシグマ変調器２９の出力データを符号反転させた反転データとを加算する。つまり、加算器３０は、デルタシグマ変調器２８の出力データからデルタシグマ変調器２９の出力データを減じる。加算器３１は、加算器３０の出力データと整数部データＭとを加算する。
【００３８】
以上のように構成されたデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザにおいて、デルタシグマ変調器２８，２９のそれぞれのビット数をｎとすると、デルタシグマ変調器２８の出力データ系列の平均値は、（Ｋ＋Ｓ）／２ｎで表される。また、デルタシグマ変調器２９の出力データ系列の平均値は、Ｓ／２ｎで表される。これらから、分周比Ｎは、整数部データＭの値をＭとすると、
Ｎ＝Ｍ＋（（Ｋ＋Ｓ）／２ｎ−Ｓ／２ｎ）
＝Ｍ＋（Ｋ＋Ｓ−Ｓ）／２ｎ
＝Ｍ＋Ｋ／２ｎ
と表すことができる。ここで、上述したように、ｆｖｃｏ＝Ｎ×ｆｒｅｆであるので、
ｆｖｃｏ＝（Ｍ＋Ｋ／２ｎ）×ｆｒｅｆ
となり、制御回路２７でシフト量Ｓを分数部データＫに加算しても、加算器３１でデルタシグマ変調器２８の出力値からデルタシグマ変調器２９の出力値を差し引くことにより、信号Ｆｖｃｏの周波数ｆｖｃｏは、シフト量Ｓの影響を受けず、整数部データＭの値Ｍおよび分数部データＫの値Ｋによって決定されることになる。つまり、信号Ｆｖｃｏの周波数ｆｖｃｏが、整数部データＭおよび分数部データＫによって決まる周波数からずれることがない。
【００３９】
次に、デルタシグマ変調器２８，２９の入力値に起因するスプリアス、および制御回路２７において算出されるシフト量Ｓのとるべき値について説明する。
【００４０】
デルタシグマ変調器２８，２９の入力値に起因して発生するスプリアスの周波数がループフィルタ２３のカットオフ周波数よりも低い場合、そのスプリアスをループフィルタ２３で減衰させることができない。そこで、スプリアスをループフィルタ２３で減衰させるためには、スプリアスの周波数をループフィルタ２３のカットオフ周波数よりも高くする必要がある。
【００４１】
ループフィルタ２３のカットオフ周波数をｆｃ、シフト量Ｓに起因して発生するスプリアスの周波数をΔｆｓとすると、シフト量Ｓに起因するスプリアスをループフィルタ２３で減衰させるためには、ΔｆｓはΔｆｓ＞ｆｃを満たす必要がある。ここで、Δｆｓ＝（Ｓ／２ｎ）×ｆｒｅｆであるため、Ｓ＞（ｆｃ／ｆｒｅｆ）×２ｎを満たすシフト量Ｓを分数部データＫに加算すればよいことがわかる。
【００４２】
このようなシフト量Ｓを分数部データＫに加算したシフト後分数部データＫ２に起因するスプリアスの周波数をΔｆとすると、Δｆ＝（Ｋ２／２ｎ）×ｆｒｅｆ＞ｆｃとなる。つまり、シフト量Ｓに起因して発生するスプリアスをループフィルタ２３で減衰できるように、シフト量Ｓを十分大きな値に設定すれば、デルタシグマ変調器２８，２９の動作ノイズは高周波成分に発生することになる。したがって、デルタシグマ変調器２８，２９の周期的動作ノイズが原因で発生するスプリアスを、ループフィルタ２３でほぼ完全に減衰させることができる。
【００４３】
また、一般に、デルタシグマ変調器の入力値が２のべき乗である場合、デルタシグマ変調器の量子化ノイズがスプリアスとなって出力されるため、デルタシグマ変調器２８の入力値であるＫ２およびデルタシグマ変調器２９の入力値であるＳが２のべき乗とならないような値にすることが好ましい。
【００４４】
したがって、シフト量Ｓが演算用データＦｓの値Ｆｓと等しいとすると、Ｆｓ＞（ｆｃ／ｆｒｅｆ）×２ｎを満たし、かつＦｓおよびＫ＋Ｆｓが２のべき乗とならないような演算用データＦｓを用いることで、制御回路２７においてシフト量Ｓを容易に算出することができる。
【００４５】
制御回路２７は、分数部データＫの値に応じて、シフト量Ｓを変更するとともにデルタシグマ変調器２９の動作を制御してもよい。具体的に、制御回路２７は、分数部データＫの値が閾値よりも小さい場合にＳ＝ＦｓとしてＳを分数部データＫに加算するとともに、デルタシグマ変調器２９に対して動作を指示する。一方、分数部データＫの値が閾値よりも大きい場合にＳ＝０としてＳを分数部データＫに加算するとともに、デルタシグマ変調器２９に対して、その動作を停止するように指示する。ここで、閾値とは、ループフィルタ２３のカットオフ周波数に基づいて決定される値であり、（ｆｃ／ｆｒｅｆ）×２ｎで表すことができる。
【００４６】
図３は、制御回路２７の構成例を示すブロック図である。制御回路２７は、比較回路２７１と、セレクタ２７２と、加算器２７３とで構成することができる。
【００４７】
比較回路２７１は、分数部データＫの値Ｋと閾値である（ｆｃ／ｆｒｅｆ）×２ｎとを比較し、制御信号Ｃｔｌを出力する。具体的に、比較回路２７１は、Ｋ≦（ｆｃ／ｆｒｅｆ）×２ｎのときＨレベルの制御信号Ｃｔｌを出力する一方、Ｋ＞（ｆｃ／ｆｒｅｆ）×２ｎのときＬレベルの制御信号Ｃｔｌを出力する。制御信号Ｃｔｌは、セレクタ２７２およびデルタシグマ変調器２９に入力される。
【００４８】
セレクタ２７２は、演算用データＦｓおよび固定値‘０’を受けて、制御信号Ｃｔｌに応じて演算用データＦｓおよび‘０’のいずれか一方を出力する。具体的に、セレクタ２７２は、制御信号ＣｔｌがＨレベルのとき演算用データＦｓを出力する一方、制御信号ＣｔｌがＬレベルのとき‘０’を出力する。セレクタ２７２の出力値がシフト量Ｓとなる。
【００４９】
加算器２７３は、分数部データＫとセレクタ２７２の出力とを加算する。したがって、加算器２７３の出力値はＫ２となる。
【００５０】
デルタシグマ変調器２９（図２参照）は、制御信号ＣｔｌがＨレベルのとき動作してシフト量Ｓを積分して量子化する一方、制御信号ＣｔｌがＬレベルのとき動作を停止する。ここで、分数部データＫの値Ｋに起因するスプリアスの周波数をΔｆｋとすると、Δｆｋ＝（Ｋ／２ｎ）×ｆｒｅｆである。Δｆｋ＞ｆｃの場合、分数部データＫの値Ｋに起因するスプリアスは、ループフィルタ２３で減衰させることができる。そのため、（Ｋ／２ｎ）×ｆｒｅｆ＞ｆｃ、つまりＫ＞（ｆｃ／ｆｒｅｆ）×２ｎの場合には、制御回路２７において、シフト量Ｓを分数部データＫに加算する必要がない。したがって、制御回路２７は、Ｋが閾値である（ｆｃ／ｆｒｅｆ）×２ｎよりも大きい場合に、Ｓ＝０とするとともに、Ｌレベルの制御信号Ｃｔｌを出力することで、デルタシグマ変調器２９の消費電流量を削減することができる。
【００５１】
なお、制御回路２７を図４のように構成してもよい。図４は、制御回路２７の別の構成例を示すブロック図である。以下、図３に示す制御回路２７との相違点について説明する。図４に示す制御回路２７は、図３の構成に加えて加算器２７４を備えている。
【００５２】
加算器２７４は、演算用データＦｓと分数部データＫの値Ｋを符号反転したデータとを加算する。ここで、演算用データＦｓの値Ｆｓは、Ｆｓ＝Ｋ＋Ｓを満たすものとする。したがって、Ｓ＝Ｆｓ−Ｋであるため、ＳがＫに応じて変化することになる。なお、Ｓ＞（ｆｃ／ｆｒｅｆ）×２ｎを満たすものとする。
【００５３】
制御回路２７を図４のように構成し、Ｆｓ＝Ｋ＋Ｓを満たすようにすることで、Ｋ２＝Ｋ＋Ｓ＝Ｆｓであり、Ｋ２はＫおよびＳによらず一定となる。したがって、分数部データＫの値Ｋがループフィルタ２３の帯域内にスプリアスを発生させるような値であっても、デルタシグマ変調器２８の出力値は一定となる。そのため、Ｋ２に起因するスプリアスをループフィルタ２３で十分減衰できるように、ＦｓをＦｓ＞＞（ｆｃ／ｆｒｅｆ）×２ｎを満たす値に設定することで、より確実にスプリアスの低減が可能となる。
【００５４】
図５は、本実施形態に係るデルタシグマ変調器の量子化ノイズのシミュレーション結果を示す特性図である。図６は、従来のデルタシグマ変調器の量子化ノイズのシミュレーション結果を示す特性図である。図５および図６において、横軸は周波数、縦軸は量子化ノイズを表している。図５および図６に示すシミュレーション結果は、分数部データＫの値を、ループフィルタで減衰させることができない低周波スプリアスが発生するような値に設定して得られたものである。
【００５５】
図５に示すように、本実施形態では、ＫをＳだけシフトすることで、スプリアスがループフィルタの帯域外に発生するようになり、図６に比べて、ループフィルタの帯域内のスプリアスが低減していることがわかる。ループフィルタの帯域外に発生したスプリアスはループフィルタによって減衰されるため、結果としてスプリアスの抑制が可能となる。
【００５６】
以上、本実施形態によると、分数部データＫの値が、その値に起因してスプリアスが発生するような値であっても、スプリアスを抑制することができる。また、デルタシグマ変調器２８，２９の入力値はランダムに変動しないため、デルタシグマ変調器２８，２９の入力にホワイトノイズが重畳することがない。したがって、デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザの位相雑音特性を良好に保つことができる。
【００５７】
なお、図７に示すように、レジスタ２６に演算用データＦｓを保持させておき、演算用データＦｓをレジスタ２６から制御回路２７に入力してもよい。
【００５８】
あるいは、図８に示すように、演算用データＦｓを記録する記録手段としてのメモリ３３を備えていてもよい。例えば、演算用データＦｓの値が予め決まっている場合には、工場出荷時等にＦｓをメモリ３３に記録しておくことでレジスタ２６のビット数が少なくて済み、デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザの回路規模の縮小化を図ることができる。
【産業上の利用可能性】
【００５９】
本発明に係るデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザは、使用チャネル数が多く、低周波スプリアスの改善を図ることができるため、特定小電力無線機や携帯電話機などの無線通信機器等に有用である。
【符号の説明】
【００６０】
５ ＩＣチップ（送受信手段）
２６ レジスタ
２７ 制御回路
２８ 第１のデルタシグマ変調器
２９ 第２のデルタシグマ変調器
３０ 第１の加算器
３１ 第２の加算器
３３ メモリ
【特許請求の範囲】
【請求項１】
発振器の出力周波数を分周する分周器を変調することで分数分周を行うデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザであって、
分周データの分数部分を表す分数部データと演算用データとを受けて、前記分数部データおよび前記演算用データに基づいて前記分数部データに加算すべきシフト量を求め、当該シフト量を前記分数部データに加算したシフト後分数部データと当該シフト量とをそれぞれ出力する演算処理手段と、
前記演算処理手段から出力されたシフト後分数部データを積分して量子化する第１のデルタシグマ変調器と、
前記演算処理手段から出力されたシフト量を積分して量子化する第２のデルタシグマ変調器と、
前記第１のデルタシグマ変調器の出力系列と前記第２のデルタシグマ変調器の出力系列の符号を反転させた符号反転出力とを加算する第１の加算器と、
前記分周データの整数部分を表す整数部データと前記第１の加算器の出力とを加算する第２の加算器とを備え、
前記第２の加算器の出力により前記分周器を変調させる
ことを特徴とするデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザ。
【請求項２】
請求項１のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザにおいて、
前記分周データを保持する分周データ保持手段を備えている
ことを特徴とするデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザ。
【請求項３】
請求項１のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザにおいて、
前記演算処理手段は、前記分数部データの値が閾値よりも小さい場合は、前記第２のデルタシグマ変調器を動作させる一方、前記分数部データの値が前記閾値よりも大きい場合は、前記シフト量をゼロにするとともに、前記第２のデルタシグマ変調器の動作を停止させる機能を有するものであり、
前記閾値は、当該デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザに設けられたループフィルタのカットオフ周波数に基づいて決定される
ことを特徴とするデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザ。
【請求項４】
請求項２のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザにおいて、
前記分周データ保持手段は、前記演算用データを保持する
ことを特徴とするデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザ。
【請求項５】
請求項２のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザにおいて、
前記演算用データを記録する記録手段を備えている
ことを特徴とするデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザ。
【請求項６】
請求項１のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザにおいて、
前記演算処理手段は、前記演算用データの値を前記シフト量として用いる
ことを特徴とするデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザ。
【請求項７】
請求項１のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザにおいて、
前記演算処理手段は、前記シフト後分数部データの値が前記演算用データの値と等しくなるように前記シフト量を求める
ことを特徴とするデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザ。
【請求項８】
請求項１乃至７のうちいずれか１つのデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザと、
アンテナを介して送受信する信号の周波数を、前記デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザの出力信号を用いて所望の周波数に変換する送受信手段とを備えている
ことを特徴とする無線通信装置。
【請求項１】
発振器の出力周波数を分周する分周器を変調することで分数分周を行うデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザであって、
分周データの分数部分を表す分数部データと演算用データとを受けて、前記分数部データおよび前記演算用データに基づいて前記分数部データに加算すべきシフト量を求め、当該シフト量を前記分数部データに加算したシフト後分数部データと当該シフト量とをそれぞれ出力する演算処理手段と、
前記演算処理手段から出力されたシフト後分数部データを積分して量子化する第１のデルタシグマ変調器と、
前記演算処理手段から出力されたシフト量を積分して量子化する第２のデルタシグマ変調器と、
前記第１のデルタシグマ変調器の出力系列と前記第２のデルタシグマ変調器の出力系列の符号を反転させた符号反転出力とを加算する第１の加算器と、
前記分周データの整数部分を表す整数部データと前記第１の加算器の出力とを加算する第２の加算器とを備え、
前記第２の加算器の出力により前記分周器を変調させる
ことを特徴とするデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザ。
【請求項２】
請求項１のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザにおいて、
前記分周データを保持する分周データ保持手段を備えている
ことを特徴とするデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザ。
【請求項３】
請求項１のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザにおいて、
前記演算処理手段は、前記分数部データの値が閾値よりも小さい場合は、前記第２のデルタシグマ変調器を動作させる一方、前記分数部データの値が前記閾値よりも大きい場合は、前記シフト量をゼロにするとともに、前記第２のデルタシグマ変調器の動作を停止させる機能を有するものであり、
前記閾値は、当該デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザに設けられたループフィルタのカットオフ周波数に基づいて決定される
ことを特徴とするデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザ。
【請求項４】
請求項２のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザにおいて、
前記分周データ保持手段は、前記演算用データを保持する
ことを特徴とするデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザ。
【請求項５】
請求項２のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザにおいて、
前記演算用データを記録する記録手段を備えている
ことを特徴とするデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザ。
【請求項６】
請求項１のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザにおいて、
前記演算処理手段は、前記演算用データの値を前記シフト量として用いる
ことを特徴とするデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザ。
【請求項７】
請求項１のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザにおいて、
前記演算処理手段は、前記シフト後分数部データの値が前記演算用データの値と等しくなるように前記シフト量を求める
ことを特徴とするデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザ。
【請求項８】
請求項１乃至７のうちいずれか１つのデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザと、
アンテナを介して送受信する信号の周波数を、前記デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザの出力信号を用いて所望の周波数に変換する送受信手段とを備えている
ことを特徴とする無線通信装置。
【図１】
【図２】
【図３】
【図４】
【図７】
【図８】
【図９】
【図１０】
【図５】
【図６】
【図２】
【図３】
【図４】
【図７】
【図８】
【図９】
【図１０】
【図５】
【図６】
【公開番号】特開２０１２−１４７０８０（Ｐ２０１２−１４７０８０Ａ）
【公開日】平成２４年８月２日（２０１２．８．２）
【国際特許分類】
【出願番号】特願２０１１−１９０８（Ｐ２０１１−１９０８）
【出願日】平成２３年１月７日（２０１１．１．７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年８月２日（２０１２．８．２）
【国際特許分類】
【出願日】平成２３年１月７日（２０１１．１．７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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