発振回路、発振回路を持つ装置、および発振方法
【課題】局部発振周波数を制御する制御電圧を得る際に用いられる電源回路（ＤＣ／ＤＣコンバータ）の内部発振周波数に起因する障害を回避する。
【解決手段】電源回路１０と電圧制御発振器１３と基準発振器１５と電圧制御発振器の発振周波数f（VCO）を電圧制御する制御回路１６を備える。電源回路１０は内部発振器１１の発振信号Ｖｏから所定電圧Ｖｚを提供する。電圧制御発振器１３は可変容量ダイオード１４に印加される制御電圧Ｖcontによって発振周波数が変化する。制御回路１６は、基準発振器１５の発振周波数f（REF）に基づく比較周波数ｆ（COMP）とf（VCO）に基づく検査周波数ｆ（CHK）との比較結果によりＶcontを制御する。Ｖcontは所定電圧Ｖｚを用いて生成される。ここで、Ｎを自然数としたときに、内部発振器１１の発振周波数ｆ（DD）が比較周波数ｆ（COMP）のＮ倍より高くＮ＋１倍より低くなるようにする。
【解決手段】電源回路１０と電圧制御発振器１３と基準発振器１５と電圧制御発振器の発振周波数f（VCO）を電圧制御する制御回路１６を備える。電源回路１０は内部発振器１１の発振信号Ｖｏから所定電圧Ｖｚを提供する。電圧制御発振器１３は可変容量ダイオード１４に印加される制御電圧Ｖcontによって発振周波数が変化する。制御回路１６は、基準発振器１５の発振周波数f（REF）に基づく比較周波数ｆ（COMP）とf（VCO）に基づく検査周波数ｆ（CHK）との比較結果によりＶcontを制御する。Ｖcontは所定電圧Ｖｚを用いて生成される。ここで、Ｎを自然数としたときに、内部発振器１１の発振周波数ｆ（DD）が比較周波数ｆ（COMP）のＮ倍より高くＮ＋１倍より低くなるようにする。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、デジタル変調された高周波信号等を受信する装置に組み込まれる発振回路に関する。
【背景技術】
【０００２】
現在、デジタル変調された高周波信号を受信する装置が多く使われている。その代表例としてデジタルＴＶ受信機がある。デジタルＴＶ受信機については種々な改善技術が提案されており、そのうちの１つに、チューナ部で用いられる局部発振回路の位相雑音低減を行う技術がある（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−３３１２５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記特許文献１に開示された技術は、チューナ部で用いられる局部発振回路の位相雑音に注目しているが、局部発振周波数を制御するに必要なレベルの電圧を得る際にＤＣ／ＤＣコンバータを用いておらず、ＤＣ／ＤＣコンバータ内発振器の発振周波数に起因する障害に対して対策が施されていない。
【０００５】
この発明の課題の１つは、局部発振周波数を制御するに必要なレベルの制御電圧を得る際にＤＣ／ＤＣコンバータが用いられる場合において、ＤＣ／ＤＣコンバータ内発振器の発振周波数に起因する障害（スプリアスの発生等）に対して対策を施すことである。
【課題を解決するための手段】
【０００６】
この発明の一実施形態に係る発振回路は、第1の直流電圧（Ｖｃｃ）が入力されて前記第1の直流電圧よりも高い第２の直流電圧（Ｖｄｄ）を出力する電源回路（ＤＣ／ＤＣコンバータ１０）と、電圧制御発振器（ＶＣＯ１３）と、基準発振器（ＲＯ１５）と、前記電圧制御発振器（１３）の発振周波数（f（VCO））を電圧制御する制御回路（１６）を備えている。
【０００７】
この発振回路において、前記電源回路（１０）は内部発振器（１１）とこの内部発振器（１１）の発振信号（Ｖｏ）を整流して所定電圧（Ｖｚ）を提供する整流回路（１２、１７）を含み、前記電圧制御発振器（１３）は可変容量素子（可変容量ダイオード等１４）に印加される制御電圧（Ｖcont）によって発振周波数が変化するように構成されている。また、前記制御回路（１６）は、前記基準発振器（１５）の発振周波数（f（REF））に基づく比較周波数（ｆ（COMP））と前記電圧制御発振器（１３）の発振周波数（f（VCO））に基づく検査周波数（ｆ（CHK））とを比較し、その比較結果に対応して前記制御電圧（Ｖcont）を制御する制御ループを構成している。さらに、前記可変容量素子（１４）に印加される前記制御電圧（Ｖcont）は前記電源回路（１０）の前記所定電圧（Ｖｚ）を用いて生成される。
【０００８】
ここで、Ｎを自然数としたときに、前記内部発振器（１１）の発振信号（Ｖｏ）の周波数（ｆ（DD））が前記比較周波数（ｆ（COMP））のＮ倍より高くＮ＋１倍より低くなるように構成される。
【発明の効果】
【０００９】
この発明によれば、電源回路（１０）の内部発振周波数（ｆ（DD））と比較周波数（ｆ（COMP））
の自然数倍（Ｎ倍またはＮ＋１倍）との周波数差によって電圧制御発振器（１３）の発振信号（Ｖｏ）に発生するサイドバンドスプリアスの影響を小さくできる。すると、この発振回路を用いた受信機における受信ＣＮ比（Carrier to Noise ratio）が向上する。
【図面の簡単な説明】
【００１０】
【図１】この発明の一実施の形態に係る発振回路が局部発振器として用いられたスーパーヘテロダイン受信機の構成を例示する図。
【図２】この発明の一実施の形態に係る発振回路の構成の一例を説明する回路図。
【図３】この発明の一実施の形態に係る発振回路の内部回路における周波数関係を説明する図。
【図４】この発明の一実施の形態に係る発振回路に含まれる電圧制御発振器の周波数スペクトラムを説明する図。
【図５】この発明の一実施の形態に係る発振回路を持つ受信機でデジタル変調波を受信した場合のスプリアスの影響を説明する図。
【図６】この発明の一実施の形態に係る発振回路を持つ受信機でアナログ変調波を受信した場合のスプリアスの影響を説明する図。
【発明を実施するための形態】
【００１１】
以下、図面を参照し、この発明の実施形態について説明する。図１は、この発明の一実施の形態に係る発振回路が局部発振器として搭載されたスーパーヘテロダイン受信機の概略構成を示すブロック図である。この構成において、デジタルＴＶ放送等のＲＦ（Radio Frequency）信号が、ＲＦ入力端子１に入力される。入力されたＲＦ信号は可変単同調型帯域通過フィルタ２において周波数制限され、デュアル・ゲートＦＥＴ等で構成されたＲＦ増幅器３において増幅および増幅度制御され、可変複同調型帯域通過フィルタ４においてさらに周波数帯域制限される。こうして得られたＲＦ信号は、周波数混合器（Frequency Mixer：ＭＩＸ）５において、局部発振器６からの局部発振信号と混合されることにより周波数変換されて、中間周波数（Intermediate Frequency：ＩＦ）信号となる。後述するが、この局部発振器６をこの発明に基づいて構成することができる。
【００１２】
周波数混合器５からは、フィルタ４からのＲＦ信号周波数と局部発振器６からの局部発振信号周波数との差分が取り出される。この差分周波数を持つ信号がＩＦ信号となる。このＩＦ信号は、ＩＦ増幅器７で増幅されたのち、弾性表面波フィルタ８でさらに周波数帯域制限される。こうして、１チャンネル分の信号を得る。さらに弾性表面波フィルタ８を通過したＩＦ信号は、利得制御増幅器９で所望の振幅まで増幅されて出力される。
【００１３】
図２は、この発明の一実施の形態に係る発振回路の構成の一例を説明する回路図である。この回路は、大きく分けると、第1の直流電圧Ｖｃｃ（例えば３Ｖ〜５Ｖ程度）が入力されて第1の直流電圧よりも高い第２の直流電圧Ｖｄｄ（例えば３０数Ｖ〜４０Ｖ程度）を出力する電源回路（ＤＣ／ＤＣコンバータ）１０と、電圧制御発振器（Voltage-Controlled Oscillator：ＶＣＯ）１３と、基準発振器（Reference Oscillator:ＲＯ）１５と、電圧制御発振器１３の発振周波数f（VCO）を電圧制御する制御回路１６を備えている。
【００１４】
電源回路１０は、内部発振器１１と、この内部発振器１１の発振信号Ｖｏを整流して得た直流電圧Ｖｄｄから所定電圧Ｖｚ（例えば３０Ｖ程度）を提供する整流回路を含む。この整流回路は、整流部１２と、定電圧回路１７により構成されている。
【００１５】
内部発振器１１は、トランジスタＴｒ１１を用いたＬＣ発振回路により構成され、周波数ｆ（DD）で発振して発振信号Ｖｏを整流部１２に入力する。整流部１２はダイオードＤ１１、Ｄ１２とキャパシタＣ１５、Ｃ１６からなる半波倍圧整流回路により構成されている。周波数ｆ（DD）の発振信号Ｖｏを倍圧整流して得た直流電圧Ｖｄｄは、抵抗Ｒ１とツェナダイオードＺＤからなる定電圧回路１７により安定化されて、所定電圧Ｖｚとなる。
【００１６】
電圧制御発振器１３は、可変容量ダイオード（あるいは逆バイアスされた半導体のｐｎ接合）１４のカソードとアノード間に印加される制御電圧Ｖcontによって、発振周波数f（VCO）が制御されるように構成されている。この制御電圧Ｖcontは、定電圧回路１７のツェナダイオードＺＤのカソードと可変容量ダイオード１４のカソードの間に設けられた抵抗Ｒ２と抵抗Ｒ３の直列回路を介して、所定電圧Ｖｚから導出される。なお、ダイオードＺＤおよびダイオード１４のアノードはともに接地されており、所定電圧Ｖｚおよび制御電圧Ｖcontは対接地電位となっている。
【００１７】
制御回路１６は、基準発振器１５の発振周波数f（REF）に基づく比較周波数（例えば発振周波数f（REF）を自然数Ｒで除した分周信号）ｆ（COMP）と、電圧制御発振器１３の発振周波数f（VCO）に基づく検査周波数（例えば発振周波数f（VCO）を自然数Ｍで除した分周信号）ｆ（CHK）とを比較し、その比較結果に対応して前記制御電圧（Ｖcont）を制御する制御ループを構成している。
【００１８】
すなわち、周波数f（VCO）で発振している電圧制御発振器１３の発振出力が、Ｍ分周回路１６１により１／Ｍに分周されて位相検波器（Phase Detector）１６３に入力される。一方、水晶振動子１５２を用いた発振回路１５１で構成される基準発振器１５から得られた高精度な基準周波数ｆ（REF）の信号は、Ｒ分周回路１６２により１／Ｒに分周されて位相検波器（Phase Detector）１６３に入力される。位相検波器１６３は、１／Ｒに分周された基準周波数ｆ（REF）を比較周波数ｆ（COMP）として受け、また１／Ｍに分周された電圧制御発振器１３の発振周波数f（VCO）を検査周波数ｆ（CHK）として受ける。そして、位相検波器１６３は、比較周波数ｆ（COMP）の信号と検査周波数ｆ（CHK）の信号を位相比較する。その位相比較結果によりチャージポンプ１６４を動作させ、チャージポンプ１６４の動作出力を、能動型低域通過フィルタ１６５に入力する。
【００１９】
能動型低域通過フィルタ１６５は、チャージポンプ出力を増幅する演算増幅器Ａ１６５と、演算増幅器Ａ１６５の出力に対応したコレクタ電流が流れるトランジスタＴｒ１６５と、Ｔｒ１６５のコレクタと演算増幅器Ａ１６５の入力回路の間（負帰還ループ）に挿入されたＣＲ回路（Ｃ１６５、Ｃ１６６、Ｒ１６５）で構成されている。このＣＲ回路の時定数によりフィルタ１６５の周波数伝達関数（周波数をパラメータとする入出力の比）が決まる。
【００２０】
ツェナダイオードＺＤのカソードと可変容量ダイオード１４のカソードの間に設けられた抵抗Ｒ２と抵抗Ｒ３の接続ノードは、トランジスタＴｒ１６５のコレクタ〜エミッタ間を介して接地されており、Ｔｒ１６５のコレクタ電流増加に対応して制御電圧Ｖcontが低下し（下限はほぼ接地電位）、Ｔｒ１６５のコレクタ電流減少に対応して制御電圧Ｖcontが上昇する（上限はＶｚ）ようになっている。このようにして、制御回路１６は、電圧制御発振器１３の制御電圧Ｖcontを制御する制御ループを構成する。
【００２１】
以上のような回路構成の発振回路（局部発振器）６において、この発明では、Ｎを自然数としたときに、電源回路１０の内部発振周波数ｆ（DD）が比較周波数ｆ（COMP）のＮ倍より高くＮ＋１倍より低くなるようにしている。この点に関して、以下、さらに説明を続ける。
【００２２】
図３は、この発明の一実施の形態に係る発振回路６の内部回路における周波数関係を説明する図である。以下、図３に基づいて発振回路６における周波数関係の説明を行う。図３において横軸は周波数ｆであり、周波数の高低のみの説明を行うため横軸は数直線となっている。ここでは、説明を容易にするため、Δf1＝ｆ（DD）−Ｎ＊ｆ（COMP）、Δf2＝（Ｎ＋１）＊ｆ（COMP）−ｆ（DD）とする。また、Δf1＜Δf2の場合もΔf1＞Δf2の場合もあり得るが、説明を簡略化するためにΔf1＜Δf2の場合のみ例示した。
【００２３】
内部発振器１１の発振周波数ｆ（DD）は、式（１）のとおり、基準発振器１５の発振周波数ｆ（REF）に基づく周波数すなわち比較周波数ｆ（COMP）の、Ｎ倍よりも高くＮ＋１倍よりも低く設定している。
【００２４】
Ｎ＊ｆ（COMP）＜ｆ（DD）＜（Ｎ＋１）＊ｆ（COMP） …（１）
具体例を挙げると、ｆ（COMP）＝１／７［ＭHz］≒0.1429［ＭHz］、Ｎ＝９の場合、
Ｎ＊ｆ（COMP）≒1.286［ＭHz］、（Ｎ＋１）＊ｆ（COMP）≒1.429［ＭHz］となる。これに１０ｋHz程度の余裕を加味すると、
1.296［ＭHz］＜ｆ（DD）＜1.419［ＭHz］ …（１＊）
となる。
【００２５】
図４は、この発明の一実施の形態に係る発振回路６に含まれる電圧制御発振器１３の周波数スペクトラムを説明する図である。以下、図４のａ）、ｂ）に基づいて、電圧制御発振器（ＶＣＯ）１３の発振出力Ｖoutのスペクトラムについて説明を行う。
【００２６】
図４のａ）の横軸は周波数であり、縦軸は電力を示す。横軸の中央は電圧制御発振器１３の発振周波数ｆ（VCO）に設定されており、周波数スパンＳＰＡＮ≒５．５ＭHzとする。ここでｆ（VCO）の周波数は概ね１００ＭHz〜９００ＭHzであり、受信したい周波数によって適切に設定されるものである。
【００２７】
図４のａ）の例では、周波数軸上、ｆsp1とｆsp2の地点にスプリアスが観測されている。これは内部発振器１１の発振周波数ｆ（DD）に起因するもので、次式の関係となっている。
【００２８】
ｆsp1＝ｆ（VCO）−ｆ（DD） …（２）
ｆsp2＝ｆ（VCO）＋ｆ（DD） …（３）
図４のｂ）は図４のａ）のＳＰＡＮを狭くして観測したものであり、ここではＳＰＡＮ≒５００ｋHzとしている。
【００２９】
図４のｂ）の例では、周波数軸上、ｆsp3、ｆsp4、ｆsp5、およびｆsp6の地点にスプリアスが観測されている。これらは、前記図３の説明においてで定義したΔf1、Δf2に起因しており、次式の関係となっている。
【００３０】
ｆsp3＝ｆ（VCO）−Δf2 …（４）
ｆsp4＝ｆ（VCO）＋Δf2 …（５）
ｆsp5＝ｆ（VCO）−Δf1 …（６）
ｆsp6＝ｆ（VCO）＋Δf1 …（７）
ここで述べたスプリアスは、しばしば受信特性に影響を及ぼすことがある。
【００３１】
図５は、この発明の一実施の形態に係る発振回路を持つ受信機でデジタル変調波を受信した場合のスプリアスの影響を説明する特性図である。以下、図５の特性図の説明を行う。
【００３２】
図５の横軸は図４に示すΔf1であり、縦軸は受信ＣＮ（Carrier to Noise）比を示す。このＣＮカーブの増加はΔf1が増加するにつれ飽和して行くが、このＣＮの飽和レベル（飽和ＣＮ）は高いほど良い。図５の例では、Δf1＞１０ｋHz以上の領域においては飽和状態になる。しかし、Δf1が１０ｋHzを下回るとＣＮの劣化が観測される。この例から、図３の説明で触れた１０ｋHzの余裕度は適切な値であることがわかる。
【００３３】
図６は、この発明の一実施の形態に係る発振回路を持つ受信機でアナログ変調波を受信した場合のスプリアスの影響を説明する特性図である。以下図６の特性図の説明を行う。
【００３４】
図６の横軸は映像搬送波基準で示した妨害周波数であり、縦軸は映像に妨害が現れないための所要妨害比である（映像搬送波が例えば７６５．２５ＭHzであれば、図６横軸の０ＭHzポイントは映像搬送波の７６５．２５ＭHzに相当）。図６の例では、横軸が０ＭHzのポイントで所要妨害比＝−５７ｄＢとなっているが、映像搬送波に対してスプリアスレベルが５７ｄＢ低ければ映像への妨害が観測されないことを示している。また、横軸が１．０ＭHzのポイントでは、所要妨害比＝−５４ｄＢとなっているが、映像搬送波に対してスプリアスレベルが５４ｄＢ低ければ映像への妨害が観測されない。
【００３５】
図２で例示したように、電源回路（ＤＣ／ＤＣコンバータ）１０の内部発振器１１はインダクタＬとキャパシタＣにより共振回路を構成する場合が多く、その発振周波数ｆ（DD）は次式で与えられる：
ｆ（DD）＝１／（２π√(Ｌ＊Ｃ)） …（８）
ＬＣ共振回路を利用した発振器の発振周波数ｆ（DD）は、共振回路を構成するインダクタLのインダクタンス誤差とキャパシタＣのキャパシタンス誤差に左右される。具体的には、例えばＬおよびＣが±５％ばらつくとｆ（DD）も概ね±５％ばらつき、ｆ（DD）のばらつき幅Δｆ（DD）は、
Δｆ（DD）＝ｆ（DD）*０．１ …（９）
程度になることを想定する必要が生じる。
【００３６】
前述したように、ｆ（DD）の許容周波数範囲は前述した式（１）で示される。言い換えると、ｆ（DD）のばらつき幅Δｆ（DD）は、次式を満足する必要がある：
Δｆ（DD）＜（Ｎ＋１）＊ｆ（COMP）−Ｎ＊ｆ（COMP） …（１０）
Δｆ（DD）＜ｆ（COMP） …（１１）
式（１１）に式（９）を適用すると、
ｆ（DD）*０．１＜ｆ（COMP） …（１２）
となり、これはさらに次のように書き替えることができる：
ｆ（DD）＜ｆ（COMP）＊１０ …（１３）
この式（１３）が現実的な解となり得る。
【００３７】
言い換えると、内部発振器１１の発振周波数ｆ（DD）を比較周波数ｆ（COMP）の１０倍未満に設定することで、発振周波数ｆ（DD）を基準発振器１５の発振周波数ｆ（REF）に基づく比較周波数ｆ（COMP）のＮ倍よりも高くＮ＋１倍よりも低く設定することを容易成らしめることとなる。
【００３８】
しかしながら、Ｎの値を限りなく小さくすることは、必ずしも得策ではない。というのも、図６の説明で述べたアナログ変調波の受信時にはｆ（DD）を高く設定した方が好ましい場合も存在するためである。
【００３９】
近年、デジタル変調波を受信する場合、比較周波数ｆ（COMP）に１／６［ＭHz］、１／７［ＭHz］、１／８［ＭHz］を使用した受信システムが多くなってきている。このような場合には以下のＮの範囲内で発振周波数ｆ（DD）を設定することが有利である。
【００４０】
（ａ）ｆ（COMP）＝１／６［ＭHz］の場合：Ｎ＝６〜９
（ｂ）ｆ（COMP）＝１／７［ＭHz］の場合：Ｎ＝７〜９
（ｃ）ｆ（COMP）＝１／８［ＭHz］の場合：Ｎ＝８〜９
例えば、ｆ（COMP）＝１／７［ＭHz］の場合でＮ＝８とするならば、「比較周波数（ｆ（COMP））のＮ倍より高くＮ＋１倍より低くなる」ようなｆ（DD）は、８／７（≒1.143）ＭHzより高く９／７（≒1.285）ＭHzより低くなる。この場合、内部発振器１１の共振回路を構成するＬＣが最大±５％ばらつくとして、内部発振器１１の発振周波数（＝ｆ（DD））の設計値を、１．２２〜１．２３ＭHzとすればよい。
【００４１】
＜実施の形態の効果＞
この発明に係る発振回路６を搭載したデジタル変調信号受信装置（デジタルＴＶなど）において、電源回路（ＤＣ／ＤＣコンバータ）の発振周波数ｆ（DD）と比較周波数ｆ（COMP）の自然数倍（Ｎ倍またはＮ＋１倍）との周波数差によって電圧制御発振器（ＶＣＯ）の発振信号に発生するサイドバンドスプリアスの影響を小さくでき、その結果受信ＣＮ比（Carrier to Noise Ratio）が向上する。
【００４２】
また、アナログ変調波を受信する場合でも電源回路の発振周波数ｆ（DD）に起因するサイドバンドスプリアスの影響を小さくでき、その結果受信ＳＮ比（Signal to Noize Ratio）が向上する。
【００４３】
＜実施の形態と発明との対応例＞
（１）第1の直流電圧（Ｖｃｃ）が入力されて前記第1の直流電圧よりも高い第２の直流電圧（Ｖｄｄ）を出力する電源回路（ＤＣ／ＤＣコンバータ１０）と、電圧制御発振器（ＶＣＯ１３）と、基準発振器（ＲＯ１５）と、前記電圧制御発振器（１３）の発振周波数（f（VCO））を電圧制御する制御回路（１６）を備えた発振回路において、前記電源回路（１０）は内部発振器（１１）とこの内部発振器（１１）の発振信号（Ｖｏ）を整流して所定電圧（Ｖｚ）を提供する整流回路（１２、１７）を含み、前記電圧制御発振器（１３）は可変容量素子（可変容量ダイオードまたは逆バイアスされた半導体のｐｎ接合１４）に印加される制御電圧（Ｖcont）によって発振周波数が変化するように構成される。
【００４４】
前記制御回路（１６）は、前記基準発振器（１５）の発振周波数（f（REF））に基づく比較周波数（例えば発振周波数f（REF）を自然数Ｒで除した分周信号：ｆ（COMP））と前記電圧制御発振器（１３）の発振周波数（f（VCO））に基づく検査周波数（例えば発振周波数f（VCO）を自然数Ｍで除した分周信号：ｆ（CHK））とを比較し、その比較結果に対応して前記制御電圧（Ｖcont）を制御する制御ループを構成する。前記可変容量素子（１４）に印加される前記制御電圧（Ｖcont）は前記電源回路（１０）の前記所定電圧（Ｖｚ）を用いて生成される。
【００４５】
ここで、Ｎを自然数としたときに、前記内部発振器（１１）の発振信号（Ｖｏ）の周波数（ｆ（DD））が前記比較周波数（ｆ（COMP））のＮ倍より高くＮ＋１倍より低くなるように構成した発振回路。
【００４６】
（２）直流電圧入力（Ｖｃｃ）で給電され第１の周波数（ｆ（DD））で発振してその発振信号を整流して前記直流電圧入力（Ｖｃｃ）より高電圧な直流電圧出力（Ｖｚ）を提供し、前記直流電圧出力（Ｖｚ）を用いた制御信号（Ｖcont）により発振周波数を制御して第２の周波数（ｆ（VCO））の発振信号（Ｖout）を出力し、前記第２の周波数（ｆ（VCO））に基づく検査周波数（ｆ（VCO）／Ｍまたはｆ（CHK））と所定の比較周波数（ｆ（REF）／Ｒまたはｆ（COMP））を比べて前記制御信号（Ｖcont）の大きさを制御する方法において、Ｎを自然数としたときに、前記第１の周波数（ｆ（DD））が前記比較周波数（ｆ（COMP））のＮ倍より高くＮ＋１倍より低くなるようにする。
【００４７】
なお、この発明は前述した実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、各実施形態は可能な限り適宜組み合わせて実施してもよく、その場合組み合わせた効果が得られる。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００４８】
１…高周波（ＲＦ）入力端子、２…可変単同調型帯域通過フィルタ、３…ＲＦ増幅器、４…可変複同調型帯域通過フィルタ、５…周波数混合器、６…発振回路（局部発振器）、７…中間周波（ＩＦ）増幅器、８…弾性表面波フィルタ、９…利得制御増幅器、１０…電源回路（ＤＣ／ＤＣコンバータ）、１１…内部発振器、１２…整流部（半波倍圧整流回路）、１３…電圧制御発振器（周波数可変発振器）、１４…可変容量ダイオード（可変容量素子）、１５…基準発振器（水晶発振器）、１６…制御回路（電圧制御発振器の制御ループを構成）、１６１…Ｍ分周回路、１６２…Ｒ分周回路、１６３…位相検波器、１６４…チャージポンプ、１６５…能動型低域通過フィルタ、１７…定電圧回路。
【技術分野】
【０００１】
この発明は、デジタル変調された高周波信号等を受信する装置に組み込まれる発振回路に関する。
【背景技術】
【０００２】
現在、デジタル変調された高周波信号を受信する装置が多く使われている。その代表例としてデジタルＴＶ受信機がある。デジタルＴＶ受信機については種々な改善技術が提案されており、そのうちの１つに、チューナ部で用いられる局部発振回路の位相雑音低減を行う技術がある（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−３３１２５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記特許文献１に開示された技術は、チューナ部で用いられる局部発振回路の位相雑音に注目しているが、局部発振周波数を制御するに必要なレベルの電圧を得る際にＤＣ／ＤＣコンバータを用いておらず、ＤＣ／ＤＣコンバータ内発振器の発振周波数に起因する障害に対して対策が施されていない。
【０００５】
この発明の課題の１つは、局部発振周波数を制御するに必要なレベルの制御電圧を得る際にＤＣ／ＤＣコンバータが用いられる場合において、ＤＣ／ＤＣコンバータ内発振器の発振周波数に起因する障害（スプリアスの発生等）に対して対策を施すことである。
【課題を解決するための手段】
【０００６】
この発明の一実施形態に係る発振回路は、第1の直流電圧（Ｖｃｃ）が入力されて前記第1の直流電圧よりも高い第２の直流電圧（Ｖｄｄ）を出力する電源回路（ＤＣ／ＤＣコンバータ１０）と、電圧制御発振器（ＶＣＯ１３）と、基準発振器（ＲＯ１５）と、前記電圧制御発振器（１３）の発振周波数（f（VCO））を電圧制御する制御回路（１６）を備えている。
【０００７】
この発振回路において、前記電源回路（１０）は内部発振器（１１）とこの内部発振器（１１）の発振信号（Ｖｏ）を整流して所定電圧（Ｖｚ）を提供する整流回路（１２、１７）を含み、前記電圧制御発振器（１３）は可変容量素子（可変容量ダイオード等１４）に印加される制御電圧（Ｖcont）によって発振周波数が変化するように構成されている。また、前記制御回路（１６）は、前記基準発振器（１５）の発振周波数（f（REF））に基づく比較周波数（ｆ（COMP））と前記電圧制御発振器（１３）の発振周波数（f（VCO））に基づく検査周波数（ｆ（CHK））とを比較し、その比較結果に対応して前記制御電圧（Ｖcont）を制御する制御ループを構成している。さらに、前記可変容量素子（１４）に印加される前記制御電圧（Ｖcont）は前記電源回路（１０）の前記所定電圧（Ｖｚ）を用いて生成される。
【０００８】
ここで、Ｎを自然数としたときに、前記内部発振器（１１）の発振信号（Ｖｏ）の周波数（ｆ（DD））が前記比較周波数（ｆ（COMP））のＮ倍より高くＮ＋１倍より低くなるように構成される。
【発明の効果】
【０００９】
この発明によれば、電源回路（１０）の内部発振周波数（ｆ（DD））と比較周波数（ｆ（COMP））
の自然数倍（Ｎ倍またはＮ＋１倍）との周波数差によって電圧制御発振器（１３）の発振信号（Ｖｏ）に発生するサイドバンドスプリアスの影響を小さくできる。すると、この発振回路を用いた受信機における受信ＣＮ比（Carrier to Noise ratio）が向上する。
【図面の簡単な説明】
【００１０】
【図１】この発明の一実施の形態に係る発振回路が局部発振器として用いられたスーパーヘテロダイン受信機の構成を例示する図。
【図２】この発明の一実施の形態に係る発振回路の構成の一例を説明する回路図。
【図３】この発明の一実施の形態に係る発振回路の内部回路における周波数関係を説明する図。
【図４】この発明の一実施の形態に係る発振回路に含まれる電圧制御発振器の周波数スペクトラムを説明する図。
【図５】この発明の一実施の形態に係る発振回路を持つ受信機でデジタル変調波を受信した場合のスプリアスの影響を説明する図。
【図６】この発明の一実施の形態に係る発振回路を持つ受信機でアナログ変調波を受信した場合のスプリアスの影響を説明する図。
【発明を実施するための形態】
【００１１】
以下、図面を参照し、この発明の実施形態について説明する。図１は、この発明の一実施の形態に係る発振回路が局部発振器として搭載されたスーパーヘテロダイン受信機の概略構成を示すブロック図である。この構成において、デジタルＴＶ放送等のＲＦ（Radio Frequency）信号が、ＲＦ入力端子１に入力される。入力されたＲＦ信号は可変単同調型帯域通過フィルタ２において周波数制限され、デュアル・ゲートＦＥＴ等で構成されたＲＦ増幅器３において増幅および増幅度制御され、可変複同調型帯域通過フィルタ４においてさらに周波数帯域制限される。こうして得られたＲＦ信号は、周波数混合器（Frequency Mixer：ＭＩＸ）５において、局部発振器６からの局部発振信号と混合されることにより周波数変換されて、中間周波数（Intermediate Frequency：ＩＦ）信号となる。後述するが、この局部発振器６をこの発明に基づいて構成することができる。
【００１２】
周波数混合器５からは、フィルタ４からのＲＦ信号周波数と局部発振器６からの局部発振信号周波数との差分が取り出される。この差分周波数を持つ信号がＩＦ信号となる。このＩＦ信号は、ＩＦ増幅器７で増幅されたのち、弾性表面波フィルタ８でさらに周波数帯域制限される。こうして、１チャンネル分の信号を得る。さらに弾性表面波フィルタ８を通過したＩＦ信号は、利得制御増幅器９で所望の振幅まで増幅されて出力される。
【００１３】
図２は、この発明の一実施の形態に係る発振回路の構成の一例を説明する回路図である。この回路は、大きく分けると、第1の直流電圧Ｖｃｃ（例えば３Ｖ〜５Ｖ程度）が入力されて第1の直流電圧よりも高い第２の直流電圧Ｖｄｄ（例えば３０数Ｖ〜４０Ｖ程度）を出力する電源回路（ＤＣ／ＤＣコンバータ）１０と、電圧制御発振器（Voltage-Controlled Oscillator：ＶＣＯ）１３と、基準発振器（Reference Oscillator:ＲＯ）１５と、電圧制御発振器１３の発振周波数f（VCO）を電圧制御する制御回路１６を備えている。
【００１４】
電源回路１０は、内部発振器１１と、この内部発振器１１の発振信号Ｖｏを整流して得た直流電圧Ｖｄｄから所定電圧Ｖｚ（例えば３０Ｖ程度）を提供する整流回路を含む。この整流回路は、整流部１２と、定電圧回路１７により構成されている。
【００１５】
内部発振器１１は、トランジスタＴｒ１１を用いたＬＣ発振回路により構成され、周波数ｆ（DD）で発振して発振信号Ｖｏを整流部１２に入力する。整流部１２はダイオードＤ１１、Ｄ１２とキャパシタＣ１５、Ｃ１６からなる半波倍圧整流回路により構成されている。周波数ｆ（DD）の発振信号Ｖｏを倍圧整流して得た直流電圧Ｖｄｄは、抵抗Ｒ１とツェナダイオードＺＤからなる定電圧回路１７により安定化されて、所定電圧Ｖｚとなる。
【００１６】
電圧制御発振器１３は、可変容量ダイオード（あるいは逆バイアスされた半導体のｐｎ接合）１４のカソードとアノード間に印加される制御電圧Ｖcontによって、発振周波数f（VCO）が制御されるように構成されている。この制御電圧Ｖcontは、定電圧回路１７のツェナダイオードＺＤのカソードと可変容量ダイオード１４のカソードの間に設けられた抵抗Ｒ２と抵抗Ｒ３の直列回路を介して、所定電圧Ｖｚから導出される。なお、ダイオードＺＤおよびダイオード１４のアノードはともに接地されており、所定電圧Ｖｚおよび制御電圧Ｖcontは対接地電位となっている。
【００１７】
制御回路１６は、基準発振器１５の発振周波数f（REF）に基づく比較周波数（例えば発振周波数f（REF）を自然数Ｒで除した分周信号）ｆ（COMP）と、電圧制御発振器１３の発振周波数f（VCO）に基づく検査周波数（例えば発振周波数f（VCO）を自然数Ｍで除した分周信号）ｆ（CHK）とを比較し、その比較結果に対応して前記制御電圧（Ｖcont）を制御する制御ループを構成している。
【００１８】
すなわち、周波数f（VCO）で発振している電圧制御発振器１３の発振出力が、Ｍ分周回路１６１により１／Ｍに分周されて位相検波器（Phase Detector）１６３に入力される。一方、水晶振動子１５２を用いた発振回路１５１で構成される基準発振器１５から得られた高精度な基準周波数ｆ（REF）の信号は、Ｒ分周回路１６２により１／Ｒに分周されて位相検波器（Phase Detector）１６３に入力される。位相検波器１６３は、１／Ｒに分周された基準周波数ｆ（REF）を比較周波数ｆ（COMP）として受け、また１／Ｍに分周された電圧制御発振器１３の発振周波数f（VCO）を検査周波数ｆ（CHK）として受ける。そして、位相検波器１６３は、比較周波数ｆ（COMP）の信号と検査周波数ｆ（CHK）の信号を位相比較する。その位相比較結果によりチャージポンプ１６４を動作させ、チャージポンプ１６４の動作出力を、能動型低域通過フィルタ１６５に入力する。
【００１９】
能動型低域通過フィルタ１６５は、チャージポンプ出力を増幅する演算増幅器Ａ１６５と、演算増幅器Ａ１６５の出力に対応したコレクタ電流が流れるトランジスタＴｒ１６５と、Ｔｒ１６５のコレクタと演算増幅器Ａ１６５の入力回路の間（負帰還ループ）に挿入されたＣＲ回路（Ｃ１６５、Ｃ１６６、Ｒ１６５）で構成されている。このＣＲ回路の時定数によりフィルタ１６５の周波数伝達関数（周波数をパラメータとする入出力の比）が決まる。
【００２０】
ツェナダイオードＺＤのカソードと可変容量ダイオード１４のカソードの間に設けられた抵抗Ｒ２と抵抗Ｒ３の接続ノードは、トランジスタＴｒ１６５のコレクタ〜エミッタ間を介して接地されており、Ｔｒ１６５のコレクタ電流増加に対応して制御電圧Ｖcontが低下し（下限はほぼ接地電位）、Ｔｒ１６５のコレクタ電流減少に対応して制御電圧Ｖcontが上昇する（上限はＶｚ）ようになっている。このようにして、制御回路１６は、電圧制御発振器１３の制御電圧Ｖcontを制御する制御ループを構成する。
【００２１】
以上のような回路構成の発振回路（局部発振器）６において、この発明では、Ｎを自然数としたときに、電源回路１０の内部発振周波数ｆ（DD）が比較周波数ｆ（COMP）のＮ倍より高くＮ＋１倍より低くなるようにしている。この点に関して、以下、さらに説明を続ける。
【００２２】
図３は、この発明の一実施の形態に係る発振回路６の内部回路における周波数関係を説明する図である。以下、図３に基づいて発振回路６における周波数関係の説明を行う。図３において横軸は周波数ｆであり、周波数の高低のみの説明を行うため横軸は数直線となっている。ここでは、説明を容易にするため、Δf1＝ｆ（DD）−Ｎ＊ｆ（COMP）、Δf2＝（Ｎ＋１）＊ｆ（COMP）−ｆ（DD）とする。また、Δf1＜Δf2の場合もΔf1＞Δf2の場合もあり得るが、説明を簡略化するためにΔf1＜Δf2の場合のみ例示した。
【００２３】
内部発振器１１の発振周波数ｆ（DD）は、式（１）のとおり、基準発振器１５の発振周波数ｆ（REF）に基づく周波数すなわち比較周波数ｆ（COMP）の、Ｎ倍よりも高くＮ＋１倍よりも低く設定している。
【００２４】
Ｎ＊ｆ（COMP）＜ｆ（DD）＜（Ｎ＋１）＊ｆ（COMP） …（１）
具体例を挙げると、ｆ（COMP）＝１／７［ＭHz］≒0.1429［ＭHz］、Ｎ＝９の場合、
Ｎ＊ｆ（COMP）≒1.286［ＭHz］、（Ｎ＋１）＊ｆ（COMP）≒1.429［ＭHz］となる。これに１０ｋHz程度の余裕を加味すると、
1.296［ＭHz］＜ｆ（DD）＜1.419［ＭHz］ …（１＊）
となる。
【００２５】
図４は、この発明の一実施の形態に係る発振回路６に含まれる電圧制御発振器１３の周波数スペクトラムを説明する図である。以下、図４のａ）、ｂ）に基づいて、電圧制御発振器（ＶＣＯ）１３の発振出力Ｖoutのスペクトラムについて説明を行う。
【００２６】
図４のａ）の横軸は周波数であり、縦軸は電力を示す。横軸の中央は電圧制御発振器１３の発振周波数ｆ（VCO）に設定されており、周波数スパンＳＰＡＮ≒５．５ＭHzとする。ここでｆ（VCO）の周波数は概ね１００ＭHz〜９００ＭHzであり、受信したい周波数によって適切に設定されるものである。
【００２７】
図４のａ）の例では、周波数軸上、ｆsp1とｆsp2の地点にスプリアスが観測されている。これは内部発振器１１の発振周波数ｆ（DD）に起因するもので、次式の関係となっている。
【００２８】
ｆsp1＝ｆ（VCO）−ｆ（DD） …（２）
ｆsp2＝ｆ（VCO）＋ｆ（DD） …（３）
図４のｂ）は図４のａ）のＳＰＡＮを狭くして観測したものであり、ここではＳＰＡＮ≒５００ｋHzとしている。
【００２９】
図４のｂ）の例では、周波数軸上、ｆsp3、ｆsp4、ｆsp5、およびｆsp6の地点にスプリアスが観測されている。これらは、前記図３の説明においてで定義したΔf1、Δf2に起因しており、次式の関係となっている。
【００３０】
ｆsp3＝ｆ（VCO）−Δf2 …（４）
ｆsp4＝ｆ（VCO）＋Δf2 …（５）
ｆsp5＝ｆ（VCO）−Δf1 …（６）
ｆsp6＝ｆ（VCO）＋Δf1 …（７）
ここで述べたスプリアスは、しばしば受信特性に影響を及ぼすことがある。
【００３１】
図５は、この発明の一実施の形態に係る発振回路を持つ受信機でデジタル変調波を受信した場合のスプリアスの影響を説明する特性図である。以下、図５の特性図の説明を行う。
【００３２】
図５の横軸は図４に示すΔf1であり、縦軸は受信ＣＮ（Carrier to Noise）比を示す。このＣＮカーブの増加はΔf1が増加するにつれ飽和して行くが、このＣＮの飽和レベル（飽和ＣＮ）は高いほど良い。図５の例では、Δf1＞１０ｋHz以上の領域においては飽和状態になる。しかし、Δf1が１０ｋHzを下回るとＣＮの劣化が観測される。この例から、図３の説明で触れた１０ｋHzの余裕度は適切な値であることがわかる。
【００３３】
図６は、この発明の一実施の形態に係る発振回路を持つ受信機でアナログ変調波を受信した場合のスプリアスの影響を説明する特性図である。以下図６の特性図の説明を行う。
【００３４】
図６の横軸は映像搬送波基準で示した妨害周波数であり、縦軸は映像に妨害が現れないための所要妨害比である（映像搬送波が例えば７６５．２５ＭHzであれば、図６横軸の０ＭHzポイントは映像搬送波の７６５．２５ＭHzに相当）。図６の例では、横軸が０ＭHzのポイントで所要妨害比＝−５７ｄＢとなっているが、映像搬送波に対してスプリアスレベルが５７ｄＢ低ければ映像への妨害が観測されないことを示している。また、横軸が１．０ＭHzのポイントでは、所要妨害比＝−５４ｄＢとなっているが、映像搬送波に対してスプリアスレベルが５４ｄＢ低ければ映像への妨害が観測されない。
【００３５】
図２で例示したように、電源回路（ＤＣ／ＤＣコンバータ）１０の内部発振器１１はインダクタＬとキャパシタＣにより共振回路を構成する場合が多く、その発振周波数ｆ（DD）は次式で与えられる：
ｆ（DD）＝１／（２π√(Ｌ＊Ｃ)） …（８）
ＬＣ共振回路を利用した発振器の発振周波数ｆ（DD）は、共振回路を構成するインダクタLのインダクタンス誤差とキャパシタＣのキャパシタンス誤差に左右される。具体的には、例えばＬおよびＣが±５％ばらつくとｆ（DD）も概ね±５％ばらつき、ｆ（DD）のばらつき幅Δｆ（DD）は、
Δｆ（DD）＝ｆ（DD）*０．１ …（９）
程度になることを想定する必要が生じる。
【００３６】
前述したように、ｆ（DD）の許容周波数範囲は前述した式（１）で示される。言い換えると、ｆ（DD）のばらつき幅Δｆ（DD）は、次式を満足する必要がある：
Δｆ（DD）＜（Ｎ＋１）＊ｆ（COMP）−Ｎ＊ｆ（COMP） …（１０）
Δｆ（DD）＜ｆ（COMP） …（１１）
式（１１）に式（９）を適用すると、
ｆ（DD）*０．１＜ｆ（COMP） …（１２）
となり、これはさらに次のように書き替えることができる：
ｆ（DD）＜ｆ（COMP）＊１０ …（１３）
この式（１３）が現実的な解となり得る。
【００３７】
言い換えると、内部発振器１１の発振周波数ｆ（DD）を比較周波数ｆ（COMP）の１０倍未満に設定することで、発振周波数ｆ（DD）を基準発振器１５の発振周波数ｆ（REF）に基づく比較周波数ｆ（COMP）のＮ倍よりも高くＮ＋１倍よりも低く設定することを容易成らしめることとなる。
【００３８】
しかしながら、Ｎの値を限りなく小さくすることは、必ずしも得策ではない。というのも、図６の説明で述べたアナログ変調波の受信時にはｆ（DD）を高く設定した方が好ましい場合も存在するためである。
【００３９】
近年、デジタル変調波を受信する場合、比較周波数ｆ（COMP）に１／６［ＭHz］、１／７［ＭHz］、１／８［ＭHz］を使用した受信システムが多くなってきている。このような場合には以下のＮの範囲内で発振周波数ｆ（DD）を設定することが有利である。
【００４０】
（ａ）ｆ（COMP）＝１／６［ＭHz］の場合：Ｎ＝６〜９
（ｂ）ｆ（COMP）＝１／７［ＭHz］の場合：Ｎ＝７〜９
（ｃ）ｆ（COMP）＝１／８［ＭHz］の場合：Ｎ＝８〜９
例えば、ｆ（COMP）＝１／７［ＭHz］の場合でＮ＝８とするならば、「比較周波数（ｆ（COMP））のＮ倍より高くＮ＋１倍より低くなる」ようなｆ（DD）は、８／７（≒1.143）ＭHzより高く９／７（≒1.285）ＭHzより低くなる。この場合、内部発振器１１の共振回路を構成するＬＣが最大±５％ばらつくとして、内部発振器１１の発振周波数（＝ｆ（DD））の設計値を、１．２２〜１．２３ＭHzとすればよい。
【００４１】
＜実施の形態の効果＞
この発明に係る発振回路６を搭載したデジタル変調信号受信装置（デジタルＴＶなど）において、電源回路（ＤＣ／ＤＣコンバータ）の発振周波数ｆ（DD）と比較周波数ｆ（COMP）の自然数倍（Ｎ倍またはＮ＋１倍）との周波数差によって電圧制御発振器（ＶＣＯ）の発振信号に発生するサイドバンドスプリアスの影響を小さくでき、その結果受信ＣＮ比（Carrier to Noise Ratio）が向上する。
【００４２】
また、アナログ変調波を受信する場合でも電源回路の発振周波数ｆ（DD）に起因するサイドバンドスプリアスの影響を小さくでき、その結果受信ＳＮ比（Signal to Noize Ratio）が向上する。
【００４３】
＜実施の形態と発明との対応例＞
（１）第1の直流電圧（Ｖｃｃ）が入力されて前記第1の直流電圧よりも高い第２の直流電圧（Ｖｄｄ）を出力する電源回路（ＤＣ／ＤＣコンバータ１０）と、電圧制御発振器（ＶＣＯ１３）と、基準発振器（ＲＯ１５）と、前記電圧制御発振器（１３）の発振周波数（f（VCO））を電圧制御する制御回路（１６）を備えた発振回路において、前記電源回路（１０）は内部発振器（１１）とこの内部発振器（１１）の発振信号（Ｖｏ）を整流して所定電圧（Ｖｚ）を提供する整流回路（１２、１７）を含み、前記電圧制御発振器（１３）は可変容量素子（可変容量ダイオードまたは逆バイアスされた半導体のｐｎ接合１４）に印加される制御電圧（Ｖcont）によって発振周波数が変化するように構成される。
【００４４】
前記制御回路（１６）は、前記基準発振器（１５）の発振周波数（f（REF））に基づく比較周波数（例えば発振周波数f（REF）を自然数Ｒで除した分周信号：ｆ（COMP））と前記電圧制御発振器（１３）の発振周波数（f（VCO））に基づく検査周波数（例えば発振周波数f（VCO）を自然数Ｍで除した分周信号：ｆ（CHK））とを比較し、その比較結果に対応して前記制御電圧（Ｖcont）を制御する制御ループを構成する。前記可変容量素子（１４）に印加される前記制御電圧（Ｖcont）は前記電源回路（１０）の前記所定電圧（Ｖｚ）を用いて生成される。
【００４５】
ここで、Ｎを自然数としたときに、前記内部発振器（１１）の発振信号（Ｖｏ）の周波数（ｆ（DD））が前記比較周波数（ｆ（COMP））のＮ倍より高くＮ＋１倍より低くなるように構成した発振回路。
【００４６】
（２）直流電圧入力（Ｖｃｃ）で給電され第１の周波数（ｆ（DD））で発振してその発振信号を整流して前記直流電圧入力（Ｖｃｃ）より高電圧な直流電圧出力（Ｖｚ）を提供し、前記直流電圧出力（Ｖｚ）を用いた制御信号（Ｖcont）により発振周波数を制御して第２の周波数（ｆ（VCO））の発振信号（Ｖout）を出力し、前記第２の周波数（ｆ（VCO））に基づく検査周波数（ｆ（VCO）／Ｍまたはｆ（CHK））と所定の比較周波数（ｆ（REF）／Ｒまたはｆ（COMP））を比べて前記制御信号（Ｖcont）の大きさを制御する方法において、Ｎを自然数としたときに、前記第１の周波数（ｆ（DD））が前記比較周波数（ｆ（COMP））のＮ倍より高くＮ＋１倍より低くなるようにする。
【００４７】
なお、この発明は前述した実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、各実施形態は可能な限り適宜組み合わせて実施してもよく、その場合組み合わせた効果が得られる。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００４８】
１…高周波（ＲＦ）入力端子、２…可変単同調型帯域通過フィルタ、３…ＲＦ増幅器、４…可変複同調型帯域通過フィルタ、５…周波数混合器、６…発振回路（局部発振器）、７…中間周波（ＩＦ）増幅器、８…弾性表面波フィルタ、９…利得制御増幅器、１０…電源回路（ＤＣ／ＤＣコンバータ）、１１…内部発振器、１２…整流部（半波倍圧整流回路）、１３…電圧制御発振器（周波数可変発振器）、１４…可変容量ダイオード（可変容量素子）、１５…基準発振器（水晶発振器）、１６…制御回路（電圧制御発振器の制御ループを構成）、１６１…Ｍ分周回路、１６２…Ｒ分周回路、１６３…位相検波器、１６４…チャージポンプ、１６５…能動型低域通過フィルタ、１７…定電圧回路。
【特許請求の範囲】
【請求項１】
直流電圧入力が入力されて第１の周波数で発振し、その発振信号を整流して前記直流電圧入力より高電圧な直流電圧出力を出力する電源回路と、
前記直流電圧出力を用いた制御信号により発振周波数が制御され、第２の周波数の発振信号を出力する周波数可変発振器と、
第３の周波数で発振する基準発振器と、
前記第２の周波数に基づく検査周波数と前記第３の周波数に基づく比較周波数を比べて前記周波数可変発振器の前記制御信号の大きさを制御する制御回路とを備え、
Ｎを自然数としたときに、前記第１の周波数が前記比較周波数のＮ倍より高くＮ＋１倍より低くなるように構成した発振回路。
【請求項２】
第1の直流電圧が入力されて前記第1の直流電圧よりも高い第２の直流電圧を出力する電源回路と、電圧制御発振器と、基準発振器と、前記電圧制御発振器の発振周波数を電圧制御する制御回路を備えた発振回路において、
前記電源回路は、内部発振器と、この内部発振器の発振信号を整流して所定電圧を提供する整流回路を含み、
前記電圧制御発振器は、可変容量素子に印加される制御電圧によって発振周波数が変化するように構成され、
前記制御回路は、前記基準発振器の発振周波数に基づく比較周波数と前記電圧制御発振器の発振周波数に基づく検査周波数とを比較し、その比較結果に対応して前記制御電圧を制御する制御ループを構成し、
前記可変容量素子に印加される前記制御電圧は前記電源回路の前記所定電圧を用いて生成され、
Ｎを自然数としたときに、前記内部発振器の発振信号の周波数が前記比較周波数のＮ倍より高くＮ＋１倍より低くなるように構成した発振回路。
【請求項３】
前記内部発振器の発振信号の周波数が前記比較周波数の１０倍未満である請求項２に記載の発振回路。
【請求項４】
前記内部発振器の発振信号の周波数が１ＭＨｚ以上である請求項３に記載の発振回路。
【請求項５】
請求項１ないし請求項４のいずれか1項に記載の発振回路を局部発振器として持つスーパーヘテロダイン受信機。
【請求項６】
請求項１ないし請求項４のいずれか1項に記載の発振回路を持ち、デジタル変調された信号およびアナログ変調された信号のうちの少なくとも１つを受信する装置。
【請求項７】
直流電圧入力で給電されて第１の周波数で発振し、その発振信号を整流して前記直流電圧入力より高電圧な直流電圧出力を提供し、
前記直流電圧出力を用いた制御信号により発振周波数を制御して第２の周波数の発振信号を出力し、
前記第２の周波数に基づく検査周波数と所定の比較周波数を比べて前記制御信号の大きさを制御する方法において、
Ｎを自然数としたときに、前記第１の周波数が前記比較周波数のＮ倍より高くＮ＋１倍より低くなるように構成した発振方法。
【請求項１】
直流電圧入力が入力されて第１の周波数で発振し、その発振信号を整流して前記直流電圧入力より高電圧な直流電圧出力を出力する電源回路と、
前記直流電圧出力を用いた制御信号により発振周波数が制御され、第２の周波数の発振信号を出力する周波数可変発振器と、
第３の周波数で発振する基準発振器と、
前記第２の周波数に基づく検査周波数と前記第３の周波数に基づく比較周波数を比べて前記周波数可変発振器の前記制御信号の大きさを制御する制御回路とを備え、
Ｎを自然数としたときに、前記第１の周波数が前記比較周波数のＮ倍より高くＮ＋１倍より低くなるように構成した発振回路。
【請求項２】
第1の直流電圧が入力されて前記第1の直流電圧よりも高い第２の直流電圧を出力する電源回路と、電圧制御発振器と、基準発振器と、前記電圧制御発振器の発振周波数を電圧制御する制御回路を備えた発振回路において、
前記電源回路は、内部発振器と、この内部発振器の発振信号を整流して所定電圧を提供する整流回路を含み、
前記電圧制御発振器は、可変容量素子に印加される制御電圧によって発振周波数が変化するように構成され、
前記制御回路は、前記基準発振器の発振周波数に基づく比較周波数と前記電圧制御発振器の発振周波数に基づく検査周波数とを比較し、その比較結果に対応して前記制御電圧を制御する制御ループを構成し、
前記可変容量素子に印加される前記制御電圧は前記電源回路の前記所定電圧を用いて生成され、
Ｎを自然数としたときに、前記内部発振器の発振信号の周波数が前記比較周波数のＮ倍より高くＮ＋１倍より低くなるように構成した発振回路。
【請求項３】
前記内部発振器の発振信号の周波数が前記比較周波数の１０倍未満である請求項２に記載の発振回路。
【請求項４】
前記内部発振器の発振信号の周波数が１ＭＨｚ以上である請求項３に記載の発振回路。
【請求項５】
請求項１ないし請求項４のいずれか1項に記載の発振回路を局部発振器として持つスーパーヘテロダイン受信機。
【請求項６】
請求項１ないし請求項４のいずれか1項に記載の発振回路を持ち、デジタル変調された信号およびアナログ変調された信号のうちの少なくとも１つを受信する装置。
【請求項７】
直流電圧入力で給電されて第１の周波数で発振し、その発振信号を整流して前記直流電圧入力より高電圧な直流電圧出力を提供し、
前記直流電圧出力を用いた制御信号により発振周波数を制御して第２の周波数の発振信号を出力し、
前記第２の周波数に基づく検査周波数と所定の比較周波数を比べて前記制御信号の大きさを制御する方法において、
Ｎを自然数としたときに、前記第１の周波数が前記比較周波数のＮ倍より高くＮ＋１倍より低くなるように構成した発振方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１０−２０６２８２（Ｐ２０１０−２０６２８２Ａ）
【公開日】平成２２年９月１６日（２０１０．９．１６）
【国際特許分類】
【出願番号】特願２００９−４６８７０（Ｐ２００９−４６８７０）
【出願日】平成２１年２月２７日（２００９．２．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年９月１６日（２０１０．９．１６）
【国際特許分類】
【出願日】平成２１年２月２７日（２００９．２．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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