【課題】通信装置、位相同期ループ、移動体および通信方法を提供すること。
【解決手段】受信信号の同期保持を行うための位相同期ループ２５４を備え、前記位相同期ループは、ｎ次の位相同期ループ用の回路構成ｎを包含する、ｍ次の位相同期ループ用の回路構成ｍ（ｍ＞ｎ）、を有するループフィルタ１０９と、前記ループフィルタにおいて有効化される回路構成を、前記回路構成ｎと前記回路構成ｍとで切替える切替部と、を含む、通信装置。 （もっと読む）

【課題】局部発振周波数を制御する制御電圧を得る際に用いられる電源回路（ＤＣ／ＤＣコンバータ）の内部発振周波数に起因する障害を回避する。
【解決手段】電源回路１０と電圧制御発振器１３と基準発振器１５と電圧制御発振器の発振周波数f（VCO）を電圧制御する制御回路１６を備える。電源回路１０は内部発振器１１の発振信号Ｖｏから所定電圧Ｖｚを提供する。電圧制御発振器１３は可変容量ダイオード１４に印加される制御電圧Ｖcontによって発振周波数が変化する。制御回路１６は、基準発振器１５の発振周波数f（REF）に基づく比較周波数ｆ（COMP）とf（VCO）に基づく検査周波数ｆ（CHK）との比較結果によりＶcontを制御する。Ｖcontは所定電圧Ｖｚを用いて生成される。ここで、Ｎを自然数としたときに、内部発振器１１の発振周波数ｆ（DD）が比較周波数ｆ（COMP）のＮ倍より高くＮ＋１倍より低くなるようにする。 （もっと読む）

【課題】 構成を簡易にし、同期クロックのずれを小さくしたタイミングリカバリー回路を提供する。
【解決手段】 クロック入力信号に対するデータ入力信号の位相差を検出して位相差信号を出力すると共に異常時に異常信号を出力し、データ入力信号に特定期間変化がない場合に擬似信号を供給する位相比較器１００と、ＶＣＸＯ１０９の制御電圧の中間値若しくはその付近の値の電圧が定電圧として供給され、平滑化された位相差信号と定電圧とを比較し、両信号の差分によりクロック入力信号に対するデータ入力信号の位相が進んでいる場合は位相を遅らせる制御電圧を、位相が遅れている場合は位相を進める制御電圧をＶＣＸＯ１０９に出力するオペアンプ１０５と、オペアンプ１０５の位相差信号の入力端子とＶＣＸＯ１０９の入力端子との接続を、異常信号によりオンにするスイッチ１０４とを有するタイミングリカバリー回路である。 （もっと読む）

【課題】ループフィルタ出力での基準周波数成分を十分に落とせ、かつ、ＰＬＬループ内の位相余裕を確保できるＰＬＬ回路の提供。
【解決手段】本発明のＰＬＬ回路は、電気信号により発振周波数が制御される周波数発振器（ＶＣＯまたはＩＣＯ）１３からの出力信号が高域通過フィルタ（ＨＰＦ）１４を介して位相検波器１１の一方の入力端子に入力され、位相比較器１１の他方の入力端子には基準周波数が入力され、前記位相比較器１１の出力信号はループフィルタ１２を介して、その直流成分を前記電気信号として周波数発振器１３を制御する。 （もっと読む）

【課題】局部発振器の周波数ドリフトが大きい場合、及び、周波数同期部の周波数検出精度があまり高くない場合においても、伝送品質を劣化させることなく、高速かつ安定的に搬送波との同期を確立する。
【解決手段】位相同期部５２は、周波数同期部５１による周波数同期処理後の残留周波数誤差Δf'を検出し、周波数同期部５１に帰還させる。周波数同期部５１は、収束判定回路８２からの収束ステートを監視し、残留周波数誤差Δf'が収束したタイミングにおいて、位相同期部５２からの残留周波数誤差Δf'に対する周波数引き込みを行う。本発明は、例えば、無線デジタル通信などの搬送波同期回路に適用できる。 （もっと読む）

【課題】タイミングジッタをより低く抑えて安定したクロックパルスを得る。
【解決手段】水平・垂直同期分離回路１０から分離出力された水平及び垂直同期信号に基づき、Ｖブランキング期間中の水平位相変動の比較的大きな期間である連続した５Ｈの水平同期期間においては、各水平同期期間に対応して発生させるサンプリングパルス信号をマスク処理し、このマスク処理されたサンプリングパルス信号に基づいてＶＣＯ発振回路５０の発振周波数を電圧制御するようにした。 （もっと読む）

【課題】位相同期回路において、発振回路の周波数変換ゲインのばらつきに起因する帯域やダンピングファクタのばらつきの発生を防止する。
【解決手段】ゲイン特性情報取得部１０７Ａは、判定基準周波数ｆ１，ｆ２を使って、初期電流Ｉini と各周波数で発振させるための周波数制御電流Ｉosciとを合成して電流制御発振部１０１Ａに供給しながら、実動時の電流制御発振部１０１Ａの周波数変換ゲインＫcco を規定する判定基準周波数ｆ１，ｆ２の各発振制御信号Ｉosci_1，Ｉosci_2の差の情報（Ｉout_2 ）を測定し、そのデータを周波数比較結果保持部１７２_2に記憶しておく。位相同期動作時には、周波数比較結果保持部１７２_2に記憶しておいた周波数比較結果ｆcompのデータＤ（ｆ２）に基づく制御電流Ｉcpcnt を補正信号として使って、周波数変換ゲインＫcco のばらつきが相殺されるように駆動部１０４Ｚを制御する。 （もっと読む）

【課題】入力信号と帰還信号との位相同期を行う位相同期回路に関し、簡単な構成で位相同期引込みの迅速化を図る。
【解決手段】入力信号と電圧制御発振器３の出力又は分周した帰還信号との位相比較を行うチャージポンプを含む位相比較器１と、この位相比較器１の出力信号を、演算増幅器ＯＰ１からなるローパスフィルタ２を介して電圧制御発振器３の制御電圧とし、この電圧制御発振器３の出力信号又は分周した信号を帰還信号とする位相同期回路に於いて、ローパスフィルタ２を構成する演算増幅器ＯＰ１の参照電圧Ｖｒｅｆを、この演算増幅器ＯＰ１と位相比較器１との間に流れる電流が増加する方向に制御して、電圧制御発振器３の制御電圧Ｖｃｏｎｔを位相引込方向に変化させる手段を備えている。 （もっと読む）

【解決手段】 ループフィルタは、第１及び第２の信号経路７２０,７３０、演算増幅器（オペアンプ）７３６及び雑音除去経路７４０を含む。第１の信号経路７２０は、第１の信号に第１の伝達関数を供給する。第２の信号経路７３０は、第２の信号に第２の伝達関数を供給する。第２の信号は、第１の信号のスケール化バージョンである。キャパシタ７３４は、因子アルファだけ小さくスケールされる。オペアンプは、第１及び第２の信号経路に結合され、オペアンプ雑音を有する制御信号ＶＣＴＲＬを生成するために第１及び第２の信号経路からの信号を合計することを容易にするように形成される。雑音除去経路７４０は、オペアンプに結合され、制御信号中のオペアンプ雑音を相殺するのに使用される雑音除去信号ＶＣＴＲＬを生成する。制御信号ＶＣＴＲＬ及び雑音消去信号ＶＮは、電圧制御発振器（ＶＣＯ）内に含まれるバリキャップ７５０の各ノードに適用される。 （もっと読む）

【課題】位相比較器のフリップフロップ間の誤差に起因するスプリアスを抑圧することができる位相同期ループ形周波数シンセサイザを得ることを目的とする。
【解決手段】位相比較器３３から出力された位相比較信号Ｄ_nu（ｔ）を第１の利得値α_nuで電圧増幅するとともに、その位相比較器３３から出力された位相比較信号Ｄ_nd（ｔ）を第１の利得値α_nuと異なる第２の利得値α_ndで電圧増幅し、電圧増幅後の位相比較信号Ｄ_nu（ｔ）と電圧増幅後の第２の位相比較信号Ｄ_nd（ｔ）との差分信号を出力する減算回路３３を設ける。 （もっと読む）

【課題】経時変化や温度変化に拘らず、常に最適なタイミングの調整をすることが可能な位相制御回路を実現する。
【解決手段】位相を制御する位相制御回路において、クロック信号を遅延する可変遅延回路と、遅延されたクロック信号がクロック入力端子に入力され、データ信号がデータ入力端子に入力される第１のフリップフロップ回路と、データ信号がクロック入力端子に入力され、遅延されたクロック信号がデータ入力端子に入力される第２のフリップフロップ回路と、第２のフリップフロップ回路の出力信号に基づいて可変遅延回路の遅延量を制御する積分回路とを備える。 （もっと読む）

フィルタ内のオンチップ部品サイズを低減するデュアルチャージポンプおよび対応する二重信号経路を有し、低減されたループフィルタ部品を備えた位相ロックループ（ＰＬＬ）。二重経路は、電圧制御発振器内のデュアルバラクタを介して有利に結合され、ループフィルタ部品をさらに低減する。ＰＬＬは、二重経路構成を加算するために通常用いられる回路によってもたらされるノイズの欠点をなくす。
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【課題】 ＰＬＬ回路の内部のローパスフィルタを構成する回路素子、特に静電容量の値を小さくすることによって、ローパスフィルタをチップに内蔵化可能とする。
【解決手段】 位相比較器の後段に２つのチャージポンプ回路を備えるＰＬＬ回路内で用いられるアクティブフィルタが、一方のチャージポンプ回路の出力とアースとの間に接続される第１の回路要素と、他方のチャージポンプ回路の出力とアースとの間に接続される第２の回路要素と、第１、第２の回路要素のそれぞれの両端の電圧を加算する電圧加算器とを備える。 （もっと読む）

２つの信号間（１１８および１２０）の位相、周波数、および到達時間の差分を検出するシステムおよび方法であって、遅延およびジッタを最小にし、２つの信号（１１８および１２０）が実質的に同一であったときでも安定して動作する。システムは、２つのシングルエンド型チャージポンプ（１８８）、位相周波数検出（ＰＦＤ）回路（２８０）を含む。極性判定フリップフロップに供給される基準信号が、同期化される信号に対して先行しているとき第１ＰＦＤは安定している。極性判定回路に供給され同期化される信号が、基準信号に対して先行しているとき第２相補ＰＦＤ回路は安定しているが、反転極性出力を有する。極性選択論理回路（２８４）は、選択されたＰＦＤの極性判定もしくは非極性判定フリップフロップの活性化の間の遅延によって決定される期間において、最初に活性化されたＰＦＤが極性を制御することを保証する。
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【課題】 ＰＬＬ回路において、速やかに正確に発振周波数を目標周波数にロックする。
【解決手段】 入力信号の電圧に応じて出力信号の周波数Fvcoを制御するＶＣＯ１０と、ローカル発振器１２の生成するローカル信号と出力信号とを混合器１４により混合した信号を１／Ｎ分周するループ内分周器１８と、基準信号発振器２０の出力する基準信号を１／Ｒ分周する基準分周器２２と、ループ内分周器１８の出力と基準分周器２２の出力との位相差に応じた信号を出力する位相比較器３０と、低周波成分を通過させてＶＣＯ１０に与えるループフィルタ５０と、Fvcoが目標値FtになるためにＶＣＯ１０に与えるべき入力信号の電圧Vtとループフィルタ５０の出力との差分を出力する減算器６６と、位相比較器３０の出力また減算器６６の出力をループフィルタ５０に与えるスイッチ４２、４４とを備える。 （もっと読む）

【課題】 入力信号と比較信号との位相比較により位相同期化する位相同期回路に関し、ピークジッタの抑圧を図る。
【解決手段】 入力信号ＩＮと比較信号ＣＯＭＰとの位相を比較する位相比較器１と、この位相比較器１の比較出力信号を入力するチャージポンプ２と、このチャージポンプ２の出力信号を入力するループフィルタ３と、このループフィルタ３の出力信号を制御電圧として入力する電圧制御発振器４とを含む位相同期回路に於いて、チャージポンプ３と電圧制御発振器４との間に、制御電圧を、位相比較器１の不感帯の外で位相同期状態となるようにシフトする電圧シフト回路６を設けた。 （もっと読む）

【課題】 アナログ（特に能動型）ループフィルタのオフセットを自動的に補正して同期クロックまたは周波数の安定性および精度を向上させる。
【解決手段】 このＰＬＬ回路は、能動型ループフィルタ３０を有する一般的なＰＬＬ回路の構成に加えて、周波数比較回路４２、ＤＡＣ制御回路４４およびＤＡＣ（ディジタル−アナログ変換器）４６を備える。オフセット計測モード中は、位相誤差信号生成部（１２，１４）および周波数誤差信号生成部（１８，２０）のそれぞれの出力を切り、オフセット計測同期ループ（４２，４４，４６，３０，４０）において同期を確立させ、そのときのオフセット補正コードＥＤ_Sを同定して保持する。定常モードでは、ＤＡＣ制御回路４４がオフセット補正コードＥＤ_SをＤＡＣ４６に入力し、ＤＡＣ４６がオフセット補正信号ＥＡ_Sをループフィルタ３０に与える。 （もっと読む）

【課題】 Transient Wander成分(入力位相跳躍成分)のみを自動検出し、出力位相を入力位相変動前の位相に立て直す。
【解決手段】 Phase build-out Detector部300は、PLL部100の入力位相を監視し、Transient Wander成分(入力位相跳躍成分)とCycle Wander成分(周期的な位相雑音成分)を同時に検出し、Transient Wander成分のみが検出された場合に、Phase build-out Actuator部200でPLL部のPhase Detector部101、Digital Amp1部102及びDigital Filter部103をリセットし、出力位相を入力位相変動前の位相に立て直す。このとき、同時に検出されるCycle Wander成分に対しては位相の立て直しを行わない。 （もっと読む）