ＰＬＬ回路及びそれを用いた周波数設定回路
【課題】ループフィルタ出力での基準周波数成分を十分に落とせ、かつ、ＰＬＬループ内の位相余裕を確保できるＰＬＬ回路の提供。
【解決手段】本発明のＰＬＬ回路は、電気信号により発振周波数が制御される周波数発振器（ＶＣＯまたはＩＣＯ）１３からの出力信号が高域通過フィルタ（ＨＰＦ）１４を介して位相検波器１１の一方の入力端子に入力され、位相比較器１１の他方の入力端子には基準周波数が入力され、前記位相比較器１１の出力信号はループフィルタ１２を介して、その直流成分を前記電気信号として周波数発振器１３を制御する。
【解決手段】本発明のＰＬＬ回路は、電気信号により発振周波数が制御される周波数発振器（ＶＣＯまたはＩＣＯ）１３からの出力信号が高域通過フィルタ（ＨＰＦ）１４を介して位相検波器１１の一方の入力端子に入力され、位相比較器１１の他方の入力端子には基準周波数が入力され、前記位相比較器１１の出力信号はループフィルタ１２を介して、その直流成分を前記電気信号として周波数発振器１３を制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路とそれを用いたフィルタ回路の周波数設定回路に関し、特に、半導体集積回路上に形成されるＰＬＬ回路とそれを用いたＯＴＡ（operational transcondactance amplifier）と容量から構成されるｇｍ−Ｃフィルタ回路の周波数設定回路に関する。
【背景技術】
【０００２】
図１に、従来のＰＬＬ回路を示す。典型的なＰＬＬ回路は、３つのファンクション・ブロックから構成される。すなわち、電圧制御周波数発振器(ＶＣＯ：voltage-controlled oscillator)２０３、位相検波器（ＰＤ：phase detector）２０１、ループフィルタ（ＬＰ：loop filter）２０２である。
【０００３】
位相検波器（ＰＤ）２０１は電圧制御周波数発振器(ＶＣＯ)２０３の出力と入力信号の位相差を検出し、位相誤差に比例する信号を生成する。位相検波器（ＰＤ：phase detector）は、位相検出器あるいは位相比較器ともいう。
【０００４】
位相検波器（ＰＤ）２０１の出力には直流成分と交流成分が含まれる。ここで直流成分は蓄積され、交流成分はループフィルタ（ＬＰ）２０２で取り除かれる。
【０００５】
ループフィルタ（ＬＰ）２０２の出力は直流信号に近く、電圧制御周波数発振器(ＶＣＯ)２０３に供給される。このほぼ直流制御電圧が、ＶＣＯ２０３と入力信号間の位相誤差を減らす方向にＶＣＯ２０３の発振周波数を変化させる。
【０００６】
線形ＰＬＬ回路モデルは、図２のように示される。
【０００７】
図２において、制御理論に基づくと、ＰＬＬ回路の閉ループ伝達関数H(s)は次式(1)のように定義される。
【０００８】
ここで、
Kd[V/rad]は位相検波器（ＰＤ）の利得であり、
F(s)はループフィルタ（ＬＰ）の伝達関数であり、
K0[rad/s-V]はＶＣＯのゲインファクタである。
【０００９】
さらに、位相伝達関数を追加して、位相誤差伝達関数He(s)は次式(2)のように定義される。
【００１０】
従来、この種の電圧制御周波数発振器（ＶＣＯ）、あるいは電流制御周波数発振器（ＩＣＯ）を用いたＰＬＬ回路においては、電圧制御周波数発振器（ＶＣＯ）、あるいは電流制御周波数発振器（ＩＣＯ）で位相が９０°遅れ、さらに、位相検出器の出力に挿入されるループフィルタでも位相が遅れるために、安定なＰＬＬ回路を実現するために、ループフィルタには、ラグリード（ｌａｇ ｌｅａｄ）フィルタを用いてループ内の位相余裕を持たせていた。
【００１１】
ＰＬＬループは、負帰還回路であるために、ループ内での位相のズレは、−１８０°から１８０°の間に収まる必要がある。この範囲を超えると、負帰還が正帰還に変わり、ＰＬＬが組めなくなるからである。
【００１２】
あるいは、ラグリード（ｌａｇ ｌｅａｄ）フィルタを、パッシブタイプ（図３（ａ））をアクティブタイプ（図３（ｂ））や、あるいはアクティブＰＩ（比例積分）フィルタ（図３（ｃ））に変更する程度の選択しかなかった。
【００１３】
しかし、実用上は交流成分を取り除きたいために、制御電圧の信号路とグランド間にループフィルタのラグリード（ｌａｇ ｌｅａｄ）フィルタに用いた容量値よりも十分に小さな容量値を追加している場合も多く見受けられる。
【００１４】
図３（ａ）に示したパッシブラグリードフィルタの場合にその伝達関数Ｆ（ｓ)は
となる。ただし、τ1＝R1C、τ2＝R2Cである。
【００１５】
図３（ｂ）に示したアクティブラグリードフィルタの場合にその伝達関数Ｆ（ｓ)は
となる。ただし、τ1＝R1C1、τ2＝R2C2、Ka＝C1/C2である。
【００１６】
図３（ｃ）に示したアクティブＰＩフィルタの場合にその伝達関数F(s)は
となる。ただし、τ1＝R1C、τ2＝R2Cである。
【００１７】
図３（ａ）に示したパッシブラグリードフィルタの場合に、(1)式と(3)式から、H(s)は
【００１８】
図３（ａ）に示したパッシブラグリードフィルタの場合に、(2)式と(3)式から、He(s)は
【００１９】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、それぞれ(8)式と(9)式と表わされる。
【００２０】
【００２１】
図３（ｂ）に示したアクティブラグリードフィルタの場合にＨ（ｓ）は
【００２２】
図３（ｂ）に示したアクティブラグリードフィルタの場合にHe(s)は
【００２３】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、それぞれ(12)式と(13)式と表わされる。
【００２４】
【００２５】
図３（ｃ）に示したアクティブＰＩフィルタの場合にH(s)は
【００２６】
図３（ｃ）に示したアクティブＰＩフィルタの場合にHe(s)は
【００２７】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、それぞれ(16)式と(17)式と表わされる。
【００２８】
【００２９】
ここで、ωnとζはＰＬＬ回路の特性を決める重要なパラメータである。
【００３０】
もし、KdK0>>ωn、あるいはKdKaK0>>ωnであるならば、このＰＬＬシステムは高利得ループであると言われる。
【００３１】
最も一般的なＰＬＬは追従性を良くするために高利得ループである。高利得ループであれば、(6)式、(10)式は次式で近似される。また、時定数が大きな値であり、1<<τ1であれば(14)式も次式で近似される。
【００３２】
図４に、(14)式と、(6)式、(10)式の高利得ループ時の近似式である(18)式に示された閉ループ伝達関数の振幅特性を示す。特性(a)、(b)、(c)、(d)、(e)は、それぞれ、ダンピングファクタζの値が0.1、0.25、0.5、0.7071、1の閉ループ伝達関数H(s)の振幅特性である。なお、横軸は規格化周波数ω/ωn、縦軸は振幅値である。
【００３３】
ダンピングファクタζを0.1から1まで変化されても、ω/ωn＝√2 の時に、オーバーシュートしていた振幅値が全て1となっており、ω/ωn＞√2の範囲では振幅値が1より小さくなっていく。
【００３４】
しかし、高利得ループであっても、パッシブラグリードフィルタ、アクティブラグリードフィルタ、アクティブPIフィルタのいずれの場合においても、(7)式、(11)式、(15)式で示された位相誤差伝達関数He(s)を
と近似する必要はないかもしれない。
【００３５】
(7)式、(11)式、(15)式で示された位相誤差伝達関数He(s)のそれぞれの分母には、s2の項の他にsの項が含まれている。
【００３６】
このsの項を無視した場合に、(7)式、(11)式、(15)式で示された位相誤差伝達関数He(s) は(19)式になる。
【００３７】
τ1、τ1＋τ２の値が大きな値（1<<τ1、1<<τ1＋τ２）であれば、sの項は無視できて(19)式で近似されるが、τ1、τ1＋τ２の値が小さな値であっても、(19)式からズレるだけである。
【００３８】
参考までに、図５に、(19)式で示される近似式を、位相誤差伝達関数He(s)の代わりとしてその振幅特性を示す。
【００３９】
伝達関数の分母のsの最高次数は２であるから、２次ループとして知られている。
【００４０】
また、良く知られているように、(18)式で示されるループ伝達関数H(jω)の振幅特性｜H(jω)｜は２次ＬＰＦ(low pass filter)特性を持ち、(7)式、(11)式は(15)式で示された位相誤差伝達関数He(ｊω) の振幅特性｜He(jω)｜や(19)式で示される位相誤差伝達関数He(ｊω) の振幅特性｜He(jω)｜は２次ＨＰＦ(high pass filter)特性を持つ。
【００４１】
したがって、伝達関数H(s)は−3dBカットオフ周波数ω-3dBを持つ。ω-3dBはＰＬＬ回路の閉ループ帯域を表わす。
【００４２】
高利得ループにおいて、
に設定し、ωについて解くと、
と求められる。
【００４３】
次に、従来のＶＣＦ(voltage-controlled filter)を用いたＰＬＬ回路について説明する。
【００４４】
ただし、これまでＶＣＦを用いたＰＬＬ回路の動作原理の説明が記載されたテキストを見たことはあるが、どうしてもその記載されたようには動かない。
【００４５】
実際の動作に照らし合わせて、本明細書で改めて、ＶＣＦを用いたＰＬＬ回路を詳しく説明することとする（以下は本発明者による解析結果である）。
【００４６】
これまでのＶＣＦを用いたＰＬＬ回路は、図６に示される。実際には、図６において、位相器に用いている１次ＬＰＦ（Phase Shifter）２０４は、制御電圧で周波数特性、具体的にはカットオフ周波数が可変されるから、図１に示したＶＣＯ回路と同様に、ＶＣＦを用いたＰＬＬ回路の線形モデルは、図７のように示される。
【００４７】
したがって、図２の場合と同様に考えて良い。すなわち、制御理論に基づくと、ＰＬＬ回路の閉ループ伝達関数は次のように定義される。
【００４８】
ここで、
Kd[V/rad]はＰＤの利得であり、
F(s)はループフィルタの伝達関数であり、
K0[rad/s-V]はフィルタのゲインファクタである。
ただし、１次ＬＰＦ２０４の伝達関数はK0/(s＋ω0)としている。
【００４９】
さらに、位相伝達関数を追加して、位相誤差伝達関数は次式(22)のように定義される。
【００５０】
従来、この種の電圧制御１次ローパスフィルタ(ＶＣＦ)、あるいは電流制御１次ローパスフィルタ(ICF)を用いたＰＬＬ回路においては、電圧制御１次ローパスフィルタ(ＶＣＦ)、あるいは電流制御１次ローパスフィルタ(ICF)で位相が９０°遅れ、さらに、位相検出器（ＰＤ）の出力に挿入されるループフィルタ（ＬＰ）でも位相が遅れるために、安定なＰＬＬ回路を実現するために、ループフィルタにはラグリード(lag lead)フィルタを用いてループ内の位相余裕を持たせていた。
【００５１】
ＰＬＬループは負帰還回路であるために、ループ内での位相のズレは−１８０°から１８０°の間に収まる必要がある。この範囲を超えると負帰還が正帰還に変わり、ＰＬＬが組めなくなるからである。
【００５２】
あるいは、ラグリード（lag lead）フィルタを、パッシブタイプ（図３（ａ））をアクティブタイプ（図３（ｂ））や、あるいはアクティブＰＩフィルタ（図３（ｃ））に変更する程度の選択しかなかった。
【００５３】
しかし、実用上は交流成分を取り除きたいために、制御電圧の信号路とグランド間にループフィルタのラグリード（lag lead）フィルタに用いた容量値よりも十分に小さな容量値を追加している場合も多く見受けられる。
【００５４】
また、位相が１次ローパスフィルタで必ず０°〜９０°遅れるから、０°〜９０°の間の位相遅れでロックが掛かるように、ＰＬＬループを設定する必要がある。
【００５５】
図３（ａ）に示したパッシブラグリードフィルタの場合にF(s)は
となる。ただし、τ1＝R1C、τ2＝R2Cである。
【００５６】
図３（ｂ）に示したアクティブラグリードフィルタの場合にF(s)は
となる。ただし、τ1＝R1C1、τ2＝R2C2、Ka＝C1/C2である。
【００５７】
図３（ｃ）に示したアクティブPIフィルタの場合にF(s)は
となる。ただし、τ1＝R1C、τ2＝R2Cである。
【００５８】
図３（ａ）に示したパッシブラグリードフィルタの場合にH(s)は
【００５９】
図３（ａ）に示したパッシブラグリードフィルタの場合にHe(s)は
【００６０】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、
と表わされる。
【００６１】
図３（ｂ）に示したアクティブラグリードフィルタの場合にH(s)は
【００６２】
図３（ｂ）に示したアクティブラグリードフィルタの場合にHe(s)は
【００６３】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、それぞれ、
と表わされる。
【００６４】
図３（ｃ）に示したアクティブPIフィルタの場合にH(s)は
【００６５】
図３（ｃ）に示したアクティブPIフィルタの場合にHe(s)は
【００６６】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、
と表わされる。
【００６７】
ここで、ωnとζはＰＬＬ回路の特性を決める重要なパラメータである。
【００６８】
もし、KdK0>>ωn、あるいはKdKaK0>>ωnであるならば、このＰＬＬシステムは高利得ループであると言われる。
【００６９】
最も一般的なＰＬＬは追従性を良くするために高利得ループである。
【００７０】
高利得ループであっても、低利得ループであっても、ωn>>ω0、また、時定数が大きな値であり、1<<τ1、1<<τ1＋τ2であるから、(26)式、(30)式、(34)式は次式で近似される。
【００７１】
図８に、(26)式、(30)式、(34)式の高利得ループ時の近似式である(38)式に示された閉ループ伝達関数の振幅特性を示す。
【００７２】
また、高利得ループであっても、低利得ループであっても、パッシブラグリードフィルタ、アクティブラグリードフィルタ、アクティブPIフィルタのいずれの場合においても、時定数が大きな値であり、1<<τ1、1<<τ1＋τ2であるから、(27)式、(31)式、(35)式で示された位相誤差伝達関数He(s)を
と近似することができる。
【００７３】
(27)式、(31)式、(35)式で示された位相誤差伝達関数He(s)のそれぞれの分母にはs2の項の他にsの項が含まれている。
【００７４】
このsの項を無視した場合に、(27)式、(31)式、(35)式で示された位相誤差伝達関数He(s) は(39)式になる。
【００７５】
時定数τ1、τ1＋τ２の値が大きな値（1<<τ1、1<<τ1＋τ２）であれば、sの項は無視できて(39)式で近似されるが、τ1、τ1＋τ２の値が小さな値であっても、(39)式からズレるだけである。
【００７６】
参考までに、図９に、(39)式で示される近似式を位相誤差伝達関数He(s)の代わりとしてその振幅特性を示す。
【００７７】
伝達関数の分母のsの最高次数は２であるから、２次ループとして知られている。
【００７８】
また、良く知られているように、(38)式で示されるループ伝達関数H(jω)の振幅特性｜H(jω)｜は２次ＬＰＦ特性を持ち、(27)式、(31)式、(35)式で示された位相誤差伝達関数He(ｊω) の振幅特性｜He(jω)｜や(39)式で示される位相誤差伝達関数He(ｊω) の振幅特性｜He(jω)｜は２次ＨＰＦ特性を持つ。
【００７９】
したがって、伝達関数H(s)は−3dBカットオフ周波数ω-3dBを持つ。ω-3dBはＰＬＬ回路の閉ループ帯域を表わす。
【００８０】
高利得ループにおいて、
に設定し、ωについて解くと、−3dBカットオフ周波数ω-3dBは
と求められる。
【００８１】
従来、この種のＰＬＬ回路とそれを用いたｇｍ−Ｃフィルタ回路の周波数設定回路は、例えば、非特許文献１(F. Krummenacher and N. Joehl, "A 4-MHz CMOS Continuous-Time Filters with On-Chip Automatic Tuning." IEEE J. Solid-State Circuits, Vol. SC-23, No. 3, pp. 750-758, June 1988.)の記載が参照される。
【００８２】
非特許文献１の回路は、図１０に示すように、ＯＴＡと容量で構成されたｇｍ−Ｃマスタフィルタ回路３０１をＶＣＯ回路（ｇｍ−Ｃ ＶＣＯ）としてＰＬＬ回路を組み、ＰＤ３０３、ＬＰＦ３０４を介してＶＣＯ回路の出力と基準周波数ｆＲＥＦとの位相差に応じた直流電圧である制御電圧ＶＣＯＮを得て、基準周波数ｆＲＥＦとＶＣＯ発振周波数とが等しくなるように、ＶＣＯ回路内のｇｍ−Ｃマスタフィルタ回路を構成しているＯＴＡのトランスコンダクタンスｇｍ値を制御し、同一の制御電圧ＶＣＯＮでｇｍ−Ｃスレーブフィルタ回路３０２を構成しているＯＴＡのトランスコンダクタンスｇｍ値を制御し、もって所定の周波数特性となるように設定している。このチューニングシステムは良く用いられている。
【００８３】
図１０において、ＶＣＯ回路（ｇｍ−Ｃ ＶＣＯ）は、２次ＢＰＦ(band pass filter)回路を用いてＢＰＦ出力信号をＢＰＦ入力信号に帰還させている。したがって、ＶＣＯ回路の発振周波数はＢＰＦの中心周波数となるが、安定に発振する条件が必要であり、負性抵抗−Rを実現するための非線形抵抗を備える必要がある。
【００８４】
また、条件のばらつきで発振周波数が変化することにもなり、一般にはばらつき範囲が広くなる。
【００８５】
元々、ｇｍ−Ｃマスタフィルタ回路（ｇｍ−Ｃ ＶＣＯ）３０１でのオシレーション機能と、ｇｍ−Ｃスレーブフィルタ回路（ｇｍ−Ｃフィルタ）３０２でのフィルタリング機能とは異なった現象であり、両者において一致性が高まるとは考え難い。
【００８６】
したがって、ｇｍ−Ｃマスタフィルタ回路（ｇｍ−Ｃ ＶＣＯ）３０１とｇｍ−Ｃスレーブフィルタ回路３０２とをそれぞれフィルタリング機能としたら、両者における一致性が高まると考えられる。
【００８７】
すなわち、非特許文献２(V. Gopinathan, Y. P. Tsividis, K.-S. Tan, and R. K. Hester, " Design Considerations for High-Frequency Continuous-Time Filters and Implementation of an Antialiasing Filter for Digital Video." IEEE J. Solid-State Circuits, Vol. 25, No. 6, pp. 1368-1378, Dec. 1990.) に記載されているように、ＰＬＬ回路にＶＣＦを用いるやり方である。
【００８８】
その具体的な回路例として、図１１に示したＰＬＬ回路を用いて、ＯＴＡと容量で構成されたｇｍ−Ｃマスタフィルタ回路１０１を１次ＬＰＦ（１次ｇｍ−Ｃ ＬＰＦ）とした０°〜９０°位相器として用い、ＸＮＯＲ（排他的否定論理和）回路１０５を位相検出器として、ループフィルタ（１次ＬＰＦ）１０７を介して２つの入力信号の位相差に応じた直流電圧を得、制御電圧を可変してＯＴＡのｇｍ（トランスコンダクタンス）値を可変し、入力される基準周波数との位相差が０°〜９０°内の設定値、例えば、本発明者と同一発明者による特許文献１（特開２００５−３２８２７２号公報）では、４５°とすることで、ｇｍ−Ｃフィルタ回路１０２のカットオフ周波数を所定の値に設定していた。
【００８９】
これまでの従来文献においては、１次ＬＰＦを９０°位相器とする記載が多く見受けられるが、良く知られているように、１次ＬＰＦでは、位相差θが理論的には９０°まで至ることはなく、０°＜θ＜９０°であるから、１次ＬＰＦを９０°位相器として用いることはできないことになる。
【００９０】
位相検出器を２つの入力信号の位相差に応じた信号を出力するものとする。具体的には、位相検出器を２つの入力信号の積を出力するものとすれば、乗算器を用いることもできる。しかしながら、図１１に示したように、簡単なディジタル回路であるＸＮＯＲ回路やＸＯＲ回路を用いることもできる。
【００９１】
このように、乗算器やＸＯＲ回路やＸＮＯＲ回路を用いた位相比較器の場合には、最も簡単なフェーズロックドループ（ＰＬＬ）が構成でき、テキストにも載っているように、２つの入力信号の位相差が９０°（π／２）の場合に、ループが引き込まれロックがかかる。
【００９２】
例えば、位相比較器にＸＯＲ回路を用いた場合には、２つの入力信号の位相差が90°（π/2）となった場合に、出力信号の直流電圧がVDD/2となり、ループが引き込まれロックがかかる。
【００９３】
この時には、出力信号の周波数は、２つの入力信号の周波数（互いに位相は90°違うが）の丁度2倍になっている。すなわち、位相比較器にＸＯＲ回路を用いた最も簡単なフェーズロックドループ（ＰＬＬ）では、ロック時には、基準周波数との位相差は90°（π/2）だけ異なっている。
【００９４】
このように、位相が90°異なるようにＰＬＬを組む場合には、ＶＣＯ回路を用いる他にも、位相が90°だけ進んだり遅れたりする位相可変素子、例えば、微分器や積分器、あるいはフィルタ等を用いることができることがわかる。
【００９５】
しかし、図１１においては、上述したように、１次ＬＰＦ（１次ｇｍ−Ｃ ＬＰＦ）１０１を位相器に用いているために、９０°位相差を実現できない。
【００９６】
したがって、OP amp（演算増幅器）１０８を介してループフィルタ１０７の出力信号を受け、OP amp１０８の基準電圧としては設定された位相差４５°に相当する基準電圧VDD/4を印加している。
【００９７】
あるいは、位相差を９０°に設定したのであれば、OP ampの基準電圧としては設定された位相差９０°に相当する基準電圧VDD/2を印加すべきであり、一般的なテキストにはそのように載っていることがあるが、現実には、ＰＬＬループの位相遅れが１８０°の範囲に入るようにすることは不可能である。
【００９８】
すなわち、ＰＬＬループの位相遅れが１８０°を超えてしまい、負帰還ループを構成できなくなる。したがって、ＰＬＬ回路を組めなくなるという不都合が生じてしまう。
【００９９】
これを回避するために、本発明者と同一発明者による特許文献１（特開２００５−３２８２７２号公報）では、入力される基準周波数との位相差が０°〜９０°内の設定値を４５°とし、位相差４５°に相当する基準電圧VDD/4を印加している訳である。
【０１００】
このようにすることで、図１１のｇｍ−Ｃフィルタ回路１０２のカットオフ周波数を所定の値に設定していた。
【０１０１】
この場合においても、ｇｍ−Ｃマスタフィルタ回路１０１を１次ＬＰＦとしているために、位相が０°〜９０°だけ遅れる。
【０１０２】
したがって、ＰＬＬループの位相余裕を考慮すると、ループフィルタ１０７はラグリード(lag lead)フィルタとして、位相遅れが９０°よりも小さくなるように設定せざるを得ない。
【０１０３】
このようにして位相余裕は確保されるが、振幅値で言えば、ループフィルタ１０７をラグリード(lag lead)フィルタとしているために高域での減衰量は２つの抵抗R1、R2（図３（a）参照）の抵抗比で決まり、基準周波数成分を十分な値まで落とすことができなかった。
【０１０４】
【特許文献１】特開２００５−３２８２７２号公報
【特許文献２】特開２００５−２２３４３９号公報
【非特許文献１】F. Krummenacher and N. Joehl, "A 4-MHz CMOS Continuous-Time Filters with On-Chip Automatic Tuning." IEEE J. Solid-State Circuits, Vol. SC-23, No. 3, pp. 750-758, June 1988.
【非特許文献２】V. Gopinathan, Y. P. Tsividis, K.-S. Tan, and R. K. Hester, "Design Considerations for High-Frequency Continuous-Time Filters and Implementation of an Antialiasing Filter for Digital Video." IEEE J. Solid-State Circuits, Vol. 25, No. 6, pp. 1368-1378, Dec. 1990.
【非特許文献３】K. Bult and H. W. Wallinga, "A CMOS Analog Continuous-Time Delay Line with Adaptive Delay-Time Control." IEEE J. Solid-State Circuits, Vol. SC-23, No. 3, pp. 759-766, June 1988.
【発明の開示】
【発明が解決しようとする課題】
【０１０５】
上記した従来の回路は、下記記載の問題点を有している。
【０１０６】
第１の問題点は、基準周波数成分を十分な値まで落とすことができなかった。
【０１０７】
その理由は、ラグリード(lag lead)フィルタを用いていたためである。
【０１０８】
第２の問題点は、ＰＬＬループ内の位相余裕が少なかった。
【０１０９】
その理由は、ＶＣＯや位相器でそれぞれ９０°づつ位相が廻ってしまうからである。
【０１１０】
本発明はこれに鑑み、ループフィルタ出力での基準周波数成分を十分に落とせ、かつ、ＰＬＬループ内の位相余裕を確保できる、ＰＬＬ回路とそれを用いた周波数設定回路を提供することを目的とする。
【課題を解決するための手段】
【０１１１】
本発明によるＰＬＬ回路及びそれを用いた周波数設定回路は、電気信号により発振周波数が制御される周波数発振器（ＶＣＯまたはICO）からの出力信号が高域通過フィルタ（ＨＰＦ）を介して位相検波器の一方の入力端子に入力され、前記位相比較器の他方の入力端子には基準周波数が入力され、前記位相比較器の出力信号はループフィルタを介して、その直流成分を前記電気信号として前記周波数発振器を制御する。
【０１１２】
あるいは、本発明においては、電気信号により発振周波数が制御される周波数発振器（ＶＣＯまたはICO）からの出力信号の逆相が生成され、さらに遅延回路を介して位相比較器の一方の入力端子に入力され、前記位相検波器の他方の入力端子には基準周波数が入力され、前記位相比較器の出力信号はループフィルタを介して、その直流成分を前記電気信号として前記周波数発振器を制御する。
【０１１３】
あるいは、本発明においては、前記周波数発振器と前記位相検波器との間に分周回路が挿入される。
【０１１４】
あるいは、本発明においては、前記周波数発振器が複数個のＯＴＡと容量から構成される。
【０１１５】
あるいは、本発明においては、所定の周波数の交流信号が複数個のＯＴＡと容量から構成される位相器に入力され、前記位相器への入力信号と前記位相器からの出力信号を入力とする位相比較器が入力信号間の位相差に応じた信号を出力し、前記位相器の出力信号の直流電圧を制御信号として、前記位相器を構成する少なくても１つのＯＴＡのトランスコンダクタンス（ｇｍ）を変化させることで前記位相器での位相差が一定値になるように制御するフェーズロックドループ（ＰＬＬ）を持つＰＬＬ回路において、前記位相器での位相が進む。
【０１１６】
あるいは、本発明においては、所定の周波数の交流信号が複数個のＯＴＡと容量から構成される位相器に入力され、前記位相器への入力信号と前記位相器からの出力信号を入力とする位相比較器が入力信号間の位相差に応じた信号を出力し、前記位相器の出力信号の直流電圧を増幅する増幅器を介して出力電圧を制御信号として、前記位相器を構成する少なくても１つのＯＴＡのトランスコンダクタンス（ｇｍ）を変化させることで前記位相器での位相差が一定値になるように制御するフェーズロックドループ（ＰＬＬ）を持つＰＬＬ回路において、前記位相器での位相が進む。
【０１１７】
あるいは、本発明においては、所定の周波数の交流信号が複数個のＯＴＡと容量から構成される位相器に入力され、前記位相器への入力信号と前記位相器からの出力信号を入力とする位相比較器が入力信号間の位相差に応じた信号を出力し、前記位相器の出力信号の直流電圧がV-I変換器により電圧が電流に変換され、前記V-I変換器の出力電流を制御信号として、前記位相器を構成する少なくても１つのＯＴＡのトランスコンダクタンス（ｇｍ）を変化させることで前記位相器での位相差が一定値になるように制御するフェーズロックドループ（ＰＬＬ）を持つＰＬＬ回路において、前記位相器での位相が進む。
【０１１８】
あるいは、本発明においては、所定の周波数の交流信号が複数個のＯＴＡと容量から構成される位相器に入力され、前記位相器への入力信号と前記位相器からの出力信号を入力とする位相比較器が入力信号間の位相差に応じた信号を出力し、前記位相器の出力信号の直流電圧を増幅する増幅器を介してV-I変換器により電圧が電流に変換され、前記V-I変換器の出力電流を制御信号として、前記位相器を構成する少なくても１つのＯＴＡのトランスコンダクタンス（ｇｍ）を変化させることで前記位相器での位相差が一定値になるように制御するフェーズロックドループ（ＰＬＬ）を持つＰＬＬ回路において、前記位相器での位相が進む。
【０１１９】
あるいは、本発明においては、位相器は２次の高域通過フィルタ（ＨＰＦ）からなる。
【０１２０】
あるいは、本発明においては、位相器は１次の高域通過フィルタ（ＨＰＦ）からなる。
【０１２１】
あるいは、本発明においては、ループフィルタがRC１次低域通過フィルタ（ＬＰＦ）から構成される。あるいは、本発明においては、ループフィルタがラグリードフィルタとRC１次低域通過フィルタ（ＬＰＦ)がカスケード接続された２次ＬＰＦから構成される。
【０１２２】
あるいは、本発明においては、前記ＰＬＬ回路からの制御信号により共通に制御されるＯＴＡを有するｇｍ−Ｃフィルタを持つ。
【発明の効果】
【０１２３】
本発明の第１の効果は、基準周波数成分を十分に取り除くことができる、ということである。その理由は、本発明においては、ラグリードフィルタを用いなくて良いからである。
【０１２４】
本発明の第２の効果は、ループが安定である、ということである。その理由は、本発明においては、９０°分の位相遅れを相殺しているためである。
【発明を実施するための最良の形態】
【０１２５】
上記した本発明についてさらに詳細に説述すべく添付図面を参照して説明する。本発明の１つのアスペクト（側面）においてＰＬＬ回路は、電気信号により発振周波数が制御される周波数発振器（１３）と、該周波数発振器からの出力信号を入力する高域通過フィルタ（ＨＰＦ）（１次ＨＰＦ１４／２次ＨＰＦ１５）と、該高域通過フィルタ（ＨＰＦ）の出力（u0(t)）を一方の入力端子に入力し、他方の入力端子には基準周波数（ui(t)）を入力する位相比較器（位相検波器）（１１）と、該位相比較器の出力信号(ud(t))を入力するループフィルタ（１２）と、該ループフィルタからの直流成分が、前記電気信号として該周波数発振器（１３）に供給される（図１２／図１７参照）。
【０１２６】
本発明の他のアスペクトにおいてＰＬＬ回路は、電気信号により発振周波数が制御される周波数発振器（１３）と、該周波数発振器からの出力信号の逆相信号を遅延させる遅延回路（１７）と、該遅延回路の出力を一方の入力端子に入力し、他方の入力端子には基準周波数を入力する位相比較器（１１）と、該位相比較器の出力信号を入力するループフィルタ（１２）と、該ループフィルタからの直流成分が、前記電気信号として周波数発振器（１３）に供給される（図２２参照）。
【０１２７】
本発明においては、周波数発振器（１３）と位相比較器（１１）との間に分周回路（１８）を備えている（図２３参照）。
【０１２８】
本発明の他のアスペクトにおいてＰＬＬ回路は、複数のＯＴＡ（operational transconductance amplifier）と容量を備え、所定の周波数の交流信号を入力する位相器（phase shifter）（２３／２４）と、該位相器（２３／２４）への入力信号と該位相器（２３／２４）からの出力信号を入力とし、入力信号間の位相差に応じた信号を出力する位相比較器（２１）と、該位相比較器（２１）の出力信号を入力するループフィルタ（２２）と、を有し、該ループフィルタの出力信号の直流電圧を制御信号として位相器（２３／２４）を構成する少なくとも１つのＯＴＡのトランスコンダクタンス（ｇｍ）を変化させることで位相器（２３／２４）での位相差が一定値になるように制御し、位相器（２３／２４）での位相が進む（図２５／図２９参照）。
【０１２９】
本発明の他のアスペクトにおいて、ＰＬＬ回路は、複数のＯＴＡ（operational transconductance amplifier）と容量を備え、所定の周波数の交流信号を入力する位相器（５１）と、前記位相器への入力信号と前記位相器からの出力信号を入力とし、入力信号間の位相差に応じた信号を出力する位相比較器（５３、５４、５５、５６）と、前記位相比較器の出力信号を入力するループフィルタ（５７）と、を備え、前記ループフィルタからの直流電圧を増幅する増幅器（５８）を介して出力電圧を制御信号として、前記位相器（５１）を構成する少なくとも１つのＯＴＡのトランスコンダクタンス（ｇｍ）を変化させることで、前記位相器での位相差が一定値になるように制御するフェーズロックドループ（ＰＬＬ）を有し、前記位相器（５１）での位相が進む（図３５参照）。前記ループフィルタからの直流電圧は、電圧−電流（Ｖ−Ｉ）変換器により電流に変換し、前記電圧−電流変換器の出力電流を制御信号として、前記位相器を構成する少なくとも１つのＯＴＡのトランスコンダクタンス（ｇｍ）を変化させることで、前記位相器での位相差が一定値になるように制御するフェーズロックドループ（ＰＬＬ）を有する構成としてもよい。
【０１３０】
本発明のＰＬＬ回路とそれを用いた周波数設定回路によれば、ループフィルタ出力での基準周波数成分を十分に落とせ、かつ、ＰＬＬループ内の位相余裕を確保できる。位相器として用いる１次ｇｍ−Ｃハイパスフィルタの位相量がトランジスタの製造バラツキや温度特性、容量値の製造バラツキがあっても一定値となり、結果、位相器として用いる１次ｇｍ−Ｃハイパスフィルタのカットオフ周波数を一定周波数に設定でき、同一の制御信号で制御することでｇｍ−Ｃフィルタのカットオフ周波数もトランジスタの製造バラツキや温度特性、容量値の製造バラツキがあっても一定となる。
【実施例】
【０１３１】
＜実施例１＞
図１２を参照すると、本発明の実施の形態は、ＶＣＯ回路１３の出力に１次ＨＰＦ１４を挿入している。ＶＣＯ回路１３においては、発振周波数はほぼ正弦波となっている。なぜなら、発振器においては発振周波数のスペクトラムが単一になるように高Ｑ化されており、出力波には小さな値の高調波成分しか含まれない。
【０１３２】
したがって、正弦波であれば１次ＨＰＦ１４を通して微分してもパルス成分が現れる訳でもなく、位相が９０°進んだ正弦波となる。
【０１３３】
この後に矩形波として、矩形波化された基準周波数とで位相を比較しても、位相比較器１１の２つの入力端子には区別が付かないから、従来回路で用いた位相比較器をそのまま用いることができる。
【０１３４】
ただし、ＶＣＯ１３では位相が９０°遅れるから、ＶＣＯ出力に１次ＨＰＦ１４を挿入することでこの位相遅れを相殺できる。
【０１３５】
この時に、ＶＣＯ１３と１次ＨＰＦ１４を一体化された発振器と見なせば、位相が９０°進む発振波を出力していることになる。
【０１３６】
すなわち、ＰＬＬループとしてはループフィルタ１２での位相遅れだけになる。
【０１３７】
したがって、ループフィルタ１２を１次ＬＰＦ（RCフィルタ）として９０°の位相遅れが生じても、−１８０°〜１８０°の位相範囲内に止めることができる。すなわち、ラグリードフィルタにする必要がない。
【０１３８】
図１２において、位相検波器（ＰＤ：Phase detector）１１には、基準周波数ui(t)と１次ＨＰＦ１４の出力u0(t)が入力される。位相検波器（Phase detector）１１の出力ud(t)はループフィルタ１２に入力され、交流成分が除去され、直流成分が制御電圧としてＶＣＯ１３に入力される。ＶＣＯ１３の出力は１次ＨＰＦ１４に入力され、１次ＨＰＦ１４からu0(t)が出力される。
【０１３９】
本実施例の動作を説明する。図１２において、位相検波器（Phase detector）１１には基準周波数ui(t)と１次ＨＰＦ１４の出力u0(t)が入力され、両者の位相差が検出される。位相検波器（Phase detector）１１の出力ud(t)には位相誤差信号として直流成分と交流成分が含まれ、ループフィルタ１２に入力されることで交流成分が除去され、直流成分が制御電圧としてＶＣＯ１３に入力され、ＶＣＯ１３の発振周波数と基準周波数の位相が等しくなるように制御される。
【０１４０】
さらに、ＶＣＯ１３の出力は１次ＨＰＦ１４に入力され、位相が９０°進んだu0(t)として出力される。例えば、１次ＨＰＦ１４は、簡単には容量Cと抵抗Rとで実現できる。例えば１次ＨＰＦ１４は、図１４(a)において、抵抗Rと容量Cとを入れ替えることで構成される。
【０１４１】
図１２に示したＰＬＬ回路は、図１３に示したような線形ＰＬＬ回路モデルに書き換えることができる。図１３において、制御理論に基づくと、ＰＬＬ回路の閉ループ伝達関数は次のように定義される。
【０１４２】
ここで、
Kd[V/rad]は位相検波器（ＰＤ）の利得であり、
F(s)はループフィルタ（ＬＰ）の伝達関数であり、
K0[rad/s-V]はＶＣＯのゲインファクタである。
また、G(s)は挿入したＨＰＦの伝達関数である。
【０１４３】
さらに、位相伝達関数を追加して、位相誤差伝達関数は次のように定義される。
【０１４４】
ここで、挿入される１次ＨＰＦの伝達関数G(s)は
となる。
【０１４５】
本実施例では、ループフィルタ１２にはＲＣ１次ＬＰＦを用いるから、図１４(a)に示したパッシブＲＣフィルタの場合にその伝達関数F(s)は
となる。ただし、τ＝ＲＣである。
【０１４６】
図１４(b)に示したアクティブＲＣフィルタの場合にその伝達関数F(s)は
となる。ただし、τ＝ＲＣ1、Ka＝Ｃ１／Ｃ２である。
【０１４７】
図１４(c)に示したアクティブ反転積分型フィルタの場合にその伝達関数F(s)は
となる。ただし、τ＝ＲＣである。
【０１４８】
図１４(a)に示したパッシブＲＣフィルタの場合に、ＰＬＬ回路の閉ループ伝達関数H(s)は
【０１４９】
位相誤差伝達関数He(s)は、
【０１５０】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、それぞれ(49)、(50)と表わされる。
【０１５１】
図１４(b)に示したアクティブＲＣフィルタの場合にH(s)は
【０１５２】
He(s)は
【０１５３】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、それぞれ(53)、(554)と表わされる。
【０１５４】
図１４(c)に示したアクティブ反転積分型フィルタの場合にH(s)は
【０１５５】
He(s)は
【０１５６】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、それぞれ(57)、(58)と表わされる。
【０１５７】
ここで、ωnとζはＰＬＬ回路の特性を決める重要なパラメータである。
【０１５８】
もし、KdK0>>ωn、あるいはKdKaK0>>ωnであるならば、このＰＬＬシステムは高利得ループであると言われる。
【０１５９】
最も一般的なＰＬＬは追従性を良くするために高利得ループである。高利得ループであっても、低利得ループであっても、ωn>>ω0、また、時定数が大きな値であり、1<<τ1、1<<τ1＋τ2であるから、(47)式、(51)式は(55)式に近似され、いずれの場合においても、次式で近似される。
【０１６０】
図１５に、(47)式、(51)式、(55)式の時定数が大きい場合の近似式である(59)式に示された閉ループ伝達関数の振幅特性を示す。
【０１６１】
また、高利得ループであっても、低利得ループであっても、パッシブラグＲＣフィルタ、アクティブＲＣフィルタ、アクティブ反転積分型フィルタのいずれの場合においても、時定数が大きな値であり、ω0<<τであるから、(48)式、(51)式で示された位相誤差伝達関数He(s)を(55)式に近似することができ、次式で示される。
【０１６２】
(48)式、(51)式、(55)式で示された位相誤差伝達関数He(s)のそれぞれの分母にはs2の項の他にsの項が含まれている。
【０１６３】
参考までに、図１６に、(60)式で示される近似式を位相誤差伝達関数He(s)の代わりとしてその振幅特性を示す。ダンピングファクタζを0.1から1まで変化させても、ω/ωn＝1/√2 の時に、振幅値が全て1となっており、ω/ωn＞1/√2の範囲では振幅値が1より大きくなってオーバーシュートしていく。
【０１６４】
伝達関数の分母のsの最高次数は２であるから、２次ループとして知られている。また、良く知られているように、(59)式で示されるループ伝達関数H(jω)の振幅特性｜H(jω)｜は２次ＬＰＦ特性を持ち、(47)式、(51)式、(55)式で示された位相誤差伝達関数He(ｊω) の振幅特性｜He(jω)｜や(60)式で示される位相誤差伝達関数He(ｊω) の振幅特性｜He(jω)｜は２次ＨＰＦ特性を持つ。
【０１６５】
したがって、伝達関数H(s)は−3dBカットオフ周波数ω-3dBを持つ。ω-3dBはＰＬＬ回路の閉ループ帯域を表わす。高利得ループにおいて、
に設定し、ωについて解くと、
と求められる。
【０１６６】
ここで留意すべき点は、ＰＬＬが高利得ループであっても低利得ループであっても、ＰＬＬ回路の閉ループ伝達関数も位相誤差伝達関数も変化しないということである。したがって、ＰＬＬは追従性を良くするために十分なだけの高利得ループであれば良い。
【０１６７】
ここで留意すべき点は、(55)式で示されるアクティブ反転積分型フィルタをループフィルタに用いた場合の閉ループ伝達関数は２次ＬＰＦの伝達関数そのものであり、(56)式で示されるアクティブ反転積分型フィルタをループフィルタに用いた場合の位相誤差伝達関数は２次ＨＰＦ特性に近い特性であり、丁度、従来のＶＣＯを用いたＰＬＬ回路の場合（ループフィルタにアクティブPIフィルタを用いた場合）の関係と逆転していることである。
【０１６８】
さらに付け加えると、従来のＶＣＯを用いたＰＬＬ回路の場合には、位相誤差伝達関数の分母にはsの項が存在していたから、減衰域ではバラついて、その振幅特性は、図５に示したそれよりも、図１５に示した方に近いこともあり得る。
【０１６９】
また、ダンピングファクタζの値は従来のＶＣＯを用いたＰＬＬ回路の場合には、ζ＝0.7071(＝1/√2)であったが、本実施例のＶＣＯを用いたＰＬＬ回路の場合には、ζ＝5に設定すると、ω/ωnが0.6を超えると制御電圧の誤差は±１％以下に収まるようになる。
【０１７０】
ただし、ダンピングファクタζの値を大きな値に設定しても制御電圧の最大の値が所定の値を多少とも超え、制御電圧の最大の値が所定の値より小さな値を取ることはない。すなわち、本発明のＶＣＯを用いたＰＬＬ回路の場合には、ζをこれまでのダンピングファクタとして定義することは不適当である。
【０１７１】
＜実施例２＞
負帰還ループが維持されるためには、−１８０°〜１８０°の位相範囲に入っていれば良い訳であるから、−１８０°〜０°の位相範囲を活用して、ＶＣＯの出力に２次ＨＰＦを挿入することも考えられる。寄生容量等の影響では信号の位相は遅れる方向にしか現れないであろうから、２次ＨＰＦを挿入しても−１８０°に対する位相余裕は確保できよう。
【０１７２】
図１７は、本発明の第２の実施例として、ＶＣＯ１３の出力に２次ＨＰＦ１５を挿入した構成のＰＬＬ回路を示している。
【０１７３】
図１７において、位相検波器（Phase detector）１１には基準周波数ui(t)と２次ＨＰＦ15の出力u0(t)が入力される。位相検波器（Phase detector）１１の出力ud(t)はループフィルタ１２に入力され、交流成分が除去され、直流成分が制御電圧としてＶＣＯ１３に入力される。ＶＣＯ１３の出力は２次ＨＰＦ１５に入力され、２次ＨＰＦ１５からu0(t)が出力される。
【０１７４】
本実施例の動作を説明する。図１７において、位相検波器（Phase detector）１１には基準周波数Ui(t)と２次ＨＰＦ１５の出力u0(t)が入力され、両者の位相差が検出される。位相検波器（Phase detector）１１の出力ud(t)には位相誤差信号として直流成分と交流成分が含まれ、ループフィルタ１２に入力されることで交流成分が除去され、直流成分が制御電圧としてＶＣＯ１３に入力され、ＶＣＯ１３の発振周波数と基準周波数の位相が等しくなるように制御される。
【０１７５】
さらに、ＶＣＯ１３の出力は２次ＨＰＦ１５に入力され、位相が１８０°進んだu0(t)として出力される。
【０１７６】
図１７に示したＰＬＬ回路は、図１８に示したような線形ＰＬＬ回路モデルに書き換えることができる。図１８において、制御理論に基づくと、ＰＬＬ回路の閉ループ伝達関数は次のように定義される。
【０１７７】
ここで、
Kd[V/rad]は位相検波器（ＰＤ）の利得であり、
F(s)はループフィルタ（ＬＰ）の伝達関数であり、
K0[rad/s-V]はＶＣＯのゲインファクタである。
また、G(s)は挿入したＨＰＦの伝達関数である。
【０１７８】
ＨＰＦが１次ＨＰＦの場合に、伝達関数G(s)は
となる。
【０１７９】
さらに、位相伝達関数を追加して、位相誤差伝達関数He(s)は次のように定義される。
【０１８０】
本実施例ではループフィルタ１２には、ＲＣ１次ＬＰＦを用いるから、図１４(a)に示したパッシブＲＣフィルタの場合にF(s)は
となる。ただし、τ＝ＲＣである。
【０１８１】
図１４(b)に示したアクティブＲＣフィルタの場合にF(s)は
となる。ただし、τ＝ＲＣ1、Ka＝C1/C2である。
【０１８２】
図１４(c)に示したアクティブ反転積分型フィルタの場合にF(s)は
となる。ただし、τ＝ＲＣである。
【０１８３】
図１４(a)に示したパッシブＲＣフィルタの場合に、ＰＬＬ回路の閉ループ伝達関数H(s)は
【０１８４】
(68)式は分母がs3になっておりsの２次式を超えている。しかし、KdK0K1<<τ2に設定すれば、次式で近似できる。
【０１８５】
同様に、He(s)は
【０１８６】
(70)式は分母がs3になっておりsの２次式を超えている。しかし、KdK0K1<<τ2に設定すれば、次式で近似できる。
【０１８７】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、それぞれ(72)、(73)式と表わされる。
【０１８８】
【０１８９】
図１４(b)に示したアクティブＲＣフィルタの場合に、ＰＬＬ回路の閉ループ伝達関数H(s)は
【０１９０】
(74)式は分母がs3になっておりsの２次式を超えている。しかし、KdK0K1Ka<<τ2に設定すれば、次式で近似できる。
【０１９１】
同様に、He(s)は
【０１９２】
(76)式は分母がs3になっておりsの２次式を超えている。しかし、KdK0K1Ka<<τ2に設定すれば、次式で近似できる。
【０１９３】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、それぞれ(78)、(79)式と表わされる。
【０１９４】
【０１９５】
図１４(c)に示したアクティブ反転積分型フィルタの場合に、ＰＬＬ回路の閉ループ伝達関数H(s)は
【０１９６】
He(s)は
【０１９７】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、それぞれ(78)、(79)式と表わされる。
【０１９８】
【０１９９】
ここで、ωnとζはＰＬＬ回路の特性を決める重要なパラメータである。
【０２００】
もし、KdK0>>ωn、あるいはKdKaK0>>ωnであるならば、このＰＬＬシステムは高利得ループであると言われる。最も一般的なＰＬＬは追従性を良くするために高利得ループである。高利得ループであっても、低利得ループであっても、ωn>>ω0、また、時定数が大きな値であり、1<<τ1、1<<τ1＋τ2であるから、(69)式、(75)式、(80)式は次式で近似される。
【０２０１】
図１９に、(69)式、(75)式、(80)式の時定数が大きい場合の近似式である(84)式に示された閉ループ伝達関数の振幅特性を示す。
【０２０２】
また、高利得ループであっても、低利得ループであっても、パッシブラグＲＣフィルタ、アクティブＲＣフィルタ、アクティブ反転積分型フィルタのいずれの場合においても、時定数が大きな値であり、ω0<<τであるから、(71)式、(77)式、(81)式で示された位相誤差伝達関数He(s)を次式に近似することができる。
【０２０３】
(71)式、(77)式、(81)式、及び、近似式である(85)式で示された位相誤差伝達関数He(s)のそれぞれの分母にはs2の項の他にsの項が含まれている。
【０２０４】
参考までに、図２０に、(85)式で示される近似式を位相誤差伝達関数He(s)の代わりとしてその振幅特性を示す。ダンピングファクタζを0.1から1まで変化させても、ω/ωn＝1/√2 の時に、振幅値が全て1となっており、ω/ωn＞1/√2の範囲では振幅値が1より大きくなってオーバーシュートしていく。
【０２０５】
伝達関数の分母のsの最高次数は２であるから、２次ループとして知られている。また、良く知られているように、(84)式で示されるループ伝達関数H(jω)の振幅特性｜H(jω)｜は２次ＬＰＦ特性を持ち、(85)式で示された位相誤差伝達関数He(ｊω) の振幅特性｜He(jω)｜の振幅特性｜He(jω)｜は２次ＨＰＦ特性を持つ。
【０２０６】
したがって、伝達関数H(s)は−3dBカットオフ周波数ω-3dBを持つ。ω-3dBはＰＬＬ回路の閉ループ帯域を表わす。高利得ループにおいて、
に設定し、ωについて解くと、
と求められる。
【０２０７】
ここで留意すべき点は、(84)式で近似される閉ループ伝達関数は２次ＬＰＦの伝達関数そのものであり、(85)式で近似される位相誤差伝達関数は２次ＨＰＦ特性に近い特性であり、丁度、従来のＶＣＯを用いたＰＬＬ回路の場合の関係と逆転していることである。
【０２０８】
＜実施例３＞
前記実施例１及び前記実施例２では、ループフィルタに１次ＬＰＦを用いていた。しかし、ＰＬＬループとしては位相余裕が９０°残っているから、１次ＬＰＦを１次ＬＰＦとラグリ−ドフィルタをカスケード接続として置き換えることができる。この場合に用いるループフィルタは図２１に示される。
【０２０９】
図２１(a)の場合には
と表わされ、
となっている。
【０２１０】
ただし、τ1＝R1C1、τ2＝R2C2、τ3＝R3C2である。
【０２１１】
ここで、簡単化するために、τ1＝τ3に設定すれば、
となる。ただし、τ0＝τ1＋τ2である。
【０２１２】
(90)式は、前記実施例１及び前記実施例２において、ループフィルタにＲＣ１次ＬＰＦを用い、その伝達関数F(s)において、τをτ0と置いた場合と等価である。
【０２１３】
同様に、図２１(b)の場合には
と表わされ、
となっている。
【０２１４】
ただし、τ1＝R1C1、τ2＝R2C2、τ3＝R3C3、Ka＝C2/C3である。
【０２１５】
ここで、簡単化するために、τ1＝τ3に設定すれば、
となる。
【０２１６】
ただし、τ0＝τ2である。
【０２１７】
(94)式は、前記実施例１及び前記実施例２においてループフィルタ１２（図１２、図１７参照）にＲＣ１次ＬＰＦを用い、その伝達関数F(s)において、τをτ0と置いた場合と等価である。
【０２１８】
同様に、図２１(c)の場合には
と表わされ、
となっている。ただし、τ1＝R1C1、τ2＝R2C2、τ3＝R3C2である。
【０２１９】
ここで、簡単化するために、τ1＝τ3に設定すれば、
となる。ただし、τ0＝τ2である。
【０２２０】
(98)式は、前記実施例１及び前記実施例２において、ループフィルタにＲＣ１次ＬＰＦを用い、その伝達関数F(s)において、τをτ0と置いた場合と等価である。
【０２２１】
したがって、前記実施例１及び前記実施例２において、ループフィルタ１２を、１次ＬＰＦとラグリ−ドフィルタをカスケード接続とすることができる。
【０２２２】
ＰＬＬループ内の位相を進める方法として、ループ内に１次ＨＰＦか２次ＨＰＦを挿入する方法を詳しく説明した。
【０２２３】
位相検波器（ＰＤ）への入力信号は矩形波で良いから、こうした方法以外にも、ＶＣＯの出力を矩形化し、逆相にして遅延回路で遅らせることでも、等価的に−１８０°までに相当する位相を進めることができる。
【０２２４】
＜実施例４＞
図２２は、本発明の実施例４のＰＬＬ回路の構成を示す図である。図２２に示すＰＬＬ回路においては、ＶＣＯ１３の出力を１段のインバータ回路１６を介して矩形化し、さらに遅延(delay)回路１７によって矩形信号を遅らせる。このことにより、等価的に−１８０°までに相当する位相を進めたことに相当する。
【０２２５】
図２２において、ＶＣＯ１３の出力には、1段のインバータ回路１６が接続され、インバータ回路１６の出力信号は遅延(delay)回路１７に入力され、矩形信号が遅れる。遅延(delay)回路１７からの信号（矩形信号）と入力信号とが位相検波器（ＰＤ）１１に入力されている。位相検波器（ＰＤ）１１の出力はループフィルタ１２に入力され、交流成分が除去され、直流成分が制御電圧としてＶＣＯ１３に入力される。
【０２２６】
図２２に示すＰＬＬ回路においては、位相検波器（ＰＤ）１１の入力信号は矩形波でも動作するから、ＶＣＯ１３の出力を1段のインバータ回路１６を介して矩形化し、さらに遅延(delay)回路１７によって矩形信号を遅らせる。
【０２２７】
このことにより、等価的に−１８０°までに相当する位相を進めたことに相当する。挿入された遅延(delay)回路１７の遅延(delay)量が位相余裕に相当する。
【０２２８】
したがって、遅延(delay)回路１７の遅延(delay)量の設定は位相に換算した場合に１８０°を超えてはならない。遅延(delay)Dは位相θの角速度ωでの微分係数として表される。
【０２２９】
図２２に示す例では、インバータ回路１６の後段に遅延(delay)回路１７を挿入しているが、挿入順は逆に、遅延(delay)回路の後段にインバータ回路を設けても良い。
【０２３０】
あるいは、インバータ回路１６は逆相増幅器でも良い。インバータ回路１６の前段に遅延(delay)回路を挿入する場合には、遅延(delay)回路はディジタル回路ではなくアナログ回路でも良いことになる。
【０２３１】
ディジタルの遅延(delay)回路の従来技術としては、フリップフロップを用いる例を始め多くある。アナログの遅延(delay)回路の従来技術としては、例えば、非特許文献３(K. Bult and H. W. Wallinga, "A CMOS Analog Continuous-Time Delay Line with Adaptive Delay-Time Control." IEEE J. Solid-State Circuits, Vol. SC-23, No. 3, pp. 759-766, June 1988.)に詳しい。
【０２３２】
＜本発明の別の実施の形態＞
これまでの実施例１〜４で説明したＰＬＬ回路において、位相検波器（ＰＤ)の入力に分周器を挿入することで入力信号の周波数を下げられる。
【０２３３】
＜実施例５＞
図２３は、本発明の実施例５の構成を示す図である。本発明のＶＣＯを用いたＰＬＬ回路において、分周器１８を挿入すると図２３のようになる。図２３において、ＶＣＯ１３の出力に挿入される１次ＨＰＦ１４または２次ＨＰＦ１５の後に、１／ｎ分周器１８を挿入してＶＣＯ１３から出力された周波数信号を分周している。この分周信号が位相検波器（ＰＤ）１１の一方の入力信号となっている。したがって、位相検波器（ＰＤ）１１の他方の入力信号の周波数を１／ｎに下げることができる。
【０２３４】
＜実施例６＞
図２４は、本発明の実施例６の構成を示す図である。図２２に示したＶＣＯを用いたＰＬＬ回路において、分周器１８を挿入すると図２４のようになる。図２４において、ＶＣＯ１３の出力に挿入されるインバータ１６と遅延(delay)回路１７の後に１／ｎ分周器１８を挿入してＶＣＯ１３から出力された周波数信号を１／ｎに分周している。この分周信号が位相検波器（ＰＤ）１１の一方の入力信号となっている。したがって、位相検波器（ＰＤ）１１の他方の入力信号の周波数を１／ｎに下げることができる。
【０２３５】
図２４では、インバータ回路１６の後段に遅延(delay)回路１７を挿入し、さらに分周器１８を挿入しているが、挿入の順は、遅延(delay)回路、インバータ回路、分周器は任意に設定しても良い。インバータ回路は逆相増幅器であっても良い。また、インバータ回路の前段に遅延(delay)回路を挿入する場合には遅延(delay)回路はディジタル回路ではなくアナログ回路であっても良いことになる。
【０２３６】
以上は、本発明のＶＣＯを用いたＰＬＬ回路について説明した。この本発明のＶＣＯを用いたＰＬＬ回路のアプリケーション例として、ｇｍ−Ｃフィルタのチューニングシステムについて更に説明を加えたい。この従来技術としては、非特許文献１(F. Krummenacher and N. Joehl, "A 4-MHz CMOS Continuous-Time Filters with On-Chip Automatic Tuning." IEEE J. Solid-State Circuits, Vol. SC-23, No. 3, pp. 750-758, June 1988.)に詳しい。
【０２３７】
同様に、ＶＣＯ回路の代わりにフィルタ（ＶＣＦ）を用いたＰＬＬ回路においてもＨＰＦを用いることで、ループフィルタのラグリードフィルタをＲＣフィルタに変更できる。
【０２３８】
＜実施例７＞
図２５を参照すると、本実施例は、ＶＣＦ回路を用いたＰＬＬ回路において、フィルタ回路に１次ＨＰＦ２３を用いている。
【０２３９】
１次ＨＰＦ２３では、位相が９０°進むから、ＰＬＬループとしては、ループフィルタ２２での位相遅れだけになる。
【０２４０】
したがって、ループフィルタ２２を１次ＬＰＦ（ＲＣフィルタ）２３として９０°の位相遅れが生じても、−１８０°〜１８０°の位相範囲内に止めることができる。すなわち、ラグリードフィルタにする必要がない。
【０２４１】
図２５に示したＰＬＬ回路は、図２６に示したような線形ＰＬＬ回路モデルに書き換えることができる。
【０２４２】
図２５おいて、位相検波器（Phase detector）２１には基準周波数φin(t)と１次ＨＰＦ（ＶＣＦ）２３の出力φout(t)が入力される。位相検波器（Phase detector）２１の出力はループフィルタ２２に入力され、交流成分が除去され、直流成分が制御電圧として１次ＨＰＦ（ＶＣＦ）２３に入力される。
【０２４３】
図２５において、位相検波器（Phase detector）２１には基準周波数φin(t)と１次ＨＰＦ（ＶＣＦ）２３の出力φout(t)が入力され、両者の位相差が検出される。
【０２４４】
位相検波器（Phase detector）２１の出力には、位相誤差信号として直流成分と交流成分が含まれ、ループフィルタ２２に入力されることで交流成分が除去され、直流成分が制御電圧として１次ＨＰＦ（ＶＣＦ）２３に入力され、１次ＨＰＦ（ＶＣＦ）２３の出力と基準周波数の位相差が一定になるように制御される。
【０２４５】
図２５に示したＰＬＬ回路は、図２６に示したような線形ＰＬＬ回路モデルに書き換えることができる。図２６において、制御理論に基づくと、ＰＬＬ回路の閉ループ伝達関数は次のように定義される。
【０２４６】
ここで、
Kd[V/rad]は位相検波器（ＰＤ）の利得であり、
F(s)はループフィルタの伝達関数であり、
K0[rad/s-V]はＶＣＯのゲインファクタである。
また、G(s)は挿入したＨＰＦの伝達関数である。
【０２４７】
ただし、本実施例では、ＶＣＦに１次ＨＰＦを用いるからG(s)の伝達関数は
となる。
【０２４８】
さらに、位相伝達関数を追加して、位相誤差伝達関数は次のように定義される。
【０２４９】
本実施例では、ループフィルタ２２にはＲＣ１次ＬＰＦを用いるから、図１４(a)に示したパッシブＲＣフィルタの場合にその伝達関数F(s)は
となる。ただし、τ＝ＲＣである。
【０２５０】
ループフィルタ２２が図１４(b)に示したアクティブＲＣフィルタの場合にその伝達関数F(s)は
となる。ただし、τ＝ＲＣ1、Ka＝C1/C2である。
【０２５１】
ループフィルタ２２が図１４(c)に示したアクティブ反転積分型フィルタの場合にその伝達関数F(s)は
となる。ただし、τ＝ＲＣである。
【０２５２】
ループフィルタ２２が図１４(a)に示したパッシブＲＣフィルタの場合に、ＰＬＬ回路の閉ループ伝達関数H(s)は、
【０２５３】
位相誤差伝達関数He(s)は
【０２５４】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、それぞれ(108)、(109)式と表わされる。
【０２５５】
【０２５６】
ループフィルタ２２が、図１４(b)に示したアクティブＲＣフィルタの場合に、ＰＬＬ回路の閉ループ伝達関数H(s)は
【０２５７】
位相誤差伝達関数He(s)は
【０２５８】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、それぞれ(112)、(113)式と表わされる。
【０２５９】
【０２６０】
ループフィルタ２２が図１４(c)に示したアクティブ反転積分型フィルタの場合に、ＰＬＬ回路の閉ループ伝達関数H(s)は
【０２６１】
位相誤差伝達関数He(s)は
【０２６２】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、それぞれ(116)、(117)式と表わされる。
【０２６３】
ここで、ωnとζはＰＬＬ回路の特性を決める重要なパラメータである。
【０２６４】
もし、KdK0>>ωn、あるいはKdKaK0>>ωnであるならば、このＰＬＬシステムは高利得ループであると言われる。最も一般的なＰＬＬは追従性を良くするために高利得ループである。
【０２６５】
高利得ループであっても、低利得ループであっても、ωn>>ω0、また、時定数が大きな値であり、1<<τであるから、(106)式、(110)式は(114)式に近似され、次式のように表される。
【０２６６】
図２７に、(106)式、(110)式の時定数が大きい場合の近似式である(118)式に示された閉ループ伝達関数と(114)式に示された閉ループ伝達関数の振幅特性を示す。
【０２６７】
また、高利得ループであっても、低利得ループであっても、パッシブラグＲＣフィルタ、アクティブＲＣフィルタ、アクティブ反転積分型フィルタのいずれの場合においても、時定数が大きな値であり、KdK1<<τ、ω0<<τであるから、(107)式、(111)式は(115)式で示された位相誤差伝達関数He(s)に近似することができ、次式と表わされる。
【０２６８】
(107)式、(111)式、(115)式、及び、近似式である(119)式で示された位相誤差伝達関数He(s)のそれぞれの分母にはs2の項の他にsの項が含まれている。
【０２６９】
参考までに、図２８に、(119)式で示される近似式を位相誤差伝達関数He(s)の代わりとしてその振幅特性を示す。ダンピングファクタζを0.1から1まで変化させても、ω/ωn＝1/√2 の時に、振幅値が全て1となっており、ω/ωn＞1/√2の範囲では振幅値が1より大きくなってオーバーシュートしていく。
【０２７０】
伝達関数の分母のsの最高次数は２であるから、２次ループとして知られている。また、良く知られているように、(118)式で示されるループ伝達関数H(jω)の振幅特性｜H(jω)｜は２次ＬＰＦ特性を持ち、(119)式で示された位相誤差伝達関数He(ｊω) の振幅特性｜He(jω)｜の振幅特性｜He(jω)｜は２次ＨＰＦ特性を持つ。
【０２７１】
したがって、伝達関数H(s)は−3dBカットオフ周波数ω-3dBを持つ。ω-3dBはＰＬＬ回路の閉ループ帯域を表わす。高利得ループにおいて、
に設定し、ωについて解くと、
と求められる。
【０２７２】
ここで留意すべき点は、(118)式で近似される閉ループ伝達関数は２次ＬＰＦの伝達関数そのものであり、(119)式で近似される位相誤差伝達関数は２次ＨＰＦ特性に近い特性であり、丁度、従来のＶＣＯを用いたＰＬＬ回路の場合の関係と逆転していることである。
【０２７３】
さらに付け加えると、従来のＶＣＯを用いたＰＬＬ回路の場合には位相誤差伝達関数の分母にはsの項が存在していたから、減衰域ではバラついて、その振幅特性は図５に示したそれよりも図２８に示した方に近いこともあり得る。
【０２７４】
また、ダンピングファクタζの値は、従来のＶＣＯを用いたＰＬＬ回路の場合には、ζ＝0.7071(＝1/√2)であったが、本発明のＶＣＯを用いたＰＬＬ回路の場合には、ζ＝5に設定すると、ω/ωnが0.6を超えると制御電圧の誤差は±１％以下に収まるようになる。
【０２７５】
ただし、ダンピングファクタζの値を大きな値に設定しても、制御電圧の最大の値が所定の値を多少とも超え、制御電圧の最大の値が所定の値より小さな値を取ることはない。すなわち、本発明のＶＣＯを用いたＰＬＬ回路の場合には、ζをこれまでのダンピングファクタとして定義することは不適当である。
【０２７６】
＜実施例８＞
負帰還ループが維持されるためには、−１８０°〜１８０°の位相範囲に入っていれば良い訳であるから、−１８０°〜０°の位相範囲を活用して、ＶＣＯ出力に２次ＨＰＦを挿入することも考えられる。寄生容量等の影響では信号の位相は遅れる方向にしか現れないであろうから、２次ＨＰＦを挿入しても−１８０°に対する位相余裕は確保できよう。
【０２７７】
図２９に、実施例８として、ＶＣＯ２３の出力に２次ＨＰＦ２４を挿入したＰＬＬ回路の構成を示す。
【０２７８】
図２９において、位相検波器（Phase detector）２１には基準周波数φin(t)と２次ＨＰＦ２４の出力φOUT(t)が入力される。位相検波器（Phase detector）２１の出力はループフィルタ２２に入力され、交流成分が除去され、直流成分が制御電圧としてＶＣＯに入力される。ループフィルタ２２の出力は２次ＨＰＦ２４に入力され、φOUT(t)が出力される。
【０２７９】
図２９において、位相検波器（Phase detector）２１には基準周波数φOUT(t)と２次ＨＰＦ２４の出力φOUT(t)が入力され、両者の位相差が検出される。位相検波器（Phase detector）２１の出力には位相誤差信号として直流成分と交流成分が含まれ、ループフィルタ２２に入力されることで交流成分が除去され、直流成分が制御電圧として、２次ＨＰＦ２４に入力される。２次ＨＰＦ２４は、位相が１８０°進んだφOUT(t)として出力される。
【０２８０】
図２９に示したＰＬＬ回路は、図３０に示すような線形ＰＬＬ回路モデルに書き換えることができる。図３０において、制御理論に基づくと、ＰＬＬ回路の閉ループ伝達関数は次のように定義される。
【０２８１】
ここで、
Kd[V/rad]は位相検波器（ＰＤ）の利得であり、
F(s)はループフィルタ（ＬＰ）の伝達関数であり、
K0[rad/s-V]は、２次ＨＰＦのゲインファクタである。
また、G(s)は挿入したＨＰＦ２４の伝達関数である。
【０２８２】
本実施例では挿入するＨＰＦに２次ＨＰＦを用いるから、伝達関数G(s)は
となる。
【０２８３】
さらに、位相伝達関数を追加して、位相誤差伝達関数は次のように定義される。
【０２８４】
本実施例では、ループフィルタ２２にはＲＣ１次ＬＰＦを用いるから、図１４(a)に示したパッシブＲＣフィルタの場合にF(s)は
となる。ただし、τ＝ＲＣである。
【０２８５】
ループフィルタ２２が図１４(b)に示したアクティブＲＣフィルタの場合に、そのF(s)は
となる。ただし、τ＝ＲＣ1、Ka＝C1/C2である。
【０２８６】
ループフィルタ２２が、図１４(c)に示したアクティブ反転積分型フィルタの場合に、そのF(s)は
となる。ただし、τ＝ＲＣである。
【０２８７】
ループフィルタ２２が図１４(a)に示したパッシブＲＣフィルタの場合に、ＰＬＬ回路の閉ループ伝達関数H(s)は
【０２８８】
(127)式は分母がs3になっておりsの２次式を超えている。しかし、KdK0K1<<τ2に設定すれば、次式で近似できる。
【０２８９】
同様に、位相誤差伝達関数He(s)は
【０２９０】
(129)式は分母がs3になっておりsの２次式を超えている。しかし、KdK0K1<<τ2に設定すれば、次式で近似できる。
【０２９１】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、それぞれ(131)、(132)式と表わされる。
【０２９２】
【０２９３】
ループフィルタ２２が図１４(b)に示したアクティブＲＣフィルタの場合に、ＰＬＬ回路の閉ループ伝達関数H(s)は
【０２９４】
(133)式は分母がs3になっておりsの２次式を超えている。しかし、KdK0K1Ka<<τ2に設定すれば、次式で近似できる。
【０２９５】
同様に、位相誤差伝達関数He(s)は
【０２９６】
(135)式は分母がs3になっておりsの２次式を超えている。しかし、KdK0K1Ka<<τ2に設定すれば、次式で近似できる。
【０２９７】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、それぞれ(137)、(138)式と表わされる。
【０２９８】
【０２９９】
ループフィルタ２２が図１４(c)に示したアクティブ反転積分型フィルタの場合に、ＰＬＬ回路の閉ループ伝達関数H(s)は
【０３００】
位相誤差伝達関数He(s)は
【０３０１】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、それぞれ(141)、(142)式と表わされる。
【０３０２】
ここで、ωnとζはＰＬＬ回路の特性を決める重要なパラメータである。もし、KdK0>>ωn、あるいはKdKaK0>>ωnであるならば、このＰＬＬシステムは高利得ループであると言われる。
【０３０３】
最も一般的なＰＬＬは追従性を良くするために高利得ループである。高利得ループであっても、低利得ループであっても、ωn>>ω0、また、時定数が大きな値であり、1<<τ1、1<<τ1＋τ2であるから、(128)式、(134)式、(139)式は次式で近似される。
【０３０４】
図３１に、(128)式、(134)式、(139)式の時定数が大きい場合の近似式である(143)式に示された閉ループ伝達関数の振幅特性を示す。
【０３０５】
また、高利得ループであっても、低利得ループであっても、パッシブラグＲＣフィルタ、アクティブＲＣフィルタ、アクティブ反転積分型フィルタのいずれの場合においても、時定数が大きな値であり、ω0<<τであるから、(130)式、(136)式、(140)式で示された位相誤差伝達関数He(s)を次式に近似することができる。
【０３０６】
(130)式、(136)式、(140)式、及び、近似式である(143)式で示された位相誤差伝達関数He(s)のそれぞれの分母にはs2の項の他にsの項が含まれている。
【０３０７】
参考までに、図３２に、(144)式で示される近似式を位相誤差伝達関数He(s)の代わりとしてその振幅特性を示す。ダンピングファクタζを0.1から1まで変化させても、ω/ωn＝1/√2 の時に、振幅値が全て1となっており、ω/ωn＞1/√2の範囲では振幅値が1より大きくなってオーバーシュートしていく。
【０３０８】
伝達関数の分母のsの最高次数は２であるから、２次ループとして知られている。また、良く知られているように、(143)式で示されるループ伝達関数H(jω)の振幅特性｜H(jω)｜は２次ＬＰＦ特性を持ち、(144)式で示された位相誤差伝達関数He(ｊω) の振幅特性｜He(jω)｜の振幅特性｜He(jω)｜は２次ＨＰＦ特性を持つ。
【０３０９】
したがって、伝達関数H(s)は−3dBカットオフ周波数ω-3dBを持つ。ω-3dBはＰＬＬ回路の閉ループ帯域を表わす。高利得ループにおいて、
に設定し、ωについて解くと、
と求められる。
【０３１０】
ここで留意すべき点は、(143)式で近似される閉ループ伝達関数は２次ＬＰＦの伝達関数そのものであり、(144)式で近似される位相誤差伝達関数は２次ＨＰＦ特性に近い特性であり、丁度、従来のＶＣＯを用いたＰＬＬ回路の場合の関係と逆転していることである。
【０３１１】
＜実施例９＞
実施例７と実施例８ではループフィルタに１次ＬＰＦを用いていた。しかし、ＰＬＬループとしては位相余裕が９０°残っているから、１次ＬＰＦを１次ＬＰＦとラグリ−ドフィルタをカスケード接続として置き換えることができる。本実施例の場合に、用いるループフィルタは図２１に示される。
【０３１２】
図２１(a)の場合には
と表わされ、
となっている。ただし、τ1＝R1C1、τ2＝R2C2、τ3＝R3C2である。
【０３１３】
ここで、簡単化するために、τ1＝τ3に設定すれば、
となる。ただし、τ0＝τ1＋τ2である。
【０３１４】
(149)式は、実施例７、及び、実施例８においてループフィルタにＲＣ１次ＬＰＦを用い、その伝達関数F(s)において、τをτ0と置いた場合と等価である。
【０３１５】
同様に、図２１(b)の場合には
と表わされ、
となっている。ただし、τ1＝R1C1、τ2＝R2C2、τ3＝R3C3、Ka＝C2/C3である。
【０３１６】
ここで、簡単化するために、τ1＝τ3に設定すれば、
となる。ただし、τ0＝τ2である。
【０３１７】
(153)式は、前記実施例７及び前記実施例８において、ループフィルタにＲＣ１次ＬＰＦを用い、その伝達関数F(s)において、τをτ0と置いた場合と等価である。
【０３１８】
同様に、図２１(c)の場合には
と表わされ、
となっている。ただし、τ1＝R1C1、τ2＝R2C2、τ3＝R3C2である。
【０３１９】
ここで、簡単化するために、τ1＝τ3に設定すれば、
となる。ただし、τ0＝τ2である。
【０３２０】
(157)式は、前記実施例７及び前記実施例８において、ループフィルタにＲＣ１次ＬＰＦを用い、その伝達関数F(s)において、τをτ0と置いた場合と等価である。
【０３２１】
したがって、前記実施例７及び前記実施例８において、ループフィルタを１次ＬＰＦとラグリ−ドフィルタをカスケード接続とすることができる。
【０３２２】
＜実施例１０＞
次に、本発明のＰＬＬ回路を用いた周波数設定回路の実施例を説明する。図３３は、本発明のＶＣＯを用いたＰＬＬ回路を制御回路に用いたｇｍ−Ｃフィルタの周波数設定回路の第１の実施例の構成例を示す図である。図３３においては、ｇｍ−Ｃで構成されたＶＣＯ回路３１と位相検波器（ＰＤ）３３との間にＨＰＦ３５を挿入している。本実施例は、図１０のｇｍ−Ｃ ＶＣＯ３０１とＰＤ３０３の間にＨＰＦを挿入した構成に対応する。
【０３２３】
＜実施例１１＞
図３４は、本発明のＶＣＦを用いたＰＬＬ回路を制御回路に用いたｇｍ−Ｃフィルタの周波数設定回路の第１の実施例の構成を示す図である。図３４においては、ｇｍ−Ｃで構成された２次ＨＰＦ４１（２次ｇｍ−Ｃ ＨＰＦ）をＶＣＦ回路に用いている。ここでは、基準周波数とＶＣＦ出力間の位相差が９０°となっている。図３６に、複数のＯＴＡと容量からなる差動型の２次ＨＰＦ４１（２次ｇｍ−Ｃ ＨＰＦ）の一例を示す（特許文献２参照）。図３６を参照すると、２個のＯＴＡ１、ＯＴＡ２からなる等価Ｒ１５１と、２個の容量Ｃ１と、ＯＴＡ３、ＯＴＡ４からなる等価Ｌ１５２と、容量Ｃ２と、ＯＴＡ５からなる終端抵抗１５３と、を有する。ＯＴＡは、例えば図３８の構成とされる。図３８に示す例では、差動対Ｍ１、Ｍ２のデジェネレーション抵抗のかわりに、線形動作領域のトランジスタＭ３を備え、トランジスタＭ３のゲート電圧を可変させることで等価的にデジェネレーション抵抗を可変させ、ＯＴＡのトランス（相互）コンダクタンスｇｍを可変させる。図３６のＯＴＡ１〜ＯＴＡ５を図３８の構成とし、制御電圧ＶＣＯＮ（直流電圧）を、ＯＴＡのトランジスタＭ３のゲート電圧として供給するようにしてもよい。
【０３２４】
あるいは、制御電圧ＶＣＯＮを電圧−電流（Ｖ−Ｉ）変換器で電流に変換し、Ｖ−Ｉ変換器の出力電流に基づきＯＴＡの駆動電流を制御し、ＯＴＡのトランスコンダクタンス（ｇｍ）を変化させるようにしてもよい。図３９に、Ｖ−Ｉ変換器にて制御電圧ＶＣＯＮを電流に変換しＯＴＡの駆動電流を可変させる構成の一例を示す。図３９を参照すると、ソースが接地され制御電圧ＶＣＯＮをゲートに入力するｎ-channel ＭＯＳトランジスタＭ１１と、トランジスタＭ１１のドレインと電源ＶＤＤ間に縦積みされたｐ-channel ＭＯＳトランジスタＭ１２〜Ｍ１５と、グランドと電源間に接続されたｎＭＯＳトランジスタＭ１６〜Ｍ１９及びｐＭＯＳトランジスタＭ２０、Ｍ２１を備えている。さらに、図３８のＯＴＡの電流源Ｉ０に対応する電流源としてそれぞれ、ｎ-channel ＭＯＳトランジスタ（Ｍ２２、Ｍ２３）、ｎ-channel ＭＯＳトランジスタ（Ｍ２４、Ｍ２５）、ｐ-channel ＭＯＳトランジスタ（Ｍ２６、Ｍ２７）、ｐ-channel ＭＯＳトランジスタ（Ｍ２８、Ｍ２９）を備え、トランジスタ（Ｍ２６、Ｍ２７）、トランジスタ（Ｍ２８、Ｍ２９）はそれぞれ第１のカスコードカレントミラー回路の出力側をなし、またトランジスタ（Ｍ２２、Ｍ２３）、トランジスタ（Ｍ２４、Ｍ２５）は、第１のカスコードカレントミラー回路の出力電流（トランジスタＭ２０の出力電流）を受ける第２のカスコードカレントミラー回路の出力側を構成しており、制御電圧ＶＣＯＮに対応するトランジスタＭ１１のドレイン電流に対応する電流が、第１及び第２のカスコードカレントミラー回路を介してＯＴＡに供給される。
【０３２５】
図３５は、本発明のＶＣＦを用いたＰＬＬ回路を制御回路に用いたｇｍ−Ｃフィルタの周波数設定回路の第２の実施例の構成を示す図である。図３５においては、ｇｍ−Ｃで構成された１次ＨＰＦ５１をＶＣＦ回路に用いており、ＲＣ１次ＬＰＦ５７の後段に電源電圧ＶＤＤの１／４を基準電圧とする演算増幅器（ＯＰ ａｍｐ）５８を挿入している。したがって、基準周波数と１次ｇｍ−Ｃ ＨＰＦ５１の出力間の位相差は４５°となる。図３７に、複数のＯＴＡと容量からなる差動型の１次ＨＰＦ５１（１次ｇｍ−Ｃ ＨＰＦ）の一例を示す（特許文献１参照）。特に制限されないが、ＯＴＡ１、ＯＴＡ２は、例えば図３８の構成とされる。演算増幅器（ＯＰ ａｍｐ）５８から出力される制御電圧ＶＣＯＮ（直流電圧）を、ＯＴＡのトランジスタＭ３のゲート端子に供給するようにしてもよい。あるいは、演算増幅器（ＯＰ ａｍｐ）５８から出力される制御電圧ＶＣＯＮを、図３９に示したように、電圧−電流変換し、ＯＴＡの駆動電流を変化させ、ＯＴＡのトランスコンダクタンス（ｇｍ）を変化させるようにしてもよい。
【産業上の利用可能性】
【０３２６】
本発明の活用例として、通常の無線機に用いられるローカル（LO）周波数を生成するＰＬＬ回路やクロック生成に係わるＰＬＬ回路は勿論のこと、集積回路上に形成されるｇｍ−Ｃフィルタのチューニング用制御回路のＰＬＬ回路に用いることができる。
【０３２７】
なお、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【０３２８】
【図１】従来のＶＣＯを用いたＰＬＬ回路の構成を示す図である。
【図２】従来のＶＣＯを用いた線形ＰＬＬ回路モデルを示す図である。
【図３】従来のＰＬＬ回路に用いるループフィルタの回路構成を示す図である。
【図４】従来のＶＣＯを用いたＰＬＬ回路の閉ループ伝達関数の振幅特性を示す図である。
【図５】従来のＶＣＯを用いたＰＬＬ回路の位相誤差伝達関数の振幅特性を示す図である。
【図６】従来のＶＣＦを用いたＰＬＬ回路の構成を示す図である。
【図７】従来のＶＣＦを用いた線形ＰＬＬ回路モデルを示す図である。
【図８】従来のＶＣＦを用いたＰＬＬ回路の閉ループ伝達関数の振幅特性を示す図である。
【図９】従来のＶＣＦを用いたＰＬＬ回路の位相誤差伝達関数の振幅特性を示す図である。
【図１０】従来のＶＣＯを用いたＰＬＬ回路を制御回路に用いたｇｍ−Ｃフィルタ回路の構成を示す図である。
【図１１】従来のＶＣＦを用いたＰＬＬ回路を制御回路に用いたｇｍ−Ｃフィルタ回路の構成を示す図である。
【図１２】本発明のＶＣＯを用いた第１のＰＬＬ回路の構成を示す図である。
【図１３】本発明のＶＣＯを用いた第１の線形ＰＬＬ回路モデルを示す図である。
【図１４】本発明のＰＬＬ回路に用いるループフィルタの回路の構成を示す図である。
【図１５】本発明のＶＣＯを用いた第１のＰＬＬ回路の閉ループ伝達関数の振幅特性を示す図である。
【図１６】本発明のＶＣＯを用いた第１のＰＬＬ回路の位相誤差伝達関数の振幅特性を示す図である。
【図１７】本発明のＶＣＯを用いた第２のＰＬＬ回路の構成を示す図である。
【図１８】本発明のＶＣＯを用いた第２の線形ＰＬＬ回路モデルを示す図である。
【図１９】本発明のＶＣＯを用いた第２のＰＬＬ回路の閉ループ伝達関数の振幅特性を示す図である。
【図２０】本発明のＶＣＯを用いた第２のＰＬＬ回路の位相誤差伝達関数の振幅特性を示す図である。
【図２１】本発明のＰＬＬ回路に用いるループフィルタ（２次ＬＰＦ）の回路の構成をを示す図である。
【図２２】本発明のＶＣＯとインバータと遅延回路を用いた第３のＰＬＬ回路の構成をを示す図である。
【図２３】本発明のＶＣＯと分周器を用いた第４のＰＬＬ回路の構成をを示す図である。
【図２４】本発明のＶＣＯとインバータと遅延回路と分周器を用いた第５のＰＬＬ回路の構成を示す図である。
【図２５】本発明のＶＣＦを用いた第１のＰＬＬ回路の構成を示す図である。
【図２６】本発明のＶＣＦを用いた第１の線形ＰＬＬ回路モデルを示す図である。
【図２７】本発明のＶＣＦを用いた第１のＰＬＬ回路の閉ループ伝達関数の振幅特性を示す図である。
【図２８】本発明のＶＣＦを用いた第１のＰＬＬ回路の位相誤差伝達関数の振幅特性を示す図である。
【図２９】本発明のＶＣＦを用いた第２のＰＬＬ回路の構成を示す図である。
【図３０】本発明のＶＣＦを用いた第２の線形ＰＬＬ回路モデルを示す図である。
【図３１】本発明のＶＣＦを用いた第２のＰＬＬ回路の閉ループ伝達関数の振幅特性を示す図である。
【図３２】本発明のＶＣＦを用いた第２のＰＬＬ回路の位相誤差伝達関数の振幅特性を示す図である。
【図３３】本発明のＶＣＯを用いたＰＬＬ回路を制御回路に用いたｇｍ−Ｃフィルタの周波数設定回路の実施例を示す図である。
【図３４】本発明のＶＣＦを用いたＰＬＬ回路を制御回路に用いたｇｍ−Ｃフィルタの周波数設定回路の第１の実施例を示す図である。
【図３５】本発明のＶＣＦを用いたＰＬＬ回路を制御回路に用いたｇｍ−Ｃフィルタの周波数設定回路の第２の実施例を示す図である。
【図３６】２次ｇｍ−Ｃ ＨＰＦの一例を示す図である。
【図３７】１次ｇｍ−Ｃ ＨＰＦの一例を示す図である。
【図３８】ＯＴＡの一例を示す図である。
【図３９】制御電圧を電圧−電流変換しＯＴＡを制御する構成の一例を示す図である。
【符号の説明】
【０３２９】
１１ 位相検波器
１２ ループフィルタ
１３ ＶＣＯ
１４ １次ＨＰＦ
１５ ２次ＨＰＦ
１６ インバータ回路
１７ 遅延回路
１８ 分周器
２１ 位相検波器
２２ ループフィルタ
２３ １次ＨＰＦ
２４ ２次ＨＰＦ
３１ ｇｍ−Ｃ ＶＣＯ
３２ ｇｍ−Ｃフィルタ
３３ 位相検波器
３４ ループフィルタ
３５ ＨＰＦ
４１ ２次ｇｍ−Ｃ ＨＰＦ
４２ ｇｍ−Ｃフィルタ
４３、４４ インタフェース回路
４５ ＸＮＯＲ
４６ インバータ回路
４７ ループフィルタ
５１ １次ｇｍ−Ｃ ＨＰＦ
５２ ｇｍ−Ｃフィルタ
５３、４４ インタフェース回路
５５ ＸＮＯＲ
５６ インバータ回路
５７ ループフィルタ
５８ 演算増幅器
１０１ １次ｇｍ−Ｃ ＬＰＦ
１０２ ｇｍ−Ｃフィルタ
１０３、１０４ インタフェース回路
１０５ ＸＮＯＲ
１０６ インバータ回路
１０７ ループフィルタ
１０８ 差動増幅器
１５１ 等価Ｒ
１５２ 等価Ｌ
１５３ 終端抵抗
２０１ 位相検波器
２０２ ループフィルタ
２０３ ＶＣＯ
２０４ １次ＬＰＦ
３０１ ｇｍ−Ｃ ＶＣＯ
３０２ ｇｍ−Ｃフィルタ
３０３ 位相検波器
３０４ ループフィルタ
【技術分野】
【０００１】
本発明は、ＰＬＬ回路とそれを用いたフィルタ回路の周波数設定回路に関し、特に、半導体集積回路上に形成されるＰＬＬ回路とそれを用いたＯＴＡ（operational transcondactance amplifier）と容量から構成されるｇｍ−Ｃフィルタ回路の周波数設定回路に関する。
【背景技術】
【０００２】
図１に、従来のＰＬＬ回路を示す。典型的なＰＬＬ回路は、３つのファンクション・ブロックから構成される。すなわち、電圧制御周波数発振器(ＶＣＯ：voltage-controlled oscillator)２０３、位相検波器（ＰＤ：phase detector）２０１、ループフィルタ（ＬＰ：loop filter）２０２である。
【０００３】
位相検波器（ＰＤ）２０１は電圧制御周波数発振器(ＶＣＯ)２０３の出力と入力信号の位相差を検出し、位相誤差に比例する信号を生成する。位相検波器（ＰＤ：phase detector）は、位相検出器あるいは位相比較器ともいう。
【０００４】
位相検波器（ＰＤ）２０１の出力には直流成分と交流成分が含まれる。ここで直流成分は蓄積され、交流成分はループフィルタ（ＬＰ）２０２で取り除かれる。
【０００５】
ループフィルタ（ＬＰ）２０２の出力は直流信号に近く、電圧制御周波数発振器(ＶＣＯ)２０３に供給される。このほぼ直流制御電圧が、ＶＣＯ２０３と入力信号間の位相誤差を減らす方向にＶＣＯ２０３の発振周波数を変化させる。
【０００６】
線形ＰＬＬ回路モデルは、図２のように示される。
【０００７】
図２において、制御理論に基づくと、ＰＬＬ回路の閉ループ伝達関数H(s)は次式(1)のように定義される。
【０００８】
ここで、
Kd[V/rad]は位相検波器（ＰＤ）の利得であり、
F(s)はループフィルタ（ＬＰ）の伝達関数であり、
K0[rad/s-V]はＶＣＯのゲインファクタである。
【０００９】
さらに、位相伝達関数を追加して、位相誤差伝達関数He(s)は次式(2)のように定義される。
【００１０】
従来、この種の電圧制御周波数発振器（ＶＣＯ）、あるいは電流制御周波数発振器（ＩＣＯ）を用いたＰＬＬ回路においては、電圧制御周波数発振器（ＶＣＯ）、あるいは電流制御周波数発振器（ＩＣＯ）で位相が９０°遅れ、さらに、位相検出器の出力に挿入されるループフィルタでも位相が遅れるために、安定なＰＬＬ回路を実現するために、ループフィルタには、ラグリード（ｌａｇ ｌｅａｄ）フィルタを用いてループ内の位相余裕を持たせていた。
【００１１】
ＰＬＬループは、負帰還回路であるために、ループ内での位相のズレは、−１８０°から１８０°の間に収まる必要がある。この範囲を超えると、負帰還が正帰還に変わり、ＰＬＬが組めなくなるからである。
【００１２】
あるいは、ラグリード（ｌａｇ ｌｅａｄ）フィルタを、パッシブタイプ（図３（ａ））をアクティブタイプ（図３（ｂ））や、あるいはアクティブＰＩ（比例積分）フィルタ（図３（ｃ））に変更する程度の選択しかなかった。
【００１３】
しかし、実用上は交流成分を取り除きたいために、制御電圧の信号路とグランド間にループフィルタのラグリード（ｌａｇ ｌｅａｄ）フィルタに用いた容量値よりも十分に小さな容量値を追加している場合も多く見受けられる。
【００１４】
図３（ａ）に示したパッシブラグリードフィルタの場合にその伝達関数Ｆ（ｓ)は
となる。ただし、τ1＝R1C、τ2＝R2Cである。
【００１５】
図３（ｂ）に示したアクティブラグリードフィルタの場合にその伝達関数Ｆ（ｓ)は
となる。ただし、τ1＝R1C1、τ2＝R2C2、Ka＝C1/C2である。
【００１６】
図３（ｃ）に示したアクティブＰＩフィルタの場合にその伝達関数F(s)は
となる。ただし、τ1＝R1C、τ2＝R2Cである。
【００１７】
図３（ａ）に示したパッシブラグリードフィルタの場合に、(1)式と(3)式から、H(s)は
【００１８】
図３（ａ）に示したパッシブラグリードフィルタの場合に、(2)式と(3)式から、He(s)は
【００１９】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、それぞれ(8)式と(9)式と表わされる。
【００２０】
【００２１】
図３（ｂ）に示したアクティブラグリードフィルタの場合にＨ（ｓ）は
【００２２】
図３（ｂ）に示したアクティブラグリードフィルタの場合にHe(s)は
【００２３】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、それぞれ(12)式と(13)式と表わされる。
【００２４】
【００２５】
図３（ｃ）に示したアクティブＰＩフィルタの場合にH(s)は
【００２６】
図３（ｃ）に示したアクティブＰＩフィルタの場合にHe(s)は
【００２７】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、それぞれ(16)式と(17)式と表わされる。
【００２８】
【００２９】
ここで、ωnとζはＰＬＬ回路の特性を決める重要なパラメータである。
【００３０】
もし、KdK0>>ωn、あるいはKdKaK0>>ωnであるならば、このＰＬＬシステムは高利得ループであると言われる。
【００３１】
最も一般的なＰＬＬは追従性を良くするために高利得ループである。高利得ループであれば、(6)式、(10)式は次式で近似される。また、時定数が大きな値であり、1<<τ1であれば(14)式も次式で近似される。
【００３２】
図４に、(14)式と、(6)式、(10)式の高利得ループ時の近似式である(18)式に示された閉ループ伝達関数の振幅特性を示す。特性(a)、(b)、(c)、(d)、(e)は、それぞれ、ダンピングファクタζの値が0.1、0.25、0.5、0.7071、1の閉ループ伝達関数H(s)の振幅特性である。なお、横軸は規格化周波数ω/ωn、縦軸は振幅値である。
【００３３】
ダンピングファクタζを0.1から1まで変化されても、ω/ωn＝√2 の時に、オーバーシュートしていた振幅値が全て1となっており、ω/ωn＞√2の範囲では振幅値が1より小さくなっていく。
【００３４】
しかし、高利得ループであっても、パッシブラグリードフィルタ、アクティブラグリードフィルタ、アクティブPIフィルタのいずれの場合においても、(7)式、(11)式、(15)式で示された位相誤差伝達関数He(s)を
と近似する必要はないかもしれない。
【００３５】
(7)式、(11)式、(15)式で示された位相誤差伝達関数He(s)のそれぞれの分母には、s2の項の他にsの項が含まれている。
【００３６】
このsの項を無視した場合に、(7)式、(11)式、(15)式で示された位相誤差伝達関数He(s) は(19)式になる。
【００３７】
τ1、τ1＋τ２の値が大きな値（1<<τ1、1<<τ1＋τ２）であれば、sの項は無視できて(19)式で近似されるが、τ1、τ1＋τ２の値が小さな値であっても、(19)式からズレるだけである。
【００３８】
参考までに、図５に、(19)式で示される近似式を、位相誤差伝達関数He(s)の代わりとしてその振幅特性を示す。
【００３９】
伝達関数の分母のsの最高次数は２であるから、２次ループとして知られている。
【００４０】
また、良く知られているように、(18)式で示されるループ伝達関数H(jω)の振幅特性｜H(jω)｜は２次ＬＰＦ(low pass filter)特性を持ち、(7)式、(11)式は(15)式で示された位相誤差伝達関数He(ｊω) の振幅特性｜He(jω)｜や(19)式で示される位相誤差伝達関数He(ｊω) の振幅特性｜He(jω)｜は２次ＨＰＦ(high pass filter)特性を持つ。
【００４１】
したがって、伝達関数H(s)は−3dBカットオフ周波数ω-3dBを持つ。ω-3dBはＰＬＬ回路の閉ループ帯域を表わす。
【００４２】
高利得ループにおいて、
に設定し、ωについて解くと、
と求められる。
【００４３】
次に、従来のＶＣＦ(voltage-controlled filter)を用いたＰＬＬ回路について説明する。
【００４４】
ただし、これまでＶＣＦを用いたＰＬＬ回路の動作原理の説明が記載されたテキストを見たことはあるが、どうしてもその記載されたようには動かない。
【００４５】
実際の動作に照らし合わせて、本明細書で改めて、ＶＣＦを用いたＰＬＬ回路を詳しく説明することとする（以下は本発明者による解析結果である）。
【００４６】
これまでのＶＣＦを用いたＰＬＬ回路は、図６に示される。実際には、図６において、位相器に用いている１次ＬＰＦ（Phase Shifter）２０４は、制御電圧で周波数特性、具体的にはカットオフ周波数が可変されるから、図１に示したＶＣＯ回路と同様に、ＶＣＦを用いたＰＬＬ回路の線形モデルは、図７のように示される。
【００４７】
したがって、図２の場合と同様に考えて良い。すなわち、制御理論に基づくと、ＰＬＬ回路の閉ループ伝達関数は次のように定義される。
【００４８】
ここで、
Kd[V/rad]はＰＤの利得であり、
F(s)はループフィルタの伝達関数であり、
K0[rad/s-V]はフィルタのゲインファクタである。
ただし、１次ＬＰＦ２０４の伝達関数はK0/(s＋ω0)としている。
【００４９】
さらに、位相伝達関数を追加して、位相誤差伝達関数は次式(22)のように定義される。
【００５０】
従来、この種の電圧制御１次ローパスフィルタ(ＶＣＦ)、あるいは電流制御１次ローパスフィルタ(ICF)を用いたＰＬＬ回路においては、電圧制御１次ローパスフィルタ(ＶＣＦ)、あるいは電流制御１次ローパスフィルタ(ICF)で位相が９０°遅れ、さらに、位相検出器（ＰＤ）の出力に挿入されるループフィルタ（ＬＰ）でも位相が遅れるために、安定なＰＬＬ回路を実現するために、ループフィルタにはラグリード(lag lead)フィルタを用いてループ内の位相余裕を持たせていた。
【００５１】
ＰＬＬループは負帰還回路であるために、ループ内での位相のズレは−１８０°から１８０°の間に収まる必要がある。この範囲を超えると負帰還が正帰還に変わり、ＰＬＬが組めなくなるからである。
【００５２】
あるいは、ラグリード（lag lead）フィルタを、パッシブタイプ（図３（ａ））をアクティブタイプ（図３（ｂ））や、あるいはアクティブＰＩフィルタ（図３（ｃ））に変更する程度の選択しかなかった。
【００５３】
しかし、実用上は交流成分を取り除きたいために、制御電圧の信号路とグランド間にループフィルタのラグリード（lag lead）フィルタに用いた容量値よりも十分に小さな容量値を追加している場合も多く見受けられる。
【００５４】
また、位相が１次ローパスフィルタで必ず０°〜９０°遅れるから、０°〜９０°の間の位相遅れでロックが掛かるように、ＰＬＬループを設定する必要がある。
【００５５】
図３（ａ）に示したパッシブラグリードフィルタの場合にF(s)は
となる。ただし、τ1＝R1C、τ2＝R2Cである。
【００５６】
図３（ｂ）に示したアクティブラグリードフィルタの場合にF(s)は
となる。ただし、τ1＝R1C1、τ2＝R2C2、Ka＝C1/C2である。
【００５７】
図３（ｃ）に示したアクティブPIフィルタの場合にF(s)は
となる。ただし、τ1＝R1C、τ2＝R2Cである。
【００５８】
図３（ａ）に示したパッシブラグリードフィルタの場合にH(s)は
【００５９】
図３（ａ）に示したパッシブラグリードフィルタの場合にHe(s)は
【００６０】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、
と表わされる。
【００６１】
図３（ｂ）に示したアクティブラグリードフィルタの場合にH(s)は
【００６２】
図３（ｂ）に示したアクティブラグリードフィルタの場合にHe(s)は
【００６３】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、それぞれ、
と表わされる。
【００６４】
図３（ｃ）に示したアクティブPIフィルタの場合にH(s)は
【００６５】
図３（ｃ）に示したアクティブPIフィルタの場合にHe(s)は
【００６６】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、
と表わされる。
【００６７】
ここで、ωnとζはＰＬＬ回路の特性を決める重要なパラメータである。
【００６８】
もし、KdK0>>ωn、あるいはKdKaK0>>ωnであるならば、このＰＬＬシステムは高利得ループであると言われる。
【００６９】
最も一般的なＰＬＬは追従性を良くするために高利得ループである。
【００７０】
高利得ループであっても、低利得ループであっても、ωn>>ω0、また、時定数が大きな値であり、1<<τ1、1<<τ1＋τ2であるから、(26)式、(30)式、(34)式は次式で近似される。
【００７１】
図８に、(26)式、(30)式、(34)式の高利得ループ時の近似式である(38)式に示された閉ループ伝達関数の振幅特性を示す。
【００７２】
また、高利得ループであっても、低利得ループであっても、パッシブラグリードフィルタ、アクティブラグリードフィルタ、アクティブPIフィルタのいずれの場合においても、時定数が大きな値であり、1<<τ1、1<<τ1＋τ2であるから、(27)式、(31)式、(35)式で示された位相誤差伝達関数He(s)を
と近似することができる。
【００７３】
(27)式、(31)式、(35)式で示された位相誤差伝達関数He(s)のそれぞれの分母にはs2の項の他にsの項が含まれている。
【００７４】
このsの項を無視した場合に、(27)式、(31)式、(35)式で示された位相誤差伝達関数He(s) は(39)式になる。
【００７５】
時定数τ1、τ1＋τ２の値が大きな値（1<<τ1、1<<τ1＋τ２）であれば、sの項は無視できて(39)式で近似されるが、τ1、τ1＋τ２の値が小さな値であっても、(39)式からズレるだけである。
【００７６】
参考までに、図９に、(39)式で示される近似式を位相誤差伝達関数He(s)の代わりとしてその振幅特性を示す。
【００７７】
伝達関数の分母のsの最高次数は２であるから、２次ループとして知られている。
【００７８】
また、良く知られているように、(38)式で示されるループ伝達関数H(jω)の振幅特性｜H(jω)｜は２次ＬＰＦ特性を持ち、(27)式、(31)式、(35)式で示された位相誤差伝達関数He(ｊω) の振幅特性｜He(jω)｜や(39)式で示される位相誤差伝達関数He(ｊω) の振幅特性｜He(jω)｜は２次ＨＰＦ特性を持つ。
【００７９】
したがって、伝達関数H(s)は−3dBカットオフ周波数ω-3dBを持つ。ω-3dBはＰＬＬ回路の閉ループ帯域を表わす。
【００８０】
高利得ループにおいて、
に設定し、ωについて解くと、−3dBカットオフ周波数ω-3dBは
と求められる。
【００８１】
従来、この種のＰＬＬ回路とそれを用いたｇｍ−Ｃフィルタ回路の周波数設定回路は、例えば、非特許文献１(F. Krummenacher and N. Joehl, "A 4-MHz CMOS Continuous-Time Filters with On-Chip Automatic Tuning." IEEE J. Solid-State Circuits, Vol. SC-23, No. 3, pp. 750-758, June 1988.)の記載が参照される。
【００８２】
非特許文献１の回路は、図１０に示すように、ＯＴＡと容量で構成されたｇｍ−Ｃマスタフィルタ回路３０１をＶＣＯ回路（ｇｍ−Ｃ ＶＣＯ）としてＰＬＬ回路を組み、ＰＤ３０３、ＬＰＦ３０４を介してＶＣＯ回路の出力と基準周波数ｆＲＥＦとの位相差に応じた直流電圧である制御電圧ＶＣＯＮを得て、基準周波数ｆＲＥＦとＶＣＯ発振周波数とが等しくなるように、ＶＣＯ回路内のｇｍ−Ｃマスタフィルタ回路を構成しているＯＴＡのトランスコンダクタンスｇｍ値を制御し、同一の制御電圧ＶＣＯＮでｇｍ−Ｃスレーブフィルタ回路３０２を構成しているＯＴＡのトランスコンダクタンスｇｍ値を制御し、もって所定の周波数特性となるように設定している。このチューニングシステムは良く用いられている。
【００８３】
図１０において、ＶＣＯ回路（ｇｍ−Ｃ ＶＣＯ）は、２次ＢＰＦ(band pass filter)回路を用いてＢＰＦ出力信号をＢＰＦ入力信号に帰還させている。したがって、ＶＣＯ回路の発振周波数はＢＰＦの中心周波数となるが、安定に発振する条件が必要であり、負性抵抗−Rを実現するための非線形抵抗を備える必要がある。
【００８４】
また、条件のばらつきで発振周波数が変化することにもなり、一般にはばらつき範囲が広くなる。
【００８５】
元々、ｇｍ−Ｃマスタフィルタ回路（ｇｍ−Ｃ ＶＣＯ）３０１でのオシレーション機能と、ｇｍ−Ｃスレーブフィルタ回路（ｇｍ−Ｃフィルタ）３０２でのフィルタリング機能とは異なった現象であり、両者において一致性が高まるとは考え難い。
【００８６】
したがって、ｇｍ−Ｃマスタフィルタ回路（ｇｍ−Ｃ ＶＣＯ）３０１とｇｍ−Ｃスレーブフィルタ回路３０２とをそれぞれフィルタリング機能としたら、両者における一致性が高まると考えられる。
【００８７】
すなわち、非特許文献２(V. Gopinathan, Y. P. Tsividis, K.-S. Tan, and R. K. Hester, " Design Considerations for High-Frequency Continuous-Time Filters and Implementation of an Antialiasing Filter for Digital Video." IEEE J. Solid-State Circuits, Vol. 25, No. 6, pp. 1368-1378, Dec. 1990.) に記載されているように、ＰＬＬ回路にＶＣＦを用いるやり方である。
【００８８】
その具体的な回路例として、図１１に示したＰＬＬ回路を用いて、ＯＴＡと容量で構成されたｇｍ−Ｃマスタフィルタ回路１０１を１次ＬＰＦ（１次ｇｍ−Ｃ ＬＰＦ）とした０°〜９０°位相器として用い、ＸＮＯＲ（排他的否定論理和）回路１０５を位相検出器として、ループフィルタ（１次ＬＰＦ）１０７を介して２つの入力信号の位相差に応じた直流電圧を得、制御電圧を可変してＯＴＡのｇｍ（トランスコンダクタンス）値を可変し、入力される基準周波数との位相差が０°〜９０°内の設定値、例えば、本発明者と同一発明者による特許文献１（特開２００５−３２８２７２号公報）では、４５°とすることで、ｇｍ−Ｃフィルタ回路１０２のカットオフ周波数を所定の値に設定していた。
【００８９】
これまでの従来文献においては、１次ＬＰＦを９０°位相器とする記載が多く見受けられるが、良く知られているように、１次ＬＰＦでは、位相差θが理論的には９０°まで至ることはなく、０°＜θ＜９０°であるから、１次ＬＰＦを９０°位相器として用いることはできないことになる。
【００９０】
位相検出器を２つの入力信号の位相差に応じた信号を出力するものとする。具体的には、位相検出器を２つの入力信号の積を出力するものとすれば、乗算器を用いることもできる。しかしながら、図１１に示したように、簡単なディジタル回路であるＸＮＯＲ回路やＸＯＲ回路を用いることもできる。
【００９１】
このように、乗算器やＸＯＲ回路やＸＮＯＲ回路を用いた位相比較器の場合には、最も簡単なフェーズロックドループ（ＰＬＬ）が構成でき、テキストにも載っているように、２つの入力信号の位相差が９０°（π／２）の場合に、ループが引き込まれロックがかかる。
【００９２】
例えば、位相比較器にＸＯＲ回路を用いた場合には、２つの入力信号の位相差が90°（π/2）となった場合に、出力信号の直流電圧がVDD/2となり、ループが引き込まれロックがかかる。
【００９３】
この時には、出力信号の周波数は、２つの入力信号の周波数（互いに位相は90°違うが）の丁度2倍になっている。すなわち、位相比較器にＸＯＲ回路を用いた最も簡単なフェーズロックドループ（ＰＬＬ）では、ロック時には、基準周波数との位相差は90°（π/2）だけ異なっている。
【００９４】
このように、位相が90°異なるようにＰＬＬを組む場合には、ＶＣＯ回路を用いる他にも、位相が90°だけ進んだり遅れたりする位相可変素子、例えば、微分器や積分器、あるいはフィルタ等を用いることができることがわかる。
【００９５】
しかし、図１１においては、上述したように、１次ＬＰＦ（１次ｇｍ−Ｃ ＬＰＦ）１０１を位相器に用いているために、９０°位相差を実現できない。
【００９６】
したがって、OP amp（演算増幅器）１０８を介してループフィルタ１０７の出力信号を受け、OP amp１０８の基準電圧としては設定された位相差４５°に相当する基準電圧VDD/4を印加している。
【００９７】
あるいは、位相差を９０°に設定したのであれば、OP ampの基準電圧としては設定された位相差９０°に相当する基準電圧VDD/2を印加すべきであり、一般的なテキストにはそのように載っていることがあるが、現実には、ＰＬＬループの位相遅れが１８０°の範囲に入るようにすることは不可能である。
【００９８】
すなわち、ＰＬＬループの位相遅れが１８０°を超えてしまい、負帰還ループを構成できなくなる。したがって、ＰＬＬ回路を組めなくなるという不都合が生じてしまう。
【００９９】
これを回避するために、本発明者と同一発明者による特許文献１（特開２００５−３２８２７２号公報）では、入力される基準周波数との位相差が０°〜９０°内の設定値を４５°とし、位相差４５°に相当する基準電圧VDD/4を印加している訳である。
【０１００】
このようにすることで、図１１のｇｍ−Ｃフィルタ回路１０２のカットオフ周波数を所定の値に設定していた。
【０１０１】
この場合においても、ｇｍ−Ｃマスタフィルタ回路１０１を１次ＬＰＦとしているために、位相が０°〜９０°だけ遅れる。
【０１０２】
したがって、ＰＬＬループの位相余裕を考慮すると、ループフィルタ１０７はラグリード(lag lead)フィルタとして、位相遅れが９０°よりも小さくなるように設定せざるを得ない。
【０１０３】
このようにして位相余裕は確保されるが、振幅値で言えば、ループフィルタ１０７をラグリード(lag lead)フィルタとしているために高域での減衰量は２つの抵抗R1、R2（図３（a）参照）の抵抗比で決まり、基準周波数成分を十分な値まで落とすことができなかった。
【０１０４】
【特許文献１】特開２００５−３２８２７２号公報
【特許文献２】特開２００５−２２３４３９号公報
【非特許文献１】F. Krummenacher and N. Joehl, "A 4-MHz CMOS Continuous-Time Filters with On-Chip Automatic Tuning." IEEE J. Solid-State Circuits, Vol. SC-23, No. 3, pp. 750-758, June 1988.
【非特許文献２】V. Gopinathan, Y. P. Tsividis, K.-S. Tan, and R. K. Hester, "Design Considerations for High-Frequency Continuous-Time Filters and Implementation of an Antialiasing Filter for Digital Video." IEEE J. Solid-State Circuits, Vol. 25, No. 6, pp. 1368-1378, Dec. 1990.
【非特許文献３】K. Bult and H. W. Wallinga, "A CMOS Analog Continuous-Time Delay Line with Adaptive Delay-Time Control." IEEE J. Solid-State Circuits, Vol. SC-23, No. 3, pp. 759-766, June 1988.
【発明の開示】
【発明が解決しようとする課題】
【０１０５】
上記した従来の回路は、下記記載の問題点を有している。
【０１０６】
第１の問題点は、基準周波数成分を十分な値まで落とすことができなかった。
【０１０７】
その理由は、ラグリード(lag lead)フィルタを用いていたためである。
【０１０８】
第２の問題点は、ＰＬＬループ内の位相余裕が少なかった。
【０１０９】
その理由は、ＶＣＯや位相器でそれぞれ９０°づつ位相が廻ってしまうからである。
【０１１０】
本発明はこれに鑑み、ループフィルタ出力での基準周波数成分を十分に落とせ、かつ、ＰＬＬループ内の位相余裕を確保できる、ＰＬＬ回路とそれを用いた周波数設定回路を提供することを目的とする。
【課題を解決するための手段】
【０１１１】
本発明によるＰＬＬ回路及びそれを用いた周波数設定回路は、電気信号により発振周波数が制御される周波数発振器（ＶＣＯまたはICO）からの出力信号が高域通過フィルタ（ＨＰＦ）を介して位相検波器の一方の入力端子に入力され、前記位相比較器の他方の入力端子には基準周波数が入力され、前記位相比較器の出力信号はループフィルタを介して、その直流成分を前記電気信号として前記周波数発振器を制御する。
【０１１２】
あるいは、本発明においては、電気信号により発振周波数が制御される周波数発振器（ＶＣＯまたはICO）からの出力信号の逆相が生成され、さらに遅延回路を介して位相比較器の一方の入力端子に入力され、前記位相検波器の他方の入力端子には基準周波数が入力され、前記位相比較器の出力信号はループフィルタを介して、その直流成分を前記電気信号として前記周波数発振器を制御する。
【０１１３】
あるいは、本発明においては、前記周波数発振器と前記位相検波器との間に分周回路が挿入される。
【０１１４】
あるいは、本発明においては、前記周波数発振器が複数個のＯＴＡと容量から構成される。
【０１１５】
あるいは、本発明においては、所定の周波数の交流信号が複数個のＯＴＡと容量から構成される位相器に入力され、前記位相器への入力信号と前記位相器からの出力信号を入力とする位相比較器が入力信号間の位相差に応じた信号を出力し、前記位相器の出力信号の直流電圧を制御信号として、前記位相器を構成する少なくても１つのＯＴＡのトランスコンダクタンス（ｇｍ）を変化させることで前記位相器での位相差が一定値になるように制御するフェーズロックドループ（ＰＬＬ）を持つＰＬＬ回路において、前記位相器での位相が進む。
【０１１６】
あるいは、本発明においては、所定の周波数の交流信号が複数個のＯＴＡと容量から構成される位相器に入力され、前記位相器への入力信号と前記位相器からの出力信号を入力とする位相比較器が入力信号間の位相差に応じた信号を出力し、前記位相器の出力信号の直流電圧を増幅する増幅器を介して出力電圧を制御信号として、前記位相器を構成する少なくても１つのＯＴＡのトランスコンダクタンス（ｇｍ）を変化させることで前記位相器での位相差が一定値になるように制御するフェーズロックドループ（ＰＬＬ）を持つＰＬＬ回路において、前記位相器での位相が進む。
【０１１７】
あるいは、本発明においては、所定の周波数の交流信号が複数個のＯＴＡと容量から構成される位相器に入力され、前記位相器への入力信号と前記位相器からの出力信号を入力とする位相比較器が入力信号間の位相差に応じた信号を出力し、前記位相器の出力信号の直流電圧がV-I変換器により電圧が電流に変換され、前記V-I変換器の出力電流を制御信号として、前記位相器を構成する少なくても１つのＯＴＡのトランスコンダクタンス（ｇｍ）を変化させることで前記位相器での位相差が一定値になるように制御するフェーズロックドループ（ＰＬＬ）を持つＰＬＬ回路において、前記位相器での位相が進む。
【０１１８】
あるいは、本発明においては、所定の周波数の交流信号が複数個のＯＴＡと容量から構成される位相器に入力され、前記位相器への入力信号と前記位相器からの出力信号を入力とする位相比較器が入力信号間の位相差に応じた信号を出力し、前記位相器の出力信号の直流電圧を増幅する増幅器を介してV-I変換器により電圧が電流に変換され、前記V-I変換器の出力電流を制御信号として、前記位相器を構成する少なくても１つのＯＴＡのトランスコンダクタンス（ｇｍ）を変化させることで前記位相器での位相差が一定値になるように制御するフェーズロックドループ（ＰＬＬ）を持つＰＬＬ回路において、前記位相器での位相が進む。
【０１１９】
あるいは、本発明においては、位相器は２次の高域通過フィルタ（ＨＰＦ）からなる。
【０１２０】
あるいは、本発明においては、位相器は１次の高域通過フィルタ（ＨＰＦ）からなる。
【０１２１】
あるいは、本発明においては、ループフィルタがRC１次低域通過フィルタ（ＬＰＦ）から構成される。あるいは、本発明においては、ループフィルタがラグリードフィルタとRC１次低域通過フィルタ（ＬＰＦ)がカスケード接続された２次ＬＰＦから構成される。
【０１２２】
あるいは、本発明においては、前記ＰＬＬ回路からの制御信号により共通に制御されるＯＴＡを有するｇｍ−Ｃフィルタを持つ。
【発明の効果】
【０１２３】
本発明の第１の効果は、基準周波数成分を十分に取り除くことができる、ということである。その理由は、本発明においては、ラグリードフィルタを用いなくて良いからである。
【０１２４】
本発明の第２の効果は、ループが安定である、ということである。その理由は、本発明においては、９０°分の位相遅れを相殺しているためである。
【発明を実施するための最良の形態】
【０１２５】
上記した本発明についてさらに詳細に説述すべく添付図面を参照して説明する。本発明の１つのアスペクト（側面）においてＰＬＬ回路は、電気信号により発振周波数が制御される周波数発振器（１３）と、該周波数発振器からの出力信号を入力する高域通過フィルタ（ＨＰＦ）（１次ＨＰＦ１４／２次ＨＰＦ１５）と、該高域通過フィルタ（ＨＰＦ）の出力（u0(t)）を一方の入力端子に入力し、他方の入力端子には基準周波数（ui(t)）を入力する位相比較器（位相検波器）（１１）と、該位相比較器の出力信号(ud(t))を入力するループフィルタ（１２）と、該ループフィルタからの直流成分が、前記電気信号として該周波数発振器（１３）に供給される（図１２／図１７参照）。
【０１２６】
本発明の他のアスペクトにおいてＰＬＬ回路は、電気信号により発振周波数が制御される周波数発振器（１３）と、該周波数発振器からの出力信号の逆相信号を遅延させる遅延回路（１７）と、該遅延回路の出力を一方の入力端子に入力し、他方の入力端子には基準周波数を入力する位相比較器（１１）と、該位相比較器の出力信号を入力するループフィルタ（１２）と、該ループフィルタからの直流成分が、前記電気信号として周波数発振器（１３）に供給される（図２２参照）。
【０１２７】
本発明においては、周波数発振器（１３）と位相比較器（１１）との間に分周回路（１８）を備えている（図２３参照）。
【０１２８】
本発明の他のアスペクトにおいてＰＬＬ回路は、複数のＯＴＡ（operational transconductance amplifier）と容量を備え、所定の周波数の交流信号を入力する位相器（phase shifter）（２３／２４）と、該位相器（２３／２４）への入力信号と該位相器（２３／２４）からの出力信号を入力とし、入力信号間の位相差に応じた信号を出力する位相比較器（２１）と、該位相比較器（２１）の出力信号を入力するループフィルタ（２２）と、を有し、該ループフィルタの出力信号の直流電圧を制御信号として位相器（２３／２４）を構成する少なくとも１つのＯＴＡのトランスコンダクタンス（ｇｍ）を変化させることで位相器（２３／２４）での位相差が一定値になるように制御し、位相器（２３／２４）での位相が進む（図２５／図２９参照）。
【０１２９】
本発明の他のアスペクトにおいて、ＰＬＬ回路は、複数のＯＴＡ（operational transconductance amplifier）と容量を備え、所定の周波数の交流信号を入力する位相器（５１）と、前記位相器への入力信号と前記位相器からの出力信号を入力とし、入力信号間の位相差に応じた信号を出力する位相比較器（５３、５４、５５、５６）と、前記位相比較器の出力信号を入力するループフィルタ（５７）と、を備え、前記ループフィルタからの直流電圧を増幅する増幅器（５８）を介して出力電圧を制御信号として、前記位相器（５１）を構成する少なくとも１つのＯＴＡのトランスコンダクタンス（ｇｍ）を変化させることで、前記位相器での位相差が一定値になるように制御するフェーズロックドループ（ＰＬＬ）を有し、前記位相器（５１）での位相が進む（図３５参照）。前記ループフィルタからの直流電圧は、電圧−電流（Ｖ−Ｉ）変換器により電流に変換し、前記電圧−電流変換器の出力電流を制御信号として、前記位相器を構成する少なくとも１つのＯＴＡのトランスコンダクタンス（ｇｍ）を変化させることで、前記位相器での位相差が一定値になるように制御するフェーズロックドループ（ＰＬＬ）を有する構成としてもよい。
【０１３０】
本発明のＰＬＬ回路とそれを用いた周波数設定回路によれば、ループフィルタ出力での基準周波数成分を十分に落とせ、かつ、ＰＬＬループ内の位相余裕を確保できる。位相器として用いる１次ｇｍ−Ｃハイパスフィルタの位相量がトランジスタの製造バラツキや温度特性、容量値の製造バラツキがあっても一定値となり、結果、位相器として用いる１次ｇｍ−Ｃハイパスフィルタのカットオフ周波数を一定周波数に設定でき、同一の制御信号で制御することでｇｍ−Ｃフィルタのカットオフ周波数もトランジスタの製造バラツキや温度特性、容量値の製造バラツキがあっても一定となる。
【実施例】
【０１３１】
＜実施例１＞
図１２を参照すると、本発明の実施の形態は、ＶＣＯ回路１３の出力に１次ＨＰＦ１４を挿入している。ＶＣＯ回路１３においては、発振周波数はほぼ正弦波となっている。なぜなら、発振器においては発振周波数のスペクトラムが単一になるように高Ｑ化されており、出力波には小さな値の高調波成分しか含まれない。
【０１３２】
したがって、正弦波であれば１次ＨＰＦ１４を通して微分してもパルス成分が現れる訳でもなく、位相が９０°進んだ正弦波となる。
【０１３３】
この後に矩形波として、矩形波化された基準周波数とで位相を比較しても、位相比較器１１の２つの入力端子には区別が付かないから、従来回路で用いた位相比較器をそのまま用いることができる。
【０１３４】
ただし、ＶＣＯ１３では位相が９０°遅れるから、ＶＣＯ出力に１次ＨＰＦ１４を挿入することでこの位相遅れを相殺できる。
【０１３５】
この時に、ＶＣＯ１３と１次ＨＰＦ１４を一体化された発振器と見なせば、位相が９０°進む発振波を出力していることになる。
【０１３６】
すなわち、ＰＬＬループとしてはループフィルタ１２での位相遅れだけになる。
【０１３７】
したがって、ループフィルタ１２を１次ＬＰＦ（RCフィルタ）として９０°の位相遅れが生じても、−１８０°〜１８０°の位相範囲内に止めることができる。すなわち、ラグリードフィルタにする必要がない。
【０１３８】
図１２において、位相検波器（ＰＤ：Phase detector）１１には、基準周波数ui(t)と１次ＨＰＦ１４の出力u0(t)が入力される。位相検波器（Phase detector）１１の出力ud(t)はループフィルタ１２に入力され、交流成分が除去され、直流成分が制御電圧としてＶＣＯ１３に入力される。ＶＣＯ１３の出力は１次ＨＰＦ１４に入力され、１次ＨＰＦ１４からu0(t)が出力される。
【０１３９】
本実施例の動作を説明する。図１２において、位相検波器（Phase detector）１１には基準周波数ui(t)と１次ＨＰＦ１４の出力u0(t)が入力され、両者の位相差が検出される。位相検波器（Phase detector）１１の出力ud(t)には位相誤差信号として直流成分と交流成分が含まれ、ループフィルタ１２に入力されることで交流成分が除去され、直流成分が制御電圧としてＶＣＯ１３に入力され、ＶＣＯ１３の発振周波数と基準周波数の位相が等しくなるように制御される。
【０１４０】
さらに、ＶＣＯ１３の出力は１次ＨＰＦ１４に入力され、位相が９０°進んだu0(t)として出力される。例えば、１次ＨＰＦ１４は、簡単には容量Cと抵抗Rとで実現できる。例えば１次ＨＰＦ１４は、図１４(a)において、抵抗Rと容量Cとを入れ替えることで構成される。
【０１４１】
図１２に示したＰＬＬ回路は、図１３に示したような線形ＰＬＬ回路モデルに書き換えることができる。図１３において、制御理論に基づくと、ＰＬＬ回路の閉ループ伝達関数は次のように定義される。
【０１４２】
ここで、
Kd[V/rad]は位相検波器（ＰＤ）の利得であり、
F(s)はループフィルタ（ＬＰ）の伝達関数であり、
K0[rad/s-V]はＶＣＯのゲインファクタである。
また、G(s)は挿入したＨＰＦの伝達関数である。
【０１４３】
さらに、位相伝達関数を追加して、位相誤差伝達関数は次のように定義される。
【０１４４】
ここで、挿入される１次ＨＰＦの伝達関数G(s)は
となる。
【０１４５】
本実施例では、ループフィルタ１２にはＲＣ１次ＬＰＦを用いるから、図１４(a)に示したパッシブＲＣフィルタの場合にその伝達関数F(s)は
となる。ただし、τ＝ＲＣである。
【０１４６】
図１４(b)に示したアクティブＲＣフィルタの場合にその伝達関数F(s)は
となる。ただし、τ＝ＲＣ1、Ka＝Ｃ１／Ｃ２である。
【０１４７】
図１４(c)に示したアクティブ反転積分型フィルタの場合にその伝達関数F(s)は
となる。ただし、τ＝ＲＣである。
【０１４８】
図１４(a)に示したパッシブＲＣフィルタの場合に、ＰＬＬ回路の閉ループ伝達関数H(s)は
【０１４９】
位相誤差伝達関数He(s)は、
【０１５０】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、それぞれ(49)、(50)と表わされる。
【０１５１】
図１４(b)に示したアクティブＲＣフィルタの場合にH(s)は
【０１５２】
He(s)は
【０１５３】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、それぞれ(53)、(554)と表わされる。
【０１５４】
図１４(c)に示したアクティブ反転積分型フィルタの場合にH(s)は
【０１５５】
He(s)は
【０１５６】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、それぞれ(57)、(58)と表わされる。
【０１５７】
ここで、ωnとζはＰＬＬ回路の特性を決める重要なパラメータである。
【０１５８】
もし、KdK0>>ωn、あるいはKdKaK0>>ωnであるならば、このＰＬＬシステムは高利得ループであると言われる。
【０１５９】
最も一般的なＰＬＬは追従性を良くするために高利得ループである。高利得ループであっても、低利得ループであっても、ωn>>ω0、また、時定数が大きな値であり、1<<τ1、1<<τ1＋τ2であるから、(47)式、(51)式は(55)式に近似され、いずれの場合においても、次式で近似される。
【０１６０】
図１５に、(47)式、(51)式、(55)式の時定数が大きい場合の近似式である(59)式に示された閉ループ伝達関数の振幅特性を示す。
【０１６１】
また、高利得ループであっても、低利得ループであっても、パッシブラグＲＣフィルタ、アクティブＲＣフィルタ、アクティブ反転積分型フィルタのいずれの場合においても、時定数が大きな値であり、ω0<<τであるから、(48)式、(51)式で示された位相誤差伝達関数He(s)を(55)式に近似することができ、次式で示される。
【０１６２】
(48)式、(51)式、(55)式で示された位相誤差伝達関数He(s)のそれぞれの分母にはs2の項の他にsの項が含まれている。
【０１６３】
参考までに、図１６に、(60)式で示される近似式を位相誤差伝達関数He(s)の代わりとしてその振幅特性を示す。ダンピングファクタζを0.1から1まで変化させても、ω/ωn＝1/√2 の時に、振幅値が全て1となっており、ω/ωn＞1/√2の範囲では振幅値が1より大きくなってオーバーシュートしていく。
【０１６４】
伝達関数の分母のsの最高次数は２であるから、２次ループとして知られている。また、良く知られているように、(59)式で示されるループ伝達関数H(jω)の振幅特性｜H(jω)｜は２次ＬＰＦ特性を持ち、(47)式、(51)式、(55)式で示された位相誤差伝達関数He(ｊω) の振幅特性｜He(jω)｜や(60)式で示される位相誤差伝達関数He(ｊω) の振幅特性｜He(jω)｜は２次ＨＰＦ特性を持つ。
【０１６５】
したがって、伝達関数H(s)は−3dBカットオフ周波数ω-3dBを持つ。ω-3dBはＰＬＬ回路の閉ループ帯域を表わす。高利得ループにおいて、
に設定し、ωについて解くと、
と求められる。
【０１６６】
ここで留意すべき点は、ＰＬＬが高利得ループであっても低利得ループであっても、ＰＬＬ回路の閉ループ伝達関数も位相誤差伝達関数も変化しないということである。したがって、ＰＬＬは追従性を良くするために十分なだけの高利得ループであれば良い。
【０１６７】
ここで留意すべき点は、(55)式で示されるアクティブ反転積分型フィルタをループフィルタに用いた場合の閉ループ伝達関数は２次ＬＰＦの伝達関数そのものであり、(56)式で示されるアクティブ反転積分型フィルタをループフィルタに用いた場合の位相誤差伝達関数は２次ＨＰＦ特性に近い特性であり、丁度、従来のＶＣＯを用いたＰＬＬ回路の場合（ループフィルタにアクティブPIフィルタを用いた場合）の関係と逆転していることである。
【０１６８】
さらに付け加えると、従来のＶＣＯを用いたＰＬＬ回路の場合には、位相誤差伝達関数の分母にはsの項が存在していたから、減衰域ではバラついて、その振幅特性は、図５に示したそれよりも、図１５に示した方に近いこともあり得る。
【０１６９】
また、ダンピングファクタζの値は従来のＶＣＯを用いたＰＬＬ回路の場合には、ζ＝0.7071(＝1/√2)であったが、本実施例のＶＣＯを用いたＰＬＬ回路の場合には、ζ＝5に設定すると、ω/ωnが0.6を超えると制御電圧の誤差は±１％以下に収まるようになる。
【０１７０】
ただし、ダンピングファクタζの値を大きな値に設定しても制御電圧の最大の値が所定の値を多少とも超え、制御電圧の最大の値が所定の値より小さな値を取ることはない。すなわち、本発明のＶＣＯを用いたＰＬＬ回路の場合には、ζをこれまでのダンピングファクタとして定義することは不適当である。
【０１７１】
＜実施例２＞
負帰還ループが維持されるためには、−１８０°〜１８０°の位相範囲に入っていれば良い訳であるから、−１８０°〜０°の位相範囲を活用して、ＶＣＯの出力に２次ＨＰＦを挿入することも考えられる。寄生容量等の影響では信号の位相は遅れる方向にしか現れないであろうから、２次ＨＰＦを挿入しても−１８０°に対する位相余裕は確保できよう。
【０１７２】
図１７は、本発明の第２の実施例として、ＶＣＯ１３の出力に２次ＨＰＦ１５を挿入した構成のＰＬＬ回路を示している。
【０１７３】
図１７において、位相検波器（Phase detector）１１には基準周波数ui(t)と２次ＨＰＦ15の出力u0(t)が入力される。位相検波器（Phase detector）１１の出力ud(t)はループフィルタ１２に入力され、交流成分が除去され、直流成分が制御電圧としてＶＣＯ１３に入力される。ＶＣＯ１３の出力は２次ＨＰＦ１５に入力され、２次ＨＰＦ１５からu0(t)が出力される。
【０１７４】
本実施例の動作を説明する。図１７において、位相検波器（Phase detector）１１には基準周波数Ui(t)と２次ＨＰＦ１５の出力u0(t)が入力され、両者の位相差が検出される。位相検波器（Phase detector）１１の出力ud(t)には位相誤差信号として直流成分と交流成分が含まれ、ループフィルタ１２に入力されることで交流成分が除去され、直流成分が制御電圧としてＶＣＯ１３に入力され、ＶＣＯ１３の発振周波数と基準周波数の位相が等しくなるように制御される。
【０１７５】
さらに、ＶＣＯ１３の出力は２次ＨＰＦ１５に入力され、位相が１８０°進んだu0(t)として出力される。
【０１７６】
図１７に示したＰＬＬ回路は、図１８に示したような線形ＰＬＬ回路モデルに書き換えることができる。図１８において、制御理論に基づくと、ＰＬＬ回路の閉ループ伝達関数は次のように定義される。
【０１７７】
ここで、
Kd[V/rad]は位相検波器（ＰＤ）の利得であり、
F(s)はループフィルタ（ＬＰ）の伝達関数であり、
K0[rad/s-V]はＶＣＯのゲインファクタである。
また、G(s)は挿入したＨＰＦの伝達関数である。
【０１７８】
ＨＰＦが１次ＨＰＦの場合に、伝達関数G(s)は
となる。
【０１７９】
さらに、位相伝達関数を追加して、位相誤差伝達関数He(s)は次のように定義される。
【０１８０】
本実施例ではループフィルタ１２には、ＲＣ１次ＬＰＦを用いるから、図１４(a)に示したパッシブＲＣフィルタの場合にF(s)は
となる。ただし、τ＝ＲＣである。
【０１８１】
図１４(b)に示したアクティブＲＣフィルタの場合にF(s)は
となる。ただし、τ＝ＲＣ1、Ka＝C1/C2である。
【０１８２】
図１４(c)に示したアクティブ反転積分型フィルタの場合にF(s)は
となる。ただし、τ＝ＲＣである。
【０１８３】
図１４(a)に示したパッシブＲＣフィルタの場合に、ＰＬＬ回路の閉ループ伝達関数H(s)は
【０１８４】
(68)式は分母がs3になっておりsの２次式を超えている。しかし、KdK0K1<<τ2に設定すれば、次式で近似できる。
【０１８５】
同様に、He(s)は
【０１８６】
(70)式は分母がs3になっておりsの２次式を超えている。しかし、KdK0K1<<τ2に設定すれば、次式で近似できる。
【０１８７】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、それぞれ(72)、(73)式と表わされる。
【０１８８】
【０１８９】
図１４(b)に示したアクティブＲＣフィルタの場合に、ＰＬＬ回路の閉ループ伝達関数H(s)は
【０１９０】
(74)式は分母がs3になっておりsの２次式を超えている。しかし、KdK0K1Ka<<τ2に設定すれば、次式で近似できる。
【０１９１】
同様に、He(s)は
【０１９２】
(76)式は分母がs3になっておりsの２次式を超えている。しかし、KdK0K1Ka<<τ2に設定すれば、次式で近似できる。
【０１９３】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、それぞれ(78)、(79)式と表わされる。
【０１９４】
【０１９５】
図１４(c)に示したアクティブ反転積分型フィルタの場合に、ＰＬＬ回路の閉ループ伝達関数H(s)は
【０１９６】
He(s)は
【０１９７】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、それぞれ(78)、(79)式と表わされる。
【０１９８】
【０１９９】
ここで、ωnとζはＰＬＬ回路の特性を決める重要なパラメータである。
【０２００】
もし、KdK0>>ωn、あるいはKdKaK0>>ωnであるならば、このＰＬＬシステムは高利得ループであると言われる。最も一般的なＰＬＬは追従性を良くするために高利得ループである。高利得ループであっても、低利得ループであっても、ωn>>ω0、また、時定数が大きな値であり、1<<τ1、1<<τ1＋τ2であるから、(69)式、(75)式、(80)式は次式で近似される。
【０２０１】
図１９に、(69)式、(75)式、(80)式の時定数が大きい場合の近似式である(84)式に示された閉ループ伝達関数の振幅特性を示す。
【０２０２】
また、高利得ループであっても、低利得ループであっても、パッシブラグＲＣフィルタ、アクティブＲＣフィルタ、アクティブ反転積分型フィルタのいずれの場合においても、時定数が大きな値であり、ω0<<τであるから、(71)式、(77)式、(81)式で示された位相誤差伝達関数He(s)を次式に近似することができる。
【０２０３】
(71)式、(77)式、(81)式、及び、近似式である(85)式で示された位相誤差伝達関数He(s)のそれぞれの分母にはs2の項の他にsの項が含まれている。
【０２０４】
参考までに、図２０に、(85)式で示される近似式を位相誤差伝達関数He(s)の代わりとしてその振幅特性を示す。ダンピングファクタζを0.1から1まで変化させても、ω/ωn＝1/√2 の時に、振幅値が全て1となっており、ω/ωn＞1/√2の範囲では振幅値が1より大きくなってオーバーシュートしていく。
【０２０５】
伝達関数の分母のsの最高次数は２であるから、２次ループとして知られている。また、良く知られているように、(84)式で示されるループ伝達関数H(jω)の振幅特性｜H(jω)｜は２次ＬＰＦ特性を持ち、(85)式で示された位相誤差伝達関数He(ｊω) の振幅特性｜He(jω)｜の振幅特性｜He(jω)｜は２次ＨＰＦ特性を持つ。
【０２０６】
したがって、伝達関数H(s)は−3dBカットオフ周波数ω-3dBを持つ。ω-3dBはＰＬＬ回路の閉ループ帯域を表わす。高利得ループにおいて、
に設定し、ωについて解くと、
と求められる。
【０２０７】
ここで留意すべき点は、(84)式で近似される閉ループ伝達関数は２次ＬＰＦの伝達関数そのものであり、(85)式で近似される位相誤差伝達関数は２次ＨＰＦ特性に近い特性であり、丁度、従来のＶＣＯを用いたＰＬＬ回路の場合の関係と逆転していることである。
【０２０８】
＜実施例３＞
前記実施例１及び前記実施例２では、ループフィルタに１次ＬＰＦを用いていた。しかし、ＰＬＬループとしては位相余裕が９０°残っているから、１次ＬＰＦを１次ＬＰＦとラグリ−ドフィルタをカスケード接続として置き換えることができる。この場合に用いるループフィルタは図２１に示される。
【０２０９】
図２１(a)の場合には
と表わされ、
となっている。
【０２１０】
ただし、τ1＝R1C1、τ2＝R2C2、τ3＝R3C2である。
【０２１１】
ここで、簡単化するために、τ1＝τ3に設定すれば、
となる。ただし、τ0＝τ1＋τ2である。
【０２１２】
(90)式は、前記実施例１及び前記実施例２において、ループフィルタにＲＣ１次ＬＰＦを用い、その伝達関数F(s)において、τをτ0と置いた場合と等価である。
【０２１３】
同様に、図２１(b)の場合には
と表わされ、
となっている。
【０２１４】
ただし、τ1＝R1C1、τ2＝R2C2、τ3＝R3C3、Ka＝C2/C3である。
【０２１５】
ここで、簡単化するために、τ1＝τ3に設定すれば、
となる。
【０２１６】
ただし、τ0＝τ2である。
【０２１７】
(94)式は、前記実施例１及び前記実施例２においてループフィルタ１２（図１２、図１７参照）にＲＣ１次ＬＰＦを用い、その伝達関数F(s)において、τをτ0と置いた場合と等価である。
【０２１８】
同様に、図２１(c)の場合には
と表わされ、
となっている。ただし、τ1＝R1C1、τ2＝R2C2、τ3＝R3C2である。
【０２１９】
ここで、簡単化するために、τ1＝τ3に設定すれば、
となる。ただし、τ0＝τ2である。
【０２２０】
(98)式は、前記実施例１及び前記実施例２において、ループフィルタにＲＣ１次ＬＰＦを用い、その伝達関数F(s)において、τをτ0と置いた場合と等価である。
【０２２１】
したがって、前記実施例１及び前記実施例２において、ループフィルタ１２を、１次ＬＰＦとラグリ−ドフィルタをカスケード接続とすることができる。
【０２２２】
ＰＬＬループ内の位相を進める方法として、ループ内に１次ＨＰＦか２次ＨＰＦを挿入する方法を詳しく説明した。
【０２２３】
位相検波器（ＰＤ）への入力信号は矩形波で良いから、こうした方法以外にも、ＶＣＯの出力を矩形化し、逆相にして遅延回路で遅らせることでも、等価的に−１８０°までに相当する位相を進めることができる。
【０２２４】
＜実施例４＞
図２２は、本発明の実施例４のＰＬＬ回路の構成を示す図である。図２２に示すＰＬＬ回路においては、ＶＣＯ１３の出力を１段のインバータ回路１６を介して矩形化し、さらに遅延(delay)回路１７によって矩形信号を遅らせる。このことにより、等価的に−１８０°までに相当する位相を進めたことに相当する。
【０２２５】
図２２において、ＶＣＯ１３の出力には、1段のインバータ回路１６が接続され、インバータ回路１６の出力信号は遅延(delay)回路１７に入力され、矩形信号が遅れる。遅延(delay)回路１７からの信号（矩形信号）と入力信号とが位相検波器（ＰＤ）１１に入力されている。位相検波器（ＰＤ）１１の出力はループフィルタ１２に入力され、交流成分が除去され、直流成分が制御電圧としてＶＣＯ１３に入力される。
【０２２６】
図２２に示すＰＬＬ回路においては、位相検波器（ＰＤ）１１の入力信号は矩形波でも動作するから、ＶＣＯ１３の出力を1段のインバータ回路１６を介して矩形化し、さらに遅延(delay)回路１７によって矩形信号を遅らせる。
【０２２７】
このことにより、等価的に−１８０°までに相当する位相を進めたことに相当する。挿入された遅延(delay)回路１７の遅延(delay)量が位相余裕に相当する。
【０２２８】
したがって、遅延(delay)回路１７の遅延(delay)量の設定は位相に換算した場合に１８０°を超えてはならない。遅延(delay)Dは位相θの角速度ωでの微分係数として表される。
【０２２９】
図２２に示す例では、インバータ回路１６の後段に遅延(delay)回路１７を挿入しているが、挿入順は逆に、遅延(delay)回路の後段にインバータ回路を設けても良い。
【０２３０】
あるいは、インバータ回路１６は逆相増幅器でも良い。インバータ回路１６の前段に遅延(delay)回路を挿入する場合には、遅延(delay)回路はディジタル回路ではなくアナログ回路でも良いことになる。
【０２３１】
ディジタルの遅延(delay)回路の従来技術としては、フリップフロップを用いる例を始め多くある。アナログの遅延(delay)回路の従来技術としては、例えば、非特許文献３(K. Bult and H. W. Wallinga, "A CMOS Analog Continuous-Time Delay Line with Adaptive Delay-Time Control." IEEE J. Solid-State Circuits, Vol. SC-23, No. 3, pp. 759-766, June 1988.)に詳しい。
【０２３２】
＜本発明の別の実施の形態＞
これまでの実施例１〜４で説明したＰＬＬ回路において、位相検波器（ＰＤ)の入力に分周器を挿入することで入力信号の周波数を下げられる。
【０２３３】
＜実施例５＞
図２３は、本発明の実施例５の構成を示す図である。本発明のＶＣＯを用いたＰＬＬ回路において、分周器１８を挿入すると図２３のようになる。図２３において、ＶＣＯ１３の出力に挿入される１次ＨＰＦ１４または２次ＨＰＦ１５の後に、１／ｎ分周器１８を挿入してＶＣＯ１３から出力された周波数信号を分周している。この分周信号が位相検波器（ＰＤ）１１の一方の入力信号となっている。したがって、位相検波器（ＰＤ）１１の他方の入力信号の周波数を１／ｎに下げることができる。
【０２３４】
＜実施例６＞
図２４は、本発明の実施例６の構成を示す図である。図２２に示したＶＣＯを用いたＰＬＬ回路において、分周器１８を挿入すると図２４のようになる。図２４において、ＶＣＯ１３の出力に挿入されるインバータ１６と遅延(delay)回路１７の後に１／ｎ分周器１８を挿入してＶＣＯ１３から出力された周波数信号を１／ｎに分周している。この分周信号が位相検波器（ＰＤ）１１の一方の入力信号となっている。したがって、位相検波器（ＰＤ）１１の他方の入力信号の周波数を１／ｎに下げることができる。
【０２３５】
図２４では、インバータ回路１６の後段に遅延(delay)回路１７を挿入し、さらに分周器１８を挿入しているが、挿入の順は、遅延(delay)回路、インバータ回路、分周器は任意に設定しても良い。インバータ回路は逆相増幅器であっても良い。また、インバータ回路の前段に遅延(delay)回路を挿入する場合には遅延(delay)回路はディジタル回路ではなくアナログ回路であっても良いことになる。
【０２３６】
以上は、本発明のＶＣＯを用いたＰＬＬ回路について説明した。この本発明のＶＣＯを用いたＰＬＬ回路のアプリケーション例として、ｇｍ−Ｃフィルタのチューニングシステムについて更に説明を加えたい。この従来技術としては、非特許文献１(F. Krummenacher and N. Joehl, "A 4-MHz CMOS Continuous-Time Filters with On-Chip Automatic Tuning." IEEE J. Solid-State Circuits, Vol. SC-23, No. 3, pp. 750-758, June 1988.)に詳しい。
【０２３７】
同様に、ＶＣＯ回路の代わりにフィルタ（ＶＣＦ）を用いたＰＬＬ回路においてもＨＰＦを用いることで、ループフィルタのラグリードフィルタをＲＣフィルタに変更できる。
【０２３８】
＜実施例７＞
図２５を参照すると、本実施例は、ＶＣＦ回路を用いたＰＬＬ回路において、フィルタ回路に１次ＨＰＦ２３を用いている。
【０２３９】
１次ＨＰＦ２３では、位相が９０°進むから、ＰＬＬループとしては、ループフィルタ２２での位相遅れだけになる。
【０２４０】
したがって、ループフィルタ２２を１次ＬＰＦ（ＲＣフィルタ）２３として９０°の位相遅れが生じても、−１８０°〜１８０°の位相範囲内に止めることができる。すなわち、ラグリードフィルタにする必要がない。
【０２４１】
図２５に示したＰＬＬ回路は、図２６に示したような線形ＰＬＬ回路モデルに書き換えることができる。
【０２４２】
図２５おいて、位相検波器（Phase detector）２１には基準周波数φin(t)と１次ＨＰＦ（ＶＣＦ）２３の出力φout(t)が入力される。位相検波器（Phase detector）２１の出力はループフィルタ２２に入力され、交流成分が除去され、直流成分が制御電圧として１次ＨＰＦ（ＶＣＦ）２３に入力される。
【０２４３】
図２５において、位相検波器（Phase detector）２１には基準周波数φin(t)と１次ＨＰＦ（ＶＣＦ）２３の出力φout(t)が入力され、両者の位相差が検出される。
【０２４４】
位相検波器（Phase detector）２１の出力には、位相誤差信号として直流成分と交流成分が含まれ、ループフィルタ２２に入力されることで交流成分が除去され、直流成分が制御電圧として１次ＨＰＦ（ＶＣＦ）２３に入力され、１次ＨＰＦ（ＶＣＦ）２３の出力と基準周波数の位相差が一定になるように制御される。
【０２４５】
図２５に示したＰＬＬ回路は、図２６に示したような線形ＰＬＬ回路モデルに書き換えることができる。図２６において、制御理論に基づくと、ＰＬＬ回路の閉ループ伝達関数は次のように定義される。
【０２４６】
ここで、
Kd[V/rad]は位相検波器（ＰＤ）の利得であり、
F(s)はループフィルタの伝達関数であり、
K0[rad/s-V]はＶＣＯのゲインファクタである。
また、G(s)は挿入したＨＰＦの伝達関数である。
【０２４７】
ただし、本実施例では、ＶＣＦに１次ＨＰＦを用いるからG(s)の伝達関数は
となる。
【０２４８】
さらに、位相伝達関数を追加して、位相誤差伝達関数は次のように定義される。
【０２４９】
本実施例では、ループフィルタ２２にはＲＣ１次ＬＰＦを用いるから、図１４(a)に示したパッシブＲＣフィルタの場合にその伝達関数F(s)は
となる。ただし、τ＝ＲＣである。
【０２５０】
ループフィルタ２２が図１４(b)に示したアクティブＲＣフィルタの場合にその伝達関数F(s)は
となる。ただし、τ＝ＲＣ1、Ka＝C1/C2である。
【０２５１】
ループフィルタ２２が図１４(c)に示したアクティブ反転積分型フィルタの場合にその伝達関数F(s)は
となる。ただし、τ＝ＲＣである。
【０２５２】
ループフィルタ２２が図１４(a)に示したパッシブＲＣフィルタの場合に、ＰＬＬ回路の閉ループ伝達関数H(s)は、
【０２５３】
位相誤差伝達関数He(s)は
【０２５４】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、それぞれ(108)、(109)式と表わされる。
【０２５５】
【０２５６】
ループフィルタ２２が、図１４(b)に示したアクティブＲＣフィルタの場合に、ＰＬＬ回路の閉ループ伝達関数H(s)は
【０２５７】
位相誤差伝達関数He(s)は
【０２５８】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、それぞれ(112)、(113)式と表わされる。
【０２５９】
【０２６０】
ループフィルタ２２が図１４(c)に示したアクティブ反転積分型フィルタの場合に、ＰＬＬ回路の閉ループ伝達関数H(s)は
【０２６１】
位相誤差伝達関数He(s)は
【０２６２】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、それぞれ(116)、(117)式と表わされる。
【０２６３】
ここで、ωnとζはＰＬＬ回路の特性を決める重要なパラメータである。
【０２６４】
もし、KdK0>>ωn、あるいはKdKaK0>>ωnであるならば、このＰＬＬシステムは高利得ループであると言われる。最も一般的なＰＬＬは追従性を良くするために高利得ループである。
【０２６５】
高利得ループであっても、低利得ループであっても、ωn>>ω0、また、時定数が大きな値であり、1<<τであるから、(106)式、(110)式は(114)式に近似され、次式のように表される。
【０２６６】
図２７に、(106)式、(110)式の時定数が大きい場合の近似式である(118)式に示された閉ループ伝達関数と(114)式に示された閉ループ伝達関数の振幅特性を示す。
【０２６７】
また、高利得ループであっても、低利得ループであっても、パッシブラグＲＣフィルタ、アクティブＲＣフィルタ、アクティブ反転積分型フィルタのいずれの場合においても、時定数が大きな値であり、KdK1<<τ、ω0<<τであるから、(107)式、(111)式は(115)式で示された位相誤差伝達関数He(s)に近似することができ、次式と表わされる。
【０２６８】
(107)式、(111)式、(115)式、及び、近似式である(119)式で示された位相誤差伝達関数He(s)のそれぞれの分母にはs2の項の他にsの項が含まれている。
【０２６９】
参考までに、図２８に、(119)式で示される近似式を位相誤差伝達関数He(s)の代わりとしてその振幅特性を示す。ダンピングファクタζを0.1から1まで変化させても、ω/ωn＝1/√2 の時に、振幅値が全て1となっており、ω/ωn＞1/√2の範囲では振幅値が1より大きくなってオーバーシュートしていく。
【０２７０】
伝達関数の分母のsの最高次数は２であるから、２次ループとして知られている。また、良く知られているように、(118)式で示されるループ伝達関数H(jω)の振幅特性｜H(jω)｜は２次ＬＰＦ特性を持ち、(119)式で示された位相誤差伝達関数He(ｊω) の振幅特性｜He(jω)｜の振幅特性｜He(jω)｜は２次ＨＰＦ特性を持つ。
【０２７１】
したがって、伝達関数H(s)は−3dBカットオフ周波数ω-3dBを持つ。ω-3dBはＰＬＬ回路の閉ループ帯域を表わす。高利得ループにおいて、
に設定し、ωについて解くと、
と求められる。
【０２７２】
ここで留意すべき点は、(118)式で近似される閉ループ伝達関数は２次ＬＰＦの伝達関数そのものであり、(119)式で近似される位相誤差伝達関数は２次ＨＰＦ特性に近い特性であり、丁度、従来のＶＣＯを用いたＰＬＬ回路の場合の関係と逆転していることである。
【０２７３】
さらに付け加えると、従来のＶＣＯを用いたＰＬＬ回路の場合には位相誤差伝達関数の分母にはsの項が存在していたから、減衰域ではバラついて、その振幅特性は図５に示したそれよりも図２８に示した方に近いこともあり得る。
【０２７４】
また、ダンピングファクタζの値は、従来のＶＣＯを用いたＰＬＬ回路の場合には、ζ＝0.7071(＝1/√2)であったが、本発明のＶＣＯを用いたＰＬＬ回路の場合には、ζ＝5に設定すると、ω/ωnが0.6を超えると制御電圧の誤差は±１％以下に収まるようになる。
【０２７５】
ただし、ダンピングファクタζの値を大きな値に設定しても、制御電圧の最大の値が所定の値を多少とも超え、制御電圧の最大の値が所定の値より小さな値を取ることはない。すなわち、本発明のＶＣＯを用いたＰＬＬ回路の場合には、ζをこれまでのダンピングファクタとして定義することは不適当である。
【０２７６】
＜実施例８＞
負帰還ループが維持されるためには、−１８０°〜１８０°の位相範囲に入っていれば良い訳であるから、−１８０°〜０°の位相範囲を活用して、ＶＣＯ出力に２次ＨＰＦを挿入することも考えられる。寄生容量等の影響では信号の位相は遅れる方向にしか現れないであろうから、２次ＨＰＦを挿入しても−１８０°に対する位相余裕は確保できよう。
【０２７７】
図２９に、実施例８として、ＶＣＯ２３の出力に２次ＨＰＦ２４を挿入したＰＬＬ回路の構成を示す。
【０２７８】
図２９において、位相検波器（Phase detector）２１には基準周波数φin(t)と２次ＨＰＦ２４の出力φOUT(t)が入力される。位相検波器（Phase detector）２１の出力はループフィルタ２２に入力され、交流成分が除去され、直流成分が制御電圧としてＶＣＯに入力される。ループフィルタ２２の出力は２次ＨＰＦ２４に入力され、φOUT(t)が出力される。
【０２７９】
図２９において、位相検波器（Phase detector）２１には基準周波数φOUT(t)と２次ＨＰＦ２４の出力φOUT(t)が入力され、両者の位相差が検出される。位相検波器（Phase detector）２１の出力には位相誤差信号として直流成分と交流成分が含まれ、ループフィルタ２２に入力されることで交流成分が除去され、直流成分が制御電圧として、２次ＨＰＦ２４に入力される。２次ＨＰＦ２４は、位相が１８０°進んだφOUT(t)として出力される。
【０２８０】
図２９に示したＰＬＬ回路は、図３０に示すような線形ＰＬＬ回路モデルに書き換えることができる。図３０において、制御理論に基づくと、ＰＬＬ回路の閉ループ伝達関数は次のように定義される。
【０２８１】
ここで、
Kd[V/rad]は位相検波器（ＰＤ）の利得であり、
F(s)はループフィルタ（ＬＰ）の伝達関数であり、
K0[rad/s-V]は、２次ＨＰＦのゲインファクタである。
また、G(s)は挿入したＨＰＦ２４の伝達関数である。
【０２８２】
本実施例では挿入するＨＰＦに２次ＨＰＦを用いるから、伝達関数G(s)は
となる。
【０２８３】
さらに、位相伝達関数を追加して、位相誤差伝達関数は次のように定義される。
【０２８４】
本実施例では、ループフィルタ２２にはＲＣ１次ＬＰＦを用いるから、図１４(a)に示したパッシブＲＣフィルタの場合にF(s)は
となる。ただし、τ＝ＲＣである。
【０２８５】
ループフィルタ２２が図１４(b)に示したアクティブＲＣフィルタの場合に、そのF(s)は
となる。ただし、τ＝ＲＣ1、Ka＝C1/C2である。
【０２８６】
ループフィルタ２２が、図１４(c)に示したアクティブ反転積分型フィルタの場合に、そのF(s)は
となる。ただし、τ＝ＲＣである。
【０２８７】
ループフィルタ２２が図１４(a)に示したパッシブＲＣフィルタの場合に、ＰＬＬ回路の閉ループ伝達関数H(s)は
【０２８８】
(127)式は分母がs3になっておりsの２次式を超えている。しかし、KdK0K1<<τ2に設定すれば、次式で近似できる。
【０２８９】
同様に、位相誤差伝達関数He(s)は
【０２９０】
(129)式は分母がs3になっておりsの２次式を超えている。しかし、KdK0K1<<τ2に設定すれば、次式で近似できる。
【０２９１】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、それぞれ(131)、(132)式と表わされる。
【０２９２】
【０２９３】
ループフィルタ２２が図１４(b)に示したアクティブＲＣフィルタの場合に、ＰＬＬ回路の閉ループ伝達関数H(s)は
【０２９４】
(133)式は分母がs3になっておりsの２次式を超えている。しかし、KdK0K1Ka<<τ2に設定すれば、次式で近似できる。
【０２９５】
同様に、位相誤差伝達関数He(s)は
【０２９６】
(135)式は分母がs3になっておりsの２次式を超えている。しかし、KdK0K1Ka<<τ2に設定すれば、次式で近似できる。
【０２９７】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、それぞれ(137)、(138)式と表わされる。
【０２９８】
【０２９９】
ループフィルタ２２が図１４(c)に示したアクティブ反転積分型フィルタの場合に、ＰＬＬ回路の閉ループ伝達関数H(s)は
【０３００】
位相誤差伝達関数He(s)は
【０３０１】
ただし、ωnは自然周波数であり、ζはダンピングファクタであり、それぞれ(141)、(142)式と表わされる。
【０３０２】
ここで、ωnとζはＰＬＬ回路の特性を決める重要なパラメータである。もし、KdK0>>ωn、あるいはKdKaK0>>ωnであるならば、このＰＬＬシステムは高利得ループであると言われる。
【０３０３】
最も一般的なＰＬＬは追従性を良くするために高利得ループである。高利得ループであっても、低利得ループであっても、ωn>>ω0、また、時定数が大きな値であり、1<<τ1、1<<τ1＋τ2であるから、(128)式、(134)式、(139)式は次式で近似される。
【０３０４】
図３１に、(128)式、(134)式、(139)式の時定数が大きい場合の近似式である(143)式に示された閉ループ伝達関数の振幅特性を示す。
【０３０５】
また、高利得ループであっても、低利得ループであっても、パッシブラグＲＣフィルタ、アクティブＲＣフィルタ、アクティブ反転積分型フィルタのいずれの場合においても、時定数が大きな値であり、ω0<<τであるから、(130)式、(136)式、(140)式で示された位相誤差伝達関数He(s)を次式に近似することができる。
【０３０６】
(130)式、(136)式、(140)式、及び、近似式である(143)式で示された位相誤差伝達関数He(s)のそれぞれの分母にはs2の項の他にsの項が含まれている。
【０３０７】
参考までに、図３２に、(144)式で示される近似式を位相誤差伝達関数He(s)の代わりとしてその振幅特性を示す。ダンピングファクタζを0.1から1まで変化させても、ω/ωn＝1/√2 の時に、振幅値が全て1となっており、ω/ωn＞1/√2の範囲では振幅値が1より大きくなってオーバーシュートしていく。
【０３０８】
伝達関数の分母のsの最高次数は２であるから、２次ループとして知られている。また、良く知られているように、(143)式で示されるループ伝達関数H(jω)の振幅特性｜H(jω)｜は２次ＬＰＦ特性を持ち、(144)式で示された位相誤差伝達関数He(ｊω) の振幅特性｜He(jω)｜の振幅特性｜He(jω)｜は２次ＨＰＦ特性を持つ。
【０３０９】
したがって、伝達関数H(s)は−3dBカットオフ周波数ω-3dBを持つ。ω-3dBはＰＬＬ回路の閉ループ帯域を表わす。高利得ループにおいて、
に設定し、ωについて解くと、
と求められる。
【０３１０】
ここで留意すべき点は、(143)式で近似される閉ループ伝達関数は２次ＬＰＦの伝達関数そのものであり、(144)式で近似される位相誤差伝達関数は２次ＨＰＦ特性に近い特性であり、丁度、従来のＶＣＯを用いたＰＬＬ回路の場合の関係と逆転していることである。
【０３１１】
＜実施例９＞
実施例７と実施例８ではループフィルタに１次ＬＰＦを用いていた。しかし、ＰＬＬループとしては位相余裕が９０°残っているから、１次ＬＰＦを１次ＬＰＦとラグリ−ドフィルタをカスケード接続として置き換えることができる。本実施例の場合に、用いるループフィルタは図２１に示される。
【０３１２】
図２１(a)の場合には
と表わされ、
となっている。ただし、τ1＝R1C1、τ2＝R2C2、τ3＝R3C2である。
【０３１３】
ここで、簡単化するために、τ1＝τ3に設定すれば、
となる。ただし、τ0＝τ1＋τ2である。
【０３１４】
(149)式は、実施例７、及び、実施例８においてループフィルタにＲＣ１次ＬＰＦを用い、その伝達関数F(s)において、τをτ0と置いた場合と等価である。
【０３１５】
同様に、図２１(b)の場合には
と表わされ、
となっている。ただし、τ1＝R1C1、τ2＝R2C2、τ3＝R3C3、Ka＝C2/C3である。
【０３１６】
ここで、簡単化するために、τ1＝τ3に設定すれば、
となる。ただし、τ0＝τ2である。
【０３１７】
(153)式は、前記実施例７及び前記実施例８において、ループフィルタにＲＣ１次ＬＰＦを用い、その伝達関数F(s)において、τをτ0と置いた場合と等価である。
【０３１８】
同様に、図２１(c)の場合には
と表わされ、
となっている。ただし、τ1＝R1C1、τ2＝R2C2、τ3＝R3C2である。
【０３１９】
ここで、簡単化するために、τ1＝τ3に設定すれば、
となる。ただし、τ0＝τ2である。
【０３２０】
(157)式は、前記実施例７及び前記実施例８において、ループフィルタにＲＣ１次ＬＰＦを用い、その伝達関数F(s)において、τをτ0と置いた場合と等価である。
【０３２１】
したがって、前記実施例７及び前記実施例８において、ループフィルタを１次ＬＰＦとラグリ−ドフィルタをカスケード接続とすることができる。
【０３２２】
＜実施例１０＞
次に、本発明のＰＬＬ回路を用いた周波数設定回路の実施例を説明する。図３３は、本発明のＶＣＯを用いたＰＬＬ回路を制御回路に用いたｇｍ−Ｃフィルタの周波数設定回路の第１の実施例の構成例を示す図である。図３３においては、ｇｍ−Ｃで構成されたＶＣＯ回路３１と位相検波器（ＰＤ）３３との間にＨＰＦ３５を挿入している。本実施例は、図１０のｇｍ−Ｃ ＶＣＯ３０１とＰＤ３０３の間にＨＰＦを挿入した構成に対応する。
【０３２３】
＜実施例１１＞
図３４は、本発明のＶＣＦを用いたＰＬＬ回路を制御回路に用いたｇｍ−Ｃフィルタの周波数設定回路の第１の実施例の構成を示す図である。図３４においては、ｇｍ−Ｃで構成された２次ＨＰＦ４１（２次ｇｍ−Ｃ ＨＰＦ）をＶＣＦ回路に用いている。ここでは、基準周波数とＶＣＦ出力間の位相差が９０°となっている。図３６に、複数のＯＴＡと容量からなる差動型の２次ＨＰＦ４１（２次ｇｍ−Ｃ ＨＰＦ）の一例を示す（特許文献２参照）。図３６を参照すると、２個のＯＴＡ１、ＯＴＡ２からなる等価Ｒ１５１と、２個の容量Ｃ１と、ＯＴＡ３、ＯＴＡ４からなる等価Ｌ１５２と、容量Ｃ２と、ＯＴＡ５からなる終端抵抗１５３と、を有する。ＯＴＡは、例えば図３８の構成とされる。図３８に示す例では、差動対Ｍ１、Ｍ２のデジェネレーション抵抗のかわりに、線形動作領域のトランジスタＭ３を備え、トランジスタＭ３のゲート電圧を可変させることで等価的にデジェネレーション抵抗を可変させ、ＯＴＡのトランス（相互）コンダクタンスｇｍを可変させる。図３６のＯＴＡ１〜ＯＴＡ５を図３８の構成とし、制御電圧ＶＣＯＮ（直流電圧）を、ＯＴＡのトランジスタＭ３のゲート電圧として供給するようにしてもよい。
【０３２４】
あるいは、制御電圧ＶＣＯＮを電圧−電流（Ｖ−Ｉ）変換器で電流に変換し、Ｖ−Ｉ変換器の出力電流に基づきＯＴＡの駆動電流を制御し、ＯＴＡのトランスコンダクタンス（ｇｍ）を変化させるようにしてもよい。図３９に、Ｖ−Ｉ変換器にて制御電圧ＶＣＯＮを電流に変換しＯＴＡの駆動電流を可変させる構成の一例を示す。図３９を参照すると、ソースが接地され制御電圧ＶＣＯＮをゲートに入力するｎ-channel ＭＯＳトランジスタＭ１１と、トランジスタＭ１１のドレインと電源ＶＤＤ間に縦積みされたｐ-channel ＭＯＳトランジスタＭ１２〜Ｍ１５と、グランドと電源間に接続されたｎＭＯＳトランジスタＭ１６〜Ｍ１９及びｐＭＯＳトランジスタＭ２０、Ｍ２１を備えている。さらに、図３８のＯＴＡの電流源Ｉ０に対応する電流源としてそれぞれ、ｎ-channel ＭＯＳトランジスタ（Ｍ２２、Ｍ２３）、ｎ-channel ＭＯＳトランジスタ（Ｍ２４、Ｍ２５）、ｐ-channel ＭＯＳトランジスタ（Ｍ２６、Ｍ２７）、ｐ-channel ＭＯＳトランジスタ（Ｍ２８、Ｍ２９）を備え、トランジスタ（Ｍ２６、Ｍ２７）、トランジスタ（Ｍ２８、Ｍ２９）はそれぞれ第１のカスコードカレントミラー回路の出力側をなし、またトランジスタ（Ｍ２２、Ｍ２３）、トランジスタ（Ｍ２４、Ｍ２５）は、第１のカスコードカレントミラー回路の出力電流（トランジスタＭ２０の出力電流）を受ける第２のカスコードカレントミラー回路の出力側を構成しており、制御電圧ＶＣＯＮに対応するトランジスタＭ１１のドレイン電流に対応する電流が、第１及び第２のカスコードカレントミラー回路を介してＯＴＡに供給される。
【０３２５】
図３５は、本発明のＶＣＦを用いたＰＬＬ回路を制御回路に用いたｇｍ−Ｃフィルタの周波数設定回路の第２の実施例の構成を示す図である。図３５においては、ｇｍ−Ｃで構成された１次ＨＰＦ５１をＶＣＦ回路に用いており、ＲＣ１次ＬＰＦ５７の後段に電源電圧ＶＤＤの１／４を基準電圧とする演算増幅器（ＯＰ ａｍｐ）５８を挿入している。したがって、基準周波数と１次ｇｍ−Ｃ ＨＰＦ５１の出力間の位相差は４５°となる。図３７に、複数のＯＴＡと容量からなる差動型の１次ＨＰＦ５１（１次ｇｍ−Ｃ ＨＰＦ）の一例を示す（特許文献１参照）。特に制限されないが、ＯＴＡ１、ＯＴＡ２は、例えば図３８の構成とされる。演算増幅器（ＯＰ ａｍｐ）５８から出力される制御電圧ＶＣＯＮ（直流電圧）を、ＯＴＡのトランジスタＭ３のゲート端子に供給するようにしてもよい。あるいは、演算増幅器（ＯＰ ａｍｐ）５８から出力される制御電圧ＶＣＯＮを、図３９に示したように、電圧−電流変換し、ＯＴＡの駆動電流を変化させ、ＯＴＡのトランスコンダクタンス（ｇｍ）を変化させるようにしてもよい。
【産業上の利用可能性】
【０３２６】
本発明の活用例として、通常の無線機に用いられるローカル（LO）周波数を生成するＰＬＬ回路やクロック生成に係わるＰＬＬ回路は勿論のこと、集積回路上に形成されるｇｍ−Ｃフィルタのチューニング用制御回路のＰＬＬ回路に用いることができる。
【０３２７】
なお、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【０３２８】
【図１】従来のＶＣＯを用いたＰＬＬ回路の構成を示す図である。
【図２】従来のＶＣＯを用いた線形ＰＬＬ回路モデルを示す図である。
【図３】従来のＰＬＬ回路に用いるループフィルタの回路構成を示す図である。
【図４】従来のＶＣＯを用いたＰＬＬ回路の閉ループ伝達関数の振幅特性を示す図である。
【図５】従来のＶＣＯを用いたＰＬＬ回路の位相誤差伝達関数の振幅特性を示す図である。
【図６】従来のＶＣＦを用いたＰＬＬ回路の構成を示す図である。
【図７】従来のＶＣＦを用いた線形ＰＬＬ回路モデルを示す図である。
【図８】従来のＶＣＦを用いたＰＬＬ回路の閉ループ伝達関数の振幅特性を示す図である。
【図９】従来のＶＣＦを用いたＰＬＬ回路の位相誤差伝達関数の振幅特性を示す図である。
【図１０】従来のＶＣＯを用いたＰＬＬ回路を制御回路に用いたｇｍ−Ｃフィルタ回路の構成を示す図である。
【図１１】従来のＶＣＦを用いたＰＬＬ回路を制御回路に用いたｇｍ−Ｃフィルタ回路の構成を示す図である。
【図１２】本発明のＶＣＯを用いた第１のＰＬＬ回路の構成を示す図である。
【図１３】本発明のＶＣＯを用いた第１の線形ＰＬＬ回路モデルを示す図である。
【図１４】本発明のＰＬＬ回路に用いるループフィルタの回路の構成を示す図である。
【図１５】本発明のＶＣＯを用いた第１のＰＬＬ回路の閉ループ伝達関数の振幅特性を示す図である。
【図１６】本発明のＶＣＯを用いた第１のＰＬＬ回路の位相誤差伝達関数の振幅特性を示す図である。
【図１７】本発明のＶＣＯを用いた第２のＰＬＬ回路の構成を示す図である。
【図１８】本発明のＶＣＯを用いた第２の線形ＰＬＬ回路モデルを示す図である。
【図１９】本発明のＶＣＯを用いた第２のＰＬＬ回路の閉ループ伝達関数の振幅特性を示す図である。
【図２０】本発明のＶＣＯを用いた第２のＰＬＬ回路の位相誤差伝達関数の振幅特性を示す図である。
【図２１】本発明のＰＬＬ回路に用いるループフィルタ（２次ＬＰＦ）の回路の構成をを示す図である。
【図２２】本発明のＶＣＯとインバータと遅延回路を用いた第３のＰＬＬ回路の構成をを示す図である。
【図２３】本発明のＶＣＯと分周器を用いた第４のＰＬＬ回路の構成をを示す図である。
【図２４】本発明のＶＣＯとインバータと遅延回路と分周器を用いた第５のＰＬＬ回路の構成を示す図である。
【図２５】本発明のＶＣＦを用いた第１のＰＬＬ回路の構成を示す図である。
【図２６】本発明のＶＣＦを用いた第１の線形ＰＬＬ回路モデルを示す図である。
【図２７】本発明のＶＣＦを用いた第１のＰＬＬ回路の閉ループ伝達関数の振幅特性を示す図である。
【図２８】本発明のＶＣＦを用いた第１のＰＬＬ回路の位相誤差伝達関数の振幅特性を示す図である。
【図２９】本発明のＶＣＦを用いた第２のＰＬＬ回路の構成を示す図である。
【図３０】本発明のＶＣＦを用いた第２の線形ＰＬＬ回路モデルを示す図である。
【図３１】本発明のＶＣＦを用いた第２のＰＬＬ回路の閉ループ伝達関数の振幅特性を示す図である。
【図３２】本発明のＶＣＦを用いた第２のＰＬＬ回路の位相誤差伝達関数の振幅特性を示す図である。
【図３３】本発明のＶＣＯを用いたＰＬＬ回路を制御回路に用いたｇｍ−Ｃフィルタの周波数設定回路の実施例を示す図である。
【図３４】本発明のＶＣＦを用いたＰＬＬ回路を制御回路に用いたｇｍ−Ｃフィルタの周波数設定回路の第１の実施例を示す図である。
【図３５】本発明のＶＣＦを用いたＰＬＬ回路を制御回路に用いたｇｍ−Ｃフィルタの周波数設定回路の第２の実施例を示す図である。
【図３６】２次ｇｍ−Ｃ ＨＰＦの一例を示す図である。
【図３７】１次ｇｍ−Ｃ ＨＰＦの一例を示す図である。
【図３８】ＯＴＡの一例を示す図である。
【図３９】制御電圧を電圧−電流変換しＯＴＡを制御する構成の一例を示す図である。
【符号の説明】
【０３２９】
１１ 位相検波器
１２ ループフィルタ
１３ ＶＣＯ
１４ １次ＨＰＦ
１５ ２次ＨＰＦ
１６ インバータ回路
１７ 遅延回路
１８ 分周器
２１ 位相検波器
２２ ループフィルタ
２３ １次ＨＰＦ
２４ ２次ＨＰＦ
３１ ｇｍ−Ｃ ＶＣＯ
３２ ｇｍ−Ｃフィルタ
３３ 位相検波器
３４ ループフィルタ
３５ ＨＰＦ
４１ ２次ｇｍ−Ｃ ＨＰＦ
４２ ｇｍ−Ｃフィルタ
４３、４４ インタフェース回路
４５ ＸＮＯＲ
４６ インバータ回路
４７ ループフィルタ
５１ １次ｇｍ−Ｃ ＨＰＦ
５２ ｇｍ−Ｃフィルタ
５３、４４ インタフェース回路
５５ ＸＮＯＲ
５６ インバータ回路
５７ ループフィルタ
５８ 演算増幅器
１０１ １次ｇｍ−Ｃ ＬＰＦ
１０２ ｇｍ−Ｃフィルタ
１０３、１０４ インタフェース回路
１０５ ＸＮＯＲ
１０６ インバータ回路
１０７ ループフィルタ
１０８ 差動増幅器
１５１ 等価Ｒ
１５２ 等価Ｌ
１５３ 終端抵抗
２０１ 位相検波器
２０２ ループフィルタ
２０３ ＶＣＯ
２０４ １次ＬＰＦ
３０１ ｇｍ−Ｃ ＶＣＯ
３０２ ｇｍ−Ｃフィルタ
３０３ 位相検波器
３０４ ループフィルタ
【特許請求の範囲】
【請求項１】
電気信号により発振周波数が制御される周波数発振器と、
前記周波数発振器からの出力信号を入力する高域通過フィルタ（ＨＰＦ）と、
高域通過フィルタ（ＨＰＦ）の出力を一方の入力端子に入力し、他方の入力端子には基準周波数を入力する位相検波器と、
前記位相比較器の出力信号を入力するループフィルタと、
を備え、前記ループフィルタからの直流成分が、前記電気信号として前記周波数発振器に供給される、ことを特徴とするＰＬＬ回路。
【請求項２】
電気信号により発振周波数が制御される周波数発振器と、
前記周波数発振器からの出力信号の逆相信号を遅延させる遅延回路と、
前記遅延回路の出力を一方の入力端子に入力し、他方の入力端子には基準周波数を入力する位相検波器と、
前記位相比較器の出力信号を入力するループフィルタと、
を備え、前記ループフィルタからの直流成分が、前記電気信号として前記周波数発振器に供給される、ことを特徴とするＰＬＬ回路。
【請求項３】
前記周波数発振器と前記位相検波器との間に挿入された分周回路を備えている、ことを特徴とする請求項１または２記載のＰＬＬ回路。
【請求項４】
前記周波数発振器が、複数のＯＴＡ（operational transconductance amplifier）と容量を備えている、ことを特徴とするＰＬＬ回路。
【請求項５】
複数のＯＴＡ（operational transconductance amplifier）と容量を備え、所定の周波数の交流信号を入力する位相器と、
前記位相器への入力信号と前記位相器からの出力信号を入力とし、入力信号間の位相差に応じた信号を出力する位相比較器と、
前記位相比較器の出力信号を入力するループフィルタと、
を備え、前記ループフィルタからの直流成分を制御信号として、前記位相器を構成する少なくとも１つのＯＴＡのトランスコンダクタンス（ｇｍ）を変化させることで、前記位相器での位相差が一定値になるように制御するフェーズロックドループ（ＰＬＬ）を有し、
前記位相器での位相が進む、ことを特徴とするＰＬＬ回路。
【請求項６】
複数のＯＴＡ（operational transconductance amplifier）と容量を備え、所定の周波数の交流信号を入力する位相器と、
前記位相器への入力信号と前記位相器からの出力信号を入力とし、入力信号間の位相差に応じた信号を出力する位相比較器と、
前記位相比較器の出力信号を入力するループフィルタと、
を備え、前記ループフィルタからの直流電圧を増幅する増幅器を介して出力電圧を制御信号として、前記位相器を構成する少なくとも１つのＯＴＡのトランスコンダクタンス（ｇｍ）を変化させることで、前記位相器での位相差が一定値になるように制御するフェーズロックドループ（ＰＬＬ）を有し、
前記位相器での位相が進む、ことを特徴とするＰＬＬ回路。
【請求項７】
複数のＯＴＡ（operational transconductance amplifier）と容量を備え、所定の周波数の交流信号を入力する位相器と、
前記位相器への入力信号と前記位相器からの出力信号を入力とし、入力信号間の位相差に応じた信号を出力する位相比較器と、
前記位相比較器の出力信号を入力するループフィルタと、
を備え、前記ループフィルタからの直流電圧は、電圧−電流（Ｖ−Ｉ）変換器により、電流に変換され、
前記電圧−電流変換器の出力電流を制御信号として、前記位相器を構成する少なくとも１つのＯＴＡのトランスコンダクタンス（ｇｍ）を変化させることで、前記位相器での位相差が一定値になるように制御するフェーズロックドループ（ＰＬＬ）を有し、
前記位相器での位相が進む、ことを特徴とするＰＬＬ回路。
【請求項８】
前記位相比較器の出力信号の直流電圧を増幅する増幅器を介して前記電圧−電流変換器により電圧が電流に変換される、ことを特徴とする請求項７記載のＰＬＬ回路。
【請求項９】
前記位相器は、２次の高域通過フィルタ（ＨＰＦ）を含む、ことを特徴とする請求項４または６記載のＰＬＬ回路。
【請求項１０】
前記位相器は、１次の高域通過フィルタ（ＨＰＦ）を含む、ことを特徴とする請求項５または７記載のＰＬＬ回路。
【請求項１１】
前記ループフィルタは、ＲＣ１次低域通過フィルタ（ＬＰＦ）を含む、ことを特徴とする請求項１乃至１０のいずれか一記載のＰＬＬ回路。
【請求項１２】
前記ループフィルタが、ラグリードフィルタと、ＲＣ１次低域通過フィルタ（ＬＰＦ）がカスケード接続された２次低域通過フィルタ（ＬＰＦ）を含む、ことを特徴とする請求項５乃至１０のいずれか一記載のＰＬＬ回路。
【請求項１３】
複数のＯＴＡ（operational transconductance amplifier）と容量を含み、所定の周波数の交流信号を入力信号として入力し前記入力信号を所定量位相シフトした信号を出力し、前記制御信号により位相のシフト量が制御される高域通過フィルタ（ＨＰＦ）からなる位相器と、
前記位相器への前記入力信号と、前記位相器から出力される信号とを入力とし、入力した信号間の位相差に応じた信号を出力する位相比較器と、
前記位相比較器の出力信号を受け直流電圧を出力するループフィルタと、
前記ループフィルタの出力電圧と、入力される基準電圧とを差動増幅する差動増幅器と、
を備え、
前記差動増幅器の出力電圧を制御信号として、前記位相器に帰還入力し、
前記制御信号により、前記位相器を構成する少なくとも１つのＯＴＡのトランスコンダクタンス（ｇｍ）を可変させ前記位相器での位相差が一定値になるように制御するフェーズロックドループ（ＰＬＬ）を有し、
前記基準電圧は、電源電圧の半分以下の電圧とされる、ことを特徴とするＰＬＬ回路。
【請求項１４】
請求項１乃至１３のいずれか一に記載の前記ＰＬＬ回路からの制御信号により共通に制御される複数のＯＴＡを含むｇｍ−Ｃフィルタを有する、ことを特徴とする周波数設定回路。
【請求項１】
電気信号により発振周波数が制御される周波数発振器と、
前記周波数発振器からの出力信号を入力する高域通過フィルタ（ＨＰＦ）と、
高域通過フィルタ（ＨＰＦ）の出力を一方の入力端子に入力し、他方の入力端子には基準周波数を入力する位相検波器と、
前記位相比較器の出力信号を入力するループフィルタと、
を備え、前記ループフィルタからの直流成分が、前記電気信号として前記周波数発振器に供給される、ことを特徴とするＰＬＬ回路。
【請求項２】
電気信号により発振周波数が制御される周波数発振器と、
前記周波数発振器からの出力信号の逆相信号を遅延させる遅延回路と、
前記遅延回路の出力を一方の入力端子に入力し、他方の入力端子には基準周波数を入力する位相検波器と、
前記位相比較器の出力信号を入力するループフィルタと、
を備え、前記ループフィルタからの直流成分が、前記電気信号として前記周波数発振器に供給される、ことを特徴とするＰＬＬ回路。
【請求項３】
前記周波数発振器と前記位相検波器との間に挿入された分周回路を備えている、ことを特徴とする請求項１または２記載のＰＬＬ回路。
【請求項４】
前記周波数発振器が、複数のＯＴＡ（operational transconductance amplifier）と容量を備えている、ことを特徴とするＰＬＬ回路。
【請求項５】
複数のＯＴＡ（operational transconductance amplifier）と容量を備え、所定の周波数の交流信号を入力する位相器と、
前記位相器への入力信号と前記位相器からの出力信号を入力とし、入力信号間の位相差に応じた信号を出力する位相比較器と、
前記位相比較器の出力信号を入力するループフィルタと、
を備え、前記ループフィルタからの直流成分を制御信号として、前記位相器を構成する少なくとも１つのＯＴＡのトランスコンダクタンス（ｇｍ）を変化させることで、前記位相器での位相差が一定値になるように制御するフェーズロックドループ（ＰＬＬ）を有し、
前記位相器での位相が進む、ことを特徴とするＰＬＬ回路。
【請求項６】
複数のＯＴＡ（operational transconductance amplifier）と容量を備え、所定の周波数の交流信号を入力する位相器と、
前記位相器への入力信号と前記位相器からの出力信号を入力とし、入力信号間の位相差に応じた信号を出力する位相比較器と、
前記位相比較器の出力信号を入力するループフィルタと、
を備え、前記ループフィルタからの直流電圧を増幅する増幅器を介して出力電圧を制御信号として、前記位相器を構成する少なくとも１つのＯＴＡのトランスコンダクタンス（ｇｍ）を変化させることで、前記位相器での位相差が一定値になるように制御するフェーズロックドループ（ＰＬＬ）を有し、
前記位相器での位相が進む、ことを特徴とするＰＬＬ回路。
【請求項７】
複数のＯＴＡ（operational transconductance amplifier）と容量を備え、所定の周波数の交流信号を入力する位相器と、
前記位相器への入力信号と前記位相器からの出力信号を入力とし、入力信号間の位相差に応じた信号を出力する位相比較器と、
前記位相比較器の出力信号を入力するループフィルタと、
を備え、前記ループフィルタからの直流電圧は、電圧−電流（Ｖ−Ｉ）変換器により、電流に変換され、
前記電圧−電流変換器の出力電流を制御信号として、前記位相器を構成する少なくとも１つのＯＴＡのトランスコンダクタンス（ｇｍ）を変化させることで、前記位相器での位相差が一定値になるように制御するフェーズロックドループ（ＰＬＬ）を有し、
前記位相器での位相が進む、ことを特徴とするＰＬＬ回路。
【請求項８】
前記位相比較器の出力信号の直流電圧を増幅する増幅器を介して前記電圧−電流変換器により電圧が電流に変換される、ことを特徴とする請求項７記載のＰＬＬ回路。
【請求項９】
前記位相器は、２次の高域通過フィルタ（ＨＰＦ）を含む、ことを特徴とする請求項４または６記載のＰＬＬ回路。
【請求項１０】
前記位相器は、１次の高域通過フィルタ（ＨＰＦ）を含む、ことを特徴とする請求項５または７記載のＰＬＬ回路。
【請求項１１】
前記ループフィルタは、ＲＣ１次低域通過フィルタ（ＬＰＦ）を含む、ことを特徴とする請求項１乃至１０のいずれか一記載のＰＬＬ回路。
【請求項１２】
前記ループフィルタが、ラグリードフィルタと、ＲＣ１次低域通過フィルタ（ＬＰＦ）がカスケード接続された２次低域通過フィルタ（ＬＰＦ）を含む、ことを特徴とする請求項５乃至１０のいずれか一記載のＰＬＬ回路。
【請求項１３】
複数のＯＴＡ（operational transconductance amplifier）と容量を含み、所定の周波数の交流信号を入力信号として入力し前記入力信号を所定量位相シフトした信号を出力し、前記制御信号により位相のシフト量が制御される高域通過フィルタ（ＨＰＦ）からなる位相器と、
前記位相器への前記入力信号と、前記位相器から出力される信号とを入力とし、入力した信号間の位相差に応じた信号を出力する位相比較器と、
前記位相比較器の出力信号を受け直流電圧を出力するループフィルタと、
前記ループフィルタの出力電圧と、入力される基準電圧とを差動増幅する差動増幅器と、
を備え、
前記差動増幅器の出力電圧を制御信号として、前記位相器に帰還入力し、
前記制御信号により、前記位相器を構成する少なくとも１つのＯＴＡのトランスコンダクタンス（ｇｍ）を可変させ前記位相器での位相差が一定値になるように制御するフェーズロックドループ（ＰＬＬ）を有し、
前記基準電圧は、電源電圧の半分以下の電圧とされる、ことを特徴とするＰＬＬ回路。
【請求項１４】
請求項１乃至１３のいずれか一に記載の前記ＰＬＬ回路からの制御信号により共通に制御される複数のＯＴＡを含むｇｍ−Ｃフィルタを有する、ことを特徴とする周波数設定回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【公開番号】特開２００８−２７８０１６（Ｐ２００８−２７８０１６Ａ）
【公開日】平成２０年１１月１３日（２００８．１１．１３）
【国際特許分類】
【出願番号】特願２００７−１１７３１９（Ｐ２００７−１１７３１９）
【出願日】平成１９年４月２６日（２００７．４．２６）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２０年１１月１３日（２００８．１１．１３）
【国際特許分類】
【出願日】平成１９年４月２６日（２００７．４．２６）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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