位相制御回路
【課題】経時変化や温度変化に拘らず、常に最適なタイミングの調整をすることが可能な位相制御回路を実現する。
【解決手段】位相を制御する位相制御回路において、クロック信号を遅延する可変遅延回路と、遅延されたクロック信号がクロック入力端子に入力され、データ信号がデータ入力端子に入力される第１のフリップフロップ回路と、データ信号がクロック入力端子に入力され、遅延されたクロック信号がデータ入力端子に入力される第２のフリップフロップ回路と、第２のフリップフロップ回路の出力信号に基づいて可変遅延回路の遅延量を制御する積分回路とを備える。
【解決手段】位相を制御する位相制御回路において、クロック信号を遅延する可変遅延回路と、遅延されたクロック信号がクロック入力端子に入力され、データ信号がデータ入力端子に入力される第１のフリップフロップ回路と、データ信号がクロック入力端子に入力され、遅延されたクロック信号がデータ入力端子に入力される第２のフリップフロップ回路と、第２のフリップフロップ回路の出力信号に基づいて可変遅延回路の遅延量を制御する積分回路とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相制御回路に関し、特に経時変化や温度変化に拘らず、常に最適なタイミングの調整をすることが可能な位相制御回路に関する。
【背景技術】
【０００２】
従来の位相制御回路に関連する先行技術文献としては次のようなものがある。
【０００３】
【特許文献１】特開平２−２０２１１５号公報
【特許文献２】特開平５−１９９０８８号公報
【特許文献３】特開２００１−１１１３９３号公報
【０００４】
図６はこのような従来の位相制御回路の一例を示す構成ブロック図である。図６において、１は遅延回路、２はフリップフロップ回路である。１００はデータ信号、１０１はクロック信号、１０１ａは遅延回路１により遅延されたクロック信号、１０２は非反転出力信号、１０３は反転出力信号である。
【０００５】
データ信号１００はフリップフロップ回路２のデータ入力端子に接続され。クロック信号１０１は遅延回路１の入力端子に接続され、遅延回路１の出力端子はフリップフロップ回路２のクロック入力端子に接続される。フリップフロップ回路２の非反転出力端子からは非反転出力信号１０２が出力され、フリップフロップ回路２の反転出力端子からは反転出力信号１０３が出力される。
【０００６】
ここで、図６に示す従来例の動作を説明する。データ信号１００はＮＲＺ（Non Return to Zero）とし、フリップフロップ回路２はクロック入力の立ち上がりエッジで動作することとする。
【０００７】
図６において遅延回路１が無く、クロック信号１０１がフリップフロップ回路２のクロック入力端子に直接接続されていると仮定する。この場合、例えば、フリップフロップ回路２においてデータ入力端子に入力されるデータ信号１００が変化するタイミングとクロック入力端子に入力されるクロック信号１０１の立ち上がりエッジのタイミングが一致すると出力が不確定になる。
【０００８】
具体的には、クロック信号１０１の立ち上がりエッジに対するデータ信号１００のセットアップ時間、若しくは、ホールド時間を満たさない場合、フリップフロップ回路２の出力は不確定になる。このため、データ信号１００とクロック信号１０１が同期していたとしてもタイミングの調整が必要になる。
【０００９】
データ信号１００、若しくは、クロック信号１０１のどちらかに遅延回路を使用すればタイミングを調整することができる。ただし、クロック信号の帯域に比べてデータ信号の方の帯域が広い場合が多いので、一般にクロック信号の方に遅延回路を使用する。図６はクロック信号１０１に遅延回路１を使用した場合を示している。
【００１０】
この結果、フリップフロップ回路２のクロック入力端子に入力されるクロック信号１０１に遅延回路１を入れることにより、フリップフロップ回路２のデータ入力端子に入力されるデータ信号１００の変化のタイミングとクロック入力端子に入力されるクロック信号１０１ａの立ち上がりエッジのタイミングが最適化されるので、安定した出力信号を出力することが可能になる。
【００１１】
図７はこのような従来の位相制御回路の他の一例を示す構成ブロック図である。図７において、３は位相検出器、４はループフィルタ、５は発振器、１０４はリファレンス信号、１０５は出力信号である。
【００１２】
位相検出器３の一方の入力端子にはリファレンス信号が入力され、位相検出器３の出力端子はループフィルタ４の入力端子に接続される。ループフィルタ４の出力端子は発振器５の入力端子に接続され、発振器５の出力端子からは出力信号１０５が出力されると共に位相検出器３の他方の入力端子に接続される。
【００１３】
ここで、図７に示す従来例の動作を説明する。図７に示す回路は、一般にＰＬＬ（Phase Locked Loop）と呼ばれ、リファレンス信号１０４に正確に同期した周波数の信号を出力信号１０５として出力する。
【００１４】
具体的には、外部から入力されるリファレンス信号１０４と発振器５の出力である出力信号１０５の位相差を位相検出器３で検出し、検出結果をループフィルタ４において発振器５の制御電圧に変換して位相差が一定になるように自動制御する。
【００１５】
この結果、リファレンス信号１０４と発振器５の出力信号１０５の位相差を位相検出器３で検出し、検出結果をループフィルタ４において発振器５の制御電圧に変換して位相差が一定になるように自動制御することにより、リファレンス信号１０４に正確に同期した周波数の信号を出力信号１０５として出力することが可能になる。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかし、図６に示す従来例では、製造出荷時等の特定の時点の周囲環境条件でデータ信号１００とクロック信号１０１のタイミングが調整できたとしても、データ信号１００の経路とクロック信号１０１の経路が異なることや遅延回路１自体の特性により、使用温度環境の変化や経時変化からタイミングが次第に合わなくなってくるという問題点があった。
【００１７】
また、図７に示す従来例では、リファレンス信号１０４と発振器５の出力信号１０５の位相差を一定になるように制御はできるものの、このＰＬＬの技術を流用してフリップフロップ回路におけるデータ信号とクロック信号のタイミングを合わせる簡単な回路構成は無かった。
【００１８】
従って本発明が解決しようとする課題は、経時変化や温度変化に拘らず、常に最適なタイミングの調整をすることが可能な位相制御回路を実現することにある。
【課題を解決するための手段】
【００１９】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
位相を制御する位相制御回路において、
クロック信号を遅延する可変遅延回路と、前記遅延されたクロック信号がクロック入力端子に入力され、データ信号がデータ入力端子に入力される第１のフリップフロップ回路と、前記データ信号がクロック入力端子に入力され、前記遅延されたクロック信号がデータ入力端子に入力される第２のフリップフロップ回路と、この第２のフリップフロップ回路の出力信号に基づいて前記可変遅延回路の遅延量を制御する積分回路とを備えたことにより、経時変化や温度変化に拘らず、常に最適なタイミングの調整をすることが可能になる。
【００２０】
請求項２記載の発明は、
請求項１記載の発明である位相制御回路において、
前記可変遅延回路が、
前記積分回路の出力に応じて遅延量を変化させることにより、経時変化や温度変化に拘らず、常に最適なタイミングの調整をすることが可能になる。
【００２１】
請求項３記載の発明は、
請求項１若しくは請求項２記載の発明である位相制御回路において、
前記積分回路が、
一端が前記第２のフリップフロップ回路の非反転出力端子に接続される第１の抵抗と、一端が前記第１の抵抗の他端に接続される第１のコンデンサと、一端が前記第２のフリップフロップ回路の反転出力端子に接続される第２の抵抗と、一端が前記第２の抵抗の他端に接続され、他端が接地される第２のコンデンサと、反転入力端子が前記第１の抵抗の他端及び前記第１のコンデンサの一端にそれぞれ接続され、非反転入力端子が前記第２の抵抗の他端及び前記第２のコンデンサの一端にそれぞれ接続され、出力端子が前記第１のコンデンサの他端に接続される増幅器とから構成されることにより、経時変化や温度変化に拘らず、常に最適なタイミングの調整をすることが可能になる。
【００２２】
請求項４記載の発明は、
位相を制御する位相制御回路において、
クロック信号を遅延する可変遅延回路と、前記遅延されたクロック信号がクロック入力端子に入力され、データ信号がデータ入力端子に入力される第１のフリップフロップ回路と、前記データ信号がクロック入力端子に入力され、前記遅延されたクロック信号がデータ入力端子に入力される第２のフリップフロップ回路と、この第２のフリップフロップ回路の出力信号に基づいて前記可変遅延回路の遅延量を機械的な駆動力により制御する積分回路とを備えたことにより、経時変化や温度変化に拘らず、常に最適なタイミングの調整をすることが可能になる。
【００２３】
請求項５記載の発明は、
請求項４記載の発明である位相制御回路において、
前記可変遅延回路が、
前記積分回路からの機械的駆動力に応じて遅延量を変化させることにより、経時変化や温度変化に拘らず、常に最適なタイミングの調整をすることが可能になる。
【００２４】
請求項６記載の発明は、
請求項４若しくは請求項５記載の発明である位相制御回路において、
前記積分回路が、
モータと、前記第２のフリップフロップ回路の出力信号の論理レベルに応じて前記モータの回転方向を制御して駆動するモータ駆動回路とから構成されることにより、経時変化や温度変化に拘らず、常に最適なタイミングの調整をすることが可能になる。
【発明の効果】
【００２５】
本発明によれば次のような効果がある。
請求項１，２及び請求項３の発明によれば、データ信号がクロック入力端子に入力され、クロック信号がデータ入力端子に入力された第２のフリップフロップ回路の出力を積分回路により積分し、この積分された出力に基づいて可変遅延回路を制御することにより、クロック信号のタイミングが最適化されるので、経時変化や温度変化に拘らず、常に最適なタイミングの調整をすることが可能な位相制御回路の実現が可能になる。
【００２６】
請求項４，５及び請求項６の発明によれば、データ信号がクロック入力端子に入力され、クロック信号がデータ入力端子に入力された第２のフリップフロップ回路の出力を積分回路により機械的な駆動力に変換し、この駆動力に基づいて可変遅延回路を制御することにより、クロック信号のタイミングが最適化されるので、経時変化や温度変化に拘らず、常に最適なタイミングの調整をすることが可能の実現が可能になる。
【発明を実施するための最良の形態】
【００２７】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係る位相制御回路の一実施例を示す構成ブロック図である。図１において１００，１０１，１０１ａ，１０２及び１０３は図６と同一符号を付してあり、６は可変遅延回路、７はフリップフロップ回路、８及び９は抵抗、１０及び１１はコンデンサ、１２は増幅器である。
【００２８】
また、抵抗８、抵抗９、コンデンサ１０、コンデンサ１１及び増幅器１２は積分回路５０を構成している。
【００２９】
データ信号１００はフリップフロップ回路２のデータ入力端子及びフリップフロップ回路７のクロック入力端子にそれぞれ接続される。クロック信号１０１は可変遅延回路６の入力端子に接続され、可変遅延回路６の出力端子はフリップフロップ回路２のクロック入力端子及びフリップフロップ回路７のデータ入力端子にそれぞれ接続される。
【００３０】
フリップフロップ回路７の非反転出力端子は抵抗８の一端に接続され、抵抗８の他端はコンデンサ１０の一端及び増幅器１２の反転入力端子にそれぞれ接続される。フリップフロップ回路７の反転出力端子は抵抗９の一端に接続され、抵抗９の他端はコンデンサ１１の一端及び増幅器１２の非反転入力端子にそれぞれ接続される。
【００３１】
コンデンサ１１の他端は接地され、増幅器１２の出力端子は可変遅延回路６の制御端子及びコンデンサ１０の他端にそれぞれ接続される。フリップフロップ回路２の非反転出力端子からは非反転出力信号１０２が出力され、反転出力端子からは反転出力信号１０３が出力される。
【００３２】
ここで、図１に示す実施例の動作を図２、図３及び図４を用いて説明する。図２はフリップフロップ回路２の動作タイミングを示すタイミングチャート、図３及び図４はフリップフロップ回路２及びフリップフロップ回路７の動作タイミングを示すタイミングチャートである。
【００３３】
基本的な動作は図６の従来例とほぼ同一であり、異なる点はフリップフロップ回路７及び積分回路５０を追加したことである。図２はフリップフロップ回路２のデータ入力とクロック入力のタイミングが最適の場合のタイミングチャートを示している。すなわち、データ信号１００の変化時ではなく、安定している時にクロック信号１０１ａの立ち上がりエッジのタイミングが来ている。
【００３４】
図３はフリップフロップ回路２のデータ入力のタイミングが最適なタイミングより早い場合のタイミングチャートを示している。図３に示すように、フリップフロップ回路７の非反転出力信号は最初の不定期間を除いて常にローレベルとなり、反転出力信号は最初の不定期間を除いて常にハイレベルとなる。
【００３５】
そして、このフリップフロップ回路７の非反転出力信号及び反転出力信号が積分回路５０に入力されると、積分回路５０の出力信号は徐々に大きくなる。
【００３６】
ここで、可変遅延回路６の特性が制御端子に入力される制御信号の大きさに応じて遅延量が変化すると仮定する。すなわち、制御信号が大きい場合は遅延量が大きくなり、制御信号が小さい場合は遅延量が小さくなる。
【００３７】
積分回路５０の出力信号が徐々に大きくなると、それに応じて可変遅延回路６の遅延量が徐々に大きくなり、最適なタイミングより早く入力されていたクロック信号１０１ａは最適なタイミングに近づくことになる。
【００３８】
また、図６はフリップフロップ回路２のデータ入力のタイミングが最適なタイミングより遅い場合のタイミングチャートを示している。図６に示すように、フリップフロップ回路７の非反転出力信号は最初の不定期間を除いて常にハイレベルとなり、反転出力信号は最初の不定期間を除いて常にローレベルとなる。
【００３９】
そして、このフリップフロップ回路７の非反転出力信号及び反転出力信号が積分回路５０に入力されると、積分回路５０の出力信号は徐々に小さくなる。
【００４０】
積分回路５０の出力信号が徐々に小さくなると、それに応じて可変遅延回路６の遅延量が徐々に小さくなり、最適なタイミングより遅く入力されていたクロック信号１０１ａは最適なタイミングに近づくことになる。
【００４１】
この結果、データ信号１００がクロック入力端子に入力され、クロック信号１０１ａがデータ入力端子に入力されたフリップフロップ回路７の出力を積分回路５０により積分し、この積分された出力に基づいて可変遅延回路６を制御することにより、クロック信号１０１のタイミングが最適化されるので、経時変化や温度変化に拘らず、常に最適なタイミングの調整をすることが可能になる。
【００４２】
なお、図１に示す実施例においては積分回路５０を差動入力構成としているが、必ずしも差動入力構成とする必要は無く、シングル入力で構成してもよい。
【００４３】
また、図１に示す実施例においては積分回路５０が電気部品で構成されているが、必ずしもそうする必要は無く、モータ等の機械部品を用いて機械的に積分を行ってもよい。
【００４４】
この場合の動作を図５を用いて説明する。図５は本発明に係る位相制御回路の他の実施例を示す構成ブロック図である。図５において２，７，１００，１０１，１０１ａ，１０２，１０３は図１と同一符号を付してあり、６ａは可変遅延回路、１３はモータ駆動回路、１４はモータである。また、モータ駆動回路１３及びモータ１４は積分回路５１を構成している。
【００４５】
フリップフロップ回路７の非反転出力端子はモータ駆動回路１３の一方の入力端子に接続され、フリップフロップ回路７の反転出力端子はモータ駆動回路１３の他方の入力端子に接続される。モータ駆動回路１３の一方の出力端子はモータ１４の一方の入力端子に接続され、モータ駆動回路１３の他方の出力端子はモータ１４の他方の入力端子に接続される。
【００４６】
また、モータ１４の回転部分が可変遅延回路６ａの遅延制御用ロータリースイッチに接続される。その他の接続に関しては図１と同じため、説明を省略する。
【００４７】
基本的な動作は図１の実施例とほぼ同一であり、異なる点は積分回路５１がモータ駆動回路１３及びモータ１４で構成され、可変遅延回路６ａが機械的駆動力により制御されるようになった点である。
【００４８】
図１に示す実施例と同様に、フリップフロップ回路２のデータ入力のタイミングが最適なタイミングより早い場合、フリップフロップ回路７の非反転出力信号は最初の不定期間を除いて常にローレベルとなり、反転出力信号は最初の不定期間を除いて常にハイレベルとなる。
【００４９】
フリップフロップ回路７の非反転出力がローレベルで、反転出力がハイレベルの間、モータ駆動回路１３はモータ１４を一定速度で一方向に回転させる。これにより可変遅延回路６ａの遅延制御用ロータリースイッチが回され、遅延量が徐々に大きくなり、最適なタイミングより早く入力されていたクロック信号１０１ａは最適なタイミングに近づくことになる。
【００５０】
同様に、フリップフロップ回路２のデータ入力のタイミングが最適なタイミングより遅い場合、フリップフロップ回路７の非反転出力信号は最初の不定期間を除いて常にハイレベルとなり、反転出力信号は最初の不定期間を除いて常にローレベルとなる。
【００５１】
フリップフロップ回路７の非反転出力がハイレベルで、反転出力がローレベルの間、モータ駆動回路１３はモータ１４を一定速度で逆方向に回転させる。これにより可変遅延回路６ａの遅延制御用ロータリースイッチが回され、遅延量が徐々に小さくなり、最適なタイミングより遅く入力されていたクロック信号１０１ａは最適なタイミングに近づくことになる。
【００５２】
この結果、データ信号１００がクロック入力端子に入力され、クロック信号１０１ａがデータ入力端子に入力されたフリップフロップ回路７の出力を積分回路５１により機械的な回転動作に変換し、この回転に基づいて可変遅延回路６ａを制御することにより、クロック信号１０１のタイミングが最適化されるので、経時変化や温度変化に拘らず、常に最適なタイミングの調整をすることが可能になる。
【００５３】
また、図５に示す実施例においては積分回路５１からの回転動作により可変遅延回路６ａを制御していたが、必ずしも回転動作である必要は無く、機械的な駆動力により可変遅延回路６ａを制御すればよい。
【００５４】
例えば、積分回路５１からの回転動作を左右にスライドする動作に変換し、可変遅延回路６ａをスライドスイッチにより遅延量を切り替えるものにしてもよい。
【図面の簡単な説明】
【００５５】
【図１】本発明に係る位相制御回路の一実施例を示す構成ブロック図である。
【図２】フリップフロップ回路の動作タイミングを示すタイミングチャートである。
【図３】フリップフロップ回路の動作タイミングを示すタイミングチャートである。
【図４】フリップフロップ回路の動作タイミングを示すタイミングチャートである。
【図５】本発明に係る位相制御回路の他の実施例を示す構成ブロック図である。
【図６】従来の位相制御回路の一例を示す構成ブロック図である。
【図７】従来の位相制御回路の他の一例を示す構成ブロック図である。
【符号の説明】
【００５６】
１ 遅延回路
２，７ フリップフロップ回路
３ 位相検出器
４ ループフィルタ
５ 発振器
６，６ａ 可変遅延回路
８，９ 抵抗
１０，１１ コンデンサ
１２ 増幅器
１３ モータ駆動回路
１４ モータ
５０，５１ 積分回路
１００ データ信号
１０１，１０１ａ クロック信号
１０２ 非反転出力信号
１０３ 反転出力信号
１０４ リファレンス信号
１０５ 出力信号
【技術分野】
【０００１】
本発明は、位相制御回路に関し、特に経時変化や温度変化に拘らず、常に最適なタイミングの調整をすることが可能な位相制御回路に関する。
【背景技術】
【０００２】
従来の位相制御回路に関連する先行技術文献としては次のようなものがある。
【０００３】
【特許文献１】特開平２−２０２１１５号公報
【特許文献２】特開平５−１９９０８８号公報
【特許文献３】特開２００１−１１１３９３号公報
【０００４】
図６はこのような従来の位相制御回路の一例を示す構成ブロック図である。図６において、１は遅延回路、２はフリップフロップ回路である。１００はデータ信号、１０１はクロック信号、１０１ａは遅延回路１により遅延されたクロック信号、１０２は非反転出力信号、１０３は反転出力信号である。
【０００５】
データ信号１００はフリップフロップ回路２のデータ入力端子に接続され。クロック信号１０１は遅延回路１の入力端子に接続され、遅延回路１の出力端子はフリップフロップ回路２のクロック入力端子に接続される。フリップフロップ回路２の非反転出力端子からは非反転出力信号１０２が出力され、フリップフロップ回路２の反転出力端子からは反転出力信号１０３が出力される。
【０００６】
ここで、図６に示す従来例の動作を説明する。データ信号１００はＮＲＺ（Non Return to Zero）とし、フリップフロップ回路２はクロック入力の立ち上がりエッジで動作することとする。
【０００７】
図６において遅延回路１が無く、クロック信号１０１がフリップフロップ回路２のクロック入力端子に直接接続されていると仮定する。この場合、例えば、フリップフロップ回路２においてデータ入力端子に入力されるデータ信号１００が変化するタイミングとクロック入力端子に入力されるクロック信号１０１の立ち上がりエッジのタイミングが一致すると出力が不確定になる。
【０００８】
具体的には、クロック信号１０１の立ち上がりエッジに対するデータ信号１００のセットアップ時間、若しくは、ホールド時間を満たさない場合、フリップフロップ回路２の出力は不確定になる。このため、データ信号１００とクロック信号１０１が同期していたとしてもタイミングの調整が必要になる。
【０００９】
データ信号１００、若しくは、クロック信号１０１のどちらかに遅延回路を使用すればタイミングを調整することができる。ただし、クロック信号の帯域に比べてデータ信号の方の帯域が広い場合が多いので、一般にクロック信号の方に遅延回路を使用する。図６はクロック信号１０１に遅延回路１を使用した場合を示している。
【００１０】
この結果、フリップフロップ回路２のクロック入力端子に入力されるクロック信号１０１に遅延回路１を入れることにより、フリップフロップ回路２のデータ入力端子に入力されるデータ信号１００の変化のタイミングとクロック入力端子に入力されるクロック信号１０１ａの立ち上がりエッジのタイミングが最適化されるので、安定した出力信号を出力することが可能になる。
【００１１】
図７はこのような従来の位相制御回路の他の一例を示す構成ブロック図である。図７において、３は位相検出器、４はループフィルタ、５は発振器、１０４はリファレンス信号、１０５は出力信号である。
【００１２】
位相検出器３の一方の入力端子にはリファレンス信号が入力され、位相検出器３の出力端子はループフィルタ４の入力端子に接続される。ループフィルタ４の出力端子は発振器５の入力端子に接続され、発振器５の出力端子からは出力信号１０５が出力されると共に位相検出器３の他方の入力端子に接続される。
【００１３】
ここで、図７に示す従来例の動作を説明する。図７に示す回路は、一般にＰＬＬ（Phase Locked Loop）と呼ばれ、リファレンス信号１０４に正確に同期した周波数の信号を出力信号１０５として出力する。
【００１４】
具体的には、外部から入力されるリファレンス信号１０４と発振器５の出力である出力信号１０５の位相差を位相検出器３で検出し、検出結果をループフィルタ４において発振器５の制御電圧に変換して位相差が一定になるように自動制御する。
【００１５】
この結果、リファレンス信号１０４と発振器５の出力信号１０５の位相差を位相検出器３で検出し、検出結果をループフィルタ４において発振器５の制御電圧に変換して位相差が一定になるように自動制御することにより、リファレンス信号１０４に正確に同期した周波数の信号を出力信号１０５として出力することが可能になる。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかし、図６に示す従来例では、製造出荷時等の特定の時点の周囲環境条件でデータ信号１００とクロック信号１０１のタイミングが調整できたとしても、データ信号１００の経路とクロック信号１０１の経路が異なることや遅延回路１自体の特性により、使用温度環境の変化や経時変化からタイミングが次第に合わなくなってくるという問題点があった。
【００１７】
また、図７に示す従来例では、リファレンス信号１０４と発振器５の出力信号１０５の位相差を一定になるように制御はできるものの、このＰＬＬの技術を流用してフリップフロップ回路におけるデータ信号とクロック信号のタイミングを合わせる簡単な回路構成は無かった。
【００１８】
従って本発明が解決しようとする課題は、経時変化や温度変化に拘らず、常に最適なタイミングの調整をすることが可能な位相制御回路を実現することにある。
【課題を解決するための手段】
【００１９】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
位相を制御する位相制御回路において、
クロック信号を遅延する可変遅延回路と、前記遅延されたクロック信号がクロック入力端子に入力され、データ信号がデータ入力端子に入力される第１のフリップフロップ回路と、前記データ信号がクロック入力端子に入力され、前記遅延されたクロック信号がデータ入力端子に入力される第２のフリップフロップ回路と、この第２のフリップフロップ回路の出力信号に基づいて前記可変遅延回路の遅延量を制御する積分回路とを備えたことにより、経時変化や温度変化に拘らず、常に最適なタイミングの調整をすることが可能になる。
【００２０】
請求項２記載の発明は、
請求項１記載の発明である位相制御回路において、
前記可変遅延回路が、
前記積分回路の出力に応じて遅延量を変化させることにより、経時変化や温度変化に拘らず、常に最適なタイミングの調整をすることが可能になる。
【００２１】
請求項３記載の発明は、
請求項１若しくは請求項２記載の発明である位相制御回路において、
前記積分回路が、
一端が前記第２のフリップフロップ回路の非反転出力端子に接続される第１の抵抗と、一端が前記第１の抵抗の他端に接続される第１のコンデンサと、一端が前記第２のフリップフロップ回路の反転出力端子に接続される第２の抵抗と、一端が前記第２の抵抗の他端に接続され、他端が接地される第２のコンデンサと、反転入力端子が前記第１の抵抗の他端及び前記第１のコンデンサの一端にそれぞれ接続され、非反転入力端子が前記第２の抵抗の他端及び前記第２のコンデンサの一端にそれぞれ接続され、出力端子が前記第１のコンデンサの他端に接続される増幅器とから構成されることにより、経時変化や温度変化に拘らず、常に最適なタイミングの調整をすることが可能になる。
【００２２】
請求項４記載の発明は、
位相を制御する位相制御回路において、
クロック信号を遅延する可変遅延回路と、前記遅延されたクロック信号がクロック入力端子に入力され、データ信号がデータ入力端子に入力される第１のフリップフロップ回路と、前記データ信号がクロック入力端子に入力され、前記遅延されたクロック信号がデータ入力端子に入力される第２のフリップフロップ回路と、この第２のフリップフロップ回路の出力信号に基づいて前記可変遅延回路の遅延量を機械的な駆動力により制御する積分回路とを備えたことにより、経時変化や温度変化に拘らず、常に最適なタイミングの調整をすることが可能になる。
【００２３】
請求項５記載の発明は、
請求項４記載の発明である位相制御回路において、
前記可変遅延回路が、
前記積分回路からの機械的駆動力に応じて遅延量を変化させることにより、経時変化や温度変化に拘らず、常に最適なタイミングの調整をすることが可能になる。
【００２４】
請求項６記載の発明は、
請求項４若しくは請求項５記載の発明である位相制御回路において、
前記積分回路が、
モータと、前記第２のフリップフロップ回路の出力信号の論理レベルに応じて前記モータの回転方向を制御して駆動するモータ駆動回路とから構成されることにより、経時変化や温度変化に拘らず、常に最適なタイミングの調整をすることが可能になる。
【発明の効果】
【００２５】
本発明によれば次のような効果がある。
請求項１，２及び請求項３の発明によれば、データ信号がクロック入力端子に入力され、クロック信号がデータ入力端子に入力された第２のフリップフロップ回路の出力を積分回路により積分し、この積分された出力に基づいて可変遅延回路を制御することにより、クロック信号のタイミングが最適化されるので、経時変化や温度変化に拘らず、常に最適なタイミングの調整をすることが可能な位相制御回路の実現が可能になる。
【００２６】
請求項４，５及び請求項６の発明によれば、データ信号がクロック入力端子に入力され、クロック信号がデータ入力端子に入力された第２のフリップフロップ回路の出力を積分回路により機械的な駆動力に変換し、この駆動力に基づいて可変遅延回路を制御することにより、クロック信号のタイミングが最適化されるので、経時変化や温度変化に拘らず、常に最適なタイミングの調整をすることが可能の実現が可能になる。
【発明を実施するための最良の形態】
【００２７】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係る位相制御回路の一実施例を示す構成ブロック図である。図１において１００，１０１，１０１ａ，１０２及び１０３は図６と同一符号を付してあり、６は可変遅延回路、７はフリップフロップ回路、８及び９は抵抗、１０及び１１はコンデンサ、１２は増幅器である。
【００２８】
また、抵抗８、抵抗９、コンデンサ１０、コンデンサ１１及び増幅器１２は積分回路５０を構成している。
【００２９】
データ信号１００はフリップフロップ回路２のデータ入力端子及びフリップフロップ回路７のクロック入力端子にそれぞれ接続される。クロック信号１０１は可変遅延回路６の入力端子に接続され、可変遅延回路６の出力端子はフリップフロップ回路２のクロック入力端子及びフリップフロップ回路７のデータ入力端子にそれぞれ接続される。
【００３０】
フリップフロップ回路７の非反転出力端子は抵抗８の一端に接続され、抵抗８の他端はコンデンサ１０の一端及び増幅器１２の反転入力端子にそれぞれ接続される。フリップフロップ回路７の反転出力端子は抵抗９の一端に接続され、抵抗９の他端はコンデンサ１１の一端及び増幅器１２の非反転入力端子にそれぞれ接続される。
【００３１】
コンデンサ１１の他端は接地され、増幅器１２の出力端子は可変遅延回路６の制御端子及びコンデンサ１０の他端にそれぞれ接続される。フリップフロップ回路２の非反転出力端子からは非反転出力信号１０２が出力され、反転出力端子からは反転出力信号１０３が出力される。
【００３２】
ここで、図１に示す実施例の動作を図２、図３及び図４を用いて説明する。図２はフリップフロップ回路２の動作タイミングを示すタイミングチャート、図３及び図４はフリップフロップ回路２及びフリップフロップ回路７の動作タイミングを示すタイミングチャートである。
【００３３】
基本的な動作は図６の従来例とほぼ同一であり、異なる点はフリップフロップ回路７及び積分回路５０を追加したことである。図２はフリップフロップ回路２のデータ入力とクロック入力のタイミングが最適の場合のタイミングチャートを示している。すなわち、データ信号１００の変化時ではなく、安定している時にクロック信号１０１ａの立ち上がりエッジのタイミングが来ている。
【００３４】
図３はフリップフロップ回路２のデータ入力のタイミングが最適なタイミングより早い場合のタイミングチャートを示している。図３に示すように、フリップフロップ回路７の非反転出力信号は最初の不定期間を除いて常にローレベルとなり、反転出力信号は最初の不定期間を除いて常にハイレベルとなる。
【００３５】
そして、このフリップフロップ回路７の非反転出力信号及び反転出力信号が積分回路５０に入力されると、積分回路５０の出力信号は徐々に大きくなる。
【００３６】
ここで、可変遅延回路６の特性が制御端子に入力される制御信号の大きさに応じて遅延量が変化すると仮定する。すなわち、制御信号が大きい場合は遅延量が大きくなり、制御信号が小さい場合は遅延量が小さくなる。
【００３７】
積分回路５０の出力信号が徐々に大きくなると、それに応じて可変遅延回路６の遅延量が徐々に大きくなり、最適なタイミングより早く入力されていたクロック信号１０１ａは最適なタイミングに近づくことになる。
【００３８】
また、図６はフリップフロップ回路２のデータ入力のタイミングが最適なタイミングより遅い場合のタイミングチャートを示している。図６に示すように、フリップフロップ回路７の非反転出力信号は最初の不定期間を除いて常にハイレベルとなり、反転出力信号は最初の不定期間を除いて常にローレベルとなる。
【００３９】
そして、このフリップフロップ回路７の非反転出力信号及び反転出力信号が積分回路５０に入力されると、積分回路５０の出力信号は徐々に小さくなる。
【００４０】
積分回路５０の出力信号が徐々に小さくなると、それに応じて可変遅延回路６の遅延量が徐々に小さくなり、最適なタイミングより遅く入力されていたクロック信号１０１ａは最適なタイミングに近づくことになる。
【００４１】
この結果、データ信号１００がクロック入力端子に入力され、クロック信号１０１ａがデータ入力端子に入力されたフリップフロップ回路７の出力を積分回路５０により積分し、この積分された出力に基づいて可変遅延回路６を制御することにより、クロック信号１０１のタイミングが最適化されるので、経時変化や温度変化に拘らず、常に最適なタイミングの調整をすることが可能になる。
【００４２】
なお、図１に示す実施例においては積分回路５０を差動入力構成としているが、必ずしも差動入力構成とする必要は無く、シングル入力で構成してもよい。
【００４３】
また、図１に示す実施例においては積分回路５０が電気部品で構成されているが、必ずしもそうする必要は無く、モータ等の機械部品を用いて機械的に積分を行ってもよい。
【００４４】
この場合の動作を図５を用いて説明する。図５は本発明に係る位相制御回路の他の実施例を示す構成ブロック図である。図５において２，７，１００，１０１，１０１ａ，１０２，１０３は図１と同一符号を付してあり、６ａは可変遅延回路、１３はモータ駆動回路、１４はモータである。また、モータ駆動回路１３及びモータ１４は積分回路５１を構成している。
【００４５】
フリップフロップ回路７の非反転出力端子はモータ駆動回路１３の一方の入力端子に接続され、フリップフロップ回路７の反転出力端子はモータ駆動回路１３の他方の入力端子に接続される。モータ駆動回路１３の一方の出力端子はモータ１４の一方の入力端子に接続され、モータ駆動回路１３の他方の出力端子はモータ１４の他方の入力端子に接続される。
【００４６】
また、モータ１４の回転部分が可変遅延回路６ａの遅延制御用ロータリースイッチに接続される。その他の接続に関しては図１と同じため、説明を省略する。
【００４７】
基本的な動作は図１の実施例とほぼ同一であり、異なる点は積分回路５１がモータ駆動回路１３及びモータ１４で構成され、可変遅延回路６ａが機械的駆動力により制御されるようになった点である。
【００４８】
図１に示す実施例と同様に、フリップフロップ回路２のデータ入力のタイミングが最適なタイミングより早い場合、フリップフロップ回路７の非反転出力信号は最初の不定期間を除いて常にローレベルとなり、反転出力信号は最初の不定期間を除いて常にハイレベルとなる。
【００４９】
フリップフロップ回路７の非反転出力がローレベルで、反転出力がハイレベルの間、モータ駆動回路１３はモータ１４を一定速度で一方向に回転させる。これにより可変遅延回路６ａの遅延制御用ロータリースイッチが回され、遅延量が徐々に大きくなり、最適なタイミングより早く入力されていたクロック信号１０１ａは最適なタイミングに近づくことになる。
【００５０】
同様に、フリップフロップ回路２のデータ入力のタイミングが最適なタイミングより遅い場合、フリップフロップ回路７の非反転出力信号は最初の不定期間を除いて常にハイレベルとなり、反転出力信号は最初の不定期間を除いて常にローレベルとなる。
【００５１】
フリップフロップ回路７の非反転出力がハイレベルで、反転出力がローレベルの間、モータ駆動回路１３はモータ１４を一定速度で逆方向に回転させる。これにより可変遅延回路６ａの遅延制御用ロータリースイッチが回され、遅延量が徐々に小さくなり、最適なタイミングより遅く入力されていたクロック信号１０１ａは最適なタイミングに近づくことになる。
【００５２】
この結果、データ信号１００がクロック入力端子に入力され、クロック信号１０１ａがデータ入力端子に入力されたフリップフロップ回路７の出力を積分回路５１により機械的な回転動作に変換し、この回転に基づいて可変遅延回路６ａを制御することにより、クロック信号１０１のタイミングが最適化されるので、経時変化や温度変化に拘らず、常に最適なタイミングの調整をすることが可能になる。
【００５３】
また、図５に示す実施例においては積分回路５１からの回転動作により可変遅延回路６ａを制御していたが、必ずしも回転動作である必要は無く、機械的な駆動力により可変遅延回路６ａを制御すればよい。
【００５４】
例えば、積分回路５１からの回転動作を左右にスライドする動作に変換し、可変遅延回路６ａをスライドスイッチにより遅延量を切り替えるものにしてもよい。
【図面の簡単な説明】
【００５５】
【図１】本発明に係る位相制御回路の一実施例を示す構成ブロック図である。
【図２】フリップフロップ回路の動作タイミングを示すタイミングチャートである。
【図３】フリップフロップ回路の動作タイミングを示すタイミングチャートである。
【図４】フリップフロップ回路の動作タイミングを示すタイミングチャートである。
【図５】本発明に係る位相制御回路の他の実施例を示す構成ブロック図である。
【図６】従来の位相制御回路の一例を示す構成ブロック図である。
【図７】従来の位相制御回路の他の一例を示す構成ブロック図である。
【符号の説明】
【００５６】
１ 遅延回路
２，７ フリップフロップ回路
３ 位相検出器
４ ループフィルタ
５ 発振器
６，６ａ 可変遅延回路
８，９ 抵抗
１０，１１ コンデンサ
１２ 増幅器
１３ モータ駆動回路
１４ モータ
５０，５１ 積分回路
１００ データ信号
１０１，１０１ａ クロック信号
１０２ 非反転出力信号
１０３ 反転出力信号
１０４ リファレンス信号
１０５ 出力信号
【特許請求の範囲】
【請求項１】
位相を制御する位相制御回路において、
クロック信号を遅延する可変遅延回路と、
前記遅延されたクロック信号がクロック入力端子に入力され、データ信号がデータ入力端子に入力される第１のフリップフロップ回路と、
前記データ信号がクロック入力端子に入力され、前記遅延されたクロック信号がデータ入力端子に入力される第２のフリップフロップ回路と、
この第２のフリップフロップ回路の出力信号に基づいて前記可変遅延回路の遅延量を制御する積分回路と
を備えたことを特徴とする位相制御回路。
【請求項２】
前記可変遅延回路が、
前記積分回路の出力に応じて遅延量を変化させることを特徴とする
請求項１記載の位相制御回路。
【請求項３】
前記積分回路が、
一端が前記第２のフリップフロップ回路の非反転出力端子に接続される第１の抵抗と、
一端が前記第１の抵抗の他端に接続される第１のコンデンサと、
一端が前記第２のフリップフロップ回路の反転出力端子に接続される第２の抵抗と、
一端が前記第２の抵抗の他端に接続され、他端が接地される第２のコンデンサと、
反転入力端子が前記第１の抵抗の他端及び前記第１のコンデンサの一端にそれぞれ接続され、非反転入力端子が前記第２の抵抗の他端及び前記第２のコンデンサの一端にそれぞれ接続され、出力端子が前記第１のコンデンサの他端に接続される増幅器とから構成されることを特徴とする
請求項１若しくは請求項２記載の位相制御回路。
【請求項４】
位相を制御する位相制御回路において、
クロック信号を遅延する可変遅延回路と、
前記遅延されたクロック信号がクロック入力端子に入力され、データ信号がデータ入力端子に入力される第１のフリップフロップ回路と、
前記データ信号がクロック入力端子に入力され、前記遅延されたクロック信号がデータ入力端子に入力される第２のフリップフロップ回路と、
この第２のフリップフロップ回路の出力信号に基づいて前記可変遅延回路の遅延量を機械的な駆動力により制御する積分回路と
を備えたことを特徴とする位相制御回路。
【請求項５】
前記可変遅延回路が、
前記積分回路からの機械的駆動力に応じて遅延量を変化させることを特徴とする
請求項４記載の位相制御回路。
【請求項６】
前記積分回路が、
モータと、
前記第２のフリップフロップ回路の出力信号の論理レベルに応じて前記モータの回転方向を制御して駆動するモータ駆動回路とから構成されることを特徴とする
請求項４若しくは請求項５記載の位相制御回路。
【請求項１】
位相を制御する位相制御回路において、
クロック信号を遅延する可変遅延回路と、
前記遅延されたクロック信号がクロック入力端子に入力され、データ信号がデータ入力端子に入力される第１のフリップフロップ回路と、
前記データ信号がクロック入力端子に入力され、前記遅延されたクロック信号がデータ入力端子に入力される第２のフリップフロップ回路と、
この第２のフリップフロップ回路の出力信号に基づいて前記可変遅延回路の遅延量を制御する積分回路と
を備えたことを特徴とする位相制御回路。
【請求項２】
前記可変遅延回路が、
前記積分回路の出力に応じて遅延量を変化させることを特徴とする
請求項１記載の位相制御回路。
【請求項３】
前記積分回路が、
一端が前記第２のフリップフロップ回路の非反転出力端子に接続される第１の抵抗と、
一端が前記第１の抵抗の他端に接続される第１のコンデンサと、
一端が前記第２のフリップフロップ回路の反転出力端子に接続される第２の抵抗と、
一端が前記第２の抵抗の他端に接続され、他端が接地される第２のコンデンサと、
反転入力端子が前記第１の抵抗の他端及び前記第１のコンデンサの一端にそれぞれ接続され、非反転入力端子が前記第２の抵抗の他端及び前記第２のコンデンサの一端にそれぞれ接続され、出力端子が前記第１のコンデンサの他端に接続される増幅器とから構成されることを特徴とする
請求項１若しくは請求項２記載の位相制御回路。
【請求項４】
位相を制御する位相制御回路において、
クロック信号を遅延する可変遅延回路と、
前記遅延されたクロック信号がクロック入力端子に入力され、データ信号がデータ入力端子に入力される第１のフリップフロップ回路と、
前記データ信号がクロック入力端子に入力され、前記遅延されたクロック信号がデータ入力端子に入力される第２のフリップフロップ回路と、
この第２のフリップフロップ回路の出力信号に基づいて前記可変遅延回路の遅延量を機械的な駆動力により制御する積分回路と
を備えたことを特徴とする位相制御回路。
【請求項５】
前記可変遅延回路が、
前記積分回路からの機械的駆動力に応じて遅延量を変化させることを特徴とする
請求項４記載の位相制御回路。
【請求項６】
前記積分回路が、
モータと、
前記第２のフリップフロップ回路の出力信号の論理レベルに応じて前記モータの回転方向を制御して駆動するモータ駆動回路とから構成されることを特徴とする
請求項４若しくは請求項５記載の位相制御回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００７−２０８７７４（Ｐ２００７−２０８７７４Ａ）
【公開日】平成１９年８月１６日（２００７．８．１６）
【国際特許分類】
【出願番号】特願２００６−２６６６７（Ｐ２００６−２６６６７）
【出願日】平成１８年２月３日（２００６．２．３）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
【公開日】平成１９年８月１６日（２００７．８．１６）
【国際特許分類】
【出願日】平成１８年２月３日（２００６．２．３）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
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