【課題】共通データバスを共有する複数のローカルメモリユニットが重複してデータを転送すること、あるいは、複数のローカルメモリユニットに対して重複してデータを転送することを抑制した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルを含む複数のローカルメモリユニットＬＭＵ＜０＞〜ＬＭＵ＜７＞を備える。共通データバスＤＢは、複数のローカルメモリユニットに共有され、複数のローカルメモリユニットからデータを転送し、あるいは、複数のローカルメモリユニットへデータを転送する。タイミングコントローラＴ／Ｃはローカルメモリユニットの単位で配置するのではなく、インターリーブ動作を行なう単位（ローカルメモリユニットＬＭＵ＜０＞〜ＬＭＵ＜７＞のグループ）に対して1つ配置する。これにより読出しデータまたは書込みデータは、共通データバスＤＢにおいて衝突しない。 （もっと読む）

【課題】簡易な構成で時間制御を制御することができる可変遅延デバイス、デバイス調整方法、及びポジトロン放出断層撮影システムを提供する。
【解決手段】可変遅延デバイス２４０は、飛行時間ガンマ線検出システムの光センサ１４０に接続され、複数の導電性ピン２１０、２１５が搭載された基板２０５を含む。複数の導電性ピンのうちの第１に接続している第１の端子、及び複数の導電性ピンのうちの第２に接続している第２の端子もまた、基板２０５に搭載されている。ジャンパ２２０は、基板２０５に対して所定の距離で複数の導電性ピンを電気的に接続し、可変遅延デバイス２４０の時間遅延は、複数の導電性ピン２１０、２１５とジャンパ２２０とによって形成される第１及び第２の端子間の電気経路に基づいて決定される。 （もっと読む）

【課題】非選択期間においてノイズが少なく、且つトランジスタを常時オンすることのない半導体装置、シフトレジスタ回路を提供することを目的とする。
【解決手段】第１〜第４のトランジスタを設け、第１のトランジスタの、ソースとドレインのうち一方を第１の配線に接続し、他方を第２のトランジスタのゲート電極と接続し、ゲート電極を第５の配線に接続し、第２のトランジスタの、ソースとドレインのうち一方を第３の配線に接続し、他方を第６の配線に接続し、第３のトランジスタの、ソースとドレインのうち一方を第２の配線に接続し、他方を第２のトランジスタのゲート電極に接続し、ゲート電極を第４の配線に接続し、第４のトランジスタの、ソースとドレインのうち一方を第２の配線に接続し、他方を第６の配線に接続し、ゲート電極を第４の配線に接続する。 （もっと読む）

【課題】クロックのばらつきが引き起こすジッタを抑制することが可能なデューティ補正付き位相調整回路及びシリアライザを提供することを目的としている。
【解決手段】正クロック信号及び負クロック信号が入力され前記正クロック信号と前記負クロック信号のデューティ及び位相を調整した正クロック出力信号及び負クロック出力信号を出力する。 （もっと読む）

【課題】出力されるクロック信号が発振することなく、デューティが一定になるようにクロック信号を補正することが可能なクロックデューティ補正回路を提供する。
【解決手段】クロックデューティ補正回路１００は、クロック信号が入力され、入力されたクロック信号の波形の立ち上がりに合わせて波形が立ち上がりパルス幅が一定の幅であるワンショットパルス信号を生成するワンショットパルス信号生成部１１０と、ワンショットパルス信号生成部１１０の出力が一方の入力側に入力される否定論理和回路１２０と、否定論理和回路１２０の出力信号を遅延させる第１遅延回路１３０を有し、第１遅延回路１３０により遅延された否定論理和回路１２０の出力を否定論理和回路１２０の他方の入力側にフィードバックする帰還回路１４０と、否定論理和回路１２０の出力信号が入力される第２ローパスフィルタ１５０と、を備える。 （もっと読む）

【課題】従来技術に比較して回路構成が簡単であってサイズが小さく、しかも高精度で位相補正することができるクロック生成回路を提供する。
【解決手段】基準クロックを、互いに縦続接続された複数の遅延素子により所定の遅延幅で遅延して所定の駆動クロックを発生し、上記複数の遅延素子の初段と最終段からの各駆動クロックを位相比較し、当該位相比較結果に基づいて上記複数の遅延素子の遅延量を制御することにより、上記位相比較結果の位相差が小さくなるように制御するＤＬＬ回路を備えたクロック生成回路であって、上記複数の遅延素子の初段からの駆動クロックのタイミングで、上記最終段からの駆動クロックのレベルを検出して、上記検出レベルを含む判断結果に基づいて、上記位相差が小さくなるように上記複数の遅延素子の遅延量を制御する位相オフセット手段を備えた。 （もっと読む）

【課題】高いクロック周波数に対応した高速動作が可能であると共に、高い精度でデューティ比を調節できる信号整形装置を提供すること。
【解決手段】所定パルス幅のパルス信号を生成するパルス信号生成部１１と、パルス信号のデューティ比を制御するデューティ比調節部１２と、を有する信号整形装置であり、パルス信号生成部１１は、クロック信号が入力されるフリップフロップ回路１０１と、フリップフロップ回路１０１の出力信号を遅延させて当該遅延量に応じたパルス幅を有する単相のパルス信号を出力する遅延回路１０２と、を備え、デューティ比調節部１２は、遅延回路１０２から出力される単相のパルス信号を互いに極性が反転した第１パルス信号と第２パルス信号からなる差動パルス信号に変換し、第１パルス信号の平均電圧と第２パルス信号の平均電圧との差に基づいて、パルス信号が目標のデューティ比になるように遅延回路１０２の遅延量を制御する。 （もっと読む）

【課題】 温度係数によって直流バイアス電流Ｉｃおよび放電電流Ｉｄの電流値が変動する場合であっても、入力信号に正確に対応するパルス幅変調信号を出力する。
【解決手段】 電流生成回路１４は、定電流Ｉ１を生成する定電流回路３１と、定電流Ｉ１の１／２の電流値である電流Ｉ２と交流電圧ｅｓを電流に変換した電流Δｉとを加算した電流Ｉ２＋Δｉを生成する差動回路３２と、定電流Ｉ１を電圧Ｖｂ２に変換する電流電圧変換手段３３と、電流電圧変換手段３３から供給された電圧Ｖｂ２を電流に変換し、放電電流Ｉｄを生成する電圧電流変換手段３４と、電流Ｉ２＋Δｉを電圧Ｖｂ１に変換する電流電圧変換手段３５と、電流電圧変換手段３５から供給された電圧Ｖｂ１を電流に変換し、充電電流Ｉｃ＋Δｉを生成する電圧電流変換手段３６とを備える。 （もっと読む）

【課題】 クロック信号を調節してノイズを補償することである。
【解決手段】 第１の集積回路（ＩＣ）は、調節可能な遅延回路と第１のインターフェイス回路とを有する。第１のインターフェイス回路に与える遅延クロック信号を作り出すために、調節可能な遅延回路に第１のクロック信号が与えられる。第２のＩＣは、電源電圧検知回路と、第１のＩＣを相手にデータを転送する第２のインターフェイス回路とを有する。電源電圧検知回路は、第２のＩＣの電源電圧内のノイズを示すノイズ信号を第１のＩＣに与える。そのノイズ信号に基づいて、調節可能な遅延回路が遅延クロック信号の遅延を調節する。他の実施形態では、エッジが着色されたクロック信号が、集積回路（ＩＣ）間で高周波ジッタを共通にすることにより、それらのＩＣ間のデータ伝送における高周波ジッタの影響を減らす。他の実施形態では、電源電圧を使用して複数のＩＣ上でクロック信号を生成する。 （もっと読む）

【課題】クロック信号の立ち下がりを調節して望ましいデューティ・サイクルを達成するデューティ・サイクル補正（ＤＣＣ）回路を提供する。
【解決手段】幾つかの例では、ＤＣＣ回路は、入力クロック信号の立ち下がりに応答してパルスを発生し、そのパルスを制御電圧に基づいて遅延し、遅延したパルスに基づいて入力クロック信号の立ち下がりを調節して出力クロック信号を生成し、出力クロック信号のデューティ・サイクルと望ましいデューティ・サイクルとの間の差に基づいて制御電圧を調節する。ＤＣＣ回路は、望ましいデューティ・サイクルを達成するためにクロック・サイクルの立ち下がりを調節するので、クロック信号の立ち上がりを調節する既存のＰＬＬ制御ループへ、その動作に干渉することなく組み込むことができる。 （もっと読む）

【課題】保護回路において、所望の遅延時間を実現する。また、遅延回路の小型化を図り、消費電力を低減させる。
【解決手段】遅延回路１００は、第１のインバータ１０１〜第３のインバータ１０３、第４のｐチャネルＭＯＳＦＥＴ７、第４のｎチャネルＭＯＳＦＥＴ８、遅延抵抗１２１およびキャパシタ１２２で構成されている。遅延抵抗１２１は、第１のインバータ１０１の出力端子と第２のインバータ１０２の入力端子の間に接続されている。第４のｎチャネルＭＯＳＦＥＴ８のゲート端子は、遅延抵抗１２１と第２のインバータ１０２の入力端子の間のノード１１３に接続されている。第４のｎチャネルＭＯＳＦＥＴ８のゲート端子とドレイン端子の間には、キャパシタ１２２が接続されている。第４のｎチャネルＭＯＳＦＥＴ８の帰還容量を用いることで、キャパシタ１２２の容量を、キャパシタ１２２の物理的な静電容量よりも擬似的に大きくする。 （もっと読む）

【課題】
積分回路や発振回路の出力の相対的な遅延時間の分解能を高くする。
【解決手段】
信号発生装置（１）は、複数のアナログ信号を入力し当該アナログ信号をそれぞれ積分した積分信号をそれぞれ出力する複数の積分回路（１１１，１１２）と、前記複数の積分信号をそれぞれ入力し、積分信号の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と（１２１，１２２）、前記各比較信号を入力し、これらの入力信号の全部または一部を、セットされた時間だけ遅延させた遅延信号を出力する少なくとも１つの遅延回路と（１３１，１３２）、前記各遅延信号、および前記遅延回路によっては遅延されていない比較信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた信号を出力する信号処理回路（１４）とを備える。 （もっと読む）

【課題】広帯域の周波数範囲におけるどの周波数の基準クロックを受けてもロックする時間を短くできるクロック生成回路を簡易な回路構成で実現。
【解決手段】基準クロックを第１の個数の電圧制御遅延素子１２−1〜１２−Ｎで遅延させて第１の遅延クロックを生成し、第２の個数の電圧制御遅延素子１２−1〜１２−Ｋで遅延させて第２の遅延クロックを生成する遅延部１１と、前記基準クロックの位相と前記第１の遅延クロックの位相とを比較する位相比較部２１と、遅延制御電流を出力するチャージポンプ２２と、遅延制御部２３と、前記基準クロックの位相と前記第２の遅延クロックの位相とを比較し、前記基準クロックと前記第１の遅延クロックとの位相差を判定する判定部１３ａと、前記位相差が閾値より大きい場合、前記遅延制御電流が第１の値になり、前記閾値以下の場合、前記第１の値より小さい第２の値になるように制御するチャージ制御部１３ｂとを備える。 （もっと読む）

【課題】 本発明は、所定の遅延時間を設定可能な可変遅延回路を提供することを目的とする。
【解決手段】 可変遅延回路は、第１遅延回路６、第２遅延回路７、検出回路８、および選択回路９を備えている。第１遅延回路６は、複数の第１遅延段６ａを縦続接続して構成されており、入力信号を初段で受けている。第２遅延回路７は、第１遅延段６ａと同一の複数の第２遅延段７ａを縦続接続して構成されており、第１タイミング信号を初段で受けている。検出回路８は、第２タイミング信号を受け、各第２遅延段７ａから出力される遅延タイミング信号のうち、第２タイミング信号の遷移エッジに隣接する遷移エッジを有する遅延タイミング信号を求める。選択回路９は、検出回路８が求めた遅延タイミング信号を出力する第２遅延段に対応する第１遅延段から出力される遅延信号を選択する。 （もっと読む）

【課題】高精度な同期特性を有するＤＬＬ回路を提供する。
【解決手段】第１クロック信号ＣＬＫ１が入力され、第１クロック信号ＣＬＫ１を遅延した第２クロック信号ＣＬＫ２を出力するとともに、制御信号Ｖｃにより遅延時間が可変される可変遅延回路１１と、第１クロック信号ＣＬＫ１および第２クロック信号ＣＬＫ２が入力され、第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２との位相を比較して、その位相差ΔΦに応じた信号を出力する位相検出回路１２と、位相検出回路１２の出力Ｖ１を積分する積分回路１３と、積分回路１３の出力Ｖ２を予め定めた基準値Ｖｒｅｆと比較し、比較結果を出力する比較回路１４と、比較回路１４の出力Ｖ３を平均化し、高周波成分を除去した信号を、制御信号Ｖｃとして可変遅延回路１１に出力するローパスフィルタ１５と、を具備する。 （もっと読む）

【解決手段】局部発振器は、ＶＣＯの出力に結合されたプログラム可能な周波数分周器を備える。周波数分周器は、３で周波数分周するためにセットされることができる。除数に関係なく、周波数分周器は、９０度で位相が互いに異なる直交位相信号（Ｉ、Ｑ）を出力する。３で分周するために、周波数分周器は、三分周周波数分周器を備える。三分周周波数分周器は、三分周回路、遅延回路、及びフィードバック回路を備える。三分周回路は、ＶＣＯから信号を周波数分周し、それから、１２０度で位相が互いに異なる三つの信号Ｃ、Ａ´、及びＢを生成する。遅延回路は、信号Ａ´の遅延バージョンＡを生成するために、信号Ａ´を遅延する。フィードバック回路は、遅延バージョンＡ（Ｉ）が、信号Ｃ（Ｑ）に関して９０度位相がずれるように遅延回路を制御する。 （もっと読む）

【課題】入力信号の周波数に依存せずに入力信号に対して所定の位相差を有する出力信号を生成する。
【解決手段】ＶＤＤから定電流を供給する定電流回路２０１ａと、入力電流に対してｎ倍の出力電流を流すカレントミラー回路２０４ａ、２０５ａと、矩形波の入力信号１Ａａの論理レベルによって定電流回路に流れる電流をカレントミラー回路に流すか、出力端子1Ｂａに流すか切り替えるスイッチ回路２０２ａ、２０３ａとを備えた波形生成回路１０２ａにより、立ち上がり勾配１に対してｎ倍の立ち下がり勾配波形を有する三角波を生成する。これと反転信号１Ａｂを入力した波形生成回路１０２ｂにより生成した三角波の電圧をコンパレータ１０３で比較し出力信号を生成する。入力信号のデューティー比が５０％である場合には、１／（２＋２ｎ）周期遅延した出力信号が得られる。 （もっと読む）

【課題】プロセスバラツキや、プロセス変更によりN型トランジスタ及びP型トランジスタ双方の特性が設計段階に対してずれても、デューティ比を所望の数値に補正するデューティ補正回路を提供する。
【解決手段】本発明のデューティ補正回路は、第1電源及び第1出力間に設けられ、第1信号をゲートに受ける第1チャネル型第1MOSトランジスタ（以下Tr）と、第2の電源及び第1出力間に設けられ、第1信号をゲートに受ける第2チャネル型第2MOSTrと、第1電源及び第1出力間に第1MOSTrと直列に設けられた第1チャネル型第3MOSTrと、第1電源及び第2の出力間に設けられ、第1出力線がゲートに接続された第1チャネル型第4MOSTrと、第2電源及び第2出力間に設けられ、第1出力線がゲートに接続された第2チャネル型第5MOSTrと、第1電源及び第2出力間で第4MOSTrと直列に設けられた第1チャネル型第6MOSTrと、第3及び第6MOSTrのゲートに其々バイアス電圧を印加するバイアス回路を備える。 （もっと読む）

【課題】出力信号の位相を微小に制御することを課題とする。
【解決手段】第１の遅延ラインでは、入力信号の入力を受け付けると、信号の位相に対して遅延量を加える遅延器各々によって当該入力信号の位相に対して遅延量を加えるとともに当該遅延器ごとの遅延信号を出力し、ＤＬＬ回路では、第２の遅延ラインが、外部にて周波数の異なる信号に切り替えることが可能である外部信号の入力を受け付けると、遅延器各々によって当該外部信号の位相に対して遅延量を加え、第２の遅延ラインの複数の遅延器すべてによって遅延された遅延信号と、当該第２の遅延ラインにて遅延量が加えられていない外部信号との位相差を比較し、位相比較器によって比較される遅延信号を外部信号に同期させる電圧であって、当該位相比較器によって出力された位相差から生成された制御電圧を、第１の遅延ラインおよび第２の遅延ラインの複数の遅延器各々に入力する。 （もっと読む）

【課題】遅延回路における製造ばらつきの影響を含む遅延時間の変動を抑制することが可能な半導体装置を提供する。
【解決手段】半導体装置は、遅延回路１１と、遅延判定部５と、プログラム部６とを具備する。遅延回路１１は、内部設定に基づいて、入力信号Ｃ１を遅延させてタイミング信号Ｓとして出力する。遅延判定部５は、タイミング信号Ｓを遅延させた複数の遅延信号Ｔ１〜Ｔ３に基づいて、複数の遅延信号Ｔ１、Ｔ２、Ｔ３の各々の遅延状態を判定する。プログラム部６は、遅延状態に基づいて、内部設定を変更する。 （もっと読む）