ＤＬＬ回路
【課題】高精度な同期特性を有するＤＬＬ回路を提供する。
【解決手段】第１クロック信号ＣＬＫ１が入力され、第１クロック信号ＣＬＫ１を遅延した第２クロック信号ＣＬＫ２を出力するとともに、制御信号Ｖｃにより遅延時間が可変される可変遅延回路１１と、第１クロック信号ＣＬＫ１および第２クロック信号ＣＬＫ２が入力され、第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２との位相を比較して、その位相差ΔΦに応じた信号を出力する位相検出回路１２と、位相検出回路１２の出力Ｖ１を積分する積分回路１３と、積分回路１３の出力Ｖ２を予め定めた基準値Ｖｒｅｆと比較し、比較結果を出力する比較回路１４と、比較回路１４の出力Ｖ３を平均化し、高周波成分を除去した信号を、制御信号Ｖｃとして可変遅延回路１１に出力するローパスフィルタ１５と、を具備する。
【解決手段】第１クロック信号ＣＬＫ１が入力され、第１クロック信号ＣＬＫ１を遅延した第２クロック信号ＣＬＫ２を出力するとともに、制御信号Ｖｃにより遅延時間が可変される可変遅延回路１１と、第１クロック信号ＣＬＫ１および第２クロック信号ＣＬＫ２が入力され、第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２との位相を比較して、その位相差ΔΦに応じた信号を出力する位相検出回路１２と、位相検出回路１２の出力Ｖ１を積分する積分回路１３と、積分回路１３の出力Ｖ２を予め定めた基準値Ｖｒｅｆと比較し、比較結果を出力する比較回路１４と、比較回路１４の出力Ｖ３を平均化し、高周波成分を除去した信号を、制御信号Ｖｃとして可変遅延回路１１に出力するローパスフィルタ１５と、を具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＬＬ回路に関する。
【背景技術】
【０００２】
ＤＬＬ（Delay Locked Loop）回路は、クロック信号に同期して位相を分割したパルス信号を生成する回路で、例えばシンクロナスＤＲＡＭ（Dynamic Random Access Memory）等の半導体集積回路内に設けられ、外部クロック信号からこの外部クロック信号に同期した内部クロック信号を発生する同期信号発生回路に用いられている。
【０００３】
従来、位相検出回路とループフィルタとの間にチャージポンプ回路を接続したＤＬＬ回路が知られている。
然しながら、チャージポンプ回路を用いたＤＬＬ回路は、回路を集積化する際に製造プロセス、使用電圧および動作温度などによって、チャージポンプ回路の特性にバラツキが生じることに起因して、クロック信号とクロック信号に同期するクロック信号との間の定常偏差を示すスタティックフェイズエラー（Static Phase Error：ＳＰＥ）が大きくなるという問題がある。
【０００４】
特に、デジタル系の製造プロセスを用いて、アナログ系のチャージポンプ回路を集積化すると、デジタル系プロセスはアナログ系プロセスよりもプロセスバラツキが大きいので、特性のバラツキが増大するという問題がある。
【０００５】
これに対して、製造プロセスなどの影響を抑制し、チャージポンプ回路を用いたＤＬＬ回路が知られている（例えば、特許文献１参照）。
特許文献１に開示されたＤＬＬ回路は、ミラータイプＤＬＬ回路であり、複数のレプリカを用いているので、回路構成が複雑で大掛かりになる問題がある。
【０００６】
また、チャージポンプ回路を用いないＤＬＬ回路が知られている（例えば、特許文献２参照）。
特許文献２に開示されたＤＬＬ回路は、高速クロック遅延回路であって、共通のクロック入力に接続された入力をそれぞれ有する第１及び第２遅延要素と、それぞれ第１及び第２遅延要素に接続された第１及び第２積分器と、それぞれ第１及び第２積分器の出力に接続された第１及び第２入力を有する差動増幅器と、差動増幅器の出力から１つの遅延要素の制御ポートに接続された制御ループと、を具備している。
【０００７】
然しながら、特許文献２に開示されたＤＬＬ回路は、複数の遅延要素および積分器を用いるので、回路構成が大掛かりになるとともに、ノイズの影響を受け易くなる問題がある。
【特許文献１】特開２００１−３３２０８６号公報
【特許文献２】特表２００２−５１７１３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、高精度な同期特性を有するＤＬＬ回路を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様のＤＬＬ回路は、第１クロック信号が入力され、前記第１クロック信号を遅延した第２クロック信号を出力するとともに、制御信号により遅延時間が可変される可変遅延回路と、前記第１クロック信号および前記第２クロック信号が入力され、前記第１クロック信号と前記第２クロック信号との位相を比較して、その位相差に応じた信号を出力する位相検出回路と、前記位相検出回路の出力を積分する積分回路と、前記積分回路の出力を予め定めた基準値と比較し、比較結果を出力する比較回路と、前記比較回路の出力を平均化し、高周波成分を除去した信号を、前記制御信号として前記可変遅延回路に出力するローパスフィルタと、を具備することを特徴としている。
【発明の効果】
【００１０】
本発明によれば、高精度な同期特性を有するＤＬＬ回路が得られる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１２】
本発明の実施例１に係るＤＬＬ回路について図１および図２を用いて説明する。図１は本実施例のＤＬＬ回路を示す回路図、図２は本実施例のＤＬＬ回路の同期特性を比較例と対比して示す図で、図中の実線が本実施例の同期特性を示す図、図中の破線が比較例の同期特性を示す図である。
【００１３】
図１に示すように、本実施例のＤＬＬ回路１０は、第１クロック信号ＣＬＫ１が入力され、第１クロック信号ＣＬＫ１を遅延した第２クロック信号ＣＬＫ２を出力するとともに、制御信号Ｖｃにより遅延時間が可変される可変遅延回路１１と、第１クロック信号ＣＬＫ１および第２クロック信号ＣＬＫ２が入力され、第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２との位相Φ１、Φ２を比較して、その位相差ΔΦに応じた信号Ｖ１を出力する位相検出回路１２と、位相検出回路１２の出力Ｖ１を積分する積分回路１３と、積分回路１３の出力Ｖ２を予め定めた基準値Ｖｒｅｆと比較し、比較結果を出力する比較回路１４と、比較回路１４の出力Ｖ３を平均化し、高周波成分を除去した信号を、制御信号Ｖｃとして可変遅延回路１１に出力するローパスフィルタ１５と、を具備している。
【００１４】
可変遅延回路１１は、例えばＭＯＳトランジスタのゲートに印加される制御電圧Ｖｃを変化させて電荷の放電時間を制御することにより、遅延時間を制御できように構成されたバッファまたはインバータの直列回路で、遅延時間制御付き回路である。
バッファまたはインバータの直列回路の途中からタップを引き出すことにより、位相を分割したパルス信号を得ることができる。
【００１５】
位相検出回路１２は、位相周波数比較回路１６と、位相加算回路１７とを有している。位相周波数比較出回路１６は、例えばフリップフロップとＮＡＮＤ回路とを有し、第１入力端子Ｒｅｆおよび第２入力端子Ｆｂに位相差のある信号を加えると、信号の立ち下がりで位相差を検出し、第１出力端子Ｕｐおよび第２出力端子Ｄｎに、第１入力端子Ｒｅｆおよび第２入力端子Ｆｂの位相差に応じたデューティ比のパルスを出力する。
【００１６】
位相加算回路１７は、抵抗Ｒ１と、インバータ１８および抵抗Ｒ２の直列回路を有する加算回路である。抵抗Ｒ１の一端が第１出力端子Ｕｐに接続され、インバータ１８の一端が第２出力端子Ｄｎに接続され、抵抗Ｒ１と抵抗Ｒ２は積分回路１３に共通接続されている。ここで、抵抗Ｒ１、Ｒ２は等しく設定する。
これにより、第１出力端子Ｕｐおよび第２出力端子Ｄｎの出力信号の差が、位相検出回路１２の出力Ｖ１として積分回路１３に入力される。
【００１７】
積分回路１３は、オペアンプ１９と、オペアンプ１９の負帰還ループに接続されたキャパシタＣ１とを有している。
積分回路１３は、キャパシタＣ１を第１出力端子Ｕｐの出力信号に応じて充電し、第２出力端子Ｄｎの出力信号に応じて放電しているので、位相検出回路１２の出力Ｖ１を積分した出力Ｖ２を比較回路１４に出力する。
【００１８】
比較回路１４は、第１クロック信号ＣＬＫ１に同期して作動する同期型のデジタルコンパレータである。
比較回路１４は、積分回路１３の出力Ｖ２と基準値Ｖｒｅｆ、例えば基準電位ＧＮＤとを比較し、出力Ｖ２が基準値Ｖｒｅｆより大きいまたは等しいときに“Ｌ”レベルを出力し、出力Ｖ２が基準値Ｖｒｅｆより小さいときに“Ｈ”レベルを出力する。
【００１９】
比較回路１４は、後述するローパスフィルタ１５をデジタルフィルタで実現するときに必要となるアナログの出力Ｖ２をデジタル値に変換するアナログデジタル変換機能も兼ねている。
【００２０】
ローパスフィルタ１５は、抵抗ＲｆとキャパシタＣｆとを有するラグ型の１次フィルタで、ループフィルタとも呼ばれている。
【００２１】
位相検出回路１６は、基準信号として、第１入力端子Ｒｅｆに第１クロック信号ＣＬＫ１が入力され、帰還信号として第２入力端子Ｆｂに第２クロック信号ＣＬＫ２が入力されると、第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２のエッジ差の分だけのパルスを出力する。
【００２２】
第１クロック信号ＣＬＫ１に対して、第２クロック信号ＣＬＫ２の位相が遅れている場合（ΔΦ＝Φ２−Φ１＞０）、位相検出回路１６は第１出力端子Ｕｐにエッジ差の分だけの第１パルスを出力する。
一方、第１クロック信号ＣＬＫ１に対して、第２クロック信号ＣＬＫ２の位相が進んでいる場合（ΔΦ＝Φ２−Φ１＜０）、位相検出回路１６は第２出力端子Ｄｎにエッジ差の分だけの第２パルスを出力する。
第１パルスと第２パルスは位相加算回路１７により加算され、その位相差ΔΦに応じた信号Ｖ１を出力する。
【００２３】
図２はＤＬＬ回路１０の同期特性を比較例と対比して示す図で、図中の実線が本実施例の同期特性を示す図、破線が比較例の同期特性を示す図である。
ここで、ＤＬＬ回路の同期特性とは、図３に示す可変遅延回路１１の途中出力と遅延量との関係を意味している。比較例とは、図４に示すチャージポンプ回路を用いたＤＬＬ回路を意味している。
【００２４】
図３に示すように、可変遅延回路１１が、例えば制御信号Ｖｃにより遅延量が可変される６段のインバータの直列回路の場合に、各インバータの出力がタップＴ１〜Ｔ６により、途中出力として外部に引き出されている。
【００２５】
図４に示すように、比較例のＤＬＬ回路のチャージポンプ回路３０は、キャパシタＣ２と、スイッチＳ１を介してキャパシタＣ２を定電流Ｉｐ１で充電する定電流源３１と、スイッチＳ２を介してキャパシタＣ２を定電流Ｉｐ２で放電する定電流源３２とを具備している。定電流Ｉｐ１と定電流Ｉｐ２は等しく設定される。
【００２６】
位相周波数比較回路１６の第１出力端子Ｕｐの出力信号に応じてキャパシタＣ２は定電流Ｉｐ１で充電され、第２出力端子Ｄｎの出力信号に応じてキャパシタＣ２は定電流Ｉｐ２で放電され、位相差ΔΦに応じた信号を積分した信号が、制御信号Ｖｃとして出力される。
【００２７】
ここで、ＤＬＬ回路を集積化するに際し、製造プロセスのバラツキ、使用電圧および動作温度などによって、定電流Ｉｐ１と定電流Ｉｐ２は必ずしも等しくならず、ズレが生じる。
この定電流Ｉｐ１と定電流Ｉｐ２とのズレにより、チャージポンプ回路３０の出力Ｖｃにはオフセットが生じる。
【００２８】
図２に示すように、比較例では、上述した制御信号Ｖｃのオフセットをキャンセルするように第２クロック信号ＣＬＫ２の帰還ループが動作するため、例えば定電流Ｉｐ１が定電流Ｉｐ２より大きい場合に、同期特性は破線３５に示す特性となり、第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２との位相の定常偏差を示すスタティックフェイズエラーＳＰＥ２が発生する。
【００２９】
一方、本実施例では、積分回路１３のオペアンプ１９によるオフセットは基本的にＤＬＬ回路１０内でキャンセルされるので、制御信号Ｖｃにオフセットは生じない。具体的には、以下の理由による。
【００３０】
始めに、ＤＬＬ回路１０がロックした状態にあり、且つ位相周波数比較回路１６がオフセットを有しない理想的な場合にあると仮定し、オペアンプ１９のオフセットが、等価的にオペアンプ１９の負入力端子に直列に接続されたオフセット電圧源Ｖｏｓで表わされるとする。
【００３１】
第１出力端子Ｕｐに出力されるＵｐ信号と第２出力端子Ｄｎに出力されるＤｎ信号とが打ち消しあって、オペアンプ１９に入力される電位Ｖ１は、正入力端子の電位Ｖｒｅｆ（例えば電源電圧の１／２の電位）と等しく、Ｖ１＝Ｖｒｅｆとなる。
【００３２】
このとき、オペアンプ１９の負入力端子には電流が流れこまないので、積分器１３としての出力Ｖ２は一定に落ち着く。つまり、ＤＬＬ回路１９がロックしている状態では、キャパシタＣ１にチャージされている電荷は一定である。
積分器出力１３の出力Ｖ２は、キャパシタＣ１の電位をＶｃ１とすると、Ｖ２＝−（Ｖｏｓ＋Ｖｃ１）になる。Ｖ２が負号をとるのは、オフセット電圧源ＶｏｓとキャパシタＣ１の電位のどちらをプラス側にするかの定義により定まるものである。
【００３３】
ＤＬＬ回路１０がロックするときの制御信号ＶｃをＶ＊とすると、ロックした状態では、ＤＬＬ回路１０は出力Ｖ２、出力Ｖ３がともにＶ＊に等しい電位を保つように動作する。例えば、簡単のために出力Ｖ３の平均値がＶ＊であるとすると、出力Ｖ２の平均値は上記の−（Ｖｏｓ＋Ｖｃ１）になる。
つまり、出力Ｖ２もロック時の電圧が決まっており、必ず、Ｖ２＝−（Ｖｏｓ＋Ｖｃ１）になる。
【００３４】
これにより、出力Ｖ２およびオフセット電圧源Ｖｏｓが製造プロセスによりばらついても、ＤＬＬ回路１０がロックするときの出力Ｖ２がＶ＊なので、Ｖｃ１＝−（Ｖ＊−Ｖｏｓ）となるように系が動作し、キャパシタＣ１がチャージされる。
その結果、オペアンプ１９の動作範囲内において、オフセット電圧源Ｖｏｓにかかわらず、ＤＬＬ回路１０はロックすることが可能である。
【００３５】
従って、本実施例の同期特性は実線３６に示す特性が得られ、スタティックフェイズエラーＳＰＥ１を抑制することが可能である。
ここでは、可変遅延回路１１において、各インバータの遅延回路のバラツキ、およびゲインエラーはないものしている。
【００３６】
以上説明したように、本実施例のＤＬＬ回路は、位相検出回路１２とローパスフィルタ１５との間に接続され、第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２との位相差ΔΦに応じた信号Ｖ１を積分する積分回路１３と、積分回路１３の出力Ｖ２を予め定めた基準値Ｖｒｅｆと比較し、比較結果を出力する比較回路１４とを具備している。
【００３７】
その結果、ＤＬＬ回路を集積化しても、制御信号Ｖｃにオフセットが生じないので、スタティックフェイズエラーＳＰＥを抑制することができる。
また、複数の遅延要素および積分器を用いるＤＬＬ回路に比べて、ＤＬＬ回路の構成がシンプルなので、耐ノイズ性が向上し、ＤＬＬ回路を安定して動作させることができる。従って、高精度な同期特性を有するＤＬＬ回路１０が得られる。
【００３８】
ここでは、ローパスフィルタ１５が、抵抗ＲｆとキャパシタＣ１とを有する一次フィルタである場合について説明したが、２次フィルタとしても構わない。２次フィルタは１次フィルタより急峻な高周波カット特性が得られるので、ノイズ耐性が向上する利点がある。
【００３９】
更に、ＤＬＬ回路を集積化するにあたって、ローパスフィルタとしてはアナログフィルタよりデジタルフィルタが適している。
デジタルフィルタでは、入力Ｖ３がデジタルストリームデータなので、１）フィルタのカットオフ周波数の決定が容易で、安定したカットオフ周波数が得られる（Ｃ、Ｒのバラツキによる影響を受けない）、２）ＤＬＬ回路のジッタを大きくする要因の第１クロック信号ＣＬＫ１成分、およびその高調波の通過阻止するノッチフィルタとしての動作が容易であるなどの利点がある。
【００４０】
図５は、ローパスフィルタとしてデジタルフィルタを用いたＤＬＬ回路の要部を示す回路図である。
図５に示すように、ＤＬＬ回路４０は、積分回路１３と可変遅延回路１１との間に接続された２次のデジタルフィルタ４１と、デジタルフィルタ４１のデジタル出力をアナログ電圧に変換して、制御信号Ｖｃを得るためのデジタルアナロク変換回路４２とを具備している。
デジタルフィルタ４１は、特に限定されないが、例えばシフトレジスタと加算器により構成できる移動平均フィルタなどが簡単で適している。
【００４１】
位相検出回路１２が、位相周波数比較回路１６を有する場合について説明したが、位相比較回路（ＰＤ）、例えば、ＸＯＲ回路やＪＫフリップフロップなどでも構わない。
【００４２】
積分回路１３が、オペアンプ１９とキャパシタＣ１とを有するアナログ回路である場合について説明したが、一定の周期の制御パルスでスイッチを開閉して、キャパシタの充放電を繰り返すスイッチドキャパシタ回路を用いたフィルタなどのデジタル回路とすることも可能である。
スイッチドキャパシタ回路は、セットリングに長い時間を要するが、バラツキに対してロバストであるという特徴を有しているので、アナログ系の積分回路１３に比べて動作速度より精度が求められる場合に適している。
【００４３】
位相検出回路１２、積分回路１３、比較回路１４およびローパスフィル１５は、ＰＬＬ（Phase Locked Loop）回路に適用することも可能である。
その場合、可変遅延回路１１の代わりに、ＶＣＯ（Voltage Controlled Oscillator）をローパスフィル１５の後に接続すれば良い。
【実施例２】
【００４４】
本発明の実施例２に係るＤＬＬ回路について、図６を用いて説明する。図６はＤＬＬ回路の要部を示す図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。
本実施例が実施例１と異なる点は、制御信号を電流に変換してローパスフィルタから可変遅延回路へ伝送するようにしたことにある。
【００４５】
即ち、図６に示すように、本実施例のＤＬＬ回路５０は、ローパスフィルタ１５と可変遅延回路１１との間に、ローパスフィルタ１５の出力電圧（制御信号Ｖｃ）を電流Ｉｃに変換する電圧電流変換回路５１と、電流Ｉｃを伝送する電流路５２と、電流路５２により伝送された電流Ｉｃを電圧に変換し、再び制御信号Ｖｃとして可変遅延回路１１に出力する電流電圧変換回路５３と、を具備している。
【００４６】
ＤＬＬ回路５０を集積化する際に、レイアウトの関係からローパスフィルタ１５と可変遅延回路１１とを接続する配線が種々引き回されると、配線にノイズが混入し可変遅延回路１１の動作に影響を及ぼす恐れがある。
【００４７】
ＤＬＬ回路５０では、制御信号Ｖｃを電流Ｉｃに変換して伝送しているので、レイアウトの関係から電流路５２が種々引き回されても、ノイズによる影響を抑制することが可能である。
【００４８】
電圧電流変換回路５１、電流電圧変換回路５３は、周知のように、オペアンプと抵抗とを有する種々の回路構成のものを使用することができる。
【００４９】
以上説明したように、本実施例のＤＬＬ回路５０は、制御信号Ｖｃを電流Ｉｃに変換して伝送し、電流Ｉｃを再び制御信号Ｖｃに戻してから可変遅延回路１１へ入力しているので、伝送途中のノイズによる影響を抑制することができる利点がある。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施例１に係るＤＬＬ回路を示す回路図。
【図２】本発明の実施例1に係るＤＬＬ回路の遅延特性を比較例と対比して示す図。
【図３】本発明の実施例1に係るＤＬＬ回路の要部を示す回路図。
【図４】本発明の実施例1に係る比較例のＤＬＬ回路の要部を示す回路図。
【図５】本発明の実施例1に係る別のＤＬＬ回路を示す回路図。
【図６】本発明の実施例２に係るＤＬＬ回路を示す回路図。
【符号の説明】
【００５１】
１０、４０、５０ ＤＬＬ回路
１１ 可変遅延回路
１２ 位相検出回路
１３ 積分回路
１４ 比較回路
１５ ローパスフィルタ
１６ 位相周波数比較回路
１７ 位相加算回路
１８ インバータ
１９ オペアンプ
３０ チャージポンプ回路
３１、３２ 定電流源
４１ デジタルフィルタ
４２ ＤＡ変換回路
５１ 電圧電流変換回路
５２ 電流路
５３ 電流電圧変換回路
Ｃ１、Ｃ２、Ｃｆ キャパシタ
Ｒ１、Ｒｆ 抵抗
Ｓ１、Ｓ２ スイッチ
【技術分野】
【０００１】
本発明は、ＤＬＬ回路に関する。
【背景技術】
【０００２】
ＤＬＬ（Delay Locked Loop）回路は、クロック信号に同期して位相を分割したパルス信号を生成する回路で、例えばシンクロナスＤＲＡＭ（Dynamic Random Access Memory）等の半導体集積回路内に設けられ、外部クロック信号からこの外部クロック信号に同期した内部クロック信号を発生する同期信号発生回路に用いられている。
【０００３】
従来、位相検出回路とループフィルタとの間にチャージポンプ回路を接続したＤＬＬ回路が知られている。
然しながら、チャージポンプ回路を用いたＤＬＬ回路は、回路を集積化する際に製造プロセス、使用電圧および動作温度などによって、チャージポンプ回路の特性にバラツキが生じることに起因して、クロック信号とクロック信号に同期するクロック信号との間の定常偏差を示すスタティックフェイズエラー（Static Phase Error：ＳＰＥ）が大きくなるという問題がある。
【０００４】
特に、デジタル系の製造プロセスを用いて、アナログ系のチャージポンプ回路を集積化すると、デジタル系プロセスはアナログ系プロセスよりもプロセスバラツキが大きいので、特性のバラツキが増大するという問題がある。
【０００５】
これに対して、製造プロセスなどの影響を抑制し、チャージポンプ回路を用いたＤＬＬ回路が知られている（例えば、特許文献１参照）。
特許文献１に開示されたＤＬＬ回路は、ミラータイプＤＬＬ回路であり、複数のレプリカを用いているので、回路構成が複雑で大掛かりになる問題がある。
【０００６】
また、チャージポンプ回路を用いないＤＬＬ回路が知られている（例えば、特許文献２参照）。
特許文献２に開示されたＤＬＬ回路は、高速クロック遅延回路であって、共通のクロック入力に接続された入力をそれぞれ有する第１及び第２遅延要素と、それぞれ第１及び第２遅延要素に接続された第１及び第２積分器と、それぞれ第１及び第２積分器の出力に接続された第１及び第２入力を有する差動増幅器と、差動増幅器の出力から１つの遅延要素の制御ポートに接続された制御ループと、を具備している。
【０００７】
然しながら、特許文献２に開示されたＤＬＬ回路は、複数の遅延要素および積分器を用いるので、回路構成が大掛かりになるとともに、ノイズの影響を受け易くなる問題がある。
【特許文献１】特開２００１−３３２０８６号公報
【特許文献２】特表２００２−５１７１３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、高精度な同期特性を有するＤＬＬ回路を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様のＤＬＬ回路は、第１クロック信号が入力され、前記第１クロック信号を遅延した第２クロック信号を出力するとともに、制御信号により遅延時間が可変される可変遅延回路と、前記第１クロック信号および前記第２クロック信号が入力され、前記第１クロック信号と前記第２クロック信号との位相を比較して、その位相差に応じた信号を出力する位相検出回路と、前記位相検出回路の出力を積分する積分回路と、前記積分回路の出力を予め定めた基準値と比較し、比較結果を出力する比較回路と、前記比較回路の出力を平均化し、高周波成分を除去した信号を、前記制御信号として前記可変遅延回路に出力するローパスフィルタと、を具備することを特徴としている。
【発明の効果】
【００１０】
本発明によれば、高精度な同期特性を有するＤＬＬ回路が得られる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１２】
本発明の実施例１に係るＤＬＬ回路について図１および図２を用いて説明する。図１は本実施例のＤＬＬ回路を示す回路図、図２は本実施例のＤＬＬ回路の同期特性を比較例と対比して示す図で、図中の実線が本実施例の同期特性を示す図、図中の破線が比較例の同期特性を示す図である。
【００１３】
図１に示すように、本実施例のＤＬＬ回路１０は、第１クロック信号ＣＬＫ１が入力され、第１クロック信号ＣＬＫ１を遅延した第２クロック信号ＣＬＫ２を出力するとともに、制御信号Ｖｃにより遅延時間が可変される可変遅延回路１１と、第１クロック信号ＣＬＫ１および第２クロック信号ＣＬＫ２が入力され、第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２との位相Φ１、Φ２を比較して、その位相差ΔΦに応じた信号Ｖ１を出力する位相検出回路１２と、位相検出回路１２の出力Ｖ１を積分する積分回路１３と、積分回路１３の出力Ｖ２を予め定めた基準値Ｖｒｅｆと比較し、比較結果を出力する比較回路１４と、比較回路１４の出力Ｖ３を平均化し、高周波成分を除去した信号を、制御信号Ｖｃとして可変遅延回路１１に出力するローパスフィルタ１５と、を具備している。
【００１４】
可変遅延回路１１は、例えばＭＯＳトランジスタのゲートに印加される制御電圧Ｖｃを変化させて電荷の放電時間を制御することにより、遅延時間を制御できように構成されたバッファまたはインバータの直列回路で、遅延時間制御付き回路である。
バッファまたはインバータの直列回路の途中からタップを引き出すことにより、位相を分割したパルス信号を得ることができる。
【００１５】
位相検出回路１２は、位相周波数比較回路１６と、位相加算回路１７とを有している。位相周波数比較出回路１６は、例えばフリップフロップとＮＡＮＤ回路とを有し、第１入力端子Ｒｅｆおよび第２入力端子Ｆｂに位相差のある信号を加えると、信号の立ち下がりで位相差を検出し、第１出力端子Ｕｐおよび第２出力端子Ｄｎに、第１入力端子Ｒｅｆおよび第２入力端子Ｆｂの位相差に応じたデューティ比のパルスを出力する。
【００１６】
位相加算回路１７は、抵抗Ｒ１と、インバータ１８および抵抗Ｒ２の直列回路を有する加算回路である。抵抗Ｒ１の一端が第１出力端子Ｕｐに接続され、インバータ１８の一端が第２出力端子Ｄｎに接続され、抵抗Ｒ１と抵抗Ｒ２は積分回路１３に共通接続されている。ここで、抵抗Ｒ１、Ｒ２は等しく設定する。
これにより、第１出力端子Ｕｐおよび第２出力端子Ｄｎの出力信号の差が、位相検出回路１２の出力Ｖ１として積分回路１３に入力される。
【００１７】
積分回路１３は、オペアンプ１９と、オペアンプ１９の負帰還ループに接続されたキャパシタＣ１とを有している。
積分回路１３は、キャパシタＣ１を第１出力端子Ｕｐの出力信号に応じて充電し、第２出力端子Ｄｎの出力信号に応じて放電しているので、位相検出回路１２の出力Ｖ１を積分した出力Ｖ２を比較回路１４に出力する。
【００１８】
比較回路１４は、第１クロック信号ＣＬＫ１に同期して作動する同期型のデジタルコンパレータである。
比較回路１４は、積分回路１３の出力Ｖ２と基準値Ｖｒｅｆ、例えば基準電位ＧＮＤとを比較し、出力Ｖ２が基準値Ｖｒｅｆより大きいまたは等しいときに“Ｌ”レベルを出力し、出力Ｖ２が基準値Ｖｒｅｆより小さいときに“Ｈ”レベルを出力する。
【００１９】
比較回路１４は、後述するローパスフィルタ１５をデジタルフィルタで実現するときに必要となるアナログの出力Ｖ２をデジタル値に変換するアナログデジタル変換機能も兼ねている。
【００２０】
ローパスフィルタ１５は、抵抗ＲｆとキャパシタＣｆとを有するラグ型の１次フィルタで、ループフィルタとも呼ばれている。
【００２１】
位相検出回路１６は、基準信号として、第１入力端子Ｒｅｆに第１クロック信号ＣＬＫ１が入力され、帰還信号として第２入力端子Ｆｂに第２クロック信号ＣＬＫ２が入力されると、第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２のエッジ差の分だけのパルスを出力する。
【００２２】
第１クロック信号ＣＬＫ１に対して、第２クロック信号ＣＬＫ２の位相が遅れている場合（ΔΦ＝Φ２−Φ１＞０）、位相検出回路１６は第１出力端子Ｕｐにエッジ差の分だけの第１パルスを出力する。
一方、第１クロック信号ＣＬＫ１に対して、第２クロック信号ＣＬＫ２の位相が進んでいる場合（ΔΦ＝Φ２−Φ１＜０）、位相検出回路１６は第２出力端子Ｄｎにエッジ差の分だけの第２パルスを出力する。
第１パルスと第２パルスは位相加算回路１７により加算され、その位相差ΔΦに応じた信号Ｖ１を出力する。
【００２３】
図２はＤＬＬ回路１０の同期特性を比較例と対比して示す図で、図中の実線が本実施例の同期特性を示す図、破線が比較例の同期特性を示す図である。
ここで、ＤＬＬ回路の同期特性とは、図３に示す可変遅延回路１１の途中出力と遅延量との関係を意味している。比較例とは、図４に示すチャージポンプ回路を用いたＤＬＬ回路を意味している。
【００２４】
図３に示すように、可変遅延回路１１が、例えば制御信号Ｖｃにより遅延量が可変される６段のインバータの直列回路の場合に、各インバータの出力がタップＴ１〜Ｔ６により、途中出力として外部に引き出されている。
【００２５】
図４に示すように、比較例のＤＬＬ回路のチャージポンプ回路３０は、キャパシタＣ２と、スイッチＳ１を介してキャパシタＣ２を定電流Ｉｐ１で充電する定電流源３１と、スイッチＳ２を介してキャパシタＣ２を定電流Ｉｐ２で放電する定電流源３２とを具備している。定電流Ｉｐ１と定電流Ｉｐ２は等しく設定される。
【００２６】
位相周波数比較回路１６の第１出力端子Ｕｐの出力信号に応じてキャパシタＣ２は定電流Ｉｐ１で充電され、第２出力端子Ｄｎの出力信号に応じてキャパシタＣ２は定電流Ｉｐ２で放電され、位相差ΔΦに応じた信号を積分した信号が、制御信号Ｖｃとして出力される。
【００２７】
ここで、ＤＬＬ回路を集積化するに際し、製造プロセスのバラツキ、使用電圧および動作温度などによって、定電流Ｉｐ１と定電流Ｉｐ２は必ずしも等しくならず、ズレが生じる。
この定電流Ｉｐ１と定電流Ｉｐ２とのズレにより、チャージポンプ回路３０の出力Ｖｃにはオフセットが生じる。
【００２８】
図２に示すように、比較例では、上述した制御信号Ｖｃのオフセットをキャンセルするように第２クロック信号ＣＬＫ２の帰還ループが動作するため、例えば定電流Ｉｐ１が定電流Ｉｐ２より大きい場合に、同期特性は破線３５に示す特性となり、第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２との位相の定常偏差を示すスタティックフェイズエラーＳＰＥ２が発生する。
【００２９】
一方、本実施例では、積分回路１３のオペアンプ１９によるオフセットは基本的にＤＬＬ回路１０内でキャンセルされるので、制御信号Ｖｃにオフセットは生じない。具体的には、以下の理由による。
【００３０】
始めに、ＤＬＬ回路１０がロックした状態にあり、且つ位相周波数比較回路１６がオフセットを有しない理想的な場合にあると仮定し、オペアンプ１９のオフセットが、等価的にオペアンプ１９の負入力端子に直列に接続されたオフセット電圧源Ｖｏｓで表わされるとする。
【００３１】
第１出力端子Ｕｐに出力されるＵｐ信号と第２出力端子Ｄｎに出力されるＤｎ信号とが打ち消しあって、オペアンプ１９に入力される電位Ｖ１は、正入力端子の電位Ｖｒｅｆ（例えば電源電圧の１／２の電位）と等しく、Ｖ１＝Ｖｒｅｆとなる。
【００３２】
このとき、オペアンプ１９の負入力端子には電流が流れこまないので、積分器１３としての出力Ｖ２は一定に落ち着く。つまり、ＤＬＬ回路１９がロックしている状態では、キャパシタＣ１にチャージされている電荷は一定である。
積分器出力１３の出力Ｖ２は、キャパシタＣ１の電位をＶｃ１とすると、Ｖ２＝−（Ｖｏｓ＋Ｖｃ１）になる。Ｖ２が負号をとるのは、オフセット電圧源ＶｏｓとキャパシタＣ１の電位のどちらをプラス側にするかの定義により定まるものである。
【００３３】
ＤＬＬ回路１０がロックするときの制御信号ＶｃをＶ＊とすると、ロックした状態では、ＤＬＬ回路１０は出力Ｖ２、出力Ｖ３がともにＶ＊に等しい電位を保つように動作する。例えば、簡単のために出力Ｖ３の平均値がＶ＊であるとすると、出力Ｖ２の平均値は上記の−（Ｖｏｓ＋Ｖｃ１）になる。
つまり、出力Ｖ２もロック時の電圧が決まっており、必ず、Ｖ２＝−（Ｖｏｓ＋Ｖｃ１）になる。
【００３４】
これにより、出力Ｖ２およびオフセット電圧源Ｖｏｓが製造プロセスによりばらついても、ＤＬＬ回路１０がロックするときの出力Ｖ２がＶ＊なので、Ｖｃ１＝−（Ｖ＊−Ｖｏｓ）となるように系が動作し、キャパシタＣ１がチャージされる。
その結果、オペアンプ１９の動作範囲内において、オフセット電圧源Ｖｏｓにかかわらず、ＤＬＬ回路１０はロックすることが可能である。
【００３５】
従って、本実施例の同期特性は実線３６に示す特性が得られ、スタティックフェイズエラーＳＰＥ１を抑制することが可能である。
ここでは、可変遅延回路１１において、各インバータの遅延回路のバラツキ、およびゲインエラーはないものしている。
【００３６】
以上説明したように、本実施例のＤＬＬ回路は、位相検出回路１２とローパスフィルタ１５との間に接続され、第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２との位相差ΔΦに応じた信号Ｖ１を積分する積分回路１３と、積分回路１３の出力Ｖ２を予め定めた基準値Ｖｒｅｆと比較し、比較結果を出力する比較回路１４とを具備している。
【００３７】
その結果、ＤＬＬ回路を集積化しても、制御信号Ｖｃにオフセットが生じないので、スタティックフェイズエラーＳＰＥを抑制することができる。
また、複数の遅延要素および積分器を用いるＤＬＬ回路に比べて、ＤＬＬ回路の構成がシンプルなので、耐ノイズ性が向上し、ＤＬＬ回路を安定して動作させることができる。従って、高精度な同期特性を有するＤＬＬ回路１０が得られる。
【００３８】
ここでは、ローパスフィルタ１５が、抵抗ＲｆとキャパシタＣ１とを有する一次フィルタである場合について説明したが、２次フィルタとしても構わない。２次フィルタは１次フィルタより急峻な高周波カット特性が得られるので、ノイズ耐性が向上する利点がある。
【００３９】
更に、ＤＬＬ回路を集積化するにあたって、ローパスフィルタとしてはアナログフィルタよりデジタルフィルタが適している。
デジタルフィルタでは、入力Ｖ３がデジタルストリームデータなので、１）フィルタのカットオフ周波数の決定が容易で、安定したカットオフ周波数が得られる（Ｃ、Ｒのバラツキによる影響を受けない）、２）ＤＬＬ回路のジッタを大きくする要因の第１クロック信号ＣＬＫ１成分、およびその高調波の通過阻止するノッチフィルタとしての動作が容易であるなどの利点がある。
【００４０】
図５は、ローパスフィルタとしてデジタルフィルタを用いたＤＬＬ回路の要部を示す回路図である。
図５に示すように、ＤＬＬ回路４０は、積分回路１３と可変遅延回路１１との間に接続された２次のデジタルフィルタ４１と、デジタルフィルタ４１のデジタル出力をアナログ電圧に変換して、制御信号Ｖｃを得るためのデジタルアナロク変換回路４２とを具備している。
デジタルフィルタ４１は、特に限定されないが、例えばシフトレジスタと加算器により構成できる移動平均フィルタなどが簡単で適している。
【００４１】
位相検出回路１２が、位相周波数比較回路１６を有する場合について説明したが、位相比較回路（ＰＤ）、例えば、ＸＯＲ回路やＪＫフリップフロップなどでも構わない。
【００４２】
積分回路１３が、オペアンプ１９とキャパシタＣ１とを有するアナログ回路である場合について説明したが、一定の周期の制御パルスでスイッチを開閉して、キャパシタの充放電を繰り返すスイッチドキャパシタ回路を用いたフィルタなどのデジタル回路とすることも可能である。
スイッチドキャパシタ回路は、セットリングに長い時間を要するが、バラツキに対してロバストであるという特徴を有しているので、アナログ系の積分回路１３に比べて動作速度より精度が求められる場合に適している。
【００４３】
位相検出回路１２、積分回路１３、比較回路１４およびローパスフィル１５は、ＰＬＬ（Phase Locked Loop）回路に適用することも可能である。
その場合、可変遅延回路１１の代わりに、ＶＣＯ（Voltage Controlled Oscillator）をローパスフィル１５の後に接続すれば良い。
【実施例２】
【００４４】
本発明の実施例２に係るＤＬＬ回路について、図６を用いて説明する。図６はＤＬＬ回路の要部を示す図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。
本実施例が実施例１と異なる点は、制御信号を電流に変換してローパスフィルタから可変遅延回路へ伝送するようにしたことにある。
【００４５】
即ち、図６に示すように、本実施例のＤＬＬ回路５０は、ローパスフィルタ１５と可変遅延回路１１との間に、ローパスフィルタ１５の出力電圧（制御信号Ｖｃ）を電流Ｉｃに変換する電圧電流変換回路５１と、電流Ｉｃを伝送する電流路５２と、電流路５２により伝送された電流Ｉｃを電圧に変換し、再び制御信号Ｖｃとして可変遅延回路１１に出力する電流電圧変換回路５３と、を具備している。
【００４６】
ＤＬＬ回路５０を集積化する際に、レイアウトの関係からローパスフィルタ１５と可変遅延回路１１とを接続する配線が種々引き回されると、配線にノイズが混入し可変遅延回路１１の動作に影響を及ぼす恐れがある。
【００４７】
ＤＬＬ回路５０では、制御信号Ｖｃを電流Ｉｃに変換して伝送しているので、レイアウトの関係から電流路５２が種々引き回されても、ノイズによる影響を抑制することが可能である。
【００４８】
電圧電流変換回路５１、電流電圧変換回路５３は、周知のように、オペアンプと抵抗とを有する種々の回路構成のものを使用することができる。
【００４９】
以上説明したように、本実施例のＤＬＬ回路５０は、制御信号Ｖｃを電流Ｉｃに変換して伝送し、電流Ｉｃを再び制御信号Ｖｃに戻してから可変遅延回路１１へ入力しているので、伝送途中のノイズによる影響を抑制することができる利点がある。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施例１に係るＤＬＬ回路を示す回路図。
【図２】本発明の実施例1に係るＤＬＬ回路の遅延特性を比較例と対比して示す図。
【図３】本発明の実施例1に係るＤＬＬ回路の要部を示す回路図。
【図４】本発明の実施例1に係る比較例のＤＬＬ回路の要部を示す回路図。
【図５】本発明の実施例1に係る別のＤＬＬ回路を示す回路図。
【図６】本発明の実施例２に係るＤＬＬ回路を示す回路図。
【符号の説明】
【００５１】
１０、４０、５０ ＤＬＬ回路
１１ 可変遅延回路
１２ 位相検出回路
１３ 積分回路
１４ 比較回路
１５ ローパスフィルタ
１６ 位相周波数比較回路
１７ 位相加算回路
１８ インバータ
１９ オペアンプ
３０ チャージポンプ回路
３１、３２ 定電流源
４１ デジタルフィルタ
４２ ＤＡ変換回路
５１ 電圧電流変換回路
５２ 電流路
５３ 電流電圧変換回路
Ｃ１、Ｃ２、Ｃｆ キャパシタ
Ｒ１、Ｒｆ 抵抗
Ｓ１、Ｓ２ スイッチ
【特許請求の範囲】
【請求項１】
第１クロック信号が入力され、前記第１クロック信号を遅延した第２クロック信号を出力するとともに、制御信号により遅延時間が可変される可変遅延回路と、
前記第１クロック信号および前記第２クロック信号が入力され、前記第１クロック信号と前記第２クロック信号との位相を比較して、その位相差に応じた信号を出力する位相検出回路と、
前記位相検出回路の出力を積分する積分回路と、
前記積分回路の出力を予め定めた基準値と比較し、比較結果を出力する比較回路と、
前記比較回路の出力を平均化し、高周波成分を除去した信号を、前記制御信号として前記可変遅延回路に出力するローパスフィルタと、
を具備することを特徴とするＤＬＬ回路。
【請求項２】
前記ローパスフィルタが、２次以上のデジタルフィルタであることを特徴とする請求項１に記載のＤＬＬ回路。
【請求項３】
前記ローパスフィルタと前記可変遅延回路との間に、前記ローパスフィルタから出力される電圧を電流に変換する電圧電流変換回路と、前記電流を伝送する電流路と、前記電流路により伝送された電流を電圧に変換し、前記制御信号として前記可変遅延回路に出力する電流電圧変換回路と、を具備することを特徴とする請求項１に記載のＤＬＬ回路。
【請求項１】
第１クロック信号が入力され、前記第１クロック信号を遅延した第２クロック信号を出力するとともに、制御信号により遅延時間が可変される可変遅延回路と、
前記第１クロック信号および前記第２クロック信号が入力され、前記第１クロック信号と前記第２クロック信号との位相を比較して、その位相差に応じた信号を出力する位相検出回路と、
前記位相検出回路の出力を積分する積分回路と、
前記積分回路の出力を予め定めた基準値と比較し、比較結果を出力する比較回路と、
前記比較回路の出力を平均化し、高周波成分を除去した信号を、前記制御信号として前記可変遅延回路に出力するローパスフィルタと、
を具備することを特徴とするＤＬＬ回路。
【請求項２】
前記ローパスフィルタが、２次以上のデジタルフィルタであることを特徴とする請求項１に記載のＤＬＬ回路。
【請求項３】
前記ローパスフィルタと前記可変遅延回路との間に、前記ローパスフィルタから出力される電圧を電流に変換する電圧電流変換回路と、前記電流を伝送する電流路と、前記電流路により伝送された電流を電圧に変換し、前記制御信号として前記可変遅延回路に出力する電流電圧変換回路と、を具備することを特徴とする請求項１に記載のＤＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１０−５６７５８（Ｐ２０１０−５６７５８Ａ）
【公開日】平成２２年３月１１日（２０１０．３．１１）
【国際特許分類】
【出願番号】特願２００８−２１８３５７（Ｐ２００８−２１８３５７）
【出願日】平成２０年８月２７日（２００８．８．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年３月１１日（２０１０．３．１１）
【国際特許分類】
【出願日】平成２０年８月２７日（２００８．８．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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