三分周直交位相周波数分周器
【解決手段】局部発振器は、VCOの出力に結合されたプログラム可能な周波数分周器を備える。周波数分周器は、3で周波数分周するためにセットされることができる。除数に関係なく、周波数分周器は、90度で位相が互いに異なる直交位相信号(I、Q)を出力する。3で分周するために、周波数分周器は、三分周周波数分周器を備える。三分周周波数分周器は、三分周回路、遅延回路、及びフィードバック回路を備える。三分周回路は、VCOから信号を周波数分周し、それから、120度で位相が互いに異なる三つの信号C、A´、及びBを生成する。遅延回路は、信号A´の遅延バージョンAを生成するために、信号A´を遅延する。フィードバック回路は、遅延バージョンA(I)が、信号C(Q)に関して90度位相がずれるように遅延回路を制御する。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施形態は、周波数分周器(frequency dividers)に関する。
【背景技術】
【0002】
図1(従来技術)は、局部発振器(local oscillator)1の一例のダイアグラムである。携帯電話で見られるような無線レシーバ、及び無線トランスミッタは、しばしば、複数のそのような局部発振器を含む。このタイプの局部発振器は一般的に、参照クロック・ソース(reference clock source)2、位相ロック・ループ(phase-locked loop)3、及び周波数分周器4を含む。図示された例において、位相検出器5は、参照クロック・ソース2から、参照クロック信号REFを受信し、また、周波数分周器6からフィードバック信号を受信する。位相検出器5は、チャージ・ポンプ(charge pump)7に供給される位相エラー信号を出力する。電圧レベル信号を生成するために、チャージ・ポンプ7の出力は、ループ・フィルタ8によってフィルタリングされる。電圧レベル信号は、電圧制御オシレータ(VCO:voltage controlled oscillator)9の制御入力リード(control input lead)上に供給される。VCO9の制御入力リード上の電圧は、VCO9によって出力される信号VCO_OUTの周波数を決定する。周波数分周器6は、VCO_OUTを周波数分周(frequency divides)し、その結果として得られる周波数分周信号(resulting frequency-divided signal)を、フィードバック信号として位相検出器5に供給する。位相ロック・ループがロックされた(locked)場合、フィードバック信号及び信号REFは同相(in-phase)であり、VCO_OUTの周波数は、周波数分周器6が分周する場合に用いる除数(divisor number)によって決定される。VCO_OUTの周波数は、除数の積(product)であり、参照クロックREFの周波数である。VCO_OUT信号は、典型的に局部発振器出力信号(LO)として出力されないが、むしろ、VCO_OUT信号は、第2の周波数分周器4によって、より低い周波数に周波数分周される。周波数分周器4は、例えば、2、または4、または8のような比較的小さい整数で周波数分周するためにセットされ得る。
【0003】
携帯電話内に集積された、トランシーバ集積回路のケースにおいて、同様の集積回路デザインが、複数の種々のバンドの任意の一つにおいて通信するために用いられることができるように、トランシーバ集積回路を構成することがしばしば望ましい。図2(従来技術)は、単一レシーバ(携帯電話のトランシーバ集積回路内)が通信するために要求されるだろう種々の周波数バンドの例を示している。図2の最も右側の2列は、生成されるために、必要とされた局部発振器(LO)信号の出力周波数を表している。“LO分周器”と表された列は、周波数分周器4が分周する場合に用いる数を表す。“VCO出力MIN”、及び“VCO出力MAX”と表された2列は、LO分周器の列の指定された除数のもとで、望ましいLO MIN及びLO MAX周波数を生成するために要求される対応するVCO出力周波数を示す。望ましい周波数の要求された局部発振器出力信号を生成するために、VCO出力周波数は、2950メガヘルツ〜5380メガヘルツまで分布することが可能でならなければならないということに留意する。これは比較的広いVCOチューニング範囲である。広いチューニング範囲でVCOを得ることは困難であり得る、または、そのような広いVCOチューニング範囲を設けなければならないことは、望ましくない他の理由のためであり得る。
【0004】
周波数分周器4が、3で分周するようにセットされることができる場合、VCOチューニング範囲を減少させることが可能であり得る。3で周波数分周する周波数分周器が知られているとはいえ、望ましい局部発振器出力信号がしばしば実際に、単一の信号(LO)ではなくむしろ、信号の一つの位相が、信号の他方に関して、90度位相がずれている信号の組であるので、そのような周波数分周器は、一般的に有効ではない。そのようなLO信号は、直交位相信号(quadrature signal)と呼ばれ、または局部発振器信号は、“直交である”と呼ばれる。文字I及びQはしばしば、そのような直交位相信号を示すために用いられる。直交位相信号は、例えば、位相シフト・キーイング変調(phase shift keying modulation)を実行するため、及び/またはイメージ・キャンセリング(image canceling)を実行するために、他のレシーバ回路によって要求され得る。
【0005】
図3(従来技術)は、H.Oguey and C.Vittozによる1973年8月23日、vol9、Issue17、Electronics Lettersの“Low Power Consumption And High Frequency”と題された論文で1973年に示された、従来技術の三分周周波数分周器(divide-by-three frequency divider)10の例である。図4(従来技術)は、回路の動作を図示する波形ダイアグラムである。周波数3Fの入力クロック信号CLKが、入力リード11上に供給される場合に、回路は、ノード12、13、及び14上にそれぞれ周波数Fの三つの信号A、B、及びCを生成する。信号A、B、及びCのうちの二つは、互いに関して90度位相ずれがない。そのため、そのような周波数分周器は、直交位相局部発振器出力信号が生成される場合、図1の局部発振器1内の周波数分周器4について用いられない。
【発明の概要】
【0006】
局部発振器は、電圧制御オシレータ(VCO:voltage-controlled oscillator)の出力に結合されたプログラマブル周波数分周器(programmable frequency divider)を備える。プログラマブル周波数分周器は、3で分周する(divide)ためにセットされることができる。プログラマブル周波数分周器が分周する際に用いられる番号に関係なく、プログラマブル周波数分周器は、90度で位相が互いに異なる、50%のデューティ・サイクル直交位相(duty cycle quadrature)信号(I,Q)を出力する。3で分周するために、周波数分周器は、三分周(divide-by-three)周波数分周器を備える。三分周周波数分周器は、三分周回路、遅延回路、及びフィードバック回路を備える。三分周回路は、VCOから受信された入力信号を、周波数分周し(frequency divide)、それから、120度で位相が互いに異なる三つの信号C、A´、及びBを生成する。遅延回路は、第2の信号の遅延バージョン(delayed version)Aを生成するために、第2の信号A´を遅延する。フィードバック回路は、遅延バージョンAが、第1の信号Cに関して90度位相がずれるように、遅延回路を制御する。遅延バージョンAは、直交位相信号Iとして使用することができ、第1の信号Cは、直交位相信号Qとして使用することができる。フィードバック・ループは、温度変化、供給電圧の変化及び/または半導体製造工程のバラツキに起因する回路動作における変化及び/またはバラツキについて、自動的に修正する。
【0007】
プログラマブル周波数分周器は、携帯電話内のRFトランシーバ集積回路内で実現され得る。デジタル・ベースバンド集積回路で命令を実行するプロセッサは、プログラマブル周波数分周器が分周する際に用いる除数(divisor)を、適切な制御情報をバスを通り、デジタル・ベースバンド集積回路から、RFトランシーバ集積回路に通信することによって、セットすることができる。
【0008】
一つの特定の例において、フィードバック回路は、デジタル論理部と、平均、及び比較回路部と、を含む。デジタル論理部は、信号A及びCを受信し、信号Aの第1のエッジ、及び信号Cのエッジの間の時間T1の量を示すデジタル信号を生成する。デジタル論理部はまた、信号Cのエッジ、及び信号Aの第2のエッジの間の時間T2の量を示すデジタル信号を生成する。時間T1の量を示すデジタル信号は、時間T1の量を示す電圧レベル信号に変換される。時間T2の量を示すデジタル信号は、時間T2の量を示す電圧レベル信号に変換される。二つの電圧レベル信号は、演算増幅器が制御信号を生成するように、演算増幅器の入力に供給される。制御信号は、遅延回路に供給されるバイアス電圧制御信号に変換される。このフィードバック・ループを通って、フィードバック回路は、信号C及び信号A巻の位相差が、90度であるように、遅延回路の遅延を制御するために、動作する。
【0009】
前述は、要約であり、そして、従って必要に応じて、単純化、一般化、及び詳細の省略を含み、その結果、当業者は、要約がただの実例であり、任意の方法に限定されることを意味しないということを正しく理解するだろう。本明細書に記載の他の態様、発明の特徴、及びデバイス及び/またはプロセスの利点は、特許請求の範囲で単に明示されるように、本明細書に示される詳細な記載に限定されずに明白になる。
【図面の簡単な説明】
【0010】
【図1】図1(従来技術)は、携帯電話で使用可能な局部発振器の一例のダイアグラムである。
【図2】図2(従来技術)は、どのように図1の局部発振器のVCOが望ましくない広いVCOチューニング範囲を有するかを示したチャートである。
【図3】図3(従来技術)は、従来技術の三分周周波数分周器回路のダイアグラムである。
【図4】図4(従来技術)は、図3の従来技術の三分周周波数分周回路の動作を示す波形ダイアグラムである。
【図5】図5は、一新規態様(novel aspect)に従ったモバイル通信デバイス100の高レベル・ブロック・ダイアグラムである。
【図6】図6は、図5のRFトランシーバ集積回路103の、より詳細なブロック・ダイアグラムである。
【図7】図7は、図6の局部発振器111の、より詳細なダイアグラムである。
【図8】図8は、図7の局部発振器111のプログラマブル周波数分周器202の、より詳細なダイアグラムである。
【図9】図9は、どのように図7の局部発振器111のVCOが、図1の従来技術回路のVCOよりも狭いVCOチューニング範囲を有するかを示すチャートである。
【図10】図10は、図8の新規三分周周波数分周器300の回路ダイアグラムである。
【図11】図11は、図10の新規三分周周波数分周器300の動作を示す波形ダイアグラムである。
【図11A】図11Aは、どのように信号A&Cb及びA&Cが、対応電圧レベル信号A&Cb(AXE)、及びA&C(AVE)に変換されるかを示す波形ダイアグラムである。
【図12】図12は、図10の三分周周波数分周器300の遅延回路401及びフィードバック回路402の他の実施形態の回路ダイアグラムである。
【図13】図13は、一新規態様に従った方法500のフローチャートである。
【発明を実施するための形態】
【0011】
図5は、一新規態様に従ったモバイル通信デバイス100の一つの特定のタイプの、とても単純化された高レベル・ブロック・ダイアグラムである。この特定の例において、モバイル通信デバイス100は、符号分割多重接続(CDMA)携帯電話通信プロトコル、またはGSM(登録商標)(グローバル・システム・フォー・モバイル・コミュニケーション)携帯電話通信プロトコルのどちらか一方に従って動作することができる3G携帯電話である。携帯電話は、(図示されていない、いくつかの他の部分のうち)アンテナ102及び二つの集積回路103、及び104を含んでいる。集積回路104は、“デジタル・ベースバンド集積回路”または“ベースバンド・プロセッサ集積回路”と呼ばれる。デジタル・ベースバンド集積回路104は、図示されていない、いくつかの他の部分のうち、プロセッサ読み取り可能な媒体106に記憶された命令を実行するデジタル・プロセッサ105を含んでいる。プロセッサ105は、バス107、及びバス・インタフェース108A、及びバス配線(bus conductor)109を通って、集積回路103のバス・インタフェース108Bへと情報を通信することができる。集積回路103は、RFトランシーバ集積回路である。RFトランシーバ集積回路103は、レシーバと同様にトランスミッタを備えているので、“トランシーバ”と呼ばれる。
【0012】
図6は、図5のRFトランシーバ集積回路103の、より詳細なブロック・ダイアグラムである。レシーバは、局部発振器111と同様に、“受信チェイン(receive chain)”110と呼ばれるものを備えている。携帯電話が受信している場合、高周波数RF信号112は、アンテナ102上で受信される。信号112からの情報は、デュプレクサ113を通って、受信チェイン110内を通る。信号112は、低ノイズ増幅器(LNA:low noise amplifier)115によって増幅され、ミキサ116によって周波数においてダウン・コンバートされる。その結果として得られるダウン・コンバート信号(resulting down-converted signal)は、ベースバンド・フィルタ117によってフィルタされ、デジタル・ベースバンド集積回路104にパスされる。デジタル・ベースバンド集積回路104のアナログ・デジタル(analog-to-digital)変換器118は、信号をデジタル形式に変換し、その結果として得られるデジタル情報は、デジタル・ベースバンド集積回路104のデジタル回路によって処理される。デジタル・ベースバンド集積回路104は、局部発振器111によって、配線(conductor)127、及び128上のミキサ116に供給された直交位相局部発振器信号I及びQの周波数を制御することで、レシーバを調整する。
【0013】
携帯電話が送信している場合、送信される情報は、デジタル・ベースバンド集積回路104のデジタル・アナログ(digital-to-analog)変換器119によって、アナログ形式に変換され、“送信チェイン(transmit chain)”120に供給される。ベースバンド・フィルタ121は、デジタル・アナログ変換処理によってノイズ除去する。局部発振器123の制御下のミキサ・ブロック122は、信号を高周波数信号にアップ・コンバートする。ドライバ増幅器124及び外部電力増幅器125は、高周波数RF信号126がアンテナ102から送信されるように、アンテナ102を駆動するために、高周波数信号を増幅する。デジタル・ベースバンド集積回路104は、局部発振器123によって、ミキサ122に供給された局部発振器直交位相信号I及びQの周波数を制御することでトランスミッタを調整する。矢印130は、局部発振器111内の周波数分周器が、下記に更に詳細に説明されるように、分周する際に用いる除数をセットするために、デジタル・ベースバンド集積回路104から、バス・インタフェース108Aを通り、バス配線109を越え、バス・インタフェース108Bを通り、そして配線131及び132を通り、局部発振器111へと通信される情報を表している。
【0014】
図7は、局部発振器111の、より詳細なダイアグラムである。局部発振器111は、参照クロック・ソース200(ここでは配線によって識別される)、周波数シンセサイザ(frequency synthesizer)201、及び新規プログラマブル周波数分周器202を含む。図示された例において、周波数シンセサイザ201は、位相検出器203、チャージ・ポンプ204、ループ・フィルタ205、電圧制御オシレータ(VCO:voltage controlled oscillator)206、及び周波数分周器207を備えるアナログ位相ロック・ループ(PLL:phase-locked loop)である。受信チェイン110のレシーバは、配線127、及び128の、局部発振器出力直交位相信号I及びQの周波数をそれぞれセットすることによって調整される。直交位相信号I及びQの周波数は、周波数分周器207が分周する際に用いる除数、及びプログラマブル周波数分周器202が分周する際に用いる除数によって決定される。参照クロックREFの周波数は、固定される。周波数分周器207が分周する際に用いる除数は、制御配線131上に供給される値によってセットされる。周波数分周器202が分周する際に用いる除数は、制御配線132上に供給される値によってセットされる。本例において、図5のデジタル・ベースバンド集積回路104は、バス109を介してこれらの除数値を制御する。
【0015】
図8は、図7の新規プログラマブル周波数分周器202の、より詳細なダイアグラムである。プログラマブル周波数分周器202は、新規三分周周波数分周器300、リップル分周器(ripple divider)301、及びマルチプレキシング回路(multiplexing circuitry)302を備える。VCO206からのVCO_OUT信号は、配線208を介して、周波数分周器202の入力リード303上で受信される。リップル分周器301は、いくつかのステージを有する2成分の分周器(binary divider)である。第1のステージは、信号VCO_OUTの周波数の半分の周波数を有する直交位相信号のセットを出力する。これらの信号は、図8のDIV2で示される。第2のステージは、信号VCO_OUTの周波数の4分の1の周波数を有する直交位相信号のセットを出力する。これらの信号は、図8のDIV4で示される。新規三分周周波数分周器300は、3で信号VCO_OUTを周波数分周し、周波数がVCO_OUTの周波数の3分の1である直交位相信号のセットを出力する。これらの信号は、図8のDIV3で示される。周波数分周器202から出力リード304及び305に出力される直交位相信号の三つのセットの一つは、制御配線132上のデジタル値によって決定される。マルチプレキシング機能(multiplexing function)を表すために、マルチプレクサ・シンボル(multiplexer symbol)が図示されるとはいえ、マルチプレクサは用いられる必要はない。一例において、ブロック300、及び301からの三つのI出力配線は互いに結合され、ブロック300、及び301からの三つのQ出力配線は互いに結合される。出力リード304及び305上へ、I及びQ信号のセットを適切に駆動するために、制御配線132上の制御値は、ブロック300及び301の適切な一つを有効にする。出力リード304及び305のそれぞれは、それゆえに、有線OR出力(wired-OR output)のようなものとなる。
【0016】
図9は、新規周波数分周器202で実現される利点を図示するチャートである。周波数分周器202は、2、または3、または4のいずれかで周波数分周することができる。三つの除数値の全てについて、周波数分周器202は、直交位相信号I及びQを出力する。図9のチャートにおいて、同様の周波数バンド、及び同様の“LO MIN”、及び“LO MAX”周波数は、図2の先行技術チャートのように表すことを留意し、しかし、図9のチャートにおいて、“LO分周器”列は、VCO_OUTが2つのケースにおいて3で周波数分周されるということを表すということを留意する。結果として、図9のケースにおいて、VCOチューニング範囲は、図2の広範囲から、3610〜5380メガヘルツの、より狭いチューニング範囲(narrower tuning range)に減少される。各周波数バンド動作状況の下、VCO_OUT周波数の設定、及び“LO分周器”値の設定は、上で説明したようなデジタル・ベースバンド集積回路104のプロセッサ105の制御下である。一つの有利な態様において、VCO_OUTの周波数、及び周波数分周器202が分周する際に用いる除数は、周波数シンセサイザ201が比較的狭いVCOチューニング範囲を有するタイプのようであることが可能なように、セットされる。
【0017】
図10は、図8の新規三分周周波数分周器300を実施するための一つの方法の、より詳細なダイアグラムである。周波数分周器300は、三分周周波数分周器400、遅延回路401及びフィードバック回路402を含んでいる。フィードバック回路402は、そして、デジタル論理部403及び、平均及び比較回路部(average and compare circuit portion)404を備えている。
【0018】
一例において、周波数分周器400は、上の図3で示された周波数分周器である。周波数分周器400は、図示するような三つのステージで構成された12個の電界効果トランジスタ(FET)405〜416を備えている。第1のステージは、第1のPチャネルFET電界効果トランジスタ(PFET)405、第2のPFET407、第1のNチャネル電界効果トランジスタ(NFET)406、及び第2のNFET408を含んでいる。PFET405及びNFET406のゲートは、互いに接続され、PFET405及びNFET406のドレインは、互いに接続される。第2のPFET407のドレインは、第1のPFET405のソースに結合され、第2のNFET408のドレインは、第1のNFET406のソースに結合される。第2のPFET407のソースは、供給電圧バス416に接続され、第2のNFET408のソースは、グランド・バス417に接続される。トランジスタの第2及び第3のステージは、同様の方法で互いに結合される。周波数3F(VCO_OUT)の入力クロック信号CLKが入力リード418に供給される場合、周波数分周器400は、ノード419、420、及び421上にそれぞれ三つの信号C、A´、及びBを生成する。これらの信号のそれぞれは、おおよそ50%のデューティ・サイクル(duty cycle)を有する。第2の信号A´は、第1の信号Cに関しておおよそ120度位相がずれており、第3の信号Bは、第2の信号A´に関しておおよそ120度位相がずれており、第1の信号Cは、第3の信号Bに関しておおよそ120度位相がずれている。
【0019】
ノード419上の第1の信号Cは、出力リード422上に、直交位相信号Qとして提供される。第2の信号A´は、遅延回路401に提供される。遅延回路401は、インバータ回路423及び424の組に第2の信号を通すことで、第2の信号A´の遅延バージョン(delayed version)Aを生成する。遅延回路401は、その結果として得られる遅延バージョンAを、直交位相信号Iとして、出力リード425に出力する。
【0020】
フィードバック回路402は、出力リード425の信号Aが、出力リード422の信号Cに関して90度位相がずれるように、遅延回路401による遅延を制御するために、動作する。デジタル論理部403は、ノード427上に、第2の信号の遅延バージョンAの第1の立ち上がりエッジ(rising edge)、及び第1の信号Cの次の立ち上がりエッジ間の時間T1の量を示すデジタル信号を生成する第1の論理ANDゲート426を含んでいる。デジタル論理部403は、ノード429上に、第1の信号Cの立ち上がりエッジ、及び第2の信号の遅延バージョンAの第2の立ち下がりエッジ(falling edge)間の時間T2の量を示すデジタル信号を生成する第2の論理ANDゲート428を含んでいる。第2の信号の遅延バージョンAの第1の立ち上がりエッジ、及び第2の信号の遅延バージョンAの第2の立ち下がりエッジは、遅延バージョンAの高パルス期間(遅延バージョンAがデジタル論理ハイ(digital logic high)である期間)を明らかにする。
【0021】
図10の例において、時間T1及びT2が等しい場合、出力リード425及び422上の信号I及びQは、互いに関して90度位相がずれているだろう。平均及び比較回路部404は、第1のRCロー・パス・フィルタ430、及び第2のRCロー・パス・フィルタ431を有する。第1のRCロー・パス・フィルタ430は、ノード427上の信号を、ノード432上の対応電圧レベル信号におおまかに変換する。ノード432上の電圧のレベルは、時間T1を示す。同様に、第2のRCロー・パス・フィルタ431は、ノード429上の信号を、ノード433上の対応電圧レベル信号におおまかに変換する。ノード433上の電圧のレベルは、時間T2を示す。演算増幅器434は、演算増幅器434の非反転及び反転入力リードで、ノード432及び433上の信号をそれぞれ受信し、制御信号を出力する。制御信号は、回路435をバイアスすることで、遅延回路401のトランジスタ436及び437をバイアスする対応バイアス電圧VBIASNに変換される。トランジスタ436及び437のゲートに供給されたバイアス電圧VBIASNがより高くなるほど、インバータ回路423及び424が抑制している電流がより小さくなり、インバータ回路423及び424は、より速くそれらの出力を切り替えることができる。従って、バイアス電圧VBIASNがより高いほど、遅延回路401による伝搬遅延(propagation delay)は、より少なくなる。
【0022】
回路438は、制御ループがオシレーティング(oscillating)することを防ぐために、適切な周波数でポール(pole)を加えるために供給される。ノード432の電圧が、ノード433上の電圧よりも高くなる場合、T1はT2よりも大きくなり、T1及びT2がより等しくされるように、遅延回路401による遅延を増加させるために、ノード439上の制御電圧は減少される。一方で、ノード432上の電圧が、ノード433上の電圧よりも低い場合、T1はT2よりも小さくなり、T1及びT2がより等しくされるように、遅延回路401による遅延を減少させるために、ノード439上の制御電圧は増加される。T1及びT2が等しくなるように制御されるように、そして信号C及びA間の位相差が90度であるように、フィードバック制御ループの動作は制御される。
【0023】
図10の回路の動作は、図11の波形ダイアグラムと関連して、更に説明される。図11の波形は、実際に、波形のセットを三つ備えている。上方の波形のセットは、T1がT2より大きい状況を表す。真ん中の波形のセットは、T1とT2とが等しい状況を表す。下方の波形のセットは、T1がT2より小さい状況を表す。図11の波形から分かるように、時間T1は、信号A&Cbがデジタル論理ハイ(digital logic high)である時間によって表される。信号A&Cbは、図10のノード427に存在している信号である。信号A&Cbは、信号Cの反転バージョン(inverted version)Cbを生成するために、第1の信号Cを反転することで生成される。この概念における“b”は、“反対(inverse)”を表す。ANDゲート426は、信号Cb及び信号Aの論理ANDを実行する。概念“A&Cb”は、信号“A”及び“Cb”の論理ANDを表す。同様に、時間T2は、信号A&Cがデジタル論理ハイである時間によって表される。信号A&Cは、図10のノード429に存在している信号である。ANDゲート428は、信号C及び信号Aの論理ANDを実行する。概念“A&C”は、信号“A”及び“C”の論理ANDを表す。
【0024】
図11Aは、どのようにノード427、及び429上の信号A&Cb、及びA&Cが、それぞれ、ノード432及び433上の対応電圧レベル信号A&Cb(AVE)、及びA&C(AVE)に変換されるかを示している。電圧レベル信号A&Cb(AVE)及びA&C(AVE)は、水平に延伸した破線によって図11Aに表される。RCロー・パス・フィルタの入力に供給される信号がハイ(high)である時間の割合が大きくなると、RCロー・パス・フィルタのキャパシタがチャージング・アップ(charging up)される時間の割合がより大きくなり、キャパシタがディスチャージング・ダウン(discharging down)される時間の割合がより少なくなる。従って、RCロー・パス・フィルタの入力に供給される信号がハイ(high)である時間の割合が大きくなると、RCロー・パス・フィルタによって出力される電圧レベル信号がより大きくなる。
【0025】
新規三分周周波数分周器300を実現する方法の一つが、図10に示されるとはいえ、他の方法もある。図12は、デジタル論理部403が、四つのデジタル信号Ab&Cb、A&C、A&Cb、及びAb&Cを生成する例を示す。図10の演算増幅器434は、一つの電圧バイアス制御信号VBIASNが、遅延回路401による、伝搬遅延(propagation delay)を制御するように、シングル・エンド(single-ended)制御信号を出力するが、図12の例では、演算増幅器434は、差動信号の組を、対応するバイアス回路435、及び435Aの組に出力する。バイアス回路435Aは、制御ループ・オシレーション(control loop oscillation)を抑制するためにポールを加える関連回路(associated circuit)438Aを有している。一方のバイアス回路435は、VBIASNバイアス電圧をNFET436のゲートに出力する。第2のバイアス回路435Aは、VBIASPバイアス電圧を、PFET436Aのゲートに出力する。図12の遅延回路401の例において、遅延回路401の第2のインバータ回路424は、単純なインバータであり、図示するように二つのトランジスタを含むだけである。フィードバック回路402は、NFET436及びPFET436Aの伝導率を変化することによる遅延回路401の伝搬遅延を変化することによって動作する。
【0026】
図13は、一つの新規の態様に従った方法500のフローチャートである。第1ステップにおいて、第1の信号C及び第2の信号A´を生成するために、入力信号(例えばVCO_OUT)は、3で周波数分周される(ステップ501)。第1の信号Cは、おおよそ50%のデューティ・サイクル(duty cycle)を有し、第2の信号A´は、おおよそ50%のデューティ・サイクルを有する。第2の信号A´は、第1の信号Cに関しておおよそ120度位相がずれている。
第2のステップにおいて、制御ループは、第2の信号の遅延バージョンAが第1の信号Cに関して90度位相がずれるように、第2の信号A´に関して、第2の信号A´の遅延バージョンAが遅延される遅延の量を制御するために用いられる(ステップ502)。方法の一例において、第2の信号の遅延バージョンA及び第1の信号Cは、携帯電話の無線トランスミッタ及び/またはレシーバにおいて局部発振器出力信号(直交位相信号I及びQ)として用いられ、入力信号の周波数は、少なくとも100メガヘルツである。
【0027】
一つまたはそれ以上の実施形態例において、述べた機能は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの任意の組み合わせ内に実装され得る。ソフトウェアに実装された場合、コンピュータ読み取り可能またはプロセッサ読み取り可能な媒体に、記憶され、または、一つまたはそれ以上の命令またはコードとして送信され得る。コンピュータ読み取り可能またはプロセッサ読み取り可能な媒体は、一箇所から他の場所へのプログラムの転送を促進する任意のメディアを含んでいるコンピュータ記憶メディア及び通信メディアを含む。記憶媒体は、コンピュータまたはプロセッサによってアクセスされることができる任意の入手可能な媒体であり得る。例のため、そして例に限らず、そのような媒体は、RAM、ROM、EEPROM、CD−ROMまたは他の光学ディスク記憶、磁気ディスク記憶、または他の磁気記憶デバイス、または、命令またはデータ構造の形態において、望ましいプログラム・コードを運び、記憶することができ、コンピュータまたはプロセッサによってアクセスされることができる任意の他の媒体を備えることができる。また、任意のつながりは、適切にコンピュータ読み取りメディアと称され得る。例えば、ソフトウェアが、ウェブサイト、サーバー、または、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル加入者線(DSL)、または赤外線、無線、及びマイクロ波のようなワイヤレス技術を用いる他の遠隔ソース、から送信される場合、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、DSL、または赤外線、無線、及びマイクロ波のようなワイヤレス技術、従ってそのような接続は媒体の定義に含まれる。本明細書に用いたように、ディスク(disk)及びディスク(disc)は、コンパクトディスク(CD)、レーザーディスク(登録商標)、光学ディスク、デジタル多用途ディスク(DVD)、フロッピー(登録商標)ディスク、及びブルーレイ(登録商標)ディスク、を含み、ディスク(disk)は大抵磁気的にデータを再生し、ディスク(disc)は光学的またはレーザーでデータを再生する。上の組み合わせは、また、コンピュータ読み取り可能なメディアの範囲の中に含まれるべきである。いくつかの実施形態におけるデジタル・ベースバンドIC104のプロセッサ読み取り可能な媒体106に記憶された命令のセットの、プロセッサ105による実行は、新規周波数分周器202が、3で周波数分周するため、及び90度で位相が異なる直交位相信号(I及びQ)の組を出力するために実行されるように、デジタル情報をデジタル・ベースバンドIC104から、バス配線109を通って、図7の新規周波数分周器202に通信させる。このような方法で周波数分周器202がセットされる場合、VCO_OUTの周波数は、周波数3Fであり、直交位相信号は、周波数Fの50%のデューティ・サイクル信号である。
【0028】
確かな特定の実施形態が、教示的な目的で上に記載されているとはいえ、本特許文章の教示は、一般的な適用を有し、上述された特定の実施形態に限定されない。フィードバック回路402は、2N(Nは整数)ではない除数で直交位相周波数分周器を実行するために用いられることができる。例えば、1.5の除数を有する直交位相周波数分周器は、上述した三分周直交位相周波数分周器に引き続き、周波数2倍器(frequency doubler)を用いることで実装されることができる。三分周周波数分周器のI及びQ出力は、25%のデューティ・サイクル信号または50%のデューティ・サイクル信号であることができる。従って、種々の変形例、適応、及び記載された特定の実施形態の種々の特性の組み合わせは、下に示された特許請求の範囲の範囲から逸脱することなく実行されることができる。
【技術分野】
【0001】
本開示の実施形態は、周波数分周器(frequency dividers)に関する。
【背景技術】
【0002】
図1(従来技術)は、局部発振器(local oscillator)1の一例のダイアグラムである。携帯電話で見られるような無線レシーバ、及び無線トランスミッタは、しばしば、複数のそのような局部発振器を含む。このタイプの局部発振器は一般的に、参照クロック・ソース(reference clock source)2、位相ロック・ループ(phase-locked loop)3、及び周波数分周器4を含む。図示された例において、位相検出器5は、参照クロック・ソース2から、参照クロック信号REFを受信し、また、周波数分周器6からフィードバック信号を受信する。位相検出器5は、チャージ・ポンプ(charge pump)7に供給される位相エラー信号を出力する。電圧レベル信号を生成するために、チャージ・ポンプ7の出力は、ループ・フィルタ8によってフィルタリングされる。電圧レベル信号は、電圧制御オシレータ(VCO:voltage controlled oscillator)9の制御入力リード(control input lead)上に供給される。VCO9の制御入力リード上の電圧は、VCO9によって出力される信号VCO_OUTの周波数を決定する。周波数分周器6は、VCO_OUTを周波数分周(frequency divides)し、その結果として得られる周波数分周信号(resulting frequency-divided signal)を、フィードバック信号として位相検出器5に供給する。位相ロック・ループがロックされた(locked)場合、フィードバック信号及び信号REFは同相(in-phase)であり、VCO_OUTの周波数は、周波数分周器6が分周する場合に用いる除数(divisor number)によって決定される。VCO_OUTの周波数は、除数の積(product)であり、参照クロックREFの周波数である。VCO_OUT信号は、典型的に局部発振器出力信号(LO)として出力されないが、むしろ、VCO_OUT信号は、第2の周波数分周器4によって、より低い周波数に周波数分周される。周波数分周器4は、例えば、2、または4、または8のような比較的小さい整数で周波数分周するためにセットされ得る。
【0003】
携帯電話内に集積された、トランシーバ集積回路のケースにおいて、同様の集積回路デザインが、複数の種々のバンドの任意の一つにおいて通信するために用いられることができるように、トランシーバ集積回路を構成することがしばしば望ましい。図2(従来技術)は、単一レシーバ(携帯電話のトランシーバ集積回路内)が通信するために要求されるだろう種々の周波数バンドの例を示している。図2の最も右側の2列は、生成されるために、必要とされた局部発振器(LO)信号の出力周波数を表している。“LO分周器”と表された列は、周波数分周器4が分周する場合に用いる数を表す。“VCO出力MIN”、及び“VCO出力MAX”と表された2列は、LO分周器の列の指定された除数のもとで、望ましいLO MIN及びLO MAX周波数を生成するために要求される対応するVCO出力周波数を示す。望ましい周波数の要求された局部発振器出力信号を生成するために、VCO出力周波数は、2950メガヘルツ〜5380メガヘルツまで分布することが可能でならなければならないということに留意する。これは比較的広いVCOチューニング範囲である。広いチューニング範囲でVCOを得ることは困難であり得る、または、そのような広いVCOチューニング範囲を設けなければならないことは、望ましくない他の理由のためであり得る。
【0004】
周波数分周器4が、3で分周するようにセットされることができる場合、VCOチューニング範囲を減少させることが可能であり得る。3で周波数分周する周波数分周器が知られているとはいえ、望ましい局部発振器出力信号がしばしば実際に、単一の信号(LO)ではなくむしろ、信号の一つの位相が、信号の他方に関して、90度位相がずれている信号の組であるので、そのような周波数分周器は、一般的に有効ではない。そのようなLO信号は、直交位相信号(quadrature signal)と呼ばれ、または局部発振器信号は、“直交である”と呼ばれる。文字I及びQはしばしば、そのような直交位相信号を示すために用いられる。直交位相信号は、例えば、位相シフト・キーイング変調(phase shift keying modulation)を実行するため、及び/またはイメージ・キャンセリング(image canceling)を実行するために、他のレシーバ回路によって要求され得る。
【0005】
図3(従来技術)は、H.Oguey and C.Vittozによる1973年8月23日、vol9、Issue17、Electronics Lettersの“Low Power Consumption And High Frequency”と題された論文で1973年に示された、従来技術の三分周周波数分周器(divide-by-three frequency divider)10の例である。図4(従来技術)は、回路の動作を図示する波形ダイアグラムである。周波数3Fの入力クロック信号CLKが、入力リード11上に供給される場合に、回路は、ノード12、13、及び14上にそれぞれ周波数Fの三つの信号A、B、及びCを生成する。信号A、B、及びCのうちの二つは、互いに関して90度位相ずれがない。そのため、そのような周波数分周器は、直交位相局部発振器出力信号が生成される場合、図1の局部発振器1内の周波数分周器4について用いられない。
【発明の概要】
【0006】
局部発振器は、電圧制御オシレータ(VCO:voltage-controlled oscillator)の出力に結合されたプログラマブル周波数分周器(programmable frequency divider)を備える。プログラマブル周波数分周器は、3で分周する(divide)ためにセットされることができる。プログラマブル周波数分周器が分周する際に用いられる番号に関係なく、プログラマブル周波数分周器は、90度で位相が互いに異なる、50%のデューティ・サイクル直交位相(duty cycle quadrature)信号(I,Q)を出力する。3で分周するために、周波数分周器は、三分周(divide-by-three)周波数分周器を備える。三分周周波数分周器は、三分周回路、遅延回路、及びフィードバック回路を備える。三分周回路は、VCOから受信された入力信号を、周波数分周し(frequency divide)、それから、120度で位相が互いに異なる三つの信号C、A´、及びBを生成する。遅延回路は、第2の信号の遅延バージョン(delayed version)Aを生成するために、第2の信号A´を遅延する。フィードバック回路は、遅延バージョンAが、第1の信号Cに関して90度位相がずれるように、遅延回路を制御する。遅延バージョンAは、直交位相信号Iとして使用することができ、第1の信号Cは、直交位相信号Qとして使用することができる。フィードバック・ループは、温度変化、供給電圧の変化及び/または半導体製造工程のバラツキに起因する回路動作における変化及び/またはバラツキについて、自動的に修正する。
【0007】
プログラマブル周波数分周器は、携帯電話内のRFトランシーバ集積回路内で実現され得る。デジタル・ベースバンド集積回路で命令を実行するプロセッサは、プログラマブル周波数分周器が分周する際に用いる除数(divisor)を、適切な制御情報をバスを通り、デジタル・ベースバンド集積回路から、RFトランシーバ集積回路に通信することによって、セットすることができる。
【0008】
一つの特定の例において、フィードバック回路は、デジタル論理部と、平均、及び比較回路部と、を含む。デジタル論理部は、信号A及びCを受信し、信号Aの第1のエッジ、及び信号Cのエッジの間の時間T1の量を示すデジタル信号を生成する。デジタル論理部はまた、信号Cのエッジ、及び信号Aの第2のエッジの間の時間T2の量を示すデジタル信号を生成する。時間T1の量を示すデジタル信号は、時間T1の量を示す電圧レベル信号に変換される。時間T2の量を示すデジタル信号は、時間T2の量を示す電圧レベル信号に変換される。二つの電圧レベル信号は、演算増幅器が制御信号を生成するように、演算増幅器の入力に供給される。制御信号は、遅延回路に供給されるバイアス電圧制御信号に変換される。このフィードバック・ループを通って、フィードバック回路は、信号C及び信号A巻の位相差が、90度であるように、遅延回路の遅延を制御するために、動作する。
【0009】
前述は、要約であり、そして、従って必要に応じて、単純化、一般化、及び詳細の省略を含み、その結果、当業者は、要約がただの実例であり、任意の方法に限定されることを意味しないということを正しく理解するだろう。本明細書に記載の他の態様、発明の特徴、及びデバイス及び/またはプロセスの利点は、特許請求の範囲で単に明示されるように、本明細書に示される詳細な記載に限定されずに明白になる。
【図面の簡単な説明】
【0010】
【図1】図1(従来技術)は、携帯電話で使用可能な局部発振器の一例のダイアグラムである。
【図2】図2(従来技術)は、どのように図1の局部発振器のVCOが望ましくない広いVCOチューニング範囲を有するかを示したチャートである。
【図3】図3(従来技術)は、従来技術の三分周周波数分周器回路のダイアグラムである。
【図4】図4(従来技術)は、図3の従来技術の三分周周波数分周回路の動作を示す波形ダイアグラムである。
【図5】図5は、一新規態様(novel aspect)に従ったモバイル通信デバイス100の高レベル・ブロック・ダイアグラムである。
【図6】図6は、図5のRFトランシーバ集積回路103の、より詳細なブロック・ダイアグラムである。
【図7】図7は、図6の局部発振器111の、より詳細なダイアグラムである。
【図8】図8は、図7の局部発振器111のプログラマブル周波数分周器202の、より詳細なダイアグラムである。
【図9】図9は、どのように図7の局部発振器111のVCOが、図1の従来技術回路のVCOよりも狭いVCOチューニング範囲を有するかを示すチャートである。
【図10】図10は、図8の新規三分周周波数分周器300の回路ダイアグラムである。
【図11】図11は、図10の新規三分周周波数分周器300の動作を示す波形ダイアグラムである。
【図11A】図11Aは、どのように信号A&Cb及びA&Cが、対応電圧レベル信号A&Cb(AXE)、及びA&C(AVE)に変換されるかを示す波形ダイアグラムである。
【図12】図12は、図10の三分周周波数分周器300の遅延回路401及びフィードバック回路402の他の実施形態の回路ダイアグラムである。
【図13】図13は、一新規態様に従った方法500のフローチャートである。
【発明を実施するための形態】
【0011】
図5は、一新規態様に従ったモバイル通信デバイス100の一つの特定のタイプの、とても単純化された高レベル・ブロック・ダイアグラムである。この特定の例において、モバイル通信デバイス100は、符号分割多重接続(CDMA)携帯電話通信プロトコル、またはGSM(登録商標)(グローバル・システム・フォー・モバイル・コミュニケーション)携帯電話通信プロトコルのどちらか一方に従って動作することができる3G携帯電話である。携帯電話は、(図示されていない、いくつかの他の部分のうち)アンテナ102及び二つの集積回路103、及び104を含んでいる。集積回路104は、“デジタル・ベースバンド集積回路”または“ベースバンド・プロセッサ集積回路”と呼ばれる。デジタル・ベースバンド集積回路104は、図示されていない、いくつかの他の部分のうち、プロセッサ読み取り可能な媒体106に記憶された命令を実行するデジタル・プロセッサ105を含んでいる。プロセッサ105は、バス107、及びバス・インタフェース108A、及びバス配線(bus conductor)109を通って、集積回路103のバス・インタフェース108Bへと情報を通信することができる。集積回路103は、RFトランシーバ集積回路である。RFトランシーバ集積回路103は、レシーバと同様にトランスミッタを備えているので、“トランシーバ”と呼ばれる。
【0012】
図6は、図5のRFトランシーバ集積回路103の、より詳細なブロック・ダイアグラムである。レシーバは、局部発振器111と同様に、“受信チェイン(receive chain)”110と呼ばれるものを備えている。携帯電話が受信している場合、高周波数RF信号112は、アンテナ102上で受信される。信号112からの情報は、デュプレクサ113を通って、受信チェイン110内を通る。信号112は、低ノイズ増幅器(LNA:low noise amplifier)115によって増幅され、ミキサ116によって周波数においてダウン・コンバートされる。その結果として得られるダウン・コンバート信号(resulting down-converted signal)は、ベースバンド・フィルタ117によってフィルタされ、デジタル・ベースバンド集積回路104にパスされる。デジタル・ベースバンド集積回路104のアナログ・デジタル(analog-to-digital)変換器118は、信号をデジタル形式に変換し、その結果として得られるデジタル情報は、デジタル・ベースバンド集積回路104のデジタル回路によって処理される。デジタル・ベースバンド集積回路104は、局部発振器111によって、配線(conductor)127、及び128上のミキサ116に供給された直交位相局部発振器信号I及びQの周波数を制御することで、レシーバを調整する。
【0013】
携帯電話が送信している場合、送信される情報は、デジタル・ベースバンド集積回路104のデジタル・アナログ(digital-to-analog)変換器119によって、アナログ形式に変換され、“送信チェイン(transmit chain)”120に供給される。ベースバンド・フィルタ121は、デジタル・アナログ変換処理によってノイズ除去する。局部発振器123の制御下のミキサ・ブロック122は、信号を高周波数信号にアップ・コンバートする。ドライバ増幅器124及び外部電力増幅器125は、高周波数RF信号126がアンテナ102から送信されるように、アンテナ102を駆動するために、高周波数信号を増幅する。デジタル・ベースバンド集積回路104は、局部発振器123によって、ミキサ122に供給された局部発振器直交位相信号I及びQの周波数を制御することでトランスミッタを調整する。矢印130は、局部発振器111内の周波数分周器が、下記に更に詳細に説明されるように、分周する際に用いる除数をセットするために、デジタル・ベースバンド集積回路104から、バス・インタフェース108Aを通り、バス配線109を越え、バス・インタフェース108Bを通り、そして配線131及び132を通り、局部発振器111へと通信される情報を表している。
【0014】
図7は、局部発振器111の、より詳細なダイアグラムである。局部発振器111は、参照クロック・ソース200(ここでは配線によって識別される)、周波数シンセサイザ(frequency synthesizer)201、及び新規プログラマブル周波数分周器202を含む。図示された例において、周波数シンセサイザ201は、位相検出器203、チャージ・ポンプ204、ループ・フィルタ205、電圧制御オシレータ(VCO:voltage controlled oscillator)206、及び周波数分周器207を備えるアナログ位相ロック・ループ(PLL:phase-locked loop)である。受信チェイン110のレシーバは、配線127、及び128の、局部発振器出力直交位相信号I及びQの周波数をそれぞれセットすることによって調整される。直交位相信号I及びQの周波数は、周波数分周器207が分周する際に用いる除数、及びプログラマブル周波数分周器202が分周する際に用いる除数によって決定される。参照クロックREFの周波数は、固定される。周波数分周器207が分周する際に用いる除数は、制御配線131上に供給される値によってセットされる。周波数分周器202が分周する際に用いる除数は、制御配線132上に供給される値によってセットされる。本例において、図5のデジタル・ベースバンド集積回路104は、バス109を介してこれらの除数値を制御する。
【0015】
図8は、図7の新規プログラマブル周波数分周器202の、より詳細なダイアグラムである。プログラマブル周波数分周器202は、新規三分周周波数分周器300、リップル分周器(ripple divider)301、及びマルチプレキシング回路(multiplexing circuitry)302を備える。VCO206からのVCO_OUT信号は、配線208を介して、周波数分周器202の入力リード303上で受信される。リップル分周器301は、いくつかのステージを有する2成分の分周器(binary divider)である。第1のステージは、信号VCO_OUTの周波数の半分の周波数を有する直交位相信号のセットを出力する。これらの信号は、図8のDIV2で示される。第2のステージは、信号VCO_OUTの周波数の4分の1の周波数を有する直交位相信号のセットを出力する。これらの信号は、図8のDIV4で示される。新規三分周周波数分周器300は、3で信号VCO_OUTを周波数分周し、周波数がVCO_OUTの周波数の3分の1である直交位相信号のセットを出力する。これらの信号は、図8のDIV3で示される。周波数分周器202から出力リード304及び305に出力される直交位相信号の三つのセットの一つは、制御配線132上のデジタル値によって決定される。マルチプレキシング機能(multiplexing function)を表すために、マルチプレクサ・シンボル(multiplexer symbol)が図示されるとはいえ、マルチプレクサは用いられる必要はない。一例において、ブロック300、及び301からの三つのI出力配線は互いに結合され、ブロック300、及び301からの三つのQ出力配線は互いに結合される。出力リード304及び305上へ、I及びQ信号のセットを適切に駆動するために、制御配線132上の制御値は、ブロック300及び301の適切な一つを有効にする。出力リード304及び305のそれぞれは、それゆえに、有線OR出力(wired-OR output)のようなものとなる。
【0016】
図9は、新規周波数分周器202で実現される利点を図示するチャートである。周波数分周器202は、2、または3、または4のいずれかで周波数分周することができる。三つの除数値の全てについて、周波数分周器202は、直交位相信号I及びQを出力する。図9のチャートにおいて、同様の周波数バンド、及び同様の“LO MIN”、及び“LO MAX”周波数は、図2の先行技術チャートのように表すことを留意し、しかし、図9のチャートにおいて、“LO分周器”列は、VCO_OUTが2つのケースにおいて3で周波数分周されるということを表すということを留意する。結果として、図9のケースにおいて、VCOチューニング範囲は、図2の広範囲から、3610〜5380メガヘルツの、より狭いチューニング範囲(narrower tuning range)に減少される。各周波数バンド動作状況の下、VCO_OUT周波数の設定、及び“LO分周器”値の設定は、上で説明したようなデジタル・ベースバンド集積回路104のプロセッサ105の制御下である。一つの有利な態様において、VCO_OUTの周波数、及び周波数分周器202が分周する際に用いる除数は、周波数シンセサイザ201が比較的狭いVCOチューニング範囲を有するタイプのようであることが可能なように、セットされる。
【0017】
図10は、図8の新規三分周周波数分周器300を実施するための一つの方法の、より詳細なダイアグラムである。周波数分周器300は、三分周周波数分周器400、遅延回路401及びフィードバック回路402を含んでいる。フィードバック回路402は、そして、デジタル論理部403及び、平均及び比較回路部(average and compare circuit portion)404を備えている。
【0018】
一例において、周波数分周器400は、上の図3で示された周波数分周器である。周波数分周器400は、図示するような三つのステージで構成された12個の電界効果トランジスタ(FET)405〜416を備えている。第1のステージは、第1のPチャネルFET電界効果トランジスタ(PFET)405、第2のPFET407、第1のNチャネル電界効果トランジスタ(NFET)406、及び第2のNFET408を含んでいる。PFET405及びNFET406のゲートは、互いに接続され、PFET405及びNFET406のドレインは、互いに接続される。第2のPFET407のドレインは、第1のPFET405のソースに結合され、第2のNFET408のドレインは、第1のNFET406のソースに結合される。第2のPFET407のソースは、供給電圧バス416に接続され、第2のNFET408のソースは、グランド・バス417に接続される。トランジスタの第2及び第3のステージは、同様の方法で互いに結合される。周波数3F(VCO_OUT)の入力クロック信号CLKが入力リード418に供給される場合、周波数分周器400は、ノード419、420、及び421上にそれぞれ三つの信号C、A´、及びBを生成する。これらの信号のそれぞれは、おおよそ50%のデューティ・サイクル(duty cycle)を有する。第2の信号A´は、第1の信号Cに関しておおよそ120度位相がずれており、第3の信号Bは、第2の信号A´に関しておおよそ120度位相がずれており、第1の信号Cは、第3の信号Bに関しておおよそ120度位相がずれている。
【0019】
ノード419上の第1の信号Cは、出力リード422上に、直交位相信号Qとして提供される。第2の信号A´は、遅延回路401に提供される。遅延回路401は、インバータ回路423及び424の組に第2の信号を通すことで、第2の信号A´の遅延バージョン(delayed version)Aを生成する。遅延回路401は、その結果として得られる遅延バージョンAを、直交位相信号Iとして、出力リード425に出力する。
【0020】
フィードバック回路402は、出力リード425の信号Aが、出力リード422の信号Cに関して90度位相がずれるように、遅延回路401による遅延を制御するために、動作する。デジタル論理部403は、ノード427上に、第2の信号の遅延バージョンAの第1の立ち上がりエッジ(rising edge)、及び第1の信号Cの次の立ち上がりエッジ間の時間T1の量を示すデジタル信号を生成する第1の論理ANDゲート426を含んでいる。デジタル論理部403は、ノード429上に、第1の信号Cの立ち上がりエッジ、及び第2の信号の遅延バージョンAの第2の立ち下がりエッジ(falling edge)間の時間T2の量を示すデジタル信号を生成する第2の論理ANDゲート428を含んでいる。第2の信号の遅延バージョンAの第1の立ち上がりエッジ、及び第2の信号の遅延バージョンAの第2の立ち下がりエッジは、遅延バージョンAの高パルス期間(遅延バージョンAがデジタル論理ハイ(digital logic high)である期間)を明らかにする。
【0021】
図10の例において、時間T1及びT2が等しい場合、出力リード425及び422上の信号I及びQは、互いに関して90度位相がずれているだろう。平均及び比較回路部404は、第1のRCロー・パス・フィルタ430、及び第2のRCロー・パス・フィルタ431を有する。第1のRCロー・パス・フィルタ430は、ノード427上の信号を、ノード432上の対応電圧レベル信号におおまかに変換する。ノード432上の電圧のレベルは、時間T1を示す。同様に、第2のRCロー・パス・フィルタ431は、ノード429上の信号を、ノード433上の対応電圧レベル信号におおまかに変換する。ノード433上の電圧のレベルは、時間T2を示す。演算増幅器434は、演算増幅器434の非反転及び反転入力リードで、ノード432及び433上の信号をそれぞれ受信し、制御信号を出力する。制御信号は、回路435をバイアスすることで、遅延回路401のトランジスタ436及び437をバイアスする対応バイアス電圧VBIASNに変換される。トランジスタ436及び437のゲートに供給されたバイアス電圧VBIASNがより高くなるほど、インバータ回路423及び424が抑制している電流がより小さくなり、インバータ回路423及び424は、より速くそれらの出力を切り替えることができる。従って、バイアス電圧VBIASNがより高いほど、遅延回路401による伝搬遅延(propagation delay)は、より少なくなる。
【0022】
回路438は、制御ループがオシレーティング(oscillating)することを防ぐために、適切な周波数でポール(pole)を加えるために供給される。ノード432の電圧が、ノード433上の電圧よりも高くなる場合、T1はT2よりも大きくなり、T1及びT2がより等しくされるように、遅延回路401による遅延を増加させるために、ノード439上の制御電圧は減少される。一方で、ノード432上の電圧が、ノード433上の電圧よりも低い場合、T1はT2よりも小さくなり、T1及びT2がより等しくされるように、遅延回路401による遅延を減少させるために、ノード439上の制御電圧は増加される。T1及びT2が等しくなるように制御されるように、そして信号C及びA間の位相差が90度であるように、フィードバック制御ループの動作は制御される。
【0023】
図10の回路の動作は、図11の波形ダイアグラムと関連して、更に説明される。図11の波形は、実際に、波形のセットを三つ備えている。上方の波形のセットは、T1がT2より大きい状況を表す。真ん中の波形のセットは、T1とT2とが等しい状況を表す。下方の波形のセットは、T1がT2より小さい状況を表す。図11の波形から分かるように、時間T1は、信号A&Cbがデジタル論理ハイ(digital logic high)である時間によって表される。信号A&Cbは、図10のノード427に存在している信号である。信号A&Cbは、信号Cの反転バージョン(inverted version)Cbを生成するために、第1の信号Cを反転することで生成される。この概念における“b”は、“反対(inverse)”を表す。ANDゲート426は、信号Cb及び信号Aの論理ANDを実行する。概念“A&Cb”は、信号“A”及び“Cb”の論理ANDを表す。同様に、時間T2は、信号A&Cがデジタル論理ハイである時間によって表される。信号A&Cは、図10のノード429に存在している信号である。ANDゲート428は、信号C及び信号Aの論理ANDを実行する。概念“A&C”は、信号“A”及び“C”の論理ANDを表す。
【0024】
図11Aは、どのようにノード427、及び429上の信号A&Cb、及びA&Cが、それぞれ、ノード432及び433上の対応電圧レベル信号A&Cb(AVE)、及びA&C(AVE)に変換されるかを示している。電圧レベル信号A&Cb(AVE)及びA&C(AVE)は、水平に延伸した破線によって図11Aに表される。RCロー・パス・フィルタの入力に供給される信号がハイ(high)である時間の割合が大きくなると、RCロー・パス・フィルタのキャパシタがチャージング・アップ(charging up)される時間の割合がより大きくなり、キャパシタがディスチャージング・ダウン(discharging down)される時間の割合がより少なくなる。従って、RCロー・パス・フィルタの入力に供給される信号がハイ(high)である時間の割合が大きくなると、RCロー・パス・フィルタによって出力される電圧レベル信号がより大きくなる。
【0025】
新規三分周周波数分周器300を実現する方法の一つが、図10に示されるとはいえ、他の方法もある。図12は、デジタル論理部403が、四つのデジタル信号Ab&Cb、A&C、A&Cb、及びAb&Cを生成する例を示す。図10の演算増幅器434は、一つの電圧バイアス制御信号VBIASNが、遅延回路401による、伝搬遅延(propagation delay)を制御するように、シングル・エンド(single-ended)制御信号を出力するが、図12の例では、演算増幅器434は、差動信号の組を、対応するバイアス回路435、及び435Aの組に出力する。バイアス回路435Aは、制御ループ・オシレーション(control loop oscillation)を抑制するためにポールを加える関連回路(associated circuit)438Aを有している。一方のバイアス回路435は、VBIASNバイアス電圧をNFET436のゲートに出力する。第2のバイアス回路435Aは、VBIASPバイアス電圧を、PFET436Aのゲートに出力する。図12の遅延回路401の例において、遅延回路401の第2のインバータ回路424は、単純なインバータであり、図示するように二つのトランジスタを含むだけである。フィードバック回路402は、NFET436及びPFET436Aの伝導率を変化することによる遅延回路401の伝搬遅延を変化することによって動作する。
【0026】
図13は、一つの新規の態様に従った方法500のフローチャートである。第1ステップにおいて、第1の信号C及び第2の信号A´を生成するために、入力信号(例えばVCO_OUT)は、3で周波数分周される(ステップ501)。第1の信号Cは、おおよそ50%のデューティ・サイクル(duty cycle)を有し、第2の信号A´は、おおよそ50%のデューティ・サイクルを有する。第2の信号A´は、第1の信号Cに関しておおよそ120度位相がずれている。
第2のステップにおいて、制御ループは、第2の信号の遅延バージョンAが第1の信号Cに関して90度位相がずれるように、第2の信号A´に関して、第2の信号A´の遅延バージョンAが遅延される遅延の量を制御するために用いられる(ステップ502)。方法の一例において、第2の信号の遅延バージョンA及び第1の信号Cは、携帯電話の無線トランスミッタ及び/またはレシーバにおいて局部発振器出力信号(直交位相信号I及びQ)として用いられ、入力信号の周波数は、少なくとも100メガヘルツである。
【0027】
一つまたはそれ以上の実施形態例において、述べた機能は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの任意の組み合わせ内に実装され得る。ソフトウェアに実装された場合、コンピュータ読み取り可能またはプロセッサ読み取り可能な媒体に、記憶され、または、一つまたはそれ以上の命令またはコードとして送信され得る。コンピュータ読み取り可能またはプロセッサ読み取り可能な媒体は、一箇所から他の場所へのプログラムの転送を促進する任意のメディアを含んでいるコンピュータ記憶メディア及び通信メディアを含む。記憶媒体は、コンピュータまたはプロセッサによってアクセスされることができる任意の入手可能な媒体であり得る。例のため、そして例に限らず、そのような媒体は、RAM、ROM、EEPROM、CD−ROMまたは他の光学ディスク記憶、磁気ディスク記憶、または他の磁気記憶デバイス、または、命令またはデータ構造の形態において、望ましいプログラム・コードを運び、記憶することができ、コンピュータまたはプロセッサによってアクセスされることができる任意の他の媒体を備えることができる。また、任意のつながりは、適切にコンピュータ読み取りメディアと称され得る。例えば、ソフトウェアが、ウェブサイト、サーバー、または、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル加入者線(DSL)、または赤外線、無線、及びマイクロ波のようなワイヤレス技術を用いる他の遠隔ソース、から送信される場合、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、DSL、または赤外線、無線、及びマイクロ波のようなワイヤレス技術、従ってそのような接続は媒体の定義に含まれる。本明細書に用いたように、ディスク(disk)及びディスク(disc)は、コンパクトディスク(CD)、レーザーディスク(登録商標)、光学ディスク、デジタル多用途ディスク(DVD)、フロッピー(登録商標)ディスク、及びブルーレイ(登録商標)ディスク、を含み、ディスク(disk)は大抵磁気的にデータを再生し、ディスク(disc)は光学的またはレーザーでデータを再生する。上の組み合わせは、また、コンピュータ読み取り可能なメディアの範囲の中に含まれるべきである。いくつかの実施形態におけるデジタル・ベースバンドIC104のプロセッサ読み取り可能な媒体106に記憶された命令のセットの、プロセッサ105による実行は、新規周波数分周器202が、3で周波数分周するため、及び90度で位相が異なる直交位相信号(I及びQ)の組を出力するために実行されるように、デジタル情報をデジタル・ベースバンドIC104から、バス配線109を通って、図7の新規周波数分周器202に通信させる。このような方法で周波数分周器202がセットされる場合、VCO_OUTの周波数は、周波数3Fであり、直交位相信号は、周波数Fの50%のデューティ・サイクル信号である。
【0028】
確かな特定の実施形態が、教示的な目的で上に記載されているとはいえ、本特許文章の教示は、一般的な適用を有し、上述された特定の実施形態に限定されない。フィードバック回路402は、2N(Nは整数)ではない除数で直交位相周波数分周器を実行するために用いられることができる。例えば、1.5の除数を有する直交位相周波数分周器は、上述した三分周直交位相周波数分周器に引き続き、周波数2倍器(frequency doubler)を用いることで実装されることができる。三分周周波数分周器のI及びQ出力は、25%のデューティ・サイクル信号または50%のデューティ・サイクル信号であることができる。従って、種々の変形例、適応、及び記載された特定の実施形態の種々の特性の組み合わせは、下に示された特許請求の範囲の範囲から逸脱することなく実行されることができる。
【特許請求の範囲】
【請求項1】
第1の信号C、及び前記第1の信号Cに関しておおよそ120度位相がずれている第2の信号A´を生成するために、3で入力信号を周波数分周すること(frequency dividing)であって、前記第1の信号Cは、おおよそ50%のデューティ・サイクルを有し、前記第2の信号A´はおおよそ50%のデューティ・サイクルを有する、前記第2の信号A´、前記周波数分周することと、
前記第2の信号A´に関して前記第2の信号A´の遅延バージョン(delayed version)Aが遅延される際の遅延の量を制御することであって、前記第2の信号A´の前記遅延バージョンAは、前記第1の信号Cに関して90度位相をずらすために制御ループ(control loop)によって制御される、前記制御することと、
を備える方法。
【請求項2】
前記Aの遅延量を制御することは、
前記第1の信号C、及び前記第2の信号の前記遅延バージョンAで論理AND演算(logical AND operation)を実行することであって、それによって第3の信号を生成する、前記実行することと、
前記第1の信号Cを反転することであって、それによって前記第1の信号の反転バージョン(inverted version)Cbを生成する、前記反転することと、
前記第1の信号の前記反転バージョンCb、及び前記第2の信号の前記遅延バージョンAで論理AND演算を実行することであって、それによって第4の信号を生成する、前記実行することと、
前記制御ループの第3及び第4の信号に基づいて、前記第2の信号A´に関する前記遅延バージョンAの遅延の前記量を制御することと、
を備える請求項1の方法。
【請求項3】
前記Aの遅延量を制御することは、
前記第2の信号の前記遅延バージョンAの第1のエッジ、及び前記第1の信号Cのエッジ間の時間T1の量を示す第3の信号を生成することと、
前記第1の信号Cの前記エッジ、及び前記第2の信号の前記遅延バージョンAの第2のエッジ間の時間T2の量を示す第4の信号を生成することと、
を備える請求項1の方法。
【請求項4】
前記Aの遅延量を制御することは、
前記第3の信号を第1の電圧レベルに変換することであって、前記第1の電圧レベルは前記時間T1の量を示す、前記変換することと、
前記第4の信号を第2の電圧レベルに変換することであって、前記第2の電圧レベルは前記時間T2の量を示す、前記変換することと、
前記第1及び第2の電圧レベルを演算増幅器に供給することであって、前記演算増幅器によって出力される信号は、前記第2の信号の前記非遅延バージョン(undelayed version)A´に関して、前記第2の信号の前記遅延バージョンAがどの程度遅延されるかどうかを決定する、前記供給することと、
を更に備える請求項3の方法。
【請求項5】
前記Aの遅延量を制御することは、
前記第2の信号の前記遅延バージョンAの第1のエッジ、及び前記第1の信号Cのエッジ間の時間T1の量を示す第3の信号を生成する第1の論理ゲートと、
前記第1の信号Cのエッジ、及び前記第2の信号の前記遅延バージョンAの第2のエッジ間の時間T2の量を示す第4の信号を生成する第2の論理ゲートと、
を備える請求項1の方法。
【請求項6】
前記入力信号を周波数分周することは、第3の信号Bを生成することを更に備え、
前記Aの遅延量を制御することは、
前記第1、第2、及び第3の信号の一つ、及び前記第1、第2、及び第3の信号の他の一つで論理AND演算を実行することと、
前記第1、第2、及び第3の信号の前記一つ、及び前記第1、第2、及び第3の信号の前記他の一つの反転で論理AND演算を実行することと、
を備える請求項1の方法。
【請求項7】
周波数3Fの入力信号を受信し、周波数Fの第1の信号Cを出力し、周波数Fの第2の信号A´を出力する周波数分周器(frequency divider)であって、前記第1の信号Cは、おおよそ50%のデューティ・サイクル(duty cycle)を有し、前記第2の信号A´は、おおよそ50%のデューティ・サイクルを有し、前記第2の信号A´は、前記第1の信号Cに関しておおよそ120度位相がずれている、前記周波数分周器と、
前記第2の信号A´を受信し、前記第2の信号の遅延バージョンAを出力する遅延回路と、
前記第2の信号の前記遅延バージョンAが、前記第1の信号Cに関して90度位相がずれるように、前記遅延回路を制御するフィードバック回路と、
を備える回路。
【請求項8】
前記フィードバック回路は、
前記第2の信号の前記遅延バージョンAの第1のエッジ、及び前記第1の信号Cのエッジ間の時間T1の量を示す第3の信号を生成する回路と、
前記第1の信号Cの前記エッジ、及び前記第2の信号の前記遅延バージョンAの第2のエッジ間の時間T2の量を示す第4の信号を生成する回路と、
前記第3の信号及び前記第4の信号を受信し、そこから、前記遅延回路に供給される制御信号を生成する差動増幅回路と、
を備える請求項7の回路。
【請求項9】
前記第3及び第4の信号はデジタル論理信号(digital logic signal)である請求項8の回路。
【請求項10】
前記第3及び第4の信号は電圧レベル信号である請求項8の回路。
【請求項11】
前記第3の信号を生成する前記回路は、第1のデジタル論理ゲート(digital logic gate)を備え、前記第4の信号を生成する前記回路は、第2のデジタル論理ゲートを備える請求項8の回路。
【請求項12】
前記フィードバック回路は、
第1のロー・パス・フィルタの入力リードに結合された出力リードを有する第1のデジタル論理ゲートと、
第2のロー・パス・フィルタの入力リードに結合された出力リードを有する第2のデジタル論理ゲートと、
前記第1のロー・パス・フィルタから信号を受信し、前記第2のロー・パス・フィルタから信号を受信し、制御信号を前記遅延回路に供給する差動増幅回路と、
を備える請求項7の回路。
【請求項13】
前記周波数分周器は、
第1のPチャネル電界効果トランジスタ(PFET)、第2のPFET、第1のNチャネル電界効果トランジスタNFET、及び第2のNFETを備える第1のステージであって、前記第1のPFETのゲート及び前記第1のNFETのゲートは互いに結合され、前記第1のPFETのドレイン及び前記第1のNFETのドレインは互いに結合され、前記第2のPFETのドレインは、前記第1のPFETのソースに結合され、前記第2のNFETのドレインは、前記第1のNFETのソースに結合される、前記第1のステージと、
第1のPFET、第2のPFET、第1のNFET、及び第2のNFETを備える第2のステージであって、前記第1のPFETのゲート及び前記第1のNFETのゲートは互いに結合され、そして前記第1のステージの前記第1のPFET及び前記第1のNFETの前記ドレインに結合され、前記第1のPFETのドレイン及び前記第1のNFETのドレインは互いに結合され、前記第2のPFETのドレインは前記第1のPFETのソースに結合され、前記第2のNFETのドレインは、前記第1のNFETのソースに結合される、前記第2のステージと、
第1のPFET、第2のPFET、第1のNFET、及び第2のNFETを備える第3のステージであって、前記第1のPFETのゲート及び前記第1のNFETのゲートは互いに結合され、そして前記第2のステージの前記第1のPFET及び前記第1のNFETの前記ドレインに結合され、前記第1のPFETのドレイン及び前記第1のNFETのドレインは互いに結合され、前記第2のPFETのドレインは、前記第1のPFETのソースに結合され、前記第2のNFETのドレインは、前記第1のNFETのソースに結合され、前記第1のPFET及び第1のNFETの前記ドレインは、前記第1のステージの前記第1のPFET及び前記第1のNFETの前記ゲートに結合され、前記第1、第2、及び第3のステージの前記第2のPFETの前記ゲート、及び前記第1、第2、及び第3のステージの前記第2のNFETの前記ゲートは、前記入力信号を受信するために結合される、前記第3のステージと、
を備える請求項7の回路。
【請求項14】
前記回路は無線レシーバの局部発振器であり、前記入力信号は少なくとも100メガヘルツの周波数を有している請求項7の回路。
【請求項15】
前記フィードバック回路は、
前記第2の信号及び前記第1の信号の反転(inverse)の論理ANDを出力する第1のデジタル論理ゲートと、
前記第1の信号及び前記第2の信号の論理ANDを出力する第2のデジタル論理ゲートと、
前記第1の信号及び前記第2の信号の反転の論理ANDを出力する第3のデジタル論理ゲートと、
前記第1の信号の反転及び前記第1の信号の反転の論理ANDを出力する第4のデジタル論理ゲートと、
前記第1、第2、第3、及び第4のデジタル論理ゲートから出力された信号を受信し、制御信号を前記遅延回路へと供給する回路と、
を備える請求項7の回路。
【請求項16】
前記遅延回路は、デジタル論理インバータ、及びNチャネル電界効果トランジスタ(NFET)を備え、前記デジタル論理インバータは、信号入力リード、信号出力リード、電源供給リード、及びグランド・リードを備え、前記グランド・リードは、前記NFETを介し、抵抗を介して(resistively)グランド電位に結合されることが可能(couplable)である請求項7の回路。
【請求項17】
前記遅延回路は、Pチャネル電界効果トランジスタ(PFET)を更に備え、前記デジタル論理インバータの前記電源リードは、前記PFETを介し、抵抗を介して供給電圧に結合されることが可能である請求項16の回路。
【請求項18】
周波数3Fの入力信号を受信し、第1の信号C及び第2の信号A´を出力する三分周回路(divide-by-three circuit)であって、前記第1の信号C及び前記第2の信号A´は、同様の周波数Fを有し、前記第1の信号C及び前記第2の信号A´は、互いに関しておおよそ120度位相がずれている、前記三分周回路と、
前記三分周回路から前記第2の信号A´を受信し、前記第2の信号の遅延バージョンAを出力する遅延回路と、
前記第2の信号の前記遅延バージョンAが、前記第1の信号Cに関して90度位相がずれるように、フィードバック制御ループ(feedback control loop)において前記遅延回路を制御する手段と、
を備える回路。
【請求項19】
前記回路は、無線レシーバの局部発振器であり、前記入力信号は、少なくとも100メガヘルツの周波数を有している請求項18の回路。
【請求項20】
プロセッサ読み取り可能な媒体に記憶されたプロセッサ実行可能な命令のセットであって、
周波数分周器が分周する際に用いる番号(number)を第1の番号から第2の番号に変えるように、前記周波数分周器と通信することであって、前記第1の番号及び前記第2の番号の一つは3であり、前記周波数分周器が3で分周する際に、前記周波数分周器は、直交位相信号の組を出力する、前記通信する
ステップを実行するためのプロセッサ実行可能な命令のセット。
【請求項21】
前記周波数分周器は、電圧制御オシレータ(VCO:voltage controlled oscillator)からの信号を受信するように結合される請求項20のプロセッサ実行可能な命令のセット。
【請求項1】
第1の信号C、及び前記第1の信号Cに関しておおよそ120度位相がずれている第2の信号A´を生成するために、3で入力信号を周波数分周すること(frequency dividing)であって、前記第1の信号Cは、おおよそ50%のデューティ・サイクルを有し、前記第2の信号A´はおおよそ50%のデューティ・サイクルを有する、前記第2の信号A´、前記周波数分周することと、
前記第2の信号A´に関して前記第2の信号A´の遅延バージョン(delayed version)Aが遅延される際の遅延の量を制御することであって、前記第2の信号A´の前記遅延バージョンAは、前記第1の信号Cに関して90度位相をずらすために制御ループ(control loop)によって制御される、前記制御することと、
を備える方法。
【請求項2】
前記Aの遅延量を制御することは、
前記第1の信号C、及び前記第2の信号の前記遅延バージョンAで論理AND演算(logical AND operation)を実行することであって、それによって第3の信号を生成する、前記実行することと、
前記第1の信号Cを反転することであって、それによって前記第1の信号の反転バージョン(inverted version)Cbを生成する、前記反転することと、
前記第1の信号の前記反転バージョンCb、及び前記第2の信号の前記遅延バージョンAで論理AND演算を実行することであって、それによって第4の信号を生成する、前記実行することと、
前記制御ループの第3及び第4の信号に基づいて、前記第2の信号A´に関する前記遅延バージョンAの遅延の前記量を制御することと、
を備える請求項1の方法。
【請求項3】
前記Aの遅延量を制御することは、
前記第2の信号の前記遅延バージョンAの第1のエッジ、及び前記第1の信号Cのエッジ間の時間T1の量を示す第3の信号を生成することと、
前記第1の信号Cの前記エッジ、及び前記第2の信号の前記遅延バージョンAの第2のエッジ間の時間T2の量を示す第4の信号を生成することと、
を備える請求項1の方法。
【請求項4】
前記Aの遅延量を制御することは、
前記第3の信号を第1の電圧レベルに変換することであって、前記第1の電圧レベルは前記時間T1の量を示す、前記変換することと、
前記第4の信号を第2の電圧レベルに変換することであって、前記第2の電圧レベルは前記時間T2の量を示す、前記変換することと、
前記第1及び第2の電圧レベルを演算増幅器に供給することであって、前記演算増幅器によって出力される信号は、前記第2の信号の前記非遅延バージョン(undelayed version)A´に関して、前記第2の信号の前記遅延バージョンAがどの程度遅延されるかどうかを決定する、前記供給することと、
を更に備える請求項3の方法。
【請求項5】
前記Aの遅延量を制御することは、
前記第2の信号の前記遅延バージョンAの第1のエッジ、及び前記第1の信号Cのエッジ間の時間T1の量を示す第3の信号を生成する第1の論理ゲートと、
前記第1の信号Cのエッジ、及び前記第2の信号の前記遅延バージョンAの第2のエッジ間の時間T2の量を示す第4の信号を生成する第2の論理ゲートと、
を備える請求項1の方法。
【請求項6】
前記入力信号を周波数分周することは、第3の信号Bを生成することを更に備え、
前記Aの遅延量を制御することは、
前記第1、第2、及び第3の信号の一つ、及び前記第1、第2、及び第3の信号の他の一つで論理AND演算を実行することと、
前記第1、第2、及び第3の信号の前記一つ、及び前記第1、第2、及び第3の信号の前記他の一つの反転で論理AND演算を実行することと、
を備える請求項1の方法。
【請求項7】
周波数3Fの入力信号を受信し、周波数Fの第1の信号Cを出力し、周波数Fの第2の信号A´を出力する周波数分周器(frequency divider)であって、前記第1の信号Cは、おおよそ50%のデューティ・サイクル(duty cycle)を有し、前記第2の信号A´は、おおよそ50%のデューティ・サイクルを有し、前記第2の信号A´は、前記第1の信号Cに関しておおよそ120度位相がずれている、前記周波数分周器と、
前記第2の信号A´を受信し、前記第2の信号の遅延バージョンAを出力する遅延回路と、
前記第2の信号の前記遅延バージョンAが、前記第1の信号Cに関して90度位相がずれるように、前記遅延回路を制御するフィードバック回路と、
を備える回路。
【請求項8】
前記フィードバック回路は、
前記第2の信号の前記遅延バージョンAの第1のエッジ、及び前記第1の信号Cのエッジ間の時間T1の量を示す第3の信号を生成する回路と、
前記第1の信号Cの前記エッジ、及び前記第2の信号の前記遅延バージョンAの第2のエッジ間の時間T2の量を示す第4の信号を生成する回路と、
前記第3の信号及び前記第4の信号を受信し、そこから、前記遅延回路に供給される制御信号を生成する差動増幅回路と、
を備える請求項7の回路。
【請求項9】
前記第3及び第4の信号はデジタル論理信号(digital logic signal)である請求項8の回路。
【請求項10】
前記第3及び第4の信号は電圧レベル信号である請求項8の回路。
【請求項11】
前記第3の信号を生成する前記回路は、第1のデジタル論理ゲート(digital logic gate)を備え、前記第4の信号を生成する前記回路は、第2のデジタル論理ゲートを備える請求項8の回路。
【請求項12】
前記フィードバック回路は、
第1のロー・パス・フィルタの入力リードに結合された出力リードを有する第1のデジタル論理ゲートと、
第2のロー・パス・フィルタの入力リードに結合された出力リードを有する第2のデジタル論理ゲートと、
前記第1のロー・パス・フィルタから信号を受信し、前記第2のロー・パス・フィルタから信号を受信し、制御信号を前記遅延回路に供給する差動増幅回路と、
を備える請求項7の回路。
【請求項13】
前記周波数分周器は、
第1のPチャネル電界効果トランジスタ(PFET)、第2のPFET、第1のNチャネル電界効果トランジスタNFET、及び第2のNFETを備える第1のステージであって、前記第1のPFETのゲート及び前記第1のNFETのゲートは互いに結合され、前記第1のPFETのドレイン及び前記第1のNFETのドレインは互いに結合され、前記第2のPFETのドレインは、前記第1のPFETのソースに結合され、前記第2のNFETのドレインは、前記第1のNFETのソースに結合される、前記第1のステージと、
第1のPFET、第2のPFET、第1のNFET、及び第2のNFETを備える第2のステージであって、前記第1のPFETのゲート及び前記第1のNFETのゲートは互いに結合され、そして前記第1のステージの前記第1のPFET及び前記第1のNFETの前記ドレインに結合され、前記第1のPFETのドレイン及び前記第1のNFETのドレインは互いに結合され、前記第2のPFETのドレインは前記第1のPFETのソースに結合され、前記第2のNFETのドレインは、前記第1のNFETのソースに結合される、前記第2のステージと、
第1のPFET、第2のPFET、第1のNFET、及び第2のNFETを備える第3のステージであって、前記第1のPFETのゲート及び前記第1のNFETのゲートは互いに結合され、そして前記第2のステージの前記第1のPFET及び前記第1のNFETの前記ドレインに結合され、前記第1のPFETのドレイン及び前記第1のNFETのドレインは互いに結合され、前記第2のPFETのドレインは、前記第1のPFETのソースに結合され、前記第2のNFETのドレインは、前記第1のNFETのソースに結合され、前記第1のPFET及び第1のNFETの前記ドレインは、前記第1のステージの前記第1のPFET及び前記第1のNFETの前記ゲートに結合され、前記第1、第2、及び第3のステージの前記第2のPFETの前記ゲート、及び前記第1、第2、及び第3のステージの前記第2のNFETの前記ゲートは、前記入力信号を受信するために結合される、前記第3のステージと、
を備える請求項7の回路。
【請求項14】
前記回路は無線レシーバの局部発振器であり、前記入力信号は少なくとも100メガヘルツの周波数を有している請求項7の回路。
【請求項15】
前記フィードバック回路は、
前記第2の信号及び前記第1の信号の反転(inverse)の論理ANDを出力する第1のデジタル論理ゲートと、
前記第1の信号及び前記第2の信号の論理ANDを出力する第2のデジタル論理ゲートと、
前記第1の信号及び前記第2の信号の反転の論理ANDを出力する第3のデジタル論理ゲートと、
前記第1の信号の反転及び前記第1の信号の反転の論理ANDを出力する第4のデジタル論理ゲートと、
前記第1、第2、第3、及び第4のデジタル論理ゲートから出力された信号を受信し、制御信号を前記遅延回路へと供給する回路と、
を備える請求項7の回路。
【請求項16】
前記遅延回路は、デジタル論理インバータ、及びNチャネル電界効果トランジスタ(NFET)を備え、前記デジタル論理インバータは、信号入力リード、信号出力リード、電源供給リード、及びグランド・リードを備え、前記グランド・リードは、前記NFETを介し、抵抗を介して(resistively)グランド電位に結合されることが可能(couplable)である請求項7の回路。
【請求項17】
前記遅延回路は、Pチャネル電界効果トランジスタ(PFET)を更に備え、前記デジタル論理インバータの前記電源リードは、前記PFETを介し、抵抗を介して供給電圧に結合されることが可能である請求項16の回路。
【請求項18】
周波数3Fの入力信号を受信し、第1の信号C及び第2の信号A´を出力する三分周回路(divide-by-three circuit)であって、前記第1の信号C及び前記第2の信号A´は、同様の周波数Fを有し、前記第1の信号C及び前記第2の信号A´は、互いに関しておおよそ120度位相がずれている、前記三分周回路と、
前記三分周回路から前記第2の信号A´を受信し、前記第2の信号の遅延バージョンAを出力する遅延回路と、
前記第2の信号の前記遅延バージョンAが、前記第1の信号Cに関して90度位相がずれるように、フィードバック制御ループ(feedback control loop)において前記遅延回路を制御する手段と、
を備える回路。
【請求項19】
前記回路は、無線レシーバの局部発振器であり、前記入力信号は、少なくとも100メガヘルツの周波数を有している請求項18の回路。
【請求項20】
プロセッサ読み取り可能な媒体に記憶されたプロセッサ実行可能な命令のセットであって、
周波数分周器が分周する際に用いる番号(number)を第1の番号から第2の番号に変えるように、前記周波数分周器と通信することであって、前記第1の番号及び前記第2の番号の一つは3であり、前記周波数分周器が3で分周する際に、前記周波数分周器は、直交位相信号の組を出力する、前記通信する
ステップを実行するためのプロセッサ実行可能な命令のセット。
【請求項21】
前記周波数分周器は、電圧制御オシレータ(VCO:voltage controlled oscillator)からの信号を受信するように結合される請求項20のプロセッサ実行可能な命令のセット。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図11A】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図11A】
【図12】
【図13】
【公表番号】特表2012−500596(P2012−500596A)
【公表日】平成24年1月5日(2012.1.5)
【国際特許分類】
【出願番号】特願2011−523943(P2011−523943)
【出願日】平成21年8月18日(2009.8.18)
【国際出願番号】PCT/US2009/054211
【国際公開番号】WO2010/022092
【国際公開日】平成22年2月25日(2010.2.25)
【出願人】(595020643)クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】QUALCOMM INCORPORATED
【Fターム(参考)】
【公表日】平成24年1月5日(2012.1.5)
【国際特許分類】
【出願日】平成21年8月18日(2009.8.18)
【国際出願番号】PCT/US2009/054211
【国際公開番号】WO2010/022092
【国際公開日】平成22年2月25日(2010.2.25)
【出願人】(595020643)クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】QUALCOMM INCORPORATED
【Fターム(参考)】
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