ノイズを補償するためにクロック信号を調節する技法
【課題】 クロック信号を調節してノイズを補償することである。
【解決手段】 第1の集積回路(IC)は、調節可能な遅延回路と第1のインターフェイス回路とを有する。第1のインターフェイス回路に与える遅延クロック信号を作り出すために、調節可能な遅延回路に第1のクロック信号が与えられる。第2のICは、電源電圧検知回路と、第1のICを相手にデータを転送する第2のインターフェイス回路とを有する。電源電圧検知回路は、第2のICの電源電圧内のノイズを示すノイズ信号を第1のICに与える。そのノイズ信号に基づいて、調節可能な遅延回路が遅延クロック信号の遅延を調節する。他の実施形態では、エッジが着色されたクロック信号が、集積回路(IC)間で高周波ジッタを共通にすることにより、それらのIC間のデータ伝送における高周波ジッタの影響を減らす。他の実施形態では、電源電圧を使用して複数のIC上でクロック信号を生成する。
【解決手段】 第1の集積回路(IC)は、調節可能な遅延回路と第1のインターフェイス回路とを有する。第1のインターフェイス回路に与える遅延クロック信号を作り出すために、調節可能な遅延回路に第1のクロック信号が与えられる。第2のICは、電源電圧検知回路と、第1のICを相手にデータを転送する第2のインターフェイス回路とを有する。電源電圧検知回路は、第2のICの電源電圧内のノイズを示すノイズ信号を第1のICに与える。そのノイズ信号に基づいて、調節可能な遅延回路が遅延クロック信号の遅延を調節する。他の実施形態では、エッジが着色されたクロック信号が、集積回路(IC)間で高周波ジッタを共通にすることにより、それらのIC間のデータ伝送における高周波ジッタの影響を減らす。他の実施形態では、電源電圧を使用して複数のIC上でクロック信号を生成する。
【発明の詳細な説明】
【技術分野】
【0001】
技術分野
本開示は電子回路に関し、より詳細には、クロック信号を調節してノイズを補償する技法に関する。
【背景技術】
【0002】
背景
同期メモリシステムにおけるクロックアーキテクチャなど、集積回路装置のクロッキングは、内部的に集積回路装置に分配され、かつ集積回路装置全体にわたって分配されるクロック信号をもたらす。クロック信号がクロックバッファを介して伝送されるとき、そのクロック信号は、クロックバッファが受け取る電源電圧上の電源ノイズの影響を受ける。電源ノイズ(PSN)は、バッファされるとき、電源誘起ジッタ(PSIJ)をクロック信号内にもたらすことがある。メモリ装置から読取データを伝送する時間を決めるクロック信号の中のPSIJは、コントローラ装置が自らのクロック信号を使ってその読取データを捕捉するときに悪影響を有することがある。
【図面の簡単な説明】
【0003】
【図1】第2の集積回路内で生成される電源ノイズ(PSN)に基づき、クロック信号内に実質的に一致する電源誘起ジッタ(PSIJ)を生成する第1の集積回路を有するシステムの一例を示す図である。
【図2】メモリ装置内で生成されるPSNに基づき、受信機クロック信号内にPSIJを生成するコントローラ装置を有するシステムの一例を示す図である。
【図3】メモリ装置内の電源ノイズ(PSN)から接地電圧ノイズ(GVN)を引くことに基づき、受信機クロック信号内にPSIJを生成するコントローラ装置を有するシステムの一例を示す図である。
【図4】メモリ装置内で生成されるPSNからGVNを引くことに基づき、受信機クロック信号内にPSIJを生成するコントローラ装置を有するシステムの別の一例を示す図である。
【図5】メモリ装置内で生成されるPSNからGVNを引くことに基づき、受信機クロック信号内にPSIJを生成するコントローラ装置を有するシステムのさらに別の一例を示す図である。
【図6】メモリ装置内のPSNに基づき、受信機クロック信号内にPSIJを生成するコントローラ装置を有するシステムの別の一例を示す図である。
【図7】メモリ装置内のPSNに基づき、送信クロック信号内にPSIJを生成するコントローラ装置を有するシステムの一例を示す図である。
【図8】信号の飛行時間を一致させることにより着色データを生成するシステムの一例を示す図である。
【図9】受信機クロック信号の経路内に調節可能な遅延回路を追加することにより着色読取データを提供するシステムの別の一例を示す図である。
【図10】図9に示す信号の一部についての波形の例を示すタイミング図である。
【図11A】第2の集積回路から供給される電源電圧に基づく電源誘起ジッタ(PSIJ)を有するクロック信号を生成する、第1の集積回路を有するシステムの一例を示す図である。
【図11B】第2の集積回路から供給される第2の電源電圧を使用して生成される第1の電源電圧に基づく電源誘起ジッタを有するクロック信号を生成する、第1の集積回路を有するシステムの一例を示す図である。
【図12A】第2の集積回路から供給される電源電圧に基づく電源誘起ジッタを有するクロック信号を生成する、第1の集積回路を有するシステムの別の一例を示す図である。
【図12B】第2の集積回路から供給される第2の電源電圧を使用して生成される第1の電源電圧に基づく電源誘起ジッタを有するクロック信号を生成する、第1の集積回路を有するシステムの別の一例を示す図である。
【図13A】両方の集積回路にとって外部の電源から供給される共通の電源電圧に基づく電源誘起ジッタを有するクロック信号をそれぞれ生成する、2つの集積回路を有するシステムの一例を示す図である。
【図13B】外部電源から供給される電源電圧を使用して生成される電源電圧に基づく電源誘起ジッタを有するクロック信号を生成する集積回路を有するシステムの一例を示す図である。
【図13C】外部電源から供給される電源電圧を使用して生成される電源電圧に基づく電源誘起ジッタを有するクロック信号を生成する集積回路を有するシステムの別の一例を示す図である。
【図14】他方の集積回路から供給される電源電圧に基づくPSIJを有するクロック信号をそれぞれ生成する、2つの集積回路を有するシステムの一例を示す図である。
【発明を実施するための形態】
【0004】
詳細な説明
以下により詳細に記載する実施形態によれば、第2の集積回路から第1の集積回路に電源ノイズ情報が伝送される。この電源ノイズ情報は、第1の集積回路上の第1のクロック信号内に補償電源誘起ジッタ(PSIJ)を生成するために使用し、その補償電源誘起ジッタは、2つのクロック信号間の相対的ジッタを低減するために、第2の集積回路上の第2のクロック信号内のPSIJをたどる。第1のクロック信号は第1のインターフェイス回路をクロック制御し、第2のクロック信号は第2のインターフェイス回路をクロック制御する。
【0005】
一実施形態によれば、第2の集積回路からビットを伝送するために使用するクロック信号内の同一クロックエッジ(または一連のクロックエッジの中の近位のクロックエッジ)に応じてデータ信号内の各ビットを第1の集積回路に捕捉させるために、クロック信号に遅延が加えられる。この実施形態は、エッジが着色された(edge-colored)クロック信号を提供して、第1の集積回路と第2の集積回路との間で高周波ジッタを共通にすることにより、第1の集積回路と第2の集積回路との間のデータ伝送における高周波ジッタの影響を減らしまたはなくす。
【0006】
本明細書に示す実施形態の例では、システムが少なくとも2つの集積回路(IC)装置を含む。例えば、第1のIC装置は、少なくとも第2のIC装置、例えば同期集積回路メモリ装置の動作を制御するメモリコントローラとすることができる。この第1の装置は、調節可能な遅延回路を有する。その調節可能な遅延回路は、第1のクロック信号を遅延させて、第1の装置内の第1のインターフェイス回路に遅延クロック信号を与える。第2の装置内の第2のインターフェイス回路は、第3のクロック信号に応答して第1のインターフェイス回路を相手にデータを転送する。第2の装置内の検知回路が、第2の装置内の電源ノイズ(PSN)に基づいて変化するノイズ信号を第1の装置に与える。第1の装置内の調節可能な遅延回路は、そのノイズ信号に基づいて遅延クロック信号の遅延を調節して、第2の装置内のクロックバッファが第3のクロック信号内に生成する電源誘起ジッタ(PSIJ)に相関し、一致するPSIJを遅延クロック信号内に生成する。第2の装置内の電源ノイズに基づいて遅延クロック信号の遅延を調節することにより、データとそのデータをクロック制御するために使用する遅延クロック信号との間のタイミング関係に、より少ない相対的クロックジッタを被らせる。相対的ジッタを減らすことは、十分低いビット誤り率でデータを受信できなくなるまで高周波クロッキングを利用できるようにし得るので、そのように遅延クロック信号の遅延を調節することは、より速いデータ転送速度で、インターフェイス回路間でデータを転送することも可能にする。
【0007】
本明細書に示す他の実施形態によれば、第1の集積回路上の第1のクロック信号内に補償電源誘起ジッタ(PSIJ)を生成するために電源ノイズ情報が使用され、その補償電源誘起ジッタは、2つのクロック信号間の相対的ジッタを低減するために、第2の集積回路上の第2のクロック信号内のPSIJをたどる。電源ノイズを有する電源電圧は、例えば第1の集積回路から第2の集積回路に与えられる。あるいは、電源ノイズを有する電源電圧は、外部電源から第1の集積回路および第2の集積回路に与えられる。この電源電圧は、第1の集積回路内で第1のクロック信号を生成する回路に給電するために使用される。この電源電圧は、第2の集積回路内で第2のクロック信号を生成する回路に給電するためにも使用される。第1のクロック信号は第1のインターフェイス回路をクロック制御し、第2のクロック信号は第2のインターフェイス回路をクロック制御する。
【0008】
図1は、第2の集積回路内で生成される電源ノイズに基づき、第1の集積回路内のクロック信号内に補償PSIJを生成するシステムの一例を示す。図1のシステムは、第1の集積回路Aと第2の集積回路Bとを含む。集積回路Aは、インターフェイス回路102と調節可能な遅延回路106とを含む。集積回路Bは、インターフェイス回路104と、クロックバッファ105と、電源ノイズ検知回路108とを含む。
【0009】
インターフェイス回路102は、インターフェイス回路104を相手にデータを転送する。例えば、一実施形態では、インターフェイス回路102は受信機回路を含み、インターフェイス回路104は送信機回路を含む。1組の共通の信号線上の双方向インターフェイスを得るために、インターフェイス回路102は送信機回路を含むこともでき、インターフェイス回路104は受信機回路を含むことができる。
【0010】
この実施形態では、クロックバッファ105が、クロック信号CLKBを、バッファ済みクロック信号CLKBXとしてインターフェイス回路104に送る。クロックバッファ105は、集積回路Bの中の電源電圧VDDから給電される。電源電圧VDDは、CLKBX内の電源誘起ジッタ(PSIJ)をバッファ105に引き起こさせる電源ノイズを有することがある。
【0011】
電源ノイズ検知回路108も、集積回路Bの中で電源電圧VDDを得る。電源ノイズ検知回路108は、電源電圧VDD内の電源ノイズ(PSN)に基づいて変化するノイズ信号VPSNを生成する。ノイズ信号VPSNは、調節可能な遅延回路106の制御入力に伝送される。
【0012】
調節可能な遅延回路106は、集積回路A上でクロック信号CLKを遅延させて、インターフェイス回路102をクロック制御する遅延クロック信号CLKDを生成する。調節可能な遅延回路106は、ノイズ信号VPSN内の変動に基づき、遅延クロック信号CLKDに与える遅延を変える。調節可能な遅延回路106は、ノイズ信号VPSNに基づいてCLKDの遅延を調節して、クロックバッファ105がCLKBX内に生成する電源誘起ジッタ(PSIJ)と実質的に一致するPSIJをCLKD内に生成する。その結果、集積回路Bの中のPSNがクロック信号CLKDおよびCLKBXに実質的に同様に影響し、CLKBXに対する任意のPSIJの影響力、およびPSIJを有するデータを集積回路Bから受け取るインターフェイス回路102の能力を軽減する。
【0013】
図2は、メモリ装置によって与えられる電源ノイズ(PSN)情報に基づき、コントローラ装置内で生成されるクロック信号内に補償PSIJを生成するシステムの一例を示す。一実施形態では、PSN情報は、差動クロック信号のコモンモード電圧を変調することによりメモリ装置からコントローラ装置に伝送される。コントローラ装置は、メモリ装置内で生成されるPSNに基づき、受信機クロック信号の遅延を調節する。コントローラ装置は、追加のピンを使用することなしに、ある周波数範囲内でメモリ装置上の送信クロック信号が被ったPSIJに実質的に一致するジッタを、受信機クロック信号内に引き起こす。その結果、図2のシステムは、メモリ装置上に電源ノイズおよびPSIJがあるにもかかわらず、データと受信機クロック信号との間のタイミングを理想値により近づける。
【0014】
一実施形態では、図2のシステムは、コントローラ集積回路(IC)装置とメモリ集積回路(IC)装置とを含む。メモリIC装置は、送信機タイミング回路202と、ドライバ回路204と、ピン206A−206Bおよび236A−236Bと、抵抗器238および240と、コンデンサ242と、受信機回路244と、クロックバッファ246とを含む。コントローラIC装置は、タイミング回路212と、受信機回路210と、ピン208A−208Bおよび234A−234Bと、クロックバッファ214と、調節可能な遅延回路216と、可変利得増幅器218と、低域フィルタ(LPF)220と、抵抗器222および224と、クロック信号源226と、ドライバ回路232とを含む。
【0015】
クロック信号源226は、ドライバ回路232および調節可能な遅延回路216の入力に伝送される、デジタル周期クロック信号CLKSを生成する。一実施形態では、ドライバ回路232が、そのクロック信号を差動クロック信号CLKとしてピン234A−234Bを介してコントローラICの外部に伝送する。次いでその差動クロック信号CLKは、外部信号線S1−S2上で伝えられ、ピン236A−236Bを介してメモリICによって受け取られる。メモリICは、差動ピン236A−236Bを使用して差動クロック信号CLKを受け取るための受信機回路244を含む。受信機回路244は、受け取った差動クロック信号CLKから、クロックバッファ246に与えられる内部クロック信号CLK1を生成する。クロックバッファ246は、CLK1を送信クロック信号CLKTとして送信機タイミング回路202のクロック入力に送る。クロックバッファ246は、電源電圧VDD内のPSNによってもたらされるPSIJをCLKT内に生成する。内部クロック信号CLK1は、差動線を使用して、またはシングルエンド手法を使用してメモリIC上に分配することができる。
【0016】
一実施形態では、クロック信号CLKTに応答し、送信機タイミング回路202が読取データ信号RDTXをドライバ回路204の入力に伝送する。ドライバ回路204は、その読取データ信号RDTXを差動読取データ信号DATAとしてピン206A−206Bを介してメモリICの外部に送る。次いでその読取データ信号DATAは、外部信号線S3−S4によって伝送され、ピン208A−208Bを介してコントローラICによって受け取られる。別の実施形態では、ドライバ204が、読取データ信号をシングルエンド方式で単一の信号線を介して提供する。単純にするために、この実施形態では信号線S3およびS4を単方向であるものとして示し、コントローラICおよびメモリICの両方に送信回路および受信回路の両方を組み込むことにより、双方向であるものとして設計することもできる。
【0017】
受信機回路210が、ピン208A−208Bにおいて読取データ信号DATAを受け取る。受信機回路210は、その読取データ信号をタイミング回路212の入力に送る。タイミング回路212は、受信機クロック信号CLKRに応答して読取データ信号を出力して、読取データ信号RDRXを生成する。タイミング回路212は、例えばフリップフロップ回路、ラッチ回路、またはサンプラ回路とすることができる。
【0018】
抵抗器240がピン236Aに結合され、抵抗器238がピン236Bに結合される。抵抗器238および240は、コンデンサ242を介してメモリIC内の電源電圧VDDにAC結合される。抵抗器238および240は同じ抵抗値を有する。電源電圧VDDは、受信機回路244およびクロックバッファ回路246に電荷を供給する電源電圧と同じである。代替的実施形態では、メモリ装置からコモンモードの差動クロックチャネルに電源電圧VDDを結合するために、抵抗器分圧回路網や他の技法を使用することなど、他の方法を使用することができる。
【0019】
コンデンサ242ならびに抵抗器238および240は、メモリIC上で電源電圧VDD内の電源ノイズを検知する検知回路である。一実施形態では、この検知回路は、差動クロック信号CLKのコモンモード電圧により、ピン236A−236Bから、ピン234A−234Bにバックチャネル技法で電源電圧VDDの電源ノイズ情報を伝送させる。差動クロック信号CLKのコモンモード電圧は、電源電圧VDD内の電源ノイズに基づいて変化する。
【0020】
一実施形態では、抵抗器222および224は、ピン234Aおよび234Bにおける電圧信号を平均して、低域フィルタ220の入力部における(すなわちノード221における)差動クロック信号CLKのコモンモード電圧VCM,CLKを抽出する平均化回路である。抵抗器222および224は同じ抵抗値を有する。低域フィルタ220は、可変利得増幅器218の第1の入力への出力電圧信号として、VCM,CLKの低周波成分しか通さない。限定することを意図しない一例として、低域フィルタ220は、約500MHzの遮断周波数を有することができる。低域フィルタ220は、(例えばクロストークによる)受け取った電源ノイズ信号の任意の高周波成分をフィルタにかけて除去する。
【0021】
可変利得増幅器218は、低域フィルタ220の出力電圧信号と基準電圧信号VREFとの間の差を増幅して出力制御電圧信号VCLを生成する。増幅器218は、VCM,CLK内に存在する電源ノイズの任意の減衰を補償することができる。増幅器218は、利得制御信号VGに基づいて設定される可変利得を有する。
【0022】
増幅器218の出力制御電圧信号VCLは、調節可能な遅延回路216に伝送される。調節可能な遅延回路216は、例えば電圧制御遅延線(VCDL)とすることができる。調節可能な遅延回路216は、クロック信号CLKSを遅延させて遅延クロック信号CLKDを生成する。
【0023】
CLKSに関連して調節可能な遅延回路216がCLKDに与える遅延は、制御電圧信号VCLによって決定される可変遅延である。増幅器218は、VCM,CLKの低周波成分、要するにメモリ装置のVDDの変化に基づいてVCLを調節する。VCLの変化は、CLKSに関連してCLKDに与える遅延を遅延回路216に変えさせる。クロックバッファ214は、CLKDを受信機クロック信号CLKRとして回路212のクロック入力に送る。
【0024】
バッファ214および調節可能な遅延回路216からなるクロックバッファチェーンの最初に調節可能な遅延回路216を置くことにより、調節可能な遅延回路216は、少量の電力を消費する比較的小さな遅延線とすることができる。また、調節可能な遅延回路216を小さなサイズに保つことにより、増幅器218および調節可能な遅延回路216からなる調整器は、比較的高帯域幅を有することができる。
【0025】
一実施形態では、増幅器218および調節可能な遅延回路216は、クロックバッファ246の電圧−時間変換機能(function)に実質的に一致する電圧−時間変換機能を有するように調節される。クロックバッファ246の電圧−時間変換機能は、VDD内のPSNに応じてCLKT内に生成されるPSIJを参照する。回路216および218の電圧−時間変換機能は、VDD内のPSNに応じてCLKD内に生成されるPSIJを参照する。増幅器218および調節可能な遅延回路216の変換機能は、様々な設定の性能を直接観察することにより、またはVDDを明確に調節し、CLKTとCLKRとの間の相対的なタイムシフトを観察し、それに応じて利得制御電圧VGを調節することにより較正することができる。例えば、CLKTとCLKRとの間のタイムシフトは、メモリ装置の送信機およびコントローラの受信機の公称タイミング整合に対するその影響によって検知することができる。
【0026】
コントローラ装置における処理、電源電圧、および温度(PVT)の変動は、増幅器218および調節可能な遅延回路216の電圧−時間変換機能の変化をもたらすことができる。増幅器218の利得は、PVTが引き起こす回路216/218の変換機能の変化を補償するための制御信号VGによって変えることができる。CLKのコモンモード電圧により電源ノイズが伝送されない場合(VDDがちょうどその公称値にある場合)、増幅器218は、調節可能な遅延回路216の両端間にゼロ以外の電圧を生成する。周期的手順により、電圧および温度の変動、ならびに電圧−時間変換機能におけるそれらのそれぞれの変化を実際の動作中にさらに較正することができる。
【0027】
コントローラ装置は、VCM,CLK内のノイズに基づいてCLKDに与える遅延を調節して、メモリのVDD PSNに応じてクロックバッファ246によって生成されるCLKT内のPSIJに一致するPSIJをCLKDおよびCLKR内にもたらす。その結果、(特定の電源ノイズ周波数範囲内で)CLKTに影響を及ぼすメモリ装置の電源電圧VDD内の電源ノイズに最も良く一致するように、クロック信号CLKRに影響を与えるために、メモリ装置の電源電圧VDD内の電源ノイズが使用される。
【0028】
メモリ装置内のVDD内のノイズによってもたらされるPSIJは、コントローラ装置内の電源電圧ノイズによってもたらされるPSIJに通常は一致しない。図2の回路は、メモリ装置のPSIJをコントローラ装置内で補償することにより、メモリ装置のPSIJの影響を減らすのに役立つ。図2は、メモリ装置内のVDDによってもたらされるPSIJを、帰路の帯域幅を限度としてコントローラ装置上で一致させる。例えば、図2のシステムは100〜300MHzの範囲内でVDD内の電源ノイズをたどることができる。
【0029】
VDD内の電源ノイズ(PSN)はクロック信号CLKのコモンモード電圧により返されるので、PSNをVDDからCLKRに転送するために追加のピンは必要ない。
【0030】
PSIJとしての、VDD内のPSNの上述の帰路を介したCLKRへの飛行時間をTFL,PSNと称する。回路202から回路212への読取データ信号の一次飛行時間をTFL,RDと称する。図2のシステムは、TFL,PSNを、TFL,RDとほぼ等しくする。図2のシステムでは、回路212におけるCLKRと読取データ信号との間のタイミング関係は理想値により近い。本明細書に示す実施形態では、メモリICおよびコントローラICは、ダブルデータレート(DDR)や、次世代のダイナミックRAMシグナリングプロトコルおよび論理層プロトコルなどのメモリプロトコルを利用することができる。他の実施形態では、コントローラICおよびメモリICは、他の種類のメモリアレイアーキテクチャおよびメモリアレイ技術、例えば不揮発性フラッシュメモリ技術や抵抗ベースメモリアレイ技術を利用することができる。
【0031】
図3は、メモリ装置内の電源ノイズから接地電圧ノイズを引くことに基づき、コントローラ装置内の受信機クロック信号内にPSIJを生成するシステムの一例を示す。VDD内の電源ノイズ(PSN)からVSS内の接地電圧ノイズ(GVN)を引いたものが、クロック信号のコモンモード電圧によりコントローラ装置に伝送される。コントローラ装置は、そのクロック信号のコモンモード電圧に基づき、受信機クロック信号CLKR内にPSIJを生成する。CLKR内に生成されるPSIJは、追加のピンを使用することなしに、ある周波数範囲内でピン206A−206Bにおいてデータ信号DATA上に後に現れる、送信クロック信号CLKTに加えられるPSIJに一致する。図3のシステムは、PSIJがあるにもかかわらず、受信機クロック信号CLKRとコントローラ装置が受け取る読取データとの間のタイミング関係を理想値により近づける。
【0032】
図3のシステムは、コントローラ集積回路(IC)装置とメモリ集積回路(IC)装置とを含む。メモリ装置は、送信機タイミング回路202と、ドライバ回路204と、ピン206A−206Bおよび236A−236Bと、受信機回路244と、クロックバッファ246と、増幅器304と、コンデンサ302および306と、抵抗器310および312とを含む。コントローラ装置は、タイミング回路212と、受信機回路210と、ピン208A−208Bおよび234A−234Bと、クロックバッファ214と、調節可能な遅延回路216と、可変利得増幅器218と、LPF220と、クロック信号源226と、ドライバ回路232と、増幅器308と、コンデンサ320と、抵抗器314、316、および318とを含む。
【0033】
メモリ装置内で、増幅器304の非反転入力がコンデンサ302を介して高電源電圧VDDにAC結合され、増幅器304の反転入力がコンデンサ306を介して低電源電圧VSSにAC結合される。本明細書では、低電源電圧VSSを接地電圧とも呼ぶ。増幅器304が、VDD内の電源ノイズからVSS内のノイズを引いた差を増幅して出力電圧信号を生成する。増幅器304の出力電圧信号は、抵抗器310および312を介してピン236A−236Bの両端間のコモンモード電圧に加えられる。増幅器304の出力電圧信号は、クロック信号CLKのコモンモード電圧内の変動信号として、コントローラ装置内のピン234A−234Bに返される。
【0034】
増幅器308が、その非反転入力において、抵抗器314および316を介してCLKのコモンモード電圧を受け取る。抵抗器318およびコンデンサ320によって形成される低域フィルタが、CLKのコモンモード電圧のフィルタ済みバージョンを増幅器308の反転入力に与える。増幅器308は、ピン234A−234B上で送られるCLKのコモンモード電圧と、CLKのコモンモード電圧のフィルタ済みバージョンとの間の差を増幅して出力信号を生成する。増幅器308の出力信号は、クロック信号CLKのコモンモード電圧に基づいて変化する。
【0035】
増幅器308の出力信号は、低域フィルタ220によってフィルタされる。増幅器308の出力信号の低周波成分が、フィルタ220により可変利得増幅器218の入力に渡される。増幅器218は、フィルタ220が通す信号と基準電圧VREFとの間の差を増幅して制御電圧信号VCLを生成する。図2のシステムと同様に、VCLは、調節可能な遅延回路216がCLKDに与える遅延を制御する。
【0036】
クロックバッファ246は、VDDのPSNからVSSのGVNを引くことに基づくPSIJをCLKT内に生成する。図3のコントローラ装置は、クロックバッファ246がCLKT内に生成するPSIJを再現するPSIJをCLKD/CLKR内に生成する。その結果、特定の電源ノイズ周波数範囲内で、クロック信号CLKRに影響を与えるVDDのPSNからVSSのGVNを引いたものが、CLKTに影響を与えるVDDのPSNからVSSのGVNを引いたもの、要するにピン206A−206BにおけるDATA信号のタイミングをたどる。
【0037】
図3のシステムは、CLKR内にPSIJとして生成されるVDDおよびVSS内のノイズの飛行時間を、読取データ信号の一次飛行時間とほぼ等しくする。その結果、読取データ信号に対するCLKRのタイミングが理想的であることにより近くなる。
【0038】
図4は、メモリ装置内で生成される電源電圧ノイズ(PSN)から接地電圧ノイズ(GVN)を引くことに基づき、コントローラ装置内の受信機クロック信号内にPSIJを生成するシステムの一例を示す。VDD内のPSNからVSS内のGVNを引いたものが、予備のピンの両端間の差動モード電圧上でコントローラ装置に伝送される。コントローラ装置は、その差動モード電圧に基づき、受信機クロック信号CLKR内にPSIJを生成する。CLKR内に生成されるPSIJは、特定の周波数範囲内で送信クロック信号CLKT内に生成されるPSIJに一致する。図4のシステムは、CLKRとコントローラ装置が受け取る読取データ信号との間のタイミング関係を理想的なタイミング関係により近づける。
【0039】
図4のシステムは、コントローラIC装置とメモリIC装置とを含む。メモリ装置は、送信機タイミング回路202と、ドライバ回路204と、ピン206A−206Bと、ピン406A−406Bと、受信機回路414と、抵抗器412および416と、コンデンサ410および418と、ピン421と、回路422と、クロックバッファ回路423とを含む。コントローラ装置は、タイミング回路212と、受信機回路210と、ピン208A−208Bおよび404A−404Bと、クロックバッファ214と、調節可能な遅延回路216と、可変利得増幅器218と、LPF220と、ドライバ回路402と、増幅器408とを含む。回路422は、位相ロックループ(PLL)または遅延ロックループ(DLL)である。
【0040】
PLL/DLL422は、外部の情報源からピン421を介して基準クロック信号CLKREFを受け取る。PLL/DLL422は、CLKREFに応答して出力クロック信号CLKMを生成する。クロックバッファ423がクロック信号CLKMをバッファして、送信クロック信号CLKTを生成する。クロック信号CLKTは、送信機タイミング回路202の入力に与えられる。PLL/DLL422は、クロックバッファ423によってもたらされる低周波ジッタを補償するように設計される。クロックバッファ423は、VDDおよびVSSを受け取るために結合される。クロックバッファ423は、VDD内のPSNからVSS内のGVNを引くことに基づくPSIJをCLKT内に生成する。
【0041】
ドライバ回路402は、ピン404A−404B、外部信号線S5−S6、およびピン406A−406Bを介し、受信機回路414の入力端子に差動信号を伝送するために結合される。ドライバ回路402、ピン404A−404Bおよび406A−406B、ならびに受信機回路414は様々な目的で使用することができる。例えばドライバ回路402は、受信機回路414に書込みデータまたはデータマスク信号を伝送するためだけに使用することができる。したがって、VDD−VSS電源ノイズが返されているとき、ドライバ回路402および受信機回路414は使用不能にされ、または機能していない可能性がある。あるいは、シリアル構成コマンドやリセット信号など、より低速の制御信号をメモリ装置に伝送するためにドライバ回路402を使用することができ、そのドライバ回路402は、VDD−VSS電源ノイズが返されているときはやはり使用されない可能性がある。当業者なら理解できるように、代替的実施形態では、VDDノイズまたはVDD−VSS電源ノイズのための帰路として、様々なアイドル状態の他のピンを使用することができる。
【0042】
ピン406Aは、コンデンサ410および抵抗器412を介してメモリ装置上の電源電圧VDDにAC結合される。VDD内のPSNは、ピン406A、信号線S5、およびピン404Aを介して増幅器408の非反転入力に伝送される。ピン406Bは、コンデンサ418および抵抗器416を介して接地電圧VSSにAC結合される。VSS内のGVNは、ピン406B、信号線S6、およびピン404Bを介して増幅器408の反転入力に伝送される。信号線S5−S6上の差動信号は、VDD内のPSNからVSS内のGVNを引くことに基づいて変化する。
【0043】
増幅器408は、ピン404Aにおける電圧とピン404Bにおける電圧との間の差を増幅して出力信号を生成する。増幅器408の出力信号は、線S5およびS6上の差動信号に基づいて変化する。増幅器408の出力信号は低域フィルタ220によってフィルタされ、増幅器218の入力に伝送される。増幅器218は、フィルタ220が通す信号と基準電圧VREFとの間の差を増幅して制御電圧信号VCLを生成する。
【0044】
図4のシステムは、メモリ装置内のVDDのPSNからVSSのGVNを引くことに基づくPSIJをCLKR内に生成する。VDDのPSNからVSSのGVNを引くことによってもたらされるCLKR内のPSIJは、特定の周波数範囲内で、VDDのPSNからVSSのGVNを引くことに応答してクロックバッファ423によって生成されるCLKT内のPSIJをたどる。図4のシステムは、読取データ信号に対するCLKRのタイミングが理想的であることにより近くなるように、PSIJとしてCLKRに加えられるVDDおよびVSS内のノイズの飛行時間を、読取データ信号の飛行時間とほぼ等しくする。その結果、図4のシステムは、メモリ装置上のクロックバッファ423によってもたらされるCLKT内の中周波/高周波のPSNおよびGVNを補償する。
【0045】
図5は、メモリ装置内で生成される電源ノイズ(PSN)から接地電圧ノイズ(GVN)を引くことに基づき、受信機クロック信号内にPSIJを生成するコントローラ装置を有するシステムの一例を示す。VDD内のPSNが、第1のデータ信号のコモンモード電圧によりメモリ装置からコントローラ装置に送られる。VSS内のGVNが、第2のデータ信号のコモンモード電圧によりメモリ装置からコントローラ装置に送られる。コントローラ装置は、第1のデータ信号のコモンモード電圧と第2のデータ信号のコモンモード電圧との間の差に基づき、受信機クロック信号CLKR内にPSIJを生成する。CLKR内に生成されるPSIJは、ある周波数範囲内で送信クロック信号CLKT内に生成されるPSIJに一致する。CLKTは、第1のデータ信号および第2のデータ信号をコントローラ装置に伝送するために使用される。図5のシステムは、第1のデータ信号および第2のデータ信号のタイミングに対するCLKRのタイミングを理想値により近づける。
【0046】
図5のシステムは、コントローラIC装置とメモリIC装置とを含む。メモリ装置は、ピン236A−236Bと、受信機回路244と、クロック回路網542と、送信機タイミング回路502および504と、ドライバ回路506および508と、抵抗器510−513と、コンデンサ514および516と、ピン518A−518Bと、ピン520A−520Bとを含む。コントローラ装置は、調節可能な遅延回路216と、ドライバ回路232と、ピン234A−234Bと、ピン522A−522Bと、ピン524A−524Bと、抵抗器526−529と、受信機回路530および532と、タイミング回路534および536と、クロック回路網538と、増幅器540と、コンデンサ541とを含む。タイミング回路534および536は、例えばフリップフロップ回路またはサンプラ回路とすることができる。
【0047】
受信機回路244は、ドライバ回路232からクロック信号CLKを受け取り、そのクロック信号をCLK1としてクロック回路網542に送る。クロック回路網542は、一緒に直列に結合されるバッファのチェーンを含む。クロック回路網542は、クロック信号CLK1をバッファして送信クロック信号CLKTを生成する。CLKTは、送信機タイミング回路502および504のクロック入力に与えられる。
【0048】
送信機タイミング回路502は、送信クロック信号CLKTに応答し、第1の読取データ信号RDTX1をドライバ回路506の入力に送る。ドライバ回路506は、ピン518A−518B、2つの外部信号線、およびピン522A−522Bを介し、受信機回路530の入力にその第1の読取データ信号を差動信号として送る。受信機回路530は、その第1の読取データ信号をタイミング回路534の入力に送る。タイミング回路534は、受信機クロック信号CLKRに応答し、その第1のデータ読取信号をRDRX1として出力する。
【0049】
送信機タイミング回路504は、送信クロック信号CLKTに応答し、第2の読取データ信号RDTX2をドライバ回路508の入力に伝送する。ドライバ回路508は、ピン520A−520B、2つの外部信号線、およびピン524A−524Bを介し、受信機回路532の入力にその第2の読取データ信号を差動信号として送る。受信機回路532は、その第2の読取データ信号をタイミング回路536の入力に送る。タイミング回路536は、CLKRに応答し、その第2の読取データ信号をRDRX2として出力する。
【0050】
データペアピン518A−518Bのコモンモード電圧は、抵抗器510および511ならびにコンデンサ514を介してメモリ装置上の電源電圧VDDにAC結合される。コンデンサ514および抵抗器510−511は、VDD内のPSNを第1の読取データ信号のコモンモード電圧により、外部信号線を介してピン522A−522Bに伝送させる。抵抗器510および511は同じ抵抗値を有する。
【0051】
抵抗器526−527は、ピン522A−522Bにおける電圧信号を平均して、増幅器540の非反転(+)入力における第1の読取データ信号のコモンモード電圧を生成する平均化回路を形成する。抵抗器526および527は同じ抵抗値を有する。
【0052】
データペアピン520A−520Bのコモンモード電圧は、抵抗器512および513ならびにコンデンサ516を介してメモリ装置上の接地電圧VSSにAC結合される。コンデンサ516および抵抗器512−513は、VSS内のGVNを第2の読取データ信号のコモンモード電圧により、外部信号線を介してピン524A−524Bに伝送させる。抵抗器512および513は同じ抵抗値を有する。
【0053】
抵抗器528−529は、ピン524A−524Bにおける電圧信号を平均して、増幅器540の反転(−)入力における第2の読取データ信号のコモンモード電圧を生成する平均化回路である。抵抗器528および529は同じ抵抗値を有する。コンデンサ541および抵抗器526−529は、増幅器540の入力において受け取られるコモンモード電圧の高周波ノイズをフィルタする低域フィルタとして機能する。
【0054】
増幅器540は、第1の読取データ信号のフィルタ済みコモンモード電圧と、第2の読取データ信号のフィルタ済みコモンモード電圧との間の差を増幅して出力制御電圧信号VCLを生成する。増幅器540は、VDD内のPSNからVSS内のGVNを引いたものの低周波成分に基づき、VCLを調節する。制御電圧信号VCLは、調節可能な遅延回路216がCLKSに関連してCLKDに与える遅延を制御する。
【0055】
クロック回路網538は、一緒に直列に結合されるバッファのチェーンを含む。クロック回路網538は、そのバッファのチェーンを使用してCLKDをバッファして受信機クロック信号CLKRを生成する。受信機クロック信号CLKRは、タイミング回路534および536のクロック入力端子に伝送される。
【0056】
コントローラ装置は、メモリ装置内のVDDのPSNからVSSのGVNを引くことに基づくPSIJをCLKR内に生成する。VDDおよびVSS内のノイズに基づいてCLKR内に生成されるPSIJは、特定の周波数範囲内でVDDおよびVSS内のノイズに基づいて回路網542によってCLKT内に生成されるPSIJをたどる。図5のシステムは、PSIJとしてCLKR内に生成されるVDDおよびVSS内のノイズの飛行時間を、第1の読取データ信号および第2の読取データ信号それぞれの飛行時間とほぼ等しくする。
【0057】
様々な実施形態によれば、VDD内のPSNおよびVSS内のGVNをコモンモード電圧により伝送するために使用するリンクは、メモリ装置とコントローラ装置との間で、いずれの方向にデータを伝送してもよい。例えば、VDDのPSNはアドレスピンを介して伝送することができる。アドレスは、読取操作中にアドレスピンを介してコントローラ装置からメモリ装置に伝送される。
【0058】
図6は、メモリ装置内の電源電圧VDDの電源ノイズ(PSN)に基づき、受信機クロック信号CLKR内にPSIJを生成するコントローラ装置を有するシステムの一例を示す。電源電圧VDD内のPSNが、差動信号のコモンモード電圧によりメモリ装置からコントローラ装置に送られる。差動信号は、メモリ装置にクロック信号を伝送するために使用されるピンおよび外部信号線とは異なるピンおよび外部信号線により、コントローラ装置に伝送される。コントローラ装置は、差動信号のコモンモード電圧に基づいてCLKR内にPSIJを生成する。CLKR内に生成されるPSIJは、特定の周波数範囲内で送信クロック信号CLKT内に生成されるPSIJに一致する。図6のシステムは、読取データ信号のタイミングに対するCLKRのタイミングを理想値により近づける。
【0059】
図6のシステムは、コントローラIC装置とメモリIC装置とを含む。メモリ装置は、送信機タイミング回路202と、ドライバ回路204と、ピン206A−206Bと、ピン236A−236Bと、受信機回路244と、クロックバッファ246と、ドライバ回路616と、抵抗器610および612と、コンデンサ614と、ピン608A−608Bとを含む。コントローラ装置は、タイミング回路212と、受信機回路210と、ピン208A−208Bと、クロックバッファ214と、調節可能な遅延回路216と、可変利得増幅器218と、LPF220と、ドライバ回路232と、ピン234A−234Bと、抵抗器602および604と、ピン606A−606Bとを含む。
【0060】
図6では、クロック信号CLKSがドライバ回路232の入力端子に伝送される。ドライバ回路232は、外部信号線を介してCLKSをクロック信号CLKとして受信機回路244に伝送する。
【0061】
メモリ装置内のドライバ回路616は、ピン608A−608Bを介し、差動信号(例えばクロック信号、制御信号、またはデータ信号)をコントローラ装置に伝送するために使用することができる。あるいはドライバ回路616は、使用しないドライバ回路または限られた状況でしか使用しないドライバ回路とすることができる。
【0062】
ピン608Aは、抵抗器612およびコンデンサ614を介してメモリ装置の電源電圧VDDにAC結合され、ピン608Bは、抵抗器610およびコンデンサ614を介してVDDにAC結合される。抵抗器610および612は同じ抵抗値を有する。コンデンサ614ならびに抵抗器610および612を介し、ピン608A−608Bの両端間で、差動信号のコモンモード電圧内にVDD内のPSNが引き起こされる。VDD内のPSNは、差動信号のコモンモード電圧により、外部信号線を介してコントローラ装置内のピン606A−606Bに伝送される。
【0063】
抵抗器602および604は、ピン606A−606Bにそれぞれ結合される。抵抗器602および604は同じ抵抗値を有する。抵抗器602および604は、ピン606A−606Bにおける電圧信号を平均して、LPF220の入力における差動信号のコモンモード電圧を生成する平均化回路である。LPF220は、差動信号のコモンモード電圧の低周波成分を増幅器218に与える。増幅器218は、LPF220によってフィルタされた後のコモンモード電圧をVREFと比較して、上記で論じたようにVCLを生成する。
【0064】
コントローラ装置は、メモリ装置の電源電圧VDDのPSNに基づくPSIJをクロック信号CLKR内に生成する。したがって、CLKRに影響を与えるVDD内のPSNは、PSNの特定の周波数範囲内でメモリ装置内のCLKTに影響を与えるVDD内のPSNをたどる。
【0065】
図6のシステムは、CLKR内のPSIJへのVDD内のPSNの飛行時間を、読取データ信号の飛行時間とほぼ等しくする。その結果、CLKRと読取データ信号との間のタイミング関係が理想値により近くなる。
【0066】
図7は、メモリ装置の電源電圧VDD内のPSNに基づき、送信クロック信号CLKT内にPSIJを生成するコントローラ装置を有するシステムの一例を示す。VDD内のPSNが、クロック信号のコモンモード電圧により外部信号線を介してメモリ装置からコントローラ装置に伝送される。コントローラ装置は、追加のピンを使用することなしに、コモンモード電圧に基づき、受信機クロック信号CLKR内のPSIJをたどるPSIJをCLKT内に生成する。図7のシステムは、書込みデータ信号とCLKRとの間のタイミング関係を理想値により近づける。
【0067】
図7のシステムは、コントローラIC装置とメモリIC装置とを含む。メモリIC装置は、受信機タイミング回路712と、受信機回路710と、ピン708A−708Bおよび236A−236Bと、抵抗器238および240と、コンデンサ242と、受信機回路244と、クロックバッファ246とを含む。コントローラIC装置は、送信機タイミング回路702と、ドライバ回路704と、ピン706A−706Bおよび234A−234Bと、クロックバッファ214と、調節可能な遅延回路216と、可変利得増幅器218と、LPF220と、抵抗器222および224と、ドライバ回路232とを含む。
【0068】
コントローラ装置内で、送信機タイミング回路702が、送信クロック信号CLKTに応答し、書込みデータ信号WDTXをドライバ回路704の入力に伝送する。クロックバッファ回路214は、クロック信号CLKDの遅延済みかつバッファ済みバージョンとしてCLKTを生成する。ドライバ回路704は、書込みデータ信号を、例えば差動信号形式でメモリ装置に伝送する。書込みデータ信号は、ドライバ704から、ピン706A−706B、外部信号線、およびピン708A−708Bを介し、受信機回路710の入力に送られる。
【0069】
受信機回路710は、書込みデータ信号(例えばシングルエンド信号)を受信機タイミング回路712の入力に伝送する。受信機タイミング回路712は、受信機クロック信号CLKRに応答して書込みデータ信号WDRXを出力する。クロックバッファ246は、クロック信号CLK1をバッファしてクロック信号CLKRを生成する。クロックバッファ246は、VDD内のPSNに基づいてCLKR内にPSIJを生成する。書込みデータ信号WDRX内のビットは、メモリ装置内のメモリセルの中に記憶することができる。
【0070】
図2の実施形態と同様に、図7のシステムは、メモリ装置の電源電圧VDDのPSN情報に基づく補償PSIJをクロック信号CLKD内に生成する。図7のシステムでは、VDD内のノイズからCLKT内に生成されるPSIJが、PSNの特定の周波数範囲内でVDD内のノイズからCLKR内に生成されるPSIJに一致する。その結果、CLKRと回路712における書込みデータ信号との間のタイミング関係が理想的であることにより近くなる。受信機クロック信号に関するPSIJ情報を伝えるために使用される本明細書に記載のすべての実施形態は、コントローラ装置からの送信クロック信号にも当てはまる。
【0071】
図2〜3および図5〜6の実施形態では、ソースクロック信号CLKSが、外部信号線および内部回路を介してメモリ装置に送られてCLKTが生成され、そのCLKTは、読取データ信号を伝送するために使用される。読取データ信号は、外部信号線を介してメモリ装置からコントローラ装置に伝送される。CLKSは、コントローラ装置内の回路を介して送られてCLKRが生成され、そのCLKRは、読取データ信号を捕捉するために使用される。クロック信号とデータ信号の遅延の差が原因で、読取データ信号内のビットを捕捉するために使用されるCLKR内のクロックエッジが、読取データ信号内の同一ビットを伝送するために使用されたCLKT内の同じクロックエッジに対応しない可能性がある。
【0072】
例えば、読取データビットを伝送するために使用されるCLKTのクロックエッジは、CLKS内の1つのクロックエッジに応じて生成され得る。CLKS内のそのクロックエッジは、同じ読取データビットを捕捉するために使用されるCLKR内のクロックエッジを生成する、CLKS内の別のクロックエッジよりも4−8クロック周期進んでいる可能性がある。CLKSの各周期は、例えば読取データ信号内の1ビット周期(すなわち1単位間隔)に相当することができる。
【0073】
ジッタは、CLKSの周期の持続時間の変動を引き起こすことがある。したがって、それぞれの読取データビットごとに、読取データビットを伝送するために使用されるCLKTのクロックエッジと、読取データビットを捕捉するために使用されるCLKRのクロックエッジとの両方を、CLKS内の同じ(または近位の)クロックエッジに応じて生成させることが望ましい。この技法は、データクロックのエッジ着色(edge-coloring)と呼ばれる。コントローラ内の受信機クロック経路は、CLKSからCLKTまでの遅延に、メモリ装置の送信機からコントローラの受信機までの読取データの飛行時間を加えたものよりも少ない遅延を概して有するので、データクロックのエッジ着色は、CLKSからCLKRへの受信経路内に追加の遅延線を加えることによって果たすことができる。この追加の遅延線は、CLKRまでのCLKSのクロックエッジの飛行時間を、CLKTまでのCLKSの同一クロックエッジの飛行時間に送信機から受信機への読取データビットの飛行時間を加えた時間と、等しくまたはほぼ等しくする。
【0074】
図8は、信号の飛行時間を一致させることにより着色データを生成するシステムの一例を示す。図8のシステムでは、集積回路Bから集積回路Aにデータ信号が伝送される。データ信号内の各ビットについて、集積回路Aは、集積回路Bからビットを伝送するために使用されるクロック信号CLK内の同一クロックエッジ(または一連のクロックエッジの中の近位のクロックエッジ)に応じてビットを捕捉する。図8のシステムは、集積回路Aと集積回路Bとの間で共通でないCLK内の高周波ジッタの影響を減らしまたはなくすための、エッジが着色されたデータクロックをもたらす。
【0075】
図8のシステムは、集積回路Aと集積回路Bと(例えばコントローラICとメモリICと)を含む。集積回路Aは、受信機回路802と、クロック回路網810と、遅延回路806とを含む。遅延回路806は、調節可能な遅延または固定された遅延を有することができる。集積回路Bは、送信機回路804とクロック回路網808とを含む。
【0076】
クロック信号CLKが、集積回路Aから集積回路Bに、外部信号線S7およびクロック回路網808を介して送信機回路804の入力に伝送される。クロック信号CLKは、遅延回路806およびクロック回路網810を介して受信機回路802の入力に、集積回路Aの中でも伝送される。送信機回路804は、クロック回路網808からのクロック信号CLKに応答し、外部信号線S8を介してデータ信号を受信機回路802に伝送する。受信機回路802は、クロック回路網810からのクロック信号CLKに応答してデータ信号を捕捉する。
【0077】
外部信号線S7はTF1の遅延を有し、外部信号線S8はTF2の遅延を有する。クロック回路網810の遅延はTC1であり、クロック回路網808の遅延はTC2である。遅延回路806の遅延は、TF1+TF2+TC2−TC1に等しくなるように、またはそれとほぼ等しくなるように設定される。回路806および810によりCLKに加えられる遅延は、TF1+TF2+TC2である。外部信号線S7およびクロック回路網808によりCLKに加えられる遅延はTF1+TC2であり、送信機回路804から受信機回路802までのデータ信号の遅延はTF2である。したがって、受信機回路802までのCLKの経路内の遅延は、送信機回路804までのCLKの経路内の遅延に送信機回路804から受信機回路802までのデータ信号の遅延を加えた遅延に等しく、またはそれにおよそ等しい。
【0078】
遅延回路806は、回路804から回路802に伝送されるそれぞれのデータビットごとに、回路804内のデータビットを伝送するために使用されるCLKのクロックエッジを、回路802内のデータビットを捕捉するために使用されるCLKのクロックエッジと同じにする。その結果、送信機回路804から受信機回路802に伝送されるデータが着色され、着色することにより、データを捕捉する過程の受信機回路802に対するCLK内の高周波ジッタの悪影響が減らされる。
【0079】
図9は、受信機クロック信号の経路内に調節可能な遅延回路を追加することにより着色読取データを提供するシステムの別の一例を示す。調節可能な遅延回路の遅延は、受信機クロック信号CLKRの飛行時間を、送信クロック信号CLKTの飛行時間に読取データ信号の飛行時間を加えた時間に近づけさせ、または実質的に一致させるように設定される。その結果、コントローラ装置は、それぞれの読取データビットごとに、読取データビットを伝送するために使用されたソースクロック信号CLKSのクロックエッジ(または一連のクロックエッジの中の近位のクロックエッジ)に応じて読取データビットを捕捉する。あるいは図9のシステムは、読取データビットを伝送するために使用されるCLKS内のクロックエッジにより近いCLKS内のクロックエッジに応じて、コントローラ装置に読取データビットを捕捉させることもできる。図9のシステムは、データを捕捉する過程の高周波ジッタの悪影響を減らしまたはなくす。
【0080】
図9のコントローラ装置およびメモリ装置は、図2に関して図示し上述した、同一コンポーネントのすべてを含む。図9は、遅延回路902も含む。遅延回路902の遅延は、外部信号線S1−S2を介したCLKの飛行時間遅延に外部信号線S3−S4を介したDATAの飛行時間遅延を加え、CLKS内のエッジをCLKRに送るオンチップクロック回路網の遅延とCLKS内のエッジをCLKTに送るオンチップクロック回路網の遅延との間の任意の差を足し引きした遅延に、近づきまたはそれと実質的に一致するように選択される。遅延回路902は、調節可能な遅延または固定された遅延を有することができる。一実施形態では、遅延回路902を回路216と組み合わせてもよい。
【0081】
遅延回路902は、CLKSからCLKRまでのクロックエッジの飛行時間を、CLKSからCLKTまでのクロックエッジの飛行時間に、送信機タイミング回路202から受信機タイミング回路212までの読取データ信号内のビットの飛行時間を加えた時間と、等しくまたはほぼ等しくする。遅延回路902は、読取データビットを伝送するために送信機タイミング回路202によって使用されたCLKSのクロックエッジ(または一連のクロックエッジの中の近位のクロックエッジ)に応じて、受信機タイミング回路212にその各読取データビットを捕捉させることにより、読取データ信号を着色する。その結果、CLKS内の高周波ジッタの影響が減らされ、またはなくされる。
【0082】
図10は、信号CLKS、CLKT、RDTX、CLKR、およびRDRXについての波形の例を示すタイミング図である。図10の中の点線矢印は、クロック信号CLKS、CLKT、およびCLKR内の対応するクロックエッジを示す。例えば、図10に示すCLKSの最初の上昇エッジは、図10に示すCLKTの5番目の上昇エッジに対応する。したがって、この例では、CLKTはCLKSに比べて4クロック周期遅れている。読取データ信号RDTX内の読取データビットの一例DXが、CLKTの5番目の上昇エッジに応じて、送信機タイミング回路202によりコントローラ装置に伝送される。
【0083】
伝送されるデータビットDXが受信機に到達するための飛行時間が原因で、読取データビットの一例DXは、CLKRの8番目の上昇エッジに応じて、信号RDRXとして受信機タイミング回路212によって捕捉される。したがって、CLKRはCLKSに比べて7クロック周期遅れており、そのため、読取データビットDXを捕捉するために使用されるCLKRの上昇エッジは、CLKSの最初の上昇エッジに対応する。図10は、読取データビットDXを伝送するために送信機タイミング回路202によって使用されたCLKSの同一クロックエッジに応じて、受信機タイミング回路212が読取データビットDXを捕捉することを示す。
【0084】
図9のシステムの様々な実施形態は、様々な長さの外部信号線S1−S4を有することができる。クロック信号およびデータ信号の飛行時間が上記に記載したように着色され続けるように、遅延回路902の遅延を調節して外部信号線S1−S4の長さのばらつきを補償することができる。
【0085】
遅延回路902は、例えばコントローラ装置上の調節可能な遅延線、オフチップの伝送線、基板のトレース、またはパッケージ内の経路とすることができる。コントローラ装置上の遅延線902は、例えば電圧制御された遅延線、インダクタ−コンデンサベースの遅延回路、または可変の汎用クロックツリーとすることができる。調節可能なオフチップの伝送線902は、例えばコントローラ装置に接続する調節可能な成端点を有するタップ付き伝送線を使用して実装することができる。
【0086】
図9のシステムは、図2に関して上記に記載したように、PSIJとしてCLKRに加えられるVDD内のPSNの飛行時間が、読取データ信号の飛行時間とほぼ等しい場合、読取データ信号に関してVDDのPSNを着色させることもできる。
【0087】
位相ロックループ(PLL)または遅延ロックループ(DLL)ベースのクロック生成を利用するメモリソリューションと比較して消費電力が減らされたメモリソリューションを提供するために、本明細書に示す実施形態の例では、メモリ装置上でのクロック生成に、PLLまたはDLLを使用する必要はない。PLLは、メモリ装置に伝送される少なくとも1つのクロック信号を生成するために、コントローラ装置上に含まれる。メモリ装置は、コントローラ装置によって与えられるクロック信号を使用可能/使用不能にすることにより、低電力モードと、活性状態の高性能モードとを非常に早く切り替えることができる。
【0088】
本明細書では、ある装置の電源ノイズを1対のコモンモードの差動クロック線または信号線内に結合するために、コンデンサまたはコンデンサ/抵抗器回路網を使用する複数の実施形態を示す。代替的実施形態では、電源ノイズをコモンモードの差動信号上に結合するために、ある装置から別の装置へのノイズの投入を果たすための別のコンポーネント構成を使用する、別の回路網を使用することができる。
【0089】
図11Aは、第2の集積回路から供給される電源電圧の変動によって引き起こされる電源誘起ジッタ(PSIJ)を有するクロック信号を生成する、第1の集積回路を有するシステムの一例を示す。図11Aのシステムは、第1の集積回路Aと第2の集積回路Bとを含む。集積回路Aは、インターフェイス回路1101と、1つまたは複数のクロックバッファ回路を含むクロック網回路1103と、クロック送信機回路1105とを含む。集積回路Bは、インターフェイス回路1102と、1つまたは複数のクロックバッファ回路を含むクロック網回路1104と、クロック受信機回路1106とを含む。
【0090】
周期クロック信号CLKが、集積回路A上のクロック網回路1103およびクロック送信機回路1105に与えられる。クロック網回路1103内の1つまたは複数のクロックバッファ回路が、クロック信号CLKをクロック信号CLKAとしてインターフェイス回路1101に与える。クロック送信機回路1105は、外部導線S11を介し、クロック信号CLKをクロック信号CLK1として集積回路Bに伝送する。クロック信号CLK1は、差動シグナリングまたはシングルエンドシグナリングにより、1つまたは2つのそれぞれの導線を介して集積回路Aから集積回路Bに伝送することができる。クロック受信機回路1106は、受け取ったクロック信号CLK1から内部クロック信号CLK2を生成する。クロック信号CLK2が、クロック回路網1104に与えられる。クロック回路網1104内の1つまたは複数のクロックバッファ回路が、クロック信号CLK2をクロック信号CLKBとしてインターフェイス回路1102に与える。
【0091】
電源電圧VDDBが、クロック回路網1104に与えられる。クロック網回路1104内の1つまたは複数のクロックバッファ回路は、電源電圧VDDBから供給される電流をとる。電源電圧VDDBは、集積回路Bの中で生成されても、外部電源から集積回路Bに供給されてもよい。クロック回路網1104内のクロックバッファ回路は、クロック信号CLK2をバッファしてクロック信号CLKBを生成する。電源電圧VDDBは電源ノイズを有することがあり、その電源ノイズは、電源電圧VDDBの電源ノイズを受けて電源誘起ジッタ(PSIJ)を有するクロック信号CLKBをクロック網回路1104内のクロックバッファ回路に生成させる。
【0092】
インターフェイス回路1102は、外部導線S9を介し、インターフェイス回路1101を相手にデータを転送する。例えば、一実施形態では、インターフェイス回路1101は受信機回路を含み、インターフェイス回路1102は送信機回路を含む。この実施形態では、インターフェイス回路1102内の送信機回路が、インターフェイス回路1101内の受信機回路にデータ信号を伝送する。インターフェイス回路1102は、クロック信号CLKBを基準にしてデータを同期的に出力する。インターフェイス回路1101は、クロック信号CLKAを基準にしてデータを同期的に受け取る。
【0093】
別の実施形態によれば、インターフェイス回路1101は送信機回路を含み、インターフェイス回路1102は受信機回路を含む。この実施形態では、インターフェイス回路1101内の送信機回路が、インターフェイス回路1102内の受信機回路にデータ信号を伝送する。インターフェイス回路1101は、クロック信号CLKAを基準にしてデータを同期的に出力する。インターフェイス回路1102は、クロック信号CLKBを基準にしてデータを同期的に受け取る。
【0094】
データ信号は、外部導線S9を介して集積回路Aと集積回路Bとの間で伝送される。データ信号は、差動シグナリングまたはシングルエンドシグナリングにより、1つまたは2つのそれぞれの導線を介して集積回路Aと集積回路Bとの間で伝送することができる。インターフェイス回路1101および1102のそれぞれの中の内部バッファ回路が、インターフェイス回路1101および1102と外部ピンとの間でデータ信号を送る。
【0095】
電源電圧VDDBが、インターフェイス回路1102に供給される。インターフェイス回路1101は、集積回路Aの中で生成され、または外部電源から集積回路Aに供給される別の電源電圧VDDAを受け取る。
【0096】
電源電圧VDDBが、外部導線S10を介し、集積回路Bから集積回路Aに供給される。電源電圧VDDBは、集積回路Aの中のクロック網回路1103に供給される。クロック回路網1103内の1つまたは複数のクロックバッファ回路は、クロック信号CLKをバッファしてクロック信号CLKAを生成する。クロック回路網1103内の1つまたは複数のクロックバッファ回路は、電源電圧VDDBから供給される電流をとる。電源電圧VDDBは電源ノイズを有することがあり、その電源ノイズは、電源誘起ジッタ(PSIJ)を有するクロック信号CLKAをクロック網回路1103内のクロックバッファ回路に生成させる。クロック回路網1103内のクロックバッファ回路のうちの1つまたは複数が、VDDAなどの別の電源電圧を受け取ってもよい。
【0097】
クロック回路網1103が電源電圧VDDB内の電源ノイズに基づいてCLKA内に生成するPSIJは、クロック回路網1104がVDDB内の電源ノイズに基づいてCLKB内に生成するPSIJと実質的に一致する。図11Aのシステムでは、集積回路Aおよび集積回路Bの中のPSIJが、特定の電源ノイズ周波数範囲内で実質的に同様にクロック信号CLKAおよびCLKBに影響を及ぼす。その結果、CLKAおよびCLKB内の任意のPSIJの影響力が軽減される。さらに、インターフェイス回路1101または1102の、PSIJを有するデータ信号を導線S9上で捕捉する能力が改善される。一実施形態によれば、クロック回路網1104は、クロック回路網1103がCLKA内に発生させる遅延に等しい遅延をCLKB内に発生させる。
【0098】
図11Bは、第2の集積回路Bから供給される第2の電源電圧を使用して生成される第1の電源電圧に基づく電源誘起ジッタを有するクロック信号を生成する、第1の集積回路Aを有するシステムの一例を示す。集積回路Aは、インターフェイス回路1101と、クロック網回路1103と、クロック送信機回路1105と、調整回路1110とを含む。集積回路Bは、インターフェイス回路1102と、クロック網回路1104と、クロック受信機回路1106とを含む。
【0099】
図11Bの実施形態では、電源電圧VDDBが、外部導線S10を介して集積回路Bから調整回路1110に供給される。調整回路1110は、例えばDC−DCコンバータ回路や別の種類の調整回路とすることができる。調整回路1110は、集積回路Bから受け取る電源電圧VDDBから供給される電流を使用し、出力電源電圧VDDBAを生成する。調整回路1110は、VDDB内の電源ノイズに一致する電源ノイズを電源電圧VDDBA内に生成する。調整器1110は、VDDBからVDDBAに、システム内の有意の電源ノイズのほとんどまたはすべてを通すノイズ帯域幅を有するように選択される。
【0100】
図11Bの実施形態では、集積回路Aおよび集積回路Bは別の電源電圧を使用することができる。クロック回路網1103がVDDBよりも小さい電源電圧を必要とする場合、調整回路1110が電源電圧VDDBよりも低い電源電圧VDDBAを生成する。クロック回路網1103がVDDBよりも大きい電源電圧を必要とする場合、調整回路1110が電源電圧VDDBよりも高い電源電圧VDDBAを生成する。あるいは、調整回路1110は、電源電圧VDDBに等しい電源電圧VDDBAを生成してもよい。
【0101】
電源電圧VDDBAは、集積回路Aの中のクロック回路網1103に与えられる。クロック回路網1103内の1つまたは複数のクロックバッファ回路は、電源電圧VDDBAから供給される電流をとる。クロック回路網1103内のクロックバッファ回路は、クロック信号CLKをバッファしてクロック信号CLKAを生成する。クロック回路網1103は、VDDAなどの別の電源電圧を受け取るクロックバッファ回路を有してもよい。
【0102】
図11Bの実施形態では、クロック回路網1103が電源電圧VDDBA内の電源ノイズに基づいてCLKA内に生成する電源誘起ジッタ(PSIJ)が、クロック回路網1104がVDDB内の電源ノイズに基づいてCLKB内に生成するPSIJと実質的に一致する。
【0103】
図11Bのシステムでは、電源電圧VDDBAおよびVDDB内の電源ノイズが、特定の電源ノイズ周波数範囲内で実質的に同様にクロック信号CLKAおよびCLKBに影響を及ぼす。その結果、CLKAおよびCLKB内の任意のPSIJの影響力が軽減され、ジッタをその周波数範囲内で実質的に同様にすることによりPSIJのタイミングロスが低減されるので、インターフェイス回路1101または1102の、PSIJを有するデータ信号を捕捉する能力が改善される。
【0104】
図12Aは、第2の集積回路Aから供給される電源電圧に基づく電源誘起ジッタを有するクロック信号を生成する、第1の集積回路Bを有するシステムの別の一例を示す。集積回路Aは、インターフェイス回路1101と、クロック網回路1103と、クロック送信機回路1105とを含む。集積回路Bは、インターフェイス回路1102と、クロック網回路1104と、クロック受信機回路1106とを含む。
【0105】
電源電圧VDDAが、インターフェイス回路1101およびクロック回路網1103に供給される。電源電圧VDDAは、集積回路Aの中で生成されても、外部電源から集積回路Aに供給されてもよい。クロック回路網1103内の1つまたは複数のクロックバッファ回路は、電源電圧VDDAから供給される電流をとる。電源電圧VDDAは電源ノイズを有することがあり、その電源ノイズは、クロック信号CLKA内の電源誘起ジッタ(PSIJ)をクロック回路網1103内のクロックバッファ回路に生成させる。
【0106】
電源電圧VDDBが、インターフェイス回路1102に供給される。電源電圧VDDBは、集積回路Bの中で生成されても、外部電源から集積回路Bに供給されてもよい。
【0107】
電源電圧VDDAが、外部導線S12を介し、集積回路Aから集積回路Bに供給される。電源電圧VDDAは、集積回路Bの中のクロック回路網1104に供給される。クロック信号CLK2をバッファしてクロック信号CLKBを生成する、クロック回路網1104内のクロックバッファ回路のうちの1つまたは複数が、電源電圧VDDAから供給される電流をとる。クロック回路網1104は、別の電源電圧を受け取る1つまたは複数のクロックバッファ回路を有してもよい。
【0108】
図12Aでは、クロック回路網1104が電源電圧VDDA内の電源ノイズに基づいてCLKB内に生成するPSIJが、クロック回路網1103がVDDA内の電源ノイズに基づいてCLKA内に生成するPSIJと実質的に一致する。集積回路Aおよび集積回路Bの中のPSIJが、特定の電源ノイズ周波数範囲内で実質的に同様にクロック信号CLKAおよびCLKBに影響を及ぼす。その結果、CLKAおよびCLKB内の任意のPSIJの影響力が低減され、このことは、図11Aおよび図11Bの技法と同様に、PSIJを実質的に同様にすることにより、インターフェイス回路1101または1102の、PSIJを有するデータ信号を導線S9上で正確に捕捉する能力を改善する。
【0109】
図12Bは、第2の集積回路Aから供給される第2の電源電圧を使用して生成される第1の電源電圧に基づく電源誘起ジッタを有するクロック信号を生成する、第1の集積回路Bを有するシステムの別の一例を示す。集積回路Aは、インターフェイス回路1101と、クロック網回路1103と、クロック送信機回路1105とを含む。集積回路Bは、インターフェイス回路1102と、クロック網回路1104と、クロック受信機回路1106と、調整回路1201とを含む。
【0110】
図12Bの実施形態では、電源電圧VDDAが、外部導線S12を介して集積回路Aから調整回路1201に供給される。調整回路1201は、例えばDC−DCコンバータ回路や別の種類の調整回路とすることができる。調整回路1201は、電源電圧VDDAから供給される電流を使用し、出力電源電圧VDDABを生成する。調整回路1201は、VDDA内の電源ノイズに一致する電源ノイズを電源電圧VDDAB内に生成させる。調整器1201は、対象となるシステムの電源ノイズ周波数範囲内で、VDDA内の電源ノイズのほとんどまたはすべてをVDDABに通すノイズ帯域幅を有するように選択される。調整回路1201は、電源電圧VDDAよりも大きい、VDDAよりも小さい、またはVDDAに等しい電源電圧VDDABを生成することができる。
【0111】
電源電圧VDDABが、クロック回路網1104に供給される。クロック信号CLK2をバッファしてクロック信号CLKBを生成する、クロック回路網1104内のクロックバッファ回路のうちの1つまたは複数が、電源電圧VDDABから供給される電流をとる。
【0112】
図12Bでは、クロック回路網1104が電源電圧VDDAB内の電源ノイズに基づいてCLKB内に生成するPSIJが、クロック回路網1103がVDDA内の電源ノイズに基づいてCLKA内に生成するPSIJと実質的に一致する。図12Bのシステムでは、電源電圧VDDABおよびVDDA内の電源ノイズが、特定の電源ノイズ周波数範囲内で実質的に同様にクロック信号CLKAおよびCLKBに影響を及ぼす。その結果、CLKAおよびCLKB内の任意のPSIJの影響力が軽減され、インターフェイス回路1101または1102の、PSIJを有するデータ信号を導線S9上で捕捉する能力が改善される。
【0113】
図13Aは、両方の集積回路にとって外部の電源から供給される共通の電源電圧に基づく電源誘起ジッタを有するクロック信号をそれぞれ生成する、2つの集積回路Aおよび集積回路Bを有するシステムの一例を示す。集積回路Aは、インターフェイス回路1101と、クロック網回路1103と、クロック送信機回路1105とを含む。集積回路Bは、インターフェイス回路1102と、クロック網回路1104と、クロック受信機回路1106とを含む。
【0114】
インターフェイス回路1101は電源電圧VDDAを受け取り、インターフェイス回路1102は電源電圧VDDBを受け取る。電源電圧VDDCOMが、集積回路Aおよび集積回路Bにとって外部の電源によって生成される。図13Aに示すように、電源電圧VDDCOMが、外部導線S13を介して集積回路Aおよび集積回路Bの両方に供給される。
【0115】
クロック信号CLKをバッファしてクロック信号CLKAを生成する、クロック回路網1103内のクロックバッファ回路のうちの1つまたは複数が、電源電圧VDDCOMから供給される電流をとる。クロック信号CLK2をバッファしてクロック信号CLKBを生成する、クロック回路網1104内のクロックバッファ回路のうちの1つまたは複数が、電源電圧VDDCOMから供給される電流をとる。
【0116】
電源電圧VDDCOMが電源ノイズを有する場合、クロック回路網1103は、VDDCOM内の任意の電源ノイズに基づくPSIJを有するクロック信号CLKAを生成し、クロック回路網1104は、VDDCOM内の任意の電源ノイズに基づくPSIJを有するクロック信号CLKBを生成する。図13Aでは、クロック回路網1104が電源電圧VDDCOM内の電源ノイズに基づいてCLKB内に生成するPSIJが、クロック回路網1103がVDDCOM内の電源ノイズに基づいてCLKA内に生成するPSIJと実質的に一致する。図13Aでは、電源電圧VDDCOM内の電源ノイズが、特定の電源ノイズ周波数範囲内で実質的に同様にクロック信号CLKAおよびCLKBに影響を及ぼす。
【0117】
図13Bは、外部電源から供給される電源電圧を使用して生成される電源電圧に基づく電源誘起ジッタを有するクロック信号を生成する集積回路を有するシステムの一例を示す。図13Bのシステムは、集積回路Aと集積回路Bとを含む。集積回路Aは、インターフェイス回路1101と、クロック網回路1103と、クロック送信機回路1105と、調整回路1301とを含む。集積回路Bは、インターフェイス回路1102と、クロック網回路1104と、クロック受信機回路1106とを含む。
【0118】
図13Bの実施形態では、電源電圧VDDCOMが、集積回路Aおよび集積回路Bにとって外部の電源から、外部導線S13を介して集積回路Aおよび集積回路Bに供給される。VDDCOMは、調整回路1301の入力に供給される。調整回路1301は、電源電圧VDDCOMから供給される電流を使用し、出力電源電圧VDDCOMAを生成する。VDDCOMが電源ノイズを含む場合、調整回路1301は、システムの電源ノイズ周波数範囲内でVDDCOM内の電源ノイズに実質的に一致する電源ノイズを電源電圧VDDCOMA内に生成する。調整器1301は、対象となるシステムの電源ノイズ周波数範囲内で、VDDCOM内の電源ノイズのほとんどまたはすべてをVDDCOMAに通すノイズ帯域幅を有するように選択される。調整回路1301は、電源電圧VDDCOMよりも大きい、VDDCOMよりも小さい、またはVDDCOMに等しい電源電圧VDDCOMAを生成することができる。
【0119】
電源電圧VDDCOMAは、クロック回路網1103に供給される。クロック信号CLKをバッファしてクロック信号CLKAを生成する、クロック回路網1103内のクロックバッファ回路のうちの1つまたは複数が、電源電圧VDDCOMAから供給される電流をとる。
【0120】
電源電圧VDDCOMは、クロック回路網1104にも供給される。クロック信号CLK2をバッファしてクロック信号CLKBを生成する、クロック回路網1104内のクロックバッファ回路のうちの1つまたは複数が、電源電圧VDDCOMから供給される電流をとる。
【0121】
図13Bでは、クロック回路網1104が電源電圧VDDCOM内の電源ノイズに基づいてCLKB内に生成するPSIJが、クロック回路網1103がVDDCOMA内の電源ノイズに基づいてCLKA内に生成するPSIJと実質的に一致する。図13Bでは、電源電圧VDDCOMおよびVDDCOMA内の電源ノイズが、特定の電源ノイズ周波数範囲内で実質的に同様にクロック信号CLKAおよびCLKBに影響を及ぼす。
【0122】
図13Cは、外部電源から供給される電源電圧を使用して生成される電源電圧に基づく電源誘起ジッタを有するクロック信号を生成する集積回路を有するシステムの別の一例を示す。図13Cのシステムは、集積回路Aと集積回路Bとを含む。集積回路Aは、インターフェイス回路1101と、クロック網回路1103と、クロック送信機回路1105とを含む。集積回路Bは、インターフェイス回路1102と、クロック網回路1104と、クロック受信機回路1106と、調整回路1302とを含む。
【0123】
図13Cの実施形態では、VDDCOMが調整回路1302の入力に供給される。調整回路1302は、電源電圧VDDCOMから供給される電流を使用し、出力電源電圧VDDCOMBを生成する。VDDCOMが電源ノイズを含む場合、調整回路1302は、VDDCOM内の電源ノイズに一致する電源ノイズを電源電圧VDDCOMB内に生成する。調整器1302は、対象となるシステムの電源ノイズ周波数範囲内で、VDDCOM内の電源ノイズのほとんどまたはすべてをVDDCOMBに通すノイズ帯域幅を有するように選択される。調整回路1302は、電源電圧VDDCOMよりも大きい、VDDCOMよりも小さい、またはVDDCOMに等しい電源電圧VDDCOMBを生成することができる。
【0124】
電源電圧VDDCOMは、クロック回路網1103に供給される。クロック信号CLKをバッファしてクロック信号CLKAを生成する、クロック回路網1103内のクロックバッファ回路のうちの1つまたは複数が、電源電圧VDDCOMから供給される電流をとる。
【0125】
電源電圧VDDCOMBは、クロック回路網1104に供給される。クロック信号CLK2をバッファしてクロック信号CLKBを生成する、クロック回路網1104内のクロックバッファ回路のうちの1つまたは複数が、電源電圧VDDCOMBから供給される電流をとる。
【0126】
図13Cでは、クロック回路網1104が電源電圧VDDCOMB内の電源ノイズに基づいてCLKB内に生成するPSIJが、クロック回路網1103がVDDCOM内の電源ノイズに基づいてCLKA内に生成するPSIJと実質的に一致する。図13Cでは、電源電圧VDDCOMおよびVDDCOMB内の電源ノイズが、特定の電源ノイズ周波数範囲内で実質的に同様にクロック信号CLKAおよびCLKBに影響を及ぼす。
【0127】
図14は、他方の集積回路から供給される電源電圧に基づくPSIJを有するクロック信号をそれぞれ生成する、2つの集積回路を有するシステムの一例を示す。図14のシステムは、集積回路Aと集積回路Bとを含む。集積回路Aは、インターフェイス回路1101と、クロック網回路1103と、クロック送信機回路1105とを含む。集積回路Bは、インターフェイス回路1102と、クロック網回路1104と、クロック受信機回路1106とを含む。
【0128】
電源電圧VDDAが集積回路Aの中で生成され、または外部電源から集積回路Aに供給される。電源電圧VDDAは、クロック回路網1103内のクロックバッファ回路1103Bに供給される。電源電圧VDDAは、外部導線S15を介して集積回路Bにも供給される。電源電圧VDDAは、クロック回路網1104内のクロックバッファ回路1104Bに供給される。
【0129】
電源電圧VDDBが集積回路Bの中で生成され、または外部電源から集積回路Bに供給される。電源電圧VDDBは、クロック回路網1104内のクロックバッファ回路1104Aに供給される。電源電圧VDDBは、外部導線S14を介して集積回路Aにも供給される。電源電圧VDDBは、クロック回路網1103内のクロックバッファ回路1103Aに供給される。
【0130】
クロックバッファ回路1103A−1103Bは、クロック信号CLKをバッファしてクロック信号CLKAを生成する。クロックバッファ回路1103Aは、電源電圧VDDBから供給される電流をとり、クロックバッファ回路1103Bは、電源電圧VDDAから供給される電流をとる。クロック回路網1103は、電源電圧VDDAおよびVDDB内の電源ノイズに基づくPSIJをクロック信号CLKAに加える。クロック回路網1103は、図14には不図示の追加のクロックバッファ回路および他の回路を有してもよい。
【0131】
クロックバッファ回路1104A−1104Bは、クロック信号CLK2をバッファしてクロック信号CLKBを生成する。クロックバッファ回路1104Aは、電源電圧VDDBから供給される電流をとり、クロックバッファ回路1104Bは、電源電圧VDDAから供給される電流をとる。クロック回路網1104は、電源電圧VDDAおよびVDDB内の電源ノイズに基づくPSIJをクロック信号CLKBに加える。クロック回路網1104は、図14には不図示の追加のクロックバッファ回路および他の回路を有してもよい。
【0132】
図14では、クロック回路網1104が電源電圧VDDAおよびVDDB内の電源ノイズに基づいてCLKB内に生成するPSIJが、クロック回路網1103がVDDAおよびVDDB内の電源ノイズに基づいてCLKA内に生成するPSIJと実質的に一致する。図14では、電源電圧VDDAおよびVDDB内の電源ノイズが、特定の電源ノイズ周波数範囲内で実質的に同様にクロック信号CLKAおよびCLKBに影響を及ぼす。
【0133】
クロックのバッファリングおよび分配に使用するとき、2つの集積回路装置上の電源ノイズが(伝送の周波数限界の範囲内で)実質的に共有されることを前提として代替的実施形態を実装し、それにより、2つの集積回路装置間でジッタのかなりの部分を同様にすることにより、PSIJのシステム影響を最小限にすることができる。そのような代替的実施形態は、(例えばオフチップのクロックバッファを使用した)2つの集積回路装置間のクロック分配等のための代替的技法を含むことができる。
【0134】
例示的実施形態についての上記の説明は、例証および説明目的で示した。上記の説明は、網羅的であること、または本明細書に開示した例に限定されることを意図するものではない。場合によっては、諸実施形態の特定の特徴を、記載の他の特徴を対応して使用することなしに用いることができる。特許請求の範囲から逸脱することなく、上記の教示に照らして多くの修正形態、代用形態、および改変形態が可能である。
【技術分野】
【0001】
技術分野
本開示は電子回路に関し、より詳細には、クロック信号を調節してノイズを補償する技法に関する。
【背景技術】
【0002】
背景
同期メモリシステムにおけるクロックアーキテクチャなど、集積回路装置のクロッキングは、内部的に集積回路装置に分配され、かつ集積回路装置全体にわたって分配されるクロック信号をもたらす。クロック信号がクロックバッファを介して伝送されるとき、そのクロック信号は、クロックバッファが受け取る電源電圧上の電源ノイズの影響を受ける。電源ノイズ(PSN)は、バッファされるとき、電源誘起ジッタ(PSIJ)をクロック信号内にもたらすことがある。メモリ装置から読取データを伝送する時間を決めるクロック信号の中のPSIJは、コントローラ装置が自らのクロック信号を使ってその読取データを捕捉するときに悪影響を有することがある。
【図面の簡単な説明】
【0003】
【図1】第2の集積回路内で生成される電源ノイズ(PSN)に基づき、クロック信号内に実質的に一致する電源誘起ジッタ(PSIJ)を生成する第1の集積回路を有するシステムの一例を示す図である。
【図2】メモリ装置内で生成されるPSNに基づき、受信機クロック信号内にPSIJを生成するコントローラ装置を有するシステムの一例を示す図である。
【図3】メモリ装置内の電源ノイズ(PSN)から接地電圧ノイズ(GVN)を引くことに基づき、受信機クロック信号内にPSIJを生成するコントローラ装置を有するシステムの一例を示す図である。
【図4】メモリ装置内で生成されるPSNからGVNを引くことに基づき、受信機クロック信号内にPSIJを生成するコントローラ装置を有するシステムの別の一例を示す図である。
【図5】メモリ装置内で生成されるPSNからGVNを引くことに基づき、受信機クロック信号内にPSIJを生成するコントローラ装置を有するシステムのさらに別の一例を示す図である。
【図6】メモリ装置内のPSNに基づき、受信機クロック信号内にPSIJを生成するコントローラ装置を有するシステムの別の一例を示す図である。
【図7】メモリ装置内のPSNに基づき、送信クロック信号内にPSIJを生成するコントローラ装置を有するシステムの一例を示す図である。
【図8】信号の飛行時間を一致させることにより着色データを生成するシステムの一例を示す図である。
【図9】受信機クロック信号の経路内に調節可能な遅延回路を追加することにより着色読取データを提供するシステムの別の一例を示す図である。
【図10】図9に示す信号の一部についての波形の例を示すタイミング図である。
【図11A】第2の集積回路から供給される電源電圧に基づく電源誘起ジッタ(PSIJ)を有するクロック信号を生成する、第1の集積回路を有するシステムの一例を示す図である。
【図11B】第2の集積回路から供給される第2の電源電圧を使用して生成される第1の電源電圧に基づく電源誘起ジッタを有するクロック信号を生成する、第1の集積回路を有するシステムの一例を示す図である。
【図12A】第2の集積回路から供給される電源電圧に基づく電源誘起ジッタを有するクロック信号を生成する、第1の集積回路を有するシステムの別の一例を示す図である。
【図12B】第2の集積回路から供給される第2の電源電圧を使用して生成される第1の電源電圧に基づく電源誘起ジッタを有するクロック信号を生成する、第1の集積回路を有するシステムの別の一例を示す図である。
【図13A】両方の集積回路にとって外部の電源から供給される共通の電源電圧に基づく電源誘起ジッタを有するクロック信号をそれぞれ生成する、2つの集積回路を有するシステムの一例を示す図である。
【図13B】外部電源から供給される電源電圧を使用して生成される電源電圧に基づく電源誘起ジッタを有するクロック信号を生成する集積回路を有するシステムの一例を示す図である。
【図13C】外部電源から供給される電源電圧を使用して生成される電源電圧に基づく電源誘起ジッタを有するクロック信号を生成する集積回路を有するシステムの別の一例を示す図である。
【図14】他方の集積回路から供給される電源電圧に基づくPSIJを有するクロック信号をそれぞれ生成する、2つの集積回路を有するシステムの一例を示す図である。
【発明を実施するための形態】
【0004】
詳細な説明
以下により詳細に記載する実施形態によれば、第2の集積回路から第1の集積回路に電源ノイズ情報が伝送される。この電源ノイズ情報は、第1の集積回路上の第1のクロック信号内に補償電源誘起ジッタ(PSIJ)を生成するために使用し、その補償電源誘起ジッタは、2つのクロック信号間の相対的ジッタを低減するために、第2の集積回路上の第2のクロック信号内のPSIJをたどる。第1のクロック信号は第1のインターフェイス回路をクロック制御し、第2のクロック信号は第2のインターフェイス回路をクロック制御する。
【0005】
一実施形態によれば、第2の集積回路からビットを伝送するために使用するクロック信号内の同一クロックエッジ(または一連のクロックエッジの中の近位のクロックエッジ)に応じてデータ信号内の各ビットを第1の集積回路に捕捉させるために、クロック信号に遅延が加えられる。この実施形態は、エッジが着色された(edge-colored)クロック信号を提供して、第1の集積回路と第2の集積回路との間で高周波ジッタを共通にすることにより、第1の集積回路と第2の集積回路との間のデータ伝送における高周波ジッタの影響を減らしまたはなくす。
【0006】
本明細書に示す実施形態の例では、システムが少なくとも2つの集積回路(IC)装置を含む。例えば、第1のIC装置は、少なくとも第2のIC装置、例えば同期集積回路メモリ装置の動作を制御するメモリコントローラとすることができる。この第1の装置は、調節可能な遅延回路を有する。その調節可能な遅延回路は、第1のクロック信号を遅延させて、第1の装置内の第1のインターフェイス回路に遅延クロック信号を与える。第2の装置内の第2のインターフェイス回路は、第3のクロック信号に応答して第1のインターフェイス回路を相手にデータを転送する。第2の装置内の検知回路が、第2の装置内の電源ノイズ(PSN)に基づいて変化するノイズ信号を第1の装置に与える。第1の装置内の調節可能な遅延回路は、そのノイズ信号に基づいて遅延クロック信号の遅延を調節して、第2の装置内のクロックバッファが第3のクロック信号内に生成する電源誘起ジッタ(PSIJ)に相関し、一致するPSIJを遅延クロック信号内に生成する。第2の装置内の電源ノイズに基づいて遅延クロック信号の遅延を調節することにより、データとそのデータをクロック制御するために使用する遅延クロック信号との間のタイミング関係に、より少ない相対的クロックジッタを被らせる。相対的ジッタを減らすことは、十分低いビット誤り率でデータを受信できなくなるまで高周波クロッキングを利用できるようにし得るので、そのように遅延クロック信号の遅延を調節することは、より速いデータ転送速度で、インターフェイス回路間でデータを転送することも可能にする。
【0007】
本明細書に示す他の実施形態によれば、第1の集積回路上の第1のクロック信号内に補償電源誘起ジッタ(PSIJ)を生成するために電源ノイズ情報が使用され、その補償電源誘起ジッタは、2つのクロック信号間の相対的ジッタを低減するために、第2の集積回路上の第2のクロック信号内のPSIJをたどる。電源ノイズを有する電源電圧は、例えば第1の集積回路から第2の集積回路に与えられる。あるいは、電源ノイズを有する電源電圧は、外部電源から第1の集積回路および第2の集積回路に与えられる。この電源電圧は、第1の集積回路内で第1のクロック信号を生成する回路に給電するために使用される。この電源電圧は、第2の集積回路内で第2のクロック信号を生成する回路に給電するためにも使用される。第1のクロック信号は第1のインターフェイス回路をクロック制御し、第2のクロック信号は第2のインターフェイス回路をクロック制御する。
【0008】
図1は、第2の集積回路内で生成される電源ノイズに基づき、第1の集積回路内のクロック信号内に補償PSIJを生成するシステムの一例を示す。図1のシステムは、第1の集積回路Aと第2の集積回路Bとを含む。集積回路Aは、インターフェイス回路102と調節可能な遅延回路106とを含む。集積回路Bは、インターフェイス回路104と、クロックバッファ105と、電源ノイズ検知回路108とを含む。
【0009】
インターフェイス回路102は、インターフェイス回路104を相手にデータを転送する。例えば、一実施形態では、インターフェイス回路102は受信機回路を含み、インターフェイス回路104は送信機回路を含む。1組の共通の信号線上の双方向インターフェイスを得るために、インターフェイス回路102は送信機回路を含むこともでき、インターフェイス回路104は受信機回路を含むことができる。
【0010】
この実施形態では、クロックバッファ105が、クロック信号CLKBを、バッファ済みクロック信号CLKBXとしてインターフェイス回路104に送る。クロックバッファ105は、集積回路Bの中の電源電圧VDDから給電される。電源電圧VDDは、CLKBX内の電源誘起ジッタ(PSIJ)をバッファ105に引き起こさせる電源ノイズを有することがある。
【0011】
電源ノイズ検知回路108も、集積回路Bの中で電源電圧VDDを得る。電源ノイズ検知回路108は、電源電圧VDD内の電源ノイズ(PSN)に基づいて変化するノイズ信号VPSNを生成する。ノイズ信号VPSNは、調節可能な遅延回路106の制御入力に伝送される。
【0012】
調節可能な遅延回路106は、集積回路A上でクロック信号CLKを遅延させて、インターフェイス回路102をクロック制御する遅延クロック信号CLKDを生成する。調節可能な遅延回路106は、ノイズ信号VPSN内の変動に基づき、遅延クロック信号CLKDに与える遅延を変える。調節可能な遅延回路106は、ノイズ信号VPSNに基づいてCLKDの遅延を調節して、クロックバッファ105がCLKBX内に生成する電源誘起ジッタ(PSIJ)と実質的に一致するPSIJをCLKD内に生成する。その結果、集積回路Bの中のPSNがクロック信号CLKDおよびCLKBXに実質的に同様に影響し、CLKBXに対する任意のPSIJの影響力、およびPSIJを有するデータを集積回路Bから受け取るインターフェイス回路102の能力を軽減する。
【0013】
図2は、メモリ装置によって与えられる電源ノイズ(PSN)情報に基づき、コントローラ装置内で生成されるクロック信号内に補償PSIJを生成するシステムの一例を示す。一実施形態では、PSN情報は、差動クロック信号のコモンモード電圧を変調することによりメモリ装置からコントローラ装置に伝送される。コントローラ装置は、メモリ装置内で生成されるPSNに基づき、受信機クロック信号の遅延を調節する。コントローラ装置は、追加のピンを使用することなしに、ある周波数範囲内でメモリ装置上の送信クロック信号が被ったPSIJに実質的に一致するジッタを、受信機クロック信号内に引き起こす。その結果、図2のシステムは、メモリ装置上に電源ノイズおよびPSIJがあるにもかかわらず、データと受信機クロック信号との間のタイミングを理想値により近づける。
【0014】
一実施形態では、図2のシステムは、コントローラ集積回路(IC)装置とメモリ集積回路(IC)装置とを含む。メモリIC装置は、送信機タイミング回路202と、ドライバ回路204と、ピン206A−206Bおよび236A−236Bと、抵抗器238および240と、コンデンサ242と、受信機回路244と、クロックバッファ246とを含む。コントローラIC装置は、タイミング回路212と、受信機回路210と、ピン208A−208Bおよび234A−234Bと、クロックバッファ214と、調節可能な遅延回路216と、可変利得増幅器218と、低域フィルタ(LPF)220と、抵抗器222および224と、クロック信号源226と、ドライバ回路232とを含む。
【0015】
クロック信号源226は、ドライバ回路232および調節可能な遅延回路216の入力に伝送される、デジタル周期クロック信号CLKSを生成する。一実施形態では、ドライバ回路232が、そのクロック信号を差動クロック信号CLKとしてピン234A−234Bを介してコントローラICの外部に伝送する。次いでその差動クロック信号CLKは、外部信号線S1−S2上で伝えられ、ピン236A−236Bを介してメモリICによって受け取られる。メモリICは、差動ピン236A−236Bを使用して差動クロック信号CLKを受け取るための受信機回路244を含む。受信機回路244は、受け取った差動クロック信号CLKから、クロックバッファ246に与えられる内部クロック信号CLK1を生成する。クロックバッファ246は、CLK1を送信クロック信号CLKTとして送信機タイミング回路202のクロック入力に送る。クロックバッファ246は、電源電圧VDD内のPSNによってもたらされるPSIJをCLKT内に生成する。内部クロック信号CLK1は、差動線を使用して、またはシングルエンド手法を使用してメモリIC上に分配することができる。
【0016】
一実施形態では、クロック信号CLKTに応答し、送信機タイミング回路202が読取データ信号RDTXをドライバ回路204の入力に伝送する。ドライバ回路204は、その読取データ信号RDTXを差動読取データ信号DATAとしてピン206A−206Bを介してメモリICの外部に送る。次いでその読取データ信号DATAは、外部信号線S3−S4によって伝送され、ピン208A−208Bを介してコントローラICによって受け取られる。別の実施形態では、ドライバ204が、読取データ信号をシングルエンド方式で単一の信号線を介して提供する。単純にするために、この実施形態では信号線S3およびS4を単方向であるものとして示し、コントローラICおよびメモリICの両方に送信回路および受信回路の両方を組み込むことにより、双方向であるものとして設計することもできる。
【0017】
受信機回路210が、ピン208A−208Bにおいて読取データ信号DATAを受け取る。受信機回路210は、その読取データ信号をタイミング回路212の入力に送る。タイミング回路212は、受信機クロック信号CLKRに応答して読取データ信号を出力して、読取データ信号RDRXを生成する。タイミング回路212は、例えばフリップフロップ回路、ラッチ回路、またはサンプラ回路とすることができる。
【0018】
抵抗器240がピン236Aに結合され、抵抗器238がピン236Bに結合される。抵抗器238および240は、コンデンサ242を介してメモリIC内の電源電圧VDDにAC結合される。抵抗器238および240は同じ抵抗値を有する。電源電圧VDDは、受信機回路244およびクロックバッファ回路246に電荷を供給する電源電圧と同じである。代替的実施形態では、メモリ装置からコモンモードの差動クロックチャネルに電源電圧VDDを結合するために、抵抗器分圧回路網や他の技法を使用することなど、他の方法を使用することができる。
【0019】
コンデンサ242ならびに抵抗器238および240は、メモリIC上で電源電圧VDD内の電源ノイズを検知する検知回路である。一実施形態では、この検知回路は、差動クロック信号CLKのコモンモード電圧により、ピン236A−236Bから、ピン234A−234Bにバックチャネル技法で電源電圧VDDの電源ノイズ情報を伝送させる。差動クロック信号CLKのコモンモード電圧は、電源電圧VDD内の電源ノイズに基づいて変化する。
【0020】
一実施形態では、抵抗器222および224は、ピン234Aおよび234Bにおける電圧信号を平均して、低域フィルタ220の入力部における(すなわちノード221における)差動クロック信号CLKのコモンモード電圧VCM,CLKを抽出する平均化回路である。抵抗器222および224は同じ抵抗値を有する。低域フィルタ220は、可変利得増幅器218の第1の入力への出力電圧信号として、VCM,CLKの低周波成分しか通さない。限定することを意図しない一例として、低域フィルタ220は、約500MHzの遮断周波数を有することができる。低域フィルタ220は、(例えばクロストークによる)受け取った電源ノイズ信号の任意の高周波成分をフィルタにかけて除去する。
【0021】
可変利得増幅器218は、低域フィルタ220の出力電圧信号と基準電圧信号VREFとの間の差を増幅して出力制御電圧信号VCLを生成する。増幅器218は、VCM,CLK内に存在する電源ノイズの任意の減衰を補償することができる。増幅器218は、利得制御信号VGに基づいて設定される可変利得を有する。
【0022】
増幅器218の出力制御電圧信号VCLは、調節可能な遅延回路216に伝送される。調節可能な遅延回路216は、例えば電圧制御遅延線(VCDL)とすることができる。調節可能な遅延回路216は、クロック信号CLKSを遅延させて遅延クロック信号CLKDを生成する。
【0023】
CLKSに関連して調節可能な遅延回路216がCLKDに与える遅延は、制御電圧信号VCLによって決定される可変遅延である。増幅器218は、VCM,CLKの低周波成分、要するにメモリ装置のVDDの変化に基づいてVCLを調節する。VCLの変化は、CLKSに関連してCLKDに与える遅延を遅延回路216に変えさせる。クロックバッファ214は、CLKDを受信機クロック信号CLKRとして回路212のクロック入力に送る。
【0024】
バッファ214および調節可能な遅延回路216からなるクロックバッファチェーンの最初に調節可能な遅延回路216を置くことにより、調節可能な遅延回路216は、少量の電力を消費する比較的小さな遅延線とすることができる。また、調節可能な遅延回路216を小さなサイズに保つことにより、増幅器218および調節可能な遅延回路216からなる調整器は、比較的高帯域幅を有することができる。
【0025】
一実施形態では、増幅器218および調節可能な遅延回路216は、クロックバッファ246の電圧−時間変換機能(function)に実質的に一致する電圧−時間変換機能を有するように調節される。クロックバッファ246の電圧−時間変換機能は、VDD内のPSNに応じてCLKT内に生成されるPSIJを参照する。回路216および218の電圧−時間変換機能は、VDD内のPSNに応じてCLKD内に生成されるPSIJを参照する。増幅器218および調節可能な遅延回路216の変換機能は、様々な設定の性能を直接観察することにより、またはVDDを明確に調節し、CLKTとCLKRとの間の相対的なタイムシフトを観察し、それに応じて利得制御電圧VGを調節することにより較正することができる。例えば、CLKTとCLKRとの間のタイムシフトは、メモリ装置の送信機およびコントローラの受信機の公称タイミング整合に対するその影響によって検知することができる。
【0026】
コントローラ装置における処理、電源電圧、および温度(PVT)の変動は、増幅器218および調節可能な遅延回路216の電圧−時間変換機能の変化をもたらすことができる。増幅器218の利得は、PVTが引き起こす回路216/218の変換機能の変化を補償するための制御信号VGによって変えることができる。CLKのコモンモード電圧により電源ノイズが伝送されない場合(VDDがちょうどその公称値にある場合)、増幅器218は、調節可能な遅延回路216の両端間にゼロ以外の電圧を生成する。周期的手順により、電圧および温度の変動、ならびに電圧−時間変換機能におけるそれらのそれぞれの変化を実際の動作中にさらに較正することができる。
【0027】
コントローラ装置は、VCM,CLK内のノイズに基づいてCLKDに与える遅延を調節して、メモリのVDD PSNに応じてクロックバッファ246によって生成されるCLKT内のPSIJに一致するPSIJをCLKDおよびCLKR内にもたらす。その結果、(特定の電源ノイズ周波数範囲内で)CLKTに影響を及ぼすメモリ装置の電源電圧VDD内の電源ノイズに最も良く一致するように、クロック信号CLKRに影響を与えるために、メモリ装置の電源電圧VDD内の電源ノイズが使用される。
【0028】
メモリ装置内のVDD内のノイズによってもたらされるPSIJは、コントローラ装置内の電源電圧ノイズによってもたらされるPSIJに通常は一致しない。図2の回路は、メモリ装置のPSIJをコントローラ装置内で補償することにより、メモリ装置のPSIJの影響を減らすのに役立つ。図2は、メモリ装置内のVDDによってもたらされるPSIJを、帰路の帯域幅を限度としてコントローラ装置上で一致させる。例えば、図2のシステムは100〜300MHzの範囲内でVDD内の電源ノイズをたどることができる。
【0029】
VDD内の電源ノイズ(PSN)はクロック信号CLKのコモンモード電圧により返されるので、PSNをVDDからCLKRに転送するために追加のピンは必要ない。
【0030】
PSIJとしての、VDD内のPSNの上述の帰路を介したCLKRへの飛行時間をTFL,PSNと称する。回路202から回路212への読取データ信号の一次飛行時間をTFL,RDと称する。図2のシステムは、TFL,PSNを、TFL,RDとほぼ等しくする。図2のシステムでは、回路212におけるCLKRと読取データ信号との間のタイミング関係は理想値により近い。本明細書に示す実施形態では、メモリICおよびコントローラICは、ダブルデータレート(DDR)や、次世代のダイナミックRAMシグナリングプロトコルおよび論理層プロトコルなどのメモリプロトコルを利用することができる。他の実施形態では、コントローラICおよびメモリICは、他の種類のメモリアレイアーキテクチャおよびメモリアレイ技術、例えば不揮発性フラッシュメモリ技術や抵抗ベースメモリアレイ技術を利用することができる。
【0031】
図3は、メモリ装置内の電源ノイズから接地電圧ノイズを引くことに基づき、コントローラ装置内の受信機クロック信号内にPSIJを生成するシステムの一例を示す。VDD内の電源ノイズ(PSN)からVSS内の接地電圧ノイズ(GVN)を引いたものが、クロック信号のコモンモード電圧によりコントローラ装置に伝送される。コントローラ装置は、そのクロック信号のコモンモード電圧に基づき、受信機クロック信号CLKR内にPSIJを生成する。CLKR内に生成されるPSIJは、追加のピンを使用することなしに、ある周波数範囲内でピン206A−206Bにおいてデータ信号DATA上に後に現れる、送信クロック信号CLKTに加えられるPSIJに一致する。図3のシステムは、PSIJがあるにもかかわらず、受信機クロック信号CLKRとコントローラ装置が受け取る読取データとの間のタイミング関係を理想値により近づける。
【0032】
図3のシステムは、コントローラ集積回路(IC)装置とメモリ集積回路(IC)装置とを含む。メモリ装置は、送信機タイミング回路202と、ドライバ回路204と、ピン206A−206Bおよび236A−236Bと、受信機回路244と、クロックバッファ246と、増幅器304と、コンデンサ302および306と、抵抗器310および312とを含む。コントローラ装置は、タイミング回路212と、受信機回路210と、ピン208A−208Bおよび234A−234Bと、クロックバッファ214と、調節可能な遅延回路216と、可変利得増幅器218と、LPF220と、クロック信号源226と、ドライバ回路232と、増幅器308と、コンデンサ320と、抵抗器314、316、および318とを含む。
【0033】
メモリ装置内で、増幅器304の非反転入力がコンデンサ302を介して高電源電圧VDDにAC結合され、増幅器304の反転入力がコンデンサ306を介して低電源電圧VSSにAC結合される。本明細書では、低電源電圧VSSを接地電圧とも呼ぶ。増幅器304が、VDD内の電源ノイズからVSS内のノイズを引いた差を増幅して出力電圧信号を生成する。増幅器304の出力電圧信号は、抵抗器310および312を介してピン236A−236Bの両端間のコモンモード電圧に加えられる。増幅器304の出力電圧信号は、クロック信号CLKのコモンモード電圧内の変動信号として、コントローラ装置内のピン234A−234Bに返される。
【0034】
増幅器308が、その非反転入力において、抵抗器314および316を介してCLKのコモンモード電圧を受け取る。抵抗器318およびコンデンサ320によって形成される低域フィルタが、CLKのコモンモード電圧のフィルタ済みバージョンを増幅器308の反転入力に与える。増幅器308は、ピン234A−234B上で送られるCLKのコモンモード電圧と、CLKのコモンモード電圧のフィルタ済みバージョンとの間の差を増幅して出力信号を生成する。増幅器308の出力信号は、クロック信号CLKのコモンモード電圧に基づいて変化する。
【0035】
増幅器308の出力信号は、低域フィルタ220によってフィルタされる。増幅器308の出力信号の低周波成分が、フィルタ220により可変利得増幅器218の入力に渡される。増幅器218は、フィルタ220が通す信号と基準電圧VREFとの間の差を増幅して制御電圧信号VCLを生成する。図2のシステムと同様に、VCLは、調節可能な遅延回路216がCLKDに与える遅延を制御する。
【0036】
クロックバッファ246は、VDDのPSNからVSSのGVNを引くことに基づくPSIJをCLKT内に生成する。図3のコントローラ装置は、クロックバッファ246がCLKT内に生成するPSIJを再現するPSIJをCLKD/CLKR内に生成する。その結果、特定の電源ノイズ周波数範囲内で、クロック信号CLKRに影響を与えるVDDのPSNからVSSのGVNを引いたものが、CLKTに影響を与えるVDDのPSNからVSSのGVNを引いたもの、要するにピン206A−206BにおけるDATA信号のタイミングをたどる。
【0037】
図3のシステムは、CLKR内にPSIJとして生成されるVDDおよびVSS内のノイズの飛行時間を、読取データ信号の一次飛行時間とほぼ等しくする。その結果、読取データ信号に対するCLKRのタイミングが理想的であることにより近くなる。
【0038】
図4は、メモリ装置内で生成される電源電圧ノイズ(PSN)から接地電圧ノイズ(GVN)を引くことに基づき、コントローラ装置内の受信機クロック信号内にPSIJを生成するシステムの一例を示す。VDD内のPSNからVSS内のGVNを引いたものが、予備のピンの両端間の差動モード電圧上でコントローラ装置に伝送される。コントローラ装置は、その差動モード電圧に基づき、受信機クロック信号CLKR内にPSIJを生成する。CLKR内に生成されるPSIJは、特定の周波数範囲内で送信クロック信号CLKT内に生成されるPSIJに一致する。図4のシステムは、CLKRとコントローラ装置が受け取る読取データ信号との間のタイミング関係を理想的なタイミング関係により近づける。
【0039】
図4のシステムは、コントローラIC装置とメモリIC装置とを含む。メモリ装置は、送信機タイミング回路202と、ドライバ回路204と、ピン206A−206Bと、ピン406A−406Bと、受信機回路414と、抵抗器412および416と、コンデンサ410および418と、ピン421と、回路422と、クロックバッファ回路423とを含む。コントローラ装置は、タイミング回路212と、受信機回路210と、ピン208A−208Bおよび404A−404Bと、クロックバッファ214と、調節可能な遅延回路216と、可変利得増幅器218と、LPF220と、ドライバ回路402と、増幅器408とを含む。回路422は、位相ロックループ(PLL)または遅延ロックループ(DLL)である。
【0040】
PLL/DLL422は、外部の情報源からピン421を介して基準クロック信号CLKREFを受け取る。PLL/DLL422は、CLKREFに応答して出力クロック信号CLKMを生成する。クロックバッファ423がクロック信号CLKMをバッファして、送信クロック信号CLKTを生成する。クロック信号CLKTは、送信機タイミング回路202の入力に与えられる。PLL/DLL422は、クロックバッファ423によってもたらされる低周波ジッタを補償するように設計される。クロックバッファ423は、VDDおよびVSSを受け取るために結合される。クロックバッファ423は、VDD内のPSNからVSS内のGVNを引くことに基づくPSIJをCLKT内に生成する。
【0041】
ドライバ回路402は、ピン404A−404B、外部信号線S5−S6、およびピン406A−406Bを介し、受信機回路414の入力端子に差動信号を伝送するために結合される。ドライバ回路402、ピン404A−404Bおよび406A−406B、ならびに受信機回路414は様々な目的で使用することができる。例えばドライバ回路402は、受信機回路414に書込みデータまたはデータマスク信号を伝送するためだけに使用することができる。したがって、VDD−VSS電源ノイズが返されているとき、ドライバ回路402および受信機回路414は使用不能にされ、または機能していない可能性がある。あるいは、シリアル構成コマンドやリセット信号など、より低速の制御信号をメモリ装置に伝送するためにドライバ回路402を使用することができ、そのドライバ回路402は、VDD−VSS電源ノイズが返されているときはやはり使用されない可能性がある。当業者なら理解できるように、代替的実施形態では、VDDノイズまたはVDD−VSS電源ノイズのための帰路として、様々なアイドル状態の他のピンを使用することができる。
【0042】
ピン406Aは、コンデンサ410および抵抗器412を介してメモリ装置上の電源電圧VDDにAC結合される。VDD内のPSNは、ピン406A、信号線S5、およびピン404Aを介して増幅器408の非反転入力に伝送される。ピン406Bは、コンデンサ418および抵抗器416を介して接地電圧VSSにAC結合される。VSS内のGVNは、ピン406B、信号線S6、およびピン404Bを介して増幅器408の反転入力に伝送される。信号線S5−S6上の差動信号は、VDD内のPSNからVSS内のGVNを引くことに基づいて変化する。
【0043】
増幅器408は、ピン404Aにおける電圧とピン404Bにおける電圧との間の差を増幅して出力信号を生成する。増幅器408の出力信号は、線S5およびS6上の差動信号に基づいて変化する。増幅器408の出力信号は低域フィルタ220によってフィルタされ、増幅器218の入力に伝送される。増幅器218は、フィルタ220が通す信号と基準電圧VREFとの間の差を増幅して制御電圧信号VCLを生成する。
【0044】
図4のシステムは、メモリ装置内のVDDのPSNからVSSのGVNを引くことに基づくPSIJをCLKR内に生成する。VDDのPSNからVSSのGVNを引くことによってもたらされるCLKR内のPSIJは、特定の周波数範囲内で、VDDのPSNからVSSのGVNを引くことに応答してクロックバッファ423によって生成されるCLKT内のPSIJをたどる。図4のシステムは、読取データ信号に対するCLKRのタイミングが理想的であることにより近くなるように、PSIJとしてCLKRに加えられるVDDおよびVSS内のノイズの飛行時間を、読取データ信号の飛行時間とほぼ等しくする。その結果、図4のシステムは、メモリ装置上のクロックバッファ423によってもたらされるCLKT内の中周波/高周波のPSNおよびGVNを補償する。
【0045】
図5は、メモリ装置内で生成される電源ノイズ(PSN)から接地電圧ノイズ(GVN)を引くことに基づき、受信機クロック信号内にPSIJを生成するコントローラ装置を有するシステムの一例を示す。VDD内のPSNが、第1のデータ信号のコモンモード電圧によりメモリ装置からコントローラ装置に送られる。VSS内のGVNが、第2のデータ信号のコモンモード電圧によりメモリ装置からコントローラ装置に送られる。コントローラ装置は、第1のデータ信号のコモンモード電圧と第2のデータ信号のコモンモード電圧との間の差に基づき、受信機クロック信号CLKR内にPSIJを生成する。CLKR内に生成されるPSIJは、ある周波数範囲内で送信クロック信号CLKT内に生成されるPSIJに一致する。CLKTは、第1のデータ信号および第2のデータ信号をコントローラ装置に伝送するために使用される。図5のシステムは、第1のデータ信号および第2のデータ信号のタイミングに対するCLKRのタイミングを理想値により近づける。
【0046】
図5のシステムは、コントローラIC装置とメモリIC装置とを含む。メモリ装置は、ピン236A−236Bと、受信機回路244と、クロック回路網542と、送信機タイミング回路502および504と、ドライバ回路506および508と、抵抗器510−513と、コンデンサ514および516と、ピン518A−518Bと、ピン520A−520Bとを含む。コントローラ装置は、調節可能な遅延回路216と、ドライバ回路232と、ピン234A−234Bと、ピン522A−522Bと、ピン524A−524Bと、抵抗器526−529と、受信機回路530および532と、タイミング回路534および536と、クロック回路網538と、増幅器540と、コンデンサ541とを含む。タイミング回路534および536は、例えばフリップフロップ回路またはサンプラ回路とすることができる。
【0047】
受信機回路244は、ドライバ回路232からクロック信号CLKを受け取り、そのクロック信号をCLK1としてクロック回路網542に送る。クロック回路網542は、一緒に直列に結合されるバッファのチェーンを含む。クロック回路網542は、クロック信号CLK1をバッファして送信クロック信号CLKTを生成する。CLKTは、送信機タイミング回路502および504のクロック入力に与えられる。
【0048】
送信機タイミング回路502は、送信クロック信号CLKTに応答し、第1の読取データ信号RDTX1をドライバ回路506の入力に送る。ドライバ回路506は、ピン518A−518B、2つの外部信号線、およびピン522A−522Bを介し、受信機回路530の入力にその第1の読取データ信号を差動信号として送る。受信機回路530は、その第1の読取データ信号をタイミング回路534の入力に送る。タイミング回路534は、受信機クロック信号CLKRに応答し、その第1のデータ読取信号をRDRX1として出力する。
【0049】
送信機タイミング回路504は、送信クロック信号CLKTに応答し、第2の読取データ信号RDTX2をドライバ回路508の入力に伝送する。ドライバ回路508は、ピン520A−520B、2つの外部信号線、およびピン524A−524Bを介し、受信機回路532の入力にその第2の読取データ信号を差動信号として送る。受信機回路532は、その第2の読取データ信号をタイミング回路536の入力に送る。タイミング回路536は、CLKRに応答し、その第2の読取データ信号をRDRX2として出力する。
【0050】
データペアピン518A−518Bのコモンモード電圧は、抵抗器510および511ならびにコンデンサ514を介してメモリ装置上の電源電圧VDDにAC結合される。コンデンサ514および抵抗器510−511は、VDD内のPSNを第1の読取データ信号のコモンモード電圧により、外部信号線を介してピン522A−522Bに伝送させる。抵抗器510および511は同じ抵抗値を有する。
【0051】
抵抗器526−527は、ピン522A−522Bにおける電圧信号を平均して、増幅器540の非反転(+)入力における第1の読取データ信号のコモンモード電圧を生成する平均化回路を形成する。抵抗器526および527は同じ抵抗値を有する。
【0052】
データペアピン520A−520Bのコモンモード電圧は、抵抗器512および513ならびにコンデンサ516を介してメモリ装置上の接地電圧VSSにAC結合される。コンデンサ516および抵抗器512−513は、VSS内のGVNを第2の読取データ信号のコモンモード電圧により、外部信号線を介してピン524A−524Bに伝送させる。抵抗器512および513は同じ抵抗値を有する。
【0053】
抵抗器528−529は、ピン524A−524Bにおける電圧信号を平均して、増幅器540の反転(−)入力における第2の読取データ信号のコモンモード電圧を生成する平均化回路である。抵抗器528および529は同じ抵抗値を有する。コンデンサ541および抵抗器526−529は、増幅器540の入力において受け取られるコモンモード電圧の高周波ノイズをフィルタする低域フィルタとして機能する。
【0054】
増幅器540は、第1の読取データ信号のフィルタ済みコモンモード電圧と、第2の読取データ信号のフィルタ済みコモンモード電圧との間の差を増幅して出力制御電圧信号VCLを生成する。増幅器540は、VDD内のPSNからVSS内のGVNを引いたものの低周波成分に基づき、VCLを調節する。制御電圧信号VCLは、調節可能な遅延回路216がCLKSに関連してCLKDに与える遅延を制御する。
【0055】
クロック回路網538は、一緒に直列に結合されるバッファのチェーンを含む。クロック回路網538は、そのバッファのチェーンを使用してCLKDをバッファして受信機クロック信号CLKRを生成する。受信機クロック信号CLKRは、タイミング回路534および536のクロック入力端子に伝送される。
【0056】
コントローラ装置は、メモリ装置内のVDDのPSNからVSSのGVNを引くことに基づくPSIJをCLKR内に生成する。VDDおよびVSS内のノイズに基づいてCLKR内に生成されるPSIJは、特定の周波数範囲内でVDDおよびVSS内のノイズに基づいて回路網542によってCLKT内に生成されるPSIJをたどる。図5のシステムは、PSIJとしてCLKR内に生成されるVDDおよびVSS内のノイズの飛行時間を、第1の読取データ信号および第2の読取データ信号それぞれの飛行時間とほぼ等しくする。
【0057】
様々な実施形態によれば、VDD内のPSNおよびVSS内のGVNをコモンモード電圧により伝送するために使用するリンクは、メモリ装置とコントローラ装置との間で、いずれの方向にデータを伝送してもよい。例えば、VDDのPSNはアドレスピンを介して伝送することができる。アドレスは、読取操作中にアドレスピンを介してコントローラ装置からメモリ装置に伝送される。
【0058】
図6は、メモリ装置内の電源電圧VDDの電源ノイズ(PSN)に基づき、受信機クロック信号CLKR内にPSIJを生成するコントローラ装置を有するシステムの一例を示す。電源電圧VDD内のPSNが、差動信号のコモンモード電圧によりメモリ装置からコントローラ装置に送られる。差動信号は、メモリ装置にクロック信号を伝送するために使用されるピンおよび外部信号線とは異なるピンおよび外部信号線により、コントローラ装置に伝送される。コントローラ装置は、差動信号のコモンモード電圧に基づいてCLKR内にPSIJを生成する。CLKR内に生成されるPSIJは、特定の周波数範囲内で送信クロック信号CLKT内に生成されるPSIJに一致する。図6のシステムは、読取データ信号のタイミングに対するCLKRのタイミングを理想値により近づける。
【0059】
図6のシステムは、コントローラIC装置とメモリIC装置とを含む。メモリ装置は、送信機タイミング回路202と、ドライバ回路204と、ピン206A−206Bと、ピン236A−236Bと、受信機回路244と、クロックバッファ246と、ドライバ回路616と、抵抗器610および612と、コンデンサ614と、ピン608A−608Bとを含む。コントローラ装置は、タイミング回路212と、受信機回路210と、ピン208A−208Bと、クロックバッファ214と、調節可能な遅延回路216と、可変利得増幅器218と、LPF220と、ドライバ回路232と、ピン234A−234Bと、抵抗器602および604と、ピン606A−606Bとを含む。
【0060】
図6では、クロック信号CLKSがドライバ回路232の入力端子に伝送される。ドライバ回路232は、外部信号線を介してCLKSをクロック信号CLKとして受信機回路244に伝送する。
【0061】
メモリ装置内のドライバ回路616は、ピン608A−608Bを介し、差動信号(例えばクロック信号、制御信号、またはデータ信号)をコントローラ装置に伝送するために使用することができる。あるいはドライバ回路616は、使用しないドライバ回路または限られた状況でしか使用しないドライバ回路とすることができる。
【0062】
ピン608Aは、抵抗器612およびコンデンサ614を介してメモリ装置の電源電圧VDDにAC結合され、ピン608Bは、抵抗器610およびコンデンサ614を介してVDDにAC結合される。抵抗器610および612は同じ抵抗値を有する。コンデンサ614ならびに抵抗器610および612を介し、ピン608A−608Bの両端間で、差動信号のコモンモード電圧内にVDD内のPSNが引き起こされる。VDD内のPSNは、差動信号のコモンモード電圧により、外部信号線を介してコントローラ装置内のピン606A−606Bに伝送される。
【0063】
抵抗器602および604は、ピン606A−606Bにそれぞれ結合される。抵抗器602および604は同じ抵抗値を有する。抵抗器602および604は、ピン606A−606Bにおける電圧信号を平均して、LPF220の入力における差動信号のコモンモード電圧を生成する平均化回路である。LPF220は、差動信号のコモンモード電圧の低周波成分を増幅器218に与える。増幅器218は、LPF220によってフィルタされた後のコモンモード電圧をVREFと比較して、上記で論じたようにVCLを生成する。
【0064】
コントローラ装置は、メモリ装置の電源電圧VDDのPSNに基づくPSIJをクロック信号CLKR内に生成する。したがって、CLKRに影響を与えるVDD内のPSNは、PSNの特定の周波数範囲内でメモリ装置内のCLKTに影響を与えるVDD内のPSNをたどる。
【0065】
図6のシステムは、CLKR内のPSIJへのVDD内のPSNの飛行時間を、読取データ信号の飛行時間とほぼ等しくする。その結果、CLKRと読取データ信号との間のタイミング関係が理想値により近くなる。
【0066】
図7は、メモリ装置の電源電圧VDD内のPSNに基づき、送信クロック信号CLKT内にPSIJを生成するコントローラ装置を有するシステムの一例を示す。VDD内のPSNが、クロック信号のコモンモード電圧により外部信号線を介してメモリ装置からコントローラ装置に伝送される。コントローラ装置は、追加のピンを使用することなしに、コモンモード電圧に基づき、受信機クロック信号CLKR内のPSIJをたどるPSIJをCLKT内に生成する。図7のシステムは、書込みデータ信号とCLKRとの間のタイミング関係を理想値により近づける。
【0067】
図7のシステムは、コントローラIC装置とメモリIC装置とを含む。メモリIC装置は、受信機タイミング回路712と、受信機回路710と、ピン708A−708Bおよび236A−236Bと、抵抗器238および240と、コンデンサ242と、受信機回路244と、クロックバッファ246とを含む。コントローラIC装置は、送信機タイミング回路702と、ドライバ回路704と、ピン706A−706Bおよび234A−234Bと、クロックバッファ214と、調節可能な遅延回路216と、可変利得増幅器218と、LPF220と、抵抗器222および224と、ドライバ回路232とを含む。
【0068】
コントローラ装置内で、送信機タイミング回路702が、送信クロック信号CLKTに応答し、書込みデータ信号WDTXをドライバ回路704の入力に伝送する。クロックバッファ回路214は、クロック信号CLKDの遅延済みかつバッファ済みバージョンとしてCLKTを生成する。ドライバ回路704は、書込みデータ信号を、例えば差動信号形式でメモリ装置に伝送する。書込みデータ信号は、ドライバ704から、ピン706A−706B、外部信号線、およびピン708A−708Bを介し、受信機回路710の入力に送られる。
【0069】
受信機回路710は、書込みデータ信号(例えばシングルエンド信号)を受信機タイミング回路712の入力に伝送する。受信機タイミング回路712は、受信機クロック信号CLKRに応答して書込みデータ信号WDRXを出力する。クロックバッファ246は、クロック信号CLK1をバッファしてクロック信号CLKRを生成する。クロックバッファ246は、VDD内のPSNに基づいてCLKR内にPSIJを生成する。書込みデータ信号WDRX内のビットは、メモリ装置内のメモリセルの中に記憶することができる。
【0070】
図2の実施形態と同様に、図7のシステムは、メモリ装置の電源電圧VDDのPSN情報に基づく補償PSIJをクロック信号CLKD内に生成する。図7のシステムでは、VDD内のノイズからCLKT内に生成されるPSIJが、PSNの特定の周波数範囲内でVDD内のノイズからCLKR内に生成されるPSIJに一致する。その結果、CLKRと回路712における書込みデータ信号との間のタイミング関係が理想的であることにより近くなる。受信機クロック信号に関するPSIJ情報を伝えるために使用される本明細書に記載のすべての実施形態は、コントローラ装置からの送信クロック信号にも当てはまる。
【0071】
図2〜3および図5〜6の実施形態では、ソースクロック信号CLKSが、外部信号線および内部回路を介してメモリ装置に送られてCLKTが生成され、そのCLKTは、読取データ信号を伝送するために使用される。読取データ信号は、外部信号線を介してメモリ装置からコントローラ装置に伝送される。CLKSは、コントローラ装置内の回路を介して送られてCLKRが生成され、そのCLKRは、読取データ信号を捕捉するために使用される。クロック信号とデータ信号の遅延の差が原因で、読取データ信号内のビットを捕捉するために使用されるCLKR内のクロックエッジが、読取データ信号内の同一ビットを伝送するために使用されたCLKT内の同じクロックエッジに対応しない可能性がある。
【0072】
例えば、読取データビットを伝送するために使用されるCLKTのクロックエッジは、CLKS内の1つのクロックエッジに応じて生成され得る。CLKS内のそのクロックエッジは、同じ読取データビットを捕捉するために使用されるCLKR内のクロックエッジを生成する、CLKS内の別のクロックエッジよりも4−8クロック周期進んでいる可能性がある。CLKSの各周期は、例えば読取データ信号内の1ビット周期(すなわち1単位間隔)に相当することができる。
【0073】
ジッタは、CLKSの周期の持続時間の変動を引き起こすことがある。したがって、それぞれの読取データビットごとに、読取データビットを伝送するために使用されるCLKTのクロックエッジと、読取データビットを捕捉するために使用されるCLKRのクロックエッジとの両方を、CLKS内の同じ(または近位の)クロックエッジに応じて生成させることが望ましい。この技法は、データクロックのエッジ着色(edge-coloring)と呼ばれる。コントローラ内の受信機クロック経路は、CLKSからCLKTまでの遅延に、メモリ装置の送信機からコントローラの受信機までの読取データの飛行時間を加えたものよりも少ない遅延を概して有するので、データクロックのエッジ着色は、CLKSからCLKRへの受信経路内に追加の遅延線を加えることによって果たすことができる。この追加の遅延線は、CLKRまでのCLKSのクロックエッジの飛行時間を、CLKTまでのCLKSの同一クロックエッジの飛行時間に送信機から受信機への読取データビットの飛行時間を加えた時間と、等しくまたはほぼ等しくする。
【0074】
図8は、信号の飛行時間を一致させることにより着色データを生成するシステムの一例を示す。図8のシステムでは、集積回路Bから集積回路Aにデータ信号が伝送される。データ信号内の各ビットについて、集積回路Aは、集積回路Bからビットを伝送するために使用されるクロック信号CLK内の同一クロックエッジ(または一連のクロックエッジの中の近位のクロックエッジ)に応じてビットを捕捉する。図8のシステムは、集積回路Aと集積回路Bとの間で共通でないCLK内の高周波ジッタの影響を減らしまたはなくすための、エッジが着色されたデータクロックをもたらす。
【0075】
図8のシステムは、集積回路Aと集積回路Bと(例えばコントローラICとメモリICと)を含む。集積回路Aは、受信機回路802と、クロック回路網810と、遅延回路806とを含む。遅延回路806は、調節可能な遅延または固定された遅延を有することができる。集積回路Bは、送信機回路804とクロック回路網808とを含む。
【0076】
クロック信号CLKが、集積回路Aから集積回路Bに、外部信号線S7およびクロック回路網808を介して送信機回路804の入力に伝送される。クロック信号CLKは、遅延回路806およびクロック回路網810を介して受信機回路802の入力に、集積回路Aの中でも伝送される。送信機回路804は、クロック回路網808からのクロック信号CLKに応答し、外部信号線S8を介してデータ信号を受信機回路802に伝送する。受信機回路802は、クロック回路網810からのクロック信号CLKに応答してデータ信号を捕捉する。
【0077】
外部信号線S7はTF1の遅延を有し、外部信号線S8はTF2の遅延を有する。クロック回路網810の遅延はTC1であり、クロック回路網808の遅延はTC2である。遅延回路806の遅延は、TF1+TF2+TC2−TC1に等しくなるように、またはそれとほぼ等しくなるように設定される。回路806および810によりCLKに加えられる遅延は、TF1+TF2+TC2である。外部信号線S7およびクロック回路網808によりCLKに加えられる遅延はTF1+TC2であり、送信機回路804から受信機回路802までのデータ信号の遅延はTF2である。したがって、受信機回路802までのCLKの経路内の遅延は、送信機回路804までのCLKの経路内の遅延に送信機回路804から受信機回路802までのデータ信号の遅延を加えた遅延に等しく、またはそれにおよそ等しい。
【0078】
遅延回路806は、回路804から回路802に伝送されるそれぞれのデータビットごとに、回路804内のデータビットを伝送するために使用されるCLKのクロックエッジを、回路802内のデータビットを捕捉するために使用されるCLKのクロックエッジと同じにする。その結果、送信機回路804から受信機回路802に伝送されるデータが着色され、着色することにより、データを捕捉する過程の受信機回路802に対するCLK内の高周波ジッタの悪影響が減らされる。
【0079】
図9は、受信機クロック信号の経路内に調節可能な遅延回路を追加することにより着色読取データを提供するシステムの別の一例を示す。調節可能な遅延回路の遅延は、受信機クロック信号CLKRの飛行時間を、送信クロック信号CLKTの飛行時間に読取データ信号の飛行時間を加えた時間に近づけさせ、または実質的に一致させるように設定される。その結果、コントローラ装置は、それぞれの読取データビットごとに、読取データビットを伝送するために使用されたソースクロック信号CLKSのクロックエッジ(または一連のクロックエッジの中の近位のクロックエッジ)に応じて読取データビットを捕捉する。あるいは図9のシステムは、読取データビットを伝送するために使用されるCLKS内のクロックエッジにより近いCLKS内のクロックエッジに応じて、コントローラ装置に読取データビットを捕捉させることもできる。図9のシステムは、データを捕捉する過程の高周波ジッタの悪影響を減らしまたはなくす。
【0080】
図9のコントローラ装置およびメモリ装置は、図2に関して図示し上述した、同一コンポーネントのすべてを含む。図9は、遅延回路902も含む。遅延回路902の遅延は、外部信号線S1−S2を介したCLKの飛行時間遅延に外部信号線S3−S4を介したDATAの飛行時間遅延を加え、CLKS内のエッジをCLKRに送るオンチップクロック回路網の遅延とCLKS内のエッジをCLKTに送るオンチップクロック回路網の遅延との間の任意の差を足し引きした遅延に、近づきまたはそれと実質的に一致するように選択される。遅延回路902は、調節可能な遅延または固定された遅延を有することができる。一実施形態では、遅延回路902を回路216と組み合わせてもよい。
【0081】
遅延回路902は、CLKSからCLKRまでのクロックエッジの飛行時間を、CLKSからCLKTまでのクロックエッジの飛行時間に、送信機タイミング回路202から受信機タイミング回路212までの読取データ信号内のビットの飛行時間を加えた時間と、等しくまたはほぼ等しくする。遅延回路902は、読取データビットを伝送するために送信機タイミング回路202によって使用されたCLKSのクロックエッジ(または一連のクロックエッジの中の近位のクロックエッジ)に応じて、受信機タイミング回路212にその各読取データビットを捕捉させることにより、読取データ信号を着色する。その結果、CLKS内の高周波ジッタの影響が減らされ、またはなくされる。
【0082】
図10は、信号CLKS、CLKT、RDTX、CLKR、およびRDRXについての波形の例を示すタイミング図である。図10の中の点線矢印は、クロック信号CLKS、CLKT、およびCLKR内の対応するクロックエッジを示す。例えば、図10に示すCLKSの最初の上昇エッジは、図10に示すCLKTの5番目の上昇エッジに対応する。したがって、この例では、CLKTはCLKSに比べて4クロック周期遅れている。読取データ信号RDTX内の読取データビットの一例DXが、CLKTの5番目の上昇エッジに応じて、送信機タイミング回路202によりコントローラ装置に伝送される。
【0083】
伝送されるデータビットDXが受信機に到達するための飛行時間が原因で、読取データビットの一例DXは、CLKRの8番目の上昇エッジに応じて、信号RDRXとして受信機タイミング回路212によって捕捉される。したがって、CLKRはCLKSに比べて7クロック周期遅れており、そのため、読取データビットDXを捕捉するために使用されるCLKRの上昇エッジは、CLKSの最初の上昇エッジに対応する。図10は、読取データビットDXを伝送するために送信機タイミング回路202によって使用されたCLKSの同一クロックエッジに応じて、受信機タイミング回路212が読取データビットDXを捕捉することを示す。
【0084】
図9のシステムの様々な実施形態は、様々な長さの外部信号線S1−S4を有することができる。クロック信号およびデータ信号の飛行時間が上記に記載したように着色され続けるように、遅延回路902の遅延を調節して外部信号線S1−S4の長さのばらつきを補償することができる。
【0085】
遅延回路902は、例えばコントローラ装置上の調節可能な遅延線、オフチップの伝送線、基板のトレース、またはパッケージ内の経路とすることができる。コントローラ装置上の遅延線902は、例えば電圧制御された遅延線、インダクタ−コンデンサベースの遅延回路、または可変の汎用クロックツリーとすることができる。調節可能なオフチップの伝送線902は、例えばコントローラ装置に接続する調節可能な成端点を有するタップ付き伝送線を使用して実装することができる。
【0086】
図9のシステムは、図2に関して上記に記載したように、PSIJとしてCLKRに加えられるVDD内のPSNの飛行時間が、読取データ信号の飛行時間とほぼ等しい場合、読取データ信号に関してVDDのPSNを着色させることもできる。
【0087】
位相ロックループ(PLL)または遅延ロックループ(DLL)ベースのクロック生成を利用するメモリソリューションと比較して消費電力が減らされたメモリソリューションを提供するために、本明細書に示す実施形態の例では、メモリ装置上でのクロック生成に、PLLまたはDLLを使用する必要はない。PLLは、メモリ装置に伝送される少なくとも1つのクロック信号を生成するために、コントローラ装置上に含まれる。メモリ装置は、コントローラ装置によって与えられるクロック信号を使用可能/使用不能にすることにより、低電力モードと、活性状態の高性能モードとを非常に早く切り替えることができる。
【0088】
本明細書では、ある装置の電源ノイズを1対のコモンモードの差動クロック線または信号線内に結合するために、コンデンサまたはコンデンサ/抵抗器回路網を使用する複数の実施形態を示す。代替的実施形態では、電源ノイズをコモンモードの差動信号上に結合するために、ある装置から別の装置へのノイズの投入を果たすための別のコンポーネント構成を使用する、別の回路網を使用することができる。
【0089】
図11Aは、第2の集積回路から供給される電源電圧の変動によって引き起こされる電源誘起ジッタ(PSIJ)を有するクロック信号を生成する、第1の集積回路を有するシステムの一例を示す。図11Aのシステムは、第1の集積回路Aと第2の集積回路Bとを含む。集積回路Aは、インターフェイス回路1101と、1つまたは複数のクロックバッファ回路を含むクロック網回路1103と、クロック送信機回路1105とを含む。集積回路Bは、インターフェイス回路1102と、1つまたは複数のクロックバッファ回路を含むクロック網回路1104と、クロック受信機回路1106とを含む。
【0090】
周期クロック信号CLKが、集積回路A上のクロック網回路1103およびクロック送信機回路1105に与えられる。クロック網回路1103内の1つまたは複数のクロックバッファ回路が、クロック信号CLKをクロック信号CLKAとしてインターフェイス回路1101に与える。クロック送信機回路1105は、外部導線S11を介し、クロック信号CLKをクロック信号CLK1として集積回路Bに伝送する。クロック信号CLK1は、差動シグナリングまたはシングルエンドシグナリングにより、1つまたは2つのそれぞれの導線を介して集積回路Aから集積回路Bに伝送することができる。クロック受信機回路1106は、受け取ったクロック信号CLK1から内部クロック信号CLK2を生成する。クロック信号CLK2が、クロック回路網1104に与えられる。クロック回路網1104内の1つまたは複数のクロックバッファ回路が、クロック信号CLK2をクロック信号CLKBとしてインターフェイス回路1102に与える。
【0091】
電源電圧VDDBが、クロック回路網1104に与えられる。クロック網回路1104内の1つまたは複数のクロックバッファ回路は、電源電圧VDDBから供給される電流をとる。電源電圧VDDBは、集積回路Bの中で生成されても、外部電源から集積回路Bに供給されてもよい。クロック回路網1104内のクロックバッファ回路は、クロック信号CLK2をバッファしてクロック信号CLKBを生成する。電源電圧VDDBは電源ノイズを有することがあり、その電源ノイズは、電源電圧VDDBの電源ノイズを受けて電源誘起ジッタ(PSIJ)を有するクロック信号CLKBをクロック網回路1104内のクロックバッファ回路に生成させる。
【0092】
インターフェイス回路1102は、外部導線S9を介し、インターフェイス回路1101を相手にデータを転送する。例えば、一実施形態では、インターフェイス回路1101は受信機回路を含み、インターフェイス回路1102は送信機回路を含む。この実施形態では、インターフェイス回路1102内の送信機回路が、インターフェイス回路1101内の受信機回路にデータ信号を伝送する。インターフェイス回路1102は、クロック信号CLKBを基準にしてデータを同期的に出力する。インターフェイス回路1101は、クロック信号CLKAを基準にしてデータを同期的に受け取る。
【0093】
別の実施形態によれば、インターフェイス回路1101は送信機回路を含み、インターフェイス回路1102は受信機回路を含む。この実施形態では、インターフェイス回路1101内の送信機回路が、インターフェイス回路1102内の受信機回路にデータ信号を伝送する。インターフェイス回路1101は、クロック信号CLKAを基準にしてデータを同期的に出力する。インターフェイス回路1102は、クロック信号CLKBを基準にしてデータを同期的に受け取る。
【0094】
データ信号は、外部導線S9を介して集積回路Aと集積回路Bとの間で伝送される。データ信号は、差動シグナリングまたはシングルエンドシグナリングにより、1つまたは2つのそれぞれの導線を介して集積回路Aと集積回路Bとの間で伝送することができる。インターフェイス回路1101および1102のそれぞれの中の内部バッファ回路が、インターフェイス回路1101および1102と外部ピンとの間でデータ信号を送る。
【0095】
電源電圧VDDBが、インターフェイス回路1102に供給される。インターフェイス回路1101は、集積回路Aの中で生成され、または外部電源から集積回路Aに供給される別の電源電圧VDDAを受け取る。
【0096】
電源電圧VDDBが、外部導線S10を介し、集積回路Bから集積回路Aに供給される。電源電圧VDDBは、集積回路Aの中のクロック網回路1103に供給される。クロック回路網1103内の1つまたは複数のクロックバッファ回路は、クロック信号CLKをバッファしてクロック信号CLKAを生成する。クロック回路網1103内の1つまたは複数のクロックバッファ回路は、電源電圧VDDBから供給される電流をとる。電源電圧VDDBは電源ノイズを有することがあり、その電源ノイズは、電源誘起ジッタ(PSIJ)を有するクロック信号CLKAをクロック網回路1103内のクロックバッファ回路に生成させる。クロック回路網1103内のクロックバッファ回路のうちの1つまたは複数が、VDDAなどの別の電源電圧を受け取ってもよい。
【0097】
クロック回路網1103が電源電圧VDDB内の電源ノイズに基づいてCLKA内に生成するPSIJは、クロック回路網1104がVDDB内の電源ノイズに基づいてCLKB内に生成するPSIJと実質的に一致する。図11Aのシステムでは、集積回路Aおよび集積回路Bの中のPSIJが、特定の電源ノイズ周波数範囲内で実質的に同様にクロック信号CLKAおよびCLKBに影響を及ぼす。その結果、CLKAおよびCLKB内の任意のPSIJの影響力が軽減される。さらに、インターフェイス回路1101または1102の、PSIJを有するデータ信号を導線S9上で捕捉する能力が改善される。一実施形態によれば、クロック回路網1104は、クロック回路網1103がCLKA内に発生させる遅延に等しい遅延をCLKB内に発生させる。
【0098】
図11Bは、第2の集積回路Bから供給される第2の電源電圧を使用して生成される第1の電源電圧に基づく電源誘起ジッタを有するクロック信号を生成する、第1の集積回路Aを有するシステムの一例を示す。集積回路Aは、インターフェイス回路1101と、クロック網回路1103と、クロック送信機回路1105と、調整回路1110とを含む。集積回路Bは、インターフェイス回路1102と、クロック網回路1104と、クロック受信機回路1106とを含む。
【0099】
図11Bの実施形態では、電源電圧VDDBが、外部導線S10を介して集積回路Bから調整回路1110に供給される。調整回路1110は、例えばDC−DCコンバータ回路や別の種類の調整回路とすることができる。調整回路1110は、集積回路Bから受け取る電源電圧VDDBから供給される電流を使用し、出力電源電圧VDDBAを生成する。調整回路1110は、VDDB内の電源ノイズに一致する電源ノイズを電源電圧VDDBA内に生成する。調整器1110は、VDDBからVDDBAに、システム内の有意の電源ノイズのほとんどまたはすべてを通すノイズ帯域幅を有するように選択される。
【0100】
図11Bの実施形態では、集積回路Aおよび集積回路Bは別の電源電圧を使用することができる。クロック回路網1103がVDDBよりも小さい電源電圧を必要とする場合、調整回路1110が電源電圧VDDBよりも低い電源電圧VDDBAを生成する。クロック回路網1103がVDDBよりも大きい電源電圧を必要とする場合、調整回路1110が電源電圧VDDBよりも高い電源電圧VDDBAを生成する。あるいは、調整回路1110は、電源電圧VDDBに等しい電源電圧VDDBAを生成してもよい。
【0101】
電源電圧VDDBAは、集積回路Aの中のクロック回路網1103に与えられる。クロック回路網1103内の1つまたは複数のクロックバッファ回路は、電源電圧VDDBAから供給される電流をとる。クロック回路網1103内のクロックバッファ回路は、クロック信号CLKをバッファしてクロック信号CLKAを生成する。クロック回路網1103は、VDDAなどの別の電源電圧を受け取るクロックバッファ回路を有してもよい。
【0102】
図11Bの実施形態では、クロック回路網1103が電源電圧VDDBA内の電源ノイズに基づいてCLKA内に生成する電源誘起ジッタ(PSIJ)が、クロック回路網1104がVDDB内の電源ノイズに基づいてCLKB内に生成するPSIJと実質的に一致する。
【0103】
図11Bのシステムでは、電源電圧VDDBAおよびVDDB内の電源ノイズが、特定の電源ノイズ周波数範囲内で実質的に同様にクロック信号CLKAおよびCLKBに影響を及ぼす。その結果、CLKAおよびCLKB内の任意のPSIJの影響力が軽減され、ジッタをその周波数範囲内で実質的に同様にすることによりPSIJのタイミングロスが低減されるので、インターフェイス回路1101または1102の、PSIJを有するデータ信号を捕捉する能力が改善される。
【0104】
図12Aは、第2の集積回路Aから供給される電源電圧に基づく電源誘起ジッタを有するクロック信号を生成する、第1の集積回路Bを有するシステムの別の一例を示す。集積回路Aは、インターフェイス回路1101と、クロック網回路1103と、クロック送信機回路1105とを含む。集積回路Bは、インターフェイス回路1102と、クロック網回路1104と、クロック受信機回路1106とを含む。
【0105】
電源電圧VDDAが、インターフェイス回路1101およびクロック回路網1103に供給される。電源電圧VDDAは、集積回路Aの中で生成されても、外部電源から集積回路Aに供給されてもよい。クロック回路網1103内の1つまたは複数のクロックバッファ回路は、電源電圧VDDAから供給される電流をとる。電源電圧VDDAは電源ノイズを有することがあり、その電源ノイズは、クロック信号CLKA内の電源誘起ジッタ(PSIJ)をクロック回路網1103内のクロックバッファ回路に生成させる。
【0106】
電源電圧VDDBが、インターフェイス回路1102に供給される。電源電圧VDDBは、集積回路Bの中で生成されても、外部電源から集積回路Bに供給されてもよい。
【0107】
電源電圧VDDAが、外部導線S12を介し、集積回路Aから集積回路Bに供給される。電源電圧VDDAは、集積回路Bの中のクロック回路網1104に供給される。クロック信号CLK2をバッファしてクロック信号CLKBを生成する、クロック回路網1104内のクロックバッファ回路のうちの1つまたは複数が、電源電圧VDDAから供給される電流をとる。クロック回路網1104は、別の電源電圧を受け取る1つまたは複数のクロックバッファ回路を有してもよい。
【0108】
図12Aでは、クロック回路網1104が電源電圧VDDA内の電源ノイズに基づいてCLKB内に生成するPSIJが、クロック回路網1103がVDDA内の電源ノイズに基づいてCLKA内に生成するPSIJと実質的に一致する。集積回路Aおよび集積回路Bの中のPSIJが、特定の電源ノイズ周波数範囲内で実質的に同様にクロック信号CLKAおよびCLKBに影響を及ぼす。その結果、CLKAおよびCLKB内の任意のPSIJの影響力が低減され、このことは、図11Aおよび図11Bの技法と同様に、PSIJを実質的に同様にすることにより、インターフェイス回路1101または1102の、PSIJを有するデータ信号を導線S9上で正確に捕捉する能力を改善する。
【0109】
図12Bは、第2の集積回路Aから供給される第2の電源電圧を使用して生成される第1の電源電圧に基づく電源誘起ジッタを有するクロック信号を生成する、第1の集積回路Bを有するシステムの別の一例を示す。集積回路Aは、インターフェイス回路1101と、クロック網回路1103と、クロック送信機回路1105とを含む。集積回路Bは、インターフェイス回路1102と、クロック網回路1104と、クロック受信機回路1106と、調整回路1201とを含む。
【0110】
図12Bの実施形態では、電源電圧VDDAが、外部導線S12を介して集積回路Aから調整回路1201に供給される。調整回路1201は、例えばDC−DCコンバータ回路や別の種類の調整回路とすることができる。調整回路1201は、電源電圧VDDAから供給される電流を使用し、出力電源電圧VDDABを生成する。調整回路1201は、VDDA内の電源ノイズに一致する電源ノイズを電源電圧VDDAB内に生成させる。調整器1201は、対象となるシステムの電源ノイズ周波数範囲内で、VDDA内の電源ノイズのほとんどまたはすべてをVDDABに通すノイズ帯域幅を有するように選択される。調整回路1201は、電源電圧VDDAよりも大きい、VDDAよりも小さい、またはVDDAに等しい電源電圧VDDABを生成することができる。
【0111】
電源電圧VDDABが、クロック回路網1104に供給される。クロック信号CLK2をバッファしてクロック信号CLKBを生成する、クロック回路網1104内のクロックバッファ回路のうちの1つまたは複数が、電源電圧VDDABから供給される電流をとる。
【0112】
図12Bでは、クロック回路網1104が電源電圧VDDAB内の電源ノイズに基づいてCLKB内に生成するPSIJが、クロック回路網1103がVDDA内の電源ノイズに基づいてCLKA内に生成するPSIJと実質的に一致する。図12Bのシステムでは、電源電圧VDDABおよびVDDA内の電源ノイズが、特定の電源ノイズ周波数範囲内で実質的に同様にクロック信号CLKAおよびCLKBに影響を及ぼす。その結果、CLKAおよびCLKB内の任意のPSIJの影響力が軽減され、インターフェイス回路1101または1102の、PSIJを有するデータ信号を導線S9上で捕捉する能力が改善される。
【0113】
図13Aは、両方の集積回路にとって外部の電源から供給される共通の電源電圧に基づく電源誘起ジッタを有するクロック信号をそれぞれ生成する、2つの集積回路Aおよび集積回路Bを有するシステムの一例を示す。集積回路Aは、インターフェイス回路1101と、クロック網回路1103と、クロック送信機回路1105とを含む。集積回路Bは、インターフェイス回路1102と、クロック網回路1104と、クロック受信機回路1106とを含む。
【0114】
インターフェイス回路1101は電源電圧VDDAを受け取り、インターフェイス回路1102は電源電圧VDDBを受け取る。電源電圧VDDCOMが、集積回路Aおよび集積回路Bにとって外部の電源によって生成される。図13Aに示すように、電源電圧VDDCOMが、外部導線S13を介して集積回路Aおよび集積回路Bの両方に供給される。
【0115】
クロック信号CLKをバッファしてクロック信号CLKAを生成する、クロック回路網1103内のクロックバッファ回路のうちの1つまたは複数が、電源電圧VDDCOMから供給される電流をとる。クロック信号CLK2をバッファしてクロック信号CLKBを生成する、クロック回路網1104内のクロックバッファ回路のうちの1つまたは複数が、電源電圧VDDCOMから供給される電流をとる。
【0116】
電源電圧VDDCOMが電源ノイズを有する場合、クロック回路網1103は、VDDCOM内の任意の電源ノイズに基づくPSIJを有するクロック信号CLKAを生成し、クロック回路網1104は、VDDCOM内の任意の電源ノイズに基づくPSIJを有するクロック信号CLKBを生成する。図13Aでは、クロック回路網1104が電源電圧VDDCOM内の電源ノイズに基づいてCLKB内に生成するPSIJが、クロック回路網1103がVDDCOM内の電源ノイズに基づいてCLKA内に生成するPSIJと実質的に一致する。図13Aでは、電源電圧VDDCOM内の電源ノイズが、特定の電源ノイズ周波数範囲内で実質的に同様にクロック信号CLKAおよびCLKBに影響を及ぼす。
【0117】
図13Bは、外部電源から供給される電源電圧を使用して生成される電源電圧に基づく電源誘起ジッタを有するクロック信号を生成する集積回路を有するシステムの一例を示す。図13Bのシステムは、集積回路Aと集積回路Bとを含む。集積回路Aは、インターフェイス回路1101と、クロック網回路1103と、クロック送信機回路1105と、調整回路1301とを含む。集積回路Bは、インターフェイス回路1102と、クロック網回路1104と、クロック受信機回路1106とを含む。
【0118】
図13Bの実施形態では、電源電圧VDDCOMが、集積回路Aおよび集積回路Bにとって外部の電源から、外部導線S13を介して集積回路Aおよび集積回路Bに供給される。VDDCOMは、調整回路1301の入力に供給される。調整回路1301は、電源電圧VDDCOMから供給される電流を使用し、出力電源電圧VDDCOMAを生成する。VDDCOMが電源ノイズを含む場合、調整回路1301は、システムの電源ノイズ周波数範囲内でVDDCOM内の電源ノイズに実質的に一致する電源ノイズを電源電圧VDDCOMA内に生成する。調整器1301は、対象となるシステムの電源ノイズ周波数範囲内で、VDDCOM内の電源ノイズのほとんどまたはすべてをVDDCOMAに通すノイズ帯域幅を有するように選択される。調整回路1301は、電源電圧VDDCOMよりも大きい、VDDCOMよりも小さい、またはVDDCOMに等しい電源電圧VDDCOMAを生成することができる。
【0119】
電源電圧VDDCOMAは、クロック回路網1103に供給される。クロック信号CLKをバッファしてクロック信号CLKAを生成する、クロック回路網1103内のクロックバッファ回路のうちの1つまたは複数が、電源電圧VDDCOMAから供給される電流をとる。
【0120】
電源電圧VDDCOMは、クロック回路網1104にも供給される。クロック信号CLK2をバッファしてクロック信号CLKBを生成する、クロック回路網1104内のクロックバッファ回路のうちの1つまたは複数が、電源電圧VDDCOMから供給される電流をとる。
【0121】
図13Bでは、クロック回路網1104が電源電圧VDDCOM内の電源ノイズに基づいてCLKB内に生成するPSIJが、クロック回路網1103がVDDCOMA内の電源ノイズに基づいてCLKA内に生成するPSIJと実質的に一致する。図13Bでは、電源電圧VDDCOMおよびVDDCOMA内の電源ノイズが、特定の電源ノイズ周波数範囲内で実質的に同様にクロック信号CLKAおよびCLKBに影響を及ぼす。
【0122】
図13Cは、外部電源から供給される電源電圧を使用して生成される電源電圧に基づく電源誘起ジッタを有するクロック信号を生成する集積回路を有するシステムの別の一例を示す。図13Cのシステムは、集積回路Aと集積回路Bとを含む。集積回路Aは、インターフェイス回路1101と、クロック網回路1103と、クロック送信機回路1105とを含む。集積回路Bは、インターフェイス回路1102と、クロック網回路1104と、クロック受信機回路1106と、調整回路1302とを含む。
【0123】
図13Cの実施形態では、VDDCOMが調整回路1302の入力に供給される。調整回路1302は、電源電圧VDDCOMから供給される電流を使用し、出力電源電圧VDDCOMBを生成する。VDDCOMが電源ノイズを含む場合、調整回路1302は、VDDCOM内の電源ノイズに一致する電源ノイズを電源電圧VDDCOMB内に生成する。調整器1302は、対象となるシステムの電源ノイズ周波数範囲内で、VDDCOM内の電源ノイズのほとんどまたはすべてをVDDCOMBに通すノイズ帯域幅を有するように選択される。調整回路1302は、電源電圧VDDCOMよりも大きい、VDDCOMよりも小さい、またはVDDCOMに等しい電源電圧VDDCOMBを生成することができる。
【0124】
電源電圧VDDCOMは、クロック回路網1103に供給される。クロック信号CLKをバッファしてクロック信号CLKAを生成する、クロック回路網1103内のクロックバッファ回路のうちの1つまたは複数が、電源電圧VDDCOMから供給される電流をとる。
【0125】
電源電圧VDDCOMBは、クロック回路網1104に供給される。クロック信号CLK2をバッファしてクロック信号CLKBを生成する、クロック回路網1104内のクロックバッファ回路のうちの1つまたは複数が、電源電圧VDDCOMBから供給される電流をとる。
【0126】
図13Cでは、クロック回路網1104が電源電圧VDDCOMB内の電源ノイズに基づいてCLKB内に生成するPSIJが、クロック回路網1103がVDDCOM内の電源ノイズに基づいてCLKA内に生成するPSIJと実質的に一致する。図13Cでは、電源電圧VDDCOMおよびVDDCOMB内の電源ノイズが、特定の電源ノイズ周波数範囲内で実質的に同様にクロック信号CLKAおよびCLKBに影響を及ぼす。
【0127】
図14は、他方の集積回路から供給される電源電圧に基づくPSIJを有するクロック信号をそれぞれ生成する、2つの集積回路を有するシステムの一例を示す。図14のシステムは、集積回路Aと集積回路Bとを含む。集積回路Aは、インターフェイス回路1101と、クロック網回路1103と、クロック送信機回路1105とを含む。集積回路Bは、インターフェイス回路1102と、クロック網回路1104と、クロック受信機回路1106とを含む。
【0128】
電源電圧VDDAが集積回路Aの中で生成され、または外部電源から集積回路Aに供給される。電源電圧VDDAは、クロック回路網1103内のクロックバッファ回路1103Bに供給される。電源電圧VDDAは、外部導線S15を介して集積回路Bにも供給される。電源電圧VDDAは、クロック回路網1104内のクロックバッファ回路1104Bに供給される。
【0129】
電源電圧VDDBが集積回路Bの中で生成され、または外部電源から集積回路Bに供給される。電源電圧VDDBは、クロック回路網1104内のクロックバッファ回路1104Aに供給される。電源電圧VDDBは、外部導線S14を介して集積回路Aにも供給される。電源電圧VDDBは、クロック回路網1103内のクロックバッファ回路1103Aに供給される。
【0130】
クロックバッファ回路1103A−1103Bは、クロック信号CLKをバッファしてクロック信号CLKAを生成する。クロックバッファ回路1103Aは、電源電圧VDDBから供給される電流をとり、クロックバッファ回路1103Bは、電源電圧VDDAから供給される電流をとる。クロック回路網1103は、電源電圧VDDAおよびVDDB内の電源ノイズに基づくPSIJをクロック信号CLKAに加える。クロック回路網1103は、図14には不図示の追加のクロックバッファ回路および他の回路を有してもよい。
【0131】
クロックバッファ回路1104A−1104Bは、クロック信号CLK2をバッファしてクロック信号CLKBを生成する。クロックバッファ回路1104Aは、電源電圧VDDBから供給される電流をとり、クロックバッファ回路1104Bは、電源電圧VDDAから供給される電流をとる。クロック回路網1104は、電源電圧VDDAおよびVDDB内の電源ノイズに基づくPSIJをクロック信号CLKBに加える。クロック回路網1104は、図14には不図示の追加のクロックバッファ回路および他の回路を有してもよい。
【0132】
図14では、クロック回路網1104が電源電圧VDDAおよびVDDB内の電源ノイズに基づいてCLKB内に生成するPSIJが、クロック回路網1103がVDDAおよびVDDB内の電源ノイズに基づいてCLKA内に生成するPSIJと実質的に一致する。図14では、電源電圧VDDAおよびVDDB内の電源ノイズが、特定の電源ノイズ周波数範囲内で実質的に同様にクロック信号CLKAおよびCLKBに影響を及ぼす。
【0133】
クロックのバッファリングおよび分配に使用するとき、2つの集積回路装置上の電源ノイズが(伝送の周波数限界の範囲内で)実質的に共有されることを前提として代替的実施形態を実装し、それにより、2つの集積回路装置間でジッタのかなりの部分を同様にすることにより、PSIJのシステム影響を最小限にすることができる。そのような代替的実施形態は、(例えばオフチップのクロックバッファを使用した)2つの集積回路装置間のクロック分配等のための代替的技法を含むことができる。
【0134】
例示的実施形態についての上記の説明は、例証および説明目的で示した。上記の説明は、網羅的であること、または本明細書に開示した例に限定されることを意図するものではない。場合によっては、諸実施形態の特定の特徴を、記載の他の特徴を対応して使用することなしに用いることができる。特許請求の範囲から逸脱することなく、上記の教示に照らして多くの修正形態、代用形態、および改変形態が可能である。
【特許請求の範囲】
【請求項1】
調節可能な遅延回路および第1のインターフェイス回路を含む第1の集積回路装置であって、遅延クロック信号を作り出すために第1のクロック信号が前記調節可能な遅延回路に与えられ、前記遅延クロック信号は前記第1のインターフェイス回路に与えられる、第1の集積回路装置と、
第2の集積回路装置であって、
少なくとも1つの信号線を介し、前記第1の集積回路装置を相手にデータを転送するための第2のインターフェイス回路、および
前記第1の集積回路装置にノイズ信号を与えるための電源電圧検知回路を含み、前記ノイズ信号は前記第2の集積回路装置の電源電圧内のノイズを示す、第2の集積回路装置と
を含み、前記調節可能な遅延回路は、前記ノイズ信号に基づいて前記遅延クロック信号の遅延を調節する、システム。
【請求項2】
前記第1の集積回路装置が、前記第2の集積回路装置に第2のクロック信号を出力するためのクロックドライバをさらに含み、前記第2のクロック信号は前記第1のクロック信号から得られ、前記第2の集積回路装置は前記第2のクロック信号を前記第1の集積回路装置から受け取り、前記第2のインターフェイス回路によるデータの前記転送をクロック制御するために使用される第3のクロック信号を得るために、前記第2のクロック信号が前記第2の集積回路装置によって使用され、前記第2の集積回路装置は、前記第2のクロック信号から前記第3のクロック信号を得るための内部クロックバッファを含む、請求項1に記載のシステム。
【請求項3】
前記第2のインターフェイス回路によるデータの前記転送をクロック制御するために第2のクロック信号が使用され、前記第2の集積回路装置は、前記第2のクロック信号を生成するために位相ロックループまたは遅延ロックループのうちの少なくとも一方を含む、請求項1に記載のシステム。
【請求項4】
前記第1の集積回路装置が、第2のクロック信号を差動クロック信号として前記第2の集積回路装置内のクロック受信機に出力するためのクロックドライバをさらに含み、前記第2のクロック信号は前記第1のクロック信号から得られ、前記クロック受信機の入力端子に前記電源電圧検知回路が結合され、前記電源電圧検知回路は、前記差動クロック信号のコモンモード電圧の変動により、前記第1の集積回路装置に前記ノイズ信号を伝送し、前記電源電圧は、前記クロック受信機から前記第2のインターフェイス回路に第3のクロック信号を与える内部クロックバッファのための電圧源である、請求項1に記載のシステム。
【請求項5】
前記電源電圧検知回路が、差動信号により、前記ノイズ信号を前記第1の集積回路装置に与える、請求項1に記載のシステム。
【請求項6】
前記電源電圧検知回路が、シングルエンドノイズ信号を前記第1の集積回路装置に与える、請求項1に記載のシステム。
【請求項7】
前記電源電圧検知回路が、前記電源電圧内のノイズを示す第1のノイズ信号を前記第1の集積回路装置に与え、前記電源電圧検知回路は、前記第2の集積回路装置の接地電圧内のノイズを示す第2のノイズ信号を前記第1の集積回路装置に与え、前記調節可能な遅延回路は、前記第1のノイズ信号および前記第2のノイズ信号に基づいて前記遅延クロック信号の前記遅延を調節する、請求項1に記載のシステム。
【請求項8】
前記電源電圧検知回路により前記第1の集積回路装置に与えられる前記ノイズ信号は、前記電源電圧内のノイズから前記第2の集積回路装置の接地電圧内のノイズを引いたノイズを示す、請求項1に記載のシステム。
【請求項9】
前記第2の集積回路装置が、前記電源電圧検知回路に結合される第3のインターフェイス回路をさらに含み、前記電源電圧検知回路は、前記第3のインターフェイス回路に結合される外部データ線を通じて伝送される差動データ信号のコモンモード電圧の変動により、前記第1の集積回路装置に前記ノイズ信号を伝送する、請求項1に記載のシステム。
【請求項10】
前記電源電圧検知回路が、前記第2のインターフェイス回路に結合される外部データ線を通じて伝送される差動データ信号のコモンモード電圧の変動により、前記第1の集積回路装置に前記ノイズ信号を伝送する、請求項1に記載のシステム。
【請求項11】
前記電源電圧検知回路が、第1の外部信号線を通じて伝送される差動クロック信号のコモンモード電圧の変動により、前記第1の集積回路装置に前記ノイズ信号を伝送し、前記第1のインターフェイス回路が、第2の外部信号線を通じて前記第2のインターフェイス回路に書込みデータを伝送する、請求項1に記載のシステム。
【請求項12】
前記第2の集積回路装置が、前記電源電圧検知回路に結合される第3のインターフェイス回路をさらに含み、前記電源電圧検知回路は、前記第3のインターフェイス回路に結合されるデータマスクピンにより前記第1の集積回路装置に前記ノイズ信号を伝送する、請求項1に記載のシステム。
【請求項13】
前記第2の集積回路装置が、前記電源電圧検知回路に結合される第3のインターフェイス回路をさらに含み、前記電源電圧検知回路は、前記第3のインターフェイス回路に結合される外部制御線を通じて伝送される差動制御信号のコモンモード電圧の変動により、前記第1の集積回路装置に前記ノイズ信号を伝送する、請求項1に記載のシステム。
【請求項14】
前記電源電圧検知回路が、コンデンサに結合される第1の抵抗器と第2の抵抗器とを含み、前記コンデンサは前記電源電圧に結合される、請求項1に記載のシステム。
【請求項15】
前記第1の抵抗器が、前記第2の集積回路装置上のクロック受信機の第1の入力に結合され、前記第2の抵抗器が、前記クロック受信機の第2の入力に結合され、前記電源電圧検知回路が、差動クロック信号のコモンモード電圧の変動により、前記第1の集積回路装置に前記ノイズ信号を伝送し、前記差動クロック信号は前記第1のクロック信号から得られ、前記クロック受信機の前記第1の入力および前記第2の入力に伝送される、請求項14に記載のシステム。
【請求項16】
前記第1の集積回路装置が、前記ノイズ信号を受け取るために結合される抵抗器と、前記抵抗器から前記ノイズ信号を受け取る低域フィルタと、前記低域フィルタに結合される増幅器とをさらに含み、前記増幅器は、前記ノイズ信号から生成される低域フィルタされた増幅信号に基づき、前記調節可能な遅延回路に前記遅延クロック信号の前記遅延を変えさせる、請求項1に記載のシステム。
【請求項17】
前記第1の集積回路装置が、前記第2の集積回路装置に第2のクロック信号を出力するクロックドライバをさらに含み、前記第2のクロック信号は前記第1のクロック信号から得られ、前記抵抗器は前記クロックドライバの出力に結合される、請求項16に記載のシステム。
【請求項18】
前記電源電圧検知回路が、差動増幅器と、前記差動増幅器の第1の入力および前記電源電圧に結合される第1のコンデンサと、前記差動増幅器の第2の入力および接地電圧に結合される第2のコンデンサとを含む、請求項1に記載のシステム。
【請求項19】
前記第1の集積回路装置が、前記第2の集積回路装置に信号を出力するドライバと、前記ドライバの出力に結合される抵抗器と、前記抵抗器に結合される第1の増幅器と、前記第1の増幅器に結合される低域フィルタと、前記低域フィルタに結合される第2の増幅器とをさらに含み、前記第2の増幅器は、前記第1の増幅器において受け取られる前記ノイズ信号に基づいて前記調節可能な遅延回路が前記遅延クロック信号に与える前記遅延を変える、請求項1に記載のシステム。
【請求項20】
前記第2の集積回路装置が、前記第1の集積回路装置を相手に差動信号を転送するために結合される第3のインターフェイス回路をさらに含み、前記電源電圧検知回路は、前記差動信号のコモンモード電圧により、前記第1の集積回路装置に前記ノイズ信号を与える、請求項1に記載のシステム。
【請求項21】
前記電源電圧検知回路が、前記電源電圧内のノイズを示す第1のノイズ信号を、第1のコモンモード電圧により前記第1の集積回路装置に与え、接地電圧検知回路が、前記第2の集積回路装置の接地電圧内のノイズを示す第2のノイズ信号を、第2のコモンモード電圧により前記第1の集積回路装置に与え、前記調節可能な遅延回路は、前記第1のノイズ信号および前記第2のノイズ信号に基づいて前記遅延クロック信号の前記遅延を調節する、請求項1に記載のシステム。
【請求項22】
前記電源電圧検知回路が、第1のコンデンサに結合される第1の抵抗器および第2の抵抗器を含み、前記接地電圧検知回路が、第2のコンデンサに結合される第3の抵抗器および第4の抵抗器を含み、前記第1のコンデンサは前記電源電圧を受け取るために結合され、前記第2のコンデンサは前記接地電圧を受け取るために結合される、請求項21に記載のシステム。
【請求項23】
前記第1の集積回路装置がメモリコントローラを含み、前記第2の集積回路装置がメモリを含む、請求項1に記載のシステム。
【請求項24】
前記第1の集積回路装置および前記第2の集積回路装置が、周波数基準クロック信号を受け取り、前記周波数基準クロック信号との間の位相差を補償する、請求項1に記載のシステム。
【請求項25】
前記システムが、単方向クロック信号を用いるソース同期システムである、請求項1に記載のシステム。
【請求項26】
受信機および第1のクロック回路網を含む第1の集積回路であって、遅延回路および前記第1のクロック回路網により、第1のクロック信号が遅延クロック信号として前記受信機に送られる、第1の集積回路と、
送信機および第2のクロック回路網を含む第2の集積回路であって、第1の外部相互接続および前記第2のクロック回路網を使用し、前記第1のクロック信号が第2のクロック信号として前記送信機に送られる、第2の集積回路と
を含み、
前記送信機は、第2の外部相互接続を介して前記受信機にデータ信号を伝送し、前記遅延回路は、少なくとも前記第1の外部相互接続の遅延と、前記第2の外部相互接続の遅延と、前記第1のクロック回路網の遅延と前記第2のクロック回路網の遅延との間の差との合計に基づく遅延分だけ前記遅延クロック信号を遅らせる、システム。
【請求項27】
前記遅延回路が第3の外部相互接続である、請求項26に記載のシステム。
【請求項28】
前記第3の外部相互接続が、前記第1の集積回路への調節可能な終端接続を有する、請求項27に記載のシステム。
【請求項29】
前記遅延回路が、インダクタおよびコンデンサを含む、請求項26に記載のシステム。
【請求項30】
前記遅延回路が、前記第1の集積回路内の調節可能な遅延回路である、請求項26に記載のシステム。
【請求項31】
前記遅延回路の前記遅延が、レジスタの設定によって調節される、請求項26に記載のシステム。
【請求項32】
前記遅延回路が、前記データ信号内のビットを前記送信機に伝送させる前記第1のクロック信号のサイクルに応じて、前記データ信号内の各ビットを前記受信機によって捕捉させるための前記遅延分だけ前記遅延クロック信号を遅らせる、請求項26に記載のシステム。
【請求項33】
前記第2の集積回路が、前記第1の集積回路にノイズ信号を与えるための電源電圧検知回路をさらに含み、前記ノイズ信号は、前記第2の集積回路の電源電圧内のノイズを示し、
前記第1の集積回路が、前記第1のクロック回路網内に、前記ノイズ信号に基づいて前記遅延クロック信号の遅延を調節する、調節可能な遅延回路をさらに含む、請求項26に記載のシステム。
【請求項34】
遅延クロック信号を作り出すために第1のクロック信号が与えられる調節可能な遅延回路と、
少なくとも1つのピンを介して信号を転送するインターフェイス回路と
を含む集積回路であって、
前記遅延クロック信号は前記インターフェイス回路に与えられ、前記集積回路は、電源電圧内のノイズを示す外部から与えられるノイズ信号を受け取り、前記調節可能な遅延回路は、前記外部から与えられるノイズ信号に基づいて前記遅延クロック信号の遅延を調節する、集積回路。
【請求項35】
前記集積回路が、前記電源電圧内のノイズを示す外部から与えられる第1のノイズ信号を受け取り、接地電圧内のノイズを示す外部から与えられる第2のノイズ信号を受け取り、前記調節可能な遅延回路が、外部から与えられる前記第1のノイズ信号および前記第2のノイズ信号に基づいて前記遅延クロック信号の前記遅延を調節する、請求項34に記載の集積回路。
【請求項36】
第2のクロック信号を差動クロック信号としてピンに出力するためのクロックドライバをさらに含み、前記第2のクロック信号は前記第1のクロック信号から得られ、前記外部から与えられるノイズ信号が、前記差動クロック信号のコモンモード電圧の変動により前記集積回路に伝送される、請求項34に記載の集積回路。
【請求項37】
前記外部から与えられるノイズ信号を受け取るために結合される低域フィルタと、
前記低域フィルタに結合される増幅器と
をさらに含み、前記増幅器は、前記外部から与えられるノイズ信号に基づき、前記調節可能な遅延回路に前記遅延クロック信号の前記遅延を変えさせる、請求項34に記載の集積回路。
【請求項38】
1対の差動シグナリングピンをさらに含み、前記調節可能な遅延回路は、前記1対の差動シグナリングピンを介して伝送されるコモンモード電圧に応答する、請求項34に記載の集積回路。
【請求項39】
第1の外部相互接続を介し、第2の集積回路上の送信機からデータ信号を受け取るための受信機と、
第1のクロック回路網と
を含む、第1の集積回路であって、
遅延クロック信号を生成するために、遅延回路および前記第1のクロック回路網を介して前記受信機に第1のクロック信号が送られ、第2の外部相互接続および前記第2の集積回路上の第2のクロック回路網を介し、前記第1のクロック信号が第2のクロック信号として前記送信機に送られ、前記遅延回路は、少なくとも前記第1の外部相互接続の遅延と、前記第2の外部相互接続の遅延と、前記第1のクロック回路網の遅延と前記第2のクロック回路網の遅延との間の差との合計に基づく遅延分だけ前記遅延クロック信号を遅らせる、第1の集積回路。
【請求項40】
前記遅延回路が第3の外部相互接続であり、前記第3の外部相互接続は、前記第1の集積回路への調節可能な終端接続を有する、請求項39に記載の第1の集積回路。
【請求項41】
前記遅延回路が、前記データ信号内のビットを前記送信機に伝送させる前記第1のクロック信号のサイクルに応じて、前記データ信号内の各ビットを前記受信機によって捕捉させるための前記遅延分だけ前記遅延クロック信号を遅らせる、請求項39に記載の第1の集積回路。
【請求項42】
前記遅延回路が、調節可能な遅延回路である、請求項39に記載の第1の集積回路。
【請求項43】
前記遅延回路が、前記第1の集積回路内の電圧制御された遅延線である、請求項39に記載の第1の集積回路。
【請求項44】
前記遅延回路が、レジスタの設定によって制御されるプログラム可能な遅延線である、請求項39に記載の第1の集積回路。
【請求項45】
第1のピンを通じて、第1のコモンモード電圧内の第1のノイズ信号を与えるための電源電圧検知回路であって、前記第1のノイズ信号は前記集積回路の電源電圧内のノイズを示す、電源電圧検知回路と、
第2のピンを通じて、第2のコモンモード電圧内の第2のノイズ信号を与えるための接地電圧検知回路であって、前記第2のノイズ信号は前記集積回路の接地電圧内のノイズを示す、接地電圧検知回路と
を含む、集積回路。
【請求項46】
前記電源電圧検知回路に結合される第1のインターフェイス回路であって、前記電源電圧検知回路は、前記第1のインターフェイス回路を相手に転送される前記第1のコモンモード電圧内の変動により前記第1のノイズ信号を伝送する、第1のインターフェイス回路と、
前記接地電圧検知回路に結合される第2のインターフェイス回路であって、前記接地電圧検知回路は、前記第2のインターフェイス回路を相手に転送される前記第2のコモンモード電圧内の変動により前記第2のノイズ信号を伝送する、第2のインターフェイス回路と
をさらに含む、請求項45に記載の集積回路。
【請求項47】
クロック回路網に第1のクロック信号を伝送する第3のインターフェイス回路をさらに含み、前記クロック回路網が、前記第1のクロック信号から得た第2のクロック信号を前記第1のインターフェイス回路および前記第2のインターフェイス回路に伝送し、前記クロック回路網が、前記電源電圧および前記接地電圧を受け取る、請求項46に記載の集積回路。
【請求項48】
前記電源電圧検知回路が、コンデンサに結合される第1の抵抗器および第2の抵抗器を含み、前記コンデンサは前記電源電圧に結合される、請求項45に記載の集積回路。
【請求項49】
第1の集積回路の電源電圧内のノイズに基づいて変化する第1のノイズ信号を生成するステップと、
前記第1のノイズ信号に基づいて、第2の集積回路内で遅延クロック信号に与える遅延を調節するステップと、
前記第1の集積回路上の第1のインターフェイス回路と前記第2の集積回路上の第2のインターフェイス回路との間でデータを転送するステップであって、前記遅延クロック信号が前記第2のインターフェイス回路に与えられる、転送するステップと
を含む、方法。
【請求項50】
前記第1の集積回路上の接地電圧内のノイズに基づいて変化する第2のノイズ信号を生成するステップをさらに含み、
前記遅延クロック信号に与える遅延を調節するステップが、前記第1のノイズ信号に基づき、および前記第2のノイズ信号に基づき、前記遅延クロック信号に与える前記遅延を調節するステップをさらに含む、請求項49に記載の方法。
【請求項51】
第1の集積回路の電源電圧内のノイズに基づいて変化する第1のノイズ信号を生成するステップが、前記第1の集積回路の、前記電源電圧内のノイズから接地電圧内のノイズを引いたノイズに基づいて変化する前記第1のノイズ信号を生成するステップをさらに含む、請求項49に記載の方法。
【請求項52】
差動信号のコモンモード電圧の変動により、前記第2の集積回路に前記第1のノイズ信号を伝送するステップ
をさらに含む、請求項49に記載の方法。
【請求項53】
前記第1のノイズ信号を、シングルエンド信号として前記第2の集積回路に伝送するステップ
をさらに含む、請求項49に記載の方法。
【請求項54】
前記遅延クロック信号が第2のクロック信号から得られ、前記第2のクロック信号から得られる第3のクロック信号が、前記第2の集積回路から前記第1の集積回路に伝送され、前記第3のクロック信号から得られる第4のクロック信号が、前記第1のインターフェイス回路に与えられる、請求項49に記載の方法。
【請求項55】
第1の集積回路上の遅延回路および第1のクロック回路網を使用し、前記第1の集積回路上の受信機に第1のクロック信号を遅延クロック信号として伝送するステップと、
第2の集積回路上の第1の外部相互接続および第2のクロック回路網を使用し、前記第2の集積回路上の送信機に前記第1のクロック信号を第2のクロック信号として伝送するステップと、
第2の外部相互接続を介し、前記送信機から前記受信機にデータ信号を伝送するステップと
を含む方法であって、
前記遅延回路は、少なくとも前記第1の外部相互接続の遅延と、前記第2の外部相互接続の遅延と、前記第1のクロック回路網の遅延と前記第2のクロック回路網の遅延との間の差との合計に基づく遅延分だけ前記遅延クロック信号を遅らせる、方法。
【請求項56】
前記遅延回路が調節可能な遅延を有する、請求項55に記載の方法。
【請求項57】
前記遅延回路が遅延線である、請求項55に記載の方法。
【請求項58】
前記遅延回路が第3の外部相互接続である、請求項55に記載の方法。
【請求項59】
第1の電源電圧から供給される電流をとり、第1の内部クロック信号を与えるための第1の内部クロックバッファ回路、および
前記第1の内部クロック信号を基準にして同期的にデータを出力するための第1のインターフェイス回路
を含む第1の集積回路装置と、
前記第1の電源電圧から供給される電流をとり、第2の内部クロック信号を生成するための、第2の内部クロックバッファ回路、および
前記第2の内部クロック信号を基準にして同期的に前記データを受け取るための第2のインターフェイス回路
を含む第2の集積回路装置と
を含む、システム。
【請求項60】
前記第1の電源電圧が、導線を介し、前記第1の集積回路装置および前記第2の集積回路装置に共通である、請求項59に記載のシステム。
【請求項61】
前記第1の集積回路装置および前記第2の集積回路装置の少なくとも一方が、前記第1の電源電圧を使用して第2の電源電圧を生成する調整回路をさらに含み、それにより、前記第1の内部クロックバッファ回路および第2の内部クロックバッファ回路それぞれのうちの1つが、前記第2の電源電圧経由で前記第1の電源電圧から供給される電流をとる、請求項59に記載のシステム。
【請求項62】
前記第1の集積回路装置および前記第2の集積回路装置の少なくとも一方が、前記第1の電源電圧から得られる第2の電源電圧から電流をとる、請求項59に記載のシステム。
【請求項63】
前記第1の電源電圧が、前記第1の集積回路装置および前記第2の集積回路装置にとって外部の電源から、前記第1の集積回路装置および前記第2の集積回路装置に供給される、請求項59に記載のシステム。
【請求項64】
前記第1の集積回路装置がクロック受信機回路をさらに含み、前記第1の内部クロック信号が、前記クロック受信機回路において受け取られる外部タイミング信号から得られ、前記外部タイミング信号が、前記第2の集積回路装置によって与えられる、請求項59に記載のシステム。
【請求項65】
前記第2の集積回路装置がクロック受信機回路をさらに含み、前記第2の内部クロック信号が、前記クロック受信機回路において受け取られる外部タイミング信号から得られ、前記外部タイミング信号が、前記第1の集積回路装置によって与えられる、請求項59に記載のシステム。
【請求項66】
前記第1の集積回路装置および前記第2の集積回路装置の一方がメモリ装置であり、前記第1の集積回路装置および前記第2の集積回路装置の他方がコントローラ装置である、請求項59に記載のシステム。
【請求項67】
第1の電源電圧から供給される電流をとり、第1の内部クロック信号を与えるための第1のクロックバッファ回路と、
前記第1の内部クロック信号を基準にして同期的に第2の集積回路にデータを出力するためのインターフェイス回路と
を含む第1の集積回路であって、
前記第2の集積回路は、第2の内部クロック信号を基準にして同期的に前記データを受け取り、前記第2の内部クロック信号は、前記第1の電源電圧から供給される電流をとる第2のクロックバッファ回路によって生成される、第1の集積回路。
【請求項68】
前記第1のクロックバッファ回路の遅延特性が、前記第1の電源電圧内にあるノイズを基準にして変化する、請求項67に記載の第1の集積回路。
【請求項69】
前記第1の電源電圧が、前記第2の集積回路内で生成される、請求項67に記載の第1の集積回路。
【請求項70】
前記第1のクロックバッファ回路が、オンチップクロック分配回路網の一部である、請求項67に記載の第1の集積回路。
【請求項71】
前記第1の集積回路および前記第2の集積回路の少なくとも一方が、前記第1の電源電圧を使用して第2の電源電圧を生成する調整回路をさらに含み、それにより、前記第1のクロックバッファ回路および第2のクロックバッファ回路それぞれのうちの1つが、前記第2の電源電圧経由で前記第1の電源電圧から供給される電流をとる、請求項67に記載の第1の集積回路。
【請求項72】
前記インターフェイス回路が、前記第1の電源電圧から得られる第2の電源電圧から電流をとる、請求項67に記載の第1の集積回路。
【請求項73】
前記第1の電源電圧が、前記第1の集積回路および前記第2の集積回路にとって外部の電源から、前記第1の集積回路および前記第2の集積回路に供給される、請求項67に記載の第1の集積回路。
【請求項74】
前記第1の集積回路がクロック受信機回路をさらに含み、前記第1の内部クロック信号が、前記クロック受信機回路において受け取られる外部タイミング信号から得られ、前記外部タイミング信号が、前記第2の集積回路によって与えられる、請求項67に記載の第1の集積回路。
【請求項75】
前記第2の集積回路がクロック受信機回路をさらに含み、前記第2の内部クロック信号が、前記クロック受信機回路において受け取られる外部タイミング信号から得られ、前記外部タイミング信号が、前記第1の集積回路によって与えられる、請求項67に記載の第1の集積回路。
【請求項76】
前記第1の集積回路および前記第2の集積回路の一方がメモリ装置であり、前記第1の集積回路および前記第2の集積回路の他方がコントローラ装置である、請求項67に記載の第1の集積回路。
【請求項77】
第1の電源電圧から供給される電流をとり、第1の内部クロック信号を与えるための第1のクロックバッファ回路と、
前記第1の内部クロック信号を基準にして同期的に第2の集積回路からデータを受け取るためのインターフェイス回路と
を含む第1の集積回路であって、
前記第2の集積回路は、第2の内部クロック信号を基準にして同期的に前記データを前記第1の集積回路に伝送し、前記第2の内部クロック信号は、前記第1の電源電圧から供給される電流をとる第2のクロックバッファ回路によって生成される、第1の集積回路。
【請求項78】
前記第1の電源電圧が、導線を介し、前記第1の集積回路および前記第2の集積回路に共通である、請求項77に記載の第1の集積回路。
【請求項79】
前記第1の集積回路および前記第2の集積回路の少なくとも一方が、前記第1の電源電圧を使用して第2の電源電圧を生成する調整回路をさらに含み、それにより、前記第1のクロックバッファ回路および第2のクロックバッファ回路それぞれのうちの1つが、前記第2の電源電圧経由で前記第1の電源電圧から供給される電流をとる、請求項77に記載の第1の集積回路。
【請求項80】
前記インターフェイス回路が、前記第1の電源電圧から得られる第2の電源電圧から電流をとる、請求項77に記載の第1の集積回路。
【請求項81】
前記第1の電源電圧が、前記第1の集積回路および前記第2の集積回路にとって外部の電源から、前記第1の集積回路および前記第2の集積回路に供給される、請求項77に記載の第1の集積回路。
【請求項82】
前記第1の集積回路がクロック受信機回路をさらに含み、前記第1の内部クロック信号が、前記クロック受信機回路において受け取られる外部タイミング信号から得られ、前記外部タイミング信号が、前記第2の集積回路によって与えられる、請求項77に記載の第1の集積回路。
【請求項83】
前記第2の集積回路がクロック受信機回路をさらに含み、前記第2の内部クロック信号が、前記クロック受信機回路において受け取られる外部タイミング信号から得られ、前記外部タイミング信号が、前記第1の集積回路によって与えられる、請求項77に記載の第1の集積回路。
【請求項84】
前記第1のクロックバッファ回路の遅延特性が、前記第1の電源電圧内にあるノイズを基準にして変化する、請求項77に記載の第1の集積回路。
【請求項85】
前記第1の電源電圧が、前記第2の集積回路内で生成される、請求項77に記載の第1の集積回路。
【請求項86】
第1の集積回路装置の動作方法であって、
第1の内部クロック信号を与えるために第1のクロックバッファ回路内に電流をとるステップであって、前記電流は第1の電源電圧から供給される、電流をとるステップと、
第2の集積回路装置を相手に、前記第1の内部クロック信号を基準にして同期的にデータを転送するステップであって、前記第2の集積回路装置は、前記第1の集積回路装置を相手に第2のクロック信号を基準にして同期的に前記データを伝送し、前記第2のクロック信号は、前記第1の電源電圧から供給される電流をとる第2のクロックバッファ回路によって生成される、同期的にデータを転送するステップと
を含む、方法。
【請求項87】
前記第1の電源電圧が、導線を介し、前記第1の集積回路装置および前記第2の集積回路装置に共通である、請求項86に記載の方法。
【請求項88】
前記第1の電源電圧を使用して第2の電源電圧を生成するステップであって、それにより、前記第1のクロックバッファ回路および第2のクロックバッファ回路それぞれのうちの1つが、前記第2の電源電圧経由で前記第1の電源電圧から供給される電流をとる、第2の電源電圧を生成するステップ
をさらに含む、請求項86に記載の方法。
【請求項89】
前記第1の電源電圧から得られる第2の電源電圧から、前記第1の集積回路装置および前記第2の集積回路装置の少なくとも一方の中に電流をとるステップ
をさらに含む、請求項86に記載の方法。
【請求項90】
前記第1の集積回路装置および前記第2の集積回路装置にとって外部の電源から、前記第1の集積回路装置および前記第2の集積回路装置において前記第1の電源電圧を受け取るステップ
をさらに含む、請求項86に記載の方法。
【請求項91】
前記第1の集積回路装置内のクロック受信機回路を使用し、外部タイミング信号から前記第1の内部クロック信号を生成するステップであって、前記外部タイミング信号は、前記第2の集積回路装置によって与えられる、前記第1の内部クロック信号を生成するステップ
をさらに含む、請求項86に記載の方法。
【請求項92】
前記第2の集積回路装置内のクロック受信機回路を使用し、外部タイミング信号から前記第2のクロック信号を生成するステップであって、前記外部タイミング信号は、前記第1の集積回路装置によって与えられる、前記第2のクロック信号を生成するステップ
をさらに含む、請求項86に記載の方法。
【請求項93】
前記第1の電源電圧が、前記第2の集積回路装置内で生成される、請求項86に記載の方法。
【請求項94】
前記第1のクロックバッファ回路の遅延特性が、前記第1の電源電圧内にあるノイズを基準にして変化する、請求項86に記載の方法。
【請求項1】
調節可能な遅延回路および第1のインターフェイス回路を含む第1の集積回路装置であって、遅延クロック信号を作り出すために第1のクロック信号が前記調節可能な遅延回路に与えられ、前記遅延クロック信号は前記第1のインターフェイス回路に与えられる、第1の集積回路装置と、
第2の集積回路装置であって、
少なくとも1つの信号線を介し、前記第1の集積回路装置を相手にデータを転送するための第2のインターフェイス回路、および
前記第1の集積回路装置にノイズ信号を与えるための電源電圧検知回路を含み、前記ノイズ信号は前記第2の集積回路装置の電源電圧内のノイズを示す、第2の集積回路装置と
を含み、前記調節可能な遅延回路は、前記ノイズ信号に基づいて前記遅延クロック信号の遅延を調節する、システム。
【請求項2】
前記第1の集積回路装置が、前記第2の集積回路装置に第2のクロック信号を出力するためのクロックドライバをさらに含み、前記第2のクロック信号は前記第1のクロック信号から得られ、前記第2の集積回路装置は前記第2のクロック信号を前記第1の集積回路装置から受け取り、前記第2のインターフェイス回路によるデータの前記転送をクロック制御するために使用される第3のクロック信号を得るために、前記第2のクロック信号が前記第2の集積回路装置によって使用され、前記第2の集積回路装置は、前記第2のクロック信号から前記第3のクロック信号を得るための内部クロックバッファを含む、請求項1に記載のシステム。
【請求項3】
前記第2のインターフェイス回路によるデータの前記転送をクロック制御するために第2のクロック信号が使用され、前記第2の集積回路装置は、前記第2のクロック信号を生成するために位相ロックループまたは遅延ロックループのうちの少なくとも一方を含む、請求項1に記載のシステム。
【請求項4】
前記第1の集積回路装置が、第2のクロック信号を差動クロック信号として前記第2の集積回路装置内のクロック受信機に出力するためのクロックドライバをさらに含み、前記第2のクロック信号は前記第1のクロック信号から得られ、前記クロック受信機の入力端子に前記電源電圧検知回路が結合され、前記電源電圧検知回路は、前記差動クロック信号のコモンモード電圧の変動により、前記第1の集積回路装置に前記ノイズ信号を伝送し、前記電源電圧は、前記クロック受信機から前記第2のインターフェイス回路に第3のクロック信号を与える内部クロックバッファのための電圧源である、請求項1に記載のシステム。
【請求項5】
前記電源電圧検知回路が、差動信号により、前記ノイズ信号を前記第1の集積回路装置に与える、請求項1に記載のシステム。
【請求項6】
前記電源電圧検知回路が、シングルエンドノイズ信号を前記第1の集積回路装置に与える、請求項1に記載のシステム。
【請求項7】
前記電源電圧検知回路が、前記電源電圧内のノイズを示す第1のノイズ信号を前記第1の集積回路装置に与え、前記電源電圧検知回路は、前記第2の集積回路装置の接地電圧内のノイズを示す第2のノイズ信号を前記第1の集積回路装置に与え、前記調節可能な遅延回路は、前記第1のノイズ信号および前記第2のノイズ信号に基づいて前記遅延クロック信号の前記遅延を調節する、請求項1に記載のシステム。
【請求項8】
前記電源電圧検知回路により前記第1の集積回路装置に与えられる前記ノイズ信号は、前記電源電圧内のノイズから前記第2の集積回路装置の接地電圧内のノイズを引いたノイズを示す、請求項1に記載のシステム。
【請求項9】
前記第2の集積回路装置が、前記電源電圧検知回路に結合される第3のインターフェイス回路をさらに含み、前記電源電圧検知回路は、前記第3のインターフェイス回路に結合される外部データ線を通じて伝送される差動データ信号のコモンモード電圧の変動により、前記第1の集積回路装置に前記ノイズ信号を伝送する、請求項1に記載のシステム。
【請求項10】
前記電源電圧検知回路が、前記第2のインターフェイス回路に結合される外部データ線を通じて伝送される差動データ信号のコモンモード電圧の変動により、前記第1の集積回路装置に前記ノイズ信号を伝送する、請求項1に記載のシステム。
【請求項11】
前記電源電圧検知回路が、第1の外部信号線を通じて伝送される差動クロック信号のコモンモード電圧の変動により、前記第1の集積回路装置に前記ノイズ信号を伝送し、前記第1のインターフェイス回路が、第2の外部信号線を通じて前記第2のインターフェイス回路に書込みデータを伝送する、請求項1に記載のシステム。
【請求項12】
前記第2の集積回路装置が、前記電源電圧検知回路に結合される第3のインターフェイス回路をさらに含み、前記電源電圧検知回路は、前記第3のインターフェイス回路に結合されるデータマスクピンにより前記第1の集積回路装置に前記ノイズ信号を伝送する、請求項1に記載のシステム。
【請求項13】
前記第2の集積回路装置が、前記電源電圧検知回路に結合される第3のインターフェイス回路をさらに含み、前記電源電圧検知回路は、前記第3のインターフェイス回路に結合される外部制御線を通じて伝送される差動制御信号のコモンモード電圧の変動により、前記第1の集積回路装置に前記ノイズ信号を伝送する、請求項1に記載のシステム。
【請求項14】
前記電源電圧検知回路が、コンデンサに結合される第1の抵抗器と第2の抵抗器とを含み、前記コンデンサは前記電源電圧に結合される、請求項1に記載のシステム。
【請求項15】
前記第1の抵抗器が、前記第2の集積回路装置上のクロック受信機の第1の入力に結合され、前記第2の抵抗器が、前記クロック受信機の第2の入力に結合され、前記電源電圧検知回路が、差動クロック信号のコモンモード電圧の変動により、前記第1の集積回路装置に前記ノイズ信号を伝送し、前記差動クロック信号は前記第1のクロック信号から得られ、前記クロック受信機の前記第1の入力および前記第2の入力に伝送される、請求項14に記載のシステム。
【請求項16】
前記第1の集積回路装置が、前記ノイズ信号を受け取るために結合される抵抗器と、前記抵抗器から前記ノイズ信号を受け取る低域フィルタと、前記低域フィルタに結合される増幅器とをさらに含み、前記増幅器は、前記ノイズ信号から生成される低域フィルタされた増幅信号に基づき、前記調節可能な遅延回路に前記遅延クロック信号の前記遅延を変えさせる、請求項1に記載のシステム。
【請求項17】
前記第1の集積回路装置が、前記第2の集積回路装置に第2のクロック信号を出力するクロックドライバをさらに含み、前記第2のクロック信号は前記第1のクロック信号から得られ、前記抵抗器は前記クロックドライバの出力に結合される、請求項16に記載のシステム。
【請求項18】
前記電源電圧検知回路が、差動増幅器と、前記差動増幅器の第1の入力および前記電源電圧に結合される第1のコンデンサと、前記差動増幅器の第2の入力および接地電圧に結合される第2のコンデンサとを含む、請求項1に記載のシステム。
【請求項19】
前記第1の集積回路装置が、前記第2の集積回路装置に信号を出力するドライバと、前記ドライバの出力に結合される抵抗器と、前記抵抗器に結合される第1の増幅器と、前記第1の増幅器に結合される低域フィルタと、前記低域フィルタに結合される第2の増幅器とをさらに含み、前記第2の増幅器は、前記第1の増幅器において受け取られる前記ノイズ信号に基づいて前記調節可能な遅延回路が前記遅延クロック信号に与える前記遅延を変える、請求項1に記載のシステム。
【請求項20】
前記第2の集積回路装置が、前記第1の集積回路装置を相手に差動信号を転送するために結合される第3のインターフェイス回路をさらに含み、前記電源電圧検知回路は、前記差動信号のコモンモード電圧により、前記第1の集積回路装置に前記ノイズ信号を与える、請求項1に記載のシステム。
【請求項21】
前記電源電圧検知回路が、前記電源電圧内のノイズを示す第1のノイズ信号を、第1のコモンモード電圧により前記第1の集積回路装置に与え、接地電圧検知回路が、前記第2の集積回路装置の接地電圧内のノイズを示す第2のノイズ信号を、第2のコモンモード電圧により前記第1の集積回路装置に与え、前記調節可能な遅延回路は、前記第1のノイズ信号および前記第2のノイズ信号に基づいて前記遅延クロック信号の前記遅延を調節する、請求項1に記載のシステム。
【請求項22】
前記電源電圧検知回路が、第1のコンデンサに結合される第1の抵抗器および第2の抵抗器を含み、前記接地電圧検知回路が、第2のコンデンサに結合される第3の抵抗器および第4の抵抗器を含み、前記第1のコンデンサは前記電源電圧を受け取るために結合され、前記第2のコンデンサは前記接地電圧を受け取るために結合される、請求項21に記載のシステム。
【請求項23】
前記第1の集積回路装置がメモリコントローラを含み、前記第2の集積回路装置がメモリを含む、請求項1に記載のシステム。
【請求項24】
前記第1の集積回路装置および前記第2の集積回路装置が、周波数基準クロック信号を受け取り、前記周波数基準クロック信号との間の位相差を補償する、請求項1に記載のシステム。
【請求項25】
前記システムが、単方向クロック信号を用いるソース同期システムである、請求項1に記載のシステム。
【請求項26】
受信機および第1のクロック回路網を含む第1の集積回路であって、遅延回路および前記第1のクロック回路網により、第1のクロック信号が遅延クロック信号として前記受信機に送られる、第1の集積回路と、
送信機および第2のクロック回路網を含む第2の集積回路であって、第1の外部相互接続および前記第2のクロック回路網を使用し、前記第1のクロック信号が第2のクロック信号として前記送信機に送られる、第2の集積回路と
を含み、
前記送信機は、第2の外部相互接続を介して前記受信機にデータ信号を伝送し、前記遅延回路は、少なくとも前記第1の外部相互接続の遅延と、前記第2の外部相互接続の遅延と、前記第1のクロック回路網の遅延と前記第2のクロック回路網の遅延との間の差との合計に基づく遅延分だけ前記遅延クロック信号を遅らせる、システム。
【請求項27】
前記遅延回路が第3の外部相互接続である、請求項26に記載のシステム。
【請求項28】
前記第3の外部相互接続が、前記第1の集積回路への調節可能な終端接続を有する、請求項27に記載のシステム。
【請求項29】
前記遅延回路が、インダクタおよびコンデンサを含む、請求項26に記載のシステム。
【請求項30】
前記遅延回路が、前記第1の集積回路内の調節可能な遅延回路である、請求項26に記載のシステム。
【請求項31】
前記遅延回路の前記遅延が、レジスタの設定によって調節される、請求項26に記載のシステム。
【請求項32】
前記遅延回路が、前記データ信号内のビットを前記送信機に伝送させる前記第1のクロック信号のサイクルに応じて、前記データ信号内の各ビットを前記受信機によって捕捉させるための前記遅延分だけ前記遅延クロック信号を遅らせる、請求項26に記載のシステム。
【請求項33】
前記第2の集積回路が、前記第1の集積回路にノイズ信号を与えるための電源電圧検知回路をさらに含み、前記ノイズ信号は、前記第2の集積回路の電源電圧内のノイズを示し、
前記第1の集積回路が、前記第1のクロック回路網内に、前記ノイズ信号に基づいて前記遅延クロック信号の遅延を調節する、調節可能な遅延回路をさらに含む、請求項26に記載のシステム。
【請求項34】
遅延クロック信号を作り出すために第1のクロック信号が与えられる調節可能な遅延回路と、
少なくとも1つのピンを介して信号を転送するインターフェイス回路と
を含む集積回路であって、
前記遅延クロック信号は前記インターフェイス回路に与えられ、前記集積回路は、電源電圧内のノイズを示す外部から与えられるノイズ信号を受け取り、前記調節可能な遅延回路は、前記外部から与えられるノイズ信号に基づいて前記遅延クロック信号の遅延を調節する、集積回路。
【請求項35】
前記集積回路が、前記電源電圧内のノイズを示す外部から与えられる第1のノイズ信号を受け取り、接地電圧内のノイズを示す外部から与えられる第2のノイズ信号を受け取り、前記調節可能な遅延回路が、外部から与えられる前記第1のノイズ信号および前記第2のノイズ信号に基づいて前記遅延クロック信号の前記遅延を調節する、請求項34に記載の集積回路。
【請求項36】
第2のクロック信号を差動クロック信号としてピンに出力するためのクロックドライバをさらに含み、前記第2のクロック信号は前記第1のクロック信号から得られ、前記外部から与えられるノイズ信号が、前記差動クロック信号のコモンモード電圧の変動により前記集積回路に伝送される、請求項34に記載の集積回路。
【請求項37】
前記外部から与えられるノイズ信号を受け取るために結合される低域フィルタと、
前記低域フィルタに結合される増幅器と
をさらに含み、前記増幅器は、前記外部から与えられるノイズ信号に基づき、前記調節可能な遅延回路に前記遅延クロック信号の前記遅延を変えさせる、請求項34に記載の集積回路。
【請求項38】
1対の差動シグナリングピンをさらに含み、前記調節可能な遅延回路は、前記1対の差動シグナリングピンを介して伝送されるコモンモード電圧に応答する、請求項34に記載の集積回路。
【請求項39】
第1の外部相互接続を介し、第2の集積回路上の送信機からデータ信号を受け取るための受信機と、
第1のクロック回路網と
を含む、第1の集積回路であって、
遅延クロック信号を生成するために、遅延回路および前記第1のクロック回路網を介して前記受信機に第1のクロック信号が送られ、第2の外部相互接続および前記第2の集積回路上の第2のクロック回路網を介し、前記第1のクロック信号が第2のクロック信号として前記送信機に送られ、前記遅延回路は、少なくとも前記第1の外部相互接続の遅延と、前記第2の外部相互接続の遅延と、前記第1のクロック回路網の遅延と前記第2のクロック回路網の遅延との間の差との合計に基づく遅延分だけ前記遅延クロック信号を遅らせる、第1の集積回路。
【請求項40】
前記遅延回路が第3の外部相互接続であり、前記第3の外部相互接続は、前記第1の集積回路への調節可能な終端接続を有する、請求項39に記載の第1の集積回路。
【請求項41】
前記遅延回路が、前記データ信号内のビットを前記送信機に伝送させる前記第1のクロック信号のサイクルに応じて、前記データ信号内の各ビットを前記受信機によって捕捉させるための前記遅延分だけ前記遅延クロック信号を遅らせる、請求項39に記載の第1の集積回路。
【請求項42】
前記遅延回路が、調節可能な遅延回路である、請求項39に記載の第1の集積回路。
【請求項43】
前記遅延回路が、前記第1の集積回路内の電圧制御された遅延線である、請求項39に記載の第1の集積回路。
【請求項44】
前記遅延回路が、レジスタの設定によって制御されるプログラム可能な遅延線である、請求項39に記載の第1の集積回路。
【請求項45】
第1のピンを通じて、第1のコモンモード電圧内の第1のノイズ信号を与えるための電源電圧検知回路であって、前記第1のノイズ信号は前記集積回路の電源電圧内のノイズを示す、電源電圧検知回路と、
第2のピンを通じて、第2のコモンモード電圧内の第2のノイズ信号を与えるための接地電圧検知回路であって、前記第2のノイズ信号は前記集積回路の接地電圧内のノイズを示す、接地電圧検知回路と
を含む、集積回路。
【請求項46】
前記電源電圧検知回路に結合される第1のインターフェイス回路であって、前記電源電圧検知回路は、前記第1のインターフェイス回路を相手に転送される前記第1のコモンモード電圧内の変動により前記第1のノイズ信号を伝送する、第1のインターフェイス回路と、
前記接地電圧検知回路に結合される第2のインターフェイス回路であって、前記接地電圧検知回路は、前記第2のインターフェイス回路を相手に転送される前記第2のコモンモード電圧内の変動により前記第2のノイズ信号を伝送する、第2のインターフェイス回路と
をさらに含む、請求項45に記載の集積回路。
【請求項47】
クロック回路網に第1のクロック信号を伝送する第3のインターフェイス回路をさらに含み、前記クロック回路網が、前記第1のクロック信号から得た第2のクロック信号を前記第1のインターフェイス回路および前記第2のインターフェイス回路に伝送し、前記クロック回路網が、前記電源電圧および前記接地電圧を受け取る、請求項46に記載の集積回路。
【請求項48】
前記電源電圧検知回路が、コンデンサに結合される第1の抵抗器および第2の抵抗器を含み、前記コンデンサは前記電源電圧に結合される、請求項45に記載の集積回路。
【請求項49】
第1の集積回路の電源電圧内のノイズに基づいて変化する第1のノイズ信号を生成するステップと、
前記第1のノイズ信号に基づいて、第2の集積回路内で遅延クロック信号に与える遅延を調節するステップと、
前記第1の集積回路上の第1のインターフェイス回路と前記第2の集積回路上の第2のインターフェイス回路との間でデータを転送するステップであって、前記遅延クロック信号が前記第2のインターフェイス回路に与えられる、転送するステップと
を含む、方法。
【請求項50】
前記第1の集積回路上の接地電圧内のノイズに基づいて変化する第2のノイズ信号を生成するステップをさらに含み、
前記遅延クロック信号に与える遅延を調節するステップが、前記第1のノイズ信号に基づき、および前記第2のノイズ信号に基づき、前記遅延クロック信号に与える前記遅延を調節するステップをさらに含む、請求項49に記載の方法。
【請求項51】
第1の集積回路の電源電圧内のノイズに基づいて変化する第1のノイズ信号を生成するステップが、前記第1の集積回路の、前記電源電圧内のノイズから接地電圧内のノイズを引いたノイズに基づいて変化する前記第1のノイズ信号を生成するステップをさらに含む、請求項49に記載の方法。
【請求項52】
差動信号のコモンモード電圧の変動により、前記第2の集積回路に前記第1のノイズ信号を伝送するステップ
をさらに含む、請求項49に記載の方法。
【請求項53】
前記第1のノイズ信号を、シングルエンド信号として前記第2の集積回路に伝送するステップ
をさらに含む、請求項49に記載の方法。
【請求項54】
前記遅延クロック信号が第2のクロック信号から得られ、前記第2のクロック信号から得られる第3のクロック信号が、前記第2の集積回路から前記第1の集積回路に伝送され、前記第3のクロック信号から得られる第4のクロック信号が、前記第1のインターフェイス回路に与えられる、請求項49に記載の方法。
【請求項55】
第1の集積回路上の遅延回路および第1のクロック回路網を使用し、前記第1の集積回路上の受信機に第1のクロック信号を遅延クロック信号として伝送するステップと、
第2の集積回路上の第1の外部相互接続および第2のクロック回路網を使用し、前記第2の集積回路上の送信機に前記第1のクロック信号を第2のクロック信号として伝送するステップと、
第2の外部相互接続を介し、前記送信機から前記受信機にデータ信号を伝送するステップと
を含む方法であって、
前記遅延回路は、少なくとも前記第1の外部相互接続の遅延と、前記第2の外部相互接続の遅延と、前記第1のクロック回路網の遅延と前記第2のクロック回路網の遅延との間の差との合計に基づく遅延分だけ前記遅延クロック信号を遅らせる、方法。
【請求項56】
前記遅延回路が調節可能な遅延を有する、請求項55に記載の方法。
【請求項57】
前記遅延回路が遅延線である、請求項55に記載の方法。
【請求項58】
前記遅延回路が第3の外部相互接続である、請求項55に記載の方法。
【請求項59】
第1の電源電圧から供給される電流をとり、第1の内部クロック信号を与えるための第1の内部クロックバッファ回路、および
前記第1の内部クロック信号を基準にして同期的にデータを出力するための第1のインターフェイス回路
を含む第1の集積回路装置と、
前記第1の電源電圧から供給される電流をとり、第2の内部クロック信号を生成するための、第2の内部クロックバッファ回路、および
前記第2の内部クロック信号を基準にして同期的に前記データを受け取るための第2のインターフェイス回路
を含む第2の集積回路装置と
を含む、システム。
【請求項60】
前記第1の電源電圧が、導線を介し、前記第1の集積回路装置および前記第2の集積回路装置に共通である、請求項59に記載のシステム。
【請求項61】
前記第1の集積回路装置および前記第2の集積回路装置の少なくとも一方が、前記第1の電源電圧を使用して第2の電源電圧を生成する調整回路をさらに含み、それにより、前記第1の内部クロックバッファ回路および第2の内部クロックバッファ回路それぞれのうちの1つが、前記第2の電源電圧経由で前記第1の電源電圧から供給される電流をとる、請求項59に記載のシステム。
【請求項62】
前記第1の集積回路装置および前記第2の集積回路装置の少なくとも一方が、前記第1の電源電圧から得られる第2の電源電圧から電流をとる、請求項59に記載のシステム。
【請求項63】
前記第1の電源電圧が、前記第1の集積回路装置および前記第2の集積回路装置にとって外部の電源から、前記第1の集積回路装置および前記第2の集積回路装置に供給される、請求項59に記載のシステム。
【請求項64】
前記第1の集積回路装置がクロック受信機回路をさらに含み、前記第1の内部クロック信号が、前記クロック受信機回路において受け取られる外部タイミング信号から得られ、前記外部タイミング信号が、前記第2の集積回路装置によって与えられる、請求項59に記載のシステム。
【請求項65】
前記第2の集積回路装置がクロック受信機回路をさらに含み、前記第2の内部クロック信号が、前記クロック受信機回路において受け取られる外部タイミング信号から得られ、前記外部タイミング信号が、前記第1の集積回路装置によって与えられる、請求項59に記載のシステム。
【請求項66】
前記第1の集積回路装置および前記第2の集積回路装置の一方がメモリ装置であり、前記第1の集積回路装置および前記第2の集積回路装置の他方がコントローラ装置である、請求項59に記載のシステム。
【請求項67】
第1の電源電圧から供給される電流をとり、第1の内部クロック信号を与えるための第1のクロックバッファ回路と、
前記第1の内部クロック信号を基準にして同期的に第2の集積回路にデータを出力するためのインターフェイス回路と
を含む第1の集積回路であって、
前記第2の集積回路は、第2の内部クロック信号を基準にして同期的に前記データを受け取り、前記第2の内部クロック信号は、前記第1の電源電圧から供給される電流をとる第2のクロックバッファ回路によって生成される、第1の集積回路。
【請求項68】
前記第1のクロックバッファ回路の遅延特性が、前記第1の電源電圧内にあるノイズを基準にして変化する、請求項67に記載の第1の集積回路。
【請求項69】
前記第1の電源電圧が、前記第2の集積回路内で生成される、請求項67に記載の第1の集積回路。
【請求項70】
前記第1のクロックバッファ回路が、オンチップクロック分配回路網の一部である、請求項67に記載の第1の集積回路。
【請求項71】
前記第1の集積回路および前記第2の集積回路の少なくとも一方が、前記第1の電源電圧を使用して第2の電源電圧を生成する調整回路をさらに含み、それにより、前記第1のクロックバッファ回路および第2のクロックバッファ回路それぞれのうちの1つが、前記第2の電源電圧経由で前記第1の電源電圧から供給される電流をとる、請求項67に記載の第1の集積回路。
【請求項72】
前記インターフェイス回路が、前記第1の電源電圧から得られる第2の電源電圧から電流をとる、請求項67に記載の第1の集積回路。
【請求項73】
前記第1の電源電圧が、前記第1の集積回路および前記第2の集積回路にとって外部の電源から、前記第1の集積回路および前記第2の集積回路に供給される、請求項67に記載の第1の集積回路。
【請求項74】
前記第1の集積回路がクロック受信機回路をさらに含み、前記第1の内部クロック信号が、前記クロック受信機回路において受け取られる外部タイミング信号から得られ、前記外部タイミング信号が、前記第2の集積回路によって与えられる、請求項67に記載の第1の集積回路。
【請求項75】
前記第2の集積回路がクロック受信機回路をさらに含み、前記第2の内部クロック信号が、前記クロック受信機回路において受け取られる外部タイミング信号から得られ、前記外部タイミング信号が、前記第1の集積回路によって与えられる、請求項67に記載の第1の集積回路。
【請求項76】
前記第1の集積回路および前記第2の集積回路の一方がメモリ装置であり、前記第1の集積回路および前記第2の集積回路の他方がコントローラ装置である、請求項67に記載の第1の集積回路。
【請求項77】
第1の電源電圧から供給される電流をとり、第1の内部クロック信号を与えるための第1のクロックバッファ回路と、
前記第1の内部クロック信号を基準にして同期的に第2の集積回路からデータを受け取るためのインターフェイス回路と
を含む第1の集積回路であって、
前記第2の集積回路は、第2の内部クロック信号を基準にして同期的に前記データを前記第1の集積回路に伝送し、前記第2の内部クロック信号は、前記第1の電源電圧から供給される電流をとる第2のクロックバッファ回路によって生成される、第1の集積回路。
【請求項78】
前記第1の電源電圧が、導線を介し、前記第1の集積回路および前記第2の集積回路に共通である、請求項77に記載の第1の集積回路。
【請求項79】
前記第1の集積回路および前記第2の集積回路の少なくとも一方が、前記第1の電源電圧を使用して第2の電源電圧を生成する調整回路をさらに含み、それにより、前記第1のクロックバッファ回路および第2のクロックバッファ回路それぞれのうちの1つが、前記第2の電源電圧経由で前記第1の電源電圧から供給される電流をとる、請求項77に記載の第1の集積回路。
【請求項80】
前記インターフェイス回路が、前記第1の電源電圧から得られる第2の電源電圧から電流をとる、請求項77に記載の第1の集積回路。
【請求項81】
前記第1の電源電圧が、前記第1の集積回路および前記第2の集積回路にとって外部の電源から、前記第1の集積回路および前記第2の集積回路に供給される、請求項77に記載の第1の集積回路。
【請求項82】
前記第1の集積回路がクロック受信機回路をさらに含み、前記第1の内部クロック信号が、前記クロック受信機回路において受け取られる外部タイミング信号から得られ、前記外部タイミング信号が、前記第2の集積回路によって与えられる、請求項77に記載の第1の集積回路。
【請求項83】
前記第2の集積回路がクロック受信機回路をさらに含み、前記第2の内部クロック信号が、前記クロック受信機回路において受け取られる外部タイミング信号から得られ、前記外部タイミング信号が、前記第1の集積回路によって与えられる、請求項77に記載の第1の集積回路。
【請求項84】
前記第1のクロックバッファ回路の遅延特性が、前記第1の電源電圧内にあるノイズを基準にして変化する、請求項77に記載の第1の集積回路。
【請求項85】
前記第1の電源電圧が、前記第2の集積回路内で生成される、請求項77に記載の第1の集積回路。
【請求項86】
第1の集積回路装置の動作方法であって、
第1の内部クロック信号を与えるために第1のクロックバッファ回路内に電流をとるステップであって、前記電流は第1の電源電圧から供給される、電流をとるステップと、
第2の集積回路装置を相手に、前記第1の内部クロック信号を基準にして同期的にデータを転送するステップであって、前記第2の集積回路装置は、前記第1の集積回路装置を相手に第2のクロック信号を基準にして同期的に前記データを伝送し、前記第2のクロック信号は、前記第1の電源電圧から供給される電流をとる第2のクロックバッファ回路によって生成される、同期的にデータを転送するステップと
を含む、方法。
【請求項87】
前記第1の電源電圧が、導線を介し、前記第1の集積回路装置および前記第2の集積回路装置に共通である、請求項86に記載の方法。
【請求項88】
前記第1の電源電圧を使用して第2の電源電圧を生成するステップであって、それにより、前記第1のクロックバッファ回路および第2のクロックバッファ回路それぞれのうちの1つが、前記第2の電源電圧経由で前記第1の電源電圧から供給される電流をとる、第2の電源電圧を生成するステップ
をさらに含む、請求項86に記載の方法。
【請求項89】
前記第1の電源電圧から得られる第2の電源電圧から、前記第1の集積回路装置および前記第2の集積回路装置の少なくとも一方の中に電流をとるステップ
をさらに含む、請求項86に記載の方法。
【請求項90】
前記第1の集積回路装置および前記第2の集積回路装置にとって外部の電源から、前記第1の集積回路装置および前記第2の集積回路装置において前記第1の電源電圧を受け取るステップ
をさらに含む、請求項86に記載の方法。
【請求項91】
前記第1の集積回路装置内のクロック受信機回路を使用し、外部タイミング信号から前記第1の内部クロック信号を生成するステップであって、前記外部タイミング信号は、前記第2の集積回路装置によって与えられる、前記第1の内部クロック信号を生成するステップ
をさらに含む、請求項86に記載の方法。
【請求項92】
前記第2の集積回路装置内のクロック受信機回路を使用し、外部タイミング信号から前記第2のクロック信号を生成するステップであって、前記外部タイミング信号は、前記第1の集積回路装置によって与えられる、前記第2のクロック信号を生成するステップ
をさらに含む、請求項86に記載の方法。
【請求項93】
前記第1の電源電圧が、前記第2の集積回路装置内で生成される、請求項86に記載の方法。
【請求項94】
前記第1のクロックバッファ回路の遅延特性が、前記第1の電源電圧内にあるノイズを基準にして変化する、請求項86に記載の方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11A】
【図11B】
【図12A】
【図12B】
【図13A】
【図13B】
【図13C】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11A】
【図11B】
【図12A】
【図12B】
【図13A】
【図13B】
【図13C】
【図14】
【公表番号】特表2012−532369(P2012−532369A)
【公表日】平成24年12月13日(2012.12.13)
【国際特許分類】
【出願番号】特願2012−517540(P2012−517540)
【出願日】平成22年5月31日(2010.5.31)
【国際出願番号】PCT/US2010/036792
【国際公開番号】WO2011/008356
【国際公開日】平成23年1月20日(2011.1.20)
【出願人】(501055961)ラムバス・インコーポレーテッド (89)
【Fターム(参考)】
【公表日】平成24年12月13日(2012.12.13)
【国際特許分類】
【出願日】平成22年5月31日(2010.5.31)
【国際出願番号】PCT/US2010/036792
【国際公開番号】WO2011/008356
【国際公開日】平成23年1月20日(2011.1.20)
【出願人】(501055961)ラムバス・インコーポレーテッド (89)
【Fターム(参考)】
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