デジタルＰＬＬ回路
【課題】
映像信号をサンプリングするためのサンプリングクロック信号として用いても、映像に乱れを生じさせないクロック信号を生成することのできるデジタルＰＬＬ回路を提供することを課題とする。
【解決手段】
映像信号のサンプリングに用いるサンプリングクロック信号として、入力電圧に応じた発振周波数のクロック信号を出力する電圧制御発振回路と、映像信号の制御に用いられる複合同期信号と、前記電圧制御発振回路の出力に基づく帰還信号との位相差を検出する位相差検出部と、前記位相差検出部で検出される位相差が所定の範囲内にある場合は当該位相差を選択して出力し、前記位相差検出部で検出される位相差が前記所定の範囲内にない場合は前記位相差検出部で検出される位相差の目標値を出力する出力部とを含み、前記出力部の出力に基づいて、前記電圧制御発振回路の入力電圧を制御する。
映像信号をサンプリングするためのサンプリングクロック信号として用いても、映像に乱れを生じさせないクロック信号を生成することのできるデジタルＰＬＬ回路を提供することを課題とする。
【解決手段】
映像信号のサンプリングに用いるサンプリングクロック信号として、入力電圧に応じた発振周波数のクロック信号を出力する電圧制御発振回路と、映像信号の制御に用いられる複合同期信号と、前記電圧制御発振回路の出力に基づく帰還信号との位相差を検出する位相差検出部と、前記位相差検出部で検出される位相差が所定の範囲内にある場合は当該位相差を選択して出力し、前記位相差検出部で検出される位相差が前記所定の範囲内にない場合は前記位相差検出部で検出される位相差の目標値を出力する出力部とを含み、前記出力部の出力に基づいて、前記電圧制御発振回路の入力電圧を制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
最終出力であるクロック信号を分周してフィードバックし、基準クロック信号との位相差に基づき、基準クロック信号に同期した周波数のクロック信号を生成するデジタルＰＬＬ（Phase-locked loop）回路に関する。
【背景技術】
【０００２】
図１は、従来のデジタルＰＬＬ回路を示すブロック図である。
【０００３】
従来のデジタルＰＬＬ回路１０は、デジタル位相比較器（ＤＰＤ：Digital Phase Detector）１１、内部高精度発振器１２、アナログＰＬＬ（ＡＰＬＬ：Analog Phase-locked loop）回路１３、デジタルループフィルタ（ＤＬＦ：Digital Loop Filter ）１４、デジタル／アナログ変換器（以下、Ｄ／Ａコンバータ）１５、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator ）１６、及び分周器１７を含む。
【０００４】
デジタル位相比較器１１は、基準クロック信号REF＿CLKと帰還クロック信号FB＿CLKとの位相差をカウントし、位相差を表すデジタル位相差信号を出力する。
【０００５】
デジタル位相比較器１１は、基準クロック信号REF＿CLKと帰還クロック信号FB＿CLKとの位相差を出力するアナログ位相比較器と、位相差をカウントするデジタルカウンタとを含み、アナログ位相比較器から出力される位相差をデジタルカウンタでカウントし、デジタル位相差信号として出力する。デジタルカウンタでのカウントには、アナログＰＬＬ１３を経て内部高精度発振器１２から供給される位相差カウントクロックが用いられる。
【０００６】
内部高精度発振器１２は、デジタル位相比較器１１のデジタルカウンタで位相差をカウントする際に用いる位相差カウントクロックを生成するための発振器であり、位相差カウントクロックは、アナログＰＬＬ１３を経てデジタル位相比較器１１に入力される。
【０００７】
デジタルループフィルタ１４は、ＤＳＰ（Digital Signal Processor：デジタル信号プロセッサ）等の演算装置で構成されており、デジタル位相比較器１１で検出された位相差（デジタル位相差信号）を元に生成した誤差信号を平均化して出力するデジタル型のループフィルタである。
【０００８】
Ｄ／Ａコンバータ１５は、デジタルループフィルタ１４から出力される誤差信号をアナログ信号に変換して出力する変換器である。デジタルループフィルタ１４から出力される誤差信号は、電圧制御発振器１６の発振周波数を制御するためのアナログ電圧値に変換される。
【０００９】
電圧制御発振器１６は、スレーブ発振器として用いられる発振器であり、例えば、バリキャップダイオードのように静電容量を変更可能な素子を含む発振器を用いることができる。Ｄ／Ａコンバータ１５から出力されるアナログ電圧値をバリキャップダイオードのｐｎ接合間に印加することにより、デジタルループフィルタ１４から出力される誤差信号に応じた発振周波数のクロック信号CLKを出力する。電圧制御発振器１６から出力されるクロック信号CLKは、例えば、通信機器や映像機器等の電子機器に供給され、基準クロック信号等として用いられる。
【００１０】
分周器１７は、電圧制御発振器１６から出力されるクロック信号CLKを分周し、帰還クロック信号FB＿CLKとしてデジタル位相比較器１１に帰還入力する分周器である。
【００１１】
このような従来のデジタルＰＬＬ回路１０では、電圧制御発振器１６から出力されるクロック信号CLKが分周器１７で分周され、帰還クロック信号FB＿CLKとしてデジタル位相比較器１１にフィードバックされる。そして、アナログＰＬＬ１３を経て内部高精度発振器１２から供給される位相差カウントクロックを用いて、基準クロック信号REF＿CLKと帰還クロック信号FB＿CLKとの位相差がカウントされる。カウントされた位相差は、デジタル位相差信号として出力される。
【００１２】
デジタルループフィルタ１４では、デジタル位相比較器１１から出力されるデジタル位相差信号に基づいて生成した誤差信号が平均化されて、平均値としての誤差信号がＤ／Ａコンバータ１５に入力される。
【００１３】
Ｄ／Ａコンバータ１５では、デジタルループフィルタ１４から出力される誤差信号がアナログ信号（アナログ電圧値）に変換され、電圧制御発振器１６に供給される。
【００１４】
Ｄ／Ａコンバータ１５から電圧制御発振器１６に供給されるアナログ電圧値は、バリキャップダイオードのｐｎ接合間に印加されて静電容量が変更され、デジタルループフィルタ１４から出力される誤差信号に応じた発振周波数のクロック信号CLKが電圧制御発振器１６から出力される。
【００１５】
以上より、スレーブ発振器である電圧制御発振器１６から出力されるクロック信号CLKの周波数が基準クロック信号REF＿CLKに同期するように制御される。
【００１６】
従来のデジタルＰＬＬ回路１０では、クロック信号CLKの周波数を高精度に制御するために、種々の改良が行われていた。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開平０９−２３８０７０号公報
【特許文献２】特開２０００−２８６６９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
図２は、従来のデジタルＰＬＬ回路１０から出力されるクロック信号を用いてアナログ映像信号をデジタル映像信号に変換するアナログ／デジタル変換器を示すブロック図である。
【００１９】
アナログ／デジタル変換器（以下、Ａ／Ｄコンバータ）２０は、アナログ映像信号をデジタルサンプリングする際に用いるサンプリングクロック信号として、デジタルＰＬＬ回路１０から供給されるクロック信号を用いている。このため、デジタルＰＬＬ回路１０から出力されるクロック信号は、Ａ／Ｄコンバータ２０に入力されるアナログ映像信号に同期している必要がある。
【００２０】
ここで、映像信号には、水平方向の同期を取るための水平同期信号（ＨＳＹＮＣ：Horizontal Synchronizing signal）、垂直方向の同期を取るための垂直同期信号（ＶＳＹＮＣ：Vertical Synchronizing signal）、及び複合同期信号（ＣＳＹＮＣ：Composite Synchronizing signal）の３種類の同期信号が用いられる。このうち水平同期信号（ＨＳＹＮＣ：Horizontal Synchronizing signal）は、Ａ／Ｄコンバータ２０に入力されるアナログ映像信号と同期している。
【００２１】
複合同期信号（ＣＳＹＮＣ）は、垂直同期信号（ＨＳＹＮＣ）と水平同期信号（ＶＳＹＮＣ）を複合させた信号であり、垂直同期信号と水平同期信号の論理積（ＡＮＤ）で与えられる。
【００２２】
また、図２に示すデジタルＰＬＬ回路１０では、基準クロック信号REF＿CLKとして複合同期信号（ＣＳＹＮＣ）を用いる。
【００２３】
このため、デジタルＰＬＬ回路１０において、複合同期信号（ＣＳＹＮＣ）に同期するように生成されるクロック信号がサンプリングクロック信号としてＡ／Ｄコンバータ２０に入力されることになる。
【００２４】
すなわち、複合同期信号（ＣＳＹＮＣ）に基づいて生成されるサンプリングクロック信号がＡ／Ｄコンバータ２０に入力されるアナログ映像信号に同期している必要があることになる。
【００２５】
図３は、水平同期信号（ＨＳＹＮＣ）、垂直同期信号（ＶＳＹＮＣ）、及び複合同期信号（ＣＳＹＮＣ）の一例を示すタイミングチャートである。図３に示すように、水平同期信号（ＨＳＹＮＣ）はライン毎にパルスを有し、垂直同期信号（ＶＳＹＮＣ）は、フレーム毎にパルスを有する。
【００２６】
ここで、複合同期信号（ＣＳＹＮＣ）は、水平同期信号（ＨＳＹＮＣ）と垂直同期信号（ＶＳＹＮＣ）の論理積で与えられるため、区間Ａのように、複合同期信号（ＣＳＹＮＣ）がＬレベルに保持される区間Ａをライン毎に含む。
【００２７】
この区間Ａの間は、複合同期信号（ＣＳＹＮＣ）と水平同期信号（ＨＳＹＮＣ）が同期しないため、複合同期信号（ＣＳＹＮＣ）を基準クロック信号REF＿CLKとして用いてデジタルＰＬＬ回路１０で生成されるサンプリングクロック信号は、Ａ／Ｄコンバータ２０に入力されるアナログ映像信号との同期が取れなくなる。
【００２８】
このため、複合同期信号（ＣＳＹＮＣ）に基づいて生成されるサンプリングクロック信号を用いると、上述の区間Ａの間は、デジタル位相比較器１１から出力されるカウント値のずれが大きくなり、アナログ映像信号に同期するサンプリングクロック信号を正しく生成できない区間が生じるという課題があった。
【００２９】
正しく生成されないサンプリングクロック信号は、アナログ映像信号との同期が取れないため、アナログ映像信号のデジタルサンプリングが正しいタイミングで行われず、Ａ／Ｄコンバータ２０から出力されるデジタル映像信号に、ジッタ等の乱れが生じるという課題があった。
【００３０】
そこで、映像信号をサンプリングするためのサンプリングクロック信号として用いても、映像に乱れを生じさせないクロック信号を生成することのできるデジタルＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００３１】
本発明の実施の形態の一観点のデジタルＰＬＬ回路は、映像信号のサンプリングに用いるサンプリングクロック信号として、入力電圧に応じた発振周波数のクロック信号を出力する電圧制御発振回路と、映像信号の制御に用いられる複合同期信号と、前記電圧制御発振回路の出力に基づく帰還信号との位相差を検出する位相差検出部と、前記位相差検出部で検出される位相差が所定の範囲内にある場合は当該位相差を選択して出力し、前記位相差検出部で検出される位相差が前記所定の範囲内にない場合は前記位相差検出部で検出される位相差の目標値を出力する出力部とを含み、前記出力部の出力に基づいて、前記電圧制御発振回路の入力電圧を制御する。
【発明の効果】
【００３２】
映像信号をサンプリングするためのサンプリングクロック信号として用いても、映像に乱れを生じさせないクロック信号を生成することのできるデジタルＰＬＬ回路を提供できる。
【図面の簡単な説明】
【００３３】
【図１】従来のデジタルＰＬＬ回路を示すブロック図である。
【図２】従来のデジタルＰＬＬ回路１０から出力されるクロック信号を用いてアナログ映像信号をデジタル映像信号に変換するアナログ／デジタル変換器を示すブロック図である。
【図３】水平同期信号（ＨＳＹＮＣ）、垂直同期信号（ＶＳＹＮＣ）、及び複合同期信号（ＣＳＹＮＣ）の一例を示すタイミングチャートである。
【図４】実施の形態１のデジタルＰＬＬ回路１００を示すブロック図である。
【図５】実施の形態２のデジタルＰＬＬ回路２００を示すブロック図である。
【図６】実施の形態２のデジタルＰＬＬ回路２００のＣＰＵ２５０によって実行される処理手順を示す図である。
【発明を実施するための形態】
【００３４】
以下、本発明のデジタルＰＬＬ回路を適用した実施の形態について説明する。
【００３５】
［実施の形態１］
図４は、実施の形態１のデジタルＰＬＬ回路１００を示すブロック図である。
【００３６】
実施の形態１のデジタルＰＬＬ回路１００は、デジタル位相比較器（ＤＰＤ：Digital Phase Detector）１１１、内部高精度発振器１１２、アナログＰＬＬ（ＡＰＬＬ：Analog Phase-locked loop）回路１１３、セレクタ１５０、位相差判定回路１５１、ＲＯＭ（Read Only Memory：読み出し専用メモリ）１５２、デジタルループフィルタ（ＤＬＦ：Digital Loop Filter ）１１４、デジタル／アナログ（以下、Ｄ／Ａコンバータ）変換器１１５、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator ）１１６、及び分周器１１７を含む。実施の形態１のデジタルＰＬＬ回路１００は、例えば、半導体基板上に形成された電子素子を含む集積回路で実現される。
【００３７】
実施の形態１のデジタルＰＬＬ回路１００のデジタル位相比較器１１１には、基準クロック信号REF＿CLKとして映像信号の制御に用いられる複合同期信号（ＣＳＹＮＣ）が入力される。
【００３８】
また、電圧制御発振器１１６から出力されるクロック信号CLKは、映像信号のサンプリングに用いるサンプリングクロック信号として用いられる。
【００３９】
従って、分周器１１７を経てデジタル位相比較器１１１にフィードバックされる帰還クロック信号FB＿CLKは、映像信号の制御に用いられるサンプリングクロック信号を分周して得る帰還クロック信号である。
【００４０】
このため、サンプリングクロック信号を分周して得る帰還クロック信号FB＿CLKと、基準クロック信号REF＿CLK（複合同期信号（ＣＳＹＮＣ））の位相差をカウントすることにより、サンプリングクロックと複合同期信号（ＣＳＹＮＣ）の位相差を把握することができる。
【００４１】
なお、以下の説明では、サンプリングクロック信号を用いてアナログ映像信号をデジタル映像信号に変換するアナログ／デジタル変換器としては、図２に示したＡ／Ｄコンバータ２０を援用する。
【００４２】
デジタル位相比較器１１１は、基準クロック信号REF＿CLKと帰還クロック信号FB＿CLKとの位相差をカウントし、位相差を表すデジタル位相差信号を出力する位相差検出部である。すなわち、複合同期信号（ＣＳＹＮＣ）と帰還クロック信号FB＿CLKの位相差を表すデジタル位相差信号がデジタル位相比較器１１１から出力される。
【００４３】
デジタル位相比較器１１１は、基準クロック信号REF＿CLKと帰還クロック信号FB＿CLKとの位相差を出力するアナログ位相比較器と、位相差をカウントするデジタルカウンタを含み、アナログ位相比較器から出力される位相差をデジタルカウンタでカウントし、デジタル位相差信号として出力する。デジタルカウンタでのカウントには、アナログＰＬＬ１１３を経て内部高精度発振器１１２から供給される位相差カウントクロックが用いられる。
【００４４】
内部高精度発振器１１２は、デジタル位相比較器１１１のデジタルカウンタで位相差をカウントする際に用いる位相差カウントクロックを生成するための発振器であり、位相差カウントクロックは、アナログＰＬＬ１１３を経てデジタル位相比較器１１１に入力される。
【００４５】
セレクタ１５０は、デジタル位相比較器１１１から入力されるデジタル位相差信号と、ＲＯＭ１５２から入力される目標値信号とのいずれかを選択して出力する選択部であり、例えば、論理回路又はスリーステートバッファを含む回路として実現することができる。
【００４６】
セレクタ１５０は、位相差判定回路１５１からデジタル位相差信号が所定の範囲内にあることを表す判定結果が入力された場合には、デジタル位相比較器１１１から入力されるデジタル位相差信号を選択して出力する。一方、位相差判定回路１５１からデジタル位相差信号が所定の範囲内にないことを表す判定結果が入力された場合には、セレクタ１５０は、ＲＯＭ１５２から入力される目標値信号を選択して出力する。
【００４７】
位相差判定回路１５１は、デジタル位相比較器１１１から入力されるデジタル位相差信号が所定の範囲内にあるか否かを判定し、判定結果を表す信号をセレクタ１５０に入力する位相差判定部である。位相差判定回路１５１としては、例えば、ファームウェア（プログラム）での判定、又はハードウェア構成の場合は組み合わせ論理回路を用いることができる。
【００４８】
位相差判定回路１５１は、基準クロック信号REF＿CLKと帰還クロック信号FB＿CLKとの位相差の上限閾値と下限閾値を有しており、デジタル位相比較器１１１から入力されるデジタル位相差信号によって表される位相差が上限閾値と下限閾値の間（上限閾値と下限閾値で規定される範囲内）にあるか否かを判定する。
【００４９】
なお、上限閾値は、複合同期信号（ＣＳＹＮＣ）と帰還クロック信号FB＿CLKの位相差の上限閾値であるため、Ａ／Ｄコンバータ２０から出力されるデジタル映像信号にジッタが含まれないような適切な値であればよい。この上限閾値は、使用環境に応じて設定されればよい。
【００５０】
同様に、下限閾値は、複合同期信号（ＣＳＹＮＣ）と帰還クロック信号FB＿CLKの位相差の下限閾値であるため、Ａ／Ｄコンバータ２０から出力されるデジタル映像信号にジッタが含まれないような適切な値であればよい。この下限閾値は、使用環境に応じて設定されればよい。
【００５１】
位相差判定回路１５１は、デジタル位相差信号によって表される位相差が上限閾値と下限閾値で規定される範囲内にあるか否かの判定結果を表す信号をセレクタ１５０に入力する。セレクタ１５０の出力は、位相差判定回路１５１から入力される判定結果を表す信号によって切り替えられる。
【００５２】
ＲＯＭ１５２は、目標値信号を格納する読み取り専用メモリであり、例えば、不揮発性の半導体メモリを用いることができる。ＲＯＭ１５２には、デジタル位相差信号の目標値を表すデータが格納されており、この目標値は目標値信号としてセレクタ１５０の一方の入力信号にされている。
【００５３】
ＲＯＭ１５２に格納される目標値は、位相差判定回路１５１が判定に用いる所定の範囲を規定する上限閾値と下限閾値の間に存在し、複合同期信号（ＣＳＹＮＣ）と帰還クロック信号FB＿CLKの位相差が上限閾値と下限閾値で規定される範囲から外れた場合に、電圧制御発振器１１６の発振周波数を制御するための目標値である。
【００５４】
ＲＯＭ１５２に格納される目標値は、上限閾値と下限閾値の中央値であってもよく、また、上限閾値と下限閾値の間で目標値として適切な任意の値に設定されてもよい。ＲＯＭ１５２に格納される目標値は、使用環境に応じて設定されればよい。
【００５５】
デジタルループフィルタ１１４は、ＤＳＰ（Digital Signal Processor：デジタル信号プロセッサ）等の演算装置で実現され、デジタル位相比較器１１１で検出された位相差（デジタル位相差信号）を元に生成した誤差信号を平均化して出力するデジタル型のループフィルタである。
【００５６】
Ｄ／Ａコンバータ１１５は、デジタルループフィルタ１１４から出力される誤差信号をアナログ信号に変換して出力する変換器である。デジタルループフィルタ１１４から出力される誤差信号は、電圧制御発振器１１６の発振周波数を制御するためのアナログ電圧値に変換される。すなわち、このアナログ電圧値は、複合同期信号（ＣＳＹＮＣ）と帰還クロック信号FB＿CLKの位相差に応じた電圧値に設定される。
【００５７】
電圧制御発振器１１６は、スレーブ発振器として用いられる発振器であり、例えば、バリキャップダイオードのように静電容量を変更可能な素子を含む発振器を用いることができる。Ｄ／Ａコンバータ１１５から出力されるアナログ電圧値をバリキャップダイオードのｐｎ接合間に印加することにより、デジタルループフィルタ１１４から出力される誤差信号に応じた発振周波数のクロック信号CLKを出力する。電圧制御発振器１１６から出力されるクロック信号CLKは、図２に示すＡ／Ｄコンバータ２０のサンプリングクロック信号として用いられる。
【００５８】
分周器１１７は、電圧制御発振器１１６から出力されるクロック信号CLKを分周し、帰還クロック信号FB＿CLKとしてデジタル位相比較器１１１に帰還入力する分周器である。
【００５９】
このような実施の形態１のデジタルＰＬＬ回路１００では、電圧制御発振器１１６からＡ／Ｄコンバータ２０でサンプリングクロック信号として用いられるクロック信号CLKが出力される。クロック信号CLKは、分周器１１７で分周され、帰還クロック信号FB＿CLKとしてデジタル位相比較器１１１にフィードバックされる。そして、アナログＰＬＬ１１３を経て内部高精度発振器１１２から供給される位相差カウントクロックを用いて、基準クロック信号REF＿CLKと帰還クロック信号FB＿CLKとの位相差がカウントされる。基準クロック信号REF＿CLKは、複合同期信号（ＣＳＹＮＣ）であるため、カウントされる位相差は、複合同期信号（ＣＳＹＮＣ）と帰還クロック信号FB＿CLKとの位相差である。カウントされた位相差は、デジタル位相差信号として出力される。
【００６０】
セレクタ１５０は、位相差判定回路１５１から入力される判定結果を表す信号に応じて選択した信号を出力する。セレクタ１５０は、位相差判定回路１５１からデジタル位相差信号が上限閾値と下限閾値で規定される範囲内にあることを表す判定結果が入力された場合には、デジタル位相比較器１１１から入力されるデジタル位相差信号を選択して出力する。一方、位相差判定回路１５１からデジタル位相差信号が上限閾値と下限閾値で規定される範囲内にないことを表す判定結果が入力された場合には、セレクタ１５０は、ＲＯＭ１５２から入力される目標値信号を選択して出力する。
【００６１】
デジタルループフィルタ１１４では、セレクタ１５０から出力されるデジタル位相差信号又は目標値信号に基づいて生成した誤差信号が平均化されて、平均値としての誤差信号がＤ／Ａコンバータ１１５に入力される。
【００６２】
Ｄ／Ａコンバータ１１５では、デジタルループフィルタ１１４から出力される誤差信号がアナログ信号（アナログ電圧値）に変換され、電圧制御発振器１１６に供給される。
【００６３】
Ｄ／Ａコンバータ１１５から電圧制御発振器１１６に供給されるアナログ電圧値は、バリキャップダイオードのｐｎ接合間に印加されて静電容量が変更され、デジタルループフィルタ１１４から出力される誤差信号に応じた発振周波数のクロック信号CLKが電圧制御発振器１１６から出力される。
【００６４】
以上、実施の形態１のデジタルＰＬＬ回路によれば、デジタル位相比較器１１１で複合同期信号（ＣＳＹＮＣ）と帰還クロック信号FB＿CLKの位相差を検出し、位相差が上限閾値と下限閾値で規定される範囲内にある場合はセレクタ１５０がデジタル位相差信号を選択して出力する。一方、位相差が上限閾値と下限閾値で規定される範囲内にない場合はセレクタ１５０がＲＯＭ１５２に格納されている目標値を選択して出力する。
【００６５】
このため、位相差が上限閾値と下限閾値で規定される範囲内にある場合は、デジタルループフィルタ１１４でデジタル位相差信号に基づいて生成した誤差信号が平均化され、平均値としての誤差信号がＤ／Ａコンバータ１１５に入力される。この結果、電圧制御発振器１１６のバリキャップダイオードのｐｎ接合間には、複合同期信号（ＣＳＹＮＣ）と帰還クロック信号FB＿CLKの位相差に基づくアナログ電圧値がＤ／Ａコンバータ１１５から電圧制御発振器１１６に供給され、電圧制御発振器１１６から出力されるクロック信号CLKの周波数が基準クロック信号REF＿CLKに同期するように制御される。こうして得られるクロック信号CLKは、図２に示すＡ／Ｄコンバータ２０に入力されるアナログ映像信号と同期する。
【００６６】
また、位相差が上限閾値と下限閾値で規定される範囲内にない場合は、位相差判定回路１５１の判定結果を表す信号によってセレクタ１５０の出力がＲＯＭ１５２に格納されている目標値に切り替えられる。これにより、デジタルループフィルタ１１４で目標値に基づいて生成した誤差信号が平均化され、平均値としての誤差信号がＤ／Ａコンバータ１１５に入力される。この結果、電圧制御発振器１１６のバリキャップダイオードのｐｎ接合間には、目標値に基づくアナログ電圧値がＤ／Ａコンバータ１１５から電圧制御発振器１１６に供給され、電圧制御発振器１１６から出力されるクロック信号CLKの周波数が制御される。こうして得られるクロック信号CLKは、図２に示すＡ／Ｄコンバータ２０に入力されるアナログ映像信号と同期する。
【００６７】
このように、実施の形態１のデジタルＰＬＬ回路１００によれば、複合同期信号（ＣＳＹＮＣ）と帰還クロック信号FB＿CLKの位相差が上限閾値と下限閾値で規定される範囲内にない場合は、位相差の目標値を用いて電圧制御発振器１１６の発振周波数が制御される。
【００６８】
従って、図３に示した区間Ａのように、複合同期信号（ＣＳＹＮＣ）がＬレベルに保持される区間があり、複合同期信号（ＣＳＹＮＣ）と帰還クロック信号FB＿CLKの位相差が上限閾値と下限閾値で規定される範囲内にない場合であっても、クロック信号CLKは、図２に示すＡ／Ｄコンバータ２０に入力されるアナログ映像信号と同期するように生成される。
【００６９】
このため、複合同期信号（ＣＳＹＮＣ）を基準クロック信号REF＿CLKとして用いて生成したクロック信号CLKをサンプリングクロック信号として用いれば、Ａ／Ｄコンバータ２０でデジタル変換されるデジタル映像信号にジッタ等の乱れが含まれることを抑制できる。
【００７０】
［実施の形態２］
図５は、実施の形態２のデジタルＰＬＬ回路２００を示すブロック図である。実施の形態２のデジタルＰＬＬ回路２００は、実施の形態１のデジタルＰＬＬ回路１００のうちの選択出力部であるセレクタ１５０、位相差判定回路１５１、及びＲＯＭ１５２をＣＰＵ（Central Processing Unit：中央演算装置）２５０に置き換えたものである。
【００７１】
ＣＰＵ２５０は、所定のプログラムを実行することにより、実施の形態１におけるセレクタ１５０、位相差判定回路１５１、及びＲＯＭ１５２と同一の機能をすべて実現可能なＣＰＵである。
【００７２】
このため、ＣＰＵ２５０は、デジタル位相比較器１１１から入力されるデジタル位相差信号と、ＲＯＭ１５２から入力される目標値信号とのいずれかを選択して出力する機能（実施の形態１のセレクタ１５０に相当する機能）を有する。
【００７３】
また、ＣＰＵ２５０は、デジタル位相比較器１１１から入力されるデジタル位相差信号が所定の範囲内にあるか否かを判定する機能（実施の形態１の位相差判定回路１５１に相当する機能）を有する。
【００７４】
また、ＣＰＵ２５０は、内部メモリを有しており、実施の形態１におけるＲＯＭ１５２が格納していた目標値を表すデータ、及び、実施の形態１におけるセレクタ１５０、位相差判定回路１５１、及びＲＯＭ１５２と同一の機能を実現するために必要なプログラムを格納している。
【００７５】
図６は、実施の形態２のデジタルＰＬＬ回路２００のＣＰＵ２５０によって実行される処理手順を示す図である。この処理は、デジタル位相比較器１１１によって基準クロック信号REF＿CLKと帰還クロック信号FB＿CLKとの位相差がカウントされ、位相差を表すデジタル位相差信号としてＣＰＵ２５０に入力されることにより、ＣＰＵ２５０によって実行される処理である。なお、ＣＰＵ２５０は、デジタル位相差信号又は目標値信号をデジタルループフィルタ１１４に入力した後において、デジタル位相比較器１１１から再びデジタル位相差信号が入力されると、図６に示す処理を繰り返し実行する。
【００７６】
ＣＰＵ２５０は、デジタル位相比較器１１１からデジタル位相差信号が入力されると、処理を開始する（ステップＳ１）。
【００７７】
次いで、ＣＰＵ２５０は、デジタル位相差信号が表す位相差が、上限閾値と下限閾値で規定される範囲内にあるか否かを判定する（ステップＳ２）。
【００７８】
デジタル位相差信号が表す位相差が、上限閾値と下限閾値で規定される範囲内にあると判定した場合は、ＣＰＵ２５０は、デジタル位相比較器１１１から入力されるデジタル位相差信号をデジタルループフィルタ１１４に入力する（ステップＳ３Ａ）。
【００７９】
一方、デジタル位相差信号が表す位相差が、上限閾値と下限閾値で規定される範囲内にないと判定した場合は、ＣＰＵ２５０は、デジタル位相比較器１１１から入力されるデジタル位相差信号に変えて、内部メモリに格納された目標値を表すデータを読み出し、目標値信号としてデジタルループフィルタ１１４に入力する（ステップＳ３Ｂ）。
【００８０】
ＣＰＵ２５０からデジタル位相差信号又は目標値信号が入力されると、デジタルループフィルタ１１４は、実施の形態１のデジタルＰＬＬ回路１００と同様に、デジタル位相差信号又は目標値信号に基づいて生成した誤差信号が平均化されて、平均値としての誤差信号がＤ／Ａコンバータ１１５に入力される。
【００８１】
Ｄ／Ａコンバータ１１５では、デジタルループフィルタ１１４から出力される誤差信号がアナログ信号（アナログ電圧値）に変換され、電圧制御発振器１１６に供給される。
【００８２】
Ｄ／Ａコンバータ１１５から電圧制御発振器１１６に供給されるアナログ電圧値は、バリキャップダイオードのｐｎ接合間に印加されて静電容量が変更され、デジタルループフィルタ１１４から出力される誤差信号に応じた発振周波数のクロック信号CLKが電圧制御発振器１１６から出力される。
【００８３】
以上、実施の形態２のデジタルＰＬＬ回路２００によれば、デジタル位相比較器１１１で複合同期信号（ＣＳＹＮＣ）と帰還クロック信号FB＿CLKの位相差を検出し、位相差が上限閾値と下限閾値で規定される範囲内にある場合はＣＰＵ２５０がデジタル位相差信号を選択して出力する。一方、位相差が上限閾値と下限閾値で規定される範囲内にない場合はＣＰＵ２５０が目標値信号を選択して出力する。
【００８４】
このため、位相差が上限閾値と下限閾値で規定される範囲内にある場合は、デジタルループフィルタ１１４でデジタル位相差信号に基づいて生成した誤差信号が平均化され、平均値としての誤差信号がＤ／Ａコンバータ１１５に入力される。この結果、電圧制御発振器１１６のバリキャップダイオードのｐｎ接合間には、複合同期信号（ＣＳＹＮＣ）と帰還クロック信号FB＿CLKの位相差に基づくアナログ電圧値がＤ／Ａコンバータ１１５から電圧制御発振器１１６に供給され、電圧制御発振器１１６から出力されるクロック信号CLKの周波数が基準クロック信号REF＿CLKに同期するように制御される。こうして得られるクロック信号CLKは、図２に示すＡ／Ｄコンバータ２０に入力されるアナログ映像信号と同期する。
【００８５】
また、位相差が上限閾値と下限閾値で規定される範囲内にない場合は、ＣＰＵ２５０の出力は目標値信号に切り替えられる。これにより、デジタルループフィルタ１１４で目標値に基づいて生成した誤差信号が平均化され、平均値としての誤差信号がＤ／Ａコンバータ１１５に入力される。この結果、電圧制御発振器１１６のバリキャップダイオードのｐｎ接合間には、目標値に基づくアナログ電圧値がＤ／Ａコンバータ１１５から電圧制御発振器１１６に供給され、電圧制御発振器１１６から出力されるクロック信号CLKの周波数が制御される。こうして得られるクロック信号CLKは、図２に示すＡ／Ｄコンバータ２０に入力されるアナログ映像信号と同期する。
【００８６】
このように、実施の形態２のデジタルＰＬＬ回路２００によれば、複合同期信号（ＣＳＹＮＣ）と帰還クロック信号FB＿CLKの位相差が上限閾値と下限閾値で規定される範囲内にない場合は、位相差の目標値を用いて電圧制御発振器１１６の発振周波数が制御される。
【００８７】
従って、図３に示した区間Ａのように、複合同期信号（ＣＳＹＮＣ）がＬレベルに保持される区間があり、複合同期信号（ＣＳＹＮＣ）と帰還クロック信号FB＿CLKの位相差が上限閾値と下限閾値で規定される範囲内にない場合であっても、クロック信号CLKは、図２に示すＡ／Ｄコンバータ２０に入力されるアナログ映像信号と同期するように生成される。
【００８８】
このため、複合同期信号（ＣＳＹＮＣ）を基準クロック信号REF＿CLKとして用いて生成したクロック信号CLKをサンプリングクロック信号として用いれば、Ａ／Ｄコンバータ２０でデジタル変換されるデジタル映像信号にジッタ等の乱れが含まれることを抑制できる。
【００８９】
以上、本発明の例示的な実施の形態のデジタルＰＬＬ回路について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【符号の説明】
【００９０】
１１１ デジタル位相比較器
１１２ 内部高精度発振器
１１３ アナログＰＬＬ回路
１１４ デジタルループフィルタ
１１５ Ｄ／Ａコンバータ
１１６ 電圧制御発振器
１１７ 分周器
１５０ セレクタ
１５１ 位相差判定回路
１５２ ＲＯＭ
２５０ ＣＰＵ
【技術分野】
【０００１】
最終出力であるクロック信号を分周してフィードバックし、基準クロック信号との位相差に基づき、基準クロック信号に同期した周波数のクロック信号を生成するデジタルＰＬＬ（Phase-locked loop）回路に関する。
【背景技術】
【０００２】
図１は、従来のデジタルＰＬＬ回路を示すブロック図である。
【０００３】
従来のデジタルＰＬＬ回路１０は、デジタル位相比較器（ＤＰＤ：Digital Phase Detector）１１、内部高精度発振器１２、アナログＰＬＬ（ＡＰＬＬ：Analog Phase-locked loop）回路１３、デジタルループフィルタ（ＤＬＦ：Digital Loop Filter ）１４、デジタル／アナログ変換器（以下、Ｄ／Ａコンバータ）１５、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator ）１６、及び分周器１７を含む。
【０００４】
デジタル位相比較器１１は、基準クロック信号REF＿CLKと帰還クロック信号FB＿CLKとの位相差をカウントし、位相差を表すデジタル位相差信号を出力する。
【０００５】
デジタル位相比較器１１は、基準クロック信号REF＿CLKと帰還クロック信号FB＿CLKとの位相差を出力するアナログ位相比較器と、位相差をカウントするデジタルカウンタとを含み、アナログ位相比較器から出力される位相差をデジタルカウンタでカウントし、デジタル位相差信号として出力する。デジタルカウンタでのカウントには、アナログＰＬＬ１３を経て内部高精度発振器１２から供給される位相差カウントクロックが用いられる。
【０００６】
内部高精度発振器１２は、デジタル位相比較器１１のデジタルカウンタで位相差をカウントする際に用いる位相差カウントクロックを生成するための発振器であり、位相差カウントクロックは、アナログＰＬＬ１３を経てデジタル位相比較器１１に入力される。
【０００７】
デジタルループフィルタ１４は、ＤＳＰ（Digital Signal Processor：デジタル信号プロセッサ）等の演算装置で構成されており、デジタル位相比較器１１で検出された位相差（デジタル位相差信号）を元に生成した誤差信号を平均化して出力するデジタル型のループフィルタである。
【０００８】
Ｄ／Ａコンバータ１５は、デジタルループフィルタ１４から出力される誤差信号をアナログ信号に変換して出力する変換器である。デジタルループフィルタ１４から出力される誤差信号は、電圧制御発振器１６の発振周波数を制御するためのアナログ電圧値に変換される。
【０００９】
電圧制御発振器１６は、スレーブ発振器として用いられる発振器であり、例えば、バリキャップダイオードのように静電容量を変更可能な素子を含む発振器を用いることができる。Ｄ／Ａコンバータ１５から出力されるアナログ電圧値をバリキャップダイオードのｐｎ接合間に印加することにより、デジタルループフィルタ１４から出力される誤差信号に応じた発振周波数のクロック信号CLKを出力する。電圧制御発振器１６から出力されるクロック信号CLKは、例えば、通信機器や映像機器等の電子機器に供給され、基準クロック信号等として用いられる。
【００１０】
分周器１７は、電圧制御発振器１６から出力されるクロック信号CLKを分周し、帰還クロック信号FB＿CLKとしてデジタル位相比較器１１に帰還入力する分周器である。
【００１１】
このような従来のデジタルＰＬＬ回路１０では、電圧制御発振器１６から出力されるクロック信号CLKが分周器１７で分周され、帰還クロック信号FB＿CLKとしてデジタル位相比較器１１にフィードバックされる。そして、アナログＰＬＬ１３を経て内部高精度発振器１２から供給される位相差カウントクロックを用いて、基準クロック信号REF＿CLKと帰還クロック信号FB＿CLKとの位相差がカウントされる。カウントされた位相差は、デジタル位相差信号として出力される。
【００１２】
デジタルループフィルタ１４では、デジタル位相比較器１１から出力されるデジタル位相差信号に基づいて生成した誤差信号が平均化されて、平均値としての誤差信号がＤ／Ａコンバータ１５に入力される。
【００１３】
Ｄ／Ａコンバータ１５では、デジタルループフィルタ１４から出力される誤差信号がアナログ信号（アナログ電圧値）に変換され、電圧制御発振器１６に供給される。
【００１４】
Ｄ／Ａコンバータ１５から電圧制御発振器１６に供給されるアナログ電圧値は、バリキャップダイオードのｐｎ接合間に印加されて静電容量が変更され、デジタルループフィルタ１４から出力される誤差信号に応じた発振周波数のクロック信号CLKが電圧制御発振器１６から出力される。
【００１５】
以上より、スレーブ発振器である電圧制御発振器１６から出力されるクロック信号CLKの周波数が基準クロック信号REF＿CLKに同期するように制御される。
【００１６】
従来のデジタルＰＬＬ回路１０では、クロック信号CLKの周波数を高精度に制御するために、種々の改良が行われていた。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開平０９−２３８０７０号公報
【特許文献２】特開２０００−２８６６９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
図２は、従来のデジタルＰＬＬ回路１０から出力されるクロック信号を用いてアナログ映像信号をデジタル映像信号に変換するアナログ／デジタル変換器を示すブロック図である。
【００１９】
アナログ／デジタル変換器（以下、Ａ／Ｄコンバータ）２０は、アナログ映像信号をデジタルサンプリングする際に用いるサンプリングクロック信号として、デジタルＰＬＬ回路１０から供給されるクロック信号を用いている。このため、デジタルＰＬＬ回路１０から出力されるクロック信号は、Ａ／Ｄコンバータ２０に入力されるアナログ映像信号に同期している必要がある。
【００２０】
ここで、映像信号には、水平方向の同期を取るための水平同期信号（ＨＳＹＮＣ：Horizontal Synchronizing signal）、垂直方向の同期を取るための垂直同期信号（ＶＳＹＮＣ：Vertical Synchronizing signal）、及び複合同期信号（ＣＳＹＮＣ：Composite Synchronizing signal）の３種類の同期信号が用いられる。このうち水平同期信号（ＨＳＹＮＣ：Horizontal Synchronizing signal）は、Ａ／Ｄコンバータ２０に入力されるアナログ映像信号と同期している。
【００２１】
複合同期信号（ＣＳＹＮＣ）は、垂直同期信号（ＨＳＹＮＣ）と水平同期信号（ＶＳＹＮＣ）を複合させた信号であり、垂直同期信号と水平同期信号の論理積（ＡＮＤ）で与えられる。
【００２２】
また、図２に示すデジタルＰＬＬ回路１０では、基準クロック信号REF＿CLKとして複合同期信号（ＣＳＹＮＣ）を用いる。
【００２３】
このため、デジタルＰＬＬ回路１０において、複合同期信号（ＣＳＹＮＣ）に同期するように生成されるクロック信号がサンプリングクロック信号としてＡ／Ｄコンバータ２０に入力されることになる。
【００２４】
すなわち、複合同期信号（ＣＳＹＮＣ）に基づいて生成されるサンプリングクロック信号がＡ／Ｄコンバータ２０に入力されるアナログ映像信号に同期している必要があることになる。
【００２５】
図３は、水平同期信号（ＨＳＹＮＣ）、垂直同期信号（ＶＳＹＮＣ）、及び複合同期信号（ＣＳＹＮＣ）の一例を示すタイミングチャートである。図３に示すように、水平同期信号（ＨＳＹＮＣ）はライン毎にパルスを有し、垂直同期信号（ＶＳＹＮＣ）は、フレーム毎にパルスを有する。
【００２６】
ここで、複合同期信号（ＣＳＹＮＣ）は、水平同期信号（ＨＳＹＮＣ）と垂直同期信号（ＶＳＹＮＣ）の論理積で与えられるため、区間Ａのように、複合同期信号（ＣＳＹＮＣ）がＬレベルに保持される区間Ａをライン毎に含む。
【００２７】
この区間Ａの間は、複合同期信号（ＣＳＹＮＣ）と水平同期信号（ＨＳＹＮＣ）が同期しないため、複合同期信号（ＣＳＹＮＣ）を基準クロック信号REF＿CLKとして用いてデジタルＰＬＬ回路１０で生成されるサンプリングクロック信号は、Ａ／Ｄコンバータ２０に入力されるアナログ映像信号との同期が取れなくなる。
【００２８】
このため、複合同期信号（ＣＳＹＮＣ）に基づいて生成されるサンプリングクロック信号を用いると、上述の区間Ａの間は、デジタル位相比較器１１から出力されるカウント値のずれが大きくなり、アナログ映像信号に同期するサンプリングクロック信号を正しく生成できない区間が生じるという課題があった。
【００２９】
正しく生成されないサンプリングクロック信号は、アナログ映像信号との同期が取れないため、アナログ映像信号のデジタルサンプリングが正しいタイミングで行われず、Ａ／Ｄコンバータ２０から出力されるデジタル映像信号に、ジッタ等の乱れが生じるという課題があった。
【００３０】
そこで、映像信号をサンプリングするためのサンプリングクロック信号として用いても、映像に乱れを生じさせないクロック信号を生成することのできるデジタルＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００３１】
本発明の実施の形態の一観点のデジタルＰＬＬ回路は、映像信号のサンプリングに用いるサンプリングクロック信号として、入力電圧に応じた発振周波数のクロック信号を出力する電圧制御発振回路と、映像信号の制御に用いられる複合同期信号と、前記電圧制御発振回路の出力に基づく帰還信号との位相差を検出する位相差検出部と、前記位相差検出部で検出される位相差が所定の範囲内にある場合は当該位相差を選択して出力し、前記位相差検出部で検出される位相差が前記所定の範囲内にない場合は前記位相差検出部で検出される位相差の目標値を出力する出力部とを含み、前記出力部の出力に基づいて、前記電圧制御発振回路の入力電圧を制御する。
【発明の効果】
【００３２】
映像信号をサンプリングするためのサンプリングクロック信号として用いても、映像に乱れを生じさせないクロック信号を生成することのできるデジタルＰＬＬ回路を提供できる。
【図面の簡単な説明】
【００３３】
【図１】従来のデジタルＰＬＬ回路を示すブロック図である。
【図２】従来のデジタルＰＬＬ回路１０から出力されるクロック信号を用いてアナログ映像信号をデジタル映像信号に変換するアナログ／デジタル変換器を示すブロック図である。
【図３】水平同期信号（ＨＳＹＮＣ）、垂直同期信号（ＶＳＹＮＣ）、及び複合同期信号（ＣＳＹＮＣ）の一例を示すタイミングチャートである。
【図４】実施の形態１のデジタルＰＬＬ回路１００を示すブロック図である。
【図５】実施の形態２のデジタルＰＬＬ回路２００を示すブロック図である。
【図６】実施の形態２のデジタルＰＬＬ回路２００のＣＰＵ２５０によって実行される処理手順を示す図である。
【発明を実施するための形態】
【００３４】
以下、本発明のデジタルＰＬＬ回路を適用した実施の形態について説明する。
【００３５】
［実施の形態１］
図４は、実施の形態１のデジタルＰＬＬ回路１００を示すブロック図である。
【００３６】
実施の形態１のデジタルＰＬＬ回路１００は、デジタル位相比較器（ＤＰＤ：Digital Phase Detector）１１１、内部高精度発振器１１２、アナログＰＬＬ（ＡＰＬＬ：Analog Phase-locked loop）回路１１３、セレクタ１５０、位相差判定回路１５１、ＲＯＭ（Read Only Memory：読み出し専用メモリ）１５２、デジタルループフィルタ（ＤＬＦ：Digital Loop Filter ）１１４、デジタル／アナログ（以下、Ｄ／Ａコンバータ）変換器１１５、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator ）１１６、及び分周器１１７を含む。実施の形態１のデジタルＰＬＬ回路１００は、例えば、半導体基板上に形成された電子素子を含む集積回路で実現される。
【００３７】
実施の形態１のデジタルＰＬＬ回路１００のデジタル位相比較器１１１には、基準クロック信号REF＿CLKとして映像信号の制御に用いられる複合同期信号（ＣＳＹＮＣ）が入力される。
【００３８】
また、電圧制御発振器１１６から出力されるクロック信号CLKは、映像信号のサンプリングに用いるサンプリングクロック信号として用いられる。
【００３９】
従って、分周器１１７を経てデジタル位相比較器１１１にフィードバックされる帰還クロック信号FB＿CLKは、映像信号の制御に用いられるサンプリングクロック信号を分周して得る帰還クロック信号である。
【００４０】
このため、サンプリングクロック信号を分周して得る帰還クロック信号FB＿CLKと、基準クロック信号REF＿CLK（複合同期信号（ＣＳＹＮＣ））の位相差をカウントすることにより、サンプリングクロックと複合同期信号（ＣＳＹＮＣ）の位相差を把握することができる。
【００４１】
なお、以下の説明では、サンプリングクロック信号を用いてアナログ映像信号をデジタル映像信号に変換するアナログ／デジタル変換器としては、図２に示したＡ／Ｄコンバータ２０を援用する。
【００４２】
デジタル位相比較器１１１は、基準クロック信号REF＿CLKと帰還クロック信号FB＿CLKとの位相差をカウントし、位相差を表すデジタル位相差信号を出力する位相差検出部である。すなわち、複合同期信号（ＣＳＹＮＣ）と帰還クロック信号FB＿CLKの位相差を表すデジタル位相差信号がデジタル位相比較器１１１から出力される。
【００４３】
デジタル位相比較器１１１は、基準クロック信号REF＿CLKと帰還クロック信号FB＿CLKとの位相差を出力するアナログ位相比較器と、位相差をカウントするデジタルカウンタを含み、アナログ位相比較器から出力される位相差をデジタルカウンタでカウントし、デジタル位相差信号として出力する。デジタルカウンタでのカウントには、アナログＰＬＬ１１３を経て内部高精度発振器１１２から供給される位相差カウントクロックが用いられる。
【００４４】
内部高精度発振器１１２は、デジタル位相比較器１１１のデジタルカウンタで位相差をカウントする際に用いる位相差カウントクロックを生成するための発振器であり、位相差カウントクロックは、アナログＰＬＬ１１３を経てデジタル位相比較器１１１に入力される。
【００４５】
セレクタ１５０は、デジタル位相比較器１１１から入力されるデジタル位相差信号と、ＲＯＭ１５２から入力される目標値信号とのいずれかを選択して出力する選択部であり、例えば、論理回路又はスリーステートバッファを含む回路として実現することができる。
【００４６】
セレクタ１５０は、位相差判定回路１５１からデジタル位相差信号が所定の範囲内にあることを表す判定結果が入力された場合には、デジタル位相比較器１１１から入力されるデジタル位相差信号を選択して出力する。一方、位相差判定回路１５１からデジタル位相差信号が所定の範囲内にないことを表す判定結果が入力された場合には、セレクタ１５０は、ＲＯＭ１５２から入力される目標値信号を選択して出力する。
【００４７】
位相差判定回路１５１は、デジタル位相比較器１１１から入力されるデジタル位相差信号が所定の範囲内にあるか否かを判定し、判定結果を表す信号をセレクタ１５０に入力する位相差判定部である。位相差判定回路１５１としては、例えば、ファームウェア（プログラム）での判定、又はハードウェア構成の場合は組み合わせ論理回路を用いることができる。
【００４８】
位相差判定回路１５１は、基準クロック信号REF＿CLKと帰還クロック信号FB＿CLKとの位相差の上限閾値と下限閾値を有しており、デジタル位相比較器１１１から入力されるデジタル位相差信号によって表される位相差が上限閾値と下限閾値の間（上限閾値と下限閾値で規定される範囲内）にあるか否かを判定する。
【００４９】
なお、上限閾値は、複合同期信号（ＣＳＹＮＣ）と帰還クロック信号FB＿CLKの位相差の上限閾値であるため、Ａ／Ｄコンバータ２０から出力されるデジタル映像信号にジッタが含まれないような適切な値であればよい。この上限閾値は、使用環境に応じて設定されればよい。
【００５０】
同様に、下限閾値は、複合同期信号（ＣＳＹＮＣ）と帰還クロック信号FB＿CLKの位相差の下限閾値であるため、Ａ／Ｄコンバータ２０から出力されるデジタル映像信号にジッタが含まれないような適切な値であればよい。この下限閾値は、使用環境に応じて設定されればよい。
【００５１】
位相差判定回路１５１は、デジタル位相差信号によって表される位相差が上限閾値と下限閾値で規定される範囲内にあるか否かの判定結果を表す信号をセレクタ１５０に入力する。セレクタ１５０の出力は、位相差判定回路１５１から入力される判定結果を表す信号によって切り替えられる。
【００５２】
ＲＯＭ１５２は、目標値信号を格納する読み取り専用メモリであり、例えば、不揮発性の半導体メモリを用いることができる。ＲＯＭ１５２には、デジタル位相差信号の目標値を表すデータが格納されており、この目標値は目標値信号としてセレクタ１５０の一方の入力信号にされている。
【００５３】
ＲＯＭ１５２に格納される目標値は、位相差判定回路１５１が判定に用いる所定の範囲を規定する上限閾値と下限閾値の間に存在し、複合同期信号（ＣＳＹＮＣ）と帰還クロック信号FB＿CLKの位相差が上限閾値と下限閾値で規定される範囲から外れた場合に、電圧制御発振器１１６の発振周波数を制御するための目標値である。
【００５４】
ＲＯＭ１５２に格納される目標値は、上限閾値と下限閾値の中央値であってもよく、また、上限閾値と下限閾値の間で目標値として適切な任意の値に設定されてもよい。ＲＯＭ１５２に格納される目標値は、使用環境に応じて設定されればよい。
【００５５】
デジタルループフィルタ１１４は、ＤＳＰ（Digital Signal Processor：デジタル信号プロセッサ）等の演算装置で実現され、デジタル位相比較器１１１で検出された位相差（デジタル位相差信号）を元に生成した誤差信号を平均化して出力するデジタル型のループフィルタである。
【００５６】
Ｄ／Ａコンバータ１１５は、デジタルループフィルタ１１４から出力される誤差信号をアナログ信号に変換して出力する変換器である。デジタルループフィルタ１１４から出力される誤差信号は、電圧制御発振器１１６の発振周波数を制御するためのアナログ電圧値に変換される。すなわち、このアナログ電圧値は、複合同期信号（ＣＳＹＮＣ）と帰還クロック信号FB＿CLKの位相差に応じた電圧値に設定される。
【００５７】
電圧制御発振器１１６は、スレーブ発振器として用いられる発振器であり、例えば、バリキャップダイオードのように静電容量を変更可能な素子を含む発振器を用いることができる。Ｄ／Ａコンバータ１１５から出力されるアナログ電圧値をバリキャップダイオードのｐｎ接合間に印加することにより、デジタルループフィルタ１１４から出力される誤差信号に応じた発振周波数のクロック信号CLKを出力する。電圧制御発振器１１６から出力されるクロック信号CLKは、図２に示すＡ／Ｄコンバータ２０のサンプリングクロック信号として用いられる。
【００５８】
分周器１１７は、電圧制御発振器１１６から出力されるクロック信号CLKを分周し、帰還クロック信号FB＿CLKとしてデジタル位相比較器１１１に帰還入力する分周器である。
【００５９】
このような実施の形態１のデジタルＰＬＬ回路１００では、電圧制御発振器１１６からＡ／Ｄコンバータ２０でサンプリングクロック信号として用いられるクロック信号CLKが出力される。クロック信号CLKは、分周器１１７で分周され、帰還クロック信号FB＿CLKとしてデジタル位相比較器１１１にフィードバックされる。そして、アナログＰＬＬ１１３を経て内部高精度発振器１１２から供給される位相差カウントクロックを用いて、基準クロック信号REF＿CLKと帰還クロック信号FB＿CLKとの位相差がカウントされる。基準クロック信号REF＿CLKは、複合同期信号（ＣＳＹＮＣ）であるため、カウントされる位相差は、複合同期信号（ＣＳＹＮＣ）と帰還クロック信号FB＿CLKとの位相差である。カウントされた位相差は、デジタル位相差信号として出力される。
【００６０】
セレクタ１５０は、位相差判定回路１５１から入力される判定結果を表す信号に応じて選択した信号を出力する。セレクタ１５０は、位相差判定回路１５１からデジタル位相差信号が上限閾値と下限閾値で規定される範囲内にあることを表す判定結果が入力された場合には、デジタル位相比較器１１１から入力されるデジタル位相差信号を選択して出力する。一方、位相差判定回路１５１からデジタル位相差信号が上限閾値と下限閾値で規定される範囲内にないことを表す判定結果が入力された場合には、セレクタ１５０は、ＲＯＭ１５２から入力される目標値信号を選択して出力する。
【００６１】
デジタルループフィルタ１１４では、セレクタ１５０から出力されるデジタル位相差信号又は目標値信号に基づいて生成した誤差信号が平均化されて、平均値としての誤差信号がＤ／Ａコンバータ１１５に入力される。
【００６２】
Ｄ／Ａコンバータ１１５では、デジタルループフィルタ１１４から出力される誤差信号がアナログ信号（アナログ電圧値）に変換され、電圧制御発振器１１６に供給される。
【００６３】
Ｄ／Ａコンバータ１１５から電圧制御発振器１１６に供給されるアナログ電圧値は、バリキャップダイオードのｐｎ接合間に印加されて静電容量が変更され、デジタルループフィルタ１１４から出力される誤差信号に応じた発振周波数のクロック信号CLKが電圧制御発振器１１６から出力される。
【００６４】
以上、実施の形態１のデジタルＰＬＬ回路によれば、デジタル位相比較器１１１で複合同期信号（ＣＳＹＮＣ）と帰還クロック信号FB＿CLKの位相差を検出し、位相差が上限閾値と下限閾値で規定される範囲内にある場合はセレクタ１５０がデジタル位相差信号を選択して出力する。一方、位相差が上限閾値と下限閾値で規定される範囲内にない場合はセレクタ１５０がＲＯＭ１５２に格納されている目標値を選択して出力する。
【００６５】
このため、位相差が上限閾値と下限閾値で規定される範囲内にある場合は、デジタルループフィルタ１１４でデジタル位相差信号に基づいて生成した誤差信号が平均化され、平均値としての誤差信号がＤ／Ａコンバータ１１５に入力される。この結果、電圧制御発振器１１６のバリキャップダイオードのｐｎ接合間には、複合同期信号（ＣＳＹＮＣ）と帰還クロック信号FB＿CLKの位相差に基づくアナログ電圧値がＤ／Ａコンバータ１１５から電圧制御発振器１１６に供給され、電圧制御発振器１１６から出力されるクロック信号CLKの周波数が基準クロック信号REF＿CLKに同期するように制御される。こうして得られるクロック信号CLKは、図２に示すＡ／Ｄコンバータ２０に入力されるアナログ映像信号と同期する。
【００６６】
また、位相差が上限閾値と下限閾値で規定される範囲内にない場合は、位相差判定回路１５１の判定結果を表す信号によってセレクタ１５０の出力がＲＯＭ１５２に格納されている目標値に切り替えられる。これにより、デジタルループフィルタ１１４で目標値に基づいて生成した誤差信号が平均化され、平均値としての誤差信号がＤ／Ａコンバータ１１５に入力される。この結果、電圧制御発振器１１６のバリキャップダイオードのｐｎ接合間には、目標値に基づくアナログ電圧値がＤ／Ａコンバータ１１５から電圧制御発振器１１６に供給され、電圧制御発振器１１６から出力されるクロック信号CLKの周波数が制御される。こうして得られるクロック信号CLKは、図２に示すＡ／Ｄコンバータ２０に入力されるアナログ映像信号と同期する。
【００６７】
このように、実施の形態１のデジタルＰＬＬ回路１００によれば、複合同期信号（ＣＳＹＮＣ）と帰還クロック信号FB＿CLKの位相差が上限閾値と下限閾値で規定される範囲内にない場合は、位相差の目標値を用いて電圧制御発振器１１６の発振周波数が制御される。
【００６８】
従って、図３に示した区間Ａのように、複合同期信号（ＣＳＹＮＣ）がＬレベルに保持される区間があり、複合同期信号（ＣＳＹＮＣ）と帰還クロック信号FB＿CLKの位相差が上限閾値と下限閾値で規定される範囲内にない場合であっても、クロック信号CLKは、図２に示すＡ／Ｄコンバータ２０に入力されるアナログ映像信号と同期するように生成される。
【００６９】
このため、複合同期信号（ＣＳＹＮＣ）を基準クロック信号REF＿CLKとして用いて生成したクロック信号CLKをサンプリングクロック信号として用いれば、Ａ／Ｄコンバータ２０でデジタル変換されるデジタル映像信号にジッタ等の乱れが含まれることを抑制できる。
【００７０】
［実施の形態２］
図５は、実施の形態２のデジタルＰＬＬ回路２００を示すブロック図である。実施の形態２のデジタルＰＬＬ回路２００は、実施の形態１のデジタルＰＬＬ回路１００のうちの選択出力部であるセレクタ１５０、位相差判定回路１５１、及びＲＯＭ１５２をＣＰＵ（Central Processing Unit：中央演算装置）２５０に置き換えたものである。
【００７１】
ＣＰＵ２５０は、所定のプログラムを実行することにより、実施の形態１におけるセレクタ１５０、位相差判定回路１５１、及びＲＯＭ１５２と同一の機能をすべて実現可能なＣＰＵである。
【００７２】
このため、ＣＰＵ２５０は、デジタル位相比較器１１１から入力されるデジタル位相差信号と、ＲＯＭ１５２から入力される目標値信号とのいずれかを選択して出力する機能（実施の形態１のセレクタ１５０に相当する機能）を有する。
【００７３】
また、ＣＰＵ２５０は、デジタル位相比較器１１１から入力されるデジタル位相差信号が所定の範囲内にあるか否かを判定する機能（実施の形態１の位相差判定回路１５１に相当する機能）を有する。
【００７４】
また、ＣＰＵ２５０は、内部メモリを有しており、実施の形態１におけるＲＯＭ１５２が格納していた目標値を表すデータ、及び、実施の形態１におけるセレクタ１５０、位相差判定回路１５１、及びＲＯＭ１５２と同一の機能を実現するために必要なプログラムを格納している。
【００７５】
図６は、実施の形態２のデジタルＰＬＬ回路２００のＣＰＵ２５０によって実行される処理手順を示す図である。この処理は、デジタル位相比較器１１１によって基準クロック信号REF＿CLKと帰還クロック信号FB＿CLKとの位相差がカウントされ、位相差を表すデジタル位相差信号としてＣＰＵ２５０に入力されることにより、ＣＰＵ２５０によって実行される処理である。なお、ＣＰＵ２５０は、デジタル位相差信号又は目標値信号をデジタルループフィルタ１１４に入力した後において、デジタル位相比較器１１１から再びデジタル位相差信号が入力されると、図６に示す処理を繰り返し実行する。
【００７６】
ＣＰＵ２５０は、デジタル位相比較器１１１からデジタル位相差信号が入力されると、処理を開始する（ステップＳ１）。
【００７７】
次いで、ＣＰＵ２５０は、デジタル位相差信号が表す位相差が、上限閾値と下限閾値で規定される範囲内にあるか否かを判定する（ステップＳ２）。
【００７８】
デジタル位相差信号が表す位相差が、上限閾値と下限閾値で規定される範囲内にあると判定した場合は、ＣＰＵ２５０は、デジタル位相比較器１１１から入力されるデジタル位相差信号をデジタルループフィルタ１１４に入力する（ステップＳ３Ａ）。
【００７９】
一方、デジタル位相差信号が表す位相差が、上限閾値と下限閾値で規定される範囲内にないと判定した場合は、ＣＰＵ２５０は、デジタル位相比較器１１１から入力されるデジタル位相差信号に変えて、内部メモリに格納された目標値を表すデータを読み出し、目標値信号としてデジタルループフィルタ１１４に入力する（ステップＳ３Ｂ）。
【００８０】
ＣＰＵ２５０からデジタル位相差信号又は目標値信号が入力されると、デジタルループフィルタ１１４は、実施の形態１のデジタルＰＬＬ回路１００と同様に、デジタル位相差信号又は目標値信号に基づいて生成した誤差信号が平均化されて、平均値としての誤差信号がＤ／Ａコンバータ１１５に入力される。
【００８１】
Ｄ／Ａコンバータ１１５では、デジタルループフィルタ１１４から出力される誤差信号がアナログ信号（アナログ電圧値）に変換され、電圧制御発振器１１６に供給される。
【００８２】
Ｄ／Ａコンバータ１１５から電圧制御発振器１１６に供給されるアナログ電圧値は、バリキャップダイオードのｐｎ接合間に印加されて静電容量が変更され、デジタルループフィルタ１１４から出力される誤差信号に応じた発振周波数のクロック信号CLKが電圧制御発振器１１６から出力される。
【００８３】
以上、実施の形態２のデジタルＰＬＬ回路２００によれば、デジタル位相比較器１１１で複合同期信号（ＣＳＹＮＣ）と帰還クロック信号FB＿CLKの位相差を検出し、位相差が上限閾値と下限閾値で規定される範囲内にある場合はＣＰＵ２５０がデジタル位相差信号を選択して出力する。一方、位相差が上限閾値と下限閾値で規定される範囲内にない場合はＣＰＵ２５０が目標値信号を選択して出力する。
【００８４】
このため、位相差が上限閾値と下限閾値で規定される範囲内にある場合は、デジタルループフィルタ１１４でデジタル位相差信号に基づいて生成した誤差信号が平均化され、平均値としての誤差信号がＤ／Ａコンバータ１１５に入力される。この結果、電圧制御発振器１１６のバリキャップダイオードのｐｎ接合間には、複合同期信号（ＣＳＹＮＣ）と帰還クロック信号FB＿CLKの位相差に基づくアナログ電圧値がＤ／Ａコンバータ１１５から電圧制御発振器１１６に供給され、電圧制御発振器１１６から出力されるクロック信号CLKの周波数が基準クロック信号REF＿CLKに同期するように制御される。こうして得られるクロック信号CLKは、図２に示すＡ／Ｄコンバータ２０に入力されるアナログ映像信号と同期する。
【００８５】
また、位相差が上限閾値と下限閾値で規定される範囲内にない場合は、ＣＰＵ２５０の出力は目標値信号に切り替えられる。これにより、デジタルループフィルタ１１４で目標値に基づいて生成した誤差信号が平均化され、平均値としての誤差信号がＤ／Ａコンバータ１１５に入力される。この結果、電圧制御発振器１１６のバリキャップダイオードのｐｎ接合間には、目標値に基づくアナログ電圧値がＤ／Ａコンバータ１１５から電圧制御発振器１１６に供給され、電圧制御発振器１１６から出力されるクロック信号CLKの周波数が制御される。こうして得られるクロック信号CLKは、図２に示すＡ／Ｄコンバータ２０に入力されるアナログ映像信号と同期する。
【００８６】
このように、実施の形態２のデジタルＰＬＬ回路２００によれば、複合同期信号（ＣＳＹＮＣ）と帰還クロック信号FB＿CLKの位相差が上限閾値と下限閾値で規定される範囲内にない場合は、位相差の目標値を用いて電圧制御発振器１１６の発振周波数が制御される。
【００８７】
従って、図３に示した区間Ａのように、複合同期信号（ＣＳＹＮＣ）がＬレベルに保持される区間があり、複合同期信号（ＣＳＹＮＣ）と帰還クロック信号FB＿CLKの位相差が上限閾値と下限閾値で規定される範囲内にない場合であっても、クロック信号CLKは、図２に示すＡ／Ｄコンバータ２０に入力されるアナログ映像信号と同期するように生成される。
【００８８】
このため、複合同期信号（ＣＳＹＮＣ）を基準クロック信号REF＿CLKとして用いて生成したクロック信号CLKをサンプリングクロック信号として用いれば、Ａ／Ｄコンバータ２０でデジタル変換されるデジタル映像信号にジッタ等の乱れが含まれることを抑制できる。
【００８９】
以上、本発明の例示的な実施の形態のデジタルＰＬＬ回路について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【符号の説明】
【００９０】
１１１ デジタル位相比較器
１１２ 内部高精度発振器
１１３ アナログＰＬＬ回路
１１４ デジタルループフィルタ
１１５ Ｄ／Ａコンバータ
１１６ 電圧制御発振器
１１７ 分周器
１５０ セレクタ
１５１ 位相差判定回路
１５２ ＲＯＭ
２５０ ＣＰＵ
【特許請求の範囲】
【請求項１】
映像信号のサンプリングに用いるサンプリングクロック信号として、入力電圧に応じた発振周波数のクロック信号を出力する電圧制御発振回路と、
映像信号の制御に用いられる複合同期信号と、前記電圧制御発振回路の出力に基づく帰還信号との位相差を検出する位相差検出部と、
前記位相差検出部で検出される位相差が所定の範囲内にある場合は当該位相差を選択して出力し、前記位相差検出部で検出される位相差が前記所定の範囲内にない場合は前記位相差検出部で検出される位相差の目標値を出力する出力部と
を含み、
前記出力部の出力に基づいて、前記電圧制御発振回路の入力電圧を制御する、デジタルＰＬＬ回路。
【請求項２】
前記出力部は、
前記位相差検出部によって検出される位相差が所定の範囲内にあるかどうか判定する位相差判定部と、
前記位相差検出部で検出される位相差と当該位相差の目標値とが入力され、前記位相差判定部によって前記位相差が所定の範囲内にあると判定された場合は前記位相差検出部で検出される位相差を選択して出力し、前記位相差判定部によって前記位相差が前記所定の範囲内にないと判定された場合は前記目標値を出力する位相差出力部と
を有する、請求項１に記載のデジタルＰＬＬ回路。
【請求項３】
前記目標値は、前記所定の範囲を規定する上限閾値と下限閾値の中央値である、請求項１又は２に記載のデジタルＰＬＬ回路。
【請求項１】
映像信号のサンプリングに用いるサンプリングクロック信号として、入力電圧に応じた発振周波数のクロック信号を出力する電圧制御発振回路と、
映像信号の制御に用いられる複合同期信号と、前記電圧制御発振回路の出力に基づく帰還信号との位相差を検出する位相差検出部と、
前記位相差検出部で検出される位相差が所定の範囲内にある場合は当該位相差を選択して出力し、前記位相差検出部で検出される位相差が前記所定の範囲内にない場合は前記位相差検出部で検出される位相差の目標値を出力する出力部と
を含み、
前記出力部の出力に基づいて、前記電圧制御発振回路の入力電圧を制御する、デジタルＰＬＬ回路。
【請求項２】
前記出力部は、
前記位相差検出部によって検出される位相差が所定の範囲内にあるかどうか判定する位相差判定部と、
前記位相差検出部で検出される位相差と当該位相差の目標値とが入力され、前記位相差判定部によって前記位相差が所定の範囲内にあると判定された場合は前記位相差検出部で検出される位相差を選択して出力し、前記位相差判定部によって前記位相差が前記所定の範囲内にないと判定された場合は前記目標値を出力する位相差出力部と
を有する、請求項１に記載のデジタルＰＬＬ回路。
【請求項３】
前記目標値は、前記所定の範囲を規定する上限閾値と下限閾値の中央値である、請求項１又は２に記載のデジタルＰＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１０−２１３２２６（Ｐ２０１０−２１３２２６Ａ）
【公開日】平成２２年９月２４日（２０１０．９．２４）
【国際特許分類】
【出願番号】特願２００９−５９９９８（Ｐ２００９−５９９９８）
【出願日】平成２１年３月１２日（２００９．３．１２）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２２年９月２４日（２０１０．９．２４）
【国際特許分類】
【出願日】平成２１年３月１２日（２００９．３．１２）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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