位相同期回路
【課題】ノイズが混入した場合であっても、所望の周波数で発振信号を生成することが可能な位相同期回路を提供する。
【解決手段】位相同期回路は、低域通過フィルタからの出力電圧に応じて発振回路から出力される発振信号を、制御信号に基づいた利得で増幅する可変利得増幅回路と、可変利得増幅回路からの増幅信号の位相に応じた第１の位相と、増幅信号の基準となる基準信号の第２の位相とを比較して、第１の位相と第２の位相とを一致させるための比較信号を低域通過フィルタに出力する位相比較回路と、出力電圧に基づいて、第１の位相と第２の位相とが一致しているか否かを検出する検出回路と、検出回路の検出結果に基づいて、第１の位相と第２の位相とが一致している場合、利得が所定の値となるような制御信号を生成し、第１の位相と第２の位相とが一致していない場合、利得を所定の値より増加させるような制御信号を生成する制御信号生成回路と、を備える。
【解決手段】位相同期回路は、低域通過フィルタからの出力電圧に応じて発振回路から出力される発振信号を、制御信号に基づいた利得で増幅する可変利得増幅回路と、可変利得増幅回路からの増幅信号の位相に応じた第１の位相と、増幅信号の基準となる基準信号の第２の位相とを比較して、第１の位相と第２の位相とを一致させるための比較信号を低域通過フィルタに出力する位相比較回路と、出力電圧に基づいて、第１の位相と第２の位相とが一致しているか否かを検出する検出回路と、検出回路の検出結果に基づいて、第１の位相と第２の位相とが一致している場合、利得が所定の値となるような制御信号を生成し、第１の位相と第２の位相とが一致していない場合、利得を所定の値より増加させるような制御信号を生成する制御信号生成回路と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相同期回路に関する。
【背景技術】
【０００２】
電子機器の多くには、所望の周波数の信号を生成するための位相同期回路（以下、ＰＬＬ：Phase Locked Loop）が設けられている。図１２に、ＰＬＬが設けられたラジオ受信機２００の構成の一例を示す。チューナ２５０は、ＰＬＬ２６０からの発振信号Ｖｏｓｃの周波数の放送信号を受信して再生する。ＰＬＬ２６０は、入力される設定データに基づいた周波数の発振信号Ｖｏｓｃを生成する。ＰＬＬ２６０は、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）３００、分周回路３１０、位相比較回路３２０、及びローパスフィルタ（ＬＰＦ：Low Pass Filter）３３０を含んで構成される。ＶＣＯ３００は、入力される電圧Ｖｔのレベルに応じた周波数の発振信号Ｖｏｓｃを生成する。分周回路３１０は、設定データに基づいた分周比で発振信号Ｖｏｓｃを分周する。位相比較回路３２０は、分周回路３１０からの分周信号Ｖｄｉｖの位相と、例えば水晶発振器（不図示）からのクロック信号Ｖｃｋの位相とを比較する。また、位相比較回路３２０は、分周信号Ｖｄｉｖの位相と、クロック信号Ｖｃｋの位相とが一致するよう、ＬＰＦ３３０のコンデンサ４００の電圧Ｖｔを変化させる。このため、ＰＬＬ２６０の発振信号Ｖｏｓｃの周波数は、クロック信号Ｖｃｋの周波数及び分周比に基づいて定まることとなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−５７６９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
前述のＰＬＬ２６０では、分周信号Ｖｄｉｖの位相とクロック信号Ｖｃｋの位相とが一致している場合、電圧Ｖｔは一定となる。しかしながら、例えばチューナ２５０からのノイズが分周回路３１０に入力されると、分周信号Ｖｄｉｖはノイズの影響を受ける。このため、電圧Ｖｔは、例えば図１３のように変化し、発振信号Ｖｏｓｃの周波数も変化する。この結果、例えばチューナ２５０が所望の放送信号を受信できなくなるといった問題が生じる。
【０００５】
本発明は上記課題を鑑みてなされたものであり、ノイズが混入した場合であっても、所望の周波数で発振信号を生成することが可能な位相同期回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明の一つの側面に係る位相同期回路は、低域通過フィルタからの出力電圧に応じて発振回路から出力される発振信号を、制御信号に基づいた利得で増幅する可変利得増幅回路と、前記可変利得増幅回路からの増幅信号の位相に応じた第１の位相と、前記増幅信号の基準となる基準信号の第２の位相とを比較して、前記第１の位相と前記第２の位相とを一致させるための比較信号を前記低域通過フィルタに出力する位相比較回路と、前記出力電圧に基づいて、前記第１の位相と前記第２の位相とが一致しているか否かを検出する検出回路と、前記検出回路の検出結果に基づいて、前記第１の位相と前記第２の位相とが一致している場合、前記利得が所定の値となるような前記制御信号を生成し、前記第１の位相と前記第２の位相とが一致していない場合、前記利得を前記所定の値より増加させるような前記制御信号を生成する制御信号生成回路と、を備えることを特徴とする位相同期回路。
【発明の効果】
【０００７】
ノイズが混入した場合であっても、所望の周波数で発振信号を生成することが可能な位相同期回路を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態であるラジオ受信機１０の構成を示す図である。
【図２】インバータ７３の一実施形態を示す図である。
【図３】インバータ７３の等価回路を示す図である。
【図４】インバータ７３〜７５とスイッチ７１，７２との等価回路を示す図である。
【図５】可変利得増幅回路５０の周波数特性を示す図である。
【図６】可変利得増幅回路５０が増幅できる信号レベルの周波数特性を示す図である。
【図７】可変利得増幅回路５０にレベル及び周波数の異なる入力信号が入力した場合に、可変利得増幅回路５０が増幅できる信号レベルの周波数特性を示す図である。
【図８】ＣＰＵ５４の機能ブロックを示す図である。
【図９】検出部１７０が実行する処理の一例を示すフローチャートである。
【図１０】可変利得増幅回路５０にノイズが入力した際の電圧Ｖｔの変化の一例を示す図である。
【図１１】ＣＰＵ５４の実行する処理の一例を示すフローチャートである。
【図１２】ラジオ受信機２００の一例を示す図である。
【図１３】分周回路３１０にノイズが入力した際の電圧Ｖｔの変化の一例を示す図である。
【発明を実施するための形態】
【０００９】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１０】
図１は、本発明の一実施形態であるラジオ受信機の構成を示す図である。ラジオ受信機１０は、放送信号を受信して再生する装置であり、アンテナ２０、チューナ２１、スピーカ２２、システムマイコン２３、及び低域通過フィルタ（ＬＰＦ）２４を含んで構成される。また、本実施形態のラジオ受信機１０は、例えば、カーステレオ（不図示）に設けられていることとする。
【００１１】
チューナ２１は、アンテナ２０を介して受信される放送信号から、所望の周波数の放送信号をスピーカ２２で再生する回路であり、増幅回路３０、ミキサ３１、検波回路３２、及びＶＣＯ３３を含んで構成される。
増幅回路３０は、アンテナ２０からの放送信号を増幅する。ミキサ３１は、増幅回路３０で増幅された放送信号を、ＶＣＯ３３から出力される発振信号Ｖｏｓｃでダウンコンバートして、中間周波数のＩＦ（Intermediate Frequency）信号を生成する。
検波回路３２は、ＩＦ信号を検波して音声信号を生成するとともに、スピーカ２２へ出力する。
ＶＣＯ３３は、入力される電圧Ｖｔに応じた周波数の発振信号Ｖｏｓｃを生成する。本実施形態の発振信号Ｖｏｓｃは、例えば、入力される電圧Ｖｔの上昇に応じて周波数が高くなる。また、発振信号Ｖｏｓｃの周波数は、いわゆる、チューナ２１の受信周波数となる。
【００１２】
システムマイコン２３は、チューナ２１の受信周波数を制御する回路であり、可変利得増幅回路５０、分周回路５１、発振回路５２、位相比較回路５３、ＡＤコンバータ５４、メモリ５５、及びＣＰＵ５６を含んで構成される。なお、本実施形態において、可変利得増幅回路５０、分周回路５１、発振回路５２、位相比較回路５３、ＡＤコンバータ５４、メモリ５５、ＣＰＵ５６、ＬＰＦ２４、及びＶＣＯ３３は、所望の周波数の発振信号Ｖｏｓｃを生成するＰＬＬ４０を構成する。
【００１３】
ＬＰＦ２４は、抵抗６０、コンデンサ６１を含む低域通過フィルタであり、後述する位相比較回路５３から出力されるパルス状の電流Ｉｐの高周波成分を減衰させる。さらに、ＬＰＦ２４は、前述のＰＬＬ４０における帰還ループの位相を補償する。
【００１４】
＝＝システムマイコン２３の詳細＝＝
可変利得増幅回路５０は、ＣＰＵ５６からの制御信号に応じた利得で、発振信号Ｖｏｓｃを増幅する回路であり、コンデンサ７０、スイッチ７１，７２、インバータ７３〜７５、及び抵抗７６を含んで構成される。
【００１５】
コンデンサ７０は、いわゆる直流成分カット用のコンデンサであり、発振信号Ｖｏｓｃの高周波成分を通過させる。なお、ここでは、インバータ７３の入力のノードをノードＡとし、インバータ７３の出力のノードをノードＢとする。
【００１６】
スイッチ７１は、一端がコンデンサ７０に接続され、他端がインバータ７４の入力に接続される。また、スイッチ７１は、制御信号に基づいて、オンまたはオフする。スイッチ７２もスイッチ７１と同様である。
【００１７】
インバータ７３は、入力される信号がインバータ７３のしきい値Ｖｔｈより高い場合、ローレベル（以下、Ｌレベル）の信号を出力し、入力される信号がしきい値Ｖｔｈより低い場合、ハイレベル（以下、Ｈレベル）の信号を出力する。インバータ７３は、図２に示すように、ＮＭＯＳトランジスタ１００、ＰＭＯＳトランジスタ１０１を含んで構成される。ここで、ＮＭＯＳトランジスタ１００のトランスコンダクタンス係数をｇｍｎ１、ＰＭＯＳトランジスタ１０１のトランスコンダクタンス係数をｇｍｐ１とすると、インバータ７３のトランスコンダクタンス係数をｇｍ１は、ｇｍ１＝ｇｍｎ１＋ｇｍｐ１となる。また、ＮＭＯＳトランジスタ１００の出力抵抗をｒｎ１、ＰＭＯＳトランジスタ１０１の出力抵抗をｒｐ１とすると、インバータ７０の出力抵抗ｒ１は、ｒ１＝ｒｎ１//ｒｐ１となる。このため、インバータ７３は、図３のように、トランスコンダクタンス係数ｇｍ１のトランスコンダクタンスアンプ１２０と、抵抗値ｒ１の抵抗１３０とを含む等価回路で表現できる。
【００１８】
インバータ７４は、インバータ７３と同様である。本実施形態のインバータ７４は、ＮＭＯＳトランジスタ１００と同じチャネル長で、異なるチャネル幅のＮＭＯＳトランジスタ（不図示）と、ＰＭＯＳトランジスタ１０１と同じチャネル長で、異なるチャネル幅のＰＭＯＳトランジスタ（不図示）とを含んで構成される。なお、ここでは、インバータ７４のトランスコンダクタンス係数をｇｍ２とし、出力抵抗をｒ２とする。
【００１９】
インバータ７５も、インバータ７３と同様である。本実施形態のインバータ７５は、ＮＭＯＳトランジスタ１００と同じチャネル長で、異なるチャネル幅のＮＭＯＳトランジスタ（不図示）と、ＰＭＯＳトランジスタ１０１と同じチャネル長で、異なるチャネル幅のＰＭＯＳトランジスタ（不図示）とを含んで構成される。ここでは、インバータ７５のトランスコンダクタンス係数をｇｍ３とし、出力抵抗をｒ３とする。なお、ここでは、インバータ７４，７５のしきい値が、インバータ７３のしきい値Ｖｔｈと同じレベルになるよう設計されていることとする。また、インバータ７３は第１トランスコンダクタンス増幅回路に相当し、インバータ７４及びスイッチ７１は第２トランスコンダクタンス増幅回路に相当する。
【００２０】
抵抗７６（帰還回路）の一端はインバータ７３の入力に接続され、抵抗７６の他端はインバータ７３の出力に接続される。このため、ノードＡのレベルとノードＢのレベルとは、インバータ７３のしきい値Ｖｔｈのレベルとなる。また、抵抗７６はインバータ７３の帰還抵抗として動作するため、インバータ７３は、しきい値Ｖｔｈのレベルを中心に入力される信号を反転増幅する。また抵抗７６は、スイッチ７１，７２がオンしている際にはインバータ７４，７５の帰還抵抗としても動作する。
【００２１】
ここで、図４を参照しつつ、スイッチ７１，７２がオン、またはオフした際の、可変利得増幅回路５０の周波数特性について説明する。なお、ここでは、直流カット用のコンデンサ７０の影響は考慮しないこととする。図４において、トランスコンダクタンスアンプ１２１は、インバータ７４のトランスコンダクタンス係数ｇｍ２を等価的に表現したアンプであり、トランスコンダクタンスアンプ１２２は、インバータ７５のトランスコンダクタンス係数ｇｍ３を等価的に表現したアンプである。また、出力抵抗Ｒｏは、ノードＢにおける抵抗、すなわち可変利得増幅回路５０における出力抵抗である。さらに、コンデンサＣｐは、ノードＢにおける寄生容量等の容量である。コンデンサＣｐには、例えば、分周回路５１の入力容量が含まれる。また、ここでは、ノードＡへの入力される電圧を入力電圧Ｖｉｎ、ノードＢに出力される電流を出力電流Ｉｏｕｔ、ノードＢにおける電圧を出力電圧Ｖｏｕｔとする。そして、トランスコンダクタンスアンプ１２０〜１２２の合計のトランスコンダクタンス係数をＧｍとすると、出力電流Ｉｏｕｔは、
Ｉｏｕｔ＝Ｇｍ×Ｖｉｎ・・・（１）
となる。また、出力電圧Ｖｏｕｔは、ラプラス演算子ｓを用いると、
Ｖｏｕｔ＝Ｉｏｕｔ×（Ｒｏ／（１＋ｓ×Ｒｏ×Ｃｐ）・・・（２）
となる。このため、入力電圧Ｖｉｎと、出力電圧Ｖｏｕｔとの間には、
Ｖｏｕｔ／Ｖｉｎ＝（Ｇｍ×Ｒｏ）／（１＋ｓ×Ｒｏ×Ｃｐ）・・・（３）
が成立することとなる。したがって、直流カット用のコンデンサ７０の影響を考慮しない場合、可変利得増幅回路５０は、Ｇｍ×Ｒｏの利得を有し、カットオフ周波数が、１／（２×π×Ｒｏ×Ｃｐ）となる。つまり、可変利得増幅回路５０は、利得Ｇｍ×Ｒｏを有する１次の低域通過フィルタとなる。なお、以下、可変利得増幅回路５０の利得をＡｖ＝Ｇｍ×Ｒｏとし、カットオフ周波数をｆｃ＝１／（２×π×Ｒｏ×Ｃｐ）とする。
【００２２】
スイッチ７１，７２がオフしている場合（以下、状態１とする）、トランスコンダクタンス係数Ｇｍ＝ｇｍ１となり、出力抵抗Ｒｏ＝ｒ１となる。そして、スイッチ７１がオンし、スイッチ７２がオフしている場合（以下、状態２とする）、トランスコンダクタンス係数Ｇｍ＝ｇｍ１＋ｇｍ２となり、出力抵抗Ｒｏ＝ｒ１//ｒ２となる。さらに、スイッチ７１，７２をオンしている場合（以下、状態３とする）、トランスコンダクタンス係数Ｇｍ＝ｇｍ１＋ｇｍ２＋ｇｍ３となり、出力抵抗Ｒｏ＝ｒ１//ｒ２//ｒ３となる。このように、状態１から状態２，３へと変化するに際し、出力抵抗Ｒｏの抵抗値は小さくなる。したがって、カットオフ周波数ｆｃは、状態１から状態２，３へと変化するにつれて高くなる。また、利得Ａｖは、状態１では、Ａｖ＝ｇｍ１×ｒ１となり、状態２では、Ａｖ＝（ｇｍ１＋ｇｍ２）×（ｒ１//ｒ２）となり、状態３では、Ａｖ＝（ｇｍ１＋ｇｍ２＋ｇｍ３）×（ｒ１//ｒ２//ｒ３）となる。本実施形態では、前述のように、インバータ７４，７５のチャネル長は、インバータ７３のチャネル長と同じである。このため、状態１から状態２または状態３に変化した際の利得Ａｖの変化は、インバータ７３のチャネル幅が増加した際のインバータ７３の利得の変化と同様である。インバータ７３の利得は、インバータ７３のチャネル長の増加に応じた増加する。このため、本実施形態においても、状態１〜状態３へ変化するにつれて、利得Ａｖは増加することとなる。したがって、可変利得増幅回路５０は、図５に示すような周波数特性を有することとなる。なお、直流カット用のコンデンサ７０は、周波数ｆｐより高い周波数を通過させることとする。前述のように、状態１から、状態２へと変化させると、利得Ａｖは増加し、カットオフ周波数ｆｃは高くなる。また、状態２から状態３へと変化させた場合も、利得Ａｖは増加し、カットオフ周波数ｆｃは高くなる。このように、本実施形態の可変利得増幅回路５０は、ＣＰＵ５０からの制御信号に応じて周波数特性が変化する。
【００２３】
図６は、可変利得増幅回路５０に入力信号が無いが場合の可変利得増幅回路５０が増幅できる信号レベルと、周波数特性との関係を示す概念図である。図６においては、例えば、状態１の可変利得増幅回路５０は、点線より高いレベルの信号のみを増幅する。前述のように、可変利得増幅回路５０は、状態１から状態２へと変化させると利得が増加する。このため、状態２は状態１より小さいレベルの信号を増幅できるようになる。なお、状態２から状態３へと変化させた場合も同様である。
【００２４】
ところで、実際の増幅回路（不図示）の利得は必ず非線形である。非線形な増幅回路（不図示）に、例えば、所望の周波数ω１の入力信号Ｓ１と、ノイズ等の不要な周波数ω２の入力信号Ｓ２とが入力された場合、入力信号Ｓ１のレベルが入力信号Ｓ２のレベルより高くなるにつれて入力信号Ｓ２が増幅されにくくなる、いわゆるブロッキングが生じる。同様に、例えば、入力信号Ｓ１、入力信号Ｓ２（入力信号Ｓ１＞＞入力信号Ｓ２）が非線形な増幅回路（不図示）に入力された場合において、増幅回路の利得を増加させると、入力信号Ｓ１より小さな入力信号Ｓ２はブロックされ、増幅されにくくなる。本実施形態の可変利得増幅回路５０も非線形性を有する。このため、入力信号Ｓ１、入力信号Ｓ２（入力信号Ｓ１＞＞入力信号Ｓ２）が可変利得増幅回路５０に入力された場合、可変利得増幅回路５０が増幅できる信号レベルと、周波数特性との関係は、図７のようになる。つまり、入力信号Ｓ１、入力信号Ｓ２（入力信号Ｓ１＞＞入力信号Ｓ２）が可変利得増幅回路５０に入力されている場合に、可変利得増幅回路５０の状態を、状態１から状態２へと変化させると、入力信号Ｓ２は、状態１と場合より増幅されにくくなる。そして、可変利得増幅回路５０の状態を、例えば、状態２から状態３へと変化させると、可変利得増幅回路５０が増幅できる信号レベルが入力信号Ｓ２のレベルより高くなる。このため、可変利得増幅回路５０が状態３となると、可変利得増幅回路５０に入力信号Ｓ１、入力信号Ｓ２（入力信号Ｓ１＞＞入力信号Ｓ２）が入力されている場合であっても、入力信号Ｓ２は増幅されることは無い。このように、本実施形態の可変利得増幅回路５０は、利得が高くなるよう変更されると、所望の信号のみを増幅することができる。
【００２５】
分周回路５１は、受信周波数に応じた設定データが入力されると、設定データを記憶するとともに、設定データに基づいた分周比で出力電圧Ｖｏｕｔを分周する。なお、設定データは、例えば利用者が受信周波数を決定するための操作部（不図示）から操作結果に応じて、カーチューナを統括制御するホストマイコン（不図示）から出力される。また、分周回路５１からの出力を分周信号Ｖｄｉｖとする。
【００２６】
発振回路５２は、所定の周波数のクロック信号Ｖｃｋを生成する。発振回路５２は、例えば、水晶発振回路で実現される。
【００２７】
位相比較回路５３は、分周信号Ｖｄｉｖの位相（第１の位相）と、クロック信号Ｖｃｋの位相（第２の位相）とを比較し、位相差に応じたパルス状の電流Ｉｐを生成する。具体的には、位相比較回路５３は、分周信号Ｖｄｉｖの位相がクロック信号Ｖｃｋの位相より遅れている場合、位相差に応じた期間だけコンデンサ６１を充電する。この結果、コンデンサ６１の電圧Ｖｔは上昇し、発振信号Ｖｏｓｃの周波数も高くなる。一方、位相比較回路５３は、分周信号Ｖｄｉｖの位相がクロック信号Ｖｃｋの位相より進んでいる場合は、位相差に応じた期間だけコンデンサ６１を放電する。この結果、コンデンサ６１の電圧Ｖｔは低下し、発振信号Ｖｏｓｃの周波数は低くなる。したがって、位相比較回路５３は、分周信号Ｖｄｉｖの位相と、クロック信号Ｖｃｋの位相とが一致するよう、コンデンサ６１の電圧Ｖｔを変化させる。また、分周信号Ｖｄｉｖの位相と、クロック信号Ｖｃｋの位相とが一致している場合、位相比較回路５３は、コンデンサ６１の電圧Ｖｔを変化させることは無い。このため、発振信号Ｖｏｓｃが所望の周波数の場合、電圧Ｖｔのレベルは一定となる。なお、発振信号Ｖｏｓｃの周波数を変更すべく、分周回路５１の分周比を設定する設定データが変更されると、分周回路５１の分周比が変化する。このため、設定データが変更されると、電圧Ｖｔは、所望の発振信号Ｖｏｓｃに応じた電圧Ｖｔとなるまで過渡的に変化する。
【００２８】
ＡＤコンバータ（ＡＤＣ）５４は、コンデンサ６１の電圧Ｖｔをデジタルデータに変換し、ＣＰＵ５５に出力する。メモリ５５は、ＣＰＵ５６が実現するプログラムを記憶する。
【００２９】
ＣＰＵ５６は、メモリ５５に格納されたプログラムを実行することにより、各種機能を実現する。なお、図８は、ＣＰＵ５６がプログラムを実行することにより実現される機能ブロックの構成を示す図である。ＣＰＵ５６は、プログラムを実行することにより検出部１７０及び制御部１７１を実現する。なお、ＡＤコンバータ５４、検出部１７０が検出回路に相当し、制御部１７１が制御信号生成回路に相当する。
【００３０】
検出部１７０は、デジタルデータに変換された電圧Ｖｔに基づいて、分周信号Ｖｄｉｖの位相と、クロック信号Ｖｃｋの位相とが一致しているか否かを検出する。具体的には、検出部１７０は、図９に示すような処理を実行する。まず、検出部１７０は、ＡＤコンバータ５４から順次出力されるデジタルデータのうち、現在のデータから過去ｎ個分のデータまでの最大値と最小値との差を算出する（Ｓ１００）。そして、検出部１７０は、設定データの変更にともなう電圧Ｖｔの変化の影響を排除すべく、現在のデータから過去ｎサンプルの間に、設定データが変更されたか否かを判定する。具体的には、検出部１７０は、分周回路５１に記憶される設定データが、現在から過去ｎサンプルの間に変更された場合（Ｓ１０１：ＹＥＳ）、再度、処理Ｓ１００を実行する。一方、検出部１７０は、分周回路５１に記憶される設定データが、現在から過去ｎサンプルの間に変更されていない場合（Ｓ１０１：ＮＯ）、次の処理Ｓ１０２を実行する。そして、検出部１０１は、最大値と最小値との差が、所定の値以上でない場合（Ｓ１０２：ＮＯ）、分周信号Ｖｄｉｖの位相と、クロック信号Ｖｃｋの位相とが一致していることを検出する（Ｓ１０３）。また、検出部１７０は、最大値と最小値との差が、所定の値以上の場合（Ｓ１０２：ＹＥＳ）、分周信号Ｖｄｉｖの位相と、クロック信号Ｖｃｋの位相とが一致していないことを検出する（Ｓ１０４）。
【００３１】
制御部１７１は、検出部１７０の検出結果に応じた制御信号でスイッチ７１，７２を制御する。具体的には、検出部１７０が分周信号Ｖｄｉｖの位相と、クロック信号Ｖｃｋの位相とが一致していないことを検出すると、制御部１７１は、まずスイッチ７１をオンするための制御信号を出力する。そして、スイッチ７１がオンされた後、さらに、検出部１７０が分周信号Ｖｄｉｖの位相と、クロック信号Ｖｃｋの位相とが一致していないことを検出すると、制御部１７１は、スイッチ７２をオンする制御信号を出力する。
【００３２】
＝＝ラジオ受信機１０の動作＝＝
ここで、可変利得増幅回路５０にノイズが入力された場合のラジオ受信機１０の動作について、図１０、図１１を参照しつつ説明する。なお、ここでは、発振信号Ｖｏｓｃのレベルは、例えば、図７で示した入力信号Ｓ１のレベルであり、ノイズのレベルは、図７の入力信号Ｓ２のレベルであることとする。つまり、発振信号Ｖｏｓｃのレベルは、ノイズのレベルより十分大きい。また、図１０における時刻ｔ１に、ノイズが発生し、ノイズが可変利得増幅回路５０に入力されることとする。
【００３３】
まず、時刻ｔ１より前では、ノイズは生じておらず、ＰＬＬ４０は、所望の周波数の発振信号Ｖｏｓｃを出力し、ラジオ受信機１０は所望の受信局の放送信号を再生している。この場合には、ＰＬＬ４０において、分周信号Ｖｄｉｖの位相と、クロック信号Ｖｃｋの位相とが一致している。したがって、電圧Ｖｔのレベルは一定であり、検出部１７０は、電圧Ｖｔのレベルに基づいて、分周信号Ｖｄｉｖの位相と、クロック信号Ｖｃｋの位相とが一致していることを検出する（Ｓ２００：ＹＥＳ）。そして、検出部１７０は、処理Ｓ２００を繰り返す。なお、この間、制御部１７１は、スイッチ７１，７２がオフし、可変利得増幅回路５０の利得が、インバータ７３のトランスコンダクタンス係数に基づいて定まる所定の利得となるような制御信号を出力している。
【００３４】
つぎに、時刻ｔ１となると、例えばチューナ２１からのノイズが可変利得増幅回路５０に入力する。この結果、電圧Ｖｔは、ノイズの影響により変化する。そして、例えば時刻ｔ２に検出部１７０が、電圧Ｖｔに基づいて、分周信号Ｖｄｉｖの位相と、クロック信号Ｖｃｋの位相とが一致していないことを検出する（Ｓ２００：ＮＯ）。そして制御部１７１は、検出部１７０の検出結果に基づいて、時刻ｔ３にスイッチ７１をオンする制御信号を出力する（Ｓ２０１）。スイッチ７１がオンされると、前述のように、可変利得増幅回路５０の利得は増加する。しかしながら、可変利得増幅回路５０は、例えば図７に示したように、一点鎖線より高いレベルの入力信号を増幅する。このため、可変利得増幅回路５０からは、発振信号Ｖｏｓｃとノイズとに応じた出力電圧Ｖｏｕｔが引き続き出力される。したがって、電圧Ｖｔのレベルはノイズの影響により変動し続ける。そして、検出部１７０は、スイッチ７１がオンされた後の時刻ｔ４に、分周信号Ｖｄｉｖの位相とクロック信号Ｖｃｋの位相とが一致していないことを検出する（Ｓ２０２：ＮＯ）。制御部１７１は、検出部１７０の検出結果に基づいて、時刻ｔ５にスイッチ７２をオンする制御信号を出力する（Ｓ２０３）。この結果、可変利得増幅回路５０の利得は増加し、可変利得増幅回路５０は、例えば図７の実線に示したように、実線よりも高いレベルの信号のみを増幅することとなる。したがって、可変利得増幅回路５０の出力電圧Ｖｏｕｔはノイズの影響を受けることがなくなり、発振信号Ｖｏｓｃのみに応じて変化する。この結果、ＰＬＬ４０は、可変利得増幅回路５０にノイズが入力する場合であっても、発振信号Ｖｏｓｃの位相と、クロック信号Ｖｃｋの位相とを一致させることができる。
【００３５】
なお、例えば、発生するノイズのレベルによっては、スイッチ７１がオンされることにより、ノイズの影響が排除されることがある。このような場合、検出部１７０は、図１１の処理Ｓ２０２にて、発振信号Ｖｏｓｃの位相と、クロック信号Ｖｃｋの位相とが一致していることを検出する（Ｓ２０２：ＹＥＳ）。この結果、処理Ｓ２０２は繰り返されることとなる。
【００３６】
以上、本実施形態のラジオ受信機１０について説明した。本実施形態の検出部１７０は、電圧Ｖｔに基づいて、発振信号Ｖｏｓｃの位相と、クロック信号Ｖｃｋの位相とが一致しているか否かを検出する。そして、制御部１７１は、発振信号Ｖｏｓｃの位相と、クロック信号Ｖｃｋの位相とが一致している場合、可変利得増幅回路５０の利得が所定の利得となるような制御信号を出力する。一方、制御部１７１は、ノイズ等の影響により、発振信号Ｖｏｓｃの位相と、クロック信号Ｖｃｋの位相とが一致していない場合、可変利得増幅回路５０の利得が所定の利得より増加するような制御信号を出力する。この結果、可変利得増幅回路５０の利得は増加される。そして、発振信号Ｖｏｓｃとノイズ等が入力される可変出力回路５０においては、可変利得増幅回路５０の利得が増加すると、例えば、ノイズ等は発振信号Ｖｏｓｃによりブロックされる。このため、可変利得増幅回路５０に発振信号Ｖｏｓｃとノイズ等が入力される場合であっても、可変利得増幅回路５０の出力電圧Ｖｏｕｔにおいて、ノイズ等の影響を排除することが可能となる。このように、本実施形態のＰＬＬ４０は、ノイズ等が混入した場合であっても、所望の周波数で発振信号を生成することが可能である。
【００３７】
また、例えば、トランスコンダクタンスアンプ１２１は、発振信号Ｖｏｓｃの位相と、クロック信号Ｖｃｋの位相とが一致している場合の制御信号に基づいて、出力電流の生成を停止する。一方、トランスコンダクタンスアンプ１２１は、発振信号Ｖｏｓｃの位相と、クロック信号Ｖｃｋの位相とが一致していない場合の制御信号に基づいて、出力電流を生成する。このように、可変利得増幅回路５０は、制御信号に応じて動作状態が変化するトランスコンダクタンスアンプ１２１を含む。このため、本実施形態では、制御信号に応じて可変利得増幅回路５０の利得を変化させることができる。
【００３８】
また、本実施形態の可変利得増幅回路５０は、インバータ７３〜７５と、インバータ７４に直列接続されたスイッチ７１と、インバータ７５に直列接続されたスイッチ７２と、を含んで構成される。本実施形態では、ノイズ等が発生せず、発振信号Ｖｏｓｃの位相と、クロック信号Ｖｃｋの位相とが一致している場合に、例えばスイッチ７１，７２はオフしている。このような場合、インバータ７４，７５は動作しないため、可変利得増幅回路５０の消費電流は抑制される。
【００３９】
また、本実施形態の可変利得増幅回路５０は、スイッチ７１，７２がオンした際に、インバータ７３〜７５の夫々の出力を、入力に帰還する抵抗７６を含んで構成される。例えば、抵抗７６が無い場合では、インバータ７３〜７５の夫々は、入力電圧Ｖｉｎの電圧のレベルがしきい値Ｖｔｈのレベルを超えない限り、入力電圧Ｖｉｎを増幅することはできない。しかしながら、前述のように、インバータ７３〜７５の出力は、抵抗７６を介して夫々の入力に帰還されている。このため、インバータ７３〜７５の夫々は、しきい値Ｖｔｈのレベルを中心に、入力電圧Ｖｉｎを反転増幅することができる。したがって本実施形態では、入力電圧Ｖｉｎのレベルが小さい場合であっても、確実に増幅することができる。
【００４０】
また、本実施形態では、インバータ７３〜７５の出力を、一つの抵抗７５で入力に帰している。このため、インバータ７３〜７５の夫々が帰還抵抗を有する場合と比較すると、部品点数を削減できる。
【００４１】
なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【００４２】
本実施形態の位相比較回路５３は、分周信号Ｖｄｉｖの位相と、クロック信号Ｖｃｋの位相とを比較することとしたが、これに限られるものでは無い。例えば、分周回路５１を設けず、位相比較回路５３は、出力電圧Ｖｏｕｔの位相（第１の位相）と、クロック信号Ｖｃｋの位相とを比較しても良い。その場合には、発振信号Ｖｏｓｃの周波数はクロック信号Ｖｃｋの周波数と一致することとなる。
【符号の説明】
【００４３】
１０ ラジオ受信機
２０ アンテナ
２１ チューナ
２２ スピーカ
２３ システムマイコン
２４ 低域通過フィルタ（ＬＰＦ）
３０ 増幅回路
３１ ミキサ
３２ 検波回路
３３ 電圧制御発振回路（ＶＣＯ）
４０ 位相同期回路（ＰＬＬ）
５０ 可変利得増幅回路
５１ 分周回路
５２ 発振回路
５３ 位相比較回路
５４ ＡＤコンバータ（ＡＤＣ）
５５ ＣＰＵ
６０，７６，１３０，１５０ 抵抗
６１，７０，１５１ コンデンサ
７１，７２ スイッチ
７３〜７５ インバータ
１００ ＮＭＯＳトランジスタ
１０１ ＰＭＯＳトランジスタ
１２０〜１２２ トランスコンダクタンスアンプ
１７０ 検出部
１７１ 制御部
【技術分野】
【０００１】
本発明は、位相同期回路に関する。
【背景技術】
【０００２】
電子機器の多くには、所望の周波数の信号を生成するための位相同期回路（以下、ＰＬＬ：Phase Locked Loop）が設けられている。図１２に、ＰＬＬが設けられたラジオ受信機２００の構成の一例を示す。チューナ２５０は、ＰＬＬ２６０からの発振信号Ｖｏｓｃの周波数の放送信号を受信して再生する。ＰＬＬ２６０は、入力される設定データに基づいた周波数の発振信号Ｖｏｓｃを生成する。ＰＬＬ２６０は、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）３００、分周回路３１０、位相比較回路３２０、及びローパスフィルタ（ＬＰＦ：Low Pass Filter）３３０を含んで構成される。ＶＣＯ３００は、入力される電圧Ｖｔのレベルに応じた周波数の発振信号Ｖｏｓｃを生成する。分周回路３１０は、設定データに基づいた分周比で発振信号Ｖｏｓｃを分周する。位相比較回路３２０は、分周回路３１０からの分周信号Ｖｄｉｖの位相と、例えば水晶発振器（不図示）からのクロック信号Ｖｃｋの位相とを比較する。また、位相比較回路３２０は、分周信号Ｖｄｉｖの位相と、クロック信号Ｖｃｋの位相とが一致するよう、ＬＰＦ３３０のコンデンサ４００の電圧Ｖｔを変化させる。このため、ＰＬＬ２６０の発振信号Ｖｏｓｃの周波数は、クロック信号Ｖｃｋの周波数及び分周比に基づいて定まることとなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−５７６９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
前述のＰＬＬ２６０では、分周信号Ｖｄｉｖの位相とクロック信号Ｖｃｋの位相とが一致している場合、電圧Ｖｔは一定となる。しかしながら、例えばチューナ２５０からのノイズが分周回路３１０に入力されると、分周信号Ｖｄｉｖはノイズの影響を受ける。このため、電圧Ｖｔは、例えば図１３のように変化し、発振信号Ｖｏｓｃの周波数も変化する。この結果、例えばチューナ２５０が所望の放送信号を受信できなくなるといった問題が生じる。
【０００５】
本発明は上記課題を鑑みてなされたものであり、ノイズが混入した場合であっても、所望の周波数で発振信号を生成することが可能な位相同期回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明の一つの側面に係る位相同期回路は、低域通過フィルタからの出力電圧に応じて発振回路から出力される発振信号を、制御信号に基づいた利得で増幅する可変利得増幅回路と、前記可変利得増幅回路からの増幅信号の位相に応じた第１の位相と、前記増幅信号の基準となる基準信号の第２の位相とを比較して、前記第１の位相と前記第２の位相とを一致させるための比較信号を前記低域通過フィルタに出力する位相比較回路と、前記出力電圧に基づいて、前記第１の位相と前記第２の位相とが一致しているか否かを検出する検出回路と、前記検出回路の検出結果に基づいて、前記第１の位相と前記第２の位相とが一致している場合、前記利得が所定の値となるような前記制御信号を生成し、前記第１の位相と前記第２の位相とが一致していない場合、前記利得を前記所定の値より増加させるような前記制御信号を生成する制御信号生成回路と、を備えることを特徴とする位相同期回路。
【発明の効果】
【０００７】
ノイズが混入した場合であっても、所望の周波数で発振信号を生成することが可能な位相同期回路を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態であるラジオ受信機１０の構成を示す図である。
【図２】インバータ７３の一実施形態を示す図である。
【図３】インバータ７３の等価回路を示す図である。
【図４】インバータ７３〜７５とスイッチ７１，７２との等価回路を示す図である。
【図５】可変利得増幅回路５０の周波数特性を示す図である。
【図６】可変利得増幅回路５０が増幅できる信号レベルの周波数特性を示す図である。
【図７】可変利得増幅回路５０にレベル及び周波数の異なる入力信号が入力した場合に、可変利得増幅回路５０が増幅できる信号レベルの周波数特性を示す図である。
【図８】ＣＰＵ５４の機能ブロックを示す図である。
【図９】検出部１７０が実行する処理の一例を示すフローチャートである。
【図１０】可変利得増幅回路５０にノイズが入力した際の電圧Ｖｔの変化の一例を示す図である。
【図１１】ＣＰＵ５４の実行する処理の一例を示すフローチャートである。
【図１２】ラジオ受信機２００の一例を示す図である。
【図１３】分周回路３１０にノイズが入力した際の電圧Ｖｔの変化の一例を示す図である。
【発明を実施するための形態】
【０００９】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１０】
図１は、本発明の一実施形態であるラジオ受信機の構成を示す図である。ラジオ受信機１０は、放送信号を受信して再生する装置であり、アンテナ２０、チューナ２１、スピーカ２２、システムマイコン２３、及び低域通過フィルタ（ＬＰＦ）２４を含んで構成される。また、本実施形態のラジオ受信機１０は、例えば、カーステレオ（不図示）に設けられていることとする。
【００１１】
チューナ２１は、アンテナ２０を介して受信される放送信号から、所望の周波数の放送信号をスピーカ２２で再生する回路であり、増幅回路３０、ミキサ３１、検波回路３２、及びＶＣＯ３３を含んで構成される。
増幅回路３０は、アンテナ２０からの放送信号を増幅する。ミキサ３１は、増幅回路３０で増幅された放送信号を、ＶＣＯ３３から出力される発振信号Ｖｏｓｃでダウンコンバートして、中間周波数のＩＦ（Intermediate Frequency）信号を生成する。
検波回路３２は、ＩＦ信号を検波して音声信号を生成するとともに、スピーカ２２へ出力する。
ＶＣＯ３３は、入力される電圧Ｖｔに応じた周波数の発振信号Ｖｏｓｃを生成する。本実施形態の発振信号Ｖｏｓｃは、例えば、入力される電圧Ｖｔの上昇に応じて周波数が高くなる。また、発振信号Ｖｏｓｃの周波数は、いわゆる、チューナ２１の受信周波数となる。
【００１２】
システムマイコン２３は、チューナ２１の受信周波数を制御する回路であり、可変利得増幅回路５０、分周回路５１、発振回路５２、位相比較回路５３、ＡＤコンバータ５４、メモリ５５、及びＣＰＵ５６を含んで構成される。なお、本実施形態において、可変利得増幅回路５０、分周回路５１、発振回路５２、位相比較回路５３、ＡＤコンバータ５４、メモリ５５、ＣＰＵ５６、ＬＰＦ２４、及びＶＣＯ３３は、所望の周波数の発振信号Ｖｏｓｃを生成するＰＬＬ４０を構成する。
【００１３】
ＬＰＦ２４は、抵抗６０、コンデンサ６１を含む低域通過フィルタであり、後述する位相比較回路５３から出力されるパルス状の電流Ｉｐの高周波成分を減衰させる。さらに、ＬＰＦ２４は、前述のＰＬＬ４０における帰還ループの位相を補償する。
【００１４】
＝＝システムマイコン２３の詳細＝＝
可変利得増幅回路５０は、ＣＰＵ５６からの制御信号に応じた利得で、発振信号Ｖｏｓｃを増幅する回路であり、コンデンサ７０、スイッチ７１，７２、インバータ７３〜７５、及び抵抗７６を含んで構成される。
【００１５】
コンデンサ７０は、いわゆる直流成分カット用のコンデンサであり、発振信号Ｖｏｓｃの高周波成分を通過させる。なお、ここでは、インバータ７３の入力のノードをノードＡとし、インバータ７３の出力のノードをノードＢとする。
【００１６】
スイッチ７１は、一端がコンデンサ７０に接続され、他端がインバータ７４の入力に接続される。また、スイッチ７１は、制御信号に基づいて、オンまたはオフする。スイッチ７２もスイッチ７１と同様である。
【００１７】
インバータ７３は、入力される信号がインバータ７３のしきい値Ｖｔｈより高い場合、ローレベル（以下、Ｌレベル）の信号を出力し、入力される信号がしきい値Ｖｔｈより低い場合、ハイレベル（以下、Ｈレベル）の信号を出力する。インバータ７３は、図２に示すように、ＮＭＯＳトランジスタ１００、ＰＭＯＳトランジスタ１０１を含んで構成される。ここで、ＮＭＯＳトランジスタ１００のトランスコンダクタンス係数をｇｍｎ１、ＰＭＯＳトランジスタ１０１のトランスコンダクタンス係数をｇｍｐ１とすると、インバータ７３のトランスコンダクタンス係数をｇｍ１は、ｇｍ１＝ｇｍｎ１＋ｇｍｐ１となる。また、ＮＭＯＳトランジスタ１００の出力抵抗をｒｎ１、ＰＭＯＳトランジスタ１０１の出力抵抗をｒｐ１とすると、インバータ７０の出力抵抗ｒ１は、ｒ１＝ｒｎ１//ｒｐ１となる。このため、インバータ７３は、図３のように、トランスコンダクタンス係数ｇｍ１のトランスコンダクタンスアンプ１２０と、抵抗値ｒ１の抵抗１３０とを含む等価回路で表現できる。
【００１８】
インバータ７４は、インバータ７３と同様である。本実施形態のインバータ７４は、ＮＭＯＳトランジスタ１００と同じチャネル長で、異なるチャネル幅のＮＭＯＳトランジスタ（不図示）と、ＰＭＯＳトランジスタ１０１と同じチャネル長で、異なるチャネル幅のＰＭＯＳトランジスタ（不図示）とを含んで構成される。なお、ここでは、インバータ７４のトランスコンダクタンス係数をｇｍ２とし、出力抵抗をｒ２とする。
【００１９】
インバータ７５も、インバータ７３と同様である。本実施形態のインバータ７５は、ＮＭＯＳトランジスタ１００と同じチャネル長で、異なるチャネル幅のＮＭＯＳトランジスタ（不図示）と、ＰＭＯＳトランジスタ１０１と同じチャネル長で、異なるチャネル幅のＰＭＯＳトランジスタ（不図示）とを含んで構成される。ここでは、インバータ７５のトランスコンダクタンス係数をｇｍ３とし、出力抵抗をｒ３とする。なお、ここでは、インバータ７４，７５のしきい値が、インバータ７３のしきい値Ｖｔｈと同じレベルになるよう設計されていることとする。また、インバータ７３は第１トランスコンダクタンス増幅回路に相当し、インバータ７４及びスイッチ７１は第２トランスコンダクタンス増幅回路に相当する。
【００２０】
抵抗７６（帰還回路）の一端はインバータ７３の入力に接続され、抵抗７６の他端はインバータ７３の出力に接続される。このため、ノードＡのレベルとノードＢのレベルとは、インバータ７３のしきい値Ｖｔｈのレベルとなる。また、抵抗７６はインバータ７３の帰還抵抗として動作するため、インバータ７３は、しきい値Ｖｔｈのレベルを中心に入力される信号を反転増幅する。また抵抗７６は、スイッチ７１，７２がオンしている際にはインバータ７４，７５の帰還抵抗としても動作する。
【００２１】
ここで、図４を参照しつつ、スイッチ７１，７２がオン、またはオフした際の、可変利得増幅回路５０の周波数特性について説明する。なお、ここでは、直流カット用のコンデンサ７０の影響は考慮しないこととする。図４において、トランスコンダクタンスアンプ１２１は、インバータ７４のトランスコンダクタンス係数ｇｍ２を等価的に表現したアンプであり、トランスコンダクタンスアンプ１２２は、インバータ７５のトランスコンダクタンス係数ｇｍ３を等価的に表現したアンプである。また、出力抵抗Ｒｏは、ノードＢにおける抵抗、すなわち可変利得増幅回路５０における出力抵抗である。さらに、コンデンサＣｐは、ノードＢにおける寄生容量等の容量である。コンデンサＣｐには、例えば、分周回路５１の入力容量が含まれる。また、ここでは、ノードＡへの入力される電圧を入力電圧Ｖｉｎ、ノードＢに出力される電流を出力電流Ｉｏｕｔ、ノードＢにおける電圧を出力電圧Ｖｏｕｔとする。そして、トランスコンダクタンスアンプ１２０〜１２２の合計のトランスコンダクタンス係数をＧｍとすると、出力電流Ｉｏｕｔは、
Ｉｏｕｔ＝Ｇｍ×Ｖｉｎ・・・（１）
となる。また、出力電圧Ｖｏｕｔは、ラプラス演算子ｓを用いると、
Ｖｏｕｔ＝Ｉｏｕｔ×（Ｒｏ／（１＋ｓ×Ｒｏ×Ｃｐ）・・・（２）
となる。このため、入力電圧Ｖｉｎと、出力電圧Ｖｏｕｔとの間には、
Ｖｏｕｔ／Ｖｉｎ＝（Ｇｍ×Ｒｏ）／（１＋ｓ×Ｒｏ×Ｃｐ）・・・（３）
が成立することとなる。したがって、直流カット用のコンデンサ７０の影響を考慮しない場合、可変利得増幅回路５０は、Ｇｍ×Ｒｏの利得を有し、カットオフ周波数が、１／（２×π×Ｒｏ×Ｃｐ）となる。つまり、可変利得増幅回路５０は、利得Ｇｍ×Ｒｏを有する１次の低域通過フィルタとなる。なお、以下、可変利得増幅回路５０の利得をＡｖ＝Ｇｍ×Ｒｏとし、カットオフ周波数をｆｃ＝１／（２×π×Ｒｏ×Ｃｐ）とする。
【００２２】
スイッチ７１，７２がオフしている場合（以下、状態１とする）、トランスコンダクタンス係数Ｇｍ＝ｇｍ１となり、出力抵抗Ｒｏ＝ｒ１となる。そして、スイッチ７１がオンし、スイッチ７２がオフしている場合（以下、状態２とする）、トランスコンダクタンス係数Ｇｍ＝ｇｍ１＋ｇｍ２となり、出力抵抗Ｒｏ＝ｒ１//ｒ２となる。さらに、スイッチ７１，７２をオンしている場合（以下、状態３とする）、トランスコンダクタンス係数Ｇｍ＝ｇｍ１＋ｇｍ２＋ｇｍ３となり、出力抵抗Ｒｏ＝ｒ１//ｒ２//ｒ３となる。このように、状態１から状態２，３へと変化するに際し、出力抵抗Ｒｏの抵抗値は小さくなる。したがって、カットオフ周波数ｆｃは、状態１から状態２，３へと変化するにつれて高くなる。また、利得Ａｖは、状態１では、Ａｖ＝ｇｍ１×ｒ１となり、状態２では、Ａｖ＝（ｇｍ１＋ｇｍ２）×（ｒ１//ｒ２）となり、状態３では、Ａｖ＝（ｇｍ１＋ｇｍ２＋ｇｍ３）×（ｒ１//ｒ２//ｒ３）となる。本実施形態では、前述のように、インバータ７４，７５のチャネル長は、インバータ７３のチャネル長と同じである。このため、状態１から状態２または状態３に変化した際の利得Ａｖの変化は、インバータ７３のチャネル幅が増加した際のインバータ７３の利得の変化と同様である。インバータ７３の利得は、インバータ７３のチャネル長の増加に応じた増加する。このため、本実施形態においても、状態１〜状態３へ変化するにつれて、利得Ａｖは増加することとなる。したがって、可変利得増幅回路５０は、図５に示すような周波数特性を有することとなる。なお、直流カット用のコンデンサ７０は、周波数ｆｐより高い周波数を通過させることとする。前述のように、状態１から、状態２へと変化させると、利得Ａｖは増加し、カットオフ周波数ｆｃは高くなる。また、状態２から状態３へと変化させた場合も、利得Ａｖは増加し、カットオフ周波数ｆｃは高くなる。このように、本実施形態の可変利得増幅回路５０は、ＣＰＵ５０からの制御信号に応じて周波数特性が変化する。
【００２３】
図６は、可変利得増幅回路５０に入力信号が無いが場合の可変利得増幅回路５０が増幅できる信号レベルと、周波数特性との関係を示す概念図である。図６においては、例えば、状態１の可変利得増幅回路５０は、点線より高いレベルの信号のみを増幅する。前述のように、可変利得増幅回路５０は、状態１から状態２へと変化させると利得が増加する。このため、状態２は状態１より小さいレベルの信号を増幅できるようになる。なお、状態２から状態３へと変化させた場合も同様である。
【００２４】
ところで、実際の増幅回路（不図示）の利得は必ず非線形である。非線形な増幅回路（不図示）に、例えば、所望の周波数ω１の入力信号Ｓ１と、ノイズ等の不要な周波数ω２の入力信号Ｓ２とが入力された場合、入力信号Ｓ１のレベルが入力信号Ｓ２のレベルより高くなるにつれて入力信号Ｓ２が増幅されにくくなる、いわゆるブロッキングが生じる。同様に、例えば、入力信号Ｓ１、入力信号Ｓ２（入力信号Ｓ１＞＞入力信号Ｓ２）が非線形な増幅回路（不図示）に入力された場合において、増幅回路の利得を増加させると、入力信号Ｓ１より小さな入力信号Ｓ２はブロックされ、増幅されにくくなる。本実施形態の可変利得増幅回路５０も非線形性を有する。このため、入力信号Ｓ１、入力信号Ｓ２（入力信号Ｓ１＞＞入力信号Ｓ２）が可変利得増幅回路５０に入力された場合、可変利得増幅回路５０が増幅できる信号レベルと、周波数特性との関係は、図７のようになる。つまり、入力信号Ｓ１、入力信号Ｓ２（入力信号Ｓ１＞＞入力信号Ｓ２）が可変利得増幅回路５０に入力されている場合に、可変利得増幅回路５０の状態を、状態１から状態２へと変化させると、入力信号Ｓ２は、状態１と場合より増幅されにくくなる。そして、可変利得増幅回路５０の状態を、例えば、状態２から状態３へと変化させると、可変利得増幅回路５０が増幅できる信号レベルが入力信号Ｓ２のレベルより高くなる。このため、可変利得増幅回路５０が状態３となると、可変利得増幅回路５０に入力信号Ｓ１、入力信号Ｓ２（入力信号Ｓ１＞＞入力信号Ｓ２）が入力されている場合であっても、入力信号Ｓ２は増幅されることは無い。このように、本実施形態の可変利得増幅回路５０は、利得が高くなるよう変更されると、所望の信号のみを増幅することができる。
【００２５】
分周回路５１は、受信周波数に応じた設定データが入力されると、設定データを記憶するとともに、設定データに基づいた分周比で出力電圧Ｖｏｕｔを分周する。なお、設定データは、例えば利用者が受信周波数を決定するための操作部（不図示）から操作結果に応じて、カーチューナを統括制御するホストマイコン（不図示）から出力される。また、分周回路５１からの出力を分周信号Ｖｄｉｖとする。
【００２６】
発振回路５２は、所定の周波数のクロック信号Ｖｃｋを生成する。発振回路５２は、例えば、水晶発振回路で実現される。
【００２７】
位相比較回路５３は、分周信号Ｖｄｉｖの位相（第１の位相）と、クロック信号Ｖｃｋの位相（第２の位相）とを比較し、位相差に応じたパルス状の電流Ｉｐを生成する。具体的には、位相比較回路５３は、分周信号Ｖｄｉｖの位相がクロック信号Ｖｃｋの位相より遅れている場合、位相差に応じた期間だけコンデンサ６１を充電する。この結果、コンデンサ６１の電圧Ｖｔは上昇し、発振信号Ｖｏｓｃの周波数も高くなる。一方、位相比較回路５３は、分周信号Ｖｄｉｖの位相がクロック信号Ｖｃｋの位相より進んでいる場合は、位相差に応じた期間だけコンデンサ６１を放電する。この結果、コンデンサ６１の電圧Ｖｔは低下し、発振信号Ｖｏｓｃの周波数は低くなる。したがって、位相比較回路５３は、分周信号Ｖｄｉｖの位相と、クロック信号Ｖｃｋの位相とが一致するよう、コンデンサ６１の電圧Ｖｔを変化させる。また、分周信号Ｖｄｉｖの位相と、クロック信号Ｖｃｋの位相とが一致している場合、位相比較回路５３は、コンデンサ６１の電圧Ｖｔを変化させることは無い。このため、発振信号Ｖｏｓｃが所望の周波数の場合、電圧Ｖｔのレベルは一定となる。なお、発振信号Ｖｏｓｃの周波数を変更すべく、分周回路５１の分周比を設定する設定データが変更されると、分周回路５１の分周比が変化する。このため、設定データが変更されると、電圧Ｖｔは、所望の発振信号Ｖｏｓｃに応じた電圧Ｖｔとなるまで過渡的に変化する。
【００２８】
ＡＤコンバータ（ＡＤＣ）５４は、コンデンサ６１の電圧Ｖｔをデジタルデータに変換し、ＣＰＵ５５に出力する。メモリ５５は、ＣＰＵ５６が実現するプログラムを記憶する。
【００２９】
ＣＰＵ５６は、メモリ５５に格納されたプログラムを実行することにより、各種機能を実現する。なお、図８は、ＣＰＵ５６がプログラムを実行することにより実現される機能ブロックの構成を示す図である。ＣＰＵ５６は、プログラムを実行することにより検出部１７０及び制御部１７１を実現する。なお、ＡＤコンバータ５４、検出部１７０が検出回路に相当し、制御部１７１が制御信号生成回路に相当する。
【００３０】
検出部１７０は、デジタルデータに変換された電圧Ｖｔに基づいて、分周信号Ｖｄｉｖの位相と、クロック信号Ｖｃｋの位相とが一致しているか否かを検出する。具体的には、検出部１７０は、図９に示すような処理を実行する。まず、検出部１７０は、ＡＤコンバータ５４から順次出力されるデジタルデータのうち、現在のデータから過去ｎ個分のデータまでの最大値と最小値との差を算出する（Ｓ１００）。そして、検出部１７０は、設定データの変更にともなう電圧Ｖｔの変化の影響を排除すべく、現在のデータから過去ｎサンプルの間に、設定データが変更されたか否かを判定する。具体的には、検出部１７０は、分周回路５１に記憶される設定データが、現在から過去ｎサンプルの間に変更された場合（Ｓ１０１：ＹＥＳ）、再度、処理Ｓ１００を実行する。一方、検出部１７０は、分周回路５１に記憶される設定データが、現在から過去ｎサンプルの間に変更されていない場合（Ｓ１０１：ＮＯ）、次の処理Ｓ１０２を実行する。そして、検出部１０１は、最大値と最小値との差が、所定の値以上でない場合（Ｓ１０２：ＮＯ）、分周信号Ｖｄｉｖの位相と、クロック信号Ｖｃｋの位相とが一致していることを検出する（Ｓ１０３）。また、検出部１７０は、最大値と最小値との差が、所定の値以上の場合（Ｓ１０２：ＹＥＳ）、分周信号Ｖｄｉｖの位相と、クロック信号Ｖｃｋの位相とが一致していないことを検出する（Ｓ１０４）。
【００３１】
制御部１７１は、検出部１７０の検出結果に応じた制御信号でスイッチ７１，７２を制御する。具体的には、検出部１７０が分周信号Ｖｄｉｖの位相と、クロック信号Ｖｃｋの位相とが一致していないことを検出すると、制御部１７１は、まずスイッチ７１をオンするための制御信号を出力する。そして、スイッチ７１がオンされた後、さらに、検出部１７０が分周信号Ｖｄｉｖの位相と、クロック信号Ｖｃｋの位相とが一致していないことを検出すると、制御部１７１は、スイッチ７２をオンする制御信号を出力する。
【００３２】
＝＝ラジオ受信機１０の動作＝＝
ここで、可変利得増幅回路５０にノイズが入力された場合のラジオ受信機１０の動作について、図１０、図１１を参照しつつ説明する。なお、ここでは、発振信号Ｖｏｓｃのレベルは、例えば、図７で示した入力信号Ｓ１のレベルであり、ノイズのレベルは、図７の入力信号Ｓ２のレベルであることとする。つまり、発振信号Ｖｏｓｃのレベルは、ノイズのレベルより十分大きい。また、図１０における時刻ｔ１に、ノイズが発生し、ノイズが可変利得増幅回路５０に入力されることとする。
【００３３】
まず、時刻ｔ１より前では、ノイズは生じておらず、ＰＬＬ４０は、所望の周波数の発振信号Ｖｏｓｃを出力し、ラジオ受信機１０は所望の受信局の放送信号を再生している。この場合には、ＰＬＬ４０において、分周信号Ｖｄｉｖの位相と、クロック信号Ｖｃｋの位相とが一致している。したがって、電圧Ｖｔのレベルは一定であり、検出部１７０は、電圧Ｖｔのレベルに基づいて、分周信号Ｖｄｉｖの位相と、クロック信号Ｖｃｋの位相とが一致していることを検出する（Ｓ２００：ＹＥＳ）。そして、検出部１７０は、処理Ｓ２００を繰り返す。なお、この間、制御部１７１は、スイッチ７１，７２がオフし、可変利得増幅回路５０の利得が、インバータ７３のトランスコンダクタンス係数に基づいて定まる所定の利得となるような制御信号を出力している。
【００３４】
つぎに、時刻ｔ１となると、例えばチューナ２１からのノイズが可変利得増幅回路５０に入力する。この結果、電圧Ｖｔは、ノイズの影響により変化する。そして、例えば時刻ｔ２に検出部１７０が、電圧Ｖｔに基づいて、分周信号Ｖｄｉｖの位相と、クロック信号Ｖｃｋの位相とが一致していないことを検出する（Ｓ２００：ＮＯ）。そして制御部１７１は、検出部１７０の検出結果に基づいて、時刻ｔ３にスイッチ７１をオンする制御信号を出力する（Ｓ２０１）。スイッチ７１がオンされると、前述のように、可変利得増幅回路５０の利得は増加する。しかしながら、可変利得増幅回路５０は、例えば図７に示したように、一点鎖線より高いレベルの入力信号を増幅する。このため、可変利得増幅回路５０からは、発振信号Ｖｏｓｃとノイズとに応じた出力電圧Ｖｏｕｔが引き続き出力される。したがって、電圧Ｖｔのレベルはノイズの影響により変動し続ける。そして、検出部１７０は、スイッチ７１がオンされた後の時刻ｔ４に、分周信号Ｖｄｉｖの位相とクロック信号Ｖｃｋの位相とが一致していないことを検出する（Ｓ２０２：ＮＯ）。制御部１７１は、検出部１７０の検出結果に基づいて、時刻ｔ５にスイッチ７２をオンする制御信号を出力する（Ｓ２０３）。この結果、可変利得増幅回路５０の利得は増加し、可変利得増幅回路５０は、例えば図７の実線に示したように、実線よりも高いレベルの信号のみを増幅することとなる。したがって、可変利得増幅回路５０の出力電圧Ｖｏｕｔはノイズの影響を受けることがなくなり、発振信号Ｖｏｓｃのみに応じて変化する。この結果、ＰＬＬ４０は、可変利得増幅回路５０にノイズが入力する場合であっても、発振信号Ｖｏｓｃの位相と、クロック信号Ｖｃｋの位相とを一致させることができる。
【００３５】
なお、例えば、発生するノイズのレベルによっては、スイッチ７１がオンされることにより、ノイズの影響が排除されることがある。このような場合、検出部１７０は、図１１の処理Ｓ２０２にて、発振信号Ｖｏｓｃの位相と、クロック信号Ｖｃｋの位相とが一致していることを検出する（Ｓ２０２：ＹＥＳ）。この結果、処理Ｓ２０２は繰り返されることとなる。
【００３６】
以上、本実施形態のラジオ受信機１０について説明した。本実施形態の検出部１７０は、電圧Ｖｔに基づいて、発振信号Ｖｏｓｃの位相と、クロック信号Ｖｃｋの位相とが一致しているか否かを検出する。そして、制御部１７１は、発振信号Ｖｏｓｃの位相と、クロック信号Ｖｃｋの位相とが一致している場合、可変利得増幅回路５０の利得が所定の利得となるような制御信号を出力する。一方、制御部１７１は、ノイズ等の影響により、発振信号Ｖｏｓｃの位相と、クロック信号Ｖｃｋの位相とが一致していない場合、可変利得増幅回路５０の利得が所定の利得より増加するような制御信号を出力する。この結果、可変利得増幅回路５０の利得は増加される。そして、発振信号Ｖｏｓｃとノイズ等が入力される可変出力回路５０においては、可変利得増幅回路５０の利得が増加すると、例えば、ノイズ等は発振信号Ｖｏｓｃによりブロックされる。このため、可変利得増幅回路５０に発振信号Ｖｏｓｃとノイズ等が入力される場合であっても、可変利得増幅回路５０の出力電圧Ｖｏｕｔにおいて、ノイズ等の影響を排除することが可能となる。このように、本実施形態のＰＬＬ４０は、ノイズ等が混入した場合であっても、所望の周波数で発振信号を生成することが可能である。
【００３７】
また、例えば、トランスコンダクタンスアンプ１２１は、発振信号Ｖｏｓｃの位相と、クロック信号Ｖｃｋの位相とが一致している場合の制御信号に基づいて、出力電流の生成を停止する。一方、トランスコンダクタンスアンプ１２１は、発振信号Ｖｏｓｃの位相と、クロック信号Ｖｃｋの位相とが一致していない場合の制御信号に基づいて、出力電流を生成する。このように、可変利得増幅回路５０は、制御信号に応じて動作状態が変化するトランスコンダクタンスアンプ１２１を含む。このため、本実施形態では、制御信号に応じて可変利得増幅回路５０の利得を変化させることができる。
【００３８】
また、本実施形態の可変利得増幅回路５０は、インバータ７３〜７５と、インバータ７４に直列接続されたスイッチ７１と、インバータ７５に直列接続されたスイッチ７２と、を含んで構成される。本実施形態では、ノイズ等が発生せず、発振信号Ｖｏｓｃの位相と、クロック信号Ｖｃｋの位相とが一致している場合に、例えばスイッチ７１，７２はオフしている。このような場合、インバータ７４，７５は動作しないため、可変利得増幅回路５０の消費電流は抑制される。
【００３９】
また、本実施形態の可変利得増幅回路５０は、スイッチ７１，７２がオンした際に、インバータ７３〜７５の夫々の出力を、入力に帰還する抵抗７６を含んで構成される。例えば、抵抗７６が無い場合では、インバータ７３〜７５の夫々は、入力電圧Ｖｉｎの電圧のレベルがしきい値Ｖｔｈのレベルを超えない限り、入力電圧Ｖｉｎを増幅することはできない。しかしながら、前述のように、インバータ７３〜７５の出力は、抵抗７６を介して夫々の入力に帰還されている。このため、インバータ７３〜７５の夫々は、しきい値Ｖｔｈのレベルを中心に、入力電圧Ｖｉｎを反転増幅することができる。したがって本実施形態では、入力電圧Ｖｉｎのレベルが小さい場合であっても、確実に増幅することができる。
【００４０】
また、本実施形態では、インバータ７３〜７５の出力を、一つの抵抗７５で入力に帰している。このため、インバータ７３〜７５の夫々が帰還抵抗を有する場合と比較すると、部品点数を削減できる。
【００４１】
なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【００４２】
本実施形態の位相比較回路５３は、分周信号Ｖｄｉｖの位相と、クロック信号Ｖｃｋの位相とを比較することとしたが、これに限られるものでは無い。例えば、分周回路５１を設けず、位相比較回路５３は、出力電圧Ｖｏｕｔの位相（第１の位相）と、クロック信号Ｖｃｋの位相とを比較しても良い。その場合には、発振信号Ｖｏｓｃの周波数はクロック信号Ｖｃｋの周波数と一致することとなる。
【符号の説明】
【００４３】
１０ ラジオ受信機
２０ アンテナ
２１ チューナ
２２ スピーカ
２３ システムマイコン
２４ 低域通過フィルタ（ＬＰＦ）
３０ 増幅回路
３１ ミキサ
３２ 検波回路
３３ 電圧制御発振回路（ＶＣＯ）
４０ 位相同期回路（ＰＬＬ）
５０ 可変利得増幅回路
５１ 分周回路
５２ 発振回路
５３ 位相比較回路
５４ ＡＤコンバータ（ＡＤＣ）
５５ ＣＰＵ
６０，７６，１３０，１５０ 抵抗
６１，７０，１５１ コンデンサ
７１，７２ スイッチ
７３〜７５ インバータ
１００ ＮＭＯＳトランジスタ
１０１ ＰＭＯＳトランジスタ
１２０〜１２２ トランスコンダクタンスアンプ
１７０ 検出部
１７１ 制御部
【特許請求の範囲】
【請求項１】
低域通過フィルタからの出力電圧に応じて発振回路から出力される発振信号を、制御信号に基づいた利得で増幅する可変利得増幅回路と、
前記可変利得増幅回路からの増幅信号の位相に応じた第１の位相と、前記増幅信号の基準となる基準信号の第２の位相とを比較して、前記第１の位相と前記第２の位相とを一致させるための比較信号を前記低域通過フィルタに出力する位相比較回路と、
前記出力電圧に基づいて、前記第１の位相と前記第２の位相とが一致しているか否かを検出する検出回路と、
前記検出回路の検出結果に基づいて、前記第１の位相と前記第２の位相とが一致している場合、前記利得が所定の値となるような前記制御信号を生成し、前記第１の位相と前記第２の位相とが一致していない場合、前記利得を前記所定の値より増加させるような前記制御信号を生成する制御信号生成回路と、
を備えることを特徴とする位相同期回路。
【請求項２】
請求項１に記載の位相同期回路であって、
前記可変利得増幅回路は、
前記発振信号が前記所定の値の利得で増幅されて出力されるよう、前記所定の値の利得に応じた第１トランスコンダクタンス係数で前記発振信号を変換した第１電流を出力する第１トランスコンダクタンス増幅回路と、
前記制御信号に基づいて、前記第１の位相と前記第２の位相とが一致していない場合、所定の第２トランスコンダクタンス係数で前記発振信号を変換した第２電流を前記第１電流に加算すべく出力し、前記第１の位相と前記第２の位相とが一致している場合、前記第２電流の出力を停止する第２トランスコンダクタンス増幅回路と、
を含むことを特徴とする位相同期回路。
【請求項３】
請求項２に記載の位相同期回路であって、
前記第１トランスコンダクタンス増幅回路は、
前記第１トランスコンダクタンス係数を有する第１インバータであり、
前記第２トランスコンダクタンス増幅回路は、
前記制御信号に基づいて、前記第１の位相と前記第２の位相とが一致していない場合にオンし、前記第１の位相と前記第２の位相とが一致している場合にオフするスイッチ回路と、
前記第２トランスコンダクタンス係数を有し、前記スイッチ回路がオンした場合に第２電流を前記第１電流に加算すべく出力し、前記スイッチ回路がオフした場合に前記第２電流の出力を停止する第２インバータと、
を含むこと、
を特徴とする位相同期回路。
【請求項４】
請求項３に記載の位相同期回路であって、
前記可変利得増幅回路は、
前記スイッチ回路がオンした際に、前記第１及び第２インバータの出力を前記第１及び第２インバータの入力に帰還する帰還回路を更に含んで構成されること、
を特徴とする位相同期回路。
【請求項５】
請求項４に記載の位相同期回路であって、
前記帰還回路は、
前記スイッチ回路がオンした際に、前記第１及び第２インバータの出力と前記第１及び第２インバータの入力とを接続する抵抗を含んで構成されること、
を特徴とする位相同期回路。
【請求項１】
低域通過フィルタからの出力電圧に応じて発振回路から出力される発振信号を、制御信号に基づいた利得で増幅する可変利得増幅回路と、
前記可変利得増幅回路からの増幅信号の位相に応じた第１の位相と、前記増幅信号の基準となる基準信号の第２の位相とを比較して、前記第１の位相と前記第２の位相とを一致させるための比較信号を前記低域通過フィルタに出力する位相比較回路と、
前記出力電圧に基づいて、前記第１の位相と前記第２の位相とが一致しているか否かを検出する検出回路と、
前記検出回路の検出結果に基づいて、前記第１の位相と前記第２の位相とが一致している場合、前記利得が所定の値となるような前記制御信号を生成し、前記第１の位相と前記第２の位相とが一致していない場合、前記利得を前記所定の値より増加させるような前記制御信号を生成する制御信号生成回路と、
を備えることを特徴とする位相同期回路。
【請求項２】
請求項１に記載の位相同期回路であって、
前記可変利得増幅回路は、
前記発振信号が前記所定の値の利得で増幅されて出力されるよう、前記所定の値の利得に応じた第１トランスコンダクタンス係数で前記発振信号を変換した第１電流を出力する第１トランスコンダクタンス増幅回路と、
前記制御信号に基づいて、前記第１の位相と前記第２の位相とが一致していない場合、所定の第２トランスコンダクタンス係数で前記発振信号を変換した第２電流を前記第１電流に加算すべく出力し、前記第１の位相と前記第２の位相とが一致している場合、前記第２電流の出力を停止する第２トランスコンダクタンス増幅回路と、
を含むことを特徴とする位相同期回路。
【請求項３】
請求項２に記載の位相同期回路であって、
前記第１トランスコンダクタンス増幅回路は、
前記第１トランスコンダクタンス係数を有する第１インバータであり、
前記第２トランスコンダクタンス増幅回路は、
前記制御信号に基づいて、前記第１の位相と前記第２の位相とが一致していない場合にオンし、前記第１の位相と前記第２の位相とが一致している場合にオフするスイッチ回路と、
前記第２トランスコンダクタンス係数を有し、前記スイッチ回路がオンした場合に第２電流を前記第１電流に加算すべく出力し、前記スイッチ回路がオフした場合に前記第２電流の出力を停止する第２インバータと、
を含むこと、
を特徴とする位相同期回路。
【請求項４】
請求項３に記載の位相同期回路であって、
前記可変利得増幅回路は、
前記スイッチ回路がオンした際に、前記第１及び第２インバータの出力を前記第１及び第２インバータの入力に帰還する帰還回路を更に含んで構成されること、
を特徴とする位相同期回路。
【請求項５】
請求項４に記載の位相同期回路であって、
前記帰還回路は、
前記スイッチ回路がオンした際に、前記第１及び第２インバータの出力と前記第１及び第２インバータの入力とを接続する抵抗を含んで構成されること、
を特徴とする位相同期回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１１−２３７９７（Ｐ２０１１−２３７９７Ａ）
【公開日】平成２３年２月３日（２０１１．２．３）
【国際特許分類】
【出願番号】特願２００９−１６４６７９（Ｐ２００９−１６４６７９）
【出願日】平成２１年７月１３日（２００９．７．１３）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（５０６２２７８８４）三洋半導体株式会社 (1,155)
【Ｆターム（参考）】
【公開日】平成２３年２月３日（２０１１．２．３）
【国際特許分類】
【出願日】平成２１年７月１３日（２００９．７．１３）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（５０６２２７８８４）三洋半導体株式会社 (1,155)
【Ｆターム（参考）】
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