クロック生成回路、及び集積回路
【課題】電源電圧、温度変動、製造プロセスによる素子特性の変動があっても、外部クロックの周期に応じて位相関係が一定になる複数のクロックを出力する。
【解決手段】クロック生成回路は、外部クロックに対して、第1の遅延素子101により遅延させた第1のクロックを出力する第1の生成部130及び第2の遅延素子102により遅延させた第2のクロックを出力する第2の生成部140と、第1の遅延素子及び第2の遅延素子の遅延量に対して、それぞれ相関がある遅延量を有する複数の第3の遅延素子127を用いて、複数の第3の遅延素子127の遅延量の合計が外部クロックの周期に依存した目標値になるように、第3の遅延素子を制御し、制御用の信号を用いて、第1の遅延素子101の遅延量、第2の遅延素子102の遅延量、及び第3の遅延素子127の遅延量を制御する制御部120とを備える。
【解決手段】クロック生成回路は、外部クロックに対して、第1の遅延素子101により遅延させた第1のクロックを出力する第1の生成部130及び第2の遅延素子102により遅延させた第2のクロックを出力する第2の生成部140と、第1の遅延素子及び第2の遅延素子の遅延量に対して、それぞれ相関がある遅延量を有する複数の第3の遅延素子127を用いて、複数の第3の遅延素子127の遅延量の合計が外部クロックの周期に依存した目標値になるように、第3の遅延素子を制御し、制御用の信号を用いて、第1の遅延素子101の遅延量、第2の遅延素子102の遅延量、及び第3の遅延素子127の遅延量を制御する制御部120とを備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、クロック生成回路、及び集積回路に関する。
【背景技術】
【0002】
特許文献1には、特許文献1の図2に示すように、自動車のECUなどの回路装置において使用される二相クロック信号(A相クロック信号、B相クロック信号)を生成するための二相クロック信号生成装置1が記載されている。二相クロック信号生成装置1では、CPU3が温度センサ6及び電圧センサ7のセンサ信号を読み込んで、その時点における温度・電圧に応じた遅延時間dの設定用データをメモリ5に記憶されたデータテーブルに基づいて決定する。二相クロック信号生成部4は、CPU3により決定された遅延時間dの設定用データをCPU3から受ける。二相クロック信号生成部4のディレイ制御部12a及び12bでは、特許文献1の図1(b)に示すように、デコーダ16が設定用データをデコードしてスイッチ15のいずれか1つに閉制御信号を出力する。これにより、ディレイ制御部12a及び12bでは、入力された信号が通過する遅延バッファ14の段数が決定される。二相クロック信号生成部4では、特許文献1の図1(a)に示すように、A相クロック信号に対してディレイ制御部12aにより遅延時間dが与えられてORゲート9の入力端子に入力される。また、B相クロック信号に対してディレイ制御部12bにより遅延時間dが与えられてORゲート10の入力端子に入力される。この遅延時間dは、特許文献1の図3に示すように、A相クロック信号とB相クロック信号とがいずれもロウレベルとなっているノンオーバラップ時間を付与している。
【0003】
このように、特許文献1によれば、自動車のECUなどの回路装置の動作環境である気温・電圧が変化した場合でも、回路装置において使用される二相クロック信号のノンオーバラップ時間を一定に調整できるとされている。
【特許文献1】特開2002-108492号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
上記のように、2相クロックのノンオーバーラップ期間は、インバータ回路のような論理ゲートによる伝播遅延特性と容量負荷などによる伝播遅延特性とを利用したディレイ素子を用いて調整されるように設計されることが多い。このうち、論理ゲートの伝播遅延特性は、電源電圧、温度変動、及び製造プロセスのばらつきによる素子特性の変動によって変わってしまう。このようなディレイ素子を用いて2相クロックを発生すると、2相クロックのノンオーバーラップ期間がばらついてしまう。
【0005】
ここで、2相クロックを用いてスイッチトキャパシタで構成されたADコンバータを動作させる場合を考えると、ノンオーバーラップ期間は、増幅回路がサンプリング動作及びホールド動作のいずれも行わない期間になる。そこで、特に高速のADコンバータなどでは、できるだけノンオーバーラップ期間を小さく設計した方が、サンプリング動作の時間及びホールド動作の時間を長く確保できるので有利である。
【0006】
しかし、2相クロックのノンオーバーラップ期間がばらつくと、ノンオーバーラップ期間を小さくした場合に、設計時に予想できなかったクロック間のスキューなどにより回路が誤動作する可能性がある。このため、ノンオーバーラップ期間を小さくする上での限界が生じる。
【0007】
特許文献1の技術では、製造プロセスによる素子特性のばらつきによって二相クロックのノンオーバーラップ時間がばらついた場合に、二相クロック信号のノンオーバラップ時間を一定に調整できなくなる可能性がある。
【0008】
本発明の目的は、電源電圧、温度変動、及び製造プロセスのばらつきによる素子特性の変動があっても、外部クロックの周期に応じて位相関係が一定に調整された複数のクロックを出力することにある。
【課題を解決するための手段】
【0009】
本発明の第1側面に係るクロック生成回路は、外部クロックに対して異なる遅延量を有する複数のクロックを生成して出力するクロック生成回路であって、前記外部クロックに対して第1の遅延素子を通すことにより、前記外部クロックに対して前記第1の遅延素子の伝播遅延量に依存した第1の遅延量を有した第1のクロックを生成して出力する第1の生成部と、前記外部クロックに対して第2の遅延素子を通すことにより、前記外部クロックに対して前記第2の遅延素子の伝播遅延量に依存した第2の遅延量を有した第2のクロックを生成して出力する第2の生成部と、前記第1の遅延素子の伝播遅延量に対する相関がありかつ前記第2の遅延素子の伝播遅延量に対する相関がある伝播遅延量をそれぞれ有する複数の第3の遅延素子を用いて、前記複数の第3の遅延素子の伝播遅延量の合計が前記外部クロックの周期に依存した目標値になるように、前記第3の遅延素子を制御するための制御信号を生成し、前記制御信号を用いて、前記第1の遅延素子の伝播遅延量、前記第2の遅延素子の伝播遅延量、及び前記第3の遅延素子の伝播遅延量を制御する制御部とを備えたことを特徴とする。
【0010】
本発明の第2側面に係るクロック生成回路は、外部クロックに対してノンオーバーラップ期間を有する複数のクロックを生成して出力するクロック生成回路であって、第1の遅延素子を含んでおり、前記外部クロックに対して前記第1の遅延素子を通すことにより、前記外部クロックに対して前記第1の遅延素子の伝播遅延量に依存した第1の遅延量を有した第1のクロックを生成して出力する第1の生成部と、第2の遅延素子を含んでおり、前記外部クロックに対して前記第2の遅延素子を通すことにより、前記外部クロックに対して前記第2の遅延素子の伝播遅延量に依存した第2の遅延量を有した第2のクロックを生成して出力する第2の生成部と、複数の第3の遅延素子を含んでおり、前記外部クロックに対して前記複数の第3の遅延素子を通すことにより、前記複数の第3の遅延素子の伝播遅延量の合計が前記外部クロックの周期に依存した目標値になるように、前記第3の遅延素子を制御するための制御信号を生成し、前記制御信号を前記第1の遅延素子、前記第2の遅延素子、及び前記複数の第3の遅延素子のそれぞれへ供給することにより、前記第1の遅延素子の伝播遅延量、前記第2の遅延素子の伝播遅延量、及び前記第3の遅延素子の伝播遅延量を制御する制御部とを備えたことを特徴とする。
【0011】
本発明の第3側面に係るクロック生成回路は、外部クロックに対してノンオーバーラップ期間を有する複数のクロックを生成して出力するクロック生成回路であって、第1の遅延素子を含んでおり、前記外部クロックに対して前記第1の遅延素子を通すことにより、前記外部クロックに対して前記第1の遅延素子の伝播遅延量に依存した第1の遅延量を有した第1のクロックを生成して出力する第1の生成部と、第2の遅延素子を含んでおり、前記外部クロックに対して前記第2の遅延素子を通すことにより、前記外部クロックに対して前記第2の遅延素子の伝播遅延量に依存した第2の遅延量を有した第2のクロックを生成して出力する第2の生成部と、複数の第3の遅延素子を含んでおり、前記複数の第3の遅延素子の伝播遅延量の合計に依存した周波数で発振して第3のクロックを生成し、生成した前記第3のクロックを分周した分周クロックの位相と前記外部クロックの位相とを比較することにより、前記複数の第3の遅延素子の伝播遅延量の合計が前記外部クロックの周期に依存した目標値になるように、前記第3の遅延素子を制御するための制御信号を生成し、前記制御信号を前記第1の遅延素子、前記第2の遅延素子、及び前記複数の第3の遅延素子のそれぞれへ供給することにより、前記第1の遅延素子の伝播遅延量、前記第2の遅延素子の伝播遅延量、及び前記第3の遅延素子の伝播遅延量を制御する制御部とを備えたことを特徴とする。
【0012】
本発明の第4側面に係る集積回路は、本発明の第1側面に係るクロック生成回路と、前記クロック生成回路から出力された前記第1のクロック及び前記第2のクロックを用いて動作するADコンバータとを備えたことを特徴とする。
【発明の効果】
【0013】
本発明によれば、電源電圧、温度変動、及び製造プロセスのばらつきによる素子特性の変動があっても、外部クロックの周期に応じて位相関係が一定に調整された複数のクロックを出力することができる。
【発明を実施するための最良の形態】
【0014】
クロック生成回路700の構成及び動作を、図12を用いて説明する。図12(a)は、クロック生成回路700の構成を示す図である。図12(b)は、クロック生成回路700の動作を示す図である。
【0015】
クロック生成回路700は、外部クロックCLKに対して異なる遅延量を有した複数のクロックCK1,CK2を生成して出力する。クロック生成回路700は、第1の生成部730及び第2の生成部740を備える。
【0016】
第1の生成部730は、NANDゲート703、第1の遅延素子701、インバータ706、インバータ708、及びインバータ710を含む。
【0017】
NANDゲート703は、外部クロックCLKと第2の生成部740におけるノードN2から供給されたクロックとのNANDを演算して、演算したクロックを第1の遅延素子701へ供給する。
【0018】
第1の遅延素子701は、NANDゲート703から供給されたクロックを所定の伝播遅延量だけ遅延させてインバータ708へ供給する。すなわち、第1の遅延素子701の伝播遅延量は、制御可能でない。
【0019】
インバータ706は、第1の遅延素子701から供給されたクロックを所定の遅延量だけ遅延させて、その遅延させたクロックをインバータ706へ供給する。
【0020】
インバータ708は、インバータ706から供給されたクロックを所定の遅延量だけ遅延させて、その遅延させたクロックをノードN1経由でインバータ710へ供給する。
【0021】
インバータ710は、インバータ708から供給されたクロックを所定の遅延量だけ遅延させて、遅延させたクロックを第1のクロックCK1として外部に出力する。
【0022】
このように、第1の生成部730は、外部クロックCLKに対して第1の遅延素子701を通すことにより、外部クロックCLKに対して第1の遅延素子701の伝播遅延量に依存した第1の遅延量を有した第1のクロックCK1を生成して出力する。
【0023】
第2の生成部740は、インバータ705、NANDゲート704、第2の遅延素子702、インバータ707、インバータ709、及びインバータ711を含む。
【0024】
インバータ705は、外部クロックCLKを所定の遅延量だけ遅延させてNANDゲート704へ供給する。
【0025】
NANDゲート704は、インバータ705から供給されたクロックと第1の生成部730におけるノードN1から供給されたクロックとのNANDを演算して、演算したクロックを第2の遅延素子702へ供給する。
【0026】
第2の遅延素子702は、NANDゲート704から供給されたクロックを所定の伝播遅延量だけ遅延させてインバータ707へ供給する。すなわち、第2の遅延素子702の伝播遅延量は、制御可能でない。
【0027】
インバータ707は、第2の遅延素子702から供給されたクロックを所定の遅延量だけ遅延させて、その遅延させたクロックをインバータ709へ供給する。
【0028】
インバータ709は、インバータ707から供給されたクロックを所定の遅延量だけ遅延させて、その遅延させたクロックをノードN2経由でインバータ711へ供給する。
【0029】
インバータ711は、インバータ709から供給されたクロックを所定の遅延量だけ遅延させて、遅延させたクロックを第2のクロックCK2として外部に出力する。
【0030】
このように、第2の生成部740は、外部クロックCLKに対して第2の遅延素子702を通すことにより、外部クロックCLKに対して第2の遅延素子702の伝播遅延量に依存した第2の遅延量を有した第2のクロックCK2を生成して出力する。
【0031】
ここで、第2の遅延量は、第1の遅延量に比べて、インバータ705の遅延量に対応する分だけ多い。これにより、図12(b)に示すように、第1のクロックCK1及び第2のクロックCK2がともにノンアクティブレベル(例えば、lowレベル)である期間が生じる。この期間が、2相クロックすなわち第1のクロックCK1及び第2のクロックCK2のノンオーバーラップ期間である。
【0032】
このようなノンオーバーラップ期間を有した2相クロックを用いて動作する回路の例として、シフトレジスタやスイッチトキャパシタで構成されたパイプライン型のADコンバータなどを代表例としてあげることができる。特にパイプライン型のADコンバータでは、ステージを構成する増幅回路がサンプリング動作とホールド動作とを各クロック期間ごとに交互に繰り返す。ここでは、ノンオーバーラップ期間は、増幅回路がサンプリング動作及びホールド動作のいずれも行わない期間、言い換えるとサンプリング動作の期間とホールド動作の期間とを重ならせないようにするマージン期間である。特に高速のADコンバータなどでは、できるだけノンオーバーラップ期間を小さく設計した方が、サンプリング動作の期間及びホールド動作の期間を長く確保できるので有利である。
【0033】
ここで、第1の遅延素子701の伝播遅延量と第2の遅延素子702の伝播遅延量とは、それぞれ、電源電圧、温度変動、及び製造プロセスのばらつきによる素子特性の変動によって変わってしまう。すなわち、電源電圧、温度変動、及び製造プロセスのばらつきによる素子特性の変動があると、2相クロックのノンオーバーラップ期間がばらついてしまう。2相クロックのノンオーバーラップ期間がばらつくと、ノンオーバーラップ期間を小さくした場合に、設計時に予想できなかったクロック間のスキューなどにより回路が誤動作する可能性がある。このため、ノンオーバーラップ期間を小さくする上での限界が生じる。
【0034】
次に、本発明の第1実施形態に係るクロック生成回路100を、図1を用いて説明する。図1は、本発明の第1実施形態に係るクロック生成回路100の構成を示す図である。以下では、図12(a)に示すクロック生成回路700と異なる点を中心に説明する。
【0035】
クロック生成回路100は、第1の生成部130、第2の生成部140、及び制御部120を備える。
【0036】
第1の生成部130は、第1の遅延素子101を含む。第1の遅延素子701は、制御部120から制御信号を受ける。第1の遅延素子101は、NANDゲート703から供給されたクロックを、受けた制御信号に応じた伝播遅延量だけ遅延させてインバータ708へ供給する。すなわち、第1の遅延素子101の伝播遅延量は、制御可能である。
【0037】
第2の生成部140は、第2の遅延素子102を含む。第2の遅延素子102は、制御部120から制御信号を受ける。第2の遅延素子102は、NANDゲート704から供給されたクロックを、受けた制御信号に応じた伝播遅延量だけ遅延させてインバータ707へ供給する。すなわち、第2の遅延素子102の伝播遅延量は、制御可能である。
【0038】
制御部120は、複数の第3の遅延素子121〜126を用いて、複数の第3の遅延素子121〜126の伝播遅延量の合計が外部クロックCLKの周期に依存した目標値になるように、第3の遅延素子121〜126を制御するための制御信号を生成する。複数の第3の遅延素子121〜126のそれぞれは、第1の遅延素子101の伝播遅延量に対する相関がありかつ第2の遅延素子102の伝播遅延量に対する相関がある伝播遅延量をそれぞれ有している。制御部120は、生成した制御信号を用いて、第1の遅延素子101の伝播遅延量、第2の遅延素子102の伝播遅延量、及び各第3の遅延素子121〜126の伝播遅延量を制御する。
【0039】
具体的には、制御部120は、クロック生成部127、位相比較部128、及び遅延制御部129を含む。
【0040】
クロック生成部127は、外部クロックCLKに対して複数の第3の遅延素子121〜126を通すことにより、第3の遅延量を有した第3のクロックCLK_Dを生成する。第3の遅延量は、外部クロックCLKに対して複数の第3の遅延素子121〜126の伝播遅延量の合計に依存した遅延量である。
【0041】
クロック生成部127では、複数の第3の遅延素子121〜126が直列に接続されている。各第3の遅延素子121〜126は、遅延制御部129から制御信号を受ける。各第3の遅延素子121〜126は、前段から入力されたクロックを、受けた制御信号に応じた伝播遅延量だけ遅延させて後段へ供給する。すなわち、各第3の遅延素子121〜126の伝播遅延量は、制御可能である。
【0042】
ここで、第1の遅延素子101、第2の遅延素子102、及び各第3の遅延素子121〜126は、互いに同じ構造を有している。例えば、第1の遅延素子101、第2の遅延素子102、及び各第3の遅延素子121〜126は、互いに同じ回路構成(例えば、図2に示す回路構成)を有している。あるいは、例えば、第1の遅延素子101、第2の遅延素子102、及び各第3の遅延素子121〜126は、互いに同じ回路構成を有することに加えて、互いに同じレイアウト構成を有していても良い。
【0043】
これにより、第1の遅延素子101、第2の遅延素子102、及び各第3の遅延素子121〜126は、互いに同じ制御信号を受けた場合に、その受けた制御信号に応じて互いに相関のある伝播遅延量を有するように制御される。言い換えると、第1の遅延素子101の伝播遅延量及び第2の遅延素子102の伝播遅延量と各第3の遅延素子121〜126の伝播遅延量とを連動して制御することができる。
【0044】
位相比較部128は、クロック生成部127により生成された第3のクロックCLK_Dの位相と外部クロックCLKの位相とを比較し、比較結果に応じた位相誤差信号を出力する。
【0045】
遅延制御部129は、位相誤差信号に応じて、複数の第3の遅延素子121〜126の伝播遅延量の合計が外部クロックの周期に依存した目標値に等しくなるように、制御信号を生成する。遅延制御部129は、例えば、容量を含み、位相誤差信号に応じてその容量を充電又は放電するチャージポンプ回路である。この場合、遅延制御部129は、容量の電圧に応じた制御信号を出力する。
【0046】
すなわち、遅延制御部129は、生成した制御信号を第1の遅延素子101、第2の遅延素子102、及び第3の遅延素子121〜126のそれぞれへ供給する。これにより、遅延制御部129は、第1の遅延素子101の伝播遅延量、第2の遅延素子102の伝播遅延量、及び各第3の遅延素子121〜126の伝播遅延量のそれぞれが外部クロックの周期に応じて一定になるように制御する。すなわち、第1の遅延素子101、第2の遅延素子102、及び各第3の遅延素子121〜126は、互いに同じ制御信号を受けて、受けた制御信号に応じて互いに相関のある伝播遅延量を有するように制御される。
【0047】
ここで、位相比較部128及び遅延制御部129は、クロック生成部127から出力される第3のクロックCLK_Dの外部クロックCLKに対する遅延量をフィードバック制御している。例えば、位相比較部128及び遅延制御部129は、第3のクロックCLK_Dと外部クロックCLKの位相とが一致してちょうど1CLK分遅延するように、複数の第3の遅延素子121〜126による第3の遅延量をフィードバック制御する。この場合、複数の第3の遅延素子121〜126の伝播遅延量の合計に対する目標値は、外部クロックCLKの1周期である。
【0048】
クロック生成部127、位相比較部128、及び遅延制御部129により、複数の第3の遅延素子121〜126の伝播遅延量の合計が目標値に等しくなった状態で、複数の第3の遅延素子121〜126の伝播遅延量の合計がロックされる。すなわち、クロック生成部127、位相比較部128、及び遅延制御部129により、DLL(delay locked loop)が構成されている。
【0049】
このように、電源電圧、温度変動、及び製造プロセスのばらつきによる素子特性の変動があっても、上記のDLLは、複数の第3の遅延素子121〜126の伝播遅延量の合計が目標値に等しくなった状態でロックされる。この状態で、遅延制御部129は、各第3の遅延素子121〜126へ供給している制御信号を、第1の遅延素子101及び第2の遅延素子102へも供給している。これにより、第1の遅延素子101の伝播遅延量及び第2の遅延素子102の伝播遅延量は、それぞれ、その目標値に相関のある値に等しくなった状態で安定するので、第1のクロックCK1及び第2のクロックCK2のノンオーバーラップ期間が一定になる。すなわち、電源電圧、温度変動、及び製造プロセスのばらつきによる素子特性の変動があっても、外部クロックの周期に応じて位相関係が一定に調整された複数のクロックを出力することができる。
【0050】
次に、第1の遅延素子101、第2の遅延素子102、及び第3の遅延素子121〜126のそれぞれの構成例を、図2を用いて説明する。図2は、第1の遅延素子101、第2の遅延素子102、及び第3の遅延素子121〜126のそれぞれの構成例を示す図である。
【0051】
図2において、M3,M6はpチャネルMOSトランジスタ、M1,M2,M4,M5はnチャネルMOSトランジスタである。トランジスタM2及びM3はインバータとして動作し、トランジスタM5及びM6もインバータとして動作する。トランジスタM1,M4はインバータの応答時はほぼ定電流源と見なすことができる。この電流値と負荷容量Cとに依存して本遅延素子の伝播遅延量がほぼ決まる。
【0052】
ここで、制御信号dly_ctrlとしての制御電圧がトランジスタM1,M4のゲートへ供給される。すなわち、トランジスタM1,M4のゲート電圧を制御することによりトランジスタM1,M4のドレイン電流値を制御することが可能であり、その結果、本遅延素子の伝播遅延量を制御することが可能である。図2の場合、トランジスタM1,M4のゲート電圧が上がると遅延素子の伝播遅延量が小さくなる。
【0053】
なお、上記ではnチャネルMOSトランジスタのゲート電圧を制御して遅延量を制御する場合について説明したが、電源側にpチャネル型MOSトランジスタを定電流源として接続し、pチャネルMOSトランジスタのゲート電圧を制御する構成も可能である。ただし、この場合は制御電圧が上がると遅延量が大きくなる。さらには、構成はより複雑になるが、制御用nチャネルMOSトランジスタ、pチャネルMOSトランジスタ両方用いる構成も可能である。
【0054】
また、アプリケーションや仕様によっては負荷容量Cは必ずしも必要ではない。
【0055】
次に、第1の遅延素子101、第2の遅延素子102、及び第3の遅延素子121〜126のそれぞれの別の構成例を、図3を用いて説明する。図3は、第1の遅延素子101、第2の遅延素子102、及び第3の遅延素子121〜126のそれぞれの別の構成例を示す図である。
【0056】
図3において、M13,M14,M16,M18はpチャネルMOSトランジスタであり、M11,M12,M15,M17はnチャネルMOSトランジスタである。M12及びM13はインバータを構成し、M17及びM18もインバータを構成している。M14及びM16はカレントミラーを構成している。本例では、制御信号dly_ctrlを用いてトランジスタM11及びM15のゲート電圧を制御することにより、トランジスタM11及びM14のドレイン電流量が制御され、それにより、本遅延素子の伝播遅延量が制御可能となる。
【0057】
次に、第1の遅延素子101、第2の遅延素子102、及び第3の遅延素子121〜126のそれぞれのさらに別の構成例を、図4を用いて説明する。図4は、第1の遅延素子101、第2の遅延素子102、及び第3の遅延素子121〜126のそれぞれのさらに別の構成例を示す図である。
【0058】
図4において、M22,M24はpチャネルMOSトランジスタであり、M21,M23はnチャネルMOSトランジスタである。トランジスタM21及びM22はインバータを構成し、トランジスタM23及びM24は可変抵抗を構成している。本例では、制御信号dly_ctrl_pをトランジスタM24のゲートへ供給し、制御信号dly_ctrl_nをトランジスタM23のゲートへ供給している。すなわち、トランジスタM23及びM24のゲート電圧をそれぞれ制御することにより、トランジスタM23及びM24の合成抵抗値を制御し、それにより、本遅延素子の伝播遅延量を制御することが可能である。
【0059】
ところで、二相ノンオーバーラップクロックは、例えばスイッチトキャパシタ回路に用いることができるが、ノンオーバーラップ量が変動すると、回路の特性が変動しやすい。また、シフトレジスタ回路においては、ノンオーバーラップ量が小さくなりすぎると、回路が誤動作してしまう。これに対して、以上で説明した本発明によれば、回路の素子特性が変動しても、ノンオーバーラップ量が変動しないので、好適に用いることができる。
【0060】
次に、本発明の第2実施形態に係るクロック生成回路200を、図5を用いて説明する。図5は、本発明の第2実施形態に係るクロック生成回路200の構成を示す図である。以下では、第1実施形態と異なる点を中心に説明する。
【0061】
クロック生成回路200は、パイプライン型のADコンバータなどへのアプリケーションにおいて、アナログ信号をサンプリングするタイミングを調整する機構が必要となる場合が少なくない。
【0062】
それに対して、本実施形態に係るクロック生成回路200は、タイミング調整部250を備える。タイミング調整部250は、バッファ251〜256、セレクタ回路257、及びRSフリップフロップ258を含む。
【0063】
バッファ251〜256は、それぞれ、第3の遅延素子121〜126の出力したクロックをバッファしてセレクタ回路257のタップT1〜T6へ供給する。
【0064】
セレクタ回路257は、外部から供給された又は内部で生成したセレクト信号sel_dataに応じて、セット信号用のタップとリセット信号用のタップとを選択する。セレクタ回路257は、セット信号用のタップで受けたクロックをRSフリップフロップ258のセット端子へ供給し、リセット信号用のタップで受けたクロックをRSフリップフロップ258のリセット端子へ供給する。
【0065】
例えば、図6に示す場合、セレクタ回路257は、セット信号用のタップとしてタップT2を選択し、リセット信号用のタップとしてタップT5を選択する。この場合、セレクタ回路257は、タップT2で受けたクロックをRSフリップフロップ258のセット端子へ供給し、タップT5で受けたクロックをRSフリップフロップ258のリセット端子へ供給する。なお、図6は、本発明の第2実施形態におけるタイミング調整部250の動作を示すタイミングチャートである。
【0066】
RSフリップフロップ258は、セット端子へ供給されたクロックの立ち上がりに同期しセット動作を行い、リセット端子へ供給されたクロックの立ち上がりに同期しリセット動作を行う。
【0067】
例えば、図6に示す場合、RSフリップフロップ258は、T2で示されたクロックの立ち上がりに同期しセット動作を行い、T5で示されたクロックの立ち上がりに同期しリセット動作を行う。
【0068】
これにより、RSフリップフロップ258は、内部クロックCLKIを生成して第1の生成部130及び第2の生成部140のそれぞれへ供給する。
【0069】
このように、外部クロックCLKと第3のクロックCLK_Dとの位相を1クロック周期の遅れで一致させ、それとは別に内部クロックCLKIを生成して第1の生成部130及び第2の生成部140のそれぞれへ供給する。この場合、第1の生成部130により生成された第1のクロックCK1と第2の生成部140により生成された第2のクロックCK2とは、パイプライン型のADコンバータの動作クロックとして用いるに好適となる。すなわち、本実施形態によれば、ADコンバータの動作クロックに好適になるように、第1のクロックCK1及び第2のクロックCK2の位相を外部クロックCLKに対し相対的に調整することが可能で、サンプリングタイミングの位相調整が可能となる。
【0070】
次に、本発明の第3実施形態に係るクロック生成回路300を、図7を用いて説明する。図7は、本発明の第3実施形態に係るクロック生成回路300の構成を示す図である。以下では、第2実施形態と異なる点を中心に説明する。
【0071】
第2実施形態では、遅延制御部129が、例えば、生成した制御信号を電圧の形態で第1の遅延素子101、第2の遅延素子102、及び第3の遅延素子121〜126のそれぞれへ供給する。
【0072】
それに対して、本実施形態では、クロック生成回路300が、第1の生成部330、第2の生成部340、及び制御部320を備える。
【0073】
制御部320は、電圧電流変換ブロック331を含む。電圧電流変換ブロック331は、遅延制御部129から第1の遅延素子101及び第2の遅延素子102へ向けて出力された制御信号を電圧の形態から電流の形態に変換する。電圧電流変換ブロック331は、その制御信号を電流の形態で第1の生成部330及び第2の生成部340へ供給する。
【0074】
第1の生成部330及び第2の生成部340は、電流電圧変換ブロック332を共通に含む。電流電圧変換ブロック332は、電圧電流変換ブロック331から供給された制御信号を電流の形態から電圧の形態に変換する。電流電圧変換ブロック332は、その制御信号を電圧の形態で第1の遅延素子101及び第2の遅延素子102のそれぞれへ供給する。
【0075】
このように、回路ブロック間において電流の形態で制御信号を伝送するので、制御信号が回路ブロック間での電源電圧変動の影響を受けにくくすることができるので、伝送する過程で制御信号に混入する誤差成分を少なくすることができる。
【0076】
次に、本発明の第4実施形態に係るクロック生成回路400を、図8を用いて説明する。図8は、本発明の第4実施形態に係るクロック生成回路400の構成を示す図である。以下では、第1実施形態と異なる点を中心に説明する。
【0077】
クロック生成回路400は、制御部420を備える。制御部420は、VCO(voltage controlled oscillator)回路(発振部)427、分周部433、位相比較部428、及び遅延制御部429を含む。
【0078】
VCO回路427は、複数の第3の遅延素子421〜423(図9参照)を用いて、複数の第3の遅延素子421〜4232の伝播遅延量に依存した周波数で発振することにより、第4のクロックCK4を生成する。
【0079】
分周部433は、VCO回路427から出力された第4のクロックCK4を受ける。分周部433は、受けた第4のクロックCK4を分周して分周クロックCK5を生成する。
【0080】
位相比較部428は、分周部433から受けた分周クロックCK5の位相と外部クロックCLKの位相とを比較し、比較結果に応じた位相誤差信号を出力する。
【0081】
遅延制御部429は、位相誤差信号に応じて、分周クロックCK5の位相と外部クロックCLKの位相とが等しくなるように、制御信号を生成する。遅延制御部429は、生成した制御信号を第1の遅延素子101、第2の遅延素子102、及び決定部434のそれぞれへ供給する。これにより、遅延制御部429は、第1の遅延素子101の伝播遅延量、第2の遅延素子102の伝播遅延量、及び各第3の遅延素子421〜423の伝播遅延量のそれぞれが外部クロックの周期に応じて一定になるように制御する。
【0082】
ここで、位相比較部428及び遅延制御部429は、VCO回路427から出力され分周部433で分周された分周クロックCK5の外部クロックCLKに対する位相誤差をフィードバック制御している。例えば、位相比較部428及び遅延制御部429は、分周クロックCK5の位相と外部クロックCLKの位相とが等しくなるように、VCO回路427における発振周波数をフィードバック制御する。
【0083】
VCO回路427、分周部433、位相比較部428、及び遅延制御部429により、複数の第3の遅延素子421〜423の伝播遅延量の合計が目標値に等しくなった状態で、外部クロックCLKと第4のクロックCK4との位相関係がロックされる。すなわち、VCO回路427、分周部433、位相比較部428、及び遅延制御部429により、PLL(phase locked loop)が構成されている。
【0084】
このように、電源電圧、温度変動、及び製造プロセスのばらつきによる素子特性の変動があっても、上記のPLLは、複数の第3の遅延素子421〜423の伝播遅延量の合計が目標値に等しくなった状態でロックされる。この状態で、遅延制御部429は、決定部434へ供給している制御信号を、第1の遅延素子101及び第2の遅延素子102へも供給している。これにより、第1の遅延素子101の伝播遅延量及び第2の遅延素子102の伝播遅延量は、それぞれ、その目標値に相関のある値に等しくなった状態で安定するので、第1のクロックCK1及び第2のクロックCK2のノンオーバーラップ期間が一定になる。すなわち、電源電圧、温度変動、及び製造プロセスのばらつきによる素子特性の変動があっても、外部クロックの周期に応じて位相関係が一定に調整された複数のクロックを出力することができる。
【0085】
次に、VCO回路427の構成例を、図9を用いて説明する。図9は、本発明の第4実施形態におけるVCO回路427の構成例を示す図である。
【0086】
図9において、M3,M6,M9はpチャネルMOSトランジスタであり、M1,M2,M4,M5,M7,M8はnチャネルMOSトランジスタである。トランジスタM2及びM3はインバータとして動作する。トランジスタM5及びM6はインバータとして動作する。トランジスタM8及びM9はインバータとして動作する。トランジスタM8及びM9のドレインをトランジスタM2及びM3のゲートに接続することにより、インバータ3段のリングオシレータを構成している。また、トランジスタM1〜M3とその後段の負荷容量Cとは、第3の遅延素子421を構成している。トランジスタM4〜M6とその後段の負荷容量Cとは、第3の遅延素子422を構成している。トランジスタM7〜M9とその後段の負荷容量Cとは、第3の遅延素子423を構成している。
【0087】
ここで、制御信号vco_ctrlとしての電圧がトランジスタM1,M4,M7のゲートへ供給される。すなわち、トランジスタM1,M4,M7のゲート電圧を制御することによりトランジスタM1,M4,M7ドレイン電流値を制御することが可能であるので、インバータの伝播遅延量を制御することが可能である。その結果、リングオシレータの発振周波数は制御信号vco_ctrlに応じて変化する。図9の場合、トランジスタM1,M4,M7のゲート電圧が上がるとリングオシレータの発振周波数は高くなる。このようにリングオシレータにより発振されたクロックは、バッファ601により第4のクロックCK4として出力される。
【0088】
また、第1の遅延素子及び第2の遅延素子のそれぞれの構造(例えば、図2に示す回路構成)は、各第3の遅延素子の構造(例えば、図9に示す第3の遅延素子421〜423の回路構成)と同じである。これにより、第1の遅延素子、第2の遅延素子、及び第3の遅延素子は、互いに同じ制御信号を受けて、受けた制御信号に応じて互いに相関のある伝播遅延量を有するように制御される。
【0089】
次に、本発明の第2実施形態に係るクロック生成回路200を適用した撮像センサの一例を図10に示す。
【0090】
図10に示す撮像センサS1は、センサ画素アレイ801、センサ信号出力回路802、水平走査回路803、クロック生成回路200、垂直走査回路805、及びタイミング制御回路806を備える。807はセンサ信号を順次出力する共通出力線である。HDは垂直同期信号であり、VDは垂直同期信号である。
【0091】
クロック生成回路200は、外部クロックCLKに同期して、内部クロックCLKI及び第1のクロックCK1,第2のクロックCK2を生成する。
【0092】
クロック生成回路200は、内部クロックCLKIをタイミング制御回路806へ供給する。タイミング制御回路806は、クロック生成回路200から内部クロックCLKIを受け、外部から水平同期信号HD及び垂直同期信号VDを受ける。これにより、タイミング制御回路806は、水平同期信号HD及び垂直同期信号VDをもとに内部クロックCLKIに同期した、水平走査回路803、垂直走査回路805及びセンサ信号出力回路802のそれぞれの駆動パルスを生成する。
【0093】
また、クロック生成回路200は、第1のクロックCK1及び第2のクロックCK2を水平走査回路803へ供給する。水平走査回路803は、クロック生成回路200から第1のクロックCK1及び第2のクロックCK2を受け、タイミング制御回路806から駆動パルスを受ける。これにより、水平走査回路803は、第1のクロックCK1、第2のクロックCK2、及び駆動パルスに応じた水平転送信号を生成してセンサ信号出力回路802に供給する。
【0094】
ここで、第1のクロックCK1及び第2のクロックCK2のノンオーバーラップ期間は、本発明の効果により、温度や製造ばらつきによる変動が少なく、水平走査回路の設計上有利である。
【0095】
次に、本発明の第2実施形態に係るクロック生成回路200を適用した撮像センサの別の一例を図11に示す。以下では、図10に示す撮像センサS1と異なる点を中心に説明する。
【0096】
図11に示す撮像センサ(集積回路)S2は、ADコンバータ901を備える。902はデジタル化したセンサ信号を順次出力する共通デジタル出力線である。ADコンバータ901の回路形式は、パイプライン型のAD変換回路である。パイプライン型のAD変換回路は、ノンオーバーラップ期間を有する2相クロックによって動作するのが一般的であり、そのノンオーバーラップ期間の変動は特性変動につながりやすく、回路動作マージンを制限するものである。
【0097】
それに対して、クロック生成回路200は、ノンオーバーラップ期間の温度や製造ばらつきによる変動が少なくなるように調整された第1のクロックCK1及び第2のクロックCK2をADコンバータ901へ供給する。ADコンバータ901は、クロック生成回路200から出力された第1のクロックCK1及び第2のクロックCK2を用いて動作する。これにより、ADコンバータ901は、センサ信号出力回路802から出力されたセンサ信号(アナログ信号)に対して、高速かつ高精度にA/D変換処理を行うことができる。
【図面の簡単な説明】
【0098】
【図1】本発明の第1実施形態に係るクロック生成回路100の構成を示す図。
【図2】第1の遅延素子101、第2の遅延素子102、及び第3の遅延素子121〜126のそれぞれの構成例を示す図。
【図3】第1の遅延素子101、第2の遅延素子102、及び第3の遅延素子121〜126のそれぞれの別の構成例を示す図。
【図4】第1の遅延素子101、第2の遅延素子102、及び第3の遅延素子121〜126のそれぞれのさらに別の構成例を示す図。
【図5】本発明の第2実施形態に係るクロック生成回路200の構成を示す図。
【図6】本発明の第2実施形態におけるタイミング調整部250の動作を示すタイミングチャート。
【図7】本発明の第3実施形態に係るクロック生成回路300の構成を示す図。
【図8】本発明の第4実施形態に係るクロック生成回路400の構成を示す図。
【図9】本発明の第4実施形態におけるVCO回路427の構成例を示す図。
【図10】本発明の第2実施形態に係るクロック生成回路200を適用した撮像センサの一例を示す図。
【図11】本発明の第2実施形態に係るクロック生成回路200を適用した撮像センサの別の一例を示す図。
【図12】クロック生成回路700の構成及び動作を示す図。
【符号の説明】
【0099】
100、200、300、400、700 クロック生成回路
S1、S2 撮像センサ
【技術分野】
【0001】
本発明は、クロック生成回路、及び集積回路に関する。
【背景技術】
【0002】
特許文献1には、特許文献1の図2に示すように、自動車のECUなどの回路装置において使用される二相クロック信号(A相クロック信号、B相クロック信号)を生成するための二相クロック信号生成装置1が記載されている。二相クロック信号生成装置1では、CPU3が温度センサ6及び電圧センサ7のセンサ信号を読み込んで、その時点における温度・電圧に応じた遅延時間dの設定用データをメモリ5に記憶されたデータテーブルに基づいて決定する。二相クロック信号生成部4は、CPU3により決定された遅延時間dの設定用データをCPU3から受ける。二相クロック信号生成部4のディレイ制御部12a及び12bでは、特許文献1の図1(b)に示すように、デコーダ16が設定用データをデコードしてスイッチ15のいずれか1つに閉制御信号を出力する。これにより、ディレイ制御部12a及び12bでは、入力された信号が通過する遅延バッファ14の段数が決定される。二相クロック信号生成部4では、特許文献1の図1(a)に示すように、A相クロック信号に対してディレイ制御部12aにより遅延時間dが与えられてORゲート9の入力端子に入力される。また、B相クロック信号に対してディレイ制御部12bにより遅延時間dが与えられてORゲート10の入力端子に入力される。この遅延時間dは、特許文献1の図3に示すように、A相クロック信号とB相クロック信号とがいずれもロウレベルとなっているノンオーバラップ時間を付与している。
【0003】
このように、特許文献1によれば、自動車のECUなどの回路装置の動作環境である気温・電圧が変化した場合でも、回路装置において使用される二相クロック信号のノンオーバラップ時間を一定に調整できるとされている。
【特許文献1】特開2002-108492号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
上記のように、2相クロックのノンオーバーラップ期間は、インバータ回路のような論理ゲートによる伝播遅延特性と容量負荷などによる伝播遅延特性とを利用したディレイ素子を用いて調整されるように設計されることが多い。このうち、論理ゲートの伝播遅延特性は、電源電圧、温度変動、及び製造プロセスのばらつきによる素子特性の変動によって変わってしまう。このようなディレイ素子を用いて2相クロックを発生すると、2相クロックのノンオーバーラップ期間がばらついてしまう。
【0005】
ここで、2相クロックを用いてスイッチトキャパシタで構成されたADコンバータを動作させる場合を考えると、ノンオーバーラップ期間は、増幅回路がサンプリング動作及びホールド動作のいずれも行わない期間になる。そこで、特に高速のADコンバータなどでは、できるだけノンオーバーラップ期間を小さく設計した方が、サンプリング動作の時間及びホールド動作の時間を長く確保できるので有利である。
【0006】
しかし、2相クロックのノンオーバーラップ期間がばらつくと、ノンオーバーラップ期間を小さくした場合に、設計時に予想できなかったクロック間のスキューなどにより回路が誤動作する可能性がある。このため、ノンオーバーラップ期間を小さくする上での限界が生じる。
【0007】
特許文献1の技術では、製造プロセスによる素子特性のばらつきによって二相クロックのノンオーバーラップ時間がばらついた場合に、二相クロック信号のノンオーバラップ時間を一定に調整できなくなる可能性がある。
【0008】
本発明の目的は、電源電圧、温度変動、及び製造プロセスのばらつきによる素子特性の変動があっても、外部クロックの周期に応じて位相関係が一定に調整された複数のクロックを出力することにある。
【課題を解決するための手段】
【0009】
本発明の第1側面に係るクロック生成回路は、外部クロックに対して異なる遅延量を有する複数のクロックを生成して出力するクロック生成回路であって、前記外部クロックに対して第1の遅延素子を通すことにより、前記外部クロックに対して前記第1の遅延素子の伝播遅延量に依存した第1の遅延量を有した第1のクロックを生成して出力する第1の生成部と、前記外部クロックに対して第2の遅延素子を通すことにより、前記外部クロックに対して前記第2の遅延素子の伝播遅延量に依存した第2の遅延量を有した第2のクロックを生成して出力する第2の生成部と、前記第1の遅延素子の伝播遅延量に対する相関がありかつ前記第2の遅延素子の伝播遅延量に対する相関がある伝播遅延量をそれぞれ有する複数の第3の遅延素子を用いて、前記複数の第3の遅延素子の伝播遅延量の合計が前記外部クロックの周期に依存した目標値になるように、前記第3の遅延素子を制御するための制御信号を生成し、前記制御信号を用いて、前記第1の遅延素子の伝播遅延量、前記第2の遅延素子の伝播遅延量、及び前記第3の遅延素子の伝播遅延量を制御する制御部とを備えたことを特徴とする。
【0010】
本発明の第2側面に係るクロック生成回路は、外部クロックに対してノンオーバーラップ期間を有する複数のクロックを生成して出力するクロック生成回路であって、第1の遅延素子を含んでおり、前記外部クロックに対して前記第1の遅延素子を通すことにより、前記外部クロックに対して前記第1の遅延素子の伝播遅延量に依存した第1の遅延量を有した第1のクロックを生成して出力する第1の生成部と、第2の遅延素子を含んでおり、前記外部クロックに対して前記第2の遅延素子を通すことにより、前記外部クロックに対して前記第2の遅延素子の伝播遅延量に依存した第2の遅延量を有した第2のクロックを生成して出力する第2の生成部と、複数の第3の遅延素子を含んでおり、前記外部クロックに対して前記複数の第3の遅延素子を通すことにより、前記複数の第3の遅延素子の伝播遅延量の合計が前記外部クロックの周期に依存した目標値になるように、前記第3の遅延素子を制御するための制御信号を生成し、前記制御信号を前記第1の遅延素子、前記第2の遅延素子、及び前記複数の第3の遅延素子のそれぞれへ供給することにより、前記第1の遅延素子の伝播遅延量、前記第2の遅延素子の伝播遅延量、及び前記第3の遅延素子の伝播遅延量を制御する制御部とを備えたことを特徴とする。
【0011】
本発明の第3側面に係るクロック生成回路は、外部クロックに対してノンオーバーラップ期間を有する複数のクロックを生成して出力するクロック生成回路であって、第1の遅延素子を含んでおり、前記外部クロックに対して前記第1の遅延素子を通すことにより、前記外部クロックに対して前記第1の遅延素子の伝播遅延量に依存した第1の遅延量を有した第1のクロックを生成して出力する第1の生成部と、第2の遅延素子を含んでおり、前記外部クロックに対して前記第2の遅延素子を通すことにより、前記外部クロックに対して前記第2の遅延素子の伝播遅延量に依存した第2の遅延量を有した第2のクロックを生成して出力する第2の生成部と、複数の第3の遅延素子を含んでおり、前記複数の第3の遅延素子の伝播遅延量の合計に依存した周波数で発振して第3のクロックを生成し、生成した前記第3のクロックを分周した分周クロックの位相と前記外部クロックの位相とを比較することにより、前記複数の第3の遅延素子の伝播遅延量の合計が前記外部クロックの周期に依存した目標値になるように、前記第3の遅延素子を制御するための制御信号を生成し、前記制御信号を前記第1の遅延素子、前記第2の遅延素子、及び前記複数の第3の遅延素子のそれぞれへ供給することにより、前記第1の遅延素子の伝播遅延量、前記第2の遅延素子の伝播遅延量、及び前記第3の遅延素子の伝播遅延量を制御する制御部とを備えたことを特徴とする。
【0012】
本発明の第4側面に係る集積回路は、本発明の第1側面に係るクロック生成回路と、前記クロック生成回路から出力された前記第1のクロック及び前記第2のクロックを用いて動作するADコンバータとを備えたことを特徴とする。
【発明の効果】
【0013】
本発明によれば、電源電圧、温度変動、及び製造プロセスのばらつきによる素子特性の変動があっても、外部クロックの周期に応じて位相関係が一定に調整された複数のクロックを出力することができる。
【発明を実施するための最良の形態】
【0014】
クロック生成回路700の構成及び動作を、図12を用いて説明する。図12(a)は、クロック生成回路700の構成を示す図である。図12(b)は、クロック生成回路700の動作を示す図である。
【0015】
クロック生成回路700は、外部クロックCLKに対して異なる遅延量を有した複数のクロックCK1,CK2を生成して出力する。クロック生成回路700は、第1の生成部730及び第2の生成部740を備える。
【0016】
第1の生成部730は、NANDゲート703、第1の遅延素子701、インバータ706、インバータ708、及びインバータ710を含む。
【0017】
NANDゲート703は、外部クロックCLKと第2の生成部740におけるノードN2から供給されたクロックとのNANDを演算して、演算したクロックを第1の遅延素子701へ供給する。
【0018】
第1の遅延素子701は、NANDゲート703から供給されたクロックを所定の伝播遅延量だけ遅延させてインバータ708へ供給する。すなわち、第1の遅延素子701の伝播遅延量は、制御可能でない。
【0019】
インバータ706は、第1の遅延素子701から供給されたクロックを所定の遅延量だけ遅延させて、その遅延させたクロックをインバータ706へ供給する。
【0020】
インバータ708は、インバータ706から供給されたクロックを所定の遅延量だけ遅延させて、その遅延させたクロックをノードN1経由でインバータ710へ供給する。
【0021】
インバータ710は、インバータ708から供給されたクロックを所定の遅延量だけ遅延させて、遅延させたクロックを第1のクロックCK1として外部に出力する。
【0022】
このように、第1の生成部730は、外部クロックCLKに対して第1の遅延素子701を通すことにより、外部クロックCLKに対して第1の遅延素子701の伝播遅延量に依存した第1の遅延量を有した第1のクロックCK1を生成して出力する。
【0023】
第2の生成部740は、インバータ705、NANDゲート704、第2の遅延素子702、インバータ707、インバータ709、及びインバータ711を含む。
【0024】
インバータ705は、外部クロックCLKを所定の遅延量だけ遅延させてNANDゲート704へ供給する。
【0025】
NANDゲート704は、インバータ705から供給されたクロックと第1の生成部730におけるノードN1から供給されたクロックとのNANDを演算して、演算したクロックを第2の遅延素子702へ供給する。
【0026】
第2の遅延素子702は、NANDゲート704から供給されたクロックを所定の伝播遅延量だけ遅延させてインバータ707へ供給する。すなわち、第2の遅延素子702の伝播遅延量は、制御可能でない。
【0027】
インバータ707は、第2の遅延素子702から供給されたクロックを所定の遅延量だけ遅延させて、その遅延させたクロックをインバータ709へ供給する。
【0028】
インバータ709は、インバータ707から供給されたクロックを所定の遅延量だけ遅延させて、その遅延させたクロックをノードN2経由でインバータ711へ供給する。
【0029】
インバータ711は、インバータ709から供給されたクロックを所定の遅延量だけ遅延させて、遅延させたクロックを第2のクロックCK2として外部に出力する。
【0030】
このように、第2の生成部740は、外部クロックCLKに対して第2の遅延素子702を通すことにより、外部クロックCLKに対して第2の遅延素子702の伝播遅延量に依存した第2の遅延量を有した第2のクロックCK2を生成して出力する。
【0031】
ここで、第2の遅延量は、第1の遅延量に比べて、インバータ705の遅延量に対応する分だけ多い。これにより、図12(b)に示すように、第1のクロックCK1及び第2のクロックCK2がともにノンアクティブレベル(例えば、lowレベル)である期間が生じる。この期間が、2相クロックすなわち第1のクロックCK1及び第2のクロックCK2のノンオーバーラップ期間である。
【0032】
このようなノンオーバーラップ期間を有した2相クロックを用いて動作する回路の例として、シフトレジスタやスイッチトキャパシタで構成されたパイプライン型のADコンバータなどを代表例としてあげることができる。特にパイプライン型のADコンバータでは、ステージを構成する増幅回路がサンプリング動作とホールド動作とを各クロック期間ごとに交互に繰り返す。ここでは、ノンオーバーラップ期間は、増幅回路がサンプリング動作及びホールド動作のいずれも行わない期間、言い換えるとサンプリング動作の期間とホールド動作の期間とを重ならせないようにするマージン期間である。特に高速のADコンバータなどでは、できるだけノンオーバーラップ期間を小さく設計した方が、サンプリング動作の期間及びホールド動作の期間を長く確保できるので有利である。
【0033】
ここで、第1の遅延素子701の伝播遅延量と第2の遅延素子702の伝播遅延量とは、それぞれ、電源電圧、温度変動、及び製造プロセスのばらつきによる素子特性の変動によって変わってしまう。すなわち、電源電圧、温度変動、及び製造プロセスのばらつきによる素子特性の変動があると、2相クロックのノンオーバーラップ期間がばらついてしまう。2相クロックのノンオーバーラップ期間がばらつくと、ノンオーバーラップ期間を小さくした場合に、設計時に予想できなかったクロック間のスキューなどにより回路が誤動作する可能性がある。このため、ノンオーバーラップ期間を小さくする上での限界が生じる。
【0034】
次に、本発明の第1実施形態に係るクロック生成回路100を、図1を用いて説明する。図1は、本発明の第1実施形態に係るクロック生成回路100の構成を示す図である。以下では、図12(a)に示すクロック生成回路700と異なる点を中心に説明する。
【0035】
クロック生成回路100は、第1の生成部130、第2の生成部140、及び制御部120を備える。
【0036】
第1の生成部130は、第1の遅延素子101を含む。第1の遅延素子701は、制御部120から制御信号を受ける。第1の遅延素子101は、NANDゲート703から供給されたクロックを、受けた制御信号に応じた伝播遅延量だけ遅延させてインバータ708へ供給する。すなわち、第1の遅延素子101の伝播遅延量は、制御可能である。
【0037】
第2の生成部140は、第2の遅延素子102を含む。第2の遅延素子102は、制御部120から制御信号を受ける。第2の遅延素子102は、NANDゲート704から供給されたクロックを、受けた制御信号に応じた伝播遅延量だけ遅延させてインバータ707へ供給する。すなわち、第2の遅延素子102の伝播遅延量は、制御可能である。
【0038】
制御部120は、複数の第3の遅延素子121〜126を用いて、複数の第3の遅延素子121〜126の伝播遅延量の合計が外部クロックCLKの周期に依存した目標値になるように、第3の遅延素子121〜126を制御するための制御信号を生成する。複数の第3の遅延素子121〜126のそれぞれは、第1の遅延素子101の伝播遅延量に対する相関がありかつ第2の遅延素子102の伝播遅延量に対する相関がある伝播遅延量をそれぞれ有している。制御部120は、生成した制御信号を用いて、第1の遅延素子101の伝播遅延量、第2の遅延素子102の伝播遅延量、及び各第3の遅延素子121〜126の伝播遅延量を制御する。
【0039】
具体的には、制御部120は、クロック生成部127、位相比較部128、及び遅延制御部129を含む。
【0040】
クロック生成部127は、外部クロックCLKに対して複数の第3の遅延素子121〜126を通すことにより、第3の遅延量を有した第3のクロックCLK_Dを生成する。第3の遅延量は、外部クロックCLKに対して複数の第3の遅延素子121〜126の伝播遅延量の合計に依存した遅延量である。
【0041】
クロック生成部127では、複数の第3の遅延素子121〜126が直列に接続されている。各第3の遅延素子121〜126は、遅延制御部129から制御信号を受ける。各第3の遅延素子121〜126は、前段から入力されたクロックを、受けた制御信号に応じた伝播遅延量だけ遅延させて後段へ供給する。すなわち、各第3の遅延素子121〜126の伝播遅延量は、制御可能である。
【0042】
ここで、第1の遅延素子101、第2の遅延素子102、及び各第3の遅延素子121〜126は、互いに同じ構造を有している。例えば、第1の遅延素子101、第2の遅延素子102、及び各第3の遅延素子121〜126は、互いに同じ回路構成(例えば、図2に示す回路構成)を有している。あるいは、例えば、第1の遅延素子101、第2の遅延素子102、及び各第3の遅延素子121〜126は、互いに同じ回路構成を有することに加えて、互いに同じレイアウト構成を有していても良い。
【0043】
これにより、第1の遅延素子101、第2の遅延素子102、及び各第3の遅延素子121〜126は、互いに同じ制御信号を受けた場合に、その受けた制御信号に応じて互いに相関のある伝播遅延量を有するように制御される。言い換えると、第1の遅延素子101の伝播遅延量及び第2の遅延素子102の伝播遅延量と各第3の遅延素子121〜126の伝播遅延量とを連動して制御することができる。
【0044】
位相比較部128は、クロック生成部127により生成された第3のクロックCLK_Dの位相と外部クロックCLKの位相とを比較し、比較結果に応じた位相誤差信号を出力する。
【0045】
遅延制御部129は、位相誤差信号に応じて、複数の第3の遅延素子121〜126の伝播遅延量の合計が外部クロックの周期に依存した目標値に等しくなるように、制御信号を生成する。遅延制御部129は、例えば、容量を含み、位相誤差信号に応じてその容量を充電又は放電するチャージポンプ回路である。この場合、遅延制御部129は、容量の電圧に応じた制御信号を出力する。
【0046】
すなわち、遅延制御部129は、生成した制御信号を第1の遅延素子101、第2の遅延素子102、及び第3の遅延素子121〜126のそれぞれへ供給する。これにより、遅延制御部129は、第1の遅延素子101の伝播遅延量、第2の遅延素子102の伝播遅延量、及び各第3の遅延素子121〜126の伝播遅延量のそれぞれが外部クロックの周期に応じて一定になるように制御する。すなわち、第1の遅延素子101、第2の遅延素子102、及び各第3の遅延素子121〜126は、互いに同じ制御信号を受けて、受けた制御信号に応じて互いに相関のある伝播遅延量を有するように制御される。
【0047】
ここで、位相比較部128及び遅延制御部129は、クロック生成部127から出力される第3のクロックCLK_Dの外部クロックCLKに対する遅延量をフィードバック制御している。例えば、位相比較部128及び遅延制御部129は、第3のクロックCLK_Dと外部クロックCLKの位相とが一致してちょうど1CLK分遅延するように、複数の第3の遅延素子121〜126による第3の遅延量をフィードバック制御する。この場合、複数の第3の遅延素子121〜126の伝播遅延量の合計に対する目標値は、外部クロックCLKの1周期である。
【0048】
クロック生成部127、位相比較部128、及び遅延制御部129により、複数の第3の遅延素子121〜126の伝播遅延量の合計が目標値に等しくなった状態で、複数の第3の遅延素子121〜126の伝播遅延量の合計がロックされる。すなわち、クロック生成部127、位相比較部128、及び遅延制御部129により、DLL(delay locked loop)が構成されている。
【0049】
このように、電源電圧、温度変動、及び製造プロセスのばらつきによる素子特性の変動があっても、上記のDLLは、複数の第3の遅延素子121〜126の伝播遅延量の合計が目標値に等しくなった状態でロックされる。この状態で、遅延制御部129は、各第3の遅延素子121〜126へ供給している制御信号を、第1の遅延素子101及び第2の遅延素子102へも供給している。これにより、第1の遅延素子101の伝播遅延量及び第2の遅延素子102の伝播遅延量は、それぞれ、その目標値に相関のある値に等しくなった状態で安定するので、第1のクロックCK1及び第2のクロックCK2のノンオーバーラップ期間が一定になる。すなわち、電源電圧、温度変動、及び製造プロセスのばらつきによる素子特性の変動があっても、外部クロックの周期に応じて位相関係が一定に調整された複数のクロックを出力することができる。
【0050】
次に、第1の遅延素子101、第2の遅延素子102、及び第3の遅延素子121〜126のそれぞれの構成例を、図2を用いて説明する。図2は、第1の遅延素子101、第2の遅延素子102、及び第3の遅延素子121〜126のそれぞれの構成例を示す図である。
【0051】
図2において、M3,M6はpチャネルMOSトランジスタ、M1,M2,M4,M5はnチャネルMOSトランジスタである。トランジスタM2及びM3はインバータとして動作し、トランジスタM5及びM6もインバータとして動作する。トランジスタM1,M4はインバータの応答時はほぼ定電流源と見なすことができる。この電流値と負荷容量Cとに依存して本遅延素子の伝播遅延量がほぼ決まる。
【0052】
ここで、制御信号dly_ctrlとしての制御電圧がトランジスタM1,M4のゲートへ供給される。すなわち、トランジスタM1,M4のゲート電圧を制御することによりトランジスタM1,M4のドレイン電流値を制御することが可能であり、その結果、本遅延素子の伝播遅延量を制御することが可能である。図2の場合、トランジスタM1,M4のゲート電圧が上がると遅延素子の伝播遅延量が小さくなる。
【0053】
なお、上記ではnチャネルMOSトランジスタのゲート電圧を制御して遅延量を制御する場合について説明したが、電源側にpチャネル型MOSトランジスタを定電流源として接続し、pチャネルMOSトランジスタのゲート電圧を制御する構成も可能である。ただし、この場合は制御電圧が上がると遅延量が大きくなる。さらには、構成はより複雑になるが、制御用nチャネルMOSトランジスタ、pチャネルMOSトランジスタ両方用いる構成も可能である。
【0054】
また、アプリケーションや仕様によっては負荷容量Cは必ずしも必要ではない。
【0055】
次に、第1の遅延素子101、第2の遅延素子102、及び第3の遅延素子121〜126のそれぞれの別の構成例を、図3を用いて説明する。図3は、第1の遅延素子101、第2の遅延素子102、及び第3の遅延素子121〜126のそれぞれの別の構成例を示す図である。
【0056】
図3において、M13,M14,M16,M18はpチャネルMOSトランジスタであり、M11,M12,M15,M17はnチャネルMOSトランジスタである。M12及びM13はインバータを構成し、M17及びM18もインバータを構成している。M14及びM16はカレントミラーを構成している。本例では、制御信号dly_ctrlを用いてトランジスタM11及びM15のゲート電圧を制御することにより、トランジスタM11及びM14のドレイン電流量が制御され、それにより、本遅延素子の伝播遅延量が制御可能となる。
【0057】
次に、第1の遅延素子101、第2の遅延素子102、及び第3の遅延素子121〜126のそれぞれのさらに別の構成例を、図4を用いて説明する。図4は、第1の遅延素子101、第2の遅延素子102、及び第3の遅延素子121〜126のそれぞれのさらに別の構成例を示す図である。
【0058】
図4において、M22,M24はpチャネルMOSトランジスタであり、M21,M23はnチャネルMOSトランジスタである。トランジスタM21及びM22はインバータを構成し、トランジスタM23及びM24は可変抵抗を構成している。本例では、制御信号dly_ctrl_pをトランジスタM24のゲートへ供給し、制御信号dly_ctrl_nをトランジスタM23のゲートへ供給している。すなわち、トランジスタM23及びM24のゲート電圧をそれぞれ制御することにより、トランジスタM23及びM24の合成抵抗値を制御し、それにより、本遅延素子の伝播遅延量を制御することが可能である。
【0059】
ところで、二相ノンオーバーラップクロックは、例えばスイッチトキャパシタ回路に用いることができるが、ノンオーバーラップ量が変動すると、回路の特性が変動しやすい。また、シフトレジスタ回路においては、ノンオーバーラップ量が小さくなりすぎると、回路が誤動作してしまう。これに対して、以上で説明した本発明によれば、回路の素子特性が変動しても、ノンオーバーラップ量が変動しないので、好適に用いることができる。
【0060】
次に、本発明の第2実施形態に係るクロック生成回路200を、図5を用いて説明する。図5は、本発明の第2実施形態に係るクロック生成回路200の構成を示す図である。以下では、第1実施形態と異なる点を中心に説明する。
【0061】
クロック生成回路200は、パイプライン型のADコンバータなどへのアプリケーションにおいて、アナログ信号をサンプリングするタイミングを調整する機構が必要となる場合が少なくない。
【0062】
それに対して、本実施形態に係るクロック生成回路200は、タイミング調整部250を備える。タイミング調整部250は、バッファ251〜256、セレクタ回路257、及びRSフリップフロップ258を含む。
【0063】
バッファ251〜256は、それぞれ、第3の遅延素子121〜126の出力したクロックをバッファしてセレクタ回路257のタップT1〜T6へ供給する。
【0064】
セレクタ回路257は、外部から供給された又は内部で生成したセレクト信号sel_dataに応じて、セット信号用のタップとリセット信号用のタップとを選択する。セレクタ回路257は、セット信号用のタップで受けたクロックをRSフリップフロップ258のセット端子へ供給し、リセット信号用のタップで受けたクロックをRSフリップフロップ258のリセット端子へ供給する。
【0065】
例えば、図6に示す場合、セレクタ回路257は、セット信号用のタップとしてタップT2を選択し、リセット信号用のタップとしてタップT5を選択する。この場合、セレクタ回路257は、タップT2で受けたクロックをRSフリップフロップ258のセット端子へ供給し、タップT5で受けたクロックをRSフリップフロップ258のリセット端子へ供給する。なお、図6は、本発明の第2実施形態におけるタイミング調整部250の動作を示すタイミングチャートである。
【0066】
RSフリップフロップ258は、セット端子へ供給されたクロックの立ち上がりに同期しセット動作を行い、リセット端子へ供給されたクロックの立ち上がりに同期しリセット動作を行う。
【0067】
例えば、図6に示す場合、RSフリップフロップ258は、T2で示されたクロックの立ち上がりに同期しセット動作を行い、T5で示されたクロックの立ち上がりに同期しリセット動作を行う。
【0068】
これにより、RSフリップフロップ258は、内部クロックCLKIを生成して第1の生成部130及び第2の生成部140のそれぞれへ供給する。
【0069】
このように、外部クロックCLKと第3のクロックCLK_Dとの位相を1クロック周期の遅れで一致させ、それとは別に内部クロックCLKIを生成して第1の生成部130及び第2の生成部140のそれぞれへ供給する。この場合、第1の生成部130により生成された第1のクロックCK1と第2の生成部140により生成された第2のクロックCK2とは、パイプライン型のADコンバータの動作クロックとして用いるに好適となる。すなわち、本実施形態によれば、ADコンバータの動作クロックに好適になるように、第1のクロックCK1及び第2のクロックCK2の位相を外部クロックCLKに対し相対的に調整することが可能で、サンプリングタイミングの位相調整が可能となる。
【0070】
次に、本発明の第3実施形態に係るクロック生成回路300を、図7を用いて説明する。図7は、本発明の第3実施形態に係るクロック生成回路300の構成を示す図である。以下では、第2実施形態と異なる点を中心に説明する。
【0071】
第2実施形態では、遅延制御部129が、例えば、生成した制御信号を電圧の形態で第1の遅延素子101、第2の遅延素子102、及び第3の遅延素子121〜126のそれぞれへ供給する。
【0072】
それに対して、本実施形態では、クロック生成回路300が、第1の生成部330、第2の生成部340、及び制御部320を備える。
【0073】
制御部320は、電圧電流変換ブロック331を含む。電圧電流変換ブロック331は、遅延制御部129から第1の遅延素子101及び第2の遅延素子102へ向けて出力された制御信号を電圧の形態から電流の形態に変換する。電圧電流変換ブロック331は、その制御信号を電流の形態で第1の生成部330及び第2の生成部340へ供給する。
【0074】
第1の生成部330及び第2の生成部340は、電流電圧変換ブロック332を共通に含む。電流電圧変換ブロック332は、電圧電流変換ブロック331から供給された制御信号を電流の形態から電圧の形態に変換する。電流電圧変換ブロック332は、その制御信号を電圧の形態で第1の遅延素子101及び第2の遅延素子102のそれぞれへ供給する。
【0075】
このように、回路ブロック間において電流の形態で制御信号を伝送するので、制御信号が回路ブロック間での電源電圧変動の影響を受けにくくすることができるので、伝送する過程で制御信号に混入する誤差成分を少なくすることができる。
【0076】
次に、本発明の第4実施形態に係るクロック生成回路400を、図8を用いて説明する。図8は、本発明の第4実施形態に係るクロック生成回路400の構成を示す図である。以下では、第1実施形態と異なる点を中心に説明する。
【0077】
クロック生成回路400は、制御部420を備える。制御部420は、VCO(voltage controlled oscillator)回路(発振部)427、分周部433、位相比較部428、及び遅延制御部429を含む。
【0078】
VCO回路427は、複数の第3の遅延素子421〜423(図9参照)を用いて、複数の第3の遅延素子421〜4232の伝播遅延量に依存した周波数で発振することにより、第4のクロックCK4を生成する。
【0079】
分周部433は、VCO回路427から出力された第4のクロックCK4を受ける。分周部433は、受けた第4のクロックCK4を分周して分周クロックCK5を生成する。
【0080】
位相比較部428は、分周部433から受けた分周クロックCK5の位相と外部クロックCLKの位相とを比較し、比較結果に応じた位相誤差信号を出力する。
【0081】
遅延制御部429は、位相誤差信号に応じて、分周クロックCK5の位相と外部クロックCLKの位相とが等しくなるように、制御信号を生成する。遅延制御部429は、生成した制御信号を第1の遅延素子101、第2の遅延素子102、及び決定部434のそれぞれへ供給する。これにより、遅延制御部429は、第1の遅延素子101の伝播遅延量、第2の遅延素子102の伝播遅延量、及び各第3の遅延素子421〜423の伝播遅延量のそれぞれが外部クロックの周期に応じて一定になるように制御する。
【0082】
ここで、位相比較部428及び遅延制御部429は、VCO回路427から出力され分周部433で分周された分周クロックCK5の外部クロックCLKに対する位相誤差をフィードバック制御している。例えば、位相比較部428及び遅延制御部429は、分周クロックCK5の位相と外部クロックCLKの位相とが等しくなるように、VCO回路427における発振周波数をフィードバック制御する。
【0083】
VCO回路427、分周部433、位相比較部428、及び遅延制御部429により、複数の第3の遅延素子421〜423の伝播遅延量の合計が目標値に等しくなった状態で、外部クロックCLKと第4のクロックCK4との位相関係がロックされる。すなわち、VCO回路427、分周部433、位相比較部428、及び遅延制御部429により、PLL(phase locked loop)が構成されている。
【0084】
このように、電源電圧、温度変動、及び製造プロセスのばらつきによる素子特性の変動があっても、上記のPLLは、複数の第3の遅延素子421〜423の伝播遅延量の合計が目標値に等しくなった状態でロックされる。この状態で、遅延制御部429は、決定部434へ供給している制御信号を、第1の遅延素子101及び第2の遅延素子102へも供給している。これにより、第1の遅延素子101の伝播遅延量及び第2の遅延素子102の伝播遅延量は、それぞれ、その目標値に相関のある値に等しくなった状態で安定するので、第1のクロックCK1及び第2のクロックCK2のノンオーバーラップ期間が一定になる。すなわち、電源電圧、温度変動、及び製造プロセスのばらつきによる素子特性の変動があっても、外部クロックの周期に応じて位相関係が一定に調整された複数のクロックを出力することができる。
【0085】
次に、VCO回路427の構成例を、図9を用いて説明する。図9は、本発明の第4実施形態におけるVCO回路427の構成例を示す図である。
【0086】
図9において、M3,M6,M9はpチャネルMOSトランジスタであり、M1,M2,M4,M5,M7,M8はnチャネルMOSトランジスタである。トランジスタM2及びM3はインバータとして動作する。トランジスタM5及びM6はインバータとして動作する。トランジスタM8及びM9はインバータとして動作する。トランジスタM8及びM9のドレインをトランジスタM2及びM3のゲートに接続することにより、インバータ3段のリングオシレータを構成している。また、トランジスタM1〜M3とその後段の負荷容量Cとは、第3の遅延素子421を構成している。トランジスタM4〜M6とその後段の負荷容量Cとは、第3の遅延素子422を構成している。トランジスタM7〜M9とその後段の負荷容量Cとは、第3の遅延素子423を構成している。
【0087】
ここで、制御信号vco_ctrlとしての電圧がトランジスタM1,M4,M7のゲートへ供給される。すなわち、トランジスタM1,M4,M7のゲート電圧を制御することによりトランジスタM1,M4,M7ドレイン電流値を制御することが可能であるので、インバータの伝播遅延量を制御することが可能である。その結果、リングオシレータの発振周波数は制御信号vco_ctrlに応じて変化する。図9の場合、トランジスタM1,M4,M7のゲート電圧が上がるとリングオシレータの発振周波数は高くなる。このようにリングオシレータにより発振されたクロックは、バッファ601により第4のクロックCK4として出力される。
【0088】
また、第1の遅延素子及び第2の遅延素子のそれぞれの構造(例えば、図2に示す回路構成)は、各第3の遅延素子の構造(例えば、図9に示す第3の遅延素子421〜423の回路構成)と同じである。これにより、第1の遅延素子、第2の遅延素子、及び第3の遅延素子は、互いに同じ制御信号を受けて、受けた制御信号に応じて互いに相関のある伝播遅延量を有するように制御される。
【0089】
次に、本発明の第2実施形態に係るクロック生成回路200を適用した撮像センサの一例を図10に示す。
【0090】
図10に示す撮像センサS1は、センサ画素アレイ801、センサ信号出力回路802、水平走査回路803、クロック生成回路200、垂直走査回路805、及びタイミング制御回路806を備える。807はセンサ信号を順次出力する共通出力線である。HDは垂直同期信号であり、VDは垂直同期信号である。
【0091】
クロック生成回路200は、外部クロックCLKに同期して、内部クロックCLKI及び第1のクロックCK1,第2のクロックCK2を生成する。
【0092】
クロック生成回路200は、内部クロックCLKIをタイミング制御回路806へ供給する。タイミング制御回路806は、クロック生成回路200から内部クロックCLKIを受け、外部から水平同期信号HD及び垂直同期信号VDを受ける。これにより、タイミング制御回路806は、水平同期信号HD及び垂直同期信号VDをもとに内部クロックCLKIに同期した、水平走査回路803、垂直走査回路805及びセンサ信号出力回路802のそれぞれの駆動パルスを生成する。
【0093】
また、クロック生成回路200は、第1のクロックCK1及び第2のクロックCK2を水平走査回路803へ供給する。水平走査回路803は、クロック生成回路200から第1のクロックCK1及び第2のクロックCK2を受け、タイミング制御回路806から駆動パルスを受ける。これにより、水平走査回路803は、第1のクロックCK1、第2のクロックCK2、及び駆動パルスに応じた水平転送信号を生成してセンサ信号出力回路802に供給する。
【0094】
ここで、第1のクロックCK1及び第2のクロックCK2のノンオーバーラップ期間は、本発明の効果により、温度や製造ばらつきによる変動が少なく、水平走査回路の設計上有利である。
【0095】
次に、本発明の第2実施形態に係るクロック生成回路200を適用した撮像センサの別の一例を図11に示す。以下では、図10に示す撮像センサS1と異なる点を中心に説明する。
【0096】
図11に示す撮像センサ(集積回路)S2は、ADコンバータ901を備える。902はデジタル化したセンサ信号を順次出力する共通デジタル出力線である。ADコンバータ901の回路形式は、パイプライン型のAD変換回路である。パイプライン型のAD変換回路は、ノンオーバーラップ期間を有する2相クロックによって動作するのが一般的であり、そのノンオーバーラップ期間の変動は特性変動につながりやすく、回路動作マージンを制限するものである。
【0097】
それに対して、クロック生成回路200は、ノンオーバーラップ期間の温度や製造ばらつきによる変動が少なくなるように調整された第1のクロックCK1及び第2のクロックCK2をADコンバータ901へ供給する。ADコンバータ901は、クロック生成回路200から出力された第1のクロックCK1及び第2のクロックCK2を用いて動作する。これにより、ADコンバータ901は、センサ信号出力回路802から出力されたセンサ信号(アナログ信号)に対して、高速かつ高精度にA/D変換処理を行うことができる。
【図面の簡単な説明】
【0098】
【図1】本発明の第1実施形態に係るクロック生成回路100の構成を示す図。
【図2】第1の遅延素子101、第2の遅延素子102、及び第3の遅延素子121〜126のそれぞれの構成例を示す図。
【図3】第1の遅延素子101、第2の遅延素子102、及び第3の遅延素子121〜126のそれぞれの別の構成例を示す図。
【図4】第1の遅延素子101、第2の遅延素子102、及び第3の遅延素子121〜126のそれぞれのさらに別の構成例を示す図。
【図5】本発明の第2実施形態に係るクロック生成回路200の構成を示す図。
【図6】本発明の第2実施形態におけるタイミング調整部250の動作を示すタイミングチャート。
【図7】本発明の第3実施形態に係るクロック生成回路300の構成を示す図。
【図8】本発明の第4実施形態に係るクロック生成回路400の構成を示す図。
【図9】本発明の第4実施形態におけるVCO回路427の構成例を示す図。
【図10】本発明の第2実施形態に係るクロック生成回路200を適用した撮像センサの一例を示す図。
【図11】本発明の第2実施形態に係るクロック生成回路200を適用した撮像センサの別の一例を示す図。
【図12】クロック生成回路700の構成及び動作を示す図。
【符号の説明】
【0099】
100、200、300、400、700 クロック生成回路
S1、S2 撮像センサ
【特許請求の範囲】
【請求項1】
外部クロックに対して異なる遅延量を有する複数のクロックを生成して出力するクロック生成回路であって、
前記外部クロックに対して第1の遅延素子を通すことにより、前記外部クロックに対して前記第1の遅延素子の伝播遅延量に依存した第1の遅延量を有した第1のクロックを生成して出力する第1の生成部と、
前記外部クロックに対して第2の遅延素子を通すことにより、前記外部クロックに対して前記第2の遅延素子の伝播遅延量に依存した第2の遅延量を有した第2のクロックを生成して出力する第2の生成部と、
前記第1の遅延素子の伝播遅延量に対する相関がありかつ前記第2の遅延素子の伝播遅延量に対する相関がある伝播遅延量をそれぞれ有する複数の第3の遅延素子を用いて、前記複数の第3の遅延素子の伝播遅延量の合計が前記外部クロックの周期に依存した目標値になるように、前記第3の遅延素子を制御するための制御信号を生成し、前記制御信号を用いて、前記第1の遅延素子の伝播遅延量、前記第2の遅延素子の伝播遅延量、及び前記第3の遅延素子の伝播遅延量を制御する制御部と、
を備えたことを特徴とするクロック生成回路。
【請求項2】
前記第1のクロック及び前記第2のクロックは、ノンオーバーラップ期間を有する
ことを特徴とする請求項1に記載のクロック生成回路。
【請求項3】
前記制御部は、
前記複数の第3の遅延素子を含んでおり、前記外部クロックに対して前記複数の第3の遅延素子を通すことにより、前記外部クロックに対して前記複数の第3の遅延素子の伝播遅延量の合計に依存した第3の遅延量を有した第3のクロックを生成するクロック生成部と、
前記クロック生成部により生成された前記第3のクロックの位相と前記外部クロックの位相とを比較し、比較結果に応じた位相誤差信号を出力する位相比較部と、
前記位相誤差信号に応じて、前記複数の第3の遅延素子の伝播遅延量の合計が前記目標値になるように、前記制御信号を生成し、前記制御信号を前記第1の遅延素子、前記第2の遅延素子、及び前記複数の第3の遅延素子のそれぞれへ供給することにより、前記第1の遅延素子の伝播遅延量、前記第2の遅延素子の伝播遅延量、及び前記第3の遅延素子の伝播遅延量のそれぞれが前記外部クロックの周期に応じて一定になるように制御する遅延制御部と、
を含む
ことを特徴とする請求項1又は2に記載のクロック生成回路。
【請求項4】
前記制御部は、
前記複数の第3の遅延素子を含んでおり、前記複数の第3の遅延素子を用いて、前記複数の第3の遅延素子の伝播遅延量の合計に依存した周波数で発振することにより、第4のクロックを生成する発振部と、
前記第4のクロックを分周して分周クロックを生成する分周部と、
前記分周部から受けた前記分周クロックの位相と前記外部クロックの位相とを比較し、比較結果に応じた位相誤差信号を出力する位相比較部と、
前記位相誤差信号に応じて、前記分周クロックの位相と前記外部クロックの位相とが等しくなるように、前記制御信号を生成し、前記制御信号を前記第1の遅延素子、前記第2の遅延素子、及び前記発振部のそれぞれへ供給することにより、前記第1の遅延素子の伝播遅延量、前記第2の遅延素子の伝播遅延量、及び前記第3の遅延素子の伝播遅延量のそれぞれが前記外部クロックの周期に応じて一定になるように制御する遅延制御部と、
を含む
ことを特徴とする請求項1又は2に記載のクロック生成回路。
【請求項5】
前記第1の遅延素子、前記第2の遅延素子、及び前記第3の遅延素子は、互いに同じ前記制御信号を受けて、受けた前記制御信号に応じて互いに相関のある伝播遅延量を有するように制御される
ことを特徴とする請求項1から4のいずれか1項に記載のクロック生成回路
【請求項6】
前記第1の遅延素子及び前記第2の遅延素子、及び前記第3の遅延素子は、互いに同じ構造を有している
ことを特徴とする請求項1から5のいずれか1項に記載のクロック生成回路。
【請求項7】
外部クロックに対してノンオーバーラップ期間を有する複数のクロックを生成して出力するクロック生成回路であって、
第1の遅延素子を含んでおり、前記外部クロックに対して前記第1の遅延素子を通すことにより、前記外部クロックに対して前記第1の遅延素子の伝播遅延量に依存した第1の遅延量を有した第1のクロックを生成して出力する第1の生成部と、
第2の遅延素子を含んでおり、前記外部クロックに対して前記第2の遅延素子を通すことにより、前記外部クロックに対して前記第2の遅延素子の伝播遅延量に依存した第2の遅延量を有した第2のクロックを生成して出力する第2の生成部と、
複数の第3の遅延素子を含んでおり、前記外部クロックに対して前記複数の第3の遅延素子を通すことにより、前記複数の第3の遅延素子の伝播遅延量の合計が前記外部クロックの周期に依存した目標値になるように、前記第3の遅延素子を制御するための制御信号を生成し、前記制御信号を前記第1の遅延素子、前記第2の遅延素子、及び前記複数の第3の遅延素子のそれぞれへ供給することにより、前記第1の遅延素子の伝播遅延量、前記第2の遅延素子の伝播遅延量、及び前記第3の遅延素子の伝播遅延量を制御する制御部と、
を備えたことを特徴とするクロック生成回路。
【請求項8】
外部クロックに対してノンオーバーラップ期間を有する複数のクロックを生成して出力するクロック生成回路であって、
第1の遅延素子を含んでおり、前記外部クロックに対して前記第1の遅延素子を通すことにより、前記外部クロックに対して前記第1の遅延素子の伝播遅延量に依存した第1の遅延量を有した第1のクロックを生成して出力する第1の生成部と、
第2の遅延素子を含んでおり、前記外部クロックに対して前記第2の遅延素子を通すことにより、前記外部クロックに対して前記第2の遅延素子の伝播遅延量に依存した第2の遅延量を有した第2のクロックを生成して出力する第2の生成部と、
複数の第3の遅延素子を含んでおり、前記複数の第3の遅延素子の伝播遅延量の合計に依存した周波数で発振して第3のクロックを生成し、生成した前記第3のクロックを分周した分周クロックの位相と前記外部クロックの位相とを比較することにより、前記複数の第3の遅延素子の伝播遅延量の合計が前記外部クロックの周期に依存した目標値になるように、前記第3の遅延素子を制御するための制御信号を生成し、前記制御信号を前記第1の遅延素子、前記第2の遅延素子、及び前記複数の第3の遅延素子のそれぞれへ供給することにより、前記第1の遅延素子の伝播遅延量、前記第2の遅延素子の伝播遅延量、及び前記第3の遅延素子の伝播遅延量を制御する制御部と、
を備えたことを特徴とするクロック生成回路。
【請求項9】
請求項1から8のいずれか1項に記載のクロック生成回路と、
前記クロック生成回路から出力された前記第1のクロック及び前記第2のクロックを用いて動作するADコンバータと、
を備えたことを特徴とする集積回路。
【請求項1】
外部クロックに対して異なる遅延量を有する複数のクロックを生成して出力するクロック生成回路であって、
前記外部クロックに対して第1の遅延素子を通すことにより、前記外部クロックに対して前記第1の遅延素子の伝播遅延量に依存した第1の遅延量を有した第1のクロックを生成して出力する第1の生成部と、
前記外部クロックに対して第2の遅延素子を通すことにより、前記外部クロックに対して前記第2の遅延素子の伝播遅延量に依存した第2の遅延量を有した第2のクロックを生成して出力する第2の生成部と、
前記第1の遅延素子の伝播遅延量に対する相関がありかつ前記第2の遅延素子の伝播遅延量に対する相関がある伝播遅延量をそれぞれ有する複数の第3の遅延素子を用いて、前記複数の第3の遅延素子の伝播遅延量の合計が前記外部クロックの周期に依存した目標値になるように、前記第3の遅延素子を制御するための制御信号を生成し、前記制御信号を用いて、前記第1の遅延素子の伝播遅延量、前記第2の遅延素子の伝播遅延量、及び前記第3の遅延素子の伝播遅延量を制御する制御部と、
を備えたことを特徴とするクロック生成回路。
【請求項2】
前記第1のクロック及び前記第2のクロックは、ノンオーバーラップ期間を有する
ことを特徴とする請求項1に記載のクロック生成回路。
【請求項3】
前記制御部は、
前記複数の第3の遅延素子を含んでおり、前記外部クロックに対して前記複数の第3の遅延素子を通すことにより、前記外部クロックに対して前記複数の第3の遅延素子の伝播遅延量の合計に依存した第3の遅延量を有した第3のクロックを生成するクロック生成部と、
前記クロック生成部により生成された前記第3のクロックの位相と前記外部クロックの位相とを比較し、比較結果に応じた位相誤差信号を出力する位相比較部と、
前記位相誤差信号に応じて、前記複数の第3の遅延素子の伝播遅延量の合計が前記目標値になるように、前記制御信号を生成し、前記制御信号を前記第1の遅延素子、前記第2の遅延素子、及び前記複数の第3の遅延素子のそれぞれへ供給することにより、前記第1の遅延素子の伝播遅延量、前記第2の遅延素子の伝播遅延量、及び前記第3の遅延素子の伝播遅延量のそれぞれが前記外部クロックの周期に応じて一定になるように制御する遅延制御部と、
を含む
ことを特徴とする請求項1又は2に記載のクロック生成回路。
【請求項4】
前記制御部は、
前記複数の第3の遅延素子を含んでおり、前記複数の第3の遅延素子を用いて、前記複数の第3の遅延素子の伝播遅延量の合計に依存した周波数で発振することにより、第4のクロックを生成する発振部と、
前記第4のクロックを分周して分周クロックを生成する分周部と、
前記分周部から受けた前記分周クロックの位相と前記外部クロックの位相とを比較し、比較結果に応じた位相誤差信号を出力する位相比較部と、
前記位相誤差信号に応じて、前記分周クロックの位相と前記外部クロックの位相とが等しくなるように、前記制御信号を生成し、前記制御信号を前記第1の遅延素子、前記第2の遅延素子、及び前記発振部のそれぞれへ供給することにより、前記第1の遅延素子の伝播遅延量、前記第2の遅延素子の伝播遅延量、及び前記第3の遅延素子の伝播遅延量のそれぞれが前記外部クロックの周期に応じて一定になるように制御する遅延制御部と、
を含む
ことを特徴とする請求項1又は2に記載のクロック生成回路。
【請求項5】
前記第1の遅延素子、前記第2の遅延素子、及び前記第3の遅延素子は、互いに同じ前記制御信号を受けて、受けた前記制御信号に応じて互いに相関のある伝播遅延量を有するように制御される
ことを特徴とする請求項1から4のいずれか1項に記載のクロック生成回路
【請求項6】
前記第1の遅延素子及び前記第2の遅延素子、及び前記第3の遅延素子は、互いに同じ構造を有している
ことを特徴とする請求項1から5のいずれか1項に記載のクロック生成回路。
【請求項7】
外部クロックに対してノンオーバーラップ期間を有する複数のクロックを生成して出力するクロック生成回路であって、
第1の遅延素子を含んでおり、前記外部クロックに対して前記第1の遅延素子を通すことにより、前記外部クロックに対して前記第1の遅延素子の伝播遅延量に依存した第1の遅延量を有した第1のクロックを生成して出力する第1の生成部と、
第2の遅延素子を含んでおり、前記外部クロックに対して前記第2の遅延素子を通すことにより、前記外部クロックに対して前記第2の遅延素子の伝播遅延量に依存した第2の遅延量を有した第2のクロックを生成して出力する第2の生成部と、
複数の第3の遅延素子を含んでおり、前記外部クロックに対して前記複数の第3の遅延素子を通すことにより、前記複数の第3の遅延素子の伝播遅延量の合計が前記外部クロックの周期に依存した目標値になるように、前記第3の遅延素子を制御するための制御信号を生成し、前記制御信号を前記第1の遅延素子、前記第2の遅延素子、及び前記複数の第3の遅延素子のそれぞれへ供給することにより、前記第1の遅延素子の伝播遅延量、前記第2の遅延素子の伝播遅延量、及び前記第3の遅延素子の伝播遅延量を制御する制御部と、
を備えたことを特徴とするクロック生成回路。
【請求項8】
外部クロックに対してノンオーバーラップ期間を有する複数のクロックを生成して出力するクロック生成回路であって、
第1の遅延素子を含んでおり、前記外部クロックに対して前記第1の遅延素子を通すことにより、前記外部クロックに対して前記第1の遅延素子の伝播遅延量に依存した第1の遅延量を有した第1のクロックを生成して出力する第1の生成部と、
第2の遅延素子を含んでおり、前記外部クロックに対して前記第2の遅延素子を通すことにより、前記外部クロックに対して前記第2の遅延素子の伝播遅延量に依存した第2の遅延量を有した第2のクロックを生成して出力する第2の生成部と、
複数の第3の遅延素子を含んでおり、前記複数の第3の遅延素子の伝播遅延量の合計に依存した周波数で発振して第3のクロックを生成し、生成した前記第3のクロックを分周した分周クロックの位相と前記外部クロックの位相とを比較することにより、前記複数の第3の遅延素子の伝播遅延量の合計が前記外部クロックの周期に依存した目標値になるように、前記第3の遅延素子を制御するための制御信号を生成し、前記制御信号を前記第1の遅延素子、前記第2の遅延素子、及び前記複数の第3の遅延素子のそれぞれへ供給することにより、前記第1の遅延素子の伝播遅延量、前記第2の遅延素子の伝播遅延量、及び前記第3の遅延素子の伝播遅延量を制御する制御部と、
を備えたことを特徴とするクロック生成回路。
【請求項9】
請求項1から8のいずれか1項に記載のクロック生成回路と、
前記クロック生成回路から出力された前記第1のクロック及び前記第2のクロックを用いて動作するADコンバータと、
を備えたことを特徴とする集積回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2010−128988(P2010−128988A)
【公開日】平成22年6月10日(2010.6.10)
【国際特許分類】
【出願番号】特願2008−305627(P2008−305627)
【出願日】平成20年11月28日(2008.11.28)
【出願人】(000001007)キヤノン株式会社 (59,756)
【Fターム(参考)】
【公開日】平成22年6月10日(2010.6.10)
【国際特許分類】
【出願日】平成20年11月28日(2008.11.28)
【出願人】(000001007)キヤノン株式会社 (59,756)
【Fターム(参考)】
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