デジタルPLL回路及びデジタルPLL動作方法
【課題】CLVスピンドル制御のランダムシーク時でもスループット低下を抑え、かつ安価で消費電力を抑えたワイドキャプチャ対応のデジタルPLL回路を提供する。
【解決手段】本発明のデジタルPLL回路10Aは、周波数値fq’に応じてマスタクロックsclkの周波数を切り替えるマスタクロック切り替え手段10Bと、周波数値fq’に一定の倍率を乗じて数値制御発振器6へ出力するとともに、マスタクロックsclkの周波数が切り替わる前後で同期クロックgclkの周波数が一定になるように前記倍率を切り替える倍率切り替え手段10Cと、を備えたことを特徴とする。
【解決手段】本発明のデジタルPLL回路10Aは、周波数値fq’に応じてマスタクロックsclkの周波数を切り替えるマスタクロック切り替え手段10Bと、周波数値fq’に一定の倍率を乗じて数値制御発振器6へ出力するとともに、マスタクロックsclkの周波数が切り替わる前後で同期クロックgclkの周波数が一定になるように前記倍率を切り替える倍率切り替え手段10Cと、を備えたことを特徴とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、特にディスク状記録媒体上の記録されたデータから同期クロックを生成する広いキャプチャレンジを有するデジタルPLL(Phase Locked Loop)回路等に関する。
【背景技術】
【0002】
近年、デジタルカメラ、DVD(Digital Versatile Disc)プレーヤ及びDVDレコーダの急速な普及に伴い、音楽データだけではなく映像データを含む大容量のデジタルデータを、個人が記録又は再生することが当たり前となっている。映像情報を保存するためには例えばDVD−R/+Rなどの安価なメディアが普及しており、そのメディアに記録された情報はDVDプレーヤで再生が可能である。
【0003】
光ディスク装置の情報再生に関して説明する。光ディスク媒体上には同心円状又はスパイラル状の案内溝(トラック)が形成されており、微小情報ピットはこのトラックに沿って形成されている。光ディスク装置では、集光したレーザビームを、スピンドルモータによって回転するディスク媒体記録面に照射する。このとき、その集光ビームに対して、ディスク面とビーム集光用対物レンズとの距離が一定になるようにフォーカシングサーボがかけられ、またトラックを追従するようにディスク半径方向に対してトラッキングサーボがかけられる。そして、ディスク上に形成した微小情報ピットに応じて変化する反射光の明暗や偏光を電気信号として検出し、このRF(Radio Frequency)信号をフィルタリング処理後、そのRF信号からPLLによって同期クロックを抽出し、この同期タイミングでRF信号をデジタルデータとして識別する。その後、このデジタルデータに対してRLL(Run Length Limited)復調やECC(Error Correction Code)誤り訂正を行った後、音楽又は映像情報として取り出すことになる。
【0004】
記録時には、この逆でユーザ情報にECCパリティを付加し、これに8/16変調及びフレーム単位に特殊コードを付加した情報を、記録クロックに同期してディスク上に記録する。一定周波数で半径方向に蛇行した案内溝から蛇行成分を検出し、これを逓倍して記録クロックを生成する。検出した蛇行成分をウォブル信号と呼ぶ。記録したい位置でレーザパワーを上げることで、集光部分の温度が上昇し物理特性を可逆的又は不可逆的に変化させ、これにより微小ピットが形成される。
【0005】
ところで、ディスクの回転制御方法には主に2種類の方式が存在する。すなわち線速度を一定に保つCLV(Constant Linear Velocity)制御方式と、回転角速度を一定とするCAV(Constant Angular Velocity)制御方式である。CLV制御方式で記録を行うと、光ビームが走査するトラック半径が変化しても線速度を一定に保つため、ディスク全面で記録密度を一定に維持することができる。CAV制御方式でも、ウォブル信号に同期した記録クロックで記録を行うことにより、面密度一定で記録することが可能である。しかし、この場合、線速度が半径によって異なるため、記録パワーの制御が難しい。
【0006】
CAV制御で再生を行う場合、内外周の線速度の比率は約2.4倍である。このとき、再生信号から同期クロックを抽出するPLLのキャプチャ周波数レンジは、内周を1とすると、1から2.4までとなる。
【0007】
一方、CLV制御で再生を行う場合、図9に示すように、定常状態の線速度は半径に依存せずvで変わらないものの、ロングシーク時にはディスクのイナーシャ(慣性)のため内周から外周へのシーク時に一時的に定常状態の2倍以上となる。逆に、外周から内周にシークする場合には、定常状態の半分以下になる。特に、ディスク装置を省電力化又は小型化する場合に、スピンドルモータのトルクの上限が抑えられるため、この傾向が強い。
【0008】
また、チャネル周波数(チャネルクロックの周波数)は線速度に比例する。そのため、キャプチャレンジの狭いPLLでは、シーク直後のチャネル周波数がレンジから外れるため、図10[1]に示すように再生不能期間が長くなる。その結果、スピンドル回転数がある程度落ち着くまで再生動作に入ることができない。特にランダムシークが頻繁に発生するような再生では、スループットが極端に低下してしまう。
【0009】
これに対し、図10[2]に示すように、PLLのキャプチャレンジを広くとると再生不能期間が短縮されてスループットが改善する。したがって、CLV制御時には、スループット低下を避けるために、ワイドキャプチャのPLLが必要となる。
【0010】
ワイドキャプチャPLLは、非常に広い発振レンジのVCO(Voltage Controlled Oscillator)が必要となる。しかし、アナログ回路で構成したVCOでは、レンジ内で線形性を保つことが困難でありかつ低コスト化も難しい。
【0011】
これに対する技術として、特許文献1にその解決方法が開示されている。図11を参照しながら説明する。位相比較器101は、RF信号と同期クロックとの位相差を出力する。チャージポンプ104は、位相比較器101の出力信号に基づき、周波数信号を生成する。VCO105は、チャージポンプ104から出力された周波数信号によって、出力クロックの周波数を制御する。分周器106又は分周器107は、VCO105から出力されたクロックを分周する。その分周されたクロックは、セレクタ108を通って再生系の同期クロックとしてシステムを動作させる。この同期クロックは位相比較器101又は周波数比較器102にフィードバックされ、この信号のループが全体としてPLLループを構成する。
【0012】
周波数引き込み時には、タイミング制御器109の指示によってセレクタ103が周波数比較器102の出力信号を選択する。この場合、周波数比較器102にはウォブル信号が入力されているので、同期がはずれているときに高速に周波数を引き込むことができる。線速度判別器111は、ウォブル信号及び水晶発振器110出力信号を入力しており、ウォブル周波数の変化に基づき現在の線速度を判定する。この判定結果によりセレクタ108を切り替えることで、例えばm/n=2の場合、VCO105の発振レンジをVCO105が本来持っているレンジの2倍に広げることが可能となる。
【0013】
ところで、再生PLLをフルデジタル化するサンプル補間PLL技術がある。この技術について、特許文献2を図12を参照しながら説明する。A/D変換器201は、RF信号と非同期の一定周波数であるマスタクロックsclkを用いて、RF信号をデジタル値に変換する。補間器202は、A/D変換器201の出力信号のサンプリング位相を補正する。位相比較器203は、補間器202の出力信号から位相誤差を生成する。乗算器204は、位相比較器203の出力信号のゲインを補正する。デジタルループフィルタ205は、乗算器204の出力信号から周波数値を生成する。数値制御発振器(NCO:Numerical Controlled Oscillator)207は、デジタルループフィルタ205の出力信号から、補間位相情報とマスタクロックsclkを間引くためのイネーブル信号とを生成する。補間位相情報が補間器202にフィードバックされることにより、全体としてPLLループを構成する。マスタクロックsclkの周波数は同期クロックよりも高く設定される。クロックゲーティングセル208は、マスタクロックsclkをイネーブル信号で間引くことで、その周波数を変化させて同期クロックを得る。乗算器204はPLLの周波数特性制御用である。この構成のデジタルPLLによって、VCOを含めて完全にデジタル化できるため、線形性が高く広い発振レンジを有するワイドキャプチャPLLを構成することが可能となる。
【0014】
図13は、2T長のマーク/スペースが連続した信号(11001100…)を、図12における位相比較器203が入力した場合の出力を示している。位相比較器203の入力信号をPC入力とし、位相比較器203の出力信号をPC出力とする。通常の位相比較器は2種類の信号の位相誤差を生成するが、この位相比較器203は、1系列の入力に対してサンプリング位相を誤差として出力することができる。換言すると、図13は、位相比較器203の入出力動作を単純に示したものであり、PC入力時のサンプルポイントの位相ずれを振幅情報として出力できることを示している。なお、図13では位相比較器203の入出力関係を示すため、あえて位相比較器203をA/D変換器201のサンプリングクロック(マスタクロックsclk)と同じクロックで動作させており、もちろん、PLL同期はかかっていない。
【0015】
図14は、図12のデジタルPLL回路が同期状態にある場合の各種タイミング信号を示したチャート図である。入力信号は、2T長のマーク/スペースが連続した信号(11001100…)であるが、チャネルクロックよりも若干高い固定周波数のマスタクロックsclkでサンプリングされる。もちろんこの時点ではチャネル信号に同期していない。しかし、連続するサンプル信号列から補間位相Φをもとに補間値を生成すると、あたかもアナログVCOでPLL制御をかけた如くの出力が得られる。補間位相Φは、のこぎり波状であり、不連続タイミングでイネーブル信号enが一旦Lowとなる。補間器202内の関数は、回路規模及び補間精度を勘案して決定する必要があるが、通常1次関数で問題ない。このような局所発振器も、デジタル化したPLLでは、広い発振レンジで線形性を保つことは容易である。換言すると、図14では、位相同期がかかっている状態で位相誤差に応じて補間器202の補間位相Φを制御することで、補間器出力は、あたかもアナログPLLで同期をかけてA/D変換したようなデータ列が出力される。ただし、補間位相Φが制御範囲を超えると、1サイクル分動作を休むことになるので不連続部分が発生する。
【0016】
図15は、CLVスピンドル制御時に内周から外周にロングシークした場合の線速度を表している。シーク直後の最高周波数でもPLL同期が取れるように、マスタクロックsclkの周波数はかなり高めに設定しておく必要がある。
【0017】
なお、チャネルクロックとは、ベースバンド伝送システムにおける各シンボルを区別するための同期信号のことをいう。本来、ベースバンドシステムでは、デジタル情報をそのまま伝送して、伝送信号自体からチャネルクロックを生成する。
【0018】
【特許文献1】特開2000−149459号公報
【特許文献2】特開2008−160395号公報
【発明の開示】
【発明が解決しようとする課題】
【0019】
特許文献1のPLL回路では、VCO出力の分周比を直接切り替えるため、切り替え直後にPLL同期がはずれる課題がある。特に内周から外周へのロングシーク直後は、分周比が小さくなりPLLが同期してデータ再生が可能となる。しかし、その後スピンドルの回転数が静定するまでに、分周比の逆の切り替えが発生してPLL同期が外れてしまう。そのため、PLL周波数引き込みが完了するまではデータ読み出しができず、リトライ処理が発生するので、システムとしてのスループットが低下するという課題がある。
【0020】
一方、特許文献2のデジタルPLL回路をワイドキャプチャ対応にするためには、最高チャネル周波数入力でも同期が取れるように、PLL回路を動作させるマスタクロックsclkをあらかじめ高くしておく必要がある。しかし、チャネル周波数が最高になるのは、CLV制御では内周から外周にロングシークしたときだけであり、スピンドルが定常安定している状態では本来マスタクロックsclkの周波数は半分で動作可能である。A/D変換器及び非同期部回路(補間器、数値制御発振器等)は、マスタクロックsclkの周波数で動作するため、無駄な電力を消費するという課題がある。
【0021】
そこで、本発明の目的は、CLVスピンドル制御のランダムシーク時でもスループット低下を抑え、かつ安価で消費電力を抑えたワイドキャプチャ対応のデジタルPLL回路を提供することにある。
【課題を解決するための手段】
【0022】
本発明に係るデジタルPLL回路は、チャネル周波数が変化するアナログ信号をマスタクロックでデジタル信号に変換するA/D変換器と、前記マスタクロックで動作するとともに前記デジタル信号から得られた周波数値を入力して同期クロックを生成する数値制御発振器とを含むデジタルPLL回路において、前記周波数値に応じて前記マスタクロックの周波数を切り替えるマスタクロック切り替え手段と、前記周波数値に一定の倍率を乗じて前記数値制御発振器へ出力するとともに、前記マスタクロックの周波数が切り替わる前後で前記同期クロックの周波数が一定になるように前記倍率を切り替える倍率切り替え手段と、を備えたことを特徴とする。
【0023】
本発明に係るデジタルPLL動作方法は、チャネル周波数が変化するアナログ信号をマスタクロックでデジタル信号に変換し、このデジタル信号から周波数値を得て、前記マスタクロックで動作する数値制御発振器によって前記周波数値から同期クロックを生成するデジタルPLL動作方法において、前記周波数値に応じて前記マスタクロックの周波数を切り替えるとともに、前記マスタクロックの周波数が切り替わる前後で前記同期クロックの周波数が一定になるように、前記周波数値に乗ずる倍率を切り替える、ことを特徴とする。
【発明の効果】
【0024】
第1の効果は、広いキャプチャレンジを保ったままA/D変換器を含めたデジタルPLL回路の消費電力を低減できることである。第2の効果は、マスタクロック切り替え時の同期はずれによるスループット低下が発生しないことである。
【発明を実施するための最良の形態】
【0025】
次に、発明を実施するための最良の形態について図面を参照して詳細に説明する。なお、本発明に係るデジタルPLL動作方法については、本発明に係るデジタルPLL回路の動作として説明する。
【0026】
[第一実施形態の概要]
図1には、本発明の第一実施形態であるデジタルPLL回路の構成例を示している。まず、本実施形態のデジタルPLL回路の概要を説明する。
【0027】
本実施形態のデジタルPLL回路10Aは、チャネル周波数が変化するアナログ信号をマスタクロックsclkでデジタル信号に変換するA/D変換器1と、マスタクロックsclkで動作するとともに前記デジタル信号から得られた周波数値fqを入力して同期クロックgclkを生成する数値制御発振器(NCO)6とを含む。そして、デジタルPLL回路10Aは、周波数値fq’に応じてマスタクロックsclkの周波数を切り替えるマスタクロック切り替え手段10Bと、周波数値fq’に一定の倍率を乗じて数値制御発振器6へ出力するとともに、マスタクロックsclkの周波数が切り替わる前後で同期クロックgclkの周波数が一定になるように前記倍率を切り替える倍率切り替え手段10Cと、を備えたことを特徴とする。ここで、周波数値fq’は一定の倍率が乗じられる前の値を示し、周波数値fqは一定の倍率が乗じられた後の値を示す。
【0028】
マスタクロック切り替え手段10Bは、周波数値fq’に応じて切り替え信号cselを生成する切り替え信号生成手段10Dと、切り替え信号cselによってマスタクロックsclkの周波数を切り替えるマスタクロック生成手段10Eとを有する。例えば本実施形態では、切り替え信号生成手段10Dが切り替えタイミング生成器10等からなり、マスタクロック生成手段10Eが発振器13、分周器14、セレクタ12等からなり、倍率切り替え手段10Cがセレクタ11、乗算器5等からなる。
【0029】
マスタクロック切り替え手段10Bは、基本的に周波数値fq’としきい値との大小関係に応じて、周波数値fq’が高いほどマスタクロックsclkの周波数を高く切り替え、周波数値fq’が低いほどマスタクロックsclkの周波数を低く切り替える。例えば本実施形態では、周波数値fq’が第一のしきい値(f0+Δ)以上になるとマスタクロックsclkの周波数を第一の周波数(f/2)から第二の周波数(f)に切り替え、周波数値fq’が第二のしきい値(f0−Δ)以下になるとマスタクロックsclkの周波数を第二の周波数(f)から第一の周波数(f/2)に切り替える。ここで、第一の周波数(f/2)は第二の周波数(f)よりも低く、第一のしきい値(f0+Δ)は第二のしきい値(f0−Δ)よりも高い。
【0030】
あるいは、マスタクロック切り替え手段10Bは、デジタルPLL回路10Aの同期状態を判定する同期判定手段10Fを更に有し、周波数値fq’が第一のしきい値(f0+Δ)以上になると又は同期判定手段10Fによって同期状態が非同期であると判定されると、マスタクロックsclkの周波数を第一の周波数(f/2)から第二の周波数(f)に切り替え、周波数値fq’が第二のしきい値(f0−Δ)以下になるとマスタクロックsclkの周波数を第二の周波数(f)から第一の周波数(f/2)に切り替える、としてもよい。例えば本実施形態では、同期判定手段10Fが2値化器8、同期判定器9等からなる。
【0031】
また、デジタルPLL回路への入力であるアナログ信号とは、例えば本実施形態では光ディスクの再生信号又は光ディスクのウォブル信号である。
【0032】
デジタルPLL回路10Aの動作は、チャネル周波数が変化するアナログ信号をマスタクロックsclkでデジタル信号に変換し、このデジタル信号から周波数値fqを得て、マスタクロックsclkで動作する数値制御発振器6によって周波数値fqから同期クロックgclkを生成するデジタルPLL動作方法において、周波数値fq’に応じてマスタクロックsclkの周波数を切り替えるとともに、マスタクロックsclkの周波数が切り替わる前後で同期クロックgclkの周波数が一定になるように、周波数値fq’に乗ずる倍率を切り替える、ことを特徴とする。
【0033】
このとき、マスタクロックsclkを切り替える際に、周波数値fq’としきい値との大小関係に応じて、周波数値fq’が高くなるとマスタクロックsclkの周波数を高く切り替え、周波数値fq’が低くなるとマスタクロックsclkの周波数を低く切り替える。例えば本実施形態では、マスタクロックsclkを切り替える際に、周波数値fq’が第一のしきい値(f0+Δ)以上になるとマスタクロックsclkの周波数を第一の周波数(f/2)から第二の周波数(f)に切り替え、周波数値fq’が第二のしきい値(f0−Δ)以下になるとマスタクロックsclkの周波数を第二の周波数(f)から第一の周波数(f/2)に切り替える。
【0034】
あるいは、マスタクロックsclkを切り替える際に、当該デジタルPLL動作の同期状態を判定し、周波数値fq’が第一のしきい値(f0+Δ)以上になると又は同期状態が非同期であると判定されると、マスタクロックsclkの周波数を第一の周波数(f/2)から第二の周波数(f)に切り替え、周波数値fq’が第二のしきい値(f0−Δ)以下になるとマスタクロックsclkの周波数を第二の周波数(f)から第一の周波数(f/2)に切り替える。
【0035】
次に、デジタルPLL回路10Aの作用及び効果について説明する。第1の効果は、広いキャプチャレンジを保ったままA/D変換器1を含めた回路全体としての消費電力を低減できることである。これは、入力信号であるアナログ信号のチャネル周波数に応じてマスタクロックsclkの周波数を切り替えるため、すなわちチャネル周波数が高ければマスタクロックsclkの周波数を高く切り替えることにより広いキャプチャレンジを保つことができ、チャネル周波数が低ければマスタクロックsclkの周波数を低く切り替えることによりマスタクロックsclkで動作する回路の消費電力を低減できるからである。第2の効果は、マスタクロックsclkの切り替え時の同期はずれによるスループット低下が発生しないことである。これは、マスタクロックsclkの周波数を切り替える前後で数値制御発振器6の発振周波数自体が変化しないように、数値制御発振器6が入力する周波数値fqを制御するためである。
【0036】
[第一実施形態の詳細]
次に、デジタルPLL回路10Aの詳細を説明する。なお、図13の位相比較器の入出力関係を示すタイムチャート、及び図14の位相同期状態の各種タイミング信号を示すタイムチャートは、デジタルPLL回路10Aの動作でも同じになる。
【0037】
入力信号であるRF信号は、A/D変換器1によって、例えば6から8bit幅でデジタル化される。サンプリングクロックであるマスタクロックsclkは、周波数が一定であり、入力信号とは非同期である。マスタクロックsclkは発振器13を分周器14で分周したものとし、発振器13は例えば水晶発振器を用いる。分周器14の分周比は複数に切り替え可能とする。その切り替え方法は、セレクタ12のように分周比自体を切り替えてもよく、また異なる分周比の分周器を複数用意してそれらの出力を切り替えてもよい。セレクタ12、発振器13及び分周器14をまとめてマスタクロック生成手段10Eとする。マスタクロックsclkの周波数はPLL同期させたい最高周波数よりも若干高い周波数とする。これは、クロックの波数を間引くことは容易であるがクロックを挿入することは困難であることに起因する。最高周波数ではなく若干高い周波数にするのは、動作マージンを考慮したためである。特に入力信号として光ディスクの読み出し信号(再生信号)を用いる場合には、スピンドルの回転精度にも依存するため、マスタクロックsclkの周波数に数%程度のマージンを持たせることが望ましい。
【0038】
デジタル化したRF信号は補間器2に入力され、補間位相Φによって位相補正された情報を出力する。PLL同期状態では、あたかも同期クロックでRF信号をサンプリングしたかのような情報列が出力される。補間器出力は位相比較器3に入力されて、位相比較器3で位相誤差情報が生成される。位相誤差情報はデジタルループフィルタ4によってフィルタリング処理され、デジタルループフィルタ4で周波数値fq’が生成される。この周波数値fq’は乗算器5でゲイン倍されて、数値制御発振器6が入力する周波数値fqとなる。このゲインを「倍率」と呼ぶことにする。
【0039】
数値制御発振器6は、補間位相Φ及びマスタクロックsclk用のイネーブル信号enを生成する。マスタクロックsclkとイネーブル信号enはクロックゲーティングセル7に入力され、クロックゲーティングセル7で同期クロックgclkが生成される。クロックゲーティングセル7を用いずに、全ての回路をマスタクロックsclkで動作させて、FF(Flip Flop)をイネーブル信号enによって動作制御してもよい。
【0040】
セレクタ11の出力は乗算器5に接続されて倍率の切り替えを可能とする。乗算器5とセレクタ11をまとめて倍率切り替え手段10Cとする。マスタクロックsclkの周波数の切り替え分周比がNとMの2種類の場合には、この比であるN/M及び1のどちらかを選択できるようにする。切り替えは三種類以上でもよい。切り替えが三種類の場合には、切り替え分周比がNとMとLに対して、セレクタ11用にはN/LとM/Lと1を選択できるようにする。ただし、マスタクロックsclkの周波数が切り替わる前後で同期クロックgclkの周波数が変わらないように、乗算器5の乗数を切り替える必要がある。セレクタ11とセレクタ12は、切り替え信号生成手段10Dとしての切り替えタイミング生成器10が生成する切り替え信号cselによって同時に切り替わる。
【0041】
一方、補間器出力は2値化器8によって2値化情報が生成される。これを受けて同期判定器9は同期状態を示すLock信号を生成する。例えば、2値化器8は、補間器出力である振幅情報を入力し、ビタビ検出(復号)器を用いて入力データ列の時間遷移を得て、そこから0/1を判断する。例えば、同期判定器9は、入力信号中に一定間隔で埋め込まれている同期パタンの間隔に基づき、同期状態を判定する。
【0042】
また、2値化器8及び同期判定器9を使用せず、位相比較器3の出力でLock信号を生成してもよい。つまり、入力信号のSNRが高い場合、位相同期状態にある位相比較器3の出力信号はほぼ零が続き、位相非同期状態にある位相比較器3の出力信号は図13に示すように大きな振幅の信号が出力される。すなわち、位相比較器3の出力信号の振幅値を見ることにより、位相同期状態を判別することができる。
【0043】
同期判定器9から出力されたLock信号とデジタルループフィルタから出力された周波数値fq’とは、切り替えタイミング生成器10に入力される。切り替えタイミング生成器10は、高速な処理は不要であるためハードウェアで構成してもファームウェアで構成してもかまわない。
【0044】
また、デジタルPLL回路10Aへの入力信号は、光ディスクの再生信号でもよいし、ウォブル信号でもよい。ディスク装置用のPLL回路として用いる場合には、スピンドルの回転制御がCLVでもCAVでもかまわない。
【0045】
次に、図1における位相比較器3、デジタルループフィルタ4及び数値制御発振器6の各構成例について説明する。
【0046】
図2は、位相比較器3の構成を示している。位相比較器3は、補間器2から入力するデジタル信号列に基づいて極性の変化タイミングを検出し、そのタイミングのデジタル信号の振幅値から位相誤差を生成する。位相比較器3に入力されたデジタル信号は、絶対値算出器121にてその絶対値が演算される。ラッチ回路(遅延器)122は、クロックゲーティングセル7(図1)が出力する同期クロックgclkに基づいて動作しており、絶対値算出器121が出力する絶対値を、同期クロックgclkの1クロック分遅らせて出力する。
【0047】
比較器123は、絶対値算出器121から出力される絶対値|Xi|と、ラッチ回路122が出力する1クロック前の絶対値|Xi−1|とを比較する。セレクタ124には、絶対値算出器121が出力する絶対値|Xi|に乗算器125で「−1」をかけた値(−|Xi|)と、ラッチ回路122が出力する1クロック前の絶対値|Xi−1|とが入力される。セレクタ124が出力する値は、比較器123での比較結果に基づいて決定され、セレクタ124は、|Xi|>|Xi−1|のときは|Xi−1|を出力し、|Xi−1|>|Xi|のときは−|Xi|を出力する。
【0048】
一方、ラッチ回路128には、位相比較器3に入力されたデジタル信号のうちの符号を表すビットが入力される。ラッチ回路128は、同期クロックgclkに基づいて動作しており、入力された符号ビットを、1クロック分遅らせて出力する。排他的論理和126には、現在のデジタル信号の符号ビットと、ラッチ回路128を介して入力する1クロック前の符号ビットとが入力される。排他的論理和126は、現在の入力デジタル信号の符号と1クロック前の入力デジタル信号の符号との排他的論理和により、符号が反転する時点、すなわち入力信号のエッジを検出する。排他的論理和126の出力は、ラッチ回路129のイネーブル信号ENとして用いられ、ラッチ回路129は、イネーブル信号ENがHレベルとのとき、つまり入力信号のエッジのタイミングで、同期クロックgclkに従って、セレクタ124の出力をラッチする。
【0049】
セレクタ124は、現在の時点と1クロック前の時点で入力信号のサンプル値の振幅のうちの絶対値の小さいほうに対応したデータを出力しており、ラッチ回路129は、エッジタイミングでセレクタ124の出力をラッチするため、ラッチ回路129がラッチするデータは、エッジの前後の入力信号のサンプル値の振幅のうちの絶対値の小さいほうに対応したデータとなる。入力信号にエッジ以外のタイミングでは、入力デジタル信号に符号反転が生じないため、排他的論理和126が出力する信号(イネーブル信号EN)の信号レベルはLレベルであり、ラッチ回路129は、次のエッジでイネーブル信号ENがHレベルとなるまで、ラッチしたデータを保持する。位相比較器3は、ラッチ回路129の出力を、位相誤差として出力する。
【0050】
上記のように、エッジ以外のタイミングでラッチ回路129により位相誤差を保持するのは、光ディスクの再生信号には様々な周波数が混在しており、通常のPLL回路で位相同期をかけると、位相比較頻度によってPLLのループ特性が変化するためである。位相誤差を、ラッチ回路129にてホールドすることで、PLLのループ特性の変化を防ぐことができる。ただし、データ再生中に、ディフェクト等で入力信号が途絶えたときに、直前の位相誤差がそのまま長期間維持されると、VCO105の発振周波数が大きくずれ、入力信号が復帰した際に、同期に要する時間が長くなる可能性がある。これを防ぐために、カウンタ127を用いて、エッジが検出される間隔を計測し、比較器130にてエッジ間隔が所定のしきい値を超えたか否かを判定し、しきい値を超えたときには、ラッチ回路129にクリア信号を入力して、ラッチ回路129が保持するデータをクリアさせる。
【0051】
図13は、位相比較器3に2T長のマーク/スペースが連続した信号(11001100…)が入力されたときの出力波形を示している。入力信号における黒丸は、A/D変換のサンプリング点を表している。位相比較器3は、サンプリングされた入力信号列から、エッジ近傍の振幅値を符号補正して出力する。同図に示すように、位相差が−πまでくると+πに戻るように検出レンジは±πとなる。この構成の位相比較器3の位相差検出レンジは、±πとなるが、レンジを広げた位相周波数比較器構成にしてもよい。
【0052】
図3は、デジタルループフィルタ4の構成を示している。デジタルループフィルタ4は、加算器131と、クロック1周期分だけ出力を遅延する遅延器(ラッチ回路)132と、乗算器133とで構成される。z=exp(jωT)、Tはデジタル回路動作周期とすると、デジタルループフィルタ4の伝達関数F(z)は、下式で示すことができる。
F(z)={K2Z-1/(1−Z-1)}+K1Z-1/{1−(1−K1)Z-1}
上式において、第1項は積分器であり、第2項は1次のローパスフィルタとなる。これに、数値制御発振器6の積分特性が乗算されると、特定の開ループ特性となる。第2項は、1次ローパスフィルタではなく、単にK1としてもよいが、その場合には、高域のノイズ圧縮効果が得られなくなる。デジタルループフィルタ4は、デジタル回路であり、同期クロックgclkごとに動作するため、クロック周波数も周波数特性が依存時、クロック周波数が2倍になれば、開ループの周波数特性もω軸方向に2倍にシフトすることになる。
【0053】
図4は、数値制御発振器6の構成例を示している。加算器191は、乗算器5が出力するデジタル周波数値fqと、ラッチ回路193の出力とを加算して出力する。加算器191が出力するデータは、ラッチ回路193がNビットのバス幅で、デジタル周波数値fqがNビット以下のバス幅とすると、N+1ビットのバス幅となる。加算器191の出力は、モジュロ演算器192と、コンパレータ195とに入力される。モジュロ演算器192は、加算器191の出力を2Nで割った余りを出力する。ラッチ回路193は、マスタクロックsclkに同期して動作しており、モジュロ演算器192が出力する2Nで除算した余りを、1クロック分遅らせて出力する。数値制御発振器6は、ラッチ回路193が出力する値に、乗算器194によって固定係数Bを乗じたものを、位相補間情報として出力する。この補間位相情報Φは、のこぎり波状の信号となり、デジタル周波数値fqに逆比例してのこぎり波周期が変化する。
【0054】
一方、コンパレータ195は、加算器191の出力と2Nとを比較し、加算器191の出力が2N以上のとき、イネーブル信号enをHレベルとする。このイネーブル信号は、例えばチャネル周波数がマスタクロックsclkの周波数に対して90%のときには、Duty比は90%となる。クロックゲーティングセル7は、マスタクロックsclkと、コンパレータ195が出力するイネーブル信号enとを入力し、イネーブル信号enに基づいて、マスタクロックsclkのクロックパルスの出力制御を行う。より詳細には、クロックゲーティングセル7は、イネーブル信号enのHレベル期間はマスタクロックsclkのクロックパルスをそのまま出力し、イネーブル信号enのLレベル期間はマスタクロックsclkのクロックパルスの出力を行わない。クロックゲーティングセル7は、例えば、イネーブル信号enのDuty比が90%であれば、クロックパルスが10回中1回欠けたゲーティングクロックを生成し、これを同期クロックgclkとして出力する。
【0055】
なお、数値制御発振器6は、図1の構成ではクロックゲーティングセル7を介して同期クロックgclkを出力しているが、図4の構成のようにクロックゲーティングセル7を内蔵し、直接、同期クロックgclkを出力するようにしてもよい。
【0056】
次に、デジタルPLL回路10Aの動作を詳細に説明する。
【0057】
図1において、例えばN=2、M=1の場合、すなわち分周率を1から2へ切り替える場合を考える。マスタクロックsclkはデジタルPLL回路全体のマスタクロックであるので、その周波数を半分に落とすと同期クロックgclkの周波数も半分となってしまう。しかし、これと同時に、セレクタ11で数値制御発振器6の発振周波数の倍率を1から2に切り替えるため、同期クロックgclkは切り替え前後で同じ周波数を維持することが可能となる。この切り替え時の動作を図5に示している。図5において、cselは切り替え信号、fqは数値制御発振器6が入力する周波数値である。このとき、切り替え信号cselによる切り替え前後で、マスタクロックsclkの周波数が半分になっているにもかかわらず、同期クロックgclkの周波数は同じになる。
【0058】
図6は切り替え信号生成手段10D内の(N.M)=(2,1)時の状態遷移図を示しており、状態S0がN選択時、状態S1がM選択時に相当する。Lock信号が偽の場合には、同期が外れていることを意味しており入力信号のチャネル周波数がわからないため、マスタクロックsclkは最大周波数にする必要がある。このため、状態S0である場合でも強制的にS1に遷移する。一方、状態S0で同期状態の場合、徐々に周波数値fq’が上がってきてしきい値f0+Δ(Δ>0)を超えると、NからMへの切り替えが発生し状態S1に遷移する。一方、状態S1にある場合に、周波数値fq’が徐々に低下してしきい値f0−Δよりも小さくなると、MからNへの切り替えが発生し状態S0に遷移する。切り替えの方向によってしきい値を変えているのは、ヒステリシスを与えることによって、S0、S1間の連続的な切り替えが発生するのを防ぐためである。
【0059】
図7は、CLVスピンドル制御時に内周から外周にロングシークした状況下で、デジタルPLL回路10Aのマスタクロックsclkがどのように変化するかを示した図である。内周から外周へのシーク時点で、PLL同期が外れるため、マスタクロックsclkの周波数は高くなる。シーク後、スピンドルが静定する前にPLL同期が確立してデータ再生が可能となる。その後、スピンドル回転数は徐々に低下し、f0−Δよりも周波数が下がると、マスタクロックsclkの周波数は低い方向への切り替えが発生する。特許文献2のデジタルPLL回路における図15に比べると、高い周波数のマスタクロックsclkで動作しているのはシーク開始からスピンドルが静定するまでの期間だけなので、マスタクロックsclkの周波数に起因する消費電力を抑えられることがわかる。
【0060】
以上のデジタルPLL回路10Aの作用(効果をもたらすための手段の働き)をまとめると、次のとおりである。切り替え信号生成手段10Dは、同期判定器9が生成する同期状態信号とデジタルループフィルタ4が生成する周波数値fq‘をモニタしながら、マスタクロックsclkの周波数の切り替えタイミングを判断する。切り替えが発生する場合には、セレクタ12を例えばMからNに切り替えることで、マスタクロックsclkの周波数はM/N倍になる。デジタルPLL回路10Aは、マスタクロック同期の回路であるので、マスタクロックsclkの周波数がM/N倍になると、同期クロックgclkの周波数もM/N倍になってしまう。そこで、セレクタ11によってマスタクロックsclkの周波数の倍率を1倍からN/M倍に切り替えることで、数値制御発振器6の発振周波数を切り替え前と同じ値にする。
【0061】
[第二実施形態の概要]
図8には、本発明の第二実施形態であるデジタルPLL回路の構成例を示している。まず、第二実施形態の概要を説明する。なお、図8において、図1と同一部分には同一符号を付す。
【0062】
本実施形態のデジタルPLL回路20Aは、チャネルクロックと非同期で動作する非同期回路群としてのフィルタ15と、マスタクロックsclkの周波数が切り替わる前後でフィルタ15の遅延量を一定にする遅延補正手段20Bと、を更に備えている。遅延補正手段20Bは、例えば本実施形態では、FIFO(first-in first-out)16、セレクタ17等からなる。この構成により、デジタルPLL20Aへの入力―出力間の遅延量をチャネルクロック周期換算で一定にすることが可能であり、2値化情報からタイミングを制御する用途、例えば追記記録時の記録開始位置の高精度化が可能となる。
【0063】
[第二実施形態の詳細]
次に、デジタルPLL回路20Aの詳細について説明する。光ディスクの再生信号の入力の場合、DC変動、振幅変動、シンメトリずれ等を補正するフィルタ15を追加しておくことが重要である。このフィルタ15をデジタル回路で実現する場合、PLLループ内に配置すると遅延のためにPLL同期の安定性が損なわれる恐れがある。したがって、フィルタ15は、A/D変換器1と補間器2との間に配置することになる。
【0064】
A/D変換器1から補間器2までの非同期回路群の遅延段数をP、分周比N時のマスタクロックsclkの周期をTnとすると非同期回路群の遅延量Dnは次式で表せる。
Dn=P・Tn (1)
マスタクロックsclkの周波数が変わってもPは変わらないので、分周比をMにした場合の遅延量Dmはマスタクロックsclkの周期をTmとすると次式となる。
Dm=P・Tm (2)
【0065】
したがって、非同期回路群の内部遅延量が大きければ、切り替え前後で大きな位相ずれが発生することとなる。これを補正するために、式(1)と式(2)の差分に相当する遅延量を、遅延補正手段20Bを設けて補正する。遅延補正手段20Bは、例えばFIFO16とセレクタ17に示すようなもので実現し、切り替え信号cselのタイミングで切り替える。なお、FIFOとは、先入れ先出しのバッファ回路である。
【0066】
デジタルPLL回路20Aのその他の構成及び動作は、第一実施形態のデジタルPLL回路10A(図1)の構成及び動作と同様である。
【0067】
[その他]
以上、上記各実施形態を参照して本発明を説明したが、本発明は上記各実施形態に限定されるものではない。本発明の構成や詳細については、当業者が理解し得るさまざまな変更を加えることができる。また、本発明には、上記各実施形態の構成の一部又は全部を相互に適宜組み合わせたものも含まれる。また、本発明は次のように構成することもできる。
【0068】
(1)入力信号のチャネルクロックに非同期のマスタクロックで前記入力信号をA/D変換した情報に基づき、前記マスタクロックで動作する数値制御発振器によって前記入力信号の同期タイミングを生成するデジタルPLL回路において、前記数値制御発振器の入力周波数としきい値との大小関係及当該デジタルPLL回路の同期状態によって切り替えタイミング信号を生成するタイミング生成手段と、異なる周波数に切り替え可能なマスタクロック生成手段と、前記数値制御発振器の入力周波数値の倍率を切り替える倍率切り替え手段とを備え、前記マスタクロック生成手段は前記切り替えタイミング信号により前記マスタクロック周波数を切り替え、前記倍率切り替え手段は前記切り替えタイミング信号による切り替え前後で前記数値制御発振器の発振周波数が変化しないように前記倍率を切り替える、デジタルPLL回路。(2)前記チャネルクロックと非同期で動作する回路の遅延量が前記切り替えの前後で一定となるように遅延補正手段を設けた、上記(1)記載のデジタルPLL回路。(3)前記入力信号が光ディスクの再生信号である、上記(1)記載のデジタルPLL回路。(4)前記再生信号を2値化する手段と、前記2値化した情報列に基づき当該デジタルPLL回路の同期状態を判定する同期判定手段とを設け、前記数値制御発振器の入力周波数としきい値との大小関係及び前記同期判定の結果に基づき前記切り替えタイミングを生成する、上記(3)記載のデジタルPLL回路。(5)前記入力信号が光ディスクのウォブル信号である、上記(1)記載のデジタルPLL回路。
【産業上の利用可能性】
【0069】
本発明は、特にディスク状記録媒体上の記録されたデータから同期クロックを生成する広いキャプチャレンジを有するPLL回路に好適である。
【図面の簡単な説明】
【0070】
【図1】本発明の第一実施形態に係るデジタルPLL回路を示すブロック図である。
【図2】図1のデジタルPLL回路における位相比較器の構成例を示すブロック図である。
【図3】図1のデジタルPLL回路におけるデジタルループフィルタの構成例を示すブロック図である。
【図4】図1のデジタルPLL回路における数値制御発振器の構成例を示すブロック図である。
【図5】図1のデジタルPLL回路における、マスタクロック周波数の切り替わり前後の各種信号を示すタイムチャートである。
【図6】図1のデジタルPLL回路における、切り替えタイミング生成器内の状態遷移図である。
【図7】図1のデジタルPLL回路におけるPLL動作とマスタクロックの周波数との関係を示すグラフである
【図8】本発明の第二実施形態に係るデジタルPLL回路を示すブロック図である。
【図9】CLVスピンドル制御でロングシークを行った場合の線速度変化を示すグラフである。
【図10】[1]はキャプチャレンジの狭いPLL回路を用いた場合の再生不能期間を示すグラフである。[2]はキャプチャレンジの広いPLLを用いた場合の再生不能期間を示すグラフである。
【図11】特許文献1のPLL回路を示すブロック図である。
【図12】特許文献2のデジタルPLL回路を示すブロック図である。
【図13】図12のデジタルPLL回路における位相比較器の入出力関係を示すタイムチャートである。
【図14】図12のデジタルPLL回路における位相同期状態の各種タイミング信号を示すタイムチャートである。
【図15】図12のデジタルPLL回路におけるPLL動作とマスタクロックの周波数との関係を示すグラフである。
【符号の説明】
【0071】
10A デジタルPLL回路
10B マスタクロック切り替え手段
10C 倍率切り替え手段
10D 切り替え信号生成手段(マスタクロック切り替え手段)
10E マスタクロック生成手段(マスタクロック切り替え手段)
10F 同期判定手段(マスタクロック切り替え手段)
20A デジタルPLL回路
20B 遅延補正手段
fq 周波数値
csel 切り替え信号
sclk マスタクロック
gclk 同期クロック
1 A/D変換器
2 補間器
3 位相比較器
4 デジタルループフィルタ
5 乗算器(倍率切り替え手段)
6 数値制御発振器(NCO)
7 クロックゲーティングセル
8 2値化器(同期判定手段)
9 同期判定器(同期判定手段)
10 切り替えタイミング生成器(切り替え信号生成手段)
11 セレクタ(倍率切り替え手段)
12 セレクタ(マスタクロック生成手段)
13 発振器(マスタクロック生成手段)
14 分周器(マスタクロック生成手段)
15 フィルタ
16 FIFO(遅延補正手段)
17 セレクタ(遅延補正手段)
【技術分野】
【0001】
本発明は、特にディスク状記録媒体上の記録されたデータから同期クロックを生成する広いキャプチャレンジを有するデジタルPLL(Phase Locked Loop)回路等に関する。
【背景技術】
【0002】
近年、デジタルカメラ、DVD(Digital Versatile Disc)プレーヤ及びDVDレコーダの急速な普及に伴い、音楽データだけではなく映像データを含む大容量のデジタルデータを、個人が記録又は再生することが当たり前となっている。映像情報を保存するためには例えばDVD−R/+Rなどの安価なメディアが普及しており、そのメディアに記録された情報はDVDプレーヤで再生が可能である。
【0003】
光ディスク装置の情報再生に関して説明する。光ディスク媒体上には同心円状又はスパイラル状の案内溝(トラック)が形成されており、微小情報ピットはこのトラックに沿って形成されている。光ディスク装置では、集光したレーザビームを、スピンドルモータによって回転するディスク媒体記録面に照射する。このとき、その集光ビームに対して、ディスク面とビーム集光用対物レンズとの距離が一定になるようにフォーカシングサーボがかけられ、またトラックを追従するようにディスク半径方向に対してトラッキングサーボがかけられる。そして、ディスク上に形成した微小情報ピットに応じて変化する反射光の明暗や偏光を電気信号として検出し、このRF(Radio Frequency)信号をフィルタリング処理後、そのRF信号からPLLによって同期クロックを抽出し、この同期タイミングでRF信号をデジタルデータとして識別する。その後、このデジタルデータに対してRLL(Run Length Limited)復調やECC(Error Correction Code)誤り訂正を行った後、音楽又は映像情報として取り出すことになる。
【0004】
記録時には、この逆でユーザ情報にECCパリティを付加し、これに8/16変調及びフレーム単位に特殊コードを付加した情報を、記録クロックに同期してディスク上に記録する。一定周波数で半径方向に蛇行した案内溝から蛇行成分を検出し、これを逓倍して記録クロックを生成する。検出した蛇行成分をウォブル信号と呼ぶ。記録したい位置でレーザパワーを上げることで、集光部分の温度が上昇し物理特性を可逆的又は不可逆的に変化させ、これにより微小ピットが形成される。
【0005】
ところで、ディスクの回転制御方法には主に2種類の方式が存在する。すなわち線速度を一定に保つCLV(Constant Linear Velocity)制御方式と、回転角速度を一定とするCAV(Constant Angular Velocity)制御方式である。CLV制御方式で記録を行うと、光ビームが走査するトラック半径が変化しても線速度を一定に保つため、ディスク全面で記録密度を一定に維持することができる。CAV制御方式でも、ウォブル信号に同期した記録クロックで記録を行うことにより、面密度一定で記録することが可能である。しかし、この場合、線速度が半径によって異なるため、記録パワーの制御が難しい。
【0006】
CAV制御で再生を行う場合、内外周の線速度の比率は約2.4倍である。このとき、再生信号から同期クロックを抽出するPLLのキャプチャ周波数レンジは、内周を1とすると、1から2.4までとなる。
【0007】
一方、CLV制御で再生を行う場合、図9に示すように、定常状態の線速度は半径に依存せずvで変わらないものの、ロングシーク時にはディスクのイナーシャ(慣性)のため内周から外周へのシーク時に一時的に定常状態の2倍以上となる。逆に、外周から内周にシークする場合には、定常状態の半分以下になる。特に、ディスク装置を省電力化又は小型化する場合に、スピンドルモータのトルクの上限が抑えられるため、この傾向が強い。
【0008】
また、チャネル周波数(チャネルクロックの周波数)は線速度に比例する。そのため、キャプチャレンジの狭いPLLでは、シーク直後のチャネル周波数がレンジから外れるため、図10[1]に示すように再生不能期間が長くなる。その結果、スピンドル回転数がある程度落ち着くまで再生動作に入ることができない。特にランダムシークが頻繁に発生するような再生では、スループットが極端に低下してしまう。
【0009】
これに対し、図10[2]に示すように、PLLのキャプチャレンジを広くとると再生不能期間が短縮されてスループットが改善する。したがって、CLV制御時には、スループット低下を避けるために、ワイドキャプチャのPLLが必要となる。
【0010】
ワイドキャプチャPLLは、非常に広い発振レンジのVCO(Voltage Controlled Oscillator)が必要となる。しかし、アナログ回路で構成したVCOでは、レンジ内で線形性を保つことが困難でありかつ低コスト化も難しい。
【0011】
これに対する技術として、特許文献1にその解決方法が開示されている。図11を参照しながら説明する。位相比較器101は、RF信号と同期クロックとの位相差を出力する。チャージポンプ104は、位相比較器101の出力信号に基づき、周波数信号を生成する。VCO105は、チャージポンプ104から出力された周波数信号によって、出力クロックの周波数を制御する。分周器106又は分周器107は、VCO105から出力されたクロックを分周する。その分周されたクロックは、セレクタ108を通って再生系の同期クロックとしてシステムを動作させる。この同期クロックは位相比較器101又は周波数比較器102にフィードバックされ、この信号のループが全体としてPLLループを構成する。
【0012】
周波数引き込み時には、タイミング制御器109の指示によってセレクタ103が周波数比較器102の出力信号を選択する。この場合、周波数比較器102にはウォブル信号が入力されているので、同期がはずれているときに高速に周波数を引き込むことができる。線速度判別器111は、ウォブル信号及び水晶発振器110出力信号を入力しており、ウォブル周波数の変化に基づき現在の線速度を判定する。この判定結果によりセレクタ108を切り替えることで、例えばm/n=2の場合、VCO105の発振レンジをVCO105が本来持っているレンジの2倍に広げることが可能となる。
【0013】
ところで、再生PLLをフルデジタル化するサンプル補間PLL技術がある。この技術について、特許文献2を図12を参照しながら説明する。A/D変換器201は、RF信号と非同期の一定周波数であるマスタクロックsclkを用いて、RF信号をデジタル値に変換する。補間器202は、A/D変換器201の出力信号のサンプリング位相を補正する。位相比較器203は、補間器202の出力信号から位相誤差を生成する。乗算器204は、位相比較器203の出力信号のゲインを補正する。デジタルループフィルタ205は、乗算器204の出力信号から周波数値を生成する。数値制御発振器(NCO:Numerical Controlled Oscillator)207は、デジタルループフィルタ205の出力信号から、補間位相情報とマスタクロックsclkを間引くためのイネーブル信号とを生成する。補間位相情報が補間器202にフィードバックされることにより、全体としてPLLループを構成する。マスタクロックsclkの周波数は同期クロックよりも高く設定される。クロックゲーティングセル208は、マスタクロックsclkをイネーブル信号で間引くことで、その周波数を変化させて同期クロックを得る。乗算器204はPLLの周波数特性制御用である。この構成のデジタルPLLによって、VCOを含めて完全にデジタル化できるため、線形性が高く広い発振レンジを有するワイドキャプチャPLLを構成することが可能となる。
【0014】
図13は、2T長のマーク/スペースが連続した信号(11001100…)を、図12における位相比較器203が入力した場合の出力を示している。位相比較器203の入力信号をPC入力とし、位相比較器203の出力信号をPC出力とする。通常の位相比較器は2種類の信号の位相誤差を生成するが、この位相比較器203は、1系列の入力に対してサンプリング位相を誤差として出力することができる。換言すると、図13は、位相比較器203の入出力動作を単純に示したものであり、PC入力時のサンプルポイントの位相ずれを振幅情報として出力できることを示している。なお、図13では位相比較器203の入出力関係を示すため、あえて位相比較器203をA/D変換器201のサンプリングクロック(マスタクロックsclk)と同じクロックで動作させており、もちろん、PLL同期はかかっていない。
【0015】
図14は、図12のデジタルPLL回路が同期状態にある場合の各種タイミング信号を示したチャート図である。入力信号は、2T長のマーク/スペースが連続した信号(11001100…)であるが、チャネルクロックよりも若干高い固定周波数のマスタクロックsclkでサンプリングされる。もちろんこの時点ではチャネル信号に同期していない。しかし、連続するサンプル信号列から補間位相Φをもとに補間値を生成すると、あたかもアナログVCOでPLL制御をかけた如くの出力が得られる。補間位相Φは、のこぎり波状であり、不連続タイミングでイネーブル信号enが一旦Lowとなる。補間器202内の関数は、回路規模及び補間精度を勘案して決定する必要があるが、通常1次関数で問題ない。このような局所発振器も、デジタル化したPLLでは、広い発振レンジで線形性を保つことは容易である。換言すると、図14では、位相同期がかかっている状態で位相誤差に応じて補間器202の補間位相Φを制御することで、補間器出力は、あたかもアナログPLLで同期をかけてA/D変換したようなデータ列が出力される。ただし、補間位相Φが制御範囲を超えると、1サイクル分動作を休むことになるので不連続部分が発生する。
【0016】
図15は、CLVスピンドル制御時に内周から外周にロングシークした場合の線速度を表している。シーク直後の最高周波数でもPLL同期が取れるように、マスタクロックsclkの周波数はかなり高めに設定しておく必要がある。
【0017】
なお、チャネルクロックとは、ベースバンド伝送システムにおける各シンボルを区別するための同期信号のことをいう。本来、ベースバンドシステムでは、デジタル情報をそのまま伝送して、伝送信号自体からチャネルクロックを生成する。
【0018】
【特許文献1】特開2000−149459号公報
【特許文献2】特開2008−160395号公報
【発明の開示】
【発明が解決しようとする課題】
【0019】
特許文献1のPLL回路では、VCO出力の分周比を直接切り替えるため、切り替え直後にPLL同期がはずれる課題がある。特に内周から外周へのロングシーク直後は、分周比が小さくなりPLLが同期してデータ再生が可能となる。しかし、その後スピンドルの回転数が静定するまでに、分周比の逆の切り替えが発生してPLL同期が外れてしまう。そのため、PLL周波数引き込みが完了するまではデータ読み出しができず、リトライ処理が発生するので、システムとしてのスループットが低下するという課題がある。
【0020】
一方、特許文献2のデジタルPLL回路をワイドキャプチャ対応にするためには、最高チャネル周波数入力でも同期が取れるように、PLL回路を動作させるマスタクロックsclkをあらかじめ高くしておく必要がある。しかし、チャネル周波数が最高になるのは、CLV制御では内周から外周にロングシークしたときだけであり、スピンドルが定常安定している状態では本来マスタクロックsclkの周波数は半分で動作可能である。A/D変換器及び非同期部回路(補間器、数値制御発振器等)は、マスタクロックsclkの周波数で動作するため、無駄な電力を消費するという課題がある。
【0021】
そこで、本発明の目的は、CLVスピンドル制御のランダムシーク時でもスループット低下を抑え、かつ安価で消費電力を抑えたワイドキャプチャ対応のデジタルPLL回路を提供することにある。
【課題を解決するための手段】
【0022】
本発明に係るデジタルPLL回路は、チャネル周波数が変化するアナログ信号をマスタクロックでデジタル信号に変換するA/D変換器と、前記マスタクロックで動作するとともに前記デジタル信号から得られた周波数値を入力して同期クロックを生成する数値制御発振器とを含むデジタルPLL回路において、前記周波数値に応じて前記マスタクロックの周波数を切り替えるマスタクロック切り替え手段と、前記周波数値に一定の倍率を乗じて前記数値制御発振器へ出力するとともに、前記マスタクロックの周波数が切り替わる前後で前記同期クロックの周波数が一定になるように前記倍率を切り替える倍率切り替え手段と、を備えたことを特徴とする。
【0023】
本発明に係るデジタルPLL動作方法は、チャネル周波数が変化するアナログ信号をマスタクロックでデジタル信号に変換し、このデジタル信号から周波数値を得て、前記マスタクロックで動作する数値制御発振器によって前記周波数値から同期クロックを生成するデジタルPLL動作方法において、前記周波数値に応じて前記マスタクロックの周波数を切り替えるとともに、前記マスタクロックの周波数が切り替わる前後で前記同期クロックの周波数が一定になるように、前記周波数値に乗ずる倍率を切り替える、ことを特徴とする。
【発明の効果】
【0024】
第1の効果は、広いキャプチャレンジを保ったままA/D変換器を含めたデジタルPLL回路の消費電力を低減できることである。第2の効果は、マスタクロック切り替え時の同期はずれによるスループット低下が発生しないことである。
【発明を実施するための最良の形態】
【0025】
次に、発明を実施するための最良の形態について図面を参照して詳細に説明する。なお、本発明に係るデジタルPLL動作方法については、本発明に係るデジタルPLL回路の動作として説明する。
【0026】
[第一実施形態の概要]
図1には、本発明の第一実施形態であるデジタルPLL回路の構成例を示している。まず、本実施形態のデジタルPLL回路の概要を説明する。
【0027】
本実施形態のデジタルPLL回路10Aは、チャネル周波数が変化するアナログ信号をマスタクロックsclkでデジタル信号に変換するA/D変換器1と、マスタクロックsclkで動作するとともに前記デジタル信号から得られた周波数値fqを入力して同期クロックgclkを生成する数値制御発振器(NCO)6とを含む。そして、デジタルPLL回路10Aは、周波数値fq’に応じてマスタクロックsclkの周波数を切り替えるマスタクロック切り替え手段10Bと、周波数値fq’に一定の倍率を乗じて数値制御発振器6へ出力するとともに、マスタクロックsclkの周波数が切り替わる前後で同期クロックgclkの周波数が一定になるように前記倍率を切り替える倍率切り替え手段10Cと、を備えたことを特徴とする。ここで、周波数値fq’は一定の倍率が乗じられる前の値を示し、周波数値fqは一定の倍率が乗じられた後の値を示す。
【0028】
マスタクロック切り替え手段10Bは、周波数値fq’に応じて切り替え信号cselを生成する切り替え信号生成手段10Dと、切り替え信号cselによってマスタクロックsclkの周波数を切り替えるマスタクロック生成手段10Eとを有する。例えば本実施形態では、切り替え信号生成手段10Dが切り替えタイミング生成器10等からなり、マスタクロック生成手段10Eが発振器13、分周器14、セレクタ12等からなり、倍率切り替え手段10Cがセレクタ11、乗算器5等からなる。
【0029】
マスタクロック切り替え手段10Bは、基本的に周波数値fq’としきい値との大小関係に応じて、周波数値fq’が高いほどマスタクロックsclkの周波数を高く切り替え、周波数値fq’が低いほどマスタクロックsclkの周波数を低く切り替える。例えば本実施形態では、周波数値fq’が第一のしきい値(f0+Δ)以上になるとマスタクロックsclkの周波数を第一の周波数(f/2)から第二の周波数(f)に切り替え、周波数値fq’が第二のしきい値(f0−Δ)以下になるとマスタクロックsclkの周波数を第二の周波数(f)から第一の周波数(f/2)に切り替える。ここで、第一の周波数(f/2)は第二の周波数(f)よりも低く、第一のしきい値(f0+Δ)は第二のしきい値(f0−Δ)よりも高い。
【0030】
あるいは、マスタクロック切り替え手段10Bは、デジタルPLL回路10Aの同期状態を判定する同期判定手段10Fを更に有し、周波数値fq’が第一のしきい値(f0+Δ)以上になると又は同期判定手段10Fによって同期状態が非同期であると判定されると、マスタクロックsclkの周波数を第一の周波数(f/2)から第二の周波数(f)に切り替え、周波数値fq’が第二のしきい値(f0−Δ)以下になるとマスタクロックsclkの周波数を第二の周波数(f)から第一の周波数(f/2)に切り替える、としてもよい。例えば本実施形態では、同期判定手段10Fが2値化器8、同期判定器9等からなる。
【0031】
また、デジタルPLL回路への入力であるアナログ信号とは、例えば本実施形態では光ディスクの再生信号又は光ディスクのウォブル信号である。
【0032】
デジタルPLL回路10Aの動作は、チャネル周波数が変化するアナログ信号をマスタクロックsclkでデジタル信号に変換し、このデジタル信号から周波数値fqを得て、マスタクロックsclkで動作する数値制御発振器6によって周波数値fqから同期クロックgclkを生成するデジタルPLL動作方法において、周波数値fq’に応じてマスタクロックsclkの周波数を切り替えるとともに、マスタクロックsclkの周波数が切り替わる前後で同期クロックgclkの周波数が一定になるように、周波数値fq’に乗ずる倍率を切り替える、ことを特徴とする。
【0033】
このとき、マスタクロックsclkを切り替える際に、周波数値fq’としきい値との大小関係に応じて、周波数値fq’が高くなるとマスタクロックsclkの周波数を高く切り替え、周波数値fq’が低くなるとマスタクロックsclkの周波数を低く切り替える。例えば本実施形態では、マスタクロックsclkを切り替える際に、周波数値fq’が第一のしきい値(f0+Δ)以上になるとマスタクロックsclkの周波数を第一の周波数(f/2)から第二の周波数(f)に切り替え、周波数値fq’が第二のしきい値(f0−Δ)以下になるとマスタクロックsclkの周波数を第二の周波数(f)から第一の周波数(f/2)に切り替える。
【0034】
あるいは、マスタクロックsclkを切り替える際に、当該デジタルPLL動作の同期状態を判定し、周波数値fq’が第一のしきい値(f0+Δ)以上になると又は同期状態が非同期であると判定されると、マスタクロックsclkの周波数を第一の周波数(f/2)から第二の周波数(f)に切り替え、周波数値fq’が第二のしきい値(f0−Δ)以下になるとマスタクロックsclkの周波数を第二の周波数(f)から第一の周波数(f/2)に切り替える。
【0035】
次に、デジタルPLL回路10Aの作用及び効果について説明する。第1の効果は、広いキャプチャレンジを保ったままA/D変換器1を含めた回路全体としての消費電力を低減できることである。これは、入力信号であるアナログ信号のチャネル周波数に応じてマスタクロックsclkの周波数を切り替えるため、すなわちチャネル周波数が高ければマスタクロックsclkの周波数を高く切り替えることにより広いキャプチャレンジを保つことができ、チャネル周波数が低ければマスタクロックsclkの周波数を低く切り替えることによりマスタクロックsclkで動作する回路の消費電力を低減できるからである。第2の効果は、マスタクロックsclkの切り替え時の同期はずれによるスループット低下が発生しないことである。これは、マスタクロックsclkの周波数を切り替える前後で数値制御発振器6の発振周波数自体が変化しないように、数値制御発振器6が入力する周波数値fqを制御するためである。
【0036】
[第一実施形態の詳細]
次に、デジタルPLL回路10Aの詳細を説明する。なお、図13の位相比較器の入出力関係を示すタイムチャート、及び図14の位相同期状態の各種タイミング信号を示すタイムチャートは、デジタルPLL回路10Aの動作でも同じになる。
【0037】
入力信号であるRF信号は、A/D変換器1によって、例えば6から8bit幅でデジタル化される。サンプリングクロックであるマスタクロックsclkは、周波数が一定であり、入力信号とは非同期である。マスタクロックsclkは発振器13を分周器14で分周したものとし、発振器13は例えば水晶発振器を用いる。分周器14の分周比は複数に切り替え可能とする。その切り替え方法は、セレクタ12のように分周比自体を切り替えてもよく、また異なる分周比の分周器を複数用意してそれらの出力を切り替えてもよい。セレクタ12、発振器13及び分周器14をまとめてマスタクロック生成手段10Eとする。マスタクロックsclkの周波数はPLL同期させたい最高周波数よりも若干高い周波数とする。これは、クロックの波数を間引くことは容易であるがクロックを挿入することは困難であることに起因する。最高周波数ではなく若干高い周波数にするのは、動作マージンを考慮したためである。特に入力信号として光ディスクの読み出し信号(再生信号)を用いる場合には、スピンドルの回転精度にも依存するため、マスタクロックsclkの周波数に数%程度のマージンを持たせることが望ましい。
【0038】
デジタル化したRF信号は補間器2に入力され、補間位相Φによって位相補正された情報を出力する。PLL同期状態では、あたかも同期クロックでRF信号をサンプリングしたかのような情報列が出力される。補間器出力は位相比較器3に入力されて、位相比較器3で位相誤差情報が生成される。位相誤差情報はデジタルループフィルタ4によってフィルタリング処理され、デジタルループフィルタ4で周波数値fq’が生成される。この周波数値fq’は乗算器5でゲイン倍されて、数値制御発振器6が入力する周波数値fqとなる。このゲインを「倍率」と呼ぶことにする。
【0039】
数値制御発振器6は、補間位相Φ及びマスタクロックsclk用のイネーブル信号enを生成する。マスタクロックsclkとイネーブル信号enはクロックゲーティングセル7に入力され、クロックゲーティングセル7で同期クロックgclkが生成される。クロックゲーティングセル7を用いずに、全ての回路をマスタクロックsclkで動作させて、FF(Flip Flop)をイネーブル信号enによって動作制御してもよい。
【0040】
セレクタ11の出力は乗算器5に接続されて倍率の切り替えを可能とする。乗算器5とセレクタ11をまとめて倍率切り替え手段10Cとする。マスタクロックsclkの周波数の切り替え分周比がNとMの2種類の場合には、この比であるN/M及び1のどちらかを選択できるようにする。切り替えは三種類以上でもよい。切り替えが三種類の場合には、切り替え分周比がNとMとLに対して、セレクタ11用にはN/LとM/Lと1を選択できるようにする。ただし、マスタクロックsclkの周波数が切り替わる前後で同期クロックgclkの周波数が変わらないように、乗算器5の乗数を切り替える必要がある。セレクタ11とセレクタ12は、切り替え信号生成手段10Dとしての切り替えタイミング生成器10が生成する切り替え信号cselによって同時に切り替わる。
【0041】
一方、補間器出力は2値化器8によって2値化情報が生成される。これを受けて同期判定器9は同期状態を示すLock信号を生成する。例えば、2値化器8は、補間器出力である振幅情報を入力し、ビタビ検出(復号)器を用いて入力データ列の時間遷移を得て、そこから0/1を判断する。例えば、同期判定器9は、入力信号中に一定間隔で埋め込まれている同期パタンの間隔に基づき、同期状態を判定する。
【0042】
また、2値化器8及び同期判定器9を使用せず、位相比較器3の出力でLock信号を生成してもよい。つまり、入力信号のSNRが高い場合、位相同期状態にある位相比較器3の出力信号はほぼ零が続き、位相非同期状態にある位相比較器3の出力信号は図13に示すように大きな振幅の信号が出力される。すなわち、位相比較器3の出力信号の振幅値を見ることにより、位相同期状態を判別することができる。
【0043】
同期判定器9から出力されたLock信号とデジタルループフィルタから出力された周波数値fq’とは、切り替えタイミング生成器10に入力される。切り替えタイミング生成器10は、高速な処理は不要であるためハードウェアで構成してもファームウェアで構成してもかまわない。
【0044】
また、デジタルPLL回路10Aへの入力信号は、光ディスクの再生信号でもよいし、ウォブル信号でもよい。ディスク装置用のPLL回路として用いる場合には、スピンドルの回転制御がCLVでもCAVでもかまわない。
【0045】
次に、図1における位相比較器3、デジタルループフィルタ4及び数値制御発振器6の各構成例について説明する。
【0046】
図2は、位相比較器3の構成を示している。位相比較器3は、補間器2から入力するデジタル信号列に基づいて極性の変化タイミングを検出し、そのタイミングのデジタル信号の振幅値から位相誤差を生成する。位相比較器3に入力されたデジタル信号は、絶対値算出器121にてその絶対値が演算される。ラッチ回路(遅延器)122は、クロックゲーティングセル7(図1)が出力する同期クロックgclkに基づいて動作しており、絶対値算出器121が出力する絶対値を、同期クロックgclkの1クロック分遅らせて出力する。
【0047】
比較器123は、絶対値算出器121から出力される絶対値|Xi|と、ラッチ回路122が出力する1クロック前の絶対値|Xi−1|とを比較する。セレクタ124には、絶対値算出器121が出力する絶対値|Xi|に乗算器125で「−1」をかけた値(−|Xi|)と、ラッチ回路122が出力する1クロック前の絶対値|Xi−1|とが入力される。セレクタ124が出力する値は、比較器123での比較結果に基づいて決定され、セレクタ124は、|Xi|>|Xi−1|のときは|Xi−1|を出力し、|Xi−1|>|Xi|のときは−|Xi|を出力する。
【0048】
一方、ラッチ回路128には、位相比較器3に入力されたデジタル信号のうちの符号を表すビットが入力される。ラッチ回路128は、同期クロックgclkに基づいて動作しており、入力された符号ビットを、1クロック分遅らせて出力する。排他的論理和126には、現在のデジタル信号の符号ビットと、ラッチ回路128を介して入力する1クロック前の符号ビットとが入力される。排他的論理和126は、現在の入力デジタル信号の符号と1クロック前の入力デジタル信号の符号との排他的論理和により、符号が反転する時点、すなわち入力信号のエッジを検出する。排他的論理和126の出力は、ラッチ回路129のイネーブル信号ENとして用いられ、ラッチ回路129は、イネーブル信号ENがHレベルとのとき、つまり入力信号のエッジのタイミングで、同期クロックgclkに従って、セレクタ124の出力をラッチする。
【0049】
セレクタ124は、現在の時点と1クロック前の時点で入力信号のサンプル値の振幅のうちの絶対値の小さいほうに対応したデータを出力しており、ラッチ回路129は、エッジタイミングでセレクタ124の出力をラッチするため、ラッチ回路129がラッチするデータは、エッジの前後の入力信号のサンプル値の振幅のうちの絶対値の小さいほうに対応したデータとなる。入力信号にエッジ以外のタイミングでは、入力デジタル信号に符号反転が生じないため、排他的論理和126が出力する信号(イネーブル信号EN)の信号レベルはLレベルであり、ラッチ回路129は、次のエッジでイネーブル信号ENがHレベルとなるまで、ラッチしたデータを保持する。位相比較器3は、ラッチ回路129の出力を、位相誤差として出力する。
【0050】
上記のように、エッジ以外のタイミングでラッチ回路129により位相誤差を保持するのは、光ディスクの再生信号には様々な周波数が混在しており、通常のPLL回路で位相同期をかけると、位相比較頻度によってPLLのループ特性が変化するためである。位相誤差を、ラッチ回路129にてホールドすることで、PLLのループ特性の変化を防ぐことができる。ただし、データ再生中に、ディフェクト等で入力信号が途絶えたときに、直前の位相誤差がそのまま長期間維持されると、VCO105の発振周波数が大きくずれ、入力信号が復帰した際に、同期に要する時間が長くなる可能性がある。これを防ぐために、カウンタ127を用いて、エッジが検出される間隔を計測し、比較器130にてエッジ間隔が所定のしきい値を超えたか否かを判定し、しきい値を超えたときには、ラッチ回路129にクリア信号を入力して、ラッチ回路129が保持するデータをクリアさせる。
【0051】
図13は、位相比較器3に2T長のマーク/スペースが連続した信号(11001100…)が入力されたときの出力波形を示している。入力信号における黒丸は、A/D変換のサンプリング点を表している。位相比較器3は、サンプリングされた入力信号列から、エッジ近傍の振幅値を符号補正して出力する。同図に示すように、位相差が−πまでくると+πに戻るように検出レンジは±πとなる。この構成の位相比較器3の位相差検出レンジは、±πとなるが、レンジを広げた位相周波数比較器構成にしてもよい。
【0052】
図3は、デジタルループフィルタ4の構成を示している。デジタルループフィルタ4は、加算器131と、クロック1周期分だけ出力を遅延する遅延器(ラッチ回路)132と、乗算器133とで構成される。z=exp(jωT)、Tはデジタル回路動作周期とすると、デジタルループフィルタ4の伝達関数F(z)は、下式で示すことができる。
F(z)={K2Z-1/(1−Z-1)}+K1Z-1/{1−(1−K1)Z-1}
上式において、第1項は積分器であり、第2項は1次のローパスフィルタとなる。これに、数値制御発振器6の積分特性が乗算されると、特定の開ループ特性となる。第2項は、1次ローパスフィルタではなく、単にK1としてもよいが、その場合には、高域のノイズ圧縮効果が得られなくなる。デジタルループフィルタ4は、デジタル回路であり、同期クロックgclkごとに動作するため、クロック周波数も周波数特性が依存時、クロック周波数が2倍になれば、開ループの周波数特性もω軸方向に2倍にシフトすることになる。
【0053】
図4は、数値制御発振器6の構成例を示している。加算器191は、乗算器5が出力するデジタル周波数値fqと、ラッチ回路193の出力とを加算して出力する。加算器191が出力するデータは、ラッチ回路193がNビットのバス幅で、デジタル周波数値fqがNビット以下のバス幅とすると、N+1ビットのバス幅となる。加算器191の出力は、モジュロ演算器192と、コンパレータ195とに入力される。モジュロ演算器192は、加算器191の出力を2Nで割った余りを出力する。ラッチ回路193は、マスタクロックsclkに同期して動作しており、モジュロ演算器192が出力する2Nで除算した余りを、1クロック分遅らせて出力する。数値制御発振器6は、ラッチ回路193が出力する値に、乗算器194によって固定係数Bを乗じたものを、位相補間情報として出力する。この補間位相情報Φは、のこぎり波状の信号となり、デジタル周波数値fqに逆比例してのこぎり波周期が変化する。
【0054】
一方、コンパレータ195は、加算器191の出力と2Nとを比較し、加算器191の出力が2N以上のとき、イネーブル信号enをHレベルとする。このイネーブル信号は、例えばチャネル周波数がマスタクロックsclkの周波数に対して90%のときには、Duty比は90%となる。クロックゲーティングセル7は、マスタクロックsclkと、コンパレータ195が出力するイネーブル信号enとを入力し、イネーブル信号enに基づいて、マスタクロックsclkのクロックパルスの出力制御を行う。より詳細には、クロックゲーティングセル7は、イネーブル信号enのHレベル期間はマスタクロックsclkのクロックパルスをそのまま出力し、イネーブル信号enのLレベル期間はマスタクロックsclkのクロックパルスの出力を行わない。クロックゲーティングセル7は、例えば、イネーブル信号enのDuty比が90%であれば、クロックパルスが10回中1回欠けたゲーティングクロックを生成し、これを同期クロックgclkとして出力する。
【0055】
なお、数値制御発振器6は、図1の構成ではクロックゲーティングセル7を介して同期クロックgclkを出力しているが、図4の構成のようにクロックゲーティングセル7を内蔵し、直接、同期クロックgclkを出力するようにしてもよい。
【0056】
次に、デジタルPLL回路10Aの動作を詳細に説明する。
【0057】
図1において、例えばN=2、M=1の場合、すなわち分周率を1から2へ切り替える場合を考える。マスタクロックsclkはデジタルPLL回路全体のマスタクロックであるので、その周波数を半分に落とすと同期クロックgclkの周波数も半分となってしまう。しかし、これと同時に、セレクタ11で数値制御発振器6の発振周波数の倍率を1から2に切り替えるため、同期クロックgclkは切り替え前後で同じ周波数を維持することが可能となる。この切り替え時の動作を図5に示している。図5において、cselは切り替え信号、fqは数値制御発振器6が入力する周波数値である。このとき、切り替え信号cselによる切り替え前後で、マスタクロックsclkの周波数が半分になっているにもかかわらず、同期クロックgclkの周波数は同じになる。
【0058】
図6は切り替え信号生成手段10D内の(N.M)=(2,1)時の状態遷移図を示しており、状態S0がN選択時、状態S1がM選択時に相当する。Lock信号が偽の場合には、同期が外れていることを意味しており入力信号のチャネル周波数がわからないため、マスタクロックsclkは最大周波数にする必要がある。このため、状態S0である場合でも強制的にS1に遷移する。一方、状態S0で同期状態の場合、徐々に周波数値fq’が上がってきてしきい値f0+Δ(Δ>0)を超えると、NからMへの切り替えが発生し状態S1に遷移する。一方、状態S1にある場合に、周波数値fq’が徐々に低下してしきい値f0−Δよりも小さくなると、MからNへの切り替えが発生し状態S0に遷移する。切り替えの方向によってしきい値を変えているのは、ヒステリシスを与えることによって、S0、S1間の連続的な切り替えが発生するのを防ぐためである。
【0059】
図7は、CLVスピンドル制御時に内周から外周にロングシークした状況下で、デジタルPLL回路10Aのマスタクロックsclkがどのように変化するかを示した図である。内周から外周へのシーク時点で、PLL同期が外れるため、マスタクロックsclkの周波数は高くなる。シーク後、スピンドルが静定する前にPLL同期が確立してデータ再生が可能となる。その後、スピンドル回転数は徐々に低下し、f0−Δよりも周波数が下がると、マスタクロックsclkの周波数は低い方向への切り替えが発生する。特許文献2のデジタルPLL回路における図15に比べると、高い周波数のマスタクロックsclkで動作しているのはシーク開始からスピンドルが静定するまでの期間だけなので、マスタクロックsclkの周波数に起因する消費電力を抑えられることがわかる。
【0060】
以上のデジタルPLL回路10Aの作用(効果をもたらすための手段の働き)をまとめると、次のとおりである。切り替え信号生成手段10Dは、同期判定器9が生成する同期状態信号とデジタルループフィルタ4が生成する周波数値fq‘をモニタしながら、マスタクロックsclkの周波数の切り替えタイミングを判断する。切り替えが発生する場合には、セレクタ12を例えばMからNに切り替えることで、マスタクロックsclkの周波数はM/N倍になる。デジタルPLL回路10Aは、マスタクロック同期の回路であるので、マスタクロックsclkの周波数がM/N倍になると、同期クロックgclkの周波数もM/N倍になってしまう。そこで、セレクタ11によってマスタクロックsclkの周波数の倍率を1倍からN/M倍に切り替えることで、数値制御発振器6の発振周波数を切り替え前と同じ値にする。
【0061】
[第二実施形態の概要]
図8には、本発明の第二実施形態であるデジタルPLL回路の構成例を示している。まず、第二実施形態の概要を説明する。なお、図8において、図1と同一部分には同一符号を付す。
【0062】
本実施形態のデジタルPLL回路20Aは、チャネルクロックと非同期で動作する非同期回路群としてのフィルタ15と、マスタクロックsclkの周波数が切り替わる前後でフィルタ15の遅延量を一定にする遅延補正手段20Bと、を更に備えている。遅延補正手段20Bは、例えば本実施形態では、FIFO(first-in first-out)16、セレクタ17等からなる。この構成により、デジタルPLL20Aへの入力―出力間の遅延量をチャネルクロック周期換算で一定にすることが可能であり、2値化情報からタイミングを制御する用途、例えば追記記録時の記録開始位置の高精度化が可能となる。
【0063】
[第二実施形態の詳細]
次に、デジタルPLL回路20Aの詳細について説明する。光ディスクの再生信号の入力の場合、DC変動、振幅変動、シンメトリずれ等を補正するフィルタ15を追加しておくことが重要である。このフィルタ15をデジタル回路で実現する場合、PLLループ内に配置すると遅延のためにPLL同期の安定性が損なわれる恐れがある。したがって、フィルタ15は、A/D変換器1と補間器2との間に配置することになる。
【0064】
A/D変換器1から補間器2までの非同期回路群の遅延段数をP、分周比N時のマスタクロックsclkの周期をTnとすると非同期回路群の遅延量Dnは次式で表せる。
Dn=P・Tn (1)
マスタクロックsclkの周波数が変わってもPは変わらないので、分周比をMにした場合の遅延量Dmはマスタクロックsclkの周期をTmとすると次式となる。
Dm=P・Tm (2)
【0065】
したがって、非同期回路群の内部遅延量が大きければ、切り替え前後で大きな位相ずれが発生することとなる。これを補正するために、式(1)と式(2)の差分に相当する遅延量を、遅延補正手段20Bを設けて補正する。遅延補正手段20Bは、例えばFIFO16とセレクタ17に示すようなもので実現し、切り替え信号cselのタイミングで切り替える。なお、FIFOとは、先入れ先出しのバッファ回路である。
【0066】
デジタルPLL回路20Aのその他の構成及び動作は、第一実施形態のデジタルPLL回路10A(図1)の構成及び動作と同様である。
【0067】
[その他]
以上、上記各実施形態を参照して本発明を説明したが、本発明は上記各実施形態に限定されるものではない。本発明の構成や詳細については、当業者が理解し得るさまざまな変更を加えることができる。また、本発明には、上記各実施形態の構成の一部又は全部を相互に適宜組み合わせたものも含まれる。また、本発明は次のように構成することもできる。
【0068】
(1)入力信号のチャネルクロックに非同期のマスタクロックで前記入力信号をA/D変換した情報に基づき、前記マスタクロックで動作する数値制御発振器によって前記入力信号の同期タイミングを生成するデジタルPLL回路において、前記数値制御発振器の入力周波数としきい値との大小関係及当該デジタルPLL回路の同期状態によって切り替えタイミング信号を生成するタイミング生成手段と、異なる周波数に切り替え可能なマスタクロック生成手段と、前記数値制御発振器の入力周波数値の倍率を切り替える倍率切り替え手段とを備え、前記マスタクロック生成手段は前記切り替えタイミング信号により前記マスタクロック周波数を切り替え、前記倍率切り替え手段は前記切り替えタイミング信号による切り替え前後で前記数値制御発振器の発振周波数が変化しないように前記倍率を切り替える、デジタルPLL回路。(2)前記チャネルクロックと非同期で動作する回路の遅延量が前記切り替えの前後で一定となるように遅延補正手段を設けた、上記(1)記載のデジタルPLL回路。(3)前記入力信号が光ディスクの再生信号である、上記(1)記載のデジタルPLL回路。(4)前記再生信号を2値化する手段と、前記2値化した情報列に基づき当該デジタルPLL回路の同期状態を判定する同期判定手段とを設け、前記数値制御発振器の入力周波数としきい値との大小関係及び前記同期判定の結果に基づき前記切り替えタイミングを生成する、上記(3)記載のデジタルPLL回路。(5)前記入力信号が光ディスクのウォブル信号である、上記(1)記載のデジタルPLL回路。
【産業上の利用可能性】
【0069】
本発明は、特にディスク状記録媒体上の記録されたデータから同期クロックを生成する広いキャプチャレンジを有するPLL回路に好適である。
【図面の簡単な説明】
【0070】
【図1】本発明の第一実施形態に係るデジタルPLL回路を示すブロック図である。
【図2】図1のデジタルPLL回路における位相比較器の構成例を示すブロック図である。
【図3】図1のデジタルPLL回路におけるデジタルループフィルタの構成例を示すブロック図である。
【図4】図1のデジタルPLL回路における数値制御発振器の構成例を示すブロック図である。
【図5】図1のデジタルPLL回路における、マスタクロック周波数の切り替わり前後の各種信号を示すタイムチャートである。
【図6】図1のデジタルPLL回路における、切り替えタイミング生成器内の状態遷移図である。
【図7】図1のデジタルPLL回路におけるPLL動作とマスタクロックの周波数との関係を示すグラフである
【図8】本発明の第二実施形態に係るデジタルPLL回路を示すブロック図である。
【図9】CLVスピンドル制御でロングシークを行った場合の線速度変化を示すグラフである。
【図10】[1]はキャプチャレンジの狭いPLL回路を用いた場合の再生不能期間を示すグラフである。[2]はキャプチャレンジの広いPLLを用いた場合の再生不能期間を示すグラフである。
【図11】特許文献1のPLL回路を示すブロック図である。
【図12】特許文献2のデジタルPLL回路を示すブロック図である。
【図13】図12のデジタルPLL回路における位相比較器の入出力関係を示すタイムチャートである。
【図14】図12のデジタルPLL回路における位相同期状態の各種タイミング信号を示すタイムチャートである。
【図15】図12のデジタルPLL回路におけるPLL動作とマスタクロックの周波数との関係を示すグラフである。
【符号の説明】
【0071】
10A デジタルPLL回路
10B マスタクロック切り替え手段
10C 倍率切り替え手段
10D 切り替え信号生成手段(マスタクロック切り替え手段)
10E マスタクロック生成手段(マスタクロック切り替え手段)
10F 同期判定手段(マスタクロック切り替え手段)
20A デジタルPLL回路
20B 遅延補正手段
fq 周波数値
csel 切り替え信号
sclk マスタクロック
gclk 同期クロック
1 A/D変換器
2 補間器
3 位相比較器
4 デジタルループフィルタ
5 乗算器(倍率切り替え手段)
6 数値制御発振器(NCO)
7 クロックゲーティングセル
8 2値化器(同期判定手段)
9 同期判定器(同期判定手段)
10 切り替えタイミング生成器(切り替え信号生成手段)
11 セレクタ(倍率切り替え手段)
12 セレクタ(マスタクロック生成手段)
13 発振器(マスタクロック生成手段)
14 分周器(マスタクロック生成手段)
15 フィルタ
16 FIFO(遅延補正手段)
17 セレクタ(遅延補正手段)
【特許請求の範囲】
【請求項1】
チャネル周波数が変化するアナログ信号をマスタクロックでデジタル信号に変換するA/D変換器と、前記マスタクロックで動作するとともに前記デジタル信号から得られた周波数値を入力して同期クロックを生成する数値制御発振器とを含むデジタルPLL回路において、
前記周波数値に応じて前記マスタクロックの周波数を切り替えるマスタクロック切り替え手段と、
前記周波数値に一定の倍率を乗じて前記数値制御発振器へ出力するとともに、前記マスタクロックの周波数が切り替わる前後で前記同期クロックの周波数が一定になるように前記倍率を切り替える倍率切り替え手段と、
を備えたことを特徴とするデジタルPLL回路。
【請求項2】
前記マスタクロック切り替え手段は、前記周波数値としきい値との大小関係に応じて、前記周波数値が高くなると前記マスタクロックの周波数を高く切り替え、前記周波数値が低くなると前記マスタクロックの周波数を低く切り替える
請求項1記載のデジタルPLL回路。
【請求項3】
前記マスタクロック切り替え手段は、前記周波数値が第一のしきい値以上になると前記マスタクロックの周波数を第一の周波数から第二の周波数に切り替え、前記周波数値が第二のしきい値以下になると前記マスタクロックの周波数を前記第二の周波数から前記第一の周波数に切り替え、
前記第一の周波数は前記第二の周波数よりも低く、前記第一のしきい値は前記第二のしきい値よりも高い、
請求項2記載のデジタルPLL回路。
【請求項4】
前記マスタクロック切り替え手段は、前記周波数値に応じて切り替え信号を生成する切り替え信号生成手段と、前記切り替え信号によって前記マスタクロックの周波数を切り替えるマスタクロック生成手段とを有する、
請求項3記載のデジタルPLL回路。
【請求項5】
前記マスタクロック切り替え手段は、当該デジタルPLL回路の同期状態を判定する同期判定手段を更に有し、前記周波数値が第一のしきい値以上になると又は前記同期判定手段によって前記同期状態が非同期であると判定されると、前記マスタクロックの周波数を第一の周波数から第二の周波数に切り替え、前記周波数値が第二のしきい値以下になると前記マスタクロックの周波数を前記第二の周波数から前記第一の周波数に切り替える、
請求項4記載のデジタルPLL回路。
【請求項6】
チャネルクロックと非同期で動作する非同期回路群と、
前記マスタクロックの周波数が切り替わる前後で前記非同期回路群の遅延量を一定にする遅延補正手段と、
を更に備えた請求項5記載のデジタルPLL回路。
【請求項7】
前記アナログ信号が光ディスクの再生信号である、
請求項1乃至6のいずれか一項に記載のデジタルPLL回路。
【請求項8】
前記アナログ信号が光ディスクのウォブル信号である、
請求項1乃至6のいずれか一項に記載のデジタルPLL回路。
【請求項9】
チャネル周波数が変化するアナログ信号をマスタクロックでデジタル信号に変換し、このデジタル信号から周波数値を得て、前記マスタクロックで動作する数値制御発振器によって前記周波数値から同期クロックを生成するデジタルPLL動作方法において、
前記周波数値に応じて前記マスタクロックの周波数を切り替えるとともに、前記マスタクロックの周波数が切り替わる前後で前記同期クロックの周波数が一定になるように、前記周波数値に乗ずる倍率を切り替える、
ことを特徴とするデジタルPLL動作方法。
【請求項10】
前記マスタクロックを切り替える際に、前記周波数値としきい値との大小関係に応じて、前記周波数値が高くなると前記マスタクロックの周波数を高く切り替え、前記周波数値が低くなると前記マスタクロックの周波数を低く切り替える、
請求項9記載のデジタルPLL動作方法。
【請求項11】
前記マスタクロックを切り替える際に、前記周波数値が第一のしきい値以上になると前記マスタクロックの周波数を第一の周波数から第二の周波数に切り替え、前記周波数値が第二のしきい値以下になると前記マスタクロックの周波数を前記第二の周波数から前記第一の周波数に切り替え、前記第一の周波数は前記第二の周波数よりも低く、前記第一のしきい値は前記第二のしきい値よりも高い、
請求項10記載のデジタルPLL動作方法。
【請求項12】
前記マスタクロックを切り替える際に、当該デジタルPLL動作の同期状態を判定し、前記周波数値が第一のしきい値以上になると又は前記同期状態が非同期であると判定されると、前記マスタクロックの周波数を第一の周波数から第二の周波数に切り替え、前記周波数値が第二のしきい値以下になると前記マスタクロックの周波数を前記第二の周波数から前記第一の周波数に切り替える、
請求項11記載のデジタルPLL動作方法。
【請求項1】
チャネル周波数が変化するアナログ信号をマスタクロックでデジタル信号に変換するA/D変換器と、前記マスタクロックで動作するとともに前記デジタル信号から得られた周波数値を入力して同期クロックを生成する数値制御発振器とを含むデジタルPLL回路において、
前記周波数値に応じて前記マスタクロックの周波数を切り替えるマスタクロック切り替え手段と、
前記周波数値に一定の倍率を乗じて前記数値制御発振器へ出力するとともに、前記マスタクロックの周波数が切り替わる前後で前記同期クロックの周波数が一定になるように前記倍率を切り替える倍率切り替え手段と、
を備えたことを特徴とするデジタルPLL回路。
【請求項2】
前記マスタクロック切り替え手段は、前記周波数値としきい値との大小関係に応じて、前記周波数値が高くなると前記マスタクロックの周波数を高く切り替え、前記周波数値が低くなると前記マスタクロックの周波数を低く切り替える
請求項1記載のデジタルPLL回路。
【請求項3】
前記マスタクロック切り替え手段は、前記周波数値が第一のしきい値以上になると前記マスタクロックの周波数を第一の周波数から第二の周波数に切り替え、前記周波数値が第二のしきい値以下になると前記マスタクロックの周波数を前記第二の周波数から前記第一の周波数に切り替え、
前記第一の周波数は前記第二の周波数よりも低く、前記第一のしきい値は前記第二のしきい値よりも高い、
請求項2記載のデジタルPLL回路。
【請求項4】
前記マスタクロック切り替え手段は、前記周波数値に応じて切り替え信号を生成する切り替え信号生成手段と、前記切り替え信号によって前記マスタクロックの周波数を切り替えるマスタクロック生成手段とを有する、
請求項3記載のデジタルPLL回路。
【請求項5】
前記マスタクロック切り替え手段は、当該デジタルPLL回路の同期状態を判定する同期判定手段を更に有し、前記周波数値が第一のしきい値以上になると又は前記同期判定手段によって前記同期状態が非同期であると判定されると、前記マスタクロックの周波数を第一の周波数から第二の周波数に切り替え、前記周波数値が第二のしきい値以下になると前記マスタクロックの周波数を前記第二の周波数から前記第一の周波数に切り替える、
請求項4記載のデジタルPLL回路。
【請求項6】
チャネルクロックと非同期で動作する非同期回路群と、
前記マスタクロックの周波数が切り替わる前後で前記非同期回路群の遅延量を一定にする遅延補正手段と、
を更に備えた請求項5記載のデジタルPLL回路。
【請求項7】
前記アナログ信号が光ディスクの再生信号である、
請求項1乃至6のいずれか一項に記載のデジタルPLL回路。
【請求項8】
前記アナログ信号が光ディスクのウォブル信号である、
請求項1乃至6のいずれか一項に記載のデジタルPLL回路。
【請求項9】
チャネル周波数が変化するアナログ信号をマスタクロックでデジタル信号に変換し、このデジタル信号から周波数値を得て、前記マスタクロックで動作する数値制御発振器によって前記周波数値から同期クロックを生成するデジタルPLL動作方法において、
前記周波数値に応じて前記マスタクロックの周波数を切り替えるとともに、前記マスタクロックの周波数が切り替わる前後で前記同期クロックの周波数が一定になるように、前記周波数値に乗ずる倍率を切り替える、
ことを特徴とするデジタルPLL動作方法。
【請求項10】
前記マスタクロックを切り替える際に、前記周波数値としきい値との大小関係に応じて、前記周波数値が高くなると前記マスタクロックの周波数を高く切り替え、前記周波数値が低くなると前記マスタクロックの周波数を低く切り替える、
請求項9記載のデジタルPLL動作方法。
【請求項11】
前記マスタクロックを切り替える際に、前記周波数値が第一のしきい値以上になると前記マスタクロックの周波数を第一の周波数から第二の周波数に切り替え、前記周波数値が第二のしきい値以下になると前記マスタクロックの周波数を前記第二の周波数から前記第一の周波数に切り替え、前記第一の周波数は前記第二の周波数よりも低く、前記第一のしきい値は前記第二のしきい値よりも高い、
請求項10記載のデジタルPLL動作方法。
【請求項12】
前記マスタクロックを切り替える際に、当該デジタルPLL動作の同期状態を判定し、前記周波数値が第一のしきい値以上になると又は前記同期状態が非同期であると判定されると、前記マスタクロックの周波数を第一の周波数から第二の周波数に切り替え、前記周波数値が第二のしきい値以下になると前記マスタクロックの周波数を前記第二の周波数から前記第一の周波数に切り替える、
請求項11記載のデジタルPLL動作方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2010−154083(P2010−154083A)
【公開日】平成22年7月8日(2010.7.8)
【国際特許分類】
【出願番号】特願2008−328288(P2008−328288)
【出願日】平成20年12月24日(2008.12.24)
【出願人】(000004237)日本電気株式会社 (19,353)
【Fターム(参考)】
【公開日】平成22年7月8日(2010.7.8)
【国際特許分類】
【出願日】平成20年12月24日(2008.12.24)
【出願人】(000004237)日本電気株式会社 (19,353)
【Fターム(参考)】
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