ラッチ回路、ＣＤＲ回路、および受信装置
【課題】 消費電力を抑えた受信回路を提供する。
【解決手段】 本発明では、差動信号を差動増幅させる際に、差動入力によって発生する電流を対となる差動出力により遮断することで差動信号をラッチする回路を提供する。該ラッチ回路の適用により、受信信号の差動信号電圧差が小さい場合でも伝送データを受信できる為、増幅用アンプの削減が可能となり、受信装置の消費電力の低減を図ることができる。
【解決手段】 本発明では、差動信号を差動増幅させる際に、差動入力によって発生する電流を対となる差動出力により遮断することで差動信号をラッチする回路を提供する。該ラッチ回路の適用により、受信信号の差動信号電圧差が小さい場合でも伝送データを受信できる為、増幅用アンプの削減が可能となり、受信装置の消費電力の低減を図ることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は受信装置に利用して有効な技術に関するものであり、特に、ラッチ回路、ＣＤＲ回路、およびこれら回路を備えた受信装置に関する。
【背景技術】
【０００２】
近年、装置間の高速データ転送にシリアル転送方式を採用しているものが多い。クロックに同期させたデータを伝送路により転送し、受信装置側で受信データからクロックを抽出し、受信データを復元する方法が一般的に用いられる。受信データからクロックを抽出する機能を実現する回路はＣＤＲ（Ｃｌｏｃｋ ａｎｄ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路と呼ばれる。伝送レートが高いデータは、ＣＤＲ回路に入力される前に波形等価技術を用いて波形整形されＣＤＲ回路に転送される。波形等価技術には、主にピーキングアンプによるものとサンプリングされたデータをフィードバックさせるディシジョンフィードバックイコライザ（ＤＦＥ）がある。通常、ＤＦＥにはサンプリングされたデータを前段のアンプ部にフィードバックさせる方法が使用される（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−３４１５８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
伝送路を通る伝送レートの高いデータは、伝送路が持つ周波数特性により減衰及び位相シフトする為、受信装置のレシーバ回路ではこの減衰及び位相シフトが補正される。レシーバ回路では、主に増幅用アンプの多段接続による波形等価処理により減衰及び位相シフトに対する補正が行われるが、増幅用アンプの多段接続は受信装置の消費電力の増大を招く。
【０００５】
本願発明は、消費電力を抑えた受信装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明では、差動信号を差動増幅させる際に、差動入力によって発生する電流を対となる差動出力により遮断することで差動信号をラッチする回路を提供する。
【発明の効果】
【０００７】
上述のラッチ回路の適用により、受信信号の差動信号電圧差が小さい場合でも伝送されたデータを受信できる為、増幅用アンプの削減が可能となり、受信装置の消費電力の低減を図ることができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施例１における受信装置の全体構成を示すブロック図。
【図２】本発明の実施例１にかかるクロスカップルドラッチ（ＣＣＬ）回路の構成を示す回路図。
【図３】本発明の実施例１にかかるＣＣＬ回路の動作波形を示した図。
【図４】本発明の実施例２における受信装置の全体構成を示すブロック図。
【発明を実施するための形態】
【０００９】
以下、本発明を実施例に基づいて詳細に説明する。
【実施例１】
【００１０】
本実施例では、受信装置のＣＤＲ回路における受信データと受信データから抽出したクロック（再生クロック）との位相比較に本発明を適用する例を示す。図１に本実施例の送受信システム１００および受信回路１０１を示す。
【００１１】
受信回路１０１は、送信回路１０２のドライバ回路１０３から出力され、伝送路１０４を介して入力されるシリアル伝送信号の差動信号が入力されるレシーバ回路１０５と、レシーバ回路１０５の出力が入力されるＣＤＲ回路１０６とを備える。ＣＤＲ回路１０６は、レシーバ回路１０５の出力が入力される位相比較器１０７と、位相比較器１０７からのアップ信号およびダウン信号が入力される平均化回路１０８と、平均化回路１０８の出力が入力されるポインタ回路１０９と、ポインタ回路１０９の出力が入力されるインタポレータ１１０とを備える。インタポレータ１１０の出力は位相比較器１０７に入力される。
【００１２】
ＣＤＲ回路１０６は、後述するフィードバック入力を有するクロスカップルドラッチ（ＣＣＬ）回路１１１〜１１４と、フリップフロップやバッファ等の遅延素子１１５〜１１８と、位相判定論理部１１９とを備える。ＣＣＬ回路１１１〜１１４にはレシーバ回路１０５の出力差動信号が入力される。ＣＣＬ回路１１１および１１２の出力は位相判定論理部１１９に入力される。ＣＣＬ回路１１３の差動出力は、それぞれ遅延素子１１５と１１６に入力される。ＣＣＬ回路１１４の差動出力は、それぞれ遅延素子１１７と１１８に入力される。遅延素子１１５および１１６の出力は、ＣＣＬ回路１１４のフィードバック入力と位相判定論理部１１９とに入力される。遅延素子１１７および１１８の出力は、ＣＣＬ回路１１３のフィードバック入力と位相判定論理部１１９とに入力される。
【００１３】
本実施例のＣＤＲ回路１０６は、受信データのエッジ付近をラッチするためにＣＣＬ回路１１１と１１２とを有し、受信データの中央付近をラッチするためにＣＣＬ回路１１３と１１４とを有する。エッジ付近用と中央付近用でそれぞれ２つずつのＣＣＬ回路を有するのは、本実施例のＣＤＲ回路１０６がハーフレートにて動作するＣＤＲ回路であり、表データをＣＣＬ回路１１１および１１３で、裏データをＣＣＬ回路１１２および１１４でラッチするためである。また、本実施例のＣＤＲ回路１０６は、ハーフレートにて動作するＣＤＲ回路であり、かつ、表データと裏データを受信するＣＣＬ回路１１３および１１４の出力を、遅延素子１１５〜１１８を介して相互にフィードバック入力へ接続しているので、１シンボル前のデータを現時刻へ反映させる１タップのディシジョンフィードバックイコライザ（ＤＦＥ）処理を行う。このＤＦＥ処理により、後述のように特定のデータパターンに対する最小入力振幅を調整し、ＣＤＲ回路の受信性能を向上させている。具体的には、受信データが高電位（ハイ）または低電位（ロー）で連続した後にハイからローまたはローからハイに切り替わったときには受信できる振幅が小さくなってしまうので、最小入力振幅を小さくする調整を行う。なお、ＣＣＬ回路１１１および１１２は、後述するＣＣＬ回路１１１および１１２のフィードバック機能をオフの状態にしている。
【００１４】
位相判定論理部１１９は、ＣＣＬ回路１１１、１１２、遅延素子１１５〜１１８の出力信号間で排他的論理和を算出することで、受信データと再生クロック１２０および１２１との位相差を検出し、位相制御信号、すなわち位相進み（ダウン信号）・位相遅れ（アップ信号）を出力する。ダウン信号は、ＣＣＬ回路１１１の出力とＣＣＬ回路１１３の出力の排他的論理和、及びＣＣＬ回路１１２の出力とＣＣＬ回路１１４の出力の排他的論理和で生成される。アップ信号は、ＣＣＬ回路１１２の出力とＣＣＬ回路１１３の出力の排他的論理和、およびＣＣＬ回路１１１の出力と１１４の出力の排他的論理和で生成される。各排他的論理和を生成する際に適切な論理算出タイミングとなるようフリップフロップ回路等でタイミング調整を行う。以上のようにして、受信データの表と裏のエッジ付近、表と裏の中央付近の４点での検出により、位相進み（ダウン信号）・位相遅れ（アップ信号）を出力する。
【００１５】
平均化回路１０８は、位相比較器１０７の出力信号を平均化する。ポインタ回路１０９は、平均化回路１０８の出力信号に基づいて再生クロック１２０および１２１の位相を制御する。インタポレータ回路１１０は、ポインタ回路１０９からの出力信号により指定された位相の再生クロック１２０および１２１を生成する機能を有する。なお、再生クロック１２０と１２１とは互いに位相が９０度ずれたクロックである。すなわち、再生クロック１２１は再生クロック１２０に対して９０度位相が遅れている。
【００１６】
図２にＣＣＬ回路１１１〜１１４に用いられる回路の例として、ＣＣＬ回路２００を示す。ＣＣＬ回路２００は、ソースがグラウンドに接続され、クロックがゲートに入力される第１のＭＯＳトランジスタ２０１と、ソースが第１のＭＯＳトランジスタ２０１のドレインに接続されている第２のＭＯＳトランジスタ２０２と、ソースが第１のＭＯＳトランジスタ２０１のドレインに接続されている第３のＭＯＳトランジスタ２０３と、ソースが第２のＭＯＳトランジスタ２０２のドレインに接続され、ドレインが第１の抵抗２０６を介して電源２０８に接続されている第４のＭＯＳトランジスタ２０４と、ソースが第３のＭＯＳトランジスタ２０３のドレインに接続され、ドレインが第２の抵抗２０７を介して電源２０８に接続されている第５のＭＯＳトランジスタ２０５とを備える。第４のＭＯＳトランジスタ２０４のドレインが第３のＭＯＳトランジスタ２０３のゲートに接続され、第５のＭＯＳトランジスタ２０５のドレインが前記第２のＭＯＳトランジスタ２０２のゲートに接続されている。本実施例においては、第１のＭＯＳトランジスタ２０１のゲートに入力されるクロックは、再生クロック１２０または１２１である。なお、ＭＯＳトランジスタ２０１〜２０５はＮ型ＭＯＳトランジスタである。
【００１７】
ＣＣＬ回路２００は、第４のＭＯＳトランジスタ２０４のゲートを第１の入力（ＤＩＮ＿Ｐ）とし、第５のＭＯＳトランジスタ２０５のゲートを第２の入力とし（ＤＩＮ＿Ｎ）、第４のＭＯＳトランジスタ２０４のドレインを第１の出力（ＦＢ＿Ｐ）とし、第５のＭＯＳトランジスタ２０５のドレインを第２の出力（ＦＢ＿Ｎ）とするラッチ回路を一部に構成している。さらにＣＣＬ回路２００は第１の出力（ＦＢ＿Ｐ）が入力される第１のインバータ回路２０９と、第２の出力（ＦＢ＿Ｎ）が入力される第２のインバータ回路２１０とを備えており、第１のインバータ回路２０９の出力（ＯＵＴ＿Ｐ）と第２のインバータ回路２１０の出力（ＯＵＴ＿Ｎ）とがＣＣＬ回路２００の出力となっている。第１の入力（ＤＩＮ＿Ｐ）と第２の入力（ＤＩＮ＿Ｎ）とはＣＣＬ回路２００の入力でもあり、レシーバ回路１０５の出力である伝送データの差動信号が入力される。
【００１８】
ＣＣＬ回路２００のラッチ回路を構成する部分は、第１のＭＯＳトランジスタ２０１を有しクロックに応じて回路の電流のオンオフを制御するクロック入力部２１１と、第２のＭＯＳトランジスタ２０２および第３のＭＯＳトランジスタ２０３を有し出力に応じて回路の電流を制限する電流制御部２１２と、第４のＭＯＳトランジスタ２０４および第５のＭＯＳトランジスタ２０５を有する伝送データ入力部２１３と、第１の抵抗２０６および第２の抵抗２０７を有する抵抗部２１４とを含む。以下に、ＣＣＬ回路２００のラッチ回路としての動作を説明する。
【００１９】
ＣＣＬ回路２００の動作波形３００を図３に示す。動作波形３００には、クロックの波形３０１と、第１の入力（ＤＩＮ＿Ｐ）への入力波形３０３と、第２の入力（ＤＩＮ＿Ｎ）への入力波形３０２と、第１の出力（ＦＢ＿Ｐ）からの出力波形３０４と、第２の出力（ＦＢ＿Ｎ）からの出力波形３０５と、第１のインバータ回路２０９の出力（ＯＵＴ＿Ｐ）からの出力波形３０６と、第２のインバータ回路２１０の出力（ＯＵＴ＿Ｎ）からの出力波形を模式的に示した。
【００２０】
クロックが立ち上がった際には、クロック入力部２１１の第１のＭＯＳトランジスタ２０１がオン状態となる。すると、カスコード接続されている各ＭＯＳトランジスタのドレイン／ソース端の電位が下がり始め、第１の入力（ＤＩＮ＿Ｐ）および第２の入力（ＤＩＮ＿Ｎ）へ入力される伝送データの差動電圧差に依存して、第１および第２の入力を構成している伝送データ入力部２１３の第４のＭＯＳトランジスタ２０４と第５のＭＯＳトランジスタ２０５のどちらかが先にスイッチしオン状態となる。オン状態となった方の伝送データ入力部２１３のＭＯＳトランジスタのドレイン電圧、すなわち第１の出力（ＦＢ＿Ｐ）または第２の出力（ＦＢ＿Ｎ）の内オン状態となった方の出力は急速にグラウンド方向へ引っ張られると同時に、電流制御部２１２の第２のＭＯＳトランジスタ２０２または第３のＭＯＳトランジスタ２０３の内、オン状態となった方のＭＯＳトランジスタのドレインにゲートが接続されている方のＭＯＳトランジスタがオフ状態となる。電流制御部２１２の第２のＭＯＳトランジスタ２０２または第３のＭＯＳトランジスタ２０３の内、オフ状態となったＭＯＳトランジスタのドレインと接続されている伝送データ入力部２１３のＭＯＳトランジスタのドレインの電圧は、電源２０８の電源電圧（ＶＤＤ）方向に引っ張られる。したがって、第１の入力（ＤＩＮ_＿Ｐ）のほうが第２の入力（ＤＩＮ＿Ｎ）よりも入力の電位が高い場合には第２の出力（ＦＢ＿Ｎ））が高電位で第１の出力（ＦＢ＿Ｐ）が低電位に、第２の入力（ＤＩＮ_＿Ｎ）のほうが第１の入力（ＤＩＮ＿Ｐ）よりも入力の電位が高い場合には第１の出力（ＦＢ＿Ｐ）が高電位で第２の出力（ＦＢ＿Ｎ）が低電位に、それぞれラッチされる。
【００２１】
したがって、第１の入力（ＤＩＮ＿Ｐ）と第２の入力（ＤＩＮ＿Ｎ）から微小な電圧差の差動信号が入力される場合であってもラッチすることができ、第１の出力（ＦＢ＿Ｐ）と第２の出力（ＦＢ＿Ｎ）から信号が取り出される。すなわち、ＣＣＬ回路２００はセンスアンプ型のラッチ回路を構成している。このように、差動信号を差動増幅させる際に、差動入力によって回路に発生する電流を対となる差動出力により遮断することで差動信号をラッチすることにより、シンプルな構成で、微小な電圧差の差動信号であっても感度良く検出することが可能となる。
【００２２】
したがって、ＣＤＲ回路１０６のＣＣＬ回路１１１〜１１４にＣＣＬ回路２００を適用することで、ＣＤＲ回路１０６が感度良く伝送データを検出することができる。具体的には、伝送データすなわち受信データと再生クロックの位相調整のための位相比較がＣＣＬ回路１１１〜１１４により感度良く行えるので、伝送路により減衰及び位相シフトした信号からでもＣＤＲ回路１０６は感度良く伝送データを検出することができる。さらには、ＣＤＲ回路１０６が感度良く伝送データを検出できるので、ＣＤＲ回路１０６の前段のレシーバ回路１０５の増幅アンプを削減することが可能となり、受信回路１０１の消費電力を削減することが可能となる。
【００２３】
以下、ＣＣＬ回路２００のフィードバック入力について説明する。ＣＣＬ回路２００は、フィードバック入力部２１５および２１６を備える。フィードバック入力部２１５は第１の抵抗２０６に、フィードバック入力部２１６は第２の抵抗２０７にそれぞれ並列に接続されている。
【００２４】
フィードバック入力部２１５には、ドレインが伝送データ入力部２１３の第４のＭＯＳトランジスタ２０４のドレインに接続されソースが電源２０８に接続されている第６のＭＯＳトランジスタ２１７を備えている。第６のＭＯＳトランジスタ２１７のゲートに図１に示したフィードバック信号（Ｃ＿Ｐ)が入力される。
【００２５】
フィードバック入力部２１６には、ドレインが伝送データ入力部２１３の第５のＭＯＳトランジスタ２０５のドレインに接続されソースが電源２０８に接続されている第７のＭＯＳトランジスタ２１８を備えている。第７のＭＯＳトランジスタ２１８のゲートに図１のフィードバック信号（Ｃ＿Ｎ)が入力される。
【００２６】
図２では、第６のＭＯＳトランジスタ２１７に並列にさらにＭＯＳトランジスタ２１９他を、第７のＭＯＳトランジスタ２１８に並列にさらにＭＯＳトランジスタ２２０他を接続した例を示したが、ＣＣＬ回路２００は少なくとも第６のＭＯＳトランジスタ２１７と、第７のＭＯＳトランジスタ２１８を備えればよい。並列接続の数によって、ＣＣＬ回路２００のフィードバック入力に対する応答性能の調節を行うことができる。なお、ＭＯＳトランジスタ２１７〜２２０はＰ型ＭＯＳトランジスタである。
【００２７】
フィードバック入力部２１５および２１６は、その動作により伝送データ入力部２１３に接続された抵抗部２１４の抵抗値を下げたのと同じ状態を作る機能を実現する。例えば、１タップＤＦＥシステムでＣＣＬ回路２００を使用する場合、具体的には図１のＣＣＬ回路１１３および１１４の場合、１シンボル前の伝送信号に依存してフィードバック入力部２１５および２１６を構成しているＭＯＳトランジスタをオンまたはオフすることで抵抗部２１４の抵抗値を変化させる。フィードバック入力Ｃ＿ＰおよびＣ＿Ｎにより、フィードバック入力部２１５および２１６のＭＯＳトランジスタをオンまたはオフすることで、伝送データ入力部２１３の第４のＭＯＳトランジスタ２０４と第５のＭＯＳトランジスタ２０５を流れる電流値に差分を発生させることで、伝送データ入力部２１３の第４のＭＯＳトランジスタ２０４と第５のＭＯＳトランジスタ２０５のスイッチするタイミングを変更することが可能となる。
【００２８】
例えば、１シンボル前の第１の入力（ＤＩＮ＿Ｐ）への伝送信号が低電位（ロー）の場合、現時刻の高電位（ハイ）を受信しやすくする為に第５のＭＯＳトランジスタ２０５に接続されているドレイン側抵抗値を小さくする。そうすることでハイ信号が第１の入力（ＤＩＮ＿Ｐ）すなわち第４のＭＯＳトランジスタ２０４のゲートに入力され、かつ、ロー信号が第２の入力（ＤＩＮ＿Ｎ）すなわち第５のＭＯＳトランジスタ２０５に入力された際に、第４のＭＯＳトランジスタ２０４がオン状態にスイッチし易くなる。一方、１シンボル前の第１の入力（ＤＩＮ＿Ｐ）への伝送信号がハイの場合、現時刻のローを受信しやすくする為に第４のＭＯＳトランジスタ２０４に接続されているドレイン側抵抗値を小さくする。そうすることでロー信号が第１の入力（ＤＩＮ＿Ｐ）すなわち第４のＭＯＳトランジスタ２０４のゲートに入力され、かつ、ハイ信号が第２の入力（ＤＩＮ＿Ｎ）すなわち第５のＭＯＳトランジスタ２０５のゲートに入力された際に、第５のＭＯＳトランジスタ２０５がオン状態にスイッチし易くなる。つまり、ＣＣＬ回路２００は、伝送データパターンに依存して抵抗部２１４とフィードバック入力部２１５および２１６との合成抵抗の抵抗値を変化させ、特定のデータパターンに対する最小入力振幅を調整することができる。
【００２９】
抵抗部２１４とフィードバック入力部２１５および２１６との合成抵抗の抵抗値を伝送データに依存して切り替えることで、伝送路１０４にて減衰及び位相シフトした伝送データであっても受信装置１０１が安定して伝送データを受信することができる。また、ＤＦＥシステム用のフィードバックパスは位相比較器１０７内、特にＣＣＬ回路１１３および１１４近くで構成される為、他の部分、例えば前段のレシーバ回路１０５へのフィードバックパスを設ける場合に比べて、ループの長さが極めて短くなり、ＣＤＲ回路１０６および受信回路１０１では高速な処理が可能となる。
【実施例２】
【００３０】
本実施例では、図２に示したＣＣＬ回路２００を伝送データの状態を観測するアイモニタ回路に使用した例を示す。本アイモニタ回路は、位相方向および電圧方向にオフセットをかけて伝送データを調べることで、伝送データのアイ開口状態を計測する。
【００３１】
図４に、図２に示したＣＣＬ回路２００をアイモニタに用いた伝送システム４００および受信装置４０１の実施例を示す。図４の受信装置４０１は、送信回路４０２のドライバ回路４０３から出力され、伝送路４０４を介して入力されるシリアル伝送信号の差動信号が入力されるレシーバ回路４０５と、レシーバ回路４０５の出力が入力されるＣＤＲ回路４０６と、レシーバ回路４０５の出力が入力されるアイモニタ回路４０７とを備える。
【００３２】
ＣＤＲ回路４０６は、位相比較器４０８と、平均化回路４０９と、ポインタ回路４１０と、インタポレータ回路４１１とを備える。位相比較器４０８と、平均化回路４０９と、ポインタ回路４１０と、インタポレータ回路４１１は、ＣＤＲ回路４０６の受信データと再生クロックの位相調整回路の部分を構成している。
【００３３】
アイモニタ回路４０７は、位相オフセット回路４１２と、インタポレータ回路４１３と、位相比較器４１４と、オフセットキャンセル回路４１５と、更新制御回路４１６と、フィードバック入力を有するクロスカップルドラッチ（ＣＣＬ）回路４１７と、アイモニタ用論理回路４１８と、電圧オフセット制御回路４１９とを備える。ＣＣＬ回路４１７には、ＣＣＬ回路２００を適用する。
【００３４】
アイモニタ回路４０７の電圧オフセットは、ＣＣＬ回路４１７と、アイモニタ用論理回路４１８と、電圧オフセット制御回路４１９で実現される。ＣＣＬ回路４１７は図２の構成と同じであり、フィードバック入力部２１５および２１６は電圧オフセット制御回路４１９にて制御される。
【００３５】
外部から電圧オフセット制御回路４１９に電圧オフセット設定入力がなされ電圧オフセットが設定されると、電圧オフセット制御回路４１９にてＣＣＬ回路４１７のフィードバック入力部２１５および２１６のＭＯＳトランジスタのオン／オフが決定される。
【００３６】
ＣＣＬ回路４１７は、レシーバ回路４０５からの伝送データとは無関係にフィードバック入力部２１５および２１６のＭＯＳトランジスタのオン／オフが設定される為、伝送データのパターンによってはＣＣＬ回路４１７の最小入力振幅が大きくなる、すなわちラッチし難くなる。例えば、ローからハイへ遷移する伝送データを調べる場合、伝送データ入力部２１３の第４のＭＯＳトランジスタ２０４上部の抵抗値を小さくする、すなわち第１の抵抗２０６とフィードバック入力部２１５の合成抵抗値を小さくする。第１の抵抗２０６とフィードバック入力部２１５の合成抵抗値を小さくすることで、ローからハイへ遷移するデータを受信し難くなる。つまり、ローからハイへ遷移する伝送データに対する最小入力振幅が大きくなる。一方、ハイからローへ遷移する伝送データを調べる場合、伝送データ入力部２１３の第５のＭＯＳトランジスタ２０５上部の抵抗値を小さくする、すなわち第２の抵抗２０７とフィードバック入力部２１６の合成抵抗値を小さくする。第２の抵抗２０７とフィードバック入力部２１６の合成抵抗値を小さくすることで、ハイからローへ遷移するデータを受信し難くなる。つまり、ハイからローへ遷移する伝送データに対する最小入力振幅が大きくなる。アイモニタ回路４０７は、これらデータパターンに依存した最小入力振幅の変化を使い分けることで、電圧オフセット機能を実現している。
【００３７】
アイモニタ回路４０７は、外部から電圧オフセット制御回路４１９経由で制御された電圧オフセットをかけて受信した伝送データと、位相比較器４０８にて受信した電圧オフセットがかけられていない受信データとを、アイモニタ用論理回路４１８にて処理することで、伝送データの波形状態を計測する。このアイモニタ用論理回路４１８の出力信号をソフトウェア等で処理することで、伝送データの波形状態を２次元平面等にプロットすることができる。
【００３８】
アイモニタ回路４０７の位相オフセットは、ＣＤＲ回路４０６の位相比較器４０８と、平均化回路４０９と、ポインタ回路４１０と、インタポレータ回路４１１と、位相オフセット回路４１２と、インタポレータ回路４１３とで実現される。ＣＤＲ回路４０６の位相調整回路部分にて伝送データと再生クロック（Ｉ＿ＣＬＫとＱ＿ＣＬＫ）の位相を調整し、その再生クロックの位相に外部から位相オフセットを位相オフセット回路４１２にて加えることで、伝送データにロックした再生クロックに対して、任意の位相オフセットを持ったオフセットクロックを生成できる。
【００３９】
本実施例はハーフレートにて動作するアイモニタ回路である為、再生クロックと外部から位相オフセットをかけていないオフセットクロック間に位相差があると正確なアイパターンの計測ができなくなる。ＣＤＲ回路４０６にて生成される再生クロックと外部から位相オフセットをかけていない状態のオフセットクロック間の位相差をキャンセルする為に、位相比較器４１４と、オフセットキャンセル回路４１５と、更新制御回路４１６とを備える回路が使用される。
【００４０】
位相比較器４１４は再生クロックとオフセットクロック間の位相差を検出する。この位相差情報をオフセットキャンセル回路４１５にて平均化及びオフセット量算出処理を行い、更新制御回路４１６にてオフセットクロックにオフセットキャンセル情報を更新するタイミングを制御する。再生クロックと位相オフセットをかけていないオフセットクロック間の位相差をキャンセルすることで、伝送データに追従している再生クロックに対して、正しいオフセット量が設定でき、正確な伝送データのアイパターンの計測が可能となる。
【００４１】
本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で変更が可能である。
【符号の説明】
【００４２】
１００…送受信システム、１０１…受信回路１０１、１０２…送信回路、１０３…ドライバ回路、１０４…伝送路１０４、１０５…レシーバ回路、１０６…ＣＤＲ回路、１０７…位相比較器、１０８…平均化回路、１０９…ポインタ回路、１１０…インタポレータ、１１１〜１１４…フィードバック入力を有するクロスカップルドラッチ（ＣＣＬ）回路、１１５〜１１８…遅延素子、１１９…位相判定論理部、２００…ＣＣＬ回路、２０１…第１のＭＯＳトランジスタ、２０２…第２のＭＯＳトランジスタ、２０３…第３のＭＯＳトランジスタ、２０４…第４のＭＯＳトランジスタ、２０５…第５のＭＯＳトランジスタ、２０６…第１の抵抗、２０７…第２の抵抗、２０８…電源、２０９…第１のインバータ回路、２１０…第２のインバータ回路。
【技術分野】
【０００１】
本発明は受信装置に利用して有効な技術に関するものであり、特に、ラッチ回路、ＣＤＲ回路、およびこれら回路を備えた受信装置に関する。
【背景技術】
【０００２】
近年、装置間の高速データ転送にシリアル転送方式を採用しているものが多い。クロックに同期させたデータを伝送路により転送し、受信装置側で受信データからクロックを抽出し、受信データを復元する方法が一般的に用いられる。受信データからクロックを抽出する機能を実現する回路はＣＤＲ（Ｃｌｏｃｋ ａｎｄ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路と呼ばれる。伝送レートが高いデータは、ＣＤＲ回路に入力される前に波形等価技術を用いて波形整形されＣＤＲ回路に転送される。波形等価技術には、主にピーキングアンプによるものとサンプリングされたデータをフィードバックさせるディシジョンフィードバックイコライザ（ＤＦＥ）がある。通常、ＤＦＥにはサンプリングされたデータを前段のアンプ部にフィードバックさせる方法が使用される（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−３４１５８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
伝送路を通る伝送レートの高いデータは、伝送路が持つ周波数特性により減衰及び位相シフトする為、受信装置のレシーバ回路ではこの減衰及び位相シフトが補正される。レシーバ回路では、主に増幅用アンプの多段接続による波形等価処理により減衰及び位相シフトに対する補正が行われるが、増幅用アンプの多段接続は受信装置の消費電力の増大を招く。
【０００５】
本願発明は、消費電力を抑えた受信装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明では、差動信号を差動増幅させる際に、差動入力によって発生する電流を対となる差動出力により遮断することで差動信号をラッチする回路を提供する。
【発明の効果】
【０００７】
上述のラッチ回路の適用により、受信信号の差動信号電圧差が小さい場合でも伝送されたデータを受信できる為、増幅用アンプの削減が可能となり、受信装置の消費電力の低減を図ることができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施例１における受信装置の全体構成を示すブロック図。
【図２】本発明の実施例１にかかるクロスカップルドラッチ（ＣＣＬ）回路の構成を示す回路図。
【図３】本発明の実施例１にかかるＣＣＬ回路の動作波形を示した図。
【図４】本発明の実施例２における受信装置の全体構成を示すブロック図。
【発明を実施するための形態】
【０００９】
以下、本発明を実施例に基づいて詳細に説明する。
【実施例１】
【００１０】
本実施例では、受信装置のＣＤＲ回路における受信データと受信データから抽出したクロック（再生クロック）との位相比較に本発明を適用する例を示す。図１に本実施例の送受信システム１００および受信回路１０１を示す。
【００１１】
受信回路１０１は、送信回路１０２のドライバ回路１０３から出力され、伝送路１０４を介して入力されるシリアル伝送信号の差動信号が入力されるレシーバ回路１０５と、レシーバ回路１０５の出力が入力されるＣＤＲ回路１０６とを備える。ＣＤＲ回路１０６は、レシーバ回路１０５の出力が入力される位相比較器１０７と、位相比較器１０７からのアップ信号およびダウン信号が入力される平均化回路１０８と、平均化回路１０８の出力が入力されるポインタ回路１０９と、ポインタ回路１０９の出力が入力されるインタポレータ１１０とを備える。インタポレータ１１０の出力は位相比較器１０７に入力される。
【００１２】
ＣＤＲ回路１０６は、後述するフィードバック入力を有するクロスカップルドラッチ（ＣＣＬ）回路１１１〜１１４と、フリップフロップやバッファ等の遅延素子１１５〜１１８と、位相判定論理部１１９とを備える。ＣＣＬ回路１１１〜１１４にはレシーバ回路１０５の出力差動信号が入力される。ＣＣＬ回路１１１および１１２の出力は位相判定論理部１１９に入力される。ＣＣＬ回路１１３の差動出力は、それぞれ遅延素子１１５と１１６に入力される。ＣＣＬ回路１１４の差動出力は、それぞれ遅延素子１１７と１１８に入力される。遅延素子１１５および１１６の出力は、ＣＣＬ回路１１４のフィードバック入力と位相判定論理部１１９とに入力される。遅延素子１１７および１１８の出力は、ＣＣＬ回路１１３のフィードバック入力と位相判定論理部１１９とに入力される。
【００１３】
本実施例のＣＤＲ回路１０６は、受信データのエッジ付近をラッチするためにＣＣＬ回路１１１と１１２とを有し、受信データの中央付近をラッチするためにＣＣＬ回路１１３と１１４とを有する。エッジ付近用と中央付近用でそれぞれ２つずつのＣＣＬ回路を有するのは、本実施例のＣＤＲ回路１０６がハーフレートにて動作するＣＤＲ回路であり、表データをＣＣＬ回路１１１および１１３で、裏データをＣＣＬ回路１１２および１１４でラッチするためである。また、本実施例のＣＤＲ回路１０６は、ハーフレートにて動作するＣＤＲ回路であり、かつ、表データと裏データを受信するＣＣＬ回路１１３および１１４の出力を、遅延素子１１５〜１１８を介して相互にフィードバック入力へ接続しているので、１シンボル前のデータを現時刻へ反映させる１タップのディシジョンフィードバックイコライザ（ＤＦＥ）処理を行う。このＤＦＥ処理により、後述のように特定のデータパターンに対する最小入力振幅を調整し、ＣＤＲ回路の受信性能を向上させている。具体的には、受信データが高電位（ハイ）または低電位（ロー）で連続した後にハイからローまたはローからハイに切り替わったときには受信できる振幅が小さくなってしまうので、最小入力振幅を小さくする調整を行う。なお、ＣＣＬ回路１１１および１１２は、後述するＣＣＬ回路１１１および１１２のフィードバック機能をオフの状態にしている。
【００１４】
位相判定論理部１１９は、ＣＣＬ回路１１１、１１２、遅延素子１１５〜１１８の出力信号間で排他的論理和を算出することで、受信データと再生クロック１２０および１２１との位相差を検出し、位相制御信号、すなわち位相進み（ダウン信号）・位相遅れ（アップ信号）を出力する。ダウン信号は、ＣＣＬ回路１１１の出力とＣＣＬ回路１１３の出力の排他的論理和、及びＣＣＬ回路１１２の出力とＣＣＬ回路１１４の出力の排他的論理和で生成される。アップ信号は、ＣＣＬ回路１１２の出力とＣＣＬ回路１１３の出力の排他的論理和、およびＣＣＬ回路１１１の出力と１１４の出力の排他的論理和で生成される。各排他的論理和を生成する際に適切な論理算出タイミングとなるようフリップフロップ回路等でタイミング調整を行う。以上のようにして、受信データの表と裏のエッジ付近、表と裏の中央付近の４点での検出により、位相進み（ダウン信号）・位相遅れ（アップ信号）を出力する。
【００１５】
平均化回路１０８は、位相比較器１０７の出力信号を平均化する。ポインタ回路１０９は、平均化回路１０８の出力信号に基づいて再生クロック１２０および１２１の位相を制御する。インタポレータ回路１１０は、ポインタ回路１０９からの出力信号により指定された位相の再生クロック１２０および１２１を生成する機能を有する。なお、再生クロック１２０と１２１とは互いに位相が９０度ずれたクロックである。すなわち、再生クロック１２１は再生クロック１２０に対して９０度位相が遅れている。
【００１６】
図２にＣＣＬ回路１１１〜１１４に用いられる回路の例として、ＣＣＬ回路２００を示す。ＣＣＬ回路２００は、ソースがグラウンドに接続され、クロックがゲートに入力される第１のＭＯＳトランジスタ２０１と、ソースが第１のＭＯＳトランジスタ２０１のドレインに接続されている第２のＭＯＳトランジスタ２０２と、ソースが第１のＭＯＳトランジスタ２０１のドレインに接続されている第３のＭＯＳトランジスタ２０３と、ソースが第２のＭＯＳトランジスタ２０２のドレインに接続され、ドレインが第１の抵抗２０６を介して電源２０８に接続されている第４のＭＯＳトランジスタ２０４と、ソースが第３のＭＯＳトランジスタ２０３のドレインに接続され、ドレインが第２の抵抗２０７を介して電源２０８に接続されている第５のＭＯＳトランジスタ２０５とを備える。第４のＭＯＳトランジスタ２０４のドレインが第３のＭＯＳトランジスタ２０３のゲートに接続され、第５のＭＯＳトランジスタ２０５のドレインが前記第２のＭＯＳトランジスタ２０２のゲートに接続されている。本実施例においては、第１のＭＯＳトランジスタ２０１のゲートに入力されるクロックは、再生クロック１２０または１２１である。なお、ＭＯＳトランジスタ２０１〜２０５はＮ型ＭＯＳトランジスタである。
【００１７】
ＣＣＬ回路２００は、第４のＭＯＳトランジスタ２０４のゲートを第１の入力（ＤＩＮ＿Ｐ）とし、第５のＭＯＳトランジスタ２０５のゲートを第２の入力とし（ＤＩＮ＿Ｎ）、第４のＭＯＳトランジスタ２０４のドレインを第１の出力（ＦＢ＿Ｐ）とし、第５のＭＯＳトランジスタ２０５のドレインを第２の出力（ＦＢ＿Ｎ）とするラッチ回路を一部に構成している。さらにＣＣＬ回路２００は第１の出力（ＦＢ＿Ｐ）が入力される第１のインバータ回路２０９と、第２の出力（ＦＢ＿Ｎ）が入力される第２のインバータ回路２１０とを備えており、第１のインバータ回路２０９の出力（ＯＵＴ＿Ｐ）と第２のインバータ回路２１０の出力（ＯＵＴ＿Ｎ）とがＣＣＬ回路２００の出力となっている。第１の入力（ＤＩＮ＿Ｐ）と第２の入力（ＤＩＮ＿Ｎ）とはＣＣＬ回路２００の入力でもあり、レシーバ回路１０５の出力である伝送データの差動信号が入力される。
【００１８】
ＣＣＬ回路２００のラッチ回路を構成する部分は、第１のＭＯＳトランジスタ２０１を有しクロックに応じて回路の電流のオンオフを制御するクロック入力部２１１と、第２のＭＯＳトランジスタ２０２および第３のＭＯＳトランジスタ２０３を有し出力に応じて回路の電流を制限する電流制御部２１２と、第４のＭＯＳトランジスタ２０４および第５のＭＯＳトランジスタ２０５を有する伝送データ入力部２１３と、第１の抵抗２０６および第２の抵抗２０７を有する抵抗部２１４とを含む。以下に、ＣＣＬ回路２００のラッチ回路としての動作を説明する。
【００１９】
ＣＣＬ回路２００の動作波形３００を図３に示す。動作波形３００には、クロックの波形３０１と、第１の入力（ＤＩＮ＿Ｐ）への入力波形３０３と、第２の入力（ＤＩＮ＿Ｎ）への入力波形３０２と、第１の出力（ＦＢ＿Ｐ）からの出力波形３０４と、第２の出力（ＦＢ＿Ｎ）からの出力波形３０５と、第１のインバータ回路２０９の出力（ＯＵＴ＿Ｐ）からの出力波形３０６と、第２のインバータ回路２１０の出力（ＯＵＴ＿Ｎ）からの出力波形を模式的に示した。
【００２０】
クロックが立ち上がった際には、クロック入力部２１１の第１のＭＯＳトランジスタ２０１がオン状態となる。すると、カスコード接続されている各ＭＯＳトランジスタのドレイン／ソース端の電位が下がり始め、第１の入力（ＤＩＮ＿Ｐ）および第２の入力（ＤＩＮ＿Ｎ）へ入力される伝送データの差動電圧差に依存して、第１および第２の入力を構成している伝送データ入力部２１３の第４のＭＯＳトランジスタ２０４と第５のＭＯＳトランジスタ２０５のどちらかが先にスイッチしオン状態となる。オン状態となった方の伝送データ入力部２１３のＭＯＳトランジスタのドレイン電圧、すなわち第１の出力（ＦＢ＿Ｐ）または第２の出力（ＦＢ＿Ｎ）の内オン状態となった方の出力は急速にグラウンド方向へ引っ張られると同時に、電流制御部２１２の第２のＭＯＳトランジスタ２０２または第３のＭＯＳトランジスタ２０３の内、オン状態となった方のＭＯＳトランジスタのドレインにゲートが接続されている方のＭＯＳトランジスタがオフ状態となる。電流制御部２１２の第２のＭＯＳトランジスタ２０２または第３のＭＯＳトランジスタ２０３の内、オフ状態となったＭＯＳトランジスタのドレインと接続されている伝送データ入力部２１３のＭＯＳトランジスタのドレインの電圧は、電源２０８の電源電圧（ＶＤＤ）方向に引っ張られる。したがって、第１の入力（ＤＩＮ_＿Ｐ）のほうが第２の入力（ＤＩＮ＿Ｎ）よりも入力の電位が高い場合には第２の出力（ＦＢ＿Ｎ））が高電位で第１の出力（ＦＢ＿Ｐ）が低電位に、第２の入力（ＤＩＮ_＿Ｎ）のほうが第１の入力（ＤＩＮ＿Ｐ）よりも入力の電位が高い場合には第１の出力（ＦＢ＿Ｐ）が高電位で第２の出力（ＦＢ＿Ｎ）が低電位に、それぞれラッチされる。
【００２１】
したがって、第１の入力（ＤＩＮ＿Ｐ）と第２の入力（ＤＩＮ＿Ｎ）から微小な電圧差の差動信号が入力される場合であってもラッチすることができ、第１の出力（ＦＢ＿Ｐ）と第２の出力（ＦＢ＿Ｎ）から信号が取り出される。すなわち、ＣＣＬ回路２００はセンスアンプ型のラッチ回路を構成している。このように、差動信号を差動増幅させる際に、差動入力によって回路に発生する電流を対となる差動出力により遮断することで差動信号をラッチすることにより、シンプルな構成で、微小な電圧差の差動信号であっても感度良く検出することが可能となる。
【００２２】
したがって、ＣＤＲ回路１０６のＣＣＬ回路１１１〜１１４にＣＣＬ回路２００を適用することで、ＣＤＲ回路１０６が感度良く伝送データを検出することができる。具体的には、伝送データすなわち受信データと再生クロックの位相調整のための位相比較がＣＣＬ回路１１１〜１１４により感度良く行えるので、伝送路により減衰及び位相シフトした信号からでもＣＤＲ回路１０６は感度良く伝送データを検出することができる。さらには、ＣＤＲ回路１０６が感度良く伝送データを検出できるので、ＣＤＲ回路１０６の前段のレシーバ回路１０５の増幅アンプを削減することが可能となり、受信回路１０１の消費電力を削減することが可能となる。
【００２３】
以下、ＣＣＬ回路２００のフィードバック入力について説明する。ＣＣＬ回路２００は、フィードバック入力部２１５および２１６を備える。フィードバック入力部２１５は第１の抵抗２０６に、フィードバック入力部２１６は第２の抵抗２０７にそれぞれ並列に接続されている。
【００２４】
フィードバック入力部２１５には、ドレインが伝送データ入力部２１３の第４のＭＯＳトランジスタ２０４のドレインに接続されソースが電源２０８に接続されている第６のＭＯＳトランジスタ２１７を備えている。第６のＭＯＳトランジスタ２１７のゲートに図１に示したフィードバック信号（Ｃ＿Ｐ)が入力される。
【００２５】
フィードバック入力部２１６には、ドレインが伝送データ入力部２１３の第５のＭＯＳトランジスタ２０５のドレインに接続されソースが電源２０８に接続されている第７のＭＯＳトランジスタ２１８を備えている。第７のＭＯＳトランジスタ２１８のゲートに図１のフィードバック信号（Ｃ＿Ｎ)が入力される。
【００２６】
図２では、第６のＭＯＳトランジスタ２１７に並列にさらにＭＯＳトランジスタ２１９他を、第７のＭＯＳトランジスタ２１８に並列にさらにＭＯＳトランジスタ２２０他を接続した例を示したが、ＣＣＬ回路２００は少なくとも第６のＭＯＳトランジスタ２１７と、第７のＭＯＳトランジスタ２１８を備えればよい。並列接続の数によって、ＣＣＬ回路２００のフィードバック入力に対する応答性能の調節を行うことができる。なお、ＭＯＳトランジスタ２１７〜２２０はＰ型ＭＯＳトランジスタである。
【００２７】
フィードバック入力部２１５および２１６は、その動作により伝送データ入力部２１３に接続された抵抗部２１４の抵抗値を下げたのと同じ状態を作る機能を実現する。例えば、１タップＤＦＥシステムでＣＣＬ回路２００を使用する場合、具体的には図１のＣＣＬ回路１１３および１１４の場合、１シンボル前の伝送信号に依存してフィードバック入力部２１５および２１６を構成しているＭＯＳトランジスタをオンまたはオフすることで抵抗部２１４の抵抗値を変化させる。フィードバック入力Ｃ＿ＰおよびＣ＿Ｎにより、フィードバック入力部２１５および２１６のＭＯＳトランジスタをオンまたはオフすることで、伝送データ入力部２１３の第４のＭＯＳトランジスタ２０４と第５のＭＯＳトランジスタ２０５を流れる電流値に差分を発生させることで、伝送データ入力部２１３の第４のＭＯＳトランジスタ２０４と第５のＭＯＳトランジスタ２０５のスイッチするタイミングを変更することが可能となる。
【００２８】
例えば、１シンボル前の第１の入力（ＤＩＮ＿Ｐ）への伝送信号が低電位（ロー）の場合、現時刻の高電位（ハイ）を受信しやすくする為に第５のＭＯＳトランジスタ２０５に接続されているドレイン側抵抗値を小さくする。そうすることでハイ信号が第１の入力（ＤＩＮ＿Ｐ）すなわち第４のＭＯＳトランジスタ２０４のゲートに入力され、かつ、ロー信号が第２の入力（ＤＩＮ＿Ｎ）すなわち第５のＭＯＳトランジスタ２０５に入力された際に、第４のＭＯＳトランジスタ２０４がオン状態にスイッチし易くなる。一方、１シンボル前の第１の入力（ＤＩＮ＿Ｐ）への伝送信号がハイの場合、現時刻のローを受信しやすくする為に第４のＭＯＳトランジスタ２０４に接続されているドレイン側抵抗値を小さくする。そうすることでロー信号が第１の入力（ＤＩＮ＿Ｐ）すなわち第４のＭＯＳトランジスタ２０４のゲートに入力され、かつ、ハイ信号が第２の入力（ＤＩＮ＿Ｎ）すなわち第５のＭＯＳトランジスタ２０５のゲートに入力された際に、第５のＭＯＳトランジスタ２０５がオン状態にスイッチし易くなる。つまり、ＣＣＬ回路２００は、伝送データパターンに依存して抵抗部２１４とフィードバック入力部２１５および２１６との合成抵抗の抵抗値を変化させ、特定のデータパターンに対する最小入力振幅を調整することができる。
【００２９】
抵抗部２１４とフィードバック入力部２１５および２１６との合成抵抗の抵抗値を伝送データに依存して切り替えることで、伝送路１０４にて減衰及び位相シフトした伝送データであっても受信装置１０１が安定して伝送データを受信することができる。また、ＤＦＥシステム用のフィードバックパスは位相比較器１０７内、特にＣＣＬ回路１１３および１１４近くで構成される為、他の部分、例えば前段のレシーバ回路１０５へのフィードバックパスを設ける場合に比べて、ループの長さが極めて短くなり、ＣＤＲ回路１０６および受信回路１０１では高速な処理が可能となる。
【実施例２】
【００３０】
本実施例では、図２に示したＣＣＬ回路２００を伝送データの状態を観測するアイモニタ回路に使用した例を示す。本アイモニタ回路は、位相方向および電圧方向にオフセットをかけて伝送データを調べることで、伝送データのアイ開口状態を計測する。
【００３１】
図４に、図２に示したＣＣＬ回路２００をアイモニタに用いた伝送システム４００および受信装置４０１の実施例を示す。図４の受信装置４０１は、送信回路４０２のドライバ回路４０３から出力され、伝送路４０４を介して入力されるシリアル伝送信号の差動信号が入力されるレシーバ回路４０５と、レシーバ回路４０５の出力が入力されるＣＤＲ回路４０６と、レシーバ回路４０５の出力が入力されるアイモニタ回路４０７とを備える。
【００３２】
ＣＤＲ回路４０６は、位相比較器４０８と、平均化回路４０９と、ポインタ回路４１０と、インタポレータ回路４１１とを備える。位相比較器４０８と、平均化回路４０９と、ポインタ回路４１０と、インタポレータ回路４１１は、ＣＤＲ回路４０６の受信データと再生クロックの位相調整回路の部分を構成している。
【００３３】
アイモニタ回路４０７は、位相オフセット回路４１２と、インタポレータ回路４１３と、位相比較器４１４と、オフセットキャンセル回路４１５と、更新制御回路４１６と、フィードバック入力を有するクロスカップルドラッチ（ＣＣＬ）回路４１７と、アイモニタ用論理回路４１８と、電圧オフセット制御回路４１９とを備える。ＣＣＬ回路４１７には、ＣＣＬ回路２００を適用する。
【００３４】
アイモニタ回路４０７の電圧オフセットは、ＣＣＬ回路４１７と、アイモニタ用論理回路４１８と、電圧オフセット制御回路４１９で実現される。ＣＣＬ回路４１７は図２の構成と同じであり、フィードバック入力部２１５および２１６は電圧オフセット制御回路４１９にて制御される。
【００３５】
外部から電圧オフセット制御回路４１９に電圧オフセット設定入力がなされ電圧オフセットが設定されると、電圧オフセット制御回路４１９にてＣＣＬ回路４１７のフィードバック入力部２１５および２１６のＭＯＳトランジスタのオン／オフが決定される。
【００３６】
ＣＣＬ回路４１７は、レシーバ回路４０５からの伝送データとは無関係にフィードバック入力部２１５および２１６のＭＯＳトランジスタのオン／オフが設定される為、伝送データのパターンによってはＣＣＬ回路４１７の最小入力振幅が大きくなる、すなわちラッチし難くなる。例えば、ローからハイへ遷移する伝送データを調べる場合、伝送データ入力部２１３の第４のＭＯＳトランジスタ２０４上部の抵抗値を小さくする、すなわち第１の抵抗２０６とフィードバック入力部２１５の合成抵抗値を小さくする。第１の抵抗２０６とフィードバック入力部２１５の合成抵抗値を小さくすることで、ローからハイへ遷移するデータを受信し難くなる。つまり、ローからハイへ遷移する伝送データに対する最小入力振幅が大きくなる。一方、ハイからローへ遷移する伝送データを調べる場合、伝送データ入力部２１３の第５のＭＯＳトランジスタ２０５上部の抵抗値を小さくする、すなわち第２の抵抗２０７とフィードバック入力部２１６の合成抵抗値を小さくする。第２の抵抗２０７とフィードバック入力部２１６の合成抵抗値を小さくすることで、ハイからローへ遷移するデータを受信し難くなる。つまり、ハイからローへ遷移する伝送データに対する最小入力振幅が大きくなる。アイモニタ回路４０７は、これらデータパターンに依存した最小入力振幅の変化を使い分けることで、電圧オフセット機能を実現している。
【００３７】
アイモニタ回路４０７は、外部から電圧オフセット制御回路４１９経由で制御された電圧オフセットをかけて受信した伝送データと、位相比較器４０８にて受信した電圧オフセットがかけられていない受信データとを、アイモニタ用論理回路４１８にて処理することで、伝送データの波形状態を計測する。このアイモニタ用論理回路４１８の出力信号をソフトウェア等で処理することで、伝送データの波形状態を２次元平面等にプロットすることができる。
【００３８】
アイモニタ回路４０７の位相オフセットは、ＣＤＲ回路４０６の位相比較器４０８と、平均化回路４０９と、ポインタ回路４１０と、インタポレータ回路４１１と、位相オフセット回路４１２と、インタポレータ回路４１３とで実現される。ＣＤＲ回路４０６の位相調整回路部分にて伝送データと再生クロック（Ｉ＿ＣＬＫとＱ＿ＣＬＫ）の位相を調整し、その再生クロックの位相に外部から位相オフセットを位相オフセット回路４１２にて加えることで、伝送データにロックした再生クロックに対して、任意の位相オフセットを持ったオフセットクロックを生成できる。
【００３９】
本実施例はハーフレートにて動作するアイモニタ回路である為、再生クロックと外部から位相オフセットをかけていないオフセットクロック間に位相差があると正確なアイパターンの計測ができなくなる。ＣＤＲ回路４０６にて生成される再生クロックと外部から位相オフセットをかけていない状態のオフセットクロック間の位相差をキャンセルする為に、位相比較器４１４と、オフセットキャンセル回路４１５と、更新制御回路４１６とを備える回路が使用される。
【００４０】
位相比較器４１４は再生クロックとオフセットクロック間の位相差を検出する。この位相差情報をオフセットキャンセル回路４１５にて平均化及びオフセット量算出処理を行い、更新制御回路４１６にてオフセットクロックにオフセットキャンセル情報を更新するタイミングを制御する。再生クロックと位相オフセットをかけていないオフセットクロック間の位相差をキャンセルすることで、伝送データに追従している再生クロックに対して、正しいオフセット量が設定でき、正確な伝送データのアイパターンの計測が可能となる。
【００４１】
本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で変更が可能である。
【符号の説明】
【００４２】
１００…送受信システム、１０１…受信回路１０１、１０２…送信回路、１０３…ドライバ回路、１０４…伝送路１０４、１０５…レシーバ回路、１０６…ＣＤＲ回路、１０７…位相比較器、１０８…平均化回路、１０９…ポインタ回路、１１０…インタポレータ、１１１〜１１４…フィードバック入力を有するクロスカップルドラッチ（ＣＣＬ）回路、１１５〜１１８…遅延素子、１１９…位相判定論理部、２００…ＣＣＬ回路、２０１…第１のＭＯＳトランジスタ、２０２…第２のＭＯＳトランジスタ、２０３…第３のＭＯＳトランジスタ、２０４…第４のＭＯＳトランジスタ、２０５…第５のＭＯＳトランジスタ、２０６…第１の抵抗、２０７…第２の抵抗、２０８…電源、２０９…第１のインバータ回路、２１０…第２のインバータ回路。
【特許請求の範囲】
【請求項１】
ソースがグラウンドに接続され、クロックがゲートに入力される第１のＭＯＳトランジスタと、
ソースが前記第１のＭＯＳトランジスタのドレインに接続されている第２のＭＯＳトランジスタと、
ソースが前記第１のＭＯＳトランジスタのドレインに接続されている第３のＭＯＳトランジスタと、
ソースが前記第２のＭＯＳトランジスタのドレインに接続され、ドレインが第１の抵抗を介して電源に接続されている第４のＭＯＳトランジスタと、
ソースが前記第３のＭＯＳトランジスタのドレインに接続され、ドレインが第２の抵抗を介して前記電源に接続されている第５のＭＯＳトランジスタとを備え、
前記第４のＭＯＳトランジスタのドレインが前記第３のＭＯＳトランジスタのゲートに接続され、
前記第５のＭＯＳトランジスタのドレインが前記第２のＭＯＳトランジスタのゲートに接続され、
前記第４のＭＯＳトランジスタのゲートを第１の入力とし、
前記第５のＭＯＳトランジスタのゲートを第２の入力とし、
前記第４のＭＯＳトランジスタのドレインを第１の出力とし、
前記第５のＭＯＳトランジスタのドレインを第２の出力とすることを特徴とするラッチ回路。
【請求項２】
請求項１に記載のラッチ回路において、
ドレインが前記第４のＭＯＳトランジスタのドレインに接続され、ソースが前記電源に接続されている第６のＭＯＳトランジスタと、
ドレインが前記第５のＭＯＳトランジスタのドレインに接続され、ソースが前記電源に接続されている第７のＭＯＳトランジスタとを備えることを特徴とするラッチ回路。
【請求項３】
請求項１に記載のラッチ回路において、
前記第１の入力と前記第２の入力とに差動信号が入力されることを特徴とするラッチ回路。
【請求項４】
請求項１に記載のラッチ回路において、
前記第１の出力からの出力信号が第１のインバータ回路に入力され、
前記第２の出力からの出力信号が第２のインバータ回路に入力されていることを特徴とするラッチ回路。
【請求項５】
請求項１に記載のラッチ回路を備え、
前記第１および第２の入力に受信データが入力され、
前記第１および第２の出力からの出力信号に基づいて前記受信データと取り込みクロックの間の位相調整を行うことを特徴とするＣＤＲ回路。
【請求項６】
請求項５に記載のＣＤＲ回路を備えていることを特徴とする受信回路。
【請求項７】
請求項１に記載のラッチ回路を備え、
前記第１および第２の入力に受信データが入力され、
前記第１および第２の出力からの出力信号に基づいて、前記受信データの波形状態の計測を行うことを特徴とする受信装置。
【請求項８】
差動増幅回路を備え、
前記差動増幅回路への差動入力によって前記差動増幅回路に発生する電流を、前記差動増幅回路からの対となる差動出力によって遮断することを特徴とするラッチ回路。
【請求項９】
請求項８に記載のラッチ回路を備え、
前記差動増幅回路に受信データが入力され、
前記差動増幅回路の出力に基づいて前記受信データと取り込みクロックの間の位相調整を行うことを特徴とするＣＤＲ回路。
【請求項１０】
請求項９に記載のＣＤＲ回路を備えていることを特徴とする受信回路。
【請求項１】
ソースがグラウンドに接続され、クロックがゲートに入力される第１のＭＯＳトランジスタと、
ソースが前記第１のＭＯＳトランジスタのドレインに接続されている第２のＭＯＳトランジスタと、
ソースが前記第１のＭＯＳトランジスタのドレインに接続されている第３のＭＯＳトランジスタと、
ソースが前記第２のＭＯＳトランジスタのドレインに接続され、ドレインが第１の抵抗を介して電源に接続されている第４のＭＯＳトランジスタと、
ソースが前記第３のＭＯＳトランジスタのドレインに接続され、ドレインが第２の抵抗を介して前記電源に接続されている第５のＭＯＳトランジスタとを備え、
前記第４のＭＯＳトランジスタのドレインが前記第３のＭＯＳトランジスタのゲートに接続され、
前記第５のＭＯＳトランジスタのドレインが前記第２のＭＯＳトランジスタのゲートに接続され、
前記第４のＭＯＳトランジスタのゲートを第１の入力とし、
前記第５のＭＯＳトランジスタのゲートを第２の入力とし、
前記第４のＭＯＳトランジスタのドレインを第１の出力とし、
前記第５のＭＯＳトランジスタのドレインを第２の出力とすることを特徴とするラッチ回路。
【請求項２】
請求項１に記載のラッチ回路において、
ドレインが前記第４のＭＯＳトランジスタのドレインに接続され、ソースが前記電源に接続されている第６のＭＯＳトランジスタと、
ドレインが前記第５のＭＯＳトランジスタのドレインに接続され、ソースが前記電源に接続されている第７のＭＯＳトランジスタとを備えることを特徴とするラッチ回路。
【請求項３】
請求項１に記載のラッチ回路において、
前記第１の入力と前記第２の入力とに差動信号が入力されることを特徴とするラッチ回路。
【請求項４】
請求項１に記載のラッチ回路において、
前記第１の出力からの出力信号が第１のインバータ回路に入力され、
前記第２の出力からの出力信号が第２のインバータ回路に入力されていることを特徴とするラッチ回路。
【請求項５】
請求項１に記載のラッチ回路を備え、
前記第１および第２の入力に受信データが入力され、
前記第１および第２の出力からの出力信号に基づいて前記受信データと取り込みクロックの間の位相調整を行うことを特徴とするＣＤＲ回路。
【請求項６】
請求項５に記載のＣＤＲ回路を備えていることを特徴とする受信回路。
【請求項７】
請求項１に記載のラッチ回路を備え、
前記第１および第２の入力に受信データが入力され、
前記第１および第２の出力からの出力信号に基づいて、前記受信データの波形状態の計測を行うことを特徴とする受信装置。
【請求項８】
差動増幅回路を備え、
前記差動増幅回路への差動入力によって前記差動増幅回路に発生する電流を、前記差動増幅回路からの対となる差動出力によって遮断することを特徴とするラッチ回路。
【請求項９】
請求項８に記載のラッチ回路を備え、
前記差動増幅回路に受信データが入力され、
前記差動増幅回路の出力に基づいて前記受信データと取り込みクロックの間の位相調整を行うことを特徴とするＣＤＲ回路。
【請求項１０】
請求項９に記載のＣＤＲ回路を備えていることを特徴とする受信回路。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１２−１５１６９９（Ｐ２０１２−１５１６９９Ａ）
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願番号】特願２０１１−９３６２（Ｐ２０１１−９３６２）
【出願日】平成２３年１月２０日（２０１１．１．２０）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願日】平成２３年１月２０日（２０１１．１．２０）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
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