クロック生成回路
【課題】高速動作するクロック・データリカバリのための正確なクロック信号を生成するクロック生成回路を提供する。
【解決手段】クロック生成回路は、第1入力電圧に応じて第1周波数信号を出力する第1電圧制御発振回路と、第2入力電圧に応じて第2周波数信号を出力する第2電圧制御発振回路と、制御信号を受け取り、第1周波数信号と第2周波数信号との位相差が制御信号に応じた値になるように第1入力電圧と第2入力電圧とを制御する位相調整回路と、第1周波数信号に同期して受信信号を検出して出力する第1判定回路と、第2周波数信号に同期して受信信号を検出して出力する第2判定回路と、第1判定回路の出力と第2判定回路の出力とに基づいて受信信号の位相を検出し、その位相検出の結果に応じて第1入力電圧と第2入力電圧とを制御する位相検出器とを含む。
【解決手段】クロック生成回路は、第1入力電圧に応じて第1周波数信号を出力する第1電圧制御発振回路と、第2入力電圧に応じて第2周波数信号を出力する第2電圧制御発振回路と、制御信号を受け取り、第1周波数信号と第2周波数信号との位相差が制御信号に応じた値になるように第1入力電圧と第2入力電圧とを制御する位相調整回路と、第1周波数信号に同期して受信信号を検出して出力する第1判定回路と、第2周波数信号に同期して受信信号を検出して出力する第2判定回路と、第1判定回路の出力と第2判定回路の出力とに基づいて受信信号の位相を検出し、その位相検出の結果に応じて第1入力電圧と第2入力電圧とを制御する位相検出器とを含む。
【発明の詳細な説明】
【技術分野】
【0001】
本願開示は、一般に受信回路に関し、詳しくは受信側で生成したクロック信号に基づいてデータを復元するクロック・データ復元回路及び方法に関する。
【背景技術】
【0002】
一般に高速信号伝送では、受信側において受信データからクロックを発生(復元)し、この復元したクロックを用いてデータの0/1判定を行なう。この際、正しい信号受信が行なえるよう、回路内部のフィードバック回路により復元クロックの位相を調整し、復元クロックと受信データとが一定の位相関係となるように設定する。このようにクロックを復元し、それを使ってデータを判定することをCDR(Clock and Data Recovery)という。クロック・データリカバリ回路は、受信データに基づいて適切なクロック信号を生成するクロック生成回路であると同時に、生成したクロックで受信データを検出するデータ検出回路でもある。
【0003】
従来、クロック・データリカバリの方式として、bang-bang制御クロック・データリカバリ方式が多く用いられる。このbang-bang制御クロック・データリカバリ方式では、受信器内部のクロックを用いて、受信信号の1単位時間(ユニットインターバル)当り2つのサンプル点(データ中心想定位置及びデータ境界想定位置)において、受信信号をサンプリングする。得られたサンプリングデータの値に基づいて、サンプリングクロックが常に受信データの中心にくるようにフィードバック制御を行う。この方式では、内部クロック信号の周波数を受信信号の2倍まで高くするか、又は、内部クロック信号の周波数を高くする代りに多相クロックを用いる必要が生じる。受信信号が高速な場合には、一般に、後者の多相クロック方式が用いられる。
【0004】
多相クロック方式のbang-bang制御クロック・データリカバリ回路では、電圧制御発振器(VCO:Voltage Controlled Oscillator)により4相のクロック信号を生成する。この4相のクロック信号に基づいて、位相補間器(PI:Phase Interpolator)が、データ中心想定位置をサンプリングするための多相クロック信号と、データ境界想定位置をサンプリングするための多相クロック信号とを生成する。得られたサンプリングデータに基づいて、データ位相に対してクロック位相が早いのか遅いのかを判定し、その判定に応じて前記の電圧制御発振器への制御電圧を調節する。
【0005】
従来のbang-bang制御クロック・データリカバリ方式では、高周波で正確に動作する位相補間回路が必要となり、これがボトルネックとなる。即ち、高周波の入力クロック信号に基づいて高周波の出力クロック信号を正確な位相で出力することが要求されるが、そのような要求を満たす位相補間回路は設計困難である。また帯域制限等のために受信データの波形が歪み、整った矩形波形ではなくなってしまい、データ最大振幅の位置がデータ中心のタイミングからずれる場合がある。このような場合には、ビット誤り率が増大する結果となる。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2008−11173号公報
【特許文献2】特開2006−33824号公報
【特許文献3】特開2006−101268号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
以上を鑑みると、高速動作するクロック・データリカバリのための正確なクロック信号を生成するクロック生成回路が望まれる。また受信データ波形が歪んだ場合であっても適切な位置でデータをサンプルするクロック信号を生成するクロック生成回路が望まれる。
【課題を解決するための手段】
【0008】
クロック生成回路は、入力信号を受信して、第1周波数信号に基づいて第1位相位置で前記入力信号を検出して出力する第1判定回路と、前記入力信号を受信して、第2周波数信号に基づいて第2位相位置で前記入力信号を検出して出力する第2判定回路と、前記第1判定回路の前記出力と前記第2判定回路の前記出力とを比較して比較結果を出力する位相検出器と、前記比較結果と第1制御信号とを加算して出力する第1加算回路と、前記比較結果と第2制御信号とを加算して出力する第2加算回路と、前記第1加算回路の前記出力が入力され前記第1周波数信号を出力する第1電圧制御発振回路と、前記第2加算回路の前記出力が入力され前記第2周波数信号を出力する第2電圧制御発振回路と、前記第1周波数信号と前記第2周波数信号とに基づいて前記第1制御信号と前記第2制御信号とを生成する位相調整回路とを備えることを特徴とする。
【0009】
システムは、外部からの入力信号を受信する受信回路と、前記入力信号を処理する信号処理回路とを備え、前記受信回路は前記入力信号の受信するためのクロックを生成するクロック生成回路を含み、前記クロック生成回路は、入力信号を受信して、第1周波数信号に基づいて第1位相位置で前記入力信号を検出して出力する第1判定回路と、前記入力信号を受信して、第2周波数信号に基づいて第2位相位置で前記入力信号を検出して出力する第2判定回路と、前記第1判定回路の前記出力と前記第2判定回路の前記出力とを比較して比較結果を出力する位相検出器と、前記比較結果と第1制御信号とを加算して出力する第1加算回路と、前記比較結果と第2制御信号とを加算して出力する第2加算回路と、前記第1加算回路の前記出力が入力され前記第1周波数信号を出力する第1電圧制御発振回路と、前記第2加算回路の前記出力が入力され前記第2周波数信号を出力する第2電圧制御発振回路と、前記第1周波数信号と前記第2周波数信号とに基づいて前記第1制御信号と前記第2制御信号とを生成する位相調整回路とを備えることを特徴とする。
【0010】
クロック生成回路は、第1入力電圧に応じて第1周波数信号を出力する第1電圧制御発振回路と、第2入力電圧に応じて第2周波数信号を出力する第2電圧制御発振回路と、制御信号を受け取り、前記第1周波数信号と前記第2周波数信号との位相差が前記制御信号に応じた値になるように前記第1入力電圧と前記第2入力電圧とを制御する位相調整回路と、前記第1周波数信号に同期して受信信号を検出して出力する第1判定回路と、前記第2周波数信号に同期して前記受信信号を検出して出力する第2判定回路と、前記第1判定回路の前記出力と前記第2判定回路の前記出力とに基づいて前記受信信号の位相を検出し、該位相検出の結果に応じて前記第1入力電圧と前記第2入力電圧とを制御する位相検出器とを含むことを特徴とする。
【発明の効果】
【0011】
本願開示の少なくとも1つの実施例によれば、2つの判定回路においてサンプリングクロックとしてそれぞれ用いる2つの周波数信号として、2つの電圧制御発振回路が発生した2つの周波数信号を用いている。そしてこれら2つの周波数信号の間の位相差を所定値に調整するために、制御信号に応じた値に位相差を調整する位相調整回路を用いている。判定回路においてサンプリングクロックとして用いる信号を生成するために位相補間器(ミキサ回路)を用いていないので、正確なサンプリングクロックを容易に生成することができる。また制御信号に応じて位相差を調整できるので、受信データ波形が歪んだ場合であっても適切な位置でデータをサンプルするクロック信号を生成することができる。
【図面の簡単な説明】
【0012】
【図1】クロック・データリカバリ回路の第1実施例の構成の一例を示す図である。
【図2】位相調整回路の第1実施例の構成を示す図である。
【図3】帯域制限等により受信信号の波形が歪んだ場合の波形を示す図である。
【図4】位相調整回路の第2実施例の構成を示す図である。
【図5】位相調整回路の第3実施例の構成を示す図である。
【図6】位相調整回路の第4実施例の構成を示す図である。
【図7】位相調整回路の第5実施例の構成を示す図である。
【図8】位相調整回路の第6実施例の構成を示す図である。
【図9】位相調整回路の第7実施例の構成を示す図である。
【図10】位相調整回路の第8実施例の構成を示す図である。
【図11】ミキサ回路の構成の一例を示す図である。
【図12】重み付け回路及び加算回路の構成の一例を示す図である。
【図13】データ位相検出器の構成の一例を示す図である。
【図14】データ判定値及び境界判定値の一例を模式的に示す図である。
【図15】クロック・データリカバリ回路の第2実施例の構成の一例を示す図である。
【図16】クロック・データリカバリ回路の第3実施例の構成の一例を示す図である。
【図17】クロック・データリカバリ回路を用いたシステム構成の一例を示す図である。
【発明を実施するための形態】
【0013】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【0014】
図1は、クロック・データリカバリ回路の第1実施例の構成の一例を示す図である。なおクロック・データリカバリ回路は、受信データに基づいて適切なクロック信号を生成するクロック生成回路であると同時に、生成したクロックで受信データを検出するデータ検出回路でもある。図1に示すクロック・データリカバリ回路は、電圧制御発振器10(VCO1)、電圧制御発振器11(VCO2)、位相調整回路12、データ判定器13、境界判定器14、データ位相検出器15、分周器16、分周器17、加算回路18、加算回路19、デマルチプレクサ20、及びデマルチプレクサ21を含む。
【0015】
電圧制御発振器10は、第1入力電圧Vc1に応じて第1周波数信号F1を出力する。ここで第1周波数信号F1は例えば4相のクロック信号である。電圧制御発振器11は、第2入力電圧Vc2に応じて第2周波数信号F2を出力する。ここで第2周波数信号F2は例えば4相のクロック信号である。位相調整回路12は、制御信号CTLを受け取り、第1周波数信号F1と第2周波数信号F2との位相差が制御信号CTLに応じた値になるように第1入力電圧Vc1と第2入力電圧Vc2とを制御する。具体的には、第1周波数信号F1の位相が、受信信号の最適データ位置(例えばデータ中心位置)をサンプルするような位相となり、第2周波数信号F2の位相が、受信信号のデータ境界位置をサンプルするような位相となればよい。なお最適データ位置は、例えばデータ信号の振幅が最大となる位置であり、必ずしもデータアイの中心(隣接する2つのデータ境界の中間位置)とは限らない。
【0016】
データ判定器13は、第1周波数信号F1に同期して受信信号を検出して出力する。具体的には、例えば第1周波数信号F1のエッジ位置で受信信号をサンプルし、サンプルしたデータ値を0/1判定して得られる値を出力する。言葉を換えて言えば、データ判定器13は、入力信号を受信して、第1周波数信号F1に基づいて第1位相位置で入力信号を検出して出力する。データ判定器14は、第2周波数信号F2に同期して受信信号を検出して出力する。具体的には、例えば第2周波数信号F2のエッジ位置で受信信号をサンプルし、サンプルしたデータ値を0/1判定して得られる値を出力する。言葉を換えて言えば、データ判定器14は、入力信号を受信して、第2周波数信号F2に基づいて第2位相位置で入力信号を検出して出力する。データ判定器13の出力はデータ判定値(受信データが存在すべき位置における受信信号の判定値)であり、境界判定器14の出力は境界判定値(隣接する受信データの間の境界が存在すべき位置における受信信号の判定値)である。
【0017】
データ位相検出器15は、データ判定器13の出力と境界判定器14の出力とに基づいて受信信号の位相を検出し、その位相検出の結果に応じて第1入力電圧Vc1と第2入力電圧Vc2とを制御する。具体的には、例えば先行するデータ判定値と後続する境界判定値とが等しいか異なるかを検出するとともに、先行する境界判定値と後続するデータ判定値とが等しいか異なるかを検出する。先行するデータ判定値と後続する境界判定値とが等しい値である頻度が高い場合は、先行する境界判定値と後続するデータ判定値とが異なる値である頻度が高い場合であり、受信信号の位相に対してクロックの位相が早すぎることを意味する。先行するデータ判定値と後続する境界判定値とが異なる値である頻度が高い場合は、先行する境界判定値と後続するデータ判定値とが等しい値である頻度が高い場合であり、受信信号の位相に対してクロックの位相が遅すぎることを意味する。このような検出結果に応じて、第1入力電圧Vc1と第2入力電圧Vc2とを制御することにより、受信信号の位相に対して第1周波数信号F1の位相と第2周波数信号F2の位相とを調整する。言葉を換えて言えば、データ位相検出器15は、データ判定器13の出力と境界判定器14の出力とを比較して比較結果を出力する回路である。
【0018】
なお具体的には、加算回路18が、データ位相検出器15の出力である比較結果を示す電圧と、位相調整回路12の出力である負極性側の第1制御信号の電圧とを加算して、第1入力電圧Vc1を生成する。また加算回路19が、データ位相検出器15の出力である比較結果を示す電圧と、位相調整回路12の出力である正極性側の第2制御信号の電圧とを加算して、第2入力電圧Vc2を生成する。第1制御信号と第2制御信号とは、絶対値が同一で極性(符号)の異なる信号である。この構成により、データ位相検出器15の出力電圧が増大すると第1周波数信号F1及び第2周波数信号F2の周波数が高くなり、データ位相検出器15の出力電圧が減少すると第1周波数信号F1及び第2周波数信号F2の周波数が低くなる。また位相調整回路12の出力電圧が増大すると第1周波数信号F1と第2周波数信号F2との周波数差が大きくなり、位相調整回路12の出力電圧が減少すると第1周波数信号F1と第2周波数信号F2との周波数差が小さくなる。なお周波数が高くなると位相が進み、周波数が低くなると位相が遅れる結果となる。また周波数差が大きいと位相差の変化が大きく、周波数差が小さいと位相差の変化が小さい結果となる。このような周波数調整により、周波数信号の位相調整を行なうことができる。
【0019】
分周器16、分周器17、デマルチプレクサ20、及びデマルチプレクサ21は、図1のクロック・データリカバリ回路の動作において本質的な部分ではない。デマルチプレクサ20及び21により、データ判定値と境界判定値とをデマルチプレクスして周波数を落とし、パラレルデータとしてデータ位相検出器15に供給する。図1のクロック・データリカバリ回路のデータ出力は、デマルチプレクサ20の出力のパラレルデータである。また図1のクロック・データリカバリ回路のクロック出力は、デマルチプレクス後のデータ判定値の周波数に合わせて、電圧制御発振器10の出力する第1周波数信号F1を分周器16で分周した分周クロック信号である。なお分周器16の出力分周クロック信号はデマルチプレクサ20とデータ位相検出器15とで用いられる。また電圧制御発振器11の出力する第2周波数信号F2を分周器17で分周した分周クロック信号は、デマルチプレクサ21において用いられる。
【0020】
図1に示すクロック・データリカバリ回路では、データ判定器13及び境界判定器14においてそれぞれサンプリングクロックとして用いる2つの周波数信号として、2つの電圧制御発振器10及び11が発生した2つの周波数信号F1及びF2を用いている。そしてこれら2つの周波数信号F1及びF2の間の位相差を所定値(例えば90°)に調整するために、制御信号CTLに応じた値に位相差を調整する位相調整回路12を用いている。データ判定器13及び14においてサンプリングクロックとして用いる信号を生成するために位相補間器(ミキサ回路)を用いていないので、正確なサンプリングクロックを容易に生成することができる。
【0021】
図2は、位相調整回路12の第1実施例の構成を示す図である。図2の位相調整回路12は、ミキサ回路31、ミキサ回路32、フィルタ33、フィルタ34、重み付け回路35、重み付け回路36、加算回路37、及び出力回路38を含む。なお図1に示すクロック・データリカバリ回路は差動信号を対象として動作する回路を想定しており、図2に示す位相調整回路12は差動入力及び差動出力を有する構成となっている。なお差動信号を対象とすることは必ずしも必要ではなく、単相信号を対象として動作する回路構成としてもよい。
【0022】
電圧制御発振器(VCO1)10が出力する第1周波数信号F1は4相の信号である。これら4相の周波数信号は、互いに位相が90°ずれており、それぞれ0°、90°、180°、270°の位相を有する。また電圧制御発振器(VCO2)11が出力する第2周波数信号F2も4相の信号である。これら4相の周波数信号は、互いに位相が90°ずれており、それぞれ0°、90°、180°、270°の位相を有する。ミキサ回路31は、4相の第1周波数信号F1のうちの0°及び180°の周波数信号(互いに差動関係の信号)と、4相の第2周波数信号F2のうちの90°及び270°の周波数信号(互いに差動関係の信号)とを受け取る。ミキサ回路31は、入力周波数信号同士を掛け合わせて、入力信号周波数の2倍の周波数を有する信号と入力周波数信号間の位相差に応じた直流電圧信号とを出力する。ミキサ回路32は、4相の第1周波数信号F1のうちの90°及び270°の周波数信号(互いに差動関係の信号)と、4相の第2周波数信号F2のうちの90°及び270°の周波数信号(互いに差動関係の信号)とを受け取る。ミキサ回路32は、入力周波数信号同士を掛け合わせて、入力信号周波数の2倍の周波数を有する信号と入力周波数信号間の位相差に応じた直流電圧信号とを出力する。なお4相の第2周波数信号F2のうちの0°及び180°の周波数信号(互いに差動関係の信号)は、図2の構成では使用しない。
【0023】
フィルタ33はローパスフィルタであり、ミキサ回路31の出力信号をローパスフィルタリングすることにより、2倍の周波数成分を除去して位相差に応じた直流電圧成分を抽出する。同様にフィルタ34はローパスフィルタであり、ミキサ回路32の出力信号をローパスフィルタリングすることにより、2倍の周波数成分を除去して位相差に応じた直流電圧成分を抽出する。重み付け回路35は乗算器であり、フィルタ33が出力する位相差を示す直流電圧成分に一対の制御信号CTLの一方の値1−xを乗算する。同様に重み付け回路36は乗算器であり、フィルタ34が出力する位相差を示す直流電圧成分に一対の制御信号CTLの一方の値xを乗算する。ここでxは0以上及び1以下の値をとる。加算回路37は、重み付け後の直流電圧成分同士を加算する。出力回路38は出力信号駆動回路(例えば増幅回路)であり、加算回路37が出力する加算結果に応じた差動信号を出力する。
【0024】
xが1の場合には、出力回路38の出力信号は、第1周波数信号F1のうちの90°位相の周波数信号(及びその逆相の信号)と第2周波数信号F2のうちの90°位相の周波数信号(及びその逆相の信号)との位相差に応じた電圧となる。位相差が増加すると主力信号電圧が増加し、位相差が減少すると出力信号電圧が減少する。また前述のように、位相調整回路12の出力電圧が増大すると第1周波数信号F1と第2周波数信号F2との周波数差が大きくなり、位相調整回路12の出力電圧が減少すると第1周波数信号F1と第2周波数信号F2との周波数差が小さくなる。更に周波数差が大きいと位相差の変化が大きく、周波数差が小さいと位相差の変化が小さい結果となる。従って、xが1の場合には、第1周波数信号F1と第2周波数信号F2とが同一の周波数で且つ第1周波数信号F1のうちの90°位相の周波数信号と第2周波数信号F2のうちの90°位相の周波数信号との位相差がゼロになるように調整される。
【0025】
xが0の場合には、出力回路38の出力信号は、第1周波数信号F1のうちの0°位相の周波数信号(及びその逆相の信号)と第2周波数信号F2のうちの90°位相の周波数信号(及びその逆相の信号)との位相差に応じた電圧となる。位相差が増加すると主力信号電圧が増加し、位相差が減少すると出力信号電圧が減少する。従って、xが0の場合には、第1周波数信号F1と第2周波数信号F2とが同一の周波数で且つ第1周波数信号F1のうちの0°位相の周波数信号と第2周波数信号F2のうちの90°位相の周波数信号との位相差がゼロになるように調整される。言葉を換えて言えば、第1周波数信号F1のうちの0°位相の周波数信号と第2周波数信号F2のうちの0°位相の周波数信号との位相差が90°になるように調整される。
【0026】
xが0より大きく1より小さい中間的な値の場合には、上記説明したxが0の場合の位相差90°とxが1の場合の位相差0°との間の位相差となるように調整される。例えばxが0.5であれば、第1周波数信号F1と第2周波数信号F2とが同一の周波数で且つ第1周波数信号F1のうちの0°位相の周波数信号と第2周波数信号F2のうちの0°位相の周波数信号との位相差が45°になるように調整される。xの値を適宜調整することにより、位相差0°から90°までの所望の位相差を実現することができる。
【0027】
図3は、帯域制限等により受信信号の波形が歪んだ場合の波形を示す図である。このように歪んだ波形の場合には、データ信号振幅が最大となる位置D0は、データ境界位置B0及びB1の間の中心からずれた位置にある。従ってこのような歪んだ受信波形の場合には、データアイの中心点ではなく、中心からずれた位置にある最大信号振幅の点においてデータ信号をサンプリングして検出することが好ましい。即ち、第1周波数信号F1のうちの0°位相の周波数信号と第2周波数信号F2のうちの0°位相の周波数信号との位相差を90°とするのではなく、例えば60°等の位相差に設定して、データサンプリング及び検出を行なうことが好ましい。図1のクロック・データリカバリ回路では、制御信号CTLを適宜調整することにより、所望の位相差を実現することができる。
【0028】
なお上記の構成では位相調整回路12においてミキサ回路31及び32を用いているが、ミキサ回路31及び32の出力信号成分のうちで後段の制御動作において用いられる信号成分は、入力信号の位相差に依存した直流信号成分である。この直流信号成分は、入力周波数信号のような高速に振動する周波数信号ではなく、位相差が一定であれば一定の値を保持する信号であり、また位相差が変化する場合にはその変化に応じて緩やかに変化する信号である。従ってミキサ回路31及び32は、上記の位相差に応じた直流信号成分を十分な精度で生成できればよく、従来技術の位相補間回路のように高速な周波数信号を精度良く生成する必要はない。
【0029】
図4は、位相調整回路12の第2実施例の構成を示す図である。図4の位相調整回路において、図2の位相調整回路と同一の信号処理機能を有する回路は同一の番号で参照される。第1実施例の位相調整回路12では、重み付け回路35及び36がそれぞれ、フィルタ33及び34の出力と加算回路37の入力との間に設けられていた。それに対して第2実施例の位相調整回路12では、重み付け回路35及び36がそれぞれ、電圧制御発振器(VCO1)10の出力とミキサ回路31及び32の入力との間に設けられる。この構成のように、ミキサ回路によるミキシング処理の前の段階で電圧制御発振器10の出力に制御信号CTL(x及びx−1)に応じた重みを乗算しても、図2の第1実施例の構成の場合と同一の出力が得られる。
【0030】
図5は、位相調整回路12の第3実施例の構成を示す図である。図5の位相調整回路において、図2の位相調整回路と同一の信号処理機能を有する回路は同一の番号で参照される。第1実施例の位相調整回路12では、重み付け回路35及び36がそれぞれ、フィルタ33及び34の出力と加算回路37の入力との間に設けられていた。それに対して第2実施例の位相調整回路12では、重み付け回路35及び36がそれぞれ、電圧制御発振器(VCO2)11の出力とミキサ回路31及び32の入力との間に設けられる。この構成のように、ミキサ回路によるミキシング処理の前の段階で電圧制御発振器11の出力に制御信号CTL(x及びx−1)に応じた重みを乗算しても、図2の第1実施例の構成の場合と同一の出力が得られる。
【0031】
図6は、位相調整回路12の第4実施例の構成を示す図である。図3の位相調整回路12は、ミキサ回路41乃至44、反転回路45、加算回路46及び47、重み付け回路48及び49、加算回路50、及び出力回路51を含む。ミキサ回路41は、4相の第1周波数信号F1のうちの0°及び180°の周波数信号(互いに差動関係の信号)と、4相の第2周波数信号F2のうちの90°及び270°の周波数信号(互いに差動関係の信号)とを受け取る。ミキサ回路41は、入力周波数信号同士を掛け合わせて、入力信号周波数の2倍の周波数を有する信号と入力周波数信号間の位相差に応じた直流電圧信号とを出力する。ミキサ回路42は、4相の第1周波数信号F1のうちの90°及び270°の周波数信号(互いに差動関係の信号)と、4相の第2周波数信号F2のうちの0°及び180°の周波数信号(互いに差動関係の信号)の反転信号とを受け取る。この反転信号は、正負が反転された信号であり、反転回路45により生成される。ミキサ回路42は、入力周波数信号同士を掛け合わせて、入力信号周波数の2倍の周波数を有する信号と入力周波数信号間の位相差に応じた直流電圧信号とを出力する。
【0032】
ミキサ回路43は、4相の第1周波数信号F1のうちの0°及び180°の周波数信号と、4相の第2周波数信号F2のうちの0°及び180°の周波数信号とを受け取る。ミキサ回路43は、入力周波数信号同士を掛け合わせて、入力信号周波数の2倍の周波数を有する信号と入力周波数信号間の位相差に応じた直流電圧信号とを出力する。ミキサ回路44は、4相の第1周波数信号F1のうちの90°及び270°の周波数信号と、4相の第2周波数信号F2のうちの90°及び270°の周波数信号とを受け取る。ミキサ回路44は、入力周波数信号同士を掛け合わせて、入力信号周波数の2倍の周波数を有する信号と入力周波数信号間の位相差に応じた直流電圧信号とを出力する。
【0033】
加算回路46は、ミキサ回路41の出力とミキサ回路42の出力とを加算することにより、2倍の周波数成分を相殺して位相差に応じた直流電圧成分を抽出する。同様に加算回路47は、ミキサ回路43の出力とミキサ回路44の出力とを加算することにより、2倍の周波数成分を相殺して位相差に応じた直流電圧成分を抽出する。重み付け回路48は、加算回路46が出力する位相差を示す直流電圧成分に一対の制御信号CTLの一方の値1−xを乗算する。同様に重み付け回路48は、加算回路47が出力する位相差を示す直流電圧成分に一対の制御信号CTLの一方の値xを乗算する。ここでxは0以上及び1以下の値をとる。加算回路50は、重み付け後の直流電圧成分同士を加算する。出力回路51は出力信号駆動回路(例えば増幅回路)であり、加算回路50が出力する加算結果に応じた差動信号を出力する。
【0034】
前述の場合と同様にxの値を0から1の間で所望の値に設定することにより、第1周波数信号F1と第2周波数信号F2とが同一の周波数で且つ所望の位相差を有するように制御することができる。即ちxの値を適宜調整することにより、位相差0°から90°までの所望の位相差を実現することができる。図6の構成では電圧制御発振器10及び11において出力の負荷が均等になり、回路の対称性が保たれるため、安定した動作を実現することができる。
【0035】
図7は、位相調整回路12の第5実施例の構成を示す図である。図7において、図6と同一の構成要素は同一の番号で参照し、その説明は省略する。図6に示す第4実施例の位相調整回路12では、ミキサ回路41及び42の出力同士を加算した後に重み付け回路48により重み付けし、ミキサ回路43及び44の出力同士を加算した後に重み付け回路49により重み付けしていた。それに対して第5実施例の位相調整回路12では、ミキサ回路41及び42の出力に対してそれぞれ重み付け回路52及び53により1−xを乗算し、ミキサ回路43及び44の出力に対してそれぞれ重み付け回路54及び55によりxを乗算する。そして重み付け後の4つの信号を加算回路56により加算して1つの和に纏めている。この構成のように、ミキサ回路の出力を重み付けしてから総和をとる構成としても、図6の第4実施例の構成の場合と同一の出力が得られる。
【0036】
図8は、位相調整回路12の第6実施例の構成を示す図である。図8の位相調整回路において、図7の位相調整回路と同一の信号処理機能を有する回路は同一の番号で参照される。第5実施例の位相調整回路12では、重み付け回路52乃至55がそれぞれ、ミキサ回路41乃至44の出力と加算回路56の入力との間に設けられていた。それに対して図8に示す第6実施例の位相調整回路12では、重み付け回路52乃至55がそれぞれ、電圧制御発振器(VCO1)10の出力とミキサ回路41乃至44の入力との間に設けられる。この構成のように、ミキサ回路によるミキシング処理の前の段階で電圧制御発振器10の出力に制御信号CTL(x及びx−1)に応じた重みを乗算してもよい。なお図8の構成では、フィルタ61乃至64により、ミキサ回路41乃至44のそれぞれの出力をローパスフィルタ処理している。これにより位相差を示す直流電圧成分から雑音成分を取り除き、より安定した動作を実現することができる。
【0037】
図9は、位相調整回路12の第7実施例の構成を示す図である。図9の位相調整回路において、図7の位相調整回路と同一の信号処理機能を有する回路は同一の番号で参照される。第5実施例の位相調整回路12では、重み付け回路52乃至55がそれぞれ、ミキサ回路41乃至44の出力と加算回路56の入力との間に設けられていた。それに対して図9に示す第7実施例の位相調整回路12では、重み付け回路52乃至55がそれぞれ、電圧制御発振器(VCO2)11の出力とミキサ回路41乃至44の入力との間に設けられる。この構成のように、ミキサ回路によるミキシング処理の前の段階で電圧制御発振器11の出力に制御信号CTL(x及びx−1)に応じた重みを乗算してもよい。なお図9の構成では、フィルタ61乃至64により、ミキサ回路41乃至44のそれぞれの出力をローパスフィルタ処理している。これにより位相差を示す直流電圧成分から雑音成分を取り除き、より安定した動作を実現することができる。
【0038】
図10は、位相調整回路12の第8実施例の構成を示す図である。図10において、図2と同一の構成要素は同一の番号で参照し、その説明は省略する。図2に示す位相調整回路12の第1の実施例では、ミキサ回路31及び32により、第1周波数信号F1(VCO1出力)と第2周波数信号F2(VCO2出力)との位相差を示す信号成分を生成していた。それに対して図10に示す位相調整回路12の第8実施例では、ミキサ回路31及び32の代りに位相比較器71及び72を用いて、位相差を示す信号成分を生成する。
【0039】
位相比較器71は、4相の第1周波数信号F1のうちの0°及び180°の周波数信号(互いに差動関係の信号)と、4相の第2周波数信号F2のうちの90°及び270°の周波数信号(互いに差動関係の信号)とを受け取る。位相比較器71は、入力周波数信号同士の位相差を検出して、入力周波数信号間の位相差に応じた信号を出力する。データ並び替え部72は、4相の第1周波数信号F1のうちの90°及び270°の周波数信号(互いに差動関係の信号)と、4相の第2周波数信号F2のうちの90°及び270°の周波数信号(互いに差動関係の信号)とを受け取る。データ並び替え部72は、入力周波数信号同士の位相差を検出して、入力周波数信号間の位相差に応じた信号を出力する。それ以外の構成は、図2の位相調整回路と図10の位相調整回路とで同一であり、説明を省略する。
【0040】
上記の位相比較器71及び72としては、最も簡単な構成としては、例えばXOR回路等を用いることができる。XOR回路を用いた場合、入力周波数信号同士で周波数が等しいとすると、それら入力周波数信号の位相差に応じた幅を有するパルスからなるパルス列信号を出力することになる。従って、そのパルス列信号をフィルタ33及び34によりローパスフィルタリングすれば、位相差に応じた電圧を有する直流電圧信号を生成することができる。
【0041】
図11は、ミキサ回路の構成の一例を示す図である。図11に示すミキサ回路を、上記の各実施例の構成で用いたミキサ回路とすることができる。図11のミキサ回路はギルバートセル型ミキサ回路であり、MOSトランジスタ81乃至86、容量素子87及び88、及び抵抗素子R1及びR2を含む。このミキサ回路は、第1周波数信号F1の差動信号と第2周波数信号F2の差動信号の積に相当する電流を生成し、その電流信号を抵抗素子R1及びR2により電圧信号に変換し、一対の差動信号out及びoutxとして出力する。抵抗素子R1及びR2と容量素子87及び88とにより、フィルタリングの機能も備わっている。
【0042】
図12は、重み付け回路及び加算回路の構成の一例を示す図である。図12に示す重み付け回路及び加算回路を、上記の各実施例の構成で用いた重み付け回路及び加算回路とすることができる。図12の重み付け回路及び加算回路は、MOSトランジスタ91乃至94、電流源95及び96、及び抵抗素子97及び98を含む。MOSトランジスタ91及び92並びに電流源95が第1の重み付け回路に相当し、差動入力信号ina及びinaxに対して重みxを掛けた値に相当する電流を生成する。ここで電流源95は、xの大きさに応じた電流を流す素子であり、例えば電圧値xをゲートに印加されるMOSトランジスタ等で実現してよい。またMOSトランジスタ93及び94並びに電流源96が第2の重み付け回路に相当し、差動入力信号inb及びinbxに対して重み1−xを掛けた値に相当する電流を生成する。ここで電流源96は、1−xの大きさに応じた電流を流す素子であり、例えば電圧値1−xをゲートに印加されるMOSトランジスタ等で実現してよい。第1の重み付け回路の生成した電流と第2の重み付け回路の生成した電流とが抵抗素子97及び98において重ね合わされ、加算後の電流値に相当する電圧信号が生成される。この電圧信号を、一対の差動信号out及びoutxとして出力する。
【0043】
図13は、データ位相検出器15の構成の一例を示す図である。図13のデータ位相検出器15は、XOR回路101−1乃至101−8、先行カウンタ102、遅延カウンタ103、フリップフロップ104、加算回路105、ローパスフィルタ106(LPF)を含む。XOR回路101−1乃至101−8には、図1のデータ判定器13が検出したデータ判定値d0乃至d3と境界判定器14が検出した境界判定値b0乃至b3が入力される。なお前述のようにデータ判定値及び境界判定値はデマルチプレクサ20及び21により並列化されるので、図13に示すようにパラレルデータとしてXOR回路101−1乃至101−8に供給することができる。
【0044】
図14は、データ判定値d0乃至d3及び境界判定値b0乃至b3の一例を模式的に示す図である。内部クロックのエッジに同期したタイミング(図において矢印で示すタイミング)で受信信号をサンプリングして信号値を判定することで、データ判定値d0乃至d3と境界判定値b0乃至b3が得られる。図14に示す例では、境界判定値b0乃至b3か受信信号のデータ境界で検出され、データ判定値d0乃至d3が受信信号のデータアイの中心部分付近で検出されている。図1に示すクロック・データリカバリ回路では、受信信号に対して図14に示すようなタイミング関係(位相関係)を有する内部クロック信号を生成することで、受信データを正しく検出することができる。具体的には、例えば図13に示すデータ位相検出器15により内部クロックと受信信号との位相関係を検出し、その検出結果に基づいて内部クロック信号の位相を調整する。
【0045】
図13を再び参照し、先行カウンタ102は、先行するデータ判定値と後続する境界判定値(例えば図14に示すデータ判定値d1と境界判定値b2)とのXOR(排他的論理和)をとった値を全て加算することで、XOR値の1の個数をカウントする。先行するデータ判定値と後続する境界判定値とが等しい値である頻度が高い場合は、先行カウンタ102の出力するカウント値は小さくなる。先行するデータ判定値と後続する境界判定値とが異なる値である頻度が高い場合は、先行カウンタ102の出力するカウント値は大きくなる。また遅延カウンタ103は、先行する境界判定値と後続するデータ判定値(例えば図14に示す境界判定値b1とデータ判定値d1)とのXOR(排他的論理和)をとった値を全て加算することで、XOR値の1の個数をカウントする。先行する境界判定値と後続するデータ判定値とが異なる値である頻度が高い場合は、遅延カウンタ103の出力するカウント値は大きくなる。先行する境界判定値と後続するデータ判定値とが等しい値である頻度が高い場合は、遅延カウンタ103の出力するカウント値は小さくなる。
【0046】
加算回路105は、先行カウンタ102のカウンタ値から遅延カウンタ103のカウンタ値を減算し、減算結果を出力する。ローパスフィルタ106は、加算回路105の出力する減算結果をローパスフィルタリングすることにより、余分な雑音成分を除去する。こうして得られる出力電圧Voutは、先行するデータ判定値と後続する境界判定値とが異なる値である頻度が高い場合は大きな電圧となり、先行するデータ判定値と後続する境界判定値とが等しい値である頻度が高い場合は小さな電圧となる。このような出力電圧Voutの変化により、図1の電圧制御発振器10及び11の発振周波数を制御して、受信信号の位相に対するクロックの位相が適切な関係になるように調整する。
【0047】
図15は、クロック・データリカバリ回路の第2実施例の構成の一例を示す図である。図15において、図1と同一の構成要素は同一の番号で参照し、その説明は省略する。図15のクロック・データリカバリ回路は、図1の構成に加え更に、試験信号比較器22、エラーカウンタ23、及び最適タイミング検出回路24を含む。このクロック・データリカバリ回路に例えば疑似ランダムビットシーケンス(PRBS:Pseudorandom Bit Sequence)等の試験信号を入力する。試験信号比較器22は、例えば疑似ランダムビットシーケンス検出回路であり、データ判定器13により検出されたビットシーケンスが、期待値シーケンスと一致するか否かを判定する。着目ビットの検出値が期待値と異なるとき試験信号比較器22は1を出力し、着目ビットの検出値が期待値と等しいとき試験信号比較器22は0を出力する。エラーカウンタ23は、受信信号の各検出ビットに対する試験信号比較器22の出力を監視し、出力の1の個数をカウントする。カウント値が大きいほど、エラーが多いことを示す。最適タイミング検出回路24は、カウント値の大小に応じて、制御信号CTL(前述のx及び1−x)を調整する。例えばカウント値が小さくなる方向に制御信号CTLを徐々に移動させていき、カウント値が最小となる点に制御信号CTLを固定すればよい。このようにして、図15の構成では、受信信号に基づき制御信号CTLを生成することができる。
【0048】
図16は、クロック・データリカバリ回路の第3実施例の構成の一例を示す図である。図16において、図1と同一の構成要素は同一の番号で参照し、その説明は省略する。図16のクロック・データリカバリ回路は、図1の構成に加え更に、オンチップアイモニタ25及びアイ最大値検出回路26を含む。オンチップアイモニタ25は受信信号を監視して、受信信号の波形に関するデータを出力する。アイ最大値検出回路26は、オンチップアイモニタ25からのデータに基づいて、受信信号のアイ(データ波形)の最大振幅値の位置を検出する。アイ最大値検出回路26は、最大振幅値の位置に基づいて制御信号CTL(前述のx及び1−x)を調整する。例えば最大振幅値の位置がデータアイの中心に存在する場合にはデータ判定用クロックと境界判定用クロックとの位相差が90°となるようにxの値を設定すればよい。
【0049】
図17は、クロック・データリカバリ回路を用いたシステム構成の一例を示す図である。図17のシステムは画像機器110であり、受信器111、送信器112、信号処理回路113、モニタ114、及び記憶装置115を含む。図1、図15、又は図16に示すクロック・データリカバリ回路が受信器111内部に設けられている。受信器111は、クロック・データリカバリ回路を用いて適切なタイミングのクロック信号を復元し、復元したクロック信号を用いて入力信号を検出・判定する。受信器111が検出・判定することにより受信した信号は、信号処理回路113に供給され、信号処理回路113により所定の信号処理が実行される。信号処理の結果は、モニタ114に表示されたり、記憶装置115に格納されたりする。また信号処理回路113が出力する信号は、送信器112を介して外部に出力される。
【0050】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【0051】
なお本願発明は、以下の内容を含むものである。
(付記1)
入力信号を受信して、第1周波数信号に基づいて第1位相位置で前記入力信号を検出して出力する第1判定回路と、
前記入力信号を受信して、第2周波数信号に基づいて第2位相位置で前記入力信号を検出して出力する第2判定回路と、
前記第1判定回路の前記出力と前記第2判定回路の前記出力とを比較して比較結果を出力する位相検出器と、
前記比較結果と第1制御信号とを加算して出力する第1加算回路と、
前記比較結果と第2制御信号とを加算して出力する第2加算回路と、
前記第1加算回路の前記出力が入力され前記第1周波数信号を出力する第1電圧制御発振回路と、
前記第2加算回路の前記出力が入力され前記第2周波数信号を出力する第2電圧制御発振回路と、
前記第1周波数信号と前記第2周波数信号とに基づいて前記第1制御信号と前記第2制御信号とを生成する位相調整回路と
を備えることを特徴とするクロック生成回路。
(付記2)
前記第1周波数信号は、第3周波数信号と第4周波数信号とを含み、
前記第2周波数信号は、第5周波数信号と第6周波数信号とを含むこと
を特徴とする付記1に記載のクロック生成回路。
(付記3)
前記位相調整回路は、
前記第3周波数信号と前記第6周波数信号とが供給されて第7周波数信号を出力する第1ミキサと、
前記第4周波数信号と前記第6周波数信号とが供給されて第8周波数信号を出力する第2ミキサと、
前記第7周波数信号と前記第8周波数信号をフィルタリングするフィルタと、
第1位相制御信号に基づいて前記フィルタから出力される前記第7周波数信号のフィルタリング後の信号を重み付けする第1重み付け回路と、
第2位相制御信号に基づいて前記フィルタから出力される前記第8周波数信号のフィルタリング後の信号を重み付けする第2重み付け回路と、
前記第1重み付け回路の出力と前記第2重み付け回路の出力とを加算する第3加算回路と、
前記第3加算回路の出力に基づいて前記第1制御信号と前記第2制御信号を出力する出力回路と、
を備えることを特徴とする付記2に記載のクロック生成回路。
(付記4)
前記位相調整回路は、
第1位相制御信号に基づいて前記第3周波数信号を重み付けする第1重み付け回路と、
前記第1重み付け回路の出力と前記第6周波数信号とが供給されて第7周波数信号を出力する第1ミキサと、
第2位相制御信号に基づいて前記第4周波数信号を重み付けする第2重み付け回路と、
前記第2重み付け回路の出力と前記第6周波数信号とが供給されて第8周波数信号を出力する第2ミキサと、
前記7周波数信号と前記第8周波数信号とをフィルタリングするフィルタと、
前記フィルタから出力される第7周波数信号のフィルタリング後の信号と第8周波数信号のフィルタリング後の信号とを加算する第3加算回路と、
前記第3加算回路の出力に基づいて前記第1制御信号および前記第2制御信号を出力する出力回路と
を備えることを特徴とする付記2に記載のクロック生成回路。
(付記5)
前記位相調整回路は、
第1位相制御信号に基づいて前記第6周波数信号を重み付けする第1重み付け回路と、
前記第1重み付け回路の出力と前記第3周波数信号が供給されて第7周波数信号を出力する第1ミキサと、
第2位相制御信号に基づいて前記第6周波数信号を重み付けする第2重み付け回路と、
前記第2重み付け回路の出力と前記第4位相制御信号とが供給されて第8周波数信号を出力する第2ミキサと、
前記第7周波数信号と前記第8周波数信号とをフィルタリングするフィルタと、
前記フィルタから出力される第7周波数信号のフィルタリング後の信号と第8周波数信号のフィルタリング後の信号とを加算する第3加算回路と、
前記第3加算回路の出力に基づいて前記第1制御信号および前記第2制御信号を出力する出力回路と
を備えることを特徴とする付記2に記載のクロック生成回路。
(付記6)
前記位相調整回路は、
前記第3周波数信号と前記第6周波数信号とが供給されて第7周波数信号を出力する第1ミキサと、
前記第4周波数信号と前記第5周波数信号とが供給されて第8周波数信号を出力する第2ミキサと、
前記第3周波数信号と前記第5周波数信号とが供給されて第9周波数信号を出力する第3ミキサと、
前記第4周波数信号と前記第6周波数信号とが供給されて第10周波数信号を出力する第4ミキサと、
前記第7周波数信号と前記第8周波数信号とを加算する第3加算回路と、
前記第9周波数信号と前記第10周波数信号とを加算する第4加算回路と、
第1位相制御信号に基づいて前記第3加算回路の出力を重み付けする第1重み付け回路と、
第2位相制御信号に基づいて前記第4加算回路の出力を重み付けする第2重み付け回路と、
前記第1重み付け回路の出力と前記第2重み付け回路の出力とを加算する第5加算回路と、
前記第5加算回路の出力に基づいて前記第1制御信号と前記第2制御信号を出力する出力回路と、
を備えることを特徴とする付記2に記載のクロック生成回路。
(付記7)
前記位相調整回路は、
前記第3周波数信号と前記第6周波数信号とが供給されて第7周波数信号を出力する第1ミキサと、
前記第4周波数信号と前記第5周波数信号とが供給されて第8周波数信号を出力する第2ミキサと、
前記第3周波数信号と前記第5周波数信号とが供給されて第9周波数信号を出力する第3ミキサと、
前記第4周波数信号と前記第6周波数信号とが供給されて第10周波数信号を出力する第4ミキサと、
第1位相制御信号に基づいて前記第7周波数信号を重み付けする第1重み付け回路と、
前記第1位相制御信号に基づいて前記第8周波数信号を重み付けする第2重み付け回路と、
第2位相制御信号に基づいて前記第9周波数信号を重み付けする第3重み付け回路と、
前記第2位相制御信号に基づいて前記第10周波数信号を重み付けする第4重み付け回路と、
前記重み付けされた第7周波数信号、第8周波数信号、第9周波数信号および第10周波数信号を加算する第3加算回路と、
前記第3加算回路の出力に基づいて前記第1制御信号と前記第2制御信号を出力する出力回路と、
を備えることを特徴とする付記2に記載のクロック生成回路。
(付記8)
前記位相調整回路は、
第1位相制御信号に基づいて前記第3周波数信号を重み付けする第1重み付け回路と、
前記第1位相制御信号に基づいて前記第4周波数信号を重み付けする第2重み付け回路と、
第2位相制御信号に基づいて前記第3周波数信号を重み付けする第3重み付け回路と、
前記第2位相制御信号に基づいて前記第4周波数信号を重み付けする第4重み付け回路と、
前記第1重み付け回路の出力と前記第6周波数信号が供給されて第7周波数信号を出力する第1ミキサと、
前記第2重み付け回路の出力と前記第5周波数信号が供給されて第8周波数信号を出力する第2ミキサと、
前記第3重み付け回路の出力と前記第5周波数信号が供給されて第9周波数信号を出力する第3ミキサと、
前記第4重み付け回路の出力と前記第6周波数信号が供給されて第10周波数信号を出力する第4ミキサと、
前記第7周波数信号と、前記第8周波数信号と、前記第9周波数信号と、前記第10周波数信号とをフィルタリングするフィルタと、
前記フィルタから出力されるフィルタリング後の第7周波数信号と、第8周波数信号と、第9周波数信号と、第10周波数信号とを加算する第3加算回路と、
前記第3加算回路の出力に基づいて前記第1制御信号と前記第2制御信号を出力する出力回路と、
を備えることを特徴とする付記2に記載のクロック生成回路。
(付記9)
前記位相調整回路は、
前記第3周波数信号と前記第6周波数信号とが供給されて第7周波数信号を出力する第1位相比較器と、
前記第4周波数信号と前記第6周波数信号とが供給されて第8周波数信号を出力する第2位相比較器と、
前記第7周波数信号と前記第8周波数信号をフィルタリングするフィルタと、
第1位相制御信号に基づいて前記フィルタから出力される前記第7周波数信号のフィルタリング後の信号を重み付けする第1重み付け回路と、
第2位相制御信号に基づいて前記フィルタから出力される前記第8周波数信号のフィルタリング後の信号を重み付けする第2重み付け回路と、
前記第1重み付け回路の出力と前記第2重み付け回路の出力とを加算する第3加算回路と、
前記第3加算回路の出力に基づいて前記第1制御信号と前記第2制御信号を出力する出力回路と、
を備えることを特徴とする付記2に記載のクロック生成回路。
(付記10)
前記第2位相制御信号の値をX(0<X<1)とすると,前記第1位相制御信号の値は1−Xであることを特徴とする付記3乃至付記9の何れか一に記載のクロック生成回路。
(付記11)
前記第1制御信号と前記第2制御信号とは相補信号であることを特徴とする付記1乃至付記10の何れか一に記載のクロック生成回路。
(付記12)
外部からの入力信号を受信する受信回路と、
前記入力信号を処理する信号処理回路と、
を備えたシステムにおいて、
前記受信回路は前記入力信号の受信するためのクロックを生成するクロック生成回路を含み、
前記クロック生成回路は、
入力信号を受信して、第1周波数信号に基づいて第1位相位置で前記入力信号を検出して出力する第1判定回路と、
前記入力信号を受信して、第2周波数信号に基づいて第2位相位置で前記入力信号を検出して出力する第2判定回路と、
前記第1判定回路の前記出力と前記第2判定回路の前記出力とを比較して比較結果を出力する位相検出器と、
前記比較結果と第1制御信号とを加算して出力する第1加算回路と、
前記比較結果と第2制御信号とを加算して出力する第2加算回路と、
前記第1加算回路の前記出力が入力され前記第1周波数信号を出力する第1電圧制御発振回路と、
前記第2加算回路の前記出力が入力され前記第2周波数信号を出力する第2電圧制御発振回路と、
前記第1周波数信号と前記第2周波数信号とに基づいて前記第1制御信号と前記第2制御信号とを生成する位相調整回路と
を備えることを特徴とするシステム。
(付記13)
第1入力電圧に応じて第1周波数信号を出力する第1電圧制御発振回路と、
第2入力電圧に応じて第2周波数信号を出力する第2電圧制御発振回路と、
制御信号を受け取り、前記第1周波数信号と前記第2周波数信号との位相差が前記制御信号に応じた値になるように前記第1入力電圧と前記第2入力電圧とを制御する位相調整回路と、
前記第1周波数信号に同期して受信信号を検出して出力する第1判定回路と、
前記第2周波数信号に同期して前記受信信号を検出して出力する第2判定回路と、
前記第1判定回路の前記出力と前記第2判定回路の前記出力とに基づいて前記受信信号の位相を検出し、該位相検出の結果に応じて前記第1入力電圧と前記第2入力電圧とを制御する位相検出器と、
を含むことを特徴とするクロック生成回路。
(付記14)
前記受信信号に基づき前記制御信号を生成する回路を更に含むことを特徴とする付記13記載のクロック生成回路。
(付記15)
前記第1判定回路の前記出力に基づき前記制御信号を生成する回路を更に含むことを特徴とする付記13記載のクロック生成回路。
【符号の説明】
【0052】
10、11 電圧制御発振器
12 位相調整回路
13 データ判定器
14 境界判定器
15 データ位相検出器
16、17 分周器
18、19 加算回路
20、21 デマルチプレクサ
【技術分野】
【0001】
本願開示は、一般に受信回路に関し、詳しくは受信側で生成したクロック信号に基づいてデータを復元するクロック・データ復元回路及び方法に関する。
【背景技術】
【0002】
一般に高速信号伝送では、受信側において受信データからクロックを発生(復元)し、この復元したクロックを用いてデータの0/1判定を行なう。この際、正しい信号受信が行なえるよう、回路内部のフィードバック回路により復元クロックの位相を調整し、復元クロックと受信データとが一定の位相関係となるように設定する。このようにクロックを復元し、それを使ってデータを判定することをCDR(Clock and Data Recovery)という。クロック・データリカバリ回路は、受信データに基づいて適切なクロック信号を生成するクロック生成回路であると同時に、生成したクロックで受信データを検出するデータ検出回路でもある。
【0003】
従来、クロック・データリカバリの方式として、bang-bang制御クロック・データリカバリ方式が多く用いられる。このbang-bang制御クロック・データリカバリ方式では、受信器内部のクロックを用いて、受信信号の1単位時間(ユニットインターバル)当り2つのサンプル点(データ中心想定位置及びデータ境界想定位置)において、受信信号をサンプリングする。得られたサンプリングデータの値に基づいて、サンプリングクロックが常に受信データの中心にくるようにフィードバック制御を行う。この方式では、内部クロック信号の周波数を受信信号の2倍まで高くするか、又は、内部クロック信号の周波数を高くする代りに多相クロックを用いる必要が生じる。受信信号が高速な場合には、一般に、後者の多相クロック方式が用いられる。
【0004】
多相クロック方式のbang-bang制御クロック・データリカバリ回路では、電圧制御発振器(VCO:Voltage Controlled Oscillator)により4相のクロック信号を生成する。この4相のクロック信号に基づいて、位相補間器(PI:Phase Interpolator)が、データ中心想定位置をサンプリングするための多相クロック信号と、データ境界想定位置をサンプリングするための多相クロック信号とを生成する。得られたサンプリングデータに基づいて、データ位相に対してクロック位相が早いのか遅いのかを判定し、その判定に応じて前記の電圧制御発振器への制御電圧を調節する。
【0005】
従来のbang-bang制御クロック・データリカバリ方式では、高周波で正確に動作する位相補間回路が必要となり、これがボトルネックとなる。即ち、高周波の入力クロック信号に基づいて高周波の出力クロック信号を正確な位相で出力することが要求されるが、そのような要求を満たす位相補間回路は設計困難である。また帯域制限等のために受信データの波形が歪み、整った矩形波形ではなくなってしまい、データ最大振幅の位置がデータ中心のタイミングからずれる場合がある。このような場合には、ビット誤り率が増大する結果となる。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2008−11173号公報
【特許文献2】特開2006−33824号公報
【特許文献3】特開2006−101268号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
以上を鑑みると、高速動作するクロック・データリカバリのための正確なクロック信号を生成するクロック生成回路が望まれる。また受信データ波形が歪んだ場合であっても適切な位置でデータをサンプルするクロック信号を生成するクロック生成回路が望まれる。
【課題を解決するための手段】
【0008】
クロック生成回路は、入力信号を受信して、第1周波数信号に基づいて第1位相位置で前記入力信号を検出して出力する第1判定回路と、前記入力信号を受信して、第2周波数信号に基づいて第2位相位置で前記入力信号を検出して出力する第2判定回路と、前記第1判定回路の前記出力と前記第2判定回路の前記出力とを比較して比較結果を出力する位相検出器と、前記比較結果と第1制御信号とを加算して出力する第1加算回路と、前記比較結果と第2制御信号とを加算して出力する第2加算回路と、前記第1加算回路の前記出力が入力され前記第1周波数信号を出力する第1電圧制御発振回路と、前記第2加算回路の前記出力が入力され前記第2周波数信号を出力する第2電圧制御発振回路と、前記第1周波数信号と前記第2周波数信号とに基づいて前記第1制御信号と前記第2制御信号とを生成する位相調整回路とを備えることを特徴とする。
【0009】
システムは、外部からの入力信号を受信する受信回路と、前記入力信号を処理する信号処理回路とを備え、前記受信回路は前記入力信号の受信するためのクロックを生成するクロック生成回路を含み、前記クロック生成回路は、入力信号を受信して、第1周波数信号に基づいて第1位相位置で前記入力信号を検出して出力する第1判定回路と、前記入力信号を受信して、第2周波数信号に基づいて第2位相位置で前記入力信号を検出して出力する第2判定回路と、前記第1判定回路の前記出力と前記第2判定回路の前記出力とを比較して比較結果を出力する位相検出器と、前記比較結果と第1制御信号とを加算して出力する第1加算回路と、前記比較結果と第2制御信号とを加算して出力する第2加算回路と、前記第1加算回路の前記出力が入力され前記第1周波数信号を出力する第1電圧制御発振回路と、前記第2加算回路の前記出力が入力され前記第2周波数信号を出力する第2電圧制御発振回路と、前記第1周波数信号と前記第2周波数信号とに基づいて前記第1制御信号と前記第2制御信号とを生成する位相調整回路とを備えることを特徴とする。
【0010】
クロック生成回路は、第1入力電圧に応じて第1周波数信号を出力する第1電圧制御発振回路と、第2入力電圧に応じて第2周波数信号を出力する第2電圧制御発振回路と、制御信号を受け取り、前記第1周波数信号と前記第2周波数信号との位相差が前記制御信号に応じた値になるように前記第1入力電圧と前記第2入力電圧とを制御する位相調整回路と、前記第1周波数信号に同期して受信信号を検出して出力する第1判定回路と、前記第2周波数信号に同期して前記受信信号を検出して出力する第2判定回路と、前記第1判定回路の前記出力と前記第2判定回路の前記出力とに基づいて前記受信信号の位相を検出し、該位相検出の結果に応じて前記第1入力電圧と前記第2入力電圧とを制御する位相検出器とを含むことを特徴とする。
【発明の効果】
【0011】
本願開示の少なくとも1つの実施例によれば、2つの判定回路においてサンプリングクロックとしてそれぞれ用いる2つの周波数信号として、2つの電圧制御発振回路が発生した2つの周波数信号を用いている。そしてこれら2つの周波数信号の間の位相差を所定値に調整するために、制御信号に応じた値に位相差を調整する位相調整回路を用いている。判定回路においてサンプリングクロックとして用いる信号を生成するために位相補間器(ミキサ回路)を用いていないので、正確なサンプリングクロックを容易に生成することができる。また制御信号に応じて位相差を調整できるので、受信データ波形が歪んだ場合であっても適切な位置でデータをサンプルするクロック信号を生成することができる。
【図面の簡単な説明】
【0012】
【図1】クロック・データリカバリ回路の第1実施例の構成の一例を示す図である。
【図2】位相調整回路の第1実施例の構成を示す図である。
【図3】帯域制限等により受信信号の波形が歪んだ場合の波形を示す図である。
【図4】位相調整回路の第2実施例の構成を示す図である。
【図5】位相調整回路の第3実施例の構成を示す図である。
【図6】位相調整回路の第4実施例の構成を示す図である。
【図7】位相調整回路の第5実施例の構成を示す図である。
【図8】位相調整回路の第6実施例の構成を示す図である。
【図9】位相調整回路の第7実施例の構成を示す図である。
【図10】位相調整回路の第8実施例の構成を示す図である。
【図11】ミキサ回路の構成の一例を示す図である。
【図12】重み付け回路及び加算回路の構成の一例を示す図である。
【図13】データ位相検出器の構成の一例を示す図である。
【図14】データ判定値及び境界判定値の一例を模式的に示す図である。
【図15】クロック・データリカバリ回路の第2実施例の構成の一例を示す図である。
【図16】クロック・データリカバリ回路の第3実施例の構成の一例を示す図である。
【図17】クロック・データリカバリ回路を用いたシステム構成の一例を示す図である。
【発明を実施するための形態】
【0013】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【0014】
図1は、クロック・データリカバリ回路の第1実施例の構成の一例を示す図である。なおクロック・データリカバリ回路は、受信データに基づいて適切なクロック信号を生成するクロック生成回路であると同時に、生成したクロックで受信データを検出するデータ検出回路でもある。図1に示すクロック・データリカバリ回路は、電圧制御発振器10(VCO1)、電圧制御発振器11(VCO2)、位相調整回路12、データ判定器13、境界判定器14、データ位相検出器15、分周器16、分周器17、加算回路18、加算回路19、デマルチプレクサ20、及びデマルチプレクサ21を含む。
【0015】
電圧制御発振器10は、第1入力電圧Vc1に応じて第1周波数信号F1を出力する。ここで第1周波数信号F1は例えば4相のクロック信号である。電圧制御発振器11は、第2入力電圧Vc2に応じて第2周波数信号F2を出力する。ここで第2周波数信号F2は例えば4相のクロック信号である。位相調整回路12は、制御信号CTLを受け取り、第1周波数信号F1と第2周波数信号F2との位相差が制御信号CTLに応じた値になるように第1入力電圧Vc1と第2入力電圧Vc2とを制御する。具体的には、第1周波数信号F1の位相が、受信信号の最適データ位置(例えばデータ中心位置)をサンプルするような位相となり、第2周波数信号F2の位相が、受信信号のデータ境界位置をサンプルするような位相となればよい。なお最適データ位置は、例えばデータ信号の振幅が最大となる位置であり、必ずしもデータアイの中心(隣接する2つのデータ境界の中間位置)とは限らない。
【0016】
データ判定器13は、第1周波数信号F1に同期して受信信号を検出して出力する。具体的には、例えば第1周波数信号F1のエッジ位置で受信信号をサンプルし、サンプルしたデータ値を0/1判定して得られる値を出力する。言葉を換えて言えば、データ判定器13は、入力信号を受信して、第1周波数信号F1に基づいて第1位相位置で入力信号を検出して出力する。データ判定器14は、第2周波数信号F2に同期して受信信号を検出して出力する。具体的には、例えば第2周波数信号F2のエッジ位置で受信信号をサンプルし、サンプルしたデータ値を0/1判定して得られる値を出力する。言葉を換えて言えば、データ判定器14は、入力信号を受信して、第2周波数信号F2に基づいて第2位相位置で入力信号を検出して出力する。データ判定器13の出力はデータ判定値(受信データが存在すべき位置における受信信号の判定値)であり、境界判定器14の出力は境界判定値(隣接する受信データの間の境界が存在すべき位置における受信信号の判定値)である。
【0017】
データ位相検出器15は、データ判定器13の出力と境界判定器14の出力とに基づいて受信信号の位相を検出し、その位相検出の結果に応じて第1入力電圧Vc1と第2入力電圧Vc2とを制御する。具体的には、例えば先行するデータ判定値と後続する境界判定値とが等しいか異なるかを検出するとともに、先行する境界判定値と後続するデータ判定値とが等しいか異なるかを検出する。先行するデータ判定値と後続する境界判定値とが等しい値である頻度が高い場合は、先行する境界判定値と後続するデータ判定値とが異なる値である頻度が高い場合であり、受信信号の位相に対してクロックの位相が早すぎることを意味する。先行するデータ判定値と後続する境界判定値とが異なる値である頻度が高い場合は、先行する境界判定値と後続するデータ判定値とが等しい値である頻度が高い場合であり、受信信号の位相に対してクロックの位相が遅すぎることを意味する。このような検出結果に応じて、第1入力電圧Vc1と第2入力電圧Vc2とを制御することにより、受信信号の位相に対して第1周波数信号F1の位相と第2周波数信号F2の位相とを調整する。言葉を換えて言えば、データ位相検出器15は、データ判定器13の出力と境界判定器14の出力とを比較して比較結果を出力する回路である。
【0018】
なお具体的には、加算回路18が、データ位相検出器15の出力である比較結果を示す電圧と、位相調整回路12の出力である負極性側の第1制御信号の電圧とを加算して、第1入力電圧Vc1を生成する。また加算回路19が、データ位相検出器15の出力である比較結果を示す電圧と、位相調整回路12の出力である正極性側の第2制御信号の電圧とを加算して、第2入力電圧Vc2を生成する。第1制御信号と第2制御信号とは、絶対値が同一で極性(符号)の異なる信号である。この構成により、データ位相検出器15の出力電圧が増大すると第1周波数信号F1及び第2周波数信号F2の周波数が高くなり、データ位相検出器15の出力電圧が減少すると第1周波数信号F1及び第2周波数信号F2の周波数が低くなる。また位相調整回路12の出力電圧が増大すると第1周波数信号F1と第2周波数信号F2との周波数差が大きくなり、位相調整回路12の出力電圧が減少すると第1周波数信号F1と第2周波数信号F2との周波数差が小さくなる。なお周波数が高くなると位相が進み、周波数が低くなると位相が遅れる結果となる。また周波数差が大きいと位相差の変化が大きく、周波数差が小さいと位相差の変化が小さい結果となる。このような周波数調整により、周波数信号の位相調整を行なうことができる。
【0019】
分周器16、分周器17、デマルチプレクサ20、及びデマルチプレクサ21は、図1のクロック・データリカバリ回路の動作において本質的な部分ではない。デマルチプレクサ20及び21により、データ判定値と境界判定値とをデマルチプレクスして周波数を落とし、パラレルデータとしてデータ位相検出器15に供給する。図1のクロック・データリカバリ回路のデータ出力は、デマルチプレクサ20の出力のパラレルデータである。また図1のクロック・データリカバリ回路のクロック出力は、デマルチプレクス後のデータ判定値の周波数に合わせて、電圧制御発振器10の出力する第1周波数信号F1を分周器16で分周した分周クロック信号である。なお分周器16の出力分周クロック信号はデマルチプレクサ20とデータ位相検出器15とで用いられる。また電圧制御発振器11の出力する第2周波数信号F2を分周器17で分周した分周クロック信号は、デマルチプレクサ21において用いられる。
【0020】
図1に示すクロック・データリカバリ回路では、データ判定器13及び境界判定器14においてそれぞれサンプリングクロックとして用いる2つの周波数信号として、2つの電圧制御発振器10及び11が発生した2つの周波数信号F1及びF2を用いている。そしてこれら2つの周波数信号F1及びF2の間の位相差を所定値(例えば90°)に調整するために、制御信号CTLに応じた値に位相差を調整する位相調整回路12を用いている。データ判定器13及び14においてサンプリングクロックとして用いる信号を生成するために位相補間器(ミキサ回路)を用いていないので、正確なサンプリングクロックを容易に生成することができる。
【0021】
図2は、位相調整回路12の第1実施例の構成を示す図である。図2の位相調整回路12は、ミキサ回路31、ミキサ回路32、フィルタ33、フィルタ34、重み付け回路35、重み付け回路36、加算回路37、及び出力回路38を含む。なお図1に示すクロック・データリカバリ回路は差動信号を対象として動作する回路を想定しており、図2に示す位相調整回路12は差動入力及び差動出力を有する構成となっている。なお差動信号を対象とすることは必ずしも必要ではなく、単相信号を対象として動作する回路構成としてもよい。
【0022】
電圧制御発振器(VCO1)10が出力する第1周波数信号F1は4相の信号である。これら4相の周波数信号は、互いに位相が90°ずれており、それぞれ0°、90°、180°、270°の位相を有する。また電圧制御発振器(VCO2)11が出力する第2周波数信号F2も4相の信号である。これら4相の周波数信号は、互いに位相が90°ずれており、それぞれ0°、90°、180°、270°の位相を有する。ミキサ回路31は、4相の第1周波数信号F1のうちの0°及び180°の周波数信号(互いに差動関係の信号)と、4相の第2周波数信号F2のうちの90°及び270°の周波数信号(互いに差動関係の信号)とを受け取る。ミキサ回路31は、入力周波数信号同士を掛け合わせて、入力信号周波数の2倍の周波数を有する信号と入力周波数信号間の位相差に応じた直流電圧信号とを出力する。ミキサ回路32は、4相の第1周波数信号F1のうちの90°及び270°の周波数信号(互いに差動関係の信号)と、4相の第2周波数信号F2のうちの90°及び270°の周波数信号(互いに差動関係の信号)とを受け取る。ミキサ回路32は、入力周波数信号同士を掛け合わせて、入力信号周波数の2倍の周波数を有する信号と入力周波数信号間の位相差に応じた直流電圧信号とを出力する。なお4相の第2周波数信号F2のうちの0°及び180°の周波数信号(互いに差動関係の信号)は、図2の構成では使用しない。
【0023】
フィルタ33はローパスフィルタであり、ミキサ回路31の出力信号をローパスフィルタリングすることにより、2倍の周波数成分を除去して位相差に応じた直流電圧成分を抽出する。同様にフィルタ34はローパスフィルタであり、ミキサ回路32の出力信号をローパスフィルタリングすることにより、2倍の周波数成分を除去して位相差に応じた直流電圧成分を抽出する。重み付け回路35は乗算器であり、フィルタ33が出力する位相差を示す直流電圧成分に一対の制御信号CTLの一方の値1−xを乗算する。同様に重み付け回路36は乗算器であり、フィルタ34が出力する位相差を示す直流電圧成分に一対の制御信号CTLの一方の値xを乗算する。ここでxは0以上及び1以下の値をとる。加算回路37は、重み付け後の直流電圧成分同士を加算する。出力回路38は出力信号駆動回路(例えば増幅回路)であり、加算回路37が出力する加算結果に応じた差動信号を出力する。
【0024】
xが1の場合には、出力回路38の出力信号は、第1周波数信号F1のうちの90°位相の周波数信号(及びその逆相の信号)と第2周波数信号F2のうちの90°位相の周波数信号(及びその逆相の信号)との位相差に応じた電圧となる。位相差が増加すると主力信号電圧が増加し、位相差が減少すると出力信号電圧が減少する。また前述のように、位相調整回路12の出力電圧が増大すると第1周波数信号F1と第2周波数信号F2との周波数差が大きくなり、位相調整回路12の出力電圧が減少すると第1周波数信号F1と第2周波数信号F2との周波数差が小さくなる。更に周波数差が大きいと位相差の変化が大きく、周波数差が小さいと位相差の変化が小さい結果となる。従って、xが1の場合には、第1周波数信号F1と第2周波数信号F2とが同一の周波数で且つ第1周波数信号F1のうちの90°位相の周波数信号と第2周波数信号F2のうちの90°位相の周波数信号との位相差がゼロになるように調整される。
【0025】
xが0の場合には、出力回路38の出力信号は、第1周波数信号F1のうちの0°位相の周波数信号(及びその逆相の信号)と第2周波数信号F2のうちの90°位相の周波数信号(及びその逆相の信号)との位相差に応じた電圧となる。位相差が増加すると主力信号電圧が増加し、位相差が減少すると出力信号電圧が減少する。従って、xが0の場合には、第1周波数信号F1と第2周波数信号F2とが同一の周波数で且つ第1周波数信号F1のうちの0°位相の周波数信号と第2周波数信号F2のうちの90°位相の周波数信号との位相差がゼロになるように調整される。言葉を換えて言えば、第1周波数信号F1のうちの0°位相の周波数信号と第2周波数信号F2のうちの0°位相の周波数信号との位相差が90°になるように調整される。
【0026】
xが0より大きく1より小さい中間的な値の場合には、上記説明したxが0の場合の位相差90°とxが1の場合の位相差0°との間の位相差となるように調整される。例えばxが0.5であれば、第1周波数信号F1と第2周波数信号F2とが同一の周波数で且つ第1周波数信号F1のうちの0°位相の周波数信号と第2周波数信号F2のうちの0°位相の周波数信号との位相差が45°になるように調整される。xの値を適宜調整することにより、位相差0°から90°までの所望の位相差を実現することができる。
【0027】
図3は、帯域制限等により受信信号の波形が歪んだ場合の波形を示す図である。このように歪んだ波形の場合には、データ信号振幅が最大となる位置D0は、データ境界位置B0及びB1の間の中心からずれた位置にある。従ってこのような歪んだ受信波形の場合には、データアイの中心点ではなく、中心からずれた位置にある最大信号振幅の点においてデータ信号をサンプリングして検出することが好ましい。即ち、第1周波数信号F1のうちの0°位相の周波数信号と第2周波数信号F2のうちの0°位相の周波数信号との位相差を90°とするのではなく、例えば60°等の位相差に設定して、データサンプリング及び検出を行なうことが好ましい。図1のクロック・データリカバリ回路では、制御信号CTLを適宜調整することにより、所望の位相差を実現することができる。
【0028】
なお上記の構成では位相調整回路12においてミキサ回路31及び32を用いているが、ミキサ回路31及び32の出力信号成分のうちで後段の制御動作において用いられる信号成分は、入力信号の位相差に依存した直流信号成分である。この直流信号成分は、入力周波数信号のような高速に振動する周波数信号ではなく、位相差が一定であれば一定の値を保持する信号であり、また位相差が変化する場合にはその変化に応じて緩やかに変化する信号である。従ってミキサ回路31及び32は、上記の位相差に応じた直流信号成分を十分な精度で生成できればよく、従来技術の位相補間回路のように高速な周波数信号を精度良く生成する必要はない。
【0029】
図4は、位相調整回路12の第2実施例の構成を示す図である。図4の位相調整回路において、図2の位相調整回路と同一の信号処理機能を有する回路は同一の番号で参照される。第1実施例の位相調整回路12では、重み付け回路35及び36がそれぞれ、フィルタ33及び34の出力と加算回路37の入力との間に設けられていた。それに対して第2実施例の位相調整回路12では、重み付け回路35及び36がそれぞれ、電圧制御発振器(VCO1)10の出力とミキサ回路31及び32の入力との間に設けられる。この構成のように、ミキサ回路によるミキシング処理の前の段階で電圧制御発振器10の出力に制御信号CTL(x及びx−1)に応じた重みを乗算しても、図2の第1実施例の構成の場合と同一の出力が得られる。
【0030】
図5は、位相調整回路12の第3実施例の構成を示す図である。図5の位相調整回路において、図2の位相調整回路と同一の信号処理機能を有する回路は同一の番号で参照される。第1実施例の位相調整回路12では、重み付け回路35及び36がそれぞれ、フィルタ33及び34の出力と加算回路37の入力との間に設けられていた。それに対して第2実施例の位相調整回路12では、重み付け回路35及び36がそれぞれ、電圧制御発振器(VCO2)11の出力とミキサ回路31及び32の入力との間に設けられる。この構成のように、ミキサ回路によるミキシング処理の前の段階で電圧制御発振器11の出力に制御信号CTL(x及びx−1)に応じた重みを乗算しても、図2の第1実施例の構成の場合と同一の出力が得られる。
【0031】
図6は、位相調整回路12の第4実施例の構成を示す図である。図3の位相調整回路12は、ミキサ回路41乃至44、反転回路45、加算回路46及び47、重み付け回路48及び49、加算回路50、及び出力回路51を含む。ミキサ回路41は、4相の第1周波数信号F1のうちの0°及び180°の周波数信号(互いに差動関係の信号)と、4相の第2周波数信号F2のうちの90°及び270°の周波数信号(互いに差動関係の信号)とを受け取る。ミキサ回路41は、入力周波数信号同士を掛け合わせて、入力信号周波数の2倍の周波数を有する信号と入力周波数信号間の位相差に応じた直流電圧信号とを出力する。ミキサ回路42は、4相の第1周波数信号F1のうちの90°及び270°の周波数信号(互いに差動関係の信号)と、4相の第2周波数信号F2のうちの0°及び180°の周波数信号(互いに差動関係の信号)の反転信号とを受け取る。この反転信号は、正負が反転された信号であり、反転回路45により生成される。ミキサ回路42は、入力周波数信号同士を掛け合わせて、入力信号周波数の2倍の周波数を有する信号と入力周波数信号間の位相差に応じた直流電圧信号とを出力する。
【0032】
ミキサ回路43は、4相の第1周波数信号F1のうちの0°及び180°の周波数信号と、4相の第2周波数信号F2のうちの0°及び180°の周波数信号とを受け取る。ミキサ回路43は、入力周波数信号同士を掛け合わせて、入力信号周波数の2倍の周波数を有する信号と入力周波数信号間の位相差に応じた直流電圧信号とを出力する。ミキサ回路44は、4相の第1周波数信号F1のうちの90°及び270°の周波数信号と、4相の第2周波数信号F2のうちの90°及び270°の周波数信号とを受け取る。ミキサ回路44は、入力周波数信号同士を掛け合わせて、入力信号周波数の2倍の周波数を有する信号と入力周波数信号間の位相差に応じた直流電圧信号とを出力する。
【0033】
加算回路46は、ミキサ回路41の出力とミキサ回路42の出力とを加算することにより、2倍の周波数成分を相殺して位相差に応じた直流電圧成分を抽出する。同様に加算回路47は、ミキサ回路43の出力とミキサ回路44の出力とを加算することにより、2倍の周波数成分を相殺して位相差に応じた直流電圧成分を抽出する。重み付け回路48は、加算回路46が出力する位相差を示す直流電圧成分に一対の制御信号CTLの一方の値1−xを乗算する。同様に重み付け回路48は、加算回路47が出力する位相差を示す直流電圧成分に一対の制御信号CTLの一方の値xを乗算する。ここでxは0以上及び1以下の値をとる。加算回路50は、重み付け後の直流電圧成分同士を加算する。出力回路51は出力信号駆動回路(例えば増幅回路)であり、加算回路50が出力する加算結果に応じた差動信号を出力する。
【0034】
前述の場合と同様にxの値を0から1の間で所望の値に設定することにより、第1周波数信号F1と第2周波数信号F2とが同一の周波数で且つ所望の位相差を有するように制御することができる。即ちxの値を適宜調整することにより、位相差0°から90°までの所望の位相差を実現することができる。図6の構成では電圧制御発振器10及び11において出力の負荷が均等になり、回路の対称性が保たれるため、安定した動作を実現することができる。
【0035】
図7は、位相調整回路12の第5実施例の構成を示す図である。図7において、図6と同一の構成要素は同一の番号で参照し、その説明は省略する。図6に示す第4実施例の位相調整回路12では、ミキサ回路41及び42の出力同士を加算した後に重み付け回路48により重み付けし、ミキサ回路43及び44の出力同士を加算した後に重み付け回路49により重み付けしていた。それに対して第5実施例の位相調整回路12では、ミキサ回路41及び42の出力に対してそれぞれ重み付け回路52及び53により1−xを乗算し、ミキサ回路43及び44の出力に対してそれぞれ重み付け回路54及び55によりxを乗算する。そして重み付け後の4つの信号を加算回路56により加算して1つの和に纏めている。この構成のように、ミキサ回路の出力を重み付けしてから総和をとる構成としても、図6の第4実施例の構成の場合と同一の出力が得られる。
【0036】
図8は、位相調整回路12の第6実施例の構成を示す図である。図8の位相調整回路において、図7の位相調整回路と同一の信号処理機能を有する回路は同一の番号で参照される。第5実施例の位相調整回路12では、重み付け回路52乃至55がそれぞれ、ミキサ回路41乃至44の出力と加算回路56の入力との間に設けられていた。それに対して図8に示す第6実施例の位相調整回路12では、重み付け回路52乃至55がそれぞれ、電圧制御発振器(VCO1)10の出力とミキサ回路41乃至44の入力との間に設けられる。この構成のように、ミキサ回路によるミキシング処理の前の段階で電圧制御発振器10の出力に制御信号CTL(x及びx−1)に応じた重みを乗算してもよい。なお図8の構成では、フィルタ61乃至64により、ミキサ回路41乃至44のそれぞれの出力をローパスフィルタ処理している。これにより位相差を示す直流電圧成分から雑音成分を取り除き、より安定した動作を実現することができる。
【0037】
図9は、位相調整回路12の第7実施例の構成を示す図である。図9の位相調整回路において、図7の位相調整回路と同一の信号処理機能を有する回路は同一の番号で参照される。第5実施例の位相調整回路12では、重み付け回路52乃至55がそれぞれ、ミキサ回路41乃至44の出力と加算回路56の入力との間に設けられていた。それに対して図9に示す第7実施例の位相調整回路12では、重み付け回路52乃至55がそれぞれ、電圧制御発振器(VCO2)11の出力とミキサ回路41乃至44の入力との間に設けられる。この構成のように、ミキサ回路によるミキシング処理の前の段階で電圧制御発振器11の出力に制御信号CTL(x及びx−1)に応じた重みを乗算してもよい。なお図9の構成では、フィルタ61乃至64により、ミキサ回路41乃至44のそれぞれの出力をローパスフィルタ処理している。これにより位相差を示す直流電圧成分から雑音成分を取り除き、より安定した動作を実現することができる。
【0038】
図10は、位相調整回路12の第8実施例の構成を示す図である。図10において、図2と同一の構成要素は同一の番号で参照し、その説明は省略する。図2に示す位相調整回路12の第1の実施例では、ミキサ回路31及び32により、第1周波数信号F1(VCO1出力)と第2周波数信号F2(VCO2出力)との位相差を示す信号成分を生成していた。それに対して図10に示す位相調整回路12の第8実施例では、ミキサ回路31及び32の代りに位相比較器71及び72を用いて、位相差を示す信号成分を生成する。
【0039】
位相比較器71は、4相の第1周波数信号F1のうちの0°及び180°の周波数信号(互いに差動関係の信号)と、4相の第2周波数信号F2のうちの90°及び270°の周波数信号(互いに差動関係の信号)とを受け取る。位相比較器71は、入力周波数信号同士の位相差を検出して、入力周波数信号間の位相差に応じた信号を出力する。データ並び替え部72は、4相の第1周波数信号F1のうちの90°及び270°の周波数信号(互いに差動関係の信号)と、4相の第2周波数信号F2のうちの90°及び270°の周波数信号(互いに差動関係の信号)とを受け取る。データ並び替え部72は、入力周波数信号同士の位相差を検出して、入力周波数信号間の位相差に応じた信号を出力する。それ以外の構成は、図2の位相調整回路と図10の位相調整回路とで同一であり、説明を省略する。
【0040】
上記の位相比較器71及び72としては、最も簡単な構成としては、例えばXOR回路等を用いることができる。XOR回路を用いた場合、入力周波数信号同士で周波数が等しいとすると、それら入力周波数信号の位相差に応じた幅を有するパルスからなるパルス列信号を出力することになる。従って、そのパルス列信号をフィルタ33及び34によりローパスフィルタリングすれば、位相差に応じた電圧を有する直流電圧信号を生成することができる。
【0041】
図11は、ミキサ回路の構成の一例を示す図である。図11に示すミキサ回路を、上記の各実施例の構成で用いたミキサ回路とすることができる。図11のミキサ回路はギルバートセル型ミキサ回路であり、MOSトランジスタ81乃至86、容量素子87及び88、及び抵抗素子R1及びR2を含む。このミキサ回路は、第1周波数信号F1の差動信号と第2周波数信号F2の差動信号の積に相当する電流を生成し、その電流信号を抵抗素子R1及びR2により電圧信号に変換し、一対の差動信号out及びoutxとして出力する。抵抗素子R1及びR2と容量素子87及び88とにより、フィルタリングの機能も備わっている。
【0042】
図12は、重み付け回路及び加算回路の構成の一例を示す図である。図12に示す重み付け回路及び加算回路を、上記の各実施例の構成で用いた重み付け回路及び加算回路とすることができる。図12の重み付け回路及び加算回路は、MOSトランジスタ91乃至94、電流源95及び96、及び抵抗素子97及び98を含む。MOSトランジスタ91及び92並びに電流源95が第1の重み付け回路に相当し、差動入力信号ina及びinaxに対して重みxを掛けた値に相当する電流を生成する。ここで電流源95は、xの大きさに応じた電流を流す素子であり、例えば電圧値xをゲートに印加されるMOSトランジスタ等で実現してよい。またMOSトランジスタ93及び94並びに電流源96が第2の重み付け回路に相当し、差動入力信号inb及びinbxに対して重み1−xを掛けた値に相当する電流を生成する。ここで電流源96は、1−xの大きさに応じた電流を流す素子であり、例えば電圧値1−xをゲートに印加されるMOSトランジスタ等で実現してよい。第1の重み付け回路の生成した電流と第2の重み付け回路の生成した電流とが抵抗素子97及び98において重ね合わされ、加算後の電流値に相当する電圧信号が生成される。この電圧信号を、一対の差動信号out及びoutxとして出力する。
【0043】
図13は、データ位相検出器15の構成の一例を示す図である。図13のデータ位相検出器15は、XOR回路101−1乃至101−8、先行カウンタ102、遅延カウンタ103、フリップフロップ104、加算回路105、ローパスフィルタ106(LPF)を含む。XOR回路101−1乃至101−8には、図1のデータ判定器13が検出したデータ判定値d0乃至d3と境界判定器14が検出した境界判定値b0乃至b3が入力される。なお前述のようにデータ判定値及び境界判定値はデマルチプレクサ20及び21により並列化されるので、図13に示すようにパラレルデータとしてXOR回路101−1乃至101−8に供給することができる。
【0044】
図14は、データ判定値d0乃至d3及び境界判定値b0乃至b3の一例を模式的に示す図である。内部クロックのエッジに同期したタイミング(図において矢印で示すタイミング)で受信信号をサンプリングして信号値を判定することで、データ判定値d0乃至d3と境界判定値b0乃至b3が得られる。図14に示す例では、境界判定値b0乃至b3か受信信号のデータ境界で検出され、データ判定値d0乃至d3が受信信号のデータアイの中心部分付近で検出されている。図1に示すクロック・データリカバリ回路では、受信信号に対して図14に示すようなタイミング関係(位相関係)を有する内部クロック信号を生成することで、受信データを正しく検出することができる。具体的には、例えば図13に示すデータ位相検出器15により内部クロックと受信信号との位相関係を検出し、その検出結果に基づいて内部クロック信号の位相を調整する。
【0045】
図13を再び参照し、先行カウンタ102は、先行するデータ判定値と後続する境界判定値(例えば図14に示すデータ判定値d1と境界判定値b2)とのXOR(排他的論理和)をとった値を全て加算することで、XOR値の1の個数をカウントする。先行するデータ判定値と後続する境界判定値とが等しい値である頻度が高い場合は、先行カウンタ102の出力するカウント値は小さくなる。先行するデータ判定値と後続する境界判定値とが異なる値である頻度が高い場合は、先行カウンタ102の出力するカウント値は大きくなる。また遅延カウンタ103は、先行する境界判定値と後続するデータ判定値(例えば図14に示す境界判定値b1とデータ判定値d1)とのXOR(排他的論理和)をとった値を全て加算することで、XOR値の1の個数をカウントする。先行する境界判定値と後続するデータ判定値とが異なる値である頻度が高い場合は、遅延カウンタ103の出力するカウント値は大きくなる。先行する境界判定値と後続するデータ判定値とが等しい値である頻度が高い場合は、遅延カウンタ103の出力するカウント値は小さくなる。
【0046】
加算回路105は、先行カウンタ102のカウンタ値から遅延カウンタ103のカウンタ値を減算し、減算結果を出力する。ローパスフィルタ106は、加算回路105の出力する減算結果をローパスフィルタリングすることにより、余分な雑音成分を除去する。こうして得られる出力電圧Voutは、先行するデータ判定値と後続する境界判定値とが異なる値である頻度が高い場合は大きな電圧となり、先行するデータ判定値と後続する境界判定値とが等しい値である頻度が高い場合は小さな電圧となる。このような出力電圧Voutの変化により、図1の電圧制御発振器10及び11の発振周波数を制御して、受信信号の位相に対するクロックの位相が適切な関係になるように調整する。
【0047】
図15は、クロック・データリカバリ回路の第2実施例の構成の一例を示す図である。図15において、図1と同一の構成要素は同一の番号で参照し、その説明は省略する。図15のクロック・データリカバリ回路は、図1の構成に加え更に、試験信号比較器22、エラーカウンタ23、及び最適タイミング検出回路24を含む。このクロック・データリカバリ回路に例えば疑似ランダムビットシーケンス(PRBS:Pseudorandom Bit Sequence)等の試験信号を入力する。試験信号比較器22は、例えば疑似ランダムビットシーケンス検出回路であり、データ判定器13により検出されたビットシーケンスが、期待値シーケンスと一致するか否かを判定する。着目ビットの検出値が期待値と異なるとき試験信号比較器22は1を出力し、着目ビットの検出値が期待値と等しいとき試験信号比較器22は0を出力する。エラーカウンタ23は、受信信号の各検出ビットに対する試験信号比較器22の出力を監視し、出力の1の個数をカウントする。カウント値が大きいほど、エラーが多いことを示す。最適タイミング検出回路24は、カウント値の大小に応じて、制御信号CTL(前述のx及び1−x)を調整する。例えばカウント値が小さくなる方向に制御信号CTLを徐々に移動させていき、カウント値が最小となる点に制御信号CTLを固定すればよい。このようにして、図15の構成では、受信信号に基づき制御信号CTLを生成することができる。
【0048】
図16は、クロック・データリカバリ回路の第3実施例の構成の一例を示す図である。図16において、図1と同一の構成要素は同一の番号で参照し、その説明は省略する。図16のクロック・データリカバリ回路は、図1の構成に加え更に、オンチップアイモニタ25及びアイ最大値検出回路26を含む。オンチップアイモニタ25は受信信号を監視して、受信信号の波形に関するデータを出力する。アイ最大値検出回路26は、オンチップアイモニタ25からのデータに基づいて、受信信号のアイ(データ波形)の最大振幅値の位置を検出する。アイ最大値検出回路26は、最大振幅値の位置に基づいて制御信号CTL(前述のx及び1−x)を調整する。例えば最大振幅値の位置がデータアイの中心に存在する場合にはデータ判定用クロックと境界判定用クロックとの位相差が90°となるようにxの値を設定すればよい。
【0049】
図17は、クロック・データリカバリ回路を用いたシステム構成の一例を示す図である。図17のシステムは画像機器110であり、受信器111、送信器112、信号処理回路113、モニタ114、及び記憶装置115を含む。図1、図15、又は図16に示すクロック・データリカバリ回路が受信器111内部に設けられている。受信器111は、クロック・データリカバリ回路を用いて適切なタイミングのクロック信号を復元し、復元したクロック信号を用いて入力信号を検出・判定する。受信器111が検出・判定することにより受信した信号は、信号処理回路113に供給され、信号処理回路113により所定の信号処理が実行される。信号処理の結果は、モニタ114に表示されたり、記憶装置115に格納されたりする。また信号処理回路113が出力する信号は、送信器112を介して外部に出力される。
【0050】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【0051】
なお本願発明は、以下の内容を含むものである。
(付記1)
入力信号を受信して、第1周波数信号に基づいて第1位相位置で前記入力信号を検出して出力する第1判定回路と、
前記入力信号を受信して、第2周波数信号に基づいて第2位相位置で前記入力信号を検出して出力する第2判定回路と、
前記第1判定回路の前記出力と前記第2判定回路の前記出力とを比較して比較結果を出力する位相検出器と、
前記比較結果と第1制御信号とを加算して出力する第1加算回路と、
前記比較結果と第2制御信号とを加算して出力する第2加算回路と、
前記第1加算回路の前記出力が入力され前記第1周波数信号を出力する第1電圧制御発振回路と、
前記第2加算回路の前記出力が入力され前記第2周波数信号を出力する第2電圧制御発振回路と、
前記第1周波数信号と前記第2周波数信号とに基づいて前記第1制御信号と前記第2制御信号とを生成する位相調整回路と
を備えることを特徴とするクロック生成回路。
(付記2)
前記第1周波数信号は、第3周波数信号と第4周波数信号とを含み、
前記第2周波数信号は、第5周波数信号と第6周波数信号とを含むこと
を特徴とする付記1に記載のクロック生成回路。
(付記3)
前記位相調整回路は、
前記第3周波数信号と前記第6周波数信号とが供給されて第7周波数信号を出力する第1ミキサと、
前記第4周波数信号と前記第6周波数信号とが供給されて第8周波数信号を出力する第2ミキサと、
前記第7周波数信号と前記第8周波数信号をフィルタリングするフィルタと、
第1位相制御信号に基づいて前記フィルタから出力される前記第7周波数信号のフィルタリング後の信号を重み付けする第1重み付け回路と、
第2位相制御信号に基づいて前記フィルタから出力される前記第8周波数信号のフィルタリング後の信号を重み付けする第2重み付け回路と、
前記第1重み付け回路の出力と前記第2重み付け回路の出力とを加算する第3加算回路と、
前記第3加算回路の出力に基づいて前記第1制御信号と前記第2制御信号を出力する出力回路と、
を備えることを特徴とする付記2に記載のクロック生成回路。
(付記4)
前記位相調整回路は、
第1位相制御信号に基づいて前記第3周波数信号を重み付けする第1重み付け回路と、
前記第1重み付け回路の出力と前記第6周波数信号とが供給されて第7周波数信号を出力する第1ミキサと、
第2位相制御信号に基づいて前記第4周波数信号を重み付けする第2重み付け回路と、
前記第2重み付け回路の出力と前記第6周波数信号とが供給されて第8周波数信号を出力する第2ミキサと、
前記7周波数信号と前記第8周波数信号とをフィルタリングするフィルタと、
前記フィルタから出力される第7周波数信号のフィルタリング後の信号と第8周波数信号のフィルタリング後の信号とを加算する第3加算回路と、
前記第3加算回路の出力に基づいて前記第1制御信号および前記第2制御信号を出力する出力回路と
を備えることを特徴とする付記2に記載のクロック生成回路。
(付記5)
前記位相調整回路は、
第1位相制御信号に基づいて前記第6周波数信号を重み付けする第1重み付け回路と、
前記第1重み付け回路の出力と前記第3周波数信号が供給されて第7周波数信号を出力する第1ミキサと、
第2位相制御信号に基づいて前記第6周波数信号を重み付けする第2重み付け回路と、
前記第2重み付け回路の出力と前記第4位相制御信号とが供給されて第8周波数信号を出力する第2ミキサと、
前記第7周波数信号と前記第8周波数信号とをフィルタリングするフィルタと、
前記フィルタから出力される第7周波数信号のフィルタリング後の信号と第8周波数信号のフィルタリング後の信号とを加算する第3加算回路と、
前記第3加算回路の出力に基づいて前記第1制御信号および前記第2制御信号を出力する出力回路と
を備えることを特徴とする付記2に記載のクロック生成回路。
(付記6)
前記位相調整回路は、
前記第3周波数信号と前記第6周波数信号とが供給されて第7周波数信号を出力する第1ミキサと、
前記第4周波数信号と前記第5周波数信号とが供給されて第8周波数信号を出力する第2ミキサと、
前記第3周波数信号と前記第5周波数信号とが供給されて第9周波数信号を出力する第3ミキサと、
前記第4周波数信号と前記第6周波数信号とが供給されて第10周波数信号を出力する第4ミキサと、
前記第7周波数信号と前記第8周波数信号とを加算する第3加算回路と、
前記第9周波数信号と前記第10周波数信号とを加算する第4加算回路と、
第1位相制御信号に基づいて前記第3加算回路の出力を重み付けする第1重み付け回路と、
第2位相制御信号に基づいて前記第4加算回路の出力を重み付けする第2重み付け回路と、
前記第1重み付け回路の出力と前記第2重み付け回路の出力とを加算する第5加算回路と、
前記第5加算回路の出力に基づいて前記第1制御信号と前記第2制御信号を出力する出力回路と、
を備えることを特徴とする付記2に記載のクロック生成回路。
(付記7)
前記位相調整回路は、
前記第3周波数信号と前記第6周波数信号とが供給されて第7周波数信号を出力する第1ミキサと、
前記第4周波数信号と前記第5周波数信号とが供給されて第8周波数信号を出力する第2ミキサと、
前記第3周波数信号と前記第5周波数信号とが供給されて第9周波数信号を出力する第3ミキサと、
前記第4周波数信号と前記第6周波数信号とが供給されて第10周波数信号を出力する第4ミキサと、
第1位相制御信号に基づいて前記第7周波数信号を重み付けする第1重み付け回路と、
前記第1位相制御信号に基づいて前記第8周波数信号を重み付けする第2重み付け回路と、
第2位相制御信号に基づいて前記第9周波数信号を重み付けする第3重み付け回路と、
前記第2位相制御信号に基づいて前記第10周波数信号を重み付けする第4重み付け回路と、
前記重み付けされた第7周波数信号、第8周波数信号、第9周波数信号および第10周波数信号を加算する第3加算回路と、
前記第3加算回路の出力に基づいて前記第1制御信号と前記第2制御信号を出力する出力回路と、
を備えることを特徴とする付記2に記載のクロック生成回路。
(付記8)
前記位相調整回路は、
第1位相制御信号に基づいて前記第3周波数信号を重み付けする第1重み付け回路と、
前記第1位相制御信号に基づいて前記第4周波数信号を重み付けする第2重み付け回路と、
第2位相制御信号に基づいて前記第3周波数信号を重み付けする第3重み付け回路と、
前記第2位相制御信号に基づいて前記第4周波数信号を重み付けする第4重み付け回路と、
前記第1重み付け回路の出力と前記第6周波数信号が供給されて第7周波数信号を出力する第1ミキサと、
前記第2重み付け回路の出力と前記第5周波数信号が供給されて第8周波数信号を出力する第2ミキサと、
前記第3重み付け回路の出力と前記第5周波数信号が供給されて第9周波数信号を出力する第3ミキサと、
前記第4重み付け回路の出力と前記第6周波数信号が供給されて第10周波数信号を出力する第4ミキサと、
前記第7周波数信号と、前記第8周波数信号と、前記第9周波数信号と、前記第10周波数信号とをフィルタリングするフィルタと、
前記フィルタから出力されるフィルタリング後の第7周波数信号と、第8周波数信号と、第9周波数信号と、第10周波数信号とを加算する第3加算回路と、
前記第3加算回路の出力に基づいて前記第1制御信号と前記第2制御信号を出力する出力回路と、
を備えることを特徴とする付記2に記載のクロック生成回路。
(付記9)
前記位相調整回路は、
前記第3周波数信号と前記第6周波数信号とが供給されて第7周波数信号を出力する第1位相比較器と、
前記第4周波数信号と前記第6周波数信号とが供給されて第8周波数信号を出力する第2位相比較器と、
前記第7周波数信号と前記第8周波数信号をフィルタリングするフィルタと、
第1位相制御信号に基づいて前記フィルタから出力される前記第7周波数信号のフィルタリング後の信号を重み付けする第1重み付け回路と、
第2位相制御信号に基づいて前記フィルタから出力される前記第8周波数信号のフィルタリング後の信号を重み付けする第2重み付け回路と、
前記第1重み付け回路の出力と前記第2重み付け回路の出力とを加算する第3加算回路と、
前記第3加算回路の出力に基づいて前記第1制御信号と前記第2制御信号を出力する出力回路と、
を備えることを特徴とする付記2に記載のクロック生成回路。
(付記10)
前記第2位相制御信号の値をX(0<X<1)とすると,前記第1位相制御信号の値は1−Xであることを特徴とする付記3乃至付記9の何れか一に記載のクロック生成回路。
(付記11)
前記第1制御信号と前記第2制御信号とは相補信号であることを特徴とする付記1乃至付記10の何れか一に記載のクロック生成回路。
(付記12)
外部からの入力信号を受信する受信回路と、
前記入力信号を処理する信号処理回路と、
を備えたシステムにおいて、
前記受信回路は前記入力信号の受信するためのクロックを生成するクロック生成回路を含み、
前記クロック生成回路は、
入力信号を受信して、第1周波数信号に基づいて第1位相位置で前記入力信号を検出して出力する第1判定回路と、
前記入力信号を受信して、第2周波数信号に基づいて第2位相位置で前記入力信号を検出して出力する第2判定回路と、
前記第1判定回路の前記出力と前記第2判定回路の前記出力とを比較して比較結果を出力する位相検出器と、
前記比較結果と第1制御信号とを加算して出力する第1加算回路と、
前記比較結果と第2制御信号とを加算して出力する第2加算回路と、
前記第1加算回路の前記出力が入力され前記第1周波数信号を出力する第1電圧制御発振回路と、
前記第2加算回路の前記出力が入力され前記第2周波数信号を出力する第2電圧制御発振回路と、
前記第1周波数信号と前記第2周波数信号とに基づいて前記第1制御信号と前記第2制御信号とを生成する位相調整回路と
を備えることを特徴とするシステム。
(付記13)
第1入力電圧に応じて第1周波数信号を出力する第1電圧制御発振回路と、
第2入力電圧に応じて第2周波数信号を出力する第2電圧制御発振回路と、
制御信号を受け取り、前記第1周波数信号と前記第2周波数信号との位相差が前記制御信号に応じた値になるように前記第1入力電圧と前記第2入力電圧とを制御する位相調整回路と、
前記第1周波数信号に同期して受信信号を検出して出力する第1判定回路と、
前記第2周波数信号に同期して前記受信信号を検出して出力する第2判定回路と、
前記第1判定回路の前記出力と前記第2判定回路の前記出力とに基づいて前記受信信号の位相を検出し、該位相検出の結果に応じて前記第1入力電圧と前記第2入力電圧とを制御する位相検出器と、
を含むことを特徴とするクロック生成回路。
(付記14)
前記受信信号に基づき前記制御信号を生成する回路を更に含むことを特徴とする付記13記載のクロック生成回路。
(付記15)
前記第1判定回路の前記出力に基づき前記制御信号を生成する回路を更に含むことを特徴とする付記13記載のクロック生成回路。
【符号の説明】
【0052】
10、11 電圧制御発振器
12 位相調整回路
13 データ判定器
14 境界判定器
15 データ位相検出器
16、17 分周器
18、19 加算回路
20、21 デマルチプレクサ
【特許請求の範囲】
【請求項1】
入力信号を受信して、第1周波数信号に基づいて第1位相位置で前記入力信号を検出して出力する第1判定回路と、
前記入力信号を受信して、第2周波数信号に基づいて第2位相位置で前記入力信号を検出して出力する第2判定回路と、
前記第1判定回路の前記出力と前記第2判定回路の前記出力とを比較して比較結果を出力する位相検出器と、
前記比較結果と第1制御信号とを加算して出力する第1加算回路と、
前記比較結果と第2制御信号とを加算して出力する第2加算回路と、
前記第1加算回路の前記出力が入力され前記第1周波数信号を出力する第1電圧制御発振回路と、
前記第2加算回路の前記出力が入力され前記第2周波数信号を出力する第2電圧制御発振回路と、
前記第1周波数信号と前記第2周波数信号とに基づいて前記第1制御信号と前記第2制御信号とを生成する位相調整回路と
を備えることを特徴とするクロック生成回路。
【請求項2】
前記第1周波数信号は、第3周波数信号と第4周波数信号とを含み、
前記第2周波数信号は、第5周波数信号と第6周波数信号とを含むこと
を特徴とする請求項1に記載のクロック生成回路。
【請求項3】
前記位相調整回路は、
前記第3周波数信号と前記第6周波数信号とが供給されて第7周波数信号を出力する第1ミキサと、
前記第4周波数信号と前記第6周波数信号とが供給されて第8周波数信号を出力する第2ミキサと、
前記第7周波数信号と前記第8周波数信号をフィルタリングするフィルタと、
第1位相制御信号に基づいて前記フィルタから出力される前記第7周波数信号のフィルタリング後の信号を重み付けする第1重み付け回路と、
第2位相制御信号に基づいて前記フィルタから出力される前記第8周波数信号のフィルタリング後の信号を重み付けする第2重み付け回路と、
前記第1重み付け回路の出力と前記第2重み付け回路の出力とを加算する第3加算回路と、
前記第3加算回路の出力に基づいて前記第1制御信号と前記第2制御信号を出力する出力回路と、
を備えることを特徴とする請求項2に記載のクロック生成回路。
【請求項4】
前記位相調整回路は、
前記第3周波数信号と前記第6周波数信号とが供給されて第7周波数信号を出力する第1ミキサと、
前記第4周波数信号と前記第5周波数信号とが供給されて第8周波数信号を出力する第2ミキサと、
前記第3周波数信号と前記第5周波数信号とが供給されて第9周波数信号を出力する第3ミキサと、
前記第4周波数信号と前記第6周波数信号とが供給されて第10周波数信号を出力する第4ミキサと、
前記第7周波数信号と前記第8周波数信号とを加算する第3加算回路と、
前記第9周波数信号と前記第10周波数信号とを加算する第4加算回路と、
第1位相制御信号に基づいて前記第3加算回路の出力を重み付けする第1重み付け回路と、
第2位相制御信号に基づいて前記第4加算回路の出力を重み付けする第2重み付け回路と、
前記第1重み付け回路の出力と前記第2重み付け回路の出力とを加算する第5加算回路と、
前記第5加算回路の出力に基づいて前記第1制御信号と前記第2制御信号を出力する出力回路と、
を備えることを特徴とする請求項2に記載のクロック生成回路。
【請求項5】
前記第2位相制御信号の値をX(0<X<1)とすると,前記第1位相制御信号の値は1−Xであることを特徴とする請求項3または4に記載のクロック生成回路。
【請求項6】
前記第1制御信号と前記第2制御信号とは相補信号であることを特徴とする請求項1乃至請求項5の何れか一に記載のクロック生成回路。
【請求項7】
外部からの入力信号を受信する受信回路と、
前記入力信号を処理する信号処理回路と、
を備えたシステムにおいて、
前記受信回路は前記入力信号の受信するためのクロックを生成するクロック生成回路を含み、
前記クロック生成回路は、
入力信号を受信して、第1周波数信号に基づいて第1位相位置で前記入力信号を検出して出力する第1判定回路と、
前記入力信号を受信して、第2周波数信号に基づいて第2位相位置で前記入力信号を検出して出力する第2判定回路と、
前記第1判定回路の前記出力と前記第2判定回路の前記出力とを比較して比較結果を出力する位相検出器と、
前記比較結果と第1制御信号とを加算して出力する第1加算回路と、
前記比較結果と第2制御信号とを加算して出力する第2加算回路と、
前記第1加算回路の前記出力が入力され前記第1周波数信号を出力する第1電圧制御発振回路と、
前記第2加算回路の前記出力が入力され前記第2周波数信号を出力する第2電圧制御発振回路と、
前記第1周波数信号と前記第2周波数信号とに基づいて前記第1制御信号と前記第2制御信号とを生成する位相調整回路と
を備えることを特徴とするシステム。
【請求項8】
第1入力電圧に応じて第1周波数信号を出力する第1電圧制御発振回路と、
第2入力電圧に応じて第2周波数信号を出力する第2電圧制御発振回路と、
制御信号を受け取り、前記第1周波数信号と前記第2周波数信号との位相差が前記制御信号に応じた値になるように前記第1入力電圧と前記第2入力電圧とを制御する位相調整回路と、
前記第1周波数信号に同期して受信信号を検出して出力する第1判定回路と、
前記第2周波数信号に同期して前記受信信号を検出して出力する第2判定回路と、
前記第1判定回路の前記出力と前記第2判定回路の前記出力とに基づいて前記受信信号の位相を検出し、該位相検出の結果に応じて前記第1入力電圧と前記第2入力電圧とを制御する位相検出器と、
を含むことを特徴とするクロック生成回路。
【請求項9】
前記受信信号に基づき前記制御信号を生成する回路を更に含むことを特徴とする請求項8記載のクロック生成回路。
【請求項10】
前記第1判定回路の前記出力に基づき前記制御信号を生成する回路を更に含むことを特徴とする請求項8記載のクロック生成回路。
【請求項1】
入力信号を受信して、第1周波数信号に基づいて第1位相位置で前記入力信号を検出して出力する第1判定回路と、
前記入力信号を受信して、第2周波数信号に基づいて第2位相位置で前記入力信号を検出して出力する第2判定回路と、
前記第1判定回路の前記出力と前記第2判定回路の前記出力とを比較して比較結果を出力する位相検出器と、
前記比較結果と第1制御信号とを加算して出力する第1加算回路と、
前記比較結果と第2制御信号とを加算して出力する第2加算回路と、
前記第1加算回路の前記出力が入力され前記第1周波数信号を出力する第1電圧制御発振回路と、
前記第2加算回路の前記出力が入力され前記第2周波数信号を出力する第2電圧制御発振回路と、
前記第1周波数信号と前記第2周波数信号とに基づいて前記第1制御信号と前記第2制御信号とを生成する位相調整回路と
を備えることを特徴とするクロック生成回路。
【請求項2】
前記第1周波数信号は、第3周波数信号と第4周波数信号とを含み、
前記第2周波数信号は、第5周波数信号と第6周波数信号とを含むこと
を特徴とする請求項1に記載のクロック生成回路。
【請求項3】
前記位相調整回路は、
前記第3周波数信号と前記第6周波数信号とが供給されて第7周波数信号を出力する第1ミキサと、
前記第4周波数信号と前記第6周波数信号とが供給されて第8周波数信号を出力する第2ミキサと、
前記第7周波数信号と前記第8周波数信号をフィルタリングするフィルタと、
第1位相制御信号に基づいて前記フィルタから出力される前記第7周波数信号のフィルタリング後の信号を重み付けする第1重み付け回路と、
第2位相制御信号に基づいて前記フィルタから出力される前記第8周波数信号のフィルタリング後の信号を重み付けする第2重み付け回路と、
前記第1重み付け回路の出力と前記第2重み付け回路の出力とを加算する第3加算回路と、
前記第3加算回路の出力に基づいて前記第1制御信号と前記第2制御信号を出力する出力回路と、
を備えることを特徴とする請求項2に記載のクロック生成回路。
【請求項4】
前記位相調整回路は、
前記第3周波数信号と前記第6周波数信号とが供給されて第7周波数信号を出力する第1ミキサと、
前記第4周波数信号と前記第5周波数信号とが供給されて第8周波数信号を出力する第2ミキサと、
前記第3周波数信号と前記第5周波数信号とが供給されて第9周波数信号を出力する第3ミキサと、
前記第4周波数信号と前記第6周波数信号とが供給されて第10周波数信号を出力する第4ミキサと、
前記第7周波数信号と前記第8周波数信号とを加算する第3加算回路と、
前記第9周波数信号と前記第10周波数信号とを加算する第4加算回路と、
第1位相制御信号に基づいて前記第3加算回路の出力を重み付けする第1重み付け回路と、
第2位相制御信号に基づいて前記第4加算回路の出力を重み付けする第2重み付け回路と、
前記第1重み付け回路の出力と前記第2重み付け回路の出力とを加算する第5加算回路と、
前記第5加算回路の出力に基づいて前記第1制御信号と前記第2制御信号を出力する出力回路と、
を備えることを特徴とする請求項2に記載のクロック生成回路。
【請求項5】
前記第2位相制御信号の値をX(0<X<1)とすると,前記第1位相制御信号の値は1−Xであることを特徴とする請求項3または4に記載のクロック生成回路。
【請求項6】
前記第1制御信号と前記第2制御信号とは相補信号であることを特徴とする請求項1乃至請求項5の何れか一に記載のクロック生成回路。
【請求項7】
外部からの入力信号を受信する受信回路と、
前記入力信号を処理する信号処理回路と、
を備えたシステムにおいて、
前記受信回路は前記入力信号の受信するためのクロックを生成するクロック生成回路を含み、
前記クロック生成回路は、
入力信号を受信して、第1周波数信号に基づいて第1位相位置で前記入力信号を検出して出力する第1判定回路と、
前記入力信号を受信して、第2周波数信号に基づいて第2位相位置で前記入力信号を検出して出力する第2判定回路と、
前記第1判定回路の前記出力と前記第2判定回路の前記出力とを比較して比較結果を出力する位相検出器と、
前記比較結果と第1制御信号とを加算して出力する第1加算回路と、
前記比較結果と第2制御信号とを加算して出力する第2加算回路と、
前記第1加算回路の前記出力が入力され前記第1周波数信号を出力する第1電圧制御発振回路と、
前記第2加算回路の前記出力が入力され前記第2周波数信号を出力する第2電圧制御発振回路と、
前記第1周波数信号と前記第2周波数信号とに基づいて前記第1制御信号と前記第2制御信号とを生成する位相調整回路と
を備えることを特徴とするシステム。
【請求項8】
第1入力電圧に応じて第1周波数信号を出力する第1電圧制御発振回路と、
第2入力電圧に応じて第2周波数信号を出力する第2電圧制御発振回路と、
制御信号を受け取り、前記第1周波数信号と前記第2周波数信号との位相差が前記制御信号に応じた値になるように前記第1入力電圧と前記第2入力電圧とを制御する位相調整回路と、
前記第1周波数信号に同期して受信信号を検出して出力する第1判定回路と、
前記第2周波数信号に同期して前記受信信号を検出して出力する第2判定回路と、
前記第1判定回路の前記出力と前記第2判定回路の前記出力とに基づいて前記受信信号の位相を検出し、該位相検出の結果に応じて前記第1入力電圧と前記第2入力電圧とを制御する位相検出器と、
を含むことを特徴とするクロック生成回路。
【請求項9】
前記受信信号に基づき前記制御信号を生成する回路を更に含むことを特徴とする請求項8記載のクロック生成回路。
【請求項10】
前記第1判定回路の前記出力に基づき前記制御信号を生成する回路を更に含むことを特徴とする請求項8記載のクロック生成回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【公開番号】特開2010−183452(P2010−183452A)
【公開日】平成22年8月19日(2010.8.19)
【国際特許分類】
【出願番号】特願2009−26560(P2009−26560)
【出願日】平成21年2月6日(2009.2.6)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
【公開日】平成22年8月19日(2010.8.19)
【国際特許分類】
【出願日】平成21年2月6日(2009.2.6)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
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