外部制御を必要としないデジタル位相ロックによるクロック抽出装置
本発明は、注入ロック発振器（１９）と、デジタル位相検出器（２６）を有する位相制御ループ（２５）とを備えた、ベースバンドシリアル信号からクロックを抽出する装置に関する。発振器（１９）はその周波数の値を制御するデジタル制御入力部（２４）を備え、位相制御ループ（２５）は、デジタル位相検出器（２６）から供給されるデジタル信号の相対値を累算し、発振器（１９）用のデジタル形態の制御信号を渡す、カウント回路（３０、３５）を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はクロック抽出装置に関し、より詳細には、公称周波数ｆｎに少なくともほぼ相当するビットクロック周波数ｆｓｒを有するクロック信号により符号化され、デジタルデータを表し、受信データと呼ばれるベースバンドシリアル信号から、クロック及びデジタルデータを抽出する装置に関する。
【背景技術】
【０００２】
多くの適用分野において、特に、超高速伝送（５００Ｍｂｉｔ／秒を超え、１０Ｇｂｉｔ／秒を超えることがあり、ＳＯＮＥＴ ＯＣ−７６８及びＳＤＨ ＳＴＭ−２５６規格の場合には４０Ｇｂｉｔ／秒に達することがあり、将来これらの値を大きく超えることがあり得る）に相当する超高周波数（５００ＭＨｚを超える周波数であって、１０ＧＨｚを超えることがあり、現在４０ＧＨｚに達することがあり、将来これらの値を大きく超えることがあり得る周波数）の領域では、クロック信号を混合させたデジタルデータを含む信号をベースバンドシリアルリンクの伝送路（その作製技術は、電気、光、無線など任意）で送信して、これら２種類の情報を２つの異なる伝送路で送信しなければならなくなることを回避している。これにより信号伝送長のマッチングという微妙な作業を回避することができる。そのような信号を用いる場合、受信器のレベルでは、アナログの受信信号から、デジタルデータ値ならびにこれらのデータに対応するクロック信号を抽出する必要がある。データ値を得るために、あらかじめデータから抽出したクロック信号を基にして受信信号をサンプリングする。
【０００３】
そのようなクロック及びデータ抽出装置を作製するための最も一般的な解決策は、ループフィルタを介してＶＣＯと呼ばれる電圧制御発振器に設定信号を供給する位相比較器を、受信信号の立ち上がり及び立ち下がりに対応するパルスを発生する回路の出力側に主に備える、ＰＬＬと呼ばれる少なくとも１つの位相ロックループを含む回路を使用することである。ＶＣＯは、フリップフロップに内部クロック信号を供給し、受信信号からデータを抽出する、サンプリング回路を構成する。弛張発振器又はＬＣ発振器、位相／周波数比較器、及び高周波デジタル分周器を使用するこれら従来のＰＬＬ回路は種々の欠点を有する。すなわちそれらの回路は、超高速伝送リンクには適合しないこと、外部周波数基準を必要とすること、必ず受信信号内に存在しなければならないデータプレアンブルによる始動時の同期を必要とするがこれは用途によっては認められていないこと、動作及び作製の最適化がきわめて複雑であること、特に位相／周波数比較回路に関して相互依存し相反する多くのパラメータを考慮しなければならないこと、エネルギ消費量がきわめて高いこと、アナログ部分の作製が使用される半導体構成部品の製造技術に大きく依存することである。その結果、クロック抽出機能を実現するためにＰＬＬ回路を作製する場合には、長い経験及び深いノウハウを持つアナログ回路の専門家の参加が必要であると同時に、長い開発期間が必要であり、技術が発展する毎に定期的に更新しなければならないが、これは工業的規模における現在の利用上の制約の点からすると許容できるものではない。
【０００４】
クロック抽出を実施するための別の周知の解決策は、ＤＬＬと呼ばれる遅延ロックループの使用に基くものである。しかしながらこれらの回路は、特に、各ワード内の基準遷移を形成するスタートビット及びストップビットを有する受信信号に関して、専用のコードを必要とする（これにより、データが到達可能な最大伝送周波数が低下し、典型的には８ビット有効データ及び８Ｂ／１２Ｂのようなコードの場合、３３％低下する）。さらに、回収されたデータは比較的大きな位相ドリフト（「ジッタ」）を有するので、無視できないビットエラー率が生じることがある。同様に、そのようなＤＬＬ回路は受信信号上のノイズに対してきわめて敏感である。最後に、デジタル構成部品で実施されるこの技術は超高速伝送速度には適さない。
【０００５】
ＦＲ２８３８２６５は、注入発振器、すなわちオープンループ回路内の受信データのエッジ周波数注入ロック発振器を使用する方法を提案している。これを行うために、注入発振器は、ＭＯＳトランジスタ結合対を使用する負抵抗発振器であり、同期パルス発生器から発信され、受信信号のビットクロック周波数ｆｓｒに合わせた同期パルス信号を受信する。自由振動周波数ｆｏｓを有するこの注入ロック発振器は、パルス信号の周波数が、引込み範囲と呼ばれるその動作範囲内にある場合には、それ自体をパルス信号にロックすることができる。その場合、同注入ロック発振器は、周波数がビットクロック周波数ｆｓｒと厳密に対応するクロック信号を供給する。
【０００６】
しかしながら、受信信号に対して、発振器から供給されたクロック信号の位相同期も確保しなければならないという問題が生じる。この点に関して、発振器によって生じる位相シフト量は、発振器の入力側における信号の周波数と発振器の固有周波数ｆｏｓの差に比例することがわかっている。したがって回路の設計時に、受信信号のビットクロック周波数ｆｓｒに応じて発振器の固有周波数の値を調節することを考えることができる。しかしながらこのビットクロック周波数ｆｓｒの値が正確にわからない限りこの方法は不完全なままである（そのことが当初、受信器内にクロック抽出回路があることを必要とする主な技術的問題になる）。さらに、いずれにせよこの方法は用途毎に回路の調整を必要とする。研究室のプロトタイプという状況下であればそのような調整も許容されるが、そのような回路の工業的利用では多くの場合、その調整は認められない。
【０００７】
ＦＲ２８３８２６５は、受信クロック信号のパルスを基準とする、異なるシフト時間に応じてシフトされた複数のサンプリングフリップフロップから供給された種々の値のうちから１つの値を選択するための判断ロジックを設けることにより、この位相シフトの問題を解決することを提案した。実際にはこの方法は全ての状況下においてあまり効果的でないことがわかった。
【０００８】
同じく、ＵＳ６９２４７０５は、デジタル位相検出器、チャージポンプ、電圧制御発振器を制御するループフィルタを備え、電圧制御発振器が周波数逓倍器を介して入力側でデータ信号を受信するＰＬＬ回路を記載している。デジタル位相検出器の実用的な作製方法が示されていないことに加え、チャージポンプ及びループフィルタがアナログタイプの構成部品であるため、この回路は完全にデジタルな形態で作製することはできないという欠点を有する。したがって実際には、この特許による回路が作製されるかどうかは、用いられる半導体技術に密接に依存し、あらかじめ回路を新たに設計しないと他の半導体技術に簡単且つすばやく適合させることはできない。さらに、この回路は入力側の許容周波数範囲が狭く、受信信号には自動的に適合されないため、発振器の自由周波数、ならびに種々の伝送線間、特にデータを抽出できる線とクロックを抽出できる線との間の伝播遅延の差について外部の手動調整を必要とする。したがって、この明細書に記載の回路は、開発時間を最小限にとどめなければならない用途及び／又はある半導体技術を他の半導体技術に頻繁に移行することが必要な用途及び／又は受信信号の周波数が広い値の範囲内で変化することのある用途においては、工業規模で利用する対象にはならない。
【０００９】
ＵＳ５６７１２５９は、個別の構成部品をプリント回路上に実装して作製された共振回路と、共振回路の周波数の調節制御信号を整形することができるカウント回路を有するデジタル位相ロックループとを備えるクロック抽出回路を記載している。そのような共振回路の動作は集積回路の作製と適合せず（構成部品の品質係数が非常に低い）、高くない動作周波数にしか達することができない（入力データのレートは２ＭＨｚ程度）。さらに、そのような共振回路を使用した場合、データ信号中には遷移がなく数サイクル後には発振が消失するため、このタイプの回路は、数周期のうちで遷移がほとんどない又は全くないデータ信号には不向きである。またこの特許では、入力信号の位相はおよそ１／４ビット変化することがあるが、これは位相ロックループが反応することがない状態で半ビットの絶対変化量であり、したがって０％〜５０％の突発的な位相シフトは検出されない。また、カウント回路は２０ビットカウンタであるが、共振回路の制御には最上位の８ビットしか用いられていない。そのようなきわめて高いフィルタリング（調節を発生させるためには４０９６個の連続する位相シフトの差が必要である）は実質上全く無益である。この明細書が示唆するところとは反対に、そのようなフィルタリングでは、入力信号内に存在する突発的位相シフトを解決することはどうしてもできない。
【００１０】
このように、これらのクロック抽出回路に関して長期間行われてきた集中的な研究にもかかわらず、エネルギ消費が妥当であり、外部制御も専用の設計も必要とせず、用いられる製造技術とは無関係な設計のため、製造された各回路が必然的に調節され、入力データ信号が、遷移をほとんど含まないあるいは遷移のない期間又は突発的な位相シフトを多く含む期間を有する場合も含めて、きわめて多様な入力データ信号に適合しながらそのような入力データ信号と完全に同相な状態に留まる、特に５００Ｍｂｉｔ／秒を超える超高速伝送及び／且つ特に５００ＭＨｚを超える超高周波リンクを含めてこれらの回路の現在の実際の大部分の適用例における工業規模の大量生産での利用に適合する簡単な解決策を提供することができることが依然として必要とされている。
【発明の概要】
【００１１】
したがって本発明はそのような方法を提供することを目的とする。実際、本発明者は、専用のアーキテクチャを用いることにより、これらの特長を有し、特に、きわめて多様な入力データ信号に適合しつつきわめて広いロッキングレンジ及びきわめて低いビット誤り率を有し、きわめて簡単な製造により「自己調節される」（すなわち外部の手動調節を全く必要としない）クロック抽出装置、具体的にはクロック及びデータ抽出装置を初めて提供することができたことを確認した。
【００１２】
本発明は、受信信号の品質変化の影響をほとんど受けず、特に、変化する遷移密度及びノイズを有する可能性がある信号に適合する、そのような装置を提供することも目的とする。
【００１３】
本発明は、ほぼ完全にデジタル構成部品の形態で作製することができ、特に位相ロックループが全てデジタル構成部品の形態で作製されるそのような装置を提供することも目的とする。実際、本発明者は、そのような装置は、一方では、受信信号に対して許容される周波数の範囲がより広いこと、他方では、装置が簡単に作製できること、特に半導体技術を特に簡単且つすばやく他の技術に移植できることによって実現されることがわかった。先行技術の装置（たとえばＤＬＬ回路内の電圧制御ゲート又はＰＬＬ回路のアナログ構成部品）とは異なり、専用の構成部品の調整を必要とすることなく、標準の機能ライブラリを基にして各回路の設計を行うことができる。
【００１４】
全文を通じて、「デジタル構成部品」とは、少なくとも１つの入力及び／又は出力端子を有する任意の電子構成部品であって、対応する信号の実際のアナログ値が、この構成部品、又はその構成部品が組み込まれている回路の動作に影響を与えることなく、複数の離散的状態、特に１及び０の間で状態が変化することができる信号を各端子が伝達する構成部品を指す。また全文を通じて、ある構成部品の「入力部」及び「出力部」とは、単独信号を受け取りあるいは渡す接続端子又は一式の接続端子を指す。したがって、ある入力部に加えられる信号又は出力部から渡される信号は、追加的な詳細情報がある場合は別として、シリアル信号とすることもパラレル信号とすることもでき、単数又は複数のチャンネルで構成することができる（特にディファレンシャルタイプのアーキテクチャの場合）。
【００１５】
したがって本発明は、ビットクロック周波数ｆｓｒを有するクロック信号により符号化された、デジタルデータを表し受信データと呼ばれるベースバンドシリアル信号から、クロックを抽出する装置であって、
− 受信信号から出されビットクロック周波数ｆｓｒに合わせた信号を受け取り、受信信号のビットクロック周波数ｆｓｒと少なくともほぼ同期され同相である受信クロック信号と呼ばれるクロック信号を少なくとも１つのクロック出力部に渡す回路と、
位相ロックループとを備え、前記位相ロックループが、
− 受信クロック信号を渡す回路のクロック出力部に接続された第一入力部と、
− 受信信号から出された信号が供給される第二入力部と、
− 第一及び第二入力部に接続された進み−遅れ検出器を備え、受信クロック信号と受信信号の間の位相シフトならびにこのシフトの方向を表す位相状態信号と呼ばれるデジタル信号を少なくとも１つの出力部に渡すデジタル位相検出器と、
− 受信クロック信号を渡す回路の制御入力部と呼ばれる入力部に接続され、受信クロック信号の周波数の値がこの制御入力部で受け取った制御信号の値に依存する、制御信号と呼ばれる信号を渡す出力部と、
− デジタル位相検出器の前記出力部に接続された入力部を有するカウント回路と呼ばれる回路であって、位相検出器から経時的に渡されるデジタル信号の相対値の変動に対しデジタル増分／減分による少なくとも１つのフィルタリングを行うようになされ、且つこの（これらの）フィルタリングの結果に応じて変化する値を有し、この値が受信クロック信号のビットクロック周波数ｆｓｒのこのようにフィルタリングされた値に等しい受信クロック信号の周波数の値を課すように適合されたデジタル形態の制御信号を渡すカウント回路とを備え、
− 受信クロック信号を渡す回路が、デジタル形態の位相ロックループから渡される制御信号を受け取ることができる、且つ発振器の固有周波数ｆｏｓの値がこの制御入力部で受け取られた制御信号の値に依存するデジタル制御入力部を備える、デジタル制御注入ロック発振器であり、
− 位相ロックループが、進み−遅れ検出器の単数（複数）の出力部にそれぞれ接続された少なくとも１つの入力部を有し、フィルタリング済みの位相状態信号と呼ばれるデジタル信号を少なくとも１つの出力部に渡し、前記フィルタリング済みの位相状態信号が、
− 進み−遅れ検出器が同方向に位相シフトを検出した受信信号の連続するＮ個のデータビットに対応する、連続する同一の値を入力部において所定の回数Ｎ回（Ｎは２以上）受け取った後は、第一の相対値を有し、
− 進み−遅れ検出器が逆方向に位相シフトを検出した受信信号の連続するＮ個のデータビットに対応する、連続する同一の値を入力部においてＮ回受け取った後は、第二の相対値を有し、
− その他の場合は、第三の相対値を有し、
その結果、フィルタリング済みの位相状態信号の相対値が、受信クロック信号のエッジと受信信号の対応するデータビットとの間の受信信号の連続するＮ個のデータビットについて、同方向への位相シフトが存在すること、及びこの位相シフトの方向を表すことを特徴とする装置に関する。
【００１６】
本発明は、本発明によるクロック抽出装置を備えるクロック及びデジタルデータ抽出装置にも関する。本発明によるクロック及びデジタルデータ抽出装置はさらに、受信クロック信号で受信信号をサンプリングする回路を備え、この回路は、受信入力部に接続された信号入力部と呼ばれる第一入力部と、注入ロック発振器のクロック出力部に接続されたクロック入力部と呼ばれる第二入力部とを有し、このサンプリング回路は、受信信号によって伝送されたデジタルデータを少なくとも１つのデータ出力部に渡すようになされており、サンプリング回路の信号入力部とクロック入力部との間に一定の位相差を導入する少なくとも１つの移相回路を備え、各移相回路に由来するこれら２つの入力部間の合計位相差が、信号入力部における信号とクロック入力部における信号の位相整合を保証することを特徴とする。
【００１７】
本発明によれば、進み−遅れ検出器は、受信クロック信号と受信信号の間に位相進みが存在することを表すデジタル信号を第一出力部に渡すように、また受信クロック信号と受信信号との間に位相遅れが存在することを表すデジタル信号を第二出力部に渡すと有利である。
【００１８】
本発明によれば、進み−遅れ検出器は、受信クロック信号の立ち上がり及び立ち下がりで受信信号をサンプリングすると有利である。具体的には、本発明によれば、有利には、進み−遅れ検出器は、二重のサンプリング、すなわち受信クロック信号のエッジと同相のサンプリングと、受信クロック信号のエッジに対して直角位相のサンプリングとを実施することにより、受信信号の中間状態を決定する。
【００１９】
また、本発明によれば、本発明による装置は、フィルタリング済みの位相状態信号を渡す前記回路が判断変換器であるのが有利である。
【００２０】
本発明の一実施形態ではＮ＝２である。しかしながら、所望のフィルタリングレベルに応じて他の任意の値を選択することができる。実際、そのような判断変換器は、デジタル位相検出器によって検出された位相シフトの相対値を基にして第一タイプのフィルタリングを行う機能を有する。この第一のフィルタリングにより、突発的な位相シフトをノイズとみなすことができる。なぜなら位相シフトの一連のＮ個の同一な状態のみが判断変換器の出力部に対し作用するからである。典型的には、この第一フィルタリングにより「ジッタ」現象など非永続的で突発的な位相偏移現象が取り込まれるのを防止することができる。特に、Ｎ−１まで行くことがあるデータビット数を含む同方向への位相シフトを有するデータビット列は、フィルタリング済みの位相状態信号の値を変化させないことに留意すべきである。
【００２１】
また、本発明によれば、前記カウント回路は、進み−遅れ検出器から供給された各位相状態信号から出されたデジタル信号を受け取る少なくとも１つの入力部を有する累算回路と呼ばれる少なくとも１つの回路を備えるのが有利であり、この累算回路は、この累算回路の単数（又は複数）の入力部に提出された相対値の累計を受け取ったことを表す相対値を有する増分／減分信号と呼ばれるデジタル信号を渡すようになされている。
【００２２】
また、本発明によれば、前記カウント回路は、判断変換器と、判断変換器から供給されたフィルタリング済みの位相状態信号の相対値を累計する累算回路とを相次いで備えるのが有利である。
【００２３】
本発明による装置においては、上で説明した第一のタイプのフィルタリングと組み合わせて、あるいは変形形態として、前記カウント回路により別のタイプのフィルタリングを行うことができる。このように本発明によれば、累算回路はパラレル出力部を有し、このパラレル出力部に、増分／減分パラレルデジタル信号を渡すと有利であり、注入ロック発振器は、累算回路のパラレルデジタル出力部のビット数よりも少ないビット数を含む制御パラレルデジタル入力部を備え、累算回路のパラレルデジタル出力部の上位ビットの一部分だけが注入ロック発振器の制御パラレルデジタル入力のビットに結合され、その結果、カウント回路から渡される前記制御信号が前記増分／減分信号の上位ビットの前記部分で形成されるようになる。
【００２４】
したがって、制御信号の値が変更されるのは、受信クロック信号のエッジと受信信号の対応するデータビットとの間に同方向の位相シフトを有する所定のしきい数であるＭ個のデータビットを累算回路が増分／減分した瞬間以降である。
【００２５】
本発明による一実施形態においては、累算回路のパラレルデジタル出力部はたとえば８ビット又は９ビットを有し、注入ロック発振器のパラレルデジタル入力部は５ビットを有するが、累算回路のパラレルデジタル出力部の上位５ビットのみが、注入ロック発振器の制御パラレルデジタル入力の５ビットに結合される。したがって、制御信号の値が変更されるのは、累算回路が、その入力部で受け取る相対値に関して少なくとも１１１（バイナリ値）に等しい累計値の不均衡（同方向における位相シフトを表す）を検出した瞬間以降である。この例では、判断変換器がないためＭ＝１１１が得られることになる。
【００２６】
前記累算回路は単数又は複数の加算器及び／あるいは単数又は複数のカウンタにより作製することができる。増分及び減分機能上、制御出力の変更をトリガする同じ位相シフトのデータビット列のＭ個のデータビットは必ずしも連続しているとは限らないことに留意されたい。その反対に、これらのビットは、たとえば位相シフトが検出されないデータビットにより分離され、さらには逆方向への位相シフトを有し、後続の他のデータビットにより後で補償されるデータビットにより分離されることが可能である。したがってこの第二のタイプのフィルタリングは少なくともＭ個のデータビットに対する全体的な位相偏移を検出する。
【００２７】
このように注入ロック発振器の制御信号の役割を果たすために累算回路のパラレルデジタル出力の（上位）ビットの一部分のみを利用することにより、第一のタイプのフィルタリングとは若干異なる特徴を有する第二のタイプのフィルタリングを行うことが可能になる。いずれにせよ、位相シフトの変動に対して行われるフィルタリングは、ロックループについて所望される動的応答に応じて適合される。
【００２８】
二つのタイプのフィルタリングが組み合わされて相次いで使用される本発明による装置の変形実施形態では、このフィルタリングを２つの連続する段、すなわち判断変換器で形成される段と前記累算回路で形成される段で実施することができることにより、特に累算回路の動作周波数を下げることができ、そのため高周波における累算回路の使用が容易になる。さらに第一のタイプのフィルタリングにより、制御信号の変動をトリガするしきい値に近い同じ位相シフトの連続したデータビット数を前記累算回路が先に減分しているのに、データが突発的な位相偏移（「ジッタ」）を示すとき、高周波制御信号の変動のリスクを最小限に抑えることができる。この高周波変動現象を防止するために、前記しきい値を超過したとき、たとえば中央値などの中間値を再ロードする装置にカスケード接続され、その結果、この中間値から増分／減分を再開する複数の加算器及び／又は複数のカウンタを用いて累算回路を作製することも可能である。
【００２９】
判断変換器の構造、及び／又は累算回路と注入ロック発振器の制御デジタル入力部との間のリンクに伴うこの（これらの）デジタルフィルタリングにより、位相ロックループにおける全ての専用フィルタリング構成部品を解消することができる。
【００３０】
本発明によれば、有利な一実施形態において、注入ロック発振器の制御デジタル入力部は複数のスイッチを備える回路に接続され、各スイッチは、発振器の固有周波数を変えるように発振器の回路内に組み込まれた少なくとも１つのコンデンサに直列接続される。本発明によれば、制御デジタル入力部の各ビットがスイッチの１つに結合されるのが有利である。
【００３１】
さらに、本発明によれば、クロック抽出回路はさらに、受信信号のエッジ周波数で電流パルス信号を発生し、注入ロック発振器の動作に適合され、注入ロック発振器の電流入力部にのみ接続された単一の出力部に電流パルス信号を渡す、同期パルス発生回路と呼ばれる回路を備えるのが有利である。この同期パルス発生回路から渡される電流パルスは、注入ロック発振器の動作、すなわちビットクロック周波数ｆｓｒへの発振器のロックを確実に行うようにこの発振器の入力部に適合されるのが有利である。
【００３２】
さらに、本発明の範囲内であらゆるタイプの注入ロック発振器を使用することができる。特に、ＲＣタイプ又は電流源タイプの弛張発振器、論理ゲート又はエミッタ結合型非安定発振器、リング発振器、ウィーンブリッジ、移送差又はＬＣ型準正弦波発振器、コルピッツ、ハートレイ、クラップ、ピアース型、又はＬＣ共振回路付き負抵抗発振器、伝送路発振器、又はクォーツ型共振器、表面波共振器、ＭＥＭＳ又は圧電素子組込み型共振器がそれに該当する。しかしながら、本発明によれば、注入ロック発振器はＬＣ共振回路で形成されるタイプとするのが有利である。そのような発振器は特に、固有位相シフト（「ジッタ」）を最小にするという長所を有する。具体的には、本発明によれば、注入ロック発振器は、負抵抗電界効果トランジスタをそれぞれが備える２つの分岐を備え、この２つのトランジスタが差分トポロジに従って結合されることが有利である。ＦＲ２８３８２６５に記載されたような発振器がこれに該当し得る。
【００３３】
このように本発明により、動作が注入ロック発振器に基づく回路の工業規模での利用を可能にしながら、クロック抽出装置、具体的にはクロック及びデジタルデータの抽出装置の設計において決定的な長所をもたらすことが可能になる。
【００３４】
特に、本発明による装置は、位相ロックループにおいて、チャージポンプ及びループフィルタ、より一般的にはアナログ構成部品がない。よって本発明による装置内では、均質で、完全にデジタルで、簡単且つ迅速な設計により位相ロックループを開発することができる。
【００３５】
したがって、本発明による装置は完全に自律型である、すなわち、手動又はその他の外部調節もキャリブレーションも必要としない。したがって本発明による装置は外部手動調節手段を一切持たないのが有利である。さらに、きわめて簡単な実施方法によりこの自律性が得られる。
【００３６】
本発明による装置は、従来のＰＬＬとは異なり、外部の周波数基準が存在する必要がない。さらに、起動時の同期を確保するのに数個のデータビットで足りる。本発明による装置のアーキテクチャはきわめて単純であるため、エネルギ消費が少なく（したがって総表面積が小さく総消費量が少ない）きわめて少数の基本的構成部品で装置を作製することが可能である。本発明による装置は、特に位相ロックループに関して、デジタル技術で設計することもでき、（高周波で動作する位相／周波数比較器を作製することが特にきわめて困難な、ＰＬＬに基づく先行の装置とは異なり）高いノウハウを有する設計者の介入を必要としない。また、設計が簡単な本発明による装置を使用することにより、半導体技術によって提供される限界に近い伝送速度に達することが可能である。特定の場合には、ＰＬＬ又はＤＬＬに基づく先行の回路を用いる場合よりも実質的に高い伝送速度に到達することが可能である。さらに、任意の半導体技術（ＣＭＯＳ、バイポーラ、ＳｉＧｅ、．．．）で本発明による装置を作製することが可能である。
【００３７】
ＤＬＬに基づく回路とは異なり、本発明による装置は、受信信号上のノイズの影響を受け難く、データの符号化は、従来のＰＬＬの拡張率と同様の拡張率、すなわちＤＬＬの場合に必要な拡張率よりもはるかに低い拡張率を有する。
【００３８】
また、位相ロックループの簡単さと効果を考慮すると、本発明による装置においては、発振器の固有周波数ｆｏｓは受信クロック信号のビットクロック周波数ｆｓｒに常に等しく、したがって発振器から発信されるクロック信号と受信信号の間の位相差は一定である。ところで、装置を構成するその他の要素一式がサンプリング回路の２つの入力部間に一定の移相を生じさせることがあるため、サンプリング回路のこの２つの入力部間の一定の構造位相の差分遅延を決定することが可能である。したがってサンプリング回路の２つの入力部間の位相の整合を確保するのに１つ（又は複数）の移相回路を設けるだけでよく、本発明による装置が広い取り込み範囲を持って自律的且つ安定して動作できるようにするために、外部調節はなんら必要ではない。さらに、本発明による装置では、サンプリング回路は簡単なフリップフロップＤで簡単に構成することができる。
【００３９】
この点に関し、位相比較器などの回路の入力部に場合によっては必然的に設けられる移相回路に追加して、このタイプの回路のアーキテクチャにより場合によっては生じる移相を補償するために、この（これらの）移相回路が設けられることに留意されたい。そのような移相回路からの供給を受ける位相比較器の動作に必要な移相回路は、サンプリング回路の２つの入力部間の合計移相量を補償するために追加の移相を導入する機能を有する、本発明による装置の移相回路とは機能的に異なる。
【００４０】
本発明による装置は、少なくとも注入ロック発振器を組み込んだ少なくとも１つの集積回路の形態で作製されるのが有利である。本発明によるクロック及びデジタルデータ抽出装置は５００ＭＨｚを超えるビットクロック周波数ｆｓｒで動作することができるようになされている。
【００４１】
このように、本発明により、初めて、完全に自律的且つ安定し、多くの適用例において工業規模での利用の対象となることができるクロック抽出回路、具体的にはクロック及びデジタルデータ抽出回路を得ることが可能になる。
【００４２】
本発明は、上記又は下記の特徴の全て又は一部が組み合わされることを特徴とする、クロック抽出回路、具体的にはクロック及びデジタルデータ抽出回路にも関する。
【００４３】
本発明のその他の目的、特徴及び長所は、非限定的な例として示し添付の図面を参照して行う以下の説明を読むことにより明らかになるであろう。
【図面の簡単な説明】
【００４４】
【図１】本発明の第一の実施形態によるクロック及びデジタルデータ抽出装置を示す全体的な機能概略図である。
【図２】図１の装置の進み−遅れ検出装置の一実施形態の機能概略図である。
【図３】図１の装置の判断変換器の一実施形態の機能概略図である。
【図４】本発明による装置内で使用することができる注入ロック発振器の一実施形態を示す略図である。
【図５】図１の装置内で使用することができる８ビット加算器の一実施形態を示す略図である。
【図６】図５の加算器を作製するために使用することができる２ビット累算器の一実施形態を示す略図である。
【図７】図４の発振器の制御デジタル入力部のキャパシタブロックの一実施形態を示す略図である。
【図８】本発明による装置のカウント回路の第二の実施形態を示す略図である。
【図９】本発明による装置のカウント回路の第三の実施形態を示す略図である。
【図１０】本発明による装置のカウント回路の第四の実施形態を示す略図である。
【発明を実施するための形態】
【００４５】
図１に示す本発明によるクロック及びデジタルデータ抽出装置は、デジタルデータＤを表すベースバンドシリアル信号であり、ビットクロック周波数ｆｓｒを有するクロック信号で符号化された、受信信号と呼ばれる信号を受信入力部１０と呼ばれる主入力部で受信する。一般的にこの受信信号は、ベースバンドシリアルリンクの伝送チャンネル上で受信されるＮＲＺ（「ｎｏｎ ｒｅｔｕｒｎ ｔｏ ｚｅｒｏ」）タイプの符号化信号である。この伝送チャンネルは、単線の導電線、又は単線の光ファイバ、又はシングルチャンネル無線周波数（非微分信号）リンクで形成することができる。しかしながら本発明は、差分送信型の受信信号の場合にも適用可能であり、その場合、伝送チャンネルは、２つの逆位相成分を送信する２つの線を備える。本発明は、受信信号について他のタイプの符号化、たとえばＮＲＺＩ（「ｎｏｎ ｒｅｔｕｒｎ ｔｏ ｚｅｒｏ ｉｎｖｅｒｔｅｄ」）型の符号化にも適用可能である。
【００４６】
受信入力部１０は、２つのパラレル分岐、すなわち、本発明による、受信信号のビットクロック周波数ｆｓｒに同期され同位相の受信クロック信号Ｈと呼ばれるクロック信号をクロック出力部１３上に発生する第一クロック抽出分岐１２と、受信信号によって伝送されたデジタルデータをデータ出力部１６に渡すことができる、受信クロック信号Ｈによる受信信号のサンプリング回路１５を備える第二分岐１４とが接続されたバイパスノード１１に接続される。
【００４７】
クロック抽出回路１２は、同期パルス発生器２０から供給を受ける注入ロック発振器１９を備え、同期パルス発生器は受信入力部１０のノード１１に接続された入力部２１を有する。同期パルス発生器２０は注入ロック発振器１９の電流入力部２３のみに接続された単一の出力部２２（差分トポロジの場合、２本の線によって形成することができる）を有する。同期パルス発生器２０から供給される電流パルス信号は、注入ロック発振器１９の動作に適合され、受信信号のデータエッジＤの周波数に合わせられる。全体はたとえばＦＲ２８３８２６５に記載されているようにして作製することができる。その場合、特に、注入ロック発振器１９は自由発振周波数ｆｏｓを規定する対称ＬＣ共振回路で形成されるタイプのものであり、負抵抗電界効果トランジスタをそれぞれが備える２つの交差分岐を具備し、２つのトランジスタは差分トポロジに従って結合される。注入ロック発振器１９は、受信信号のビットクロック周波数に同期された同位相のクロック信号を渡す、クロック出力部２９を有する。
【００４８】
サンプリング回路１５は、第二分岐１４により受信入力部１０に接続された信号入力部１７と呼ばれる第一入力部と、クロック抽出回路１２のクロック出力部、すなわち発振器１９のクロック出力部２９に接続されたクロック入力部１８と呼ばれる第二入力部とを備える。このサンプリング回路１５は単純なフリップフロップＤから形成することができる。
【００４９】
注入ロック発振器１９はまた、発振器の固有周波数ｆｏｓの値が制御入力部２４上で受け取ったデジタル制御信号の値に依存する制御入力部２４と呼ばれる入力部も備える。制御入力部２４は、図示の例では、２４ａ、２４ｂ、２４ｃ、２４ｄ、２４ｅの５ビットを備えるデジタルパラレル入力部である。
【００５０】
発振器１９は、以下に説明するようなデジタル制御入力部２４を有することができるので、任意のタイプの発振器を基にして作製することができる。特に、ＲＣタイプ又は電流源タイプの弛張発振器、論理ゲート又はエミッタ結合型非安定発振器、リング発振器、ウィーンブリッジ、位相差又はＬＣ型準正弦波発振回路、コルピッツ、ハートレイ、クラップ、ピアース型、又はＬＣ共振回路付き負抵抗発振器、伝送路発振器、又はクォーツ型共振器、表面波共振器、ＭＥＭＳ又は圧電素子組込み型共振器がそれに該当する。
【００５１】
発振器１９は、たとえばＦＲ２８３８２６５に記載され図４に概略が示されているようにして作製することができる。その場合、発振器は、自由発振器周波数ｆｏｓを規定し、電界効果トランジスタ４１ａ及び負抵抗トランジスタ４１ｂをそれぞれ備える２つの交差分岐４０ａ、４０ｂを具備する対称ＬＣ共振回路で形成されるタイプのものであり、したがって２つのトランジスタ４１ａ、４１ｂは差分トポロジに従って結合される。一対のトランジスタ４１ａ、４１ｂは、２つのインダクタンス４２ａ、４２ｂの間に印加される分極基準電圧Ｖ２と、出力が最も低い電位差でありトランジスタ４１ａ、４１ｂの２つの源の接合ノードに接続されたシリアル抵抗で簡単に形成することができる電流源４７とを基にして発振周波数を規定する対称ＬＣ回路から充電される。
【００５２】
また各トランジスタ４１ａ、４１ｂは、直列抵抗４８ａ、４８ｂならびに並列コンデンサ４９ａ、４９ｂを介してドレイン５０ａ、５０ｂに印加される適切な分極電圧Ｖ１により分極される。
【００５３】
ＬＣ共振回路の並列コンデンサは、それぞれスイッチ４５ａ、４５ｂ、４５ｃ、４５ｄ、４５ｅに結合されたコンデンサのブロック４３で形成され、各スイッチは、発振器１９の制御パラレルデジタル入力部２４からビット２４ａ、２４ｂ、２４ｃ、２４ｄ、２４ｅのうちの１つを受け取る。並列コンデンサは、入力部２４で受け取ったデジタル信号の増分（１単位）の変動により発振器１９の発振周波数ｆｏｓも同じ値Δｆだけ変動するように結合される。図８の実施形態においては、各スイッチ４５ａ、４５ｂ、４５ｃ、４５ｄ、４５ｅは、このスイッチに関して対称に直列で同じ値で配列された２つのコンデンサ４４ａ’、４４ｂ’、４４ｃ’、４４ｄ’又は４４ｅ’と４４ａ”、４４ｂ”、４４ｃ”、４４ｄ”又は４４ｅ”の間にそれぞれ間置され、これら２つのコンデンサはスイッチに組み合わされたキャパシタを形成する。各スイッチ４５ａ、４５ｂ、４５ｃ、４５ｄ、４５ｅは電界効果トランジスタで形成され、キャパシタの値は２ｎ×２Ｃに等しく、ｎはデジタル入力部２４ａ、２４ｂ、２４ｃ、２４ｄ、２４ｅに加えられるデジタル制御信号の当該ビットｂ３、ｂ４、ｂ５、ｂ６、ｂ７の順位（０、１、２、３、４）であり、Ｃは所定のキャパシタンス値であり、各コンデンサ４４ａ’、４４ｂ’、４４ｃ’、４４ｄ’、４４ｅ’、４４ａ”、４４ｂ”、４４ｃ”、４４ｄ”、４４ｅ”のキャパシタンス値は、図７に示すようにＣ、Ｃ、２Ｃ、２Ｃ、４Ｃ、４Ｃ、８Ｃ、８Ｃ、１６Ｃ、１６Ｃに等しい。
【００５４】
変化の増分値Δｆは、充分に小さな値、好ましくは発振周波数ｆｏｓの平均値の１％未満、特にこの平均値の０．３％程度の値が選択される。たとえば１０ＧＨｚ程度の発振周波数の場合、Δｆは３０ＭＨｚ程度である。
【００５５】
発振器１９の発振振幅は、フィルタリングキャパシタ５２ａ、５２ｂを介して、対応する各トランジスタ４１ａ、４１ｂのドレイン５０ａ、５０ｂとグリッド５１ａ、５１ｂの間に実装された２つのダイオード４６ａ、４６ｂにより制御される。
【００５６】
本発明による装置のクロック抽出回路１２は、全てデジタル構成部品で形成された位相ロックループ２５を備える。この位相ロックループ２５は、２つの入力部２７、２８を有する進み−遅れ検出器２６を備える。進み−遅れ検出器２６の第一入力部２７は、発振器により発振器１９の出力部２９上で発生する受信クロック信号Ｈを受け取るように、この発振器の出力部２９に接続される。第二入力部２８は、バイパスノード１１に接続され、したがって受信入力部１０に接続される。したがって、受信信号は進み−遅れ検出器２６の第二入力部２８に供給される。
【００５７】
進み−遅れ検出器２６の一実施形態を図２に示す。この進み−遅れ検出器２６は２つのパラレルデジタル出力部３３ａ、３３ｂを有し、そのそれぞれの出力部に同検出器は、その２つの入力部２７、２８の間、すなわち受信信号のデータＤと、発振器１９から供給される受信クロック信号Ｈとの間に位相シフトが存在すること、及びその方向を表す、位相状態信号Ｅ及びＬと呼ばれる信号を供給する。具体的には、進み−遅れ検出器２６のパラレルデジタル出力部３３ａ、３３ｂにそれぞれ渡される信号Ｅ及びＬは、これら２つの入力部２７、２８上の信号が同位相にあるとき０になる。進み−遅れ検出器２６の第一出力３３ａは、２つの入力２７、２８間における位相進みの存在を識別する１ビットデジタル信号Ｅである。説明している例では、位相進みが検出されたときにはこの信号Ｅは１に等しく、２つの入力２７、２８が同位相であるときには０に等しい。進み−遅れ検出器２６の第二出力３３ｂは、２つの入力２７、２８間における位相遅れの存在を識別する１ビットデジタル信号Ｌである。説明している例では、位相遅れが検出されたときにはこの信号Ｌは１に等しく、２つの入力２７、２８が同位相であるときには０に等しい。
【００５８】
本発明による装置ではあらゆるタイプのデジタル進み−遅れ検出器２６を使用することができる。特にアレキサンダーのセル（Ｊ．Ｄ．Ｈ．Ａｌｅｘａｎｄｅｒ≪Ｃｌｏｃｋ ｒｅｃｏｖｅｒｙ ｆｒｏｍ ｒａｎｄｏｍ ｂｉｎａｒｙ ｓｉｇｎａｌｓ）≫、Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ、１９７５年１０月３０日、１１巻２２号）が該当する。このように、図２に示す実施形態においては、進み−遅れ検出器２６は、受信信号の二重サンプリング、すなわち受信クロック信号Ｈと同相の第一サンプリング及びこの信号に対して直角位相の第二サンプリングに基づくアレキサンダーのセルで形成される。この進み−遅れ検出器２６は、受信信号及び受信クロック信号Ｈを受信する第一段の２つのフリップフロップＤ６１、６２を備え、直角位相シフトゲート６５が、クロック信号を受信する端子上の第一段の第二フリップフロップＤ６２の入力側に間置される。検出器２６は、位相シフトを表す信号を形成するために、第二段の２つのフリップフロップＤ６３、６４及び２つの排他的ＯＲゲート６６、６７を備える。第一段の第一フリップフロップ６１の出力部は、受信信号のｎ個のビットの位相のサンプリングを表す信号ＤＩ（ｎ）を供給する。第１段の第一フリップフロップ６１の後に接続された第二段の第一フリップフロップ６３の出力部は、受信信号内の前記ビットｎの直前のビットｎ−１の同相サンプリングを表すＤＩ（ｎ−１）信号を供給する。第一段の第二フリップフロップ６２の出力部は、データビットｎとｎ＋１の間の直角位相サンプリングを表す信号ＤＱ（ｎ＋１／２）を供給する。第二段の第二フリップフロップ６４の出力部は、データビットｎとｎ−１の間の直角位相サンプリングを表す信号ＤＱ（ｎ−１／２）を供給する。さらに、受信クロックに信号を同期させることが可能な出力レジスタを形成するために、２つのフリップフロップＤ６８、６９が設けられる。
【００５９】
以下の表１はそのような進み−遅れ検出器２６の例の真理表である：
【表１】
【００６０】
進み−遅れ検出器２６で形成されるデジタル位相検出器によって検出できるのは、位相シフトが存在することとその方向のみであり、この位相シフトの振幅は検出できないことに留意されたい。
【００６１】
進み−遅れ検出器２６の２つの出力部３３ａ、３３ｂは、位相ロックループの判断変換回路３０の２つの入力部３２ａ、３２ｂにそれぞれ接続され、その一実施形態を図３に示す。この判断変換回路３０により、位相状態信号が有する値、すなわち進み−遅れ検出器２６から受信信号の各データビットについて供給された進み信号Ｅ及び遅れ信号Ｌ、に応じた３つの状態のフィルタリング済みの位相状態信号と呼ばれるデジタル信号を、２端子３１ａ、３１ｂ型パラレルデジタル出力部に渡すことができる。
【００６２】
判断変換器３０は、進み−遅れ検出器２６が同方向の位相シフトを検出した受信信号の所定の数の連続するデータビットに相当する所定の数の同一値をその入力部３２ａ、３２ｂで連続して受け取ったときのみ、そのパラレルデジタル出力部に供給されたフィルタリング位相状態信号の値を変更する。
【００６３】
フィルタリング位相状態信号はたとえば、２ビットａ０及びａ１で符号化された署名済みバイナリ信号であり、各ビットは２つの出力端子３１ａ、３１ｂのうちの一方に対応する。検出された連続するデータビットの位相シフトが第一方向であるとき、たとえば受信クロック信号Ｈが進んでいるときには、フィルタリング位相状態信号は１に等しく、ａ０＝１及びａ１＝０で符号化される。検出された連続するデータビットの位相シフトが他方の方向であるとき、たとえば受信クロック信号Ｈが遅れているときには、フィルタリング位相状態信号は−１に等しく、ａ０＝ａ１＝０で符号化される。データビットが同位相であるときは、フィルタリング済みの位相状態信号は０に等しくａ０＝ａ１＝０で符号化される。
【００６４】
その結果、判断変換器３０は、受信信号の連続する２以上の数Ｎ個のデータビット上で発生する位相シフトしか取り込まないように検出器２６によって検出された位相シフトの変動のフィルタリングを行う機能を有する。判断変換器３０は位相状態信号Ｅ及びＬをフィルタリング済みの位相状態信号ａ０及びａ１に変換する機能も有する。
【００６５】
判断変換器３０はまず、ビットｎ−１について入力部３２ａ、３２ｂで受け取った信号Ｅ及びＬそれぞれの状態Ｅ（ｎ−１）、Ｌ（ｎ−１）を、すぐ次のビットｎについてのこの信号の状態Ｅ（ｎ）、Ｌ（ｎ）との関連で記憶することができる、２つのフリップフロップＤ７０、７１からなる段を備える。判断変換器３０はまた、図示の例では、その入力部３２ａ、３２ｂ上で受け取り、それに続く２つのデータビット上で同一な状態なままの信号Ｅ及びＬそれぞれの状態を検出することができる、２段のＡＮＤゲート７２、７３及び１つのＯＲゲート７４を備える。判断変換器によって取り込まれる連続するデータビットの数を増やすには、入力フリップフロップＤ及びＡＮＤゲートの数を増加させればよい。
【００６６】
さらに、判断変換器３０の出力端子３１ａ、３１ｂ上に渡される信号ａ０、ａ１を受信クロックと同期させることのできる出力レジスタを形成するために、２つのフリップフロップＤ７５、７６が設けられる。
【００６７】
以下の表２は、Ｎ＝２の場合の判断変換器３０の例の真理表である：
【表２】
【００６８】
判断変換器３０の２つの出力端子３１ａ、３１ｂは、位相ロックループの加算器３５の２つの入力端子３４ａ、３４ｂに接続される。この加算器３５はフィルタリング済みの位相状態信号の相対値＋１、０、−１を累計するようになされている。説明している例では、加算器３５は８ビットパラレル出力部３６を有し、そこに累計結果が付与される。本発明によれば、発振器１９を制御するのに出力部３６の全てのビットが用いられているわけではない。事実、加算器３５から発振器１９に渡される制御パラレルデジタル信号を構成するには、パラレル出力部３６に渡される信号の上位ビット３６ａしか用いられない。実際には相対位相ノイズ（「ジッタ」）を表すだけのものである下位ビット３６ｂは用いられない。図示の例では、発振器１９の制御信号として上位５ビットが用いられている。したがって加算器３５の出力側で信号の上位ビットの一部分だけを使用して、デジタル位相検出器２６、３０から供給される信号を連続的に積分することによりフィルタリングを行う。
【００６９】
図５は、直列の４つの２ビット累算器８１、８２、８３、８４のカスケードで形成されたそのような加算器３５の実施形態を示したものである。図６は、図５の加算器内で使用することができる２ビット累算器の実施形態の例を示したものである。そのような２ビット累算器は、２つのＡＮＤ／ＯＲゲート１０１、１０２と、２つの３入力排他的ＯＲゲート１０３、１０４で構成される。３つのフリップフロップＤ１０５、１０６、１０７が出力レジスタを構成する。
【００７０】
加算器３５内では、３つの同期フリップフロップＤ８５，８６、８７と、３つのフリップフロップＤ８８、８９、９０、第一２ビット累算器８１の出力フリップフロップ１０５、１０６、第二２ビット累算器８２の出力フリップフロップ１０５、最後の２ビット累算器８４の出力フリップフロップ１０５、１０６によって形成される出力レジスタを備える、パイプラインアーキテクチャに従って、４つの２ビット累算器８１、８２、８３、８４が組み合わされる。この８ビット加算器により８ビット累算信号ｂ０、ｂ１、ｂ２、ｂ３、ｂ４、ｂ５、ｂ６、ｂ７を出力側に渡すことが可能になる。説明している例では、上位ビットｂ３、ｂ４、ｂ５、ｂ６、ｂ７のみが注入ロック発振器１９に渡される。本発明の範囲内で、同じ機能を有する他の任意の構造の既知の８ビット加算器を使用することができることは言うまでもない。
【００７１】
本発明による装置の位相ロックループ２５は、位相ノイズの標準偏差が増加するときこの位相ロックループのゲインが減少し、そのためフィルタの全体的な帯域幅が減少するので、受信信号の位相ノイズのレベルにおける自己適応特性を有することに留意されたい。
【００７２】
一方では判断変換器３０によって、他方では加算器３５の出力側において下位ビットを除去することによって行われる二重のデジタルフィルタリングにより、アナログループフィルタの使用を免れることができる。
【００７３】
本発明による装置において、発振器１９の固有周波数ｆｏｓに関して、手動による外部調節は一切必要がない。さらに、受信信号の如何に関わらず、位相ロックループ２５により、発振器１９から供給される受信クロック信号Ｈが受信信号と常に同相になるようにすることが可能である。
【００７４】
これらの状況において、本発明による装置においては、回路の種々の分岐内での伝播遅延による位相のシフトは全て既知且つ一定であり、したがって、バイパスノード１１と、サンプリング回路１５の各入力部１７、１８との間に設置された１つ（又は複数）の移相回路３７により補償することができる。実際、サンプリング回路１５が、対応する電圧値が最も安定し且つ騒音余裕が最も高い受信信号の各データビットの期間の中央ゾーン内で受信信号のサンプリングを行うことが重要であるが、それは、立ち上がり中に信号の電圧が位相偏移（従来「ジッタ」と呼ばれているもの）を受ける各ビット期間の開始又は終了時でサンプリングを行うことを防止するためである。通常、ノイズを受けた受信信号中では、位相偏移（「ジッタ」）があるため、各ビットは「目」の形状を呈する。サンプリングは目の中心で行われなければならない。
【００７５】
ところで、受信ビットのビットクロック周波数ｆｓｒと発振器１９の発振周波数ｆｏｓとの差は本発明による装置内では０であるが、回路のその他の構成部品によって遅延全体が導入される可能性があり、回路の種々の分岐での伝播遅延全体は制御され既知であるので、受信信号中に含まれるデータと発振器１９から渡される受信クロック信号Ｈとの間の一定の構造的な位相の差分遅延を決定することが可能である。この差分遅延は、単数（複数）の移相回路３７により補償される。
【００７６】
本発明による装置では、移相回路３７を１つだけ任意の適当な場所に設けることができる。変形形態では、各分岐の複数の場所に分布する複数の移相回路３７により、２つの分岐１２、１４間の移相を得ることができる。後者の場合、各移相回路３７によって導入される移相の累計は、２つの分岐１２、１４間で行わなければならない合計移相に等しい。
【００７７】
図１には、移相回路３７を設けることができる種々の可能な位置を点線で示した。このように、バイパスノード１１とサンプリング回路１５の信号入力部１７との間に移送回路３７ａを、発振器１９の出力部２９とサンプリング回路１５のクロック入力部１８との間に移相回路３７ｂを、バイパスノード１１と発振器１９への供給を行うパルス発生装置２０の入力部２１との間に移相回路３７ｃを、パルス発生装置２０の出力部２２と発振器１９の入力部２３との間に移相回路３７ｄを、バイパスノード１１と進み−遅れ検出器２６の第二入力部２８との間に移相回路３７ｅを、発振器１９の出力部２９と進み−遅れ検出器２６第一入力部２７との間に移相回路３７ｆを設けることができる。各移相回路３７は単純な遅延線で形成することができる。
【００７８】
本発明による装置のアーキテクチャは、発振器１９がロックモードになったときのイオン化粒子による信号の状態変化などの一過性事象の影響を非常に受け難い。実際、受信信号のタイミングに発振器を同期させることにより、外部発生源の妨害を隠すことができる。
【００７９】
図８は、本発明による装置内で用いることができるカウント回路の第二の実施形態を表す。この第二の実施形態は、判断変換器３０及び加算回路３５が、８ビット出力部５７を有し、進み−遅れ検出器２６の第一出力部３３ａに接続された増分（「ＵＰ」）入力部５６ａ上の位相進み信号Ｅ及び進み−遅れ検出器２６の第二出力部３３ｂに接続された減分（「ＤＯＷＮ」）入力部５６ｂ上の位相遅れ信号Ｌなど、位相検出器２６から供給された位相状態信号を入力部で直接受け取る単一の増分／減分回路５５の構成部品で置き換えられている点で、直前の実施形態と異なる。増分／減分カウンタ５５は受信クロック信号Ｈによりタイミングを定められる。同装置は、その入力部５６ａ及び５６ｂに提示される値が非アクティブであるとき、出力５７の値が変更されない状態のままとなるように選ばれる。
【００８０】
１つのみのフィルタリングレベルは、前の第一実施形態と同様、発振器１９の制御入力を形成するのに増分／減分カウンタ５５から供給された出力信号の上位ビットの一部分（図示の例ではｂ３、ｂ４、ｂ５、ｂ６、ｂ７）しか用いられないことによって得られる。
【００８１】
図９に示す第三の実施形態は、加算回路３５が２段の加算器９１、９２で置き換えられる点で第一の実施形態と異なり、その低位の第一加算段９１は下位ビットすなわち図示の例では増分／減分信号の下位４ビットｂ０、ｂ１、ｂ２、ｂ３を出力側に供給し、高位の第二加算段９２は上位ビットすなわち図示の例では増分／減分信号の上位５ビットｂ４、ｂ５、ｂ６、ｂ７、ｂ８を出力側に供給する。
【００８２】
第一加算段９１は、２つの４ビットパラレルデジタル入力の合計を４ビットデジタル出力部に供給する２つの４ビットパラレルデジタル入力部を有する加算回路９３を備える。この加算回路９３の第一入力部は、位相状態信号Ｅ、Ｌを基にして、進み−遅れ検出器２６の出力部３３ａ、３３ｂにより、判断変換器３０を介して供給を受ける。フィルタリング済みの位相状態信号ａ１を渡す判断変換器３０の出力部３１ｂは、加算器９３の３つの入力部に接続される。Ｅ＝１の場合、判断変換器３０は、信号０００１（相対値＋１に相当）を加算回路９３の入力部に渡す。Ｌ＝１の場合、判断変換器３０は、信号１１１１（相対値−１に相当）を加算回路９３の入力部に渡す。加算回路９３の出力部はマルチプレクサ９８の入力部に接続され、このマルチプレクサはまた、４ビットレジスタ９７に格納されている値を入力側で受け取る。この値は好ましくは中間値、すなわち発振器１９の制御入力の値つまり第二加算段９２の出力信号の変更をトリガするために、一方向又は他の方向に同じ数の変動（必ずしも直接連続するものでなくともよい）をそれを出発点としてカウントしなければならない、初期値であることが好ましい。
【００８３】
マルチプレクサ９８の出力は、受信クロック信号Ｈのタイミングで動作するレジスタ９５に渡される４ビットパラレル出力である。このレジスタ９５は下位ビットの出力ビットｂ０、ｂ１、ｂ２、ｂ３を供給し、これらはループ循環により加算回路９３の第二入力に渡される。
【００８４】
第二加算段９２は、下位ビット出力ｂ０、ｂ１、ｂ２、ｂ３の極値（最小、０、最大）を検出する繰上げ計算回路１００から供給を受ける５ビット加算回路９４を備える。この繰上げ計算回路１００により、加算回路９４の５ビット入力部に、第一加算段９１の下位出力ｂ０、ｂ１、ｂ２、ｂ３に対する上位５ビットを構成するパラレルデジタル信号を供給することができる。これを行うために、下位ｂ０、ｂ１、ｂ２、ｂ３の出力信号が、繰上げ計算回路１００の２つのゲート１０５、１０６の入力部に供給される。ビットｂ０、ｂ１、ｂ２、ｂ３が全て０に等しいとき、ＡＮＤゲート１０５の出力は１に等しい。ビットｂ０、ｂ１、ｂ２、ｂ３の少なくとも１つが１に等しいとき、同ゲート出力は０に等しい。ゲート１０５の出力部は、ＡＮＤゲート１１０の入力部に接続され、ＡＮＤゲート１１０の出力は、第二段９２の加算回路９４の２つの入力部のうちの一方の入力部の上位４ビットｃ２、ｃ３、ｃ４、ｃ５に印加される。ビットｂ０、ｂ１、ｂ２、ｂ３が全て１に等しいとき、ゲート１０６の出力は１に等しい。ビットｂ０、ｂ１、ｂ２、ｂ３の少なくとも１つが０に等しいとき、同ゲート出力は０に等しい。ゲート１０６の出力部は、ＡＮＤゲート１１３の入力部に接続され、ＡＮＤゲート１１３の出力部はＯＲゲート１１２の入力部に接続され、このＯＲゲートの出力は、第二段９２の加算回路９４の同じ入力の下位ビットｃ１を形成する。また、ゲート１１０の出力部は、ＯＲゲート１１２の第二入力部に接続される。
【００８５】
ビットｂ０、ｂ１、ｂ２、ｂ３が全て０に等しいとき、ゲート１０５の出力は１に等しく、また、ゲート１１０によりそれが可能であれば、加算回路９４の入力及びゲート１１２の入力の１つの上位ビットｃ２、ｃ３、ｃ４、ｃ５についても同様である。したがってゲート１１２の出力は１に等しく、加算回路９４の入力の下位ビットｃ１についても同様である。したがってこの状況下では、第二段の加算回路９４の入力ｃ１、ｃ２、ｃ３、ｃ４、ｃ５は１１１１１に等しく、これはレジスタ９６の値を１だけ減分することを指令する−１という相対値に相当する。
【００８６】
同様に、ビットｂ０、ｂ１、ｂ２、ｂ３が全て１に等しいとき、ゲート１０６の出力は１に等しく、また、ゲート１１３によりそれが可能であれば、加算回路９４の入力の下位ビットｃ１についても同様である。同時に、ゲート１０５の出力は０に等しく、加算回路９４の入力の上位ビットｃ２、ｃ３、ｃ４、ｃ５についても同様である。したがってこの状況下では、第二段の加算回路９４の入力ｃ１、ｃ２、ｃ３、ｃ４、ｃ５は００００１に等しく、これはレジスタ９６の値を１だけ増分することを指令する＋１という相対値に相当する。
【００８７】
ビットｂ０、ｂ１、ｂ２、ｂ３の１つが０に等しく、ビットｂ０、ｂ１、ｂ２、ｂ３の１つが１に等しい限り、すなわち第一加算段９１の下位出力が、極値のいずれかに相当しない値を有するときは、２つのゲート１０５、１０６の出力は双方とも０に等しく、その結果、第二段の加算回路９４の入力ｃ１、ｃ２、ｃ３、ｃ４、ｃ５は０００００に等しくなり、したがって、レジスタ９６の値は変更されない。
【００８８】
したがって下位ｂ０、ｂ１、ｂ２、ｂ３出力信号の極値に達すると、一方では、ゲート１０５又は１０６により、相対値＋１又は−１を加算器９４の入力ｃ１、ｃ２、ｃ３、ｃ４、ｃ５の前に伝播させることができるため、レジスタ９６の内容が増分又は減分され、他方では、加算回路９４の下位ビットｃ１が１に等しいので、この＋１又は−１の値によりマルチプレクサ９８の制御信号がアクティブになり、レジスタ９７に格納されている値のレジスタ９５への再ロードが強制的に行われる。
【００８９】
このようにして、出力部３６ａに供給された制御信号が確かに変更されるように、レジスタ９７に登録された中間値を基にして、同方向に位相シフト７又は８が生じることが必要になることが保証される。
【００９０】
加算回路９４は、受信クロック信号Ｈのタイミングで動作するレジスタ９６に記憶された５ビット出力ｂ４、ｂ５、ｂ６、ｂ７、ｂ８を有し、その結果、このレジスタの出力部は、デジタル発振器１９の制御入力部２４に供給を行う出力部３６ａａを構成する。
【００９１】
レジスタ９６の出力は、ループ循環により加算回路９４の第二入力部にも供給される。また、繰上げ計算回路１００により、システムのダイナミックス上必要であれば、この信号の値が極値に達したときに、上位出力部３６ａ上の信号の不意の変動を防止することができる。これを行うために、繰上げ計算回路１００は、出力部３６ａから上位ビットｂ４、ｂ５、ｂ６、ｂ７、ｂ８の値を受け取る２つのゲート１０７、１０８を備え、また繰上げ計算回路１００は、ビットｂ４、ｂ５、ｂ６、ｂ７、ｂ８上の信号が１１１１１に等しいとき１つずつの増分を禁止し、ビットｂ４、ｂ５、ｂ６、ｂ７、ｂ８上の信号が０００００に等しいとき１つずつの減分を禁止するようになされている。この機能は、ゲート１０７、１０８の出力をそれぞれ入力部で受け取るゲート１１０、１１３により得られる。ビットｂ４、ｂ５、ｂ６、ｂ７、ｂ８が最大値１１１１１をとるとき、ゲート１０８の出力は０に等しく、その結果、ゲート１１３の出力は強制的に０にされ、また１０５の出力は０に等しいので、加算回路９４の入力ｃ１、ｃ２、ｃ３、ｃ４、ｃ５は０に等しいままであり、レジスタ９６が１だけ増分するのが禁止される。同様に、ビットｂ４、ｂ５、ｂ６、ｂ７、ｂ８が最小値０００００をとるとき、ゲート１０７の出力は０に等しく、その結果、ゲート１１０の出力及び加算回路９４の入力の上位ビットｃ２、ｃ３、ｃ４、ｃ５は強制的に０にされ、加算回路の入力ｃ１は０であるので、レジスタ９６が１だけ減分するのが禁止される。
【００９２】
図１０は、機能的には図９の実施形態と同様であるが、加算器９３、９４を増分／減分カウンタ１１６、１１７で置き換えることにより作製した第四の実施形態を示す図である。第一カウンタ１１６はその増分入力部及び減分入力部でそれぞれ、位相状態信号Ｅ及びＬを受け取る。このカウンタは、レジスタ９７に登録された中央値を受け取る４ビット入力部ＩＮを有する。その出力部ＯＵＴは下位のｂ０、ｂ１、ｂ２、ｂ３出力信号を供給する。このカウンタは、上位繰上げ出力１１３ａ、下位繰上げ出力１１３ｂ、ならびに入力部ＩＮの再ロード制御入力１１４も有する。上位繰上げ出力１１３ａは、カウント入力が１だけ増分され、その出力ＯＵＴがその最大値１１１１にあるときＯＮになる。同様に、下位繰上げ出力１１３ｂは、減分入力が１だけ増分され、その出力ＯＵＴがその最小値００００にあるときＯＮになる。
【００９３】
上位繰上げ出力１１３ａ及び下位繰上げ出力１１３ｂは、第二増分／減分カウンタ１１７の増分入力部及び減分入力部に供給される。また、ゲート１１５は、これらの２つの出力、すなわち上位繰上げ出力１１３ａ及び下位繰上げ出力１１３ｂのアクティブ状態を検出し、これら上位繰上げ出力１１３ａ及び下位繰上げ出力１１３ｂの一方がアクティブ状態になったとき、第一カウンタ１１６の入力ＩＮの再ロードを課す。その結果、下位出力ｂ０、ｂ１、ｂ２、ｂ３がその極値のいずれかを超過すると、第一カウンタ１１６は、レジスタ９７に格納されている中央値に再初期化される。したがって、この場合も、上位出力３６ａの値が制御信号変更されるように、下位出力ｂ０、ｂ１、ｂ２、ｂ３の極値を基にして、少なくとも８つ又は９つ（あるいはレジスタ９７に格納されている値による別の数）の連続する状態について位相シフトを確認することが必要になることが保証される。
【００９４】
第二増分／減分カウンタ１１７は、発振器１９の制御入力部２４への供給を行う上位出力部３６ａを形成するパラレル５ビット出力を有する。直前の実施形態と同様に、出力部３６ａから上位ビット値ｂ４、ｂ５、ｂ６、ｂ７、ｂ８を受け取り、ビットｂ４、ｂ５、ｂ６、ｂ７、ｂ８上の信号が１１１１１に等しいときには１つずつの増分を禁止し、ビットｂ４、ｂ５、ｂ６、ｂ７、ｂ８上の信号が０００００に等しいときには１つずつの減分を禁止する、ゲート１０７、１０８が設けられる。
【００９５】
本発明による装置において、注入ロック発振器は、デジタル制御信号の増分により、発振器の固有周波数が所定の値Δｆずつ変更されるようになされている。累算回路のパラレル出力部を基にして制御信号バスを形成するために繰り上げられるビット数の選択ならびに調節ステップΔｆの選択は、位相ロックループ２５にとって必要なダイナミックスによって異なる。たとえば注入ロック発振器１９の固有周波数が１０ＧＨｚ程度であり、ステップΔｆが１％未満、特に０．３％程度である場合、デジタル制御信号を１ずつ増分する毎に、この固有周波数が３０ＭＨｚ程度変化する。また、同じ例において、説明した例の場合のように、発振器１９の制御信号が５ビットを含む場合、この信号により３２の増分を行うことが可能であり、したがって１０％程度、すなわち１ＧＨｚ程度の注入ロック発振器１９の固有周波数ｆｏｓの調節範囲が提供される。
【実施例１】
【００９６】
ＳＴＭｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ社にて、０．１３μｍＣＭＯＳ技術によるＡＳＣＩ回路の形態で、本発明による第一実施形態による装置のプロトタイプを作製した。このプロトタイプはハウジングにカプセル装填したものであり、それをガラス−テフロンプリント回路上に移し、それにより、このアーキテクチャの動作全体を検証することができ、その完全な電気的特徴付けに成功した。
【００９７】
本発明は、上で図示し説明してきた実施形態に対する、きわめて多数の変形実施形態の対象となることができる。特に、本装置の種々の構成要素（進み−遅れ検出器、判断変換器、カウント回路、発振器、パルス発生器．．．）を、それ自体公知で同じ機能を提供する他の回路構造により作製することができる。たとえば回路１００、１０７、１０８は、例として示したものとは別の、同じ技術的機能を有する他の実装（他のタイプの論理ゲート、又は論理ゲート他の組み合せ）の対象とすることができる。
【技術分野】
【０００１】
本発明はクロック抽出装置に関し、より詳細には、公称周波数ｆｎに少なくともほぼ相当するビットクロック周波数ｆｓｒを有するクロック信号により符号化され、デジタルデータを表し、受信データと呼ばれるベースバンドシリアル信号から、クロック及びデジタルデータを抽出する装置に関する。
【背景技術】
【０００２】
多くの適用分野において、特に、超高速伝送（５００Ｍｂｉｔ／秒を超え、１０Ｇｂｉｔ／秒を超えることがあり、ＳＯＮＥＴ ＯＣ−７６８及びＳＤＨ ＳＴＭ−２５６規格の場合には４０Ｇｂｉｔ／秒に達することがあり、将来これらの値を大きく超えることがあり得る）に相当する超高周波数（５００ＭＨｚを超える周波数であって、１０ＧＨｚを超えることがあり、現在４０ＧＨｚに達することがあり、将来これらの値を大きく超えることがあり得る周波数）の領域では、クロック信号を混合させたデジタルデータを含む信号をベースバンドシリアルリンクの伝送路（その作製技術は、電気、光、無線など任意）で送信して、これら２種類の情報を２つの異なる伝送路で送信しなければならなくなることを回避している。これにより信号伝送長のマッチングという微妙な作業を回避することができる。そのような信号を用いる場合、受信器のレベルでは、アナログの受信信号から、デジタルデータ値ならびにこれらのデータに対応するクロック信号を抽出する必要がある。データ値を得るために、あらかじめデータから抽出したクロック信号を基にして受信信号をサンプリングする。
【０００３】
そのようなクロック及びデータ抽出装置を作製するための最も一般的な解決策は、ループフィルタを介してＶＣＯと呼ばれる電圧制御発振器に設定信号を供給する位相比較器を、受信信号の立ち上がり及び立ち下がりに対応するパルスを発生する回路の出力側に主に備える、ＰＬＬと呼ばれる少なくとも１つの位相ロックループを含む回路を使用することである。ＶＣＯは、フリップフロップに内部クロック信号を供給し、受信信号からデータを抽出する、サンプリング回路を構成する。弛張発振器又はＬＣ発振器、位相／周波数比較器、及び高周波デジタル分周器を使用するこれら従来のＰＬＬ回路は種々の欠点を有する。すなわちそれらの回路は、超高速伝送リンクには適合しないこと、外部周波数基準を必要とすること、必ず受信信号内に存在しなければならないデータプレアンブルによる始動時の同期を必要とするがこれは用途によっては認められていないこと、動作及び作製の最適化がきわめて複雑であること、特に位相／周波数比較回路に関して相互依存し相反する多くのパラメータを考慮しなければならないこと、エネルギ消費量がきわめて高いこと、アナログ部分の作製が使用される半導体構成部品の製造技術に大きく依存することである。その結果、クロック抽出機能を実現するためにＰＬＬ回路を作製する場合には、長い経験及び深いノウハウを持つアナログ回路の専門家の参加が必要であると同時に、長い開発期間が必要であり、技術が発展する毎に定期的に更新しなければならないが、これは工業的規模における現在の利用上の制約の点からすると許容できるものではない。
【０００４】
クロック抽出を実施するための別の周知の解決策は、ＤＬＬと呼ばれる遅延ロックループの使用に基くものである。しかしながらこれらの回路は、特に、各ワード内の基準遷移を形成するスタートビット及びストップビットを有する受信信号に関して、専用のコードを必要とする（これにより、データが到達可能な最大伝送周波数が低下し、典型的には８ビット有効データ及び８Ｂ／１２Ｂのようなコードの場合、３３％低下する）。さらに、回収されたデータは比較的大きな位相ドリフト（「ジッタ」）を有するので、無視できないビットエラー率が生じることがある。同様に、そのようなＤＬＬ回路は受信信号上のノイズに対してきわめて敏感である。最後に、デジタル構成部品で実施されるこの技術は超高速伝送速度には適さない。
【０００５】
ＦＲ２８３８２６５は、注入発振器、すなわちオープンループ回路内の受信データのエッジ周波数注入ロック発振器を使用する方法を提案している。これを行うために、注入発振器は、ＭＯＳトランジスタ結合対を使用する負抵抗発振器であり、同期パルス発生器から発信され、受信信号のビットクロック周波数ｆｓｒに合わせた同期パルス信号を受信する。自由振動周波数ｆｏｓを有するこの注入ロック発振器は、パルス信号の周波数が、引込み範囲と呼ばれるその動作範囲内にある場合には、それ自体をパルス信号にロックすることができる。その場合、同注入ロック発振器は、周波数がビットクロック周波数ｆｓｒと厳密に対応するクロック信号を供給する。
【０００６】
しかしながら、受信信号に対して、発振器から供給されたクロック信号の位相同期も確保しなければならないという問題が生じる。この点に関して、発振器によって生じる位相シフト量は、発振器の入力側における信号の周波数と発振器の固有周波数ｆｏｓの差に比例することがわかっている。したがって回路の設計時に、受信信号のビットクロック周波数ｆｓｒに応じて発振器の固有周波数の値を調節することを考えることができる。しかしながらこのビットクロック周波数ｆｓｒの値が正確にわからない限りこの方法は不完全なままである（そのことが当初、受信器内にクロック抽出回路があることを必要とする主な技術的問題になる）。さらに、いずれにせよこの方法は用途毎に回路の調整を必要とする。研究室のプロトタイプという状況下であればそのような調整も許容されるが、そのような回路の工業的利用では多くの場合、その調整は認められない。
【０００７】
ＦＲ２８３８２６５は、受信クロック信号のパルスを基準とする、異なるシフト時間に応じてシフトされた複数のサンプリングフリップフロップから供給された種々の値のうちから１つの値を選択するための判断ロジックを設けることにより、この位相シフトの問題を解決することを提案した。実際にはこの方法は全ての状況下においてあまり効果的でないことがわかった。
【０００８】
同じく、ＵＳ６９２４７０５は、デジタル位相検出器、チャージポンプ、電圧制御発振器を制御するループフィルタを備え、電圧制御発振器が周波数逓倍器を介して入力側でデータ信号を受信するＰＬＬ回路を記載している。デジタル位相検出器の実用的な作製方法が示されていないことに加え、チャージポンプ及びループフィルタがアナログタイプの構成部品であるため、この回路は完全にデジタルな形態で作製することはできないという欠点を有する。したがって実際には、この特許による回路が作製されるかどうかは、用いられる半導体技術に密接に依存し、あらかじめ回路を新たに設計しないと他の半導体技術に簡単且つすばやく適合させることはできない。さらに、この回路は入力側の許容周波数範囲が狭く、受信信号には自動的に適合されないため、発振器の自由周波数、ならびに種々の伝送線間、特にデータを抽出できる線とクロックを抽出できる線との間の伝播遅延の差について外部の手動調整を必要とする。したがって、この明細書に記載の回路は、開発時間を最小限にとどめなければならない用途及び／又はある半導体技術を他の半導体技術に頻繁に移行することが必要な用途及び／又は受信信号の周波数が広い値の範囲内で変化することのある用途においては、工業規模で利用する対象にはならない。
【０００９】
ＵＳ５６７１２５９は、個別の構成部品をプリント回路上に実装して作製された共振回路と、共振回路の周波数の調節制御信号を整形することができるカウント回路を有するデジタル位相ロックループとを備えるクロック抽出回路を記載している。そのような共振回路の動作は集積回路の作製と適合せず（構成部品の品質係数が非常に低い）、高くない動作周波数にしか達することができない（入力データのレートは２ＭＨｚ程度）。さらに、そのような共振回路を使用した場合、データ信号中には遷移がなく数サイクル後には発振が消失するため、このタイプの回路は、数周期のうちで遷移がほとんどない又は全くないデータ信号には不向きである。またこの特許では、入力信号の位相はおよそ１／４ビット変化することがあるが、これは位相ロックループが反応することがない状態で半ビットの絶対変化量であり、したがって０％〜５０％の突発的な位相シフトは検出されない。また、カウント回路は２０ビットカウンタであるが、共振回路の制御には最上位の８ビットしか用いられていない。そのようなきわめて高いフィルタリング（調節を発生させるためには４０９６個の連続する位相シフトの差が必要である）は実質上全く無益である。この明細書が示唆するところとは反対に、そのようなフィルタリングでは、入力信号内に存在する突発的位相シフトを解決することはどうしてもできない。
【００１０】
このように、これらのクロック抽出回路に関して長期間行われてきた集中的な研究にもかかわらず、エネルギ消費が妥当であり、外部制御も専用の設計も必要とせず、用いられる製造技術とは無関係な設計のため、製造された各回路が必然的に調節され、入力データ信号が、遷移をほとんど含まないあるいは遷移のない期間又は突発的な位相シフトを多く含む期間を有する場合も含めて、きわめて多様な入力データ信号に適合しながらそのような入力データ信号と完全に同相な状態に留まる、特に５００Ｍｂｉｔ／秒を超える超高速伝送及び／且つ特に５００ＭＨｚを超える超高周波リンクを含めてこれらの回路の現在の実際の大部分の適用例における工業規模の大量生産での利用に適合する簡単な解決策を提供することができることが依然として必要とされている。
【発明の概要】
【００１１】
したがって本発明はそのような方法を提供することを目的とする。実際、本発明者は、専用のアーキテクチャを用いることにより、これらの特長を有し、特に、きわめて多様な入力データ信号に適合しつつきわめて広いロッキングレンジ及びきわめて低いビット誤り率を有し、きわめて簡単な製造により「自己調節される」（すなわち外部の手動調節を全く必要としない）クロック抽出装置、具体的にはクロック及びデータ抽出装置を初めて提供することができたことを確認した。
【００１２】
本発明は、受信信号の品質変化の影響をほとんど受けず、特に、変化する遷移密度及びノイズを有する可能性がある信号に適合する、そのような装置を提供することも目的とする。
【００１３】
本発明は、ほぼ完全にデジタル構成部品の形態で作製することができ、特に位相ロックループが全てデジタル構成部品の形態で作製されるそのような装置を提供することも目的とする。実際、本発明者は、そのような装置は、一方では、受信信号に対して許容される周波数の範囲がより広いこと、他方では、装置が簡単に作製できること、特に半導体技術を特に簡単且つすばやく他の技術に移植できることによって実現されることがわかった。先行技術の装置（たとえばＤＬＬ回路内の電圧制御ゲート又はＰＬＬ回路のアナログ構成部品）とは異なり、専用の構成部品の調整を必要とすることなく、標準の機能ライブラリを基にして各回路の設計を行うことができる。
【００１４】
全文を通じて、「デジタル構成部品」とは、少なくとも１つの入力及び／又は出力端子を有する任意の電子構成部品であって、対応する信号の実際のアナログ値が、この構成部品、又はその構成部品が組み込まれている回路の動作に影響を与えることなく、複数の離散的状態、特に１及び０の間で状態が変化することができる信号を各端子が伝達する構成部品を指す。また全文を通じて、ある構成部品の「入力部」及び「出力部」とは、単独信号を受け取りあるいは渡す接続端子又は一式の接続端子を指す。したがって、ある入力部に加えられる信号又は出力部から渡される信号は、追加的な詳細情報がある場合は別として、シリアル信号とすることもパラレル信号とすることもでき、単数又は複数のチャンネルで構成することができる（特にディファレンシャルタイプのアーキテクチャの場合）。
【００１５】
したがって本発明は、ビットクロック周波数ｆｓｒを有するクロック信号により符号化された、デジタルデータを表し受信データと呼ばれるベースバンドシリアル信号から、クロックを抽出する装置であって、
− 受信信号から出されビットクロック周波数ｆｓｒに合わせた信号を受け取り、受信信号のビットクロック周波数ｆｓｒと少なくともほぼ同期され同相である受信クロック信号と呼ばれるクロック信号を少なくとも１つのクロック出力部に渡す回路と、
位相ロックループとを備え、前記位相ロックループが、
− 受信クロック信号を渡す回路のクロック出力部に接続された第一入力部と、
− 受信信号から出された信号が供給される第二入力部と、
− 第一及び第二入力部に接続された進み−遅れ検出器を備え、受信クロック信号と受信信号の間の位相シフトならびにこのシフトの方向を表す位相状態信号と呼ばれるデジタル信号を少なくとも１つの出力部に渡すデジタル位相検出器と、
− 受信クロック信号を渡す回路の制御入力部と呼ばれる入力部に接続され、受信クロック信号の周波数の値がこの制御入力部で受け取った制御信号の値に依存する、制御信号と呼ばれる信号を渡す出力部と、
− デジタル位相検出器の前記出力部に接続された入力部を有するカウント回路と呼ばれる回路であって、位相検出器から経時的に渡されるデジタル信号の相対値の変動に対しデジタル増分／減分による少なくとも１つのフィルタリングを行うようになされ、且つこの（これらの）フィルタリングの結果に応じて変化する値を有し、この値が受信クロック信号のビットクロック周波数ｆｓｒのこのようにフィルタリングされた値に等しい受信クロック信号の周波数の値を課すように適合されたデジタル形態の制御信号を渡すカウント回路とを備え、
− 受信クロック信号を渡す回路が、デジタル形態の位相ロックループから渡される制御信号を受け取ることができる、且つ発振器の固有周波数ｆｏｓの値がこの制御入力部で受け取られた制御信号の値に依存するデジタル制御入力部を備える、デジタル制御注入ロック発振器であり、
− 位相ロックループが、進み−遅れ検出器の単数（複数）の出力部にそれぞれ接続された少なくとも１つの入力部を有し、フィルタリング済みの位相状態信号と呼ばれるデジタル信号を少なくとも１つの出力部に渡し、前記フィルタリング済みの位相状態信号が、
− 進み−遅れ検出器が同方向に位相シフトを検出した受信信号の連続するＮ個のデータビットに対応する、連続する同一の値を入力部において所定の回数Ｎ回（Ｎは２以上）受け取った後は、第一の相対値を有し、
− 進み−遅れ検出器が逆方向に位相シフトを検出した受信信号の連続するＮ個のデータビットに対応する、連続する同一の値を入力部においてＮ回受け取った後は、第二の相対値を有し、
− その他の場合は、第三の相対値を有し、
その結果、フィルタリング済みの位相状態信号の相対値が、受信クロック信号のエッジと受信信号の対応するデータビットとの間の受信信号の連続するＮ個のデータビットについて、同方向への位相シフトが存在すること、及びこの位相シフトの方向を表すことを特徴とする装置に関する。
【００１６】
本発明は、本発明によるクロック抽出装置を備えるクロック及びデジタルデータ抽出装置にも関する。本発明によるクロック及びデジタルデータ抽出装置はさらに、受信クロック信号で受信信号をサンプリングする回路を備え、この回路は、受信入力部に接続された信号入力部と呼ばれる第一入力部と、注入ロック発振器のクロック出力部に接続されたクロック入力部と呼ばれる第二入力部とを有し、このサンプリング回路は、受信信号によって伝送されたデジタルデータを少なくとも１つのデータ出力部に渡すようになされており、サンプリング回路の信号入力部とクロック入力部との間に一定の位相差を導入する少なくとも１つの移相回路を備え、各移相回路に由来するこれら２つの入力部間の合計位相差が、信号入力部における信号とクロック入力部における信号の位相整合を保証することを特徴とする。
【００１７】
本発明によれば、進み−遅れ検出器は、受信クロック信号と受信信号の間に位相進みが存在することを表すデジタル信号を第一出力部に渡すように、また受信クロック信号と受信信号との間に位相遅れが存在することを表すデジタル信号を第二出力部に渡すと有利である。
【００１８】
本発明によれば、進み−遅れ検出器は、受信クロック信号の立ち上がり及び立ち下がりで受信信号をサンプリングすると有利である。具体的には、本発明によれば、有利には、進み−遅れ検出器は、二重のサンプリング、すなわち受信クロック信号のエッジと同相のサンプリングと、受信クロック信号のエッジに対して直角位相のサンプリングとを実施することにより、受信信号の中間状態を決定する。
【００１９】
また、本発明によれば、本発明による装置は、フィルタリング済みの位相状態信号を渡す前記回路が判断変換器であるのが有利である。
【００２０】
本発明の一実施形態ではＮ＝２である。しかしながら、所望のフィルタリングレベルに応じて他の任意の値を選択することができる。実際、そのような判断変換器は、デジタル位相検出器によって検出された位相シフトの相対値を基にして第一タイプのフィルタリングを行う機能を有する。この第一のフィルタリングにより、突発的な位相シフトをノイズとみなすことができる。なぜなら位相シフトの一連のＮ個の同一な状態のみが判断変換器の出力部に対し作用するからである。典型的には、この第一フィルタリングにより「ジッタ」現象など非永続的で突発的な位相偏移現象が取り込まれるのを防止することができる。特に、Ｎ−１まで行くことがあるデータビット数を含む同方向への位相シフトを有するデータビット列は、フィルタリング済みの位相状態信号の値を変化させないことに留意すべきである。
【００２１】
また、本発明によれば、前記カウント回路は、進み−遅れ検出器から供給された各位相状態信号から出されたデジタル信号を受け取る少なくとも１つの入力部を有する累算回路と呼ばれる少なくとも１つの回路を備えるのが有利であり、この累算回路は、この累算回路の単数（又は複数）の入力部に提出された相対値の累計を受け取ったことを表す相対値を有する増分／減分信号と呼ばれるデジタル信号を渡すようになされている。
【００２２】
また、本発明によれば、前記カウント回路は、判断変換器と、判断変換器から供給されたフィルタリング済みの位相状態信号の相対値を累計する累算回路とを相次いで備えるのが有利である。
【００２３】
本発明による装置においては、上で説明した第一のタイプのフィルタリングと組み合わせて、あるいは変形形態として、前記カウント回路により別のタイプのフィルタリングを行うことができる。このように本発明によれば、累算回路はパラレル出力部を有し、このパラレル出力部に、増分／減分パラレルデジタル信号を渡すと有利であり、注入ロック発振器は、累算回路のパラレルデジタル出力部のビット数よりも少ないビット数を含む制御パラレルデジタル入力部を備え、累算回路のパラレルデジタル出力部の上位ビットの一部分だけが注入ロック発振器の制御パラレルデジタル入力のビットに結合され、その結果、カウント回路から渡される前記制御信号が前記増分／減分信号の上位ビットの前記部分で形成されるようになる。
【００２４】
したがって、制御信号の値が変更されるのは、受信クロック信号のエッジと受信信号の対応するデータビットとの間に同方向の位相シフトを有する所定のしきい数であるＭ個のデータビットを累算回路が増分／減分した瞬間以降である。
【００２５】
本発明による一実施形態においては、累算回路のパラレルデジタル出力部はたとえば８ビット又は９ビットを有し、注入ロック発振器のパラレルデジタル入力部は５ビットを有するが、累算回路のパラレルデジタル出力部の上位５ビットのみが、注入ロック発振器の制御パラレルデジタル入力の５ビットに結合される。したがって、制御信号の値が変更されるのは、累算回路が、その入力部で受け取る相対値に関して少なくとも１１１（バイナリ値）に等しい累計値の不均衡（同方向における位相シフトを表す）を検出した瞬間以降である。この例では、判断変換器がないためＭ＝１１１が得られることになる。
【００２６】
前記累算回路は単数又は複数の加算器及び／あるいは単数又は複数のカウンタにより作製することができる。増分及び減分機能上、制御出力の変更をトリガする同じ位相シフトのデータビット列のＭ個のデータビットは必ずしも連続しているとは限らないことに留意されたい。その反対に、これらのビットは、たとえば位相シフトが検出されないデータビットにより分離され、さらには逆方向への位相シフトを有し、後続の他のデータビットにより後で補償されるデータビットにより分離されることが可能である。したがってこの第二のタイプのフィルタリングは少なくともＭ個のデータビットに対する全体的な位相偏移を検出する。
【００２７】
このように注入ロック発振器の制御信号の役割を果たすために累算回路のパラレルデジタル出力の（上位）ビットの一部分のみを利用することにより、第一のタイプのフィルタリングとは若干異なる特徴を有する第二のタイプのフィルタリングを行うことが可能になる。いずれにせよ、位相シフトの変動に対して行われるフィルタリングは、ロックループについて所望される動的応答に応じて適合される。
【００２８】
二つのタイプのフィルタリングが組み合わされて相次いで使用される本発明による装置の変形実施形態では、このフィルタリングを２つの連続する段、すなわち判断変換器で形成される段と前記累算回路で形成される段で実施することができることにより、特に累算回路の動作周波数を下げることができ、そのため高周波における累算回路の使用が容易になる。さらに第一のタイプのフィルタリングにより、制御信号の変動をトリガするしきい値に近い同じ位相シフトの連続したデータビット数を前記累算回路が先に減分しているのに、データが突発的な位相偏移（「ジッタ」）を示すとき、高周波制御信号の変動のリスクを最小限に抑えることができる。この高周波変動現象を防止するために、前記しきい値を超過したとき、たとえば中央値などの中間値を再ロードする装置にカスケード接続され、その結果、この中間値から増分／減分を再開する複数の加算器及び／又は複数のカウンタを用いて累算回路を作製することも可能である。
【００２９】
判断変換器の構造、及び／又は累算回路と注入ロック発振器の制御デジタル入力部との間のリンクに伴うこの（これらの）デジタルフィルタリングにより、位相ロックループにおける全ての専用フィルタリング構成部品を解消することができる。
【００３０】
本発明によれば、有利な一実施形態において、注入ロック発振器の制御デジタル入力部は複数のスイッチを備える回路に接続され、各スイッチは、発振器の固有周波数を変えるように発振器の回路内に組み込まれた少なくとも１つのコンデンサに直列接続される。本発明によれば、制御デジタル入力部の各ビットがスイッチの１つに結合されるのが有利である。
【００３１】
さらに、本発明によれば、クロック抽出回路はさらに、受信信号のエッジ周波数で電流パルス信号を発生し、注入ロック発振器の動作に適合され、注入ロック発振器の電流入力部にのみ接続された単一の出力部に電流パルス信号を渡す、同期パルス発生回路と呼ばれる回路を備えるのが有利である。この同期パルス発生回路から渡される電流パルスは、注入ロック発振器の動作、すなわちビットクロック周波数ｆｓｒへの発振器のロックを確実に行うようにこの発振器の入力部に適合されるのが有利である。
【００３２】
さらに、本発明の範囲内であらゆるタイプの注入ロック発振器を使用することができる。特に、ＲＣタイプ又は電流源タイプの弛張発振器、論理ゲート又はエミッタ結合型非安定発振器、リング発振器、ウィーンブリッジ、移送差又はＬＣ型準正弦波発振器、コルピッツ、ハートレイ、クラップ、ピアース型、又はＬＣ共振回路付き負抵抗発振器、伝送路発振器、又はクォーツ型共振器、表面波共振器、ＭＥＭＳ又は圧電素子組込み型共振器がそれに該当する。しかしながら、本発明によれば、注入ロック発振器はＬＣ共振回路で形成されるタイプとするのが有利である。そのような発振器は特に、固有位相シフト（「ジッタ」）を最小にするという長所を有する。具体的には、本発明によれば、注入ロック発振器は、負抵抗電界効果トランジスタをそれぞれが備える２つの分岐を備え、この２つのトランジスタが差分トポロジに従って結合されることが有利である。ＦＲ２８３８２６５に記載されたような発振器がこれに該当し得る。
【００３３】
このように本発明により、動作が注入ロック発振器に基づく回路の工業規模での利用を可能にしながら、クロック抽出装置、具体的にはクロック及びデジタルデータの抽出装置の設計において決定的な長所をもたらすことが可能になる。
【００３４】
特に、本発明による装置は、位相ロックループにおいて、チャージポンプ及びループフィルタ、より一般的にはアナログ構成部品がない。よって本発明による装置内では、均質で、完全にデジタルで、簡単且つ迅速な設計により位相ロックループを開発することができる。
【００３５】
したがって、本発明による装置は完全に自律型である、すなわち、手動又はその他の外部調節もキャリブレーションも必要としない。したがって本発明による装置は外部手動調節手段を一切持たないのが有利である。さらに、きわめて簡単な実施方法によりこの自律性が得られる。
【００３６】
本発明による装置は、従来のＰＬＬとは異なり、外部の周波数基準が存在する必要がない。さらに、起動時の同期を確保するのに数個のデータビットで足りる。本発明による装置のアーキテクチャはきわめて単純であるため、エネルギ消費が少なく（したがって総表面積が小さく総消費量が少ない）きわめて少数の基本的構成部品で装置を作製することが可能である。本発明による装置は、特に位相ロックループに関して、デジタル技術で設計することもでき、（高周波で動作する位相／周波数比較器を作製することが特にきわめて困難な、ＰＬＬに基づく先行の装置とは異なり）高いノウハウを有する設計者の介入を必要としない。また、設計が簡単な本発明による装置を使用することにより、半導体技術によって提供される限界に近い伝送速度に達することが可能である。特定の場合には、ＰＬＬ又はＤＬＬに基づく先行の回路を用いる場合よりも実質的に高い伝送速度に到達することが可能である。さらに、任意の半導体技術（ＣＭＯＳ、バイポーラ、ＳｉＧｅ、．．．）で本発明による装置を作製することが可能である。
【００３７】
ＤＬＬに基づく回路とは異なり、本発明による装置は、受信信号上のノイズの影響を受け難く、データの符号化は、従来のＰＬＬの拡張率と同様の拡張率、すなわちＤＬＬの場合に必要な拡張率よりもはるかに低い拡張率を有する。
【００３８】
また、位相ロックループの簡単さと効果を考慮すると、本発明による装置においては、発振器の固有周波数ｆｏｓは受信クロック信号のビットクロック周波数ｆｓｒに常に等しく、したがって発振器から発信されるクロック信号と受信信号の間の位相差は一定である。ところで、装置を構成するその他の要素一式がサンプリング回路の２つの入力部間に一定の移相を生じさせることがあるため、サンプリング回路のこの２つの入力部間の一定の構造位相の差分遅延を決定することが可能である。したがってサンプリング回路の２つの入力部間の位相の整合を確保するのに１つ（又は複数）の移相回路を設けるだけでよく、本発明による装置が広い取り込み範囲を持って自律的且つ安定して動作できるようにするために、外部調節はなんら必要ではない。さらに、本発明による装置では、サンプリング回路は簡単なフリップフロップＤで簡単に構成することができる。
【００３９】
この点に関し、位相比較器などの回路の入力部に場合によっては必然的に設けられる移相回路に追加して、このタイプの回路のアーキテクチャにより場合によっては生じる移相を補償するために、この（これらの）移相回路が設けられることに留意されたい。そのような移相回路からの供給を受ける位相比較器の動作に必要な移相回路は、サンプリング回路の２つの入力部間の合計移相量を補償するために追加の移相を導入する機能を有する、本発明による装置の移相回路とは機能的に異なる。
【００４０】
本発明による装置は、少なくとも注入ロック発振器を組み込んだ少なくとも１つの集積回路の形態で作製されるのが有利である。本発明によるクロック及びデジタルデータ抽出装置は５００ＭＨｚを超えるビットクロック周波数ｆｓｒで動作することができるようになされている。
【００４１】
このように、本発明により、初めて、完全に自律的且つ安定し、多くの適用例において工業規模での利用の対象となることができるクロック抽出回路、具体的にはクロック及びデジタルデータ抽出回路を得ることが可能になる。
【００４２】
本発明は、上記又は下記の特徴の全て又は一部が組み合わされることを特徴とする、クロック抽出回路、具体的にはクロック及びデジタルデータ抽出回路にも関する。
【００４３】
本発明のその他の目的、特徴及び長所は、非限定的な例として示し添付の図面を参照して行う以下の説明を読むことにより明らかになるであろう。
【図面の簡単な説明】
【００４４】
【図１】本発明の第一の実施形態によるクロック及びデジタルデータ抽出装置を示す全体的な機能概略図である。
【図２】図１の装置の進み−遅れ検出装置の一実施形態の機能概略図である。
【図３】図１の装置の判断変換器の一実施形態の機能概略図である。
【図４】本発明による装置内で使用することができる注入ロック発振器の一実施形態を示す略図である。
【図５】図１の装置内で使用することができる８ビット加算器の一実施形態を示す略図である。
【図６】図５の加算器を作製するために使用することができる２ビット累算器の一実施形態を示す略図である。
【図７】図４の発振器の制御デジタル入力部のキャパシタブロックの一実施形態を示す略図である。
【図８】本発明による装置のカウント回路の第二の実施形態を示す略図である。
【図９】本発明による装置のカウント回路の第三の実施形態を示す略図である。
【図１０】本発明による装置のカウント回路の第四の実施形態を示す略図である。
【発明を実施するための形態】
【００４５】
図１に示す本発明によるクロック及びデジタルデータ抽出装置は、デジタルデータＤを表すベースバンドシリアル信号であり、ビットクロック周波数ｆｓｒを有するクロック信号で符号化された、受信信号と呼ばれる信号を受信入力部１０と呼ばれる主入力部で受信する。一般的にこの受信信号は、ベースバンドシリアルリンクの伝送チャンネル上で受信されるＮＲＺ（「ｎｏｎ ｒｅｔｕｒｎ ｔｏ ｚｅｒｏ」）タイプの符号化信号である。この伝送チャンネルは、単線の導電線、又は単線の光ファイバ、又はシングルチャンネル無線周波数（非微分信号）リンクで形成することができる。しかしながら本発明は、差分送信型の受信信号の場合にも適用可能であり、その場合、伝送チャンネルは、２つの逆位相成分を送信する２つの線を備える。本発明は、受信信号について他のタイプの符号化、たとえばＮＲＺＩ（「ｎｏｎ ｒｅｔｕｒｎ ｔｏ ｚｅｒｏ ｉｎｖｅｒｔｅｄ」）型の符号化にも適用可能である。
【００４６】
受信入力部１０は、２つのパラレル分岐、すなわち、本発明による、受信信号のビットクロック周波数ｆｓｒに同期され同位相の受信クロック信号Ｈと呼ばれるクロック信号をクロック出力部１３上に発生する第一クロック抽出分岐１２と、受信信号によって伝送されたデジタルデータをデータ出力部１６に渡すことができる、受信クロック信号Ｈによる受信信号のサンプリング回路１５を備える第二分岐１４とが接続されたバイパスノード１１に接続される。
【００４７】
クロック抽出回路１２は、同期パルス発生器２０から供給を受ける注入ロック発振器１９を備え、同期パルス発生器は受信入力部１０のノード１１に接続された入力部２１を有する。同期パルス発生器２０は注入ロック発振器１９の電流入力部２３のみに接続された単一の出力部２２（差分トポロジの場合、２本の線によって形成することができる）を有する。同期パルス発生器２０から供給される電流パルス信号は、注入ロック発振器１９の動作に適合され、受信信号のデータエッジＤの周波数に合わせられる。全体はたとえばＦＲ２８３８２６５に記載されているようにして作製することができる。その場合、特に、注入ロック発振器１９は自由発振周波数ｆｏｓを規定する対称ＬＣ共振回路で形成されるタイプのものであり、負抵抗電界効果トランジスタをそれぞれが備える２つの交差分岐を具備し、２つのトランジスタは差分トポロジに従って結合される。注入ロック発振器１９は、受信信号のビットクロック周波数に同期された同位相のクロック信号を渡す、クロック出力部２９を有する。
【００４８】
サンプリング回路１５は、第二分岐１４により受信入力部１０に接続された信号入力部１７と呼ばれる第一入力部と、クロック抽出回路１２のクロック出力部、すなわち発振器１９のクロック出力部２９に接続されたクロック入力部１８と呼ばれる第二入力部とを備える。このサンプリング回路１５は単純なフリップフロップＤから形成することができる。
【００４９】
注入ロック発振器１９はまた、発振器の固有周波数ｆｏｓの値が制御入力部２４上で受け取ったデジタル制御信号の値に依存する制御入力部２４と呼ばれる入力部も備える。制御入力部２４は、図示の例では、２４ａ、２４ｂ、２４ｃ、２４ｄ、２４ｅの５ビットを備えるデジタルパラレル入力部である。
【００５０】
発振器１９は、以下に説明するようなデジタル制御入力部２４を有することができるので、任意のタイプの発振器を基にして作製することができる。特に、ＲＣタイプ又は電流源タイプの弛張発振器、論理ゲート又はエミッタ結合型非安定発振器、リング発振器、ウィーンブリッジ、位相差又はＬＣ型準正弦波発振回路、コルピッツ、ハートレイ、クラップ、ピアース型、又はＬＣ共振回路付き負抵抗発振器、伝送路発振器、又はクォーツ型共振器、表面波共振器、ＭＥＭＳ又は圧電素子組込み型共振器がそれに該当する。
【００５１】
発振器１９は、たとえばＦＲ２８３８２６５に記載され図４に概略が示されているようにして作製することができる。その場合、発振器は、自由発振器周波数ｆｏｓを規定し、電界効果トランジスタ４１ａ及び負抵抗トランジスタ４１ｂをそれぞれ備える２つの交差分岐４０ａ、４０ｂを具備する対称ＬＣ共振回路で形成されるタイプのものであり、したがって２つのトランジスタ４１ａ、４１ｂは差分トポロジに従って結合される。一対のトランジスタ４１ａ、４１ｂは、２つのインダクタンス４２ａ、４２ｂの間に印加される分極基準電圧Ｖ２と、出力が最も低い電位差でありトランジスタ４１ａ、４１ｂの２つの源の接合ノードに接続されたシリアル抵抗で簡単に形成することができる電流源４７とを基にして発振周波数を規定する対称ＬＣ回路から充電される。
【００５２】
また各トランジスタ４１ａ、４１ｂは、直列抵抗４８ａ、４８ｂならびに並列コンデンサ４９ａ、４９ｂを介してドレイン５０ａ、５０ｂに印加される適切な分極電圧Ｖ１により分極される。
【００５３】
ＬＣ共振回路の並列コンデンサは、それぞれスイッチ４５ａ、４５ｂ、４５ｃ、４５ｄ、４５ｅに結合されたコンデンサのブロック４３で形成され、各スイッチは、発振器１９の制御パラレルデジタル入力部２４からビット２４ａ、２４ｂ、２４ｃ、２４ｄ、２４ｅのうちの１つを受け取る。並列コンデンサは、入力部２４で受け取ったデジタル信号の増分（１単位）の変動により発振器１９の発振周波数ｆｏｓも同じ値Δｆだけ変動するように結合される。図８の実施形態においては、各スイッチ４５ａ、４５ｂ、４５ｃ、４５ｄ、４５ｅは、このスイッチに関して対称に直列で同じ値で配列された２つのコンデンサ４４ａ’、４４ｂ’、４４ｃ’、４４ｄ’又は４４ｅ’と４４ａ”、４４ｂ”、４４ｃ”、４４ｄ”又は４４ｅ”の間にそれぞれ間置され、これら２つのコンデンサはスイッチに組み合わされたキャパシタを形成する。各スイッチ４５ａ、４５ｂ、４５ｃ、４５ｄ、４５ｅは電界効果トランジスタで形成され、キャパシタの値は２ｎ×２Ｃに等しく、ｎはデジタル入力部２４ａ、２４ｂ、２４ｃ、２４ｄ、２４ｅに加えられるデジタル制御信号の当該ビットｂ３、ｂ４、ｂ５、ｂ６、ｂ７の順位（０、１、２、３、４）であり、Ｃは所定のキャパシタンス値であり、各コンデンサ４４ａ’、４４ｂ’、４４ｃ’、４４ｄ’、４４ｅ’、４４ａ”、４４ｂ”、４４ｃ”、４４ｄ”、４４ｅ”のキャパシタンス値は、図７に示すようにＣ、Ｃ、２Ｃ、２Ｃ、４Ｃ、４Ｃ、８Ｃ、８Ｃ、１６Ｃ、１６Ｃに等しい。
【００５４】
変化の増分値Δｆは、充分に小さな値、好ましくは発振周波数ｆｏｓの平均値の１％未満、特にこの平均値の０．３％程度の値が選択される。たとえば１０ＧＨｚ程度の発振周波数の場合、Δｆは３０ＭＨｚ程度である。
【００５５】
発振器１９の発振振幅は、フィルタリングキャパシタ５２ａ、５２ｂを介して、対応する各トランジスタ４１ａ、４１ｂのドレイン５０ａ、５０ｂとグリッド５１ａ、５１ｂの間に実装された２つのダイオード４６ａ、４６ｂにより制御される。
【００５６】
本発明による装置のクロック抽出回路１２は、全てデジタル構成部品で形成された位相ロックループ２５を備える。この位相ロックループ２５は、２つの入力部２７、２８を有する進み−遅れ検出器２６を備える。進み−遅れ検出器２６の第一入力部２７は、発振器により発振器１９の出力部２９上で発生する受信クロック信号Ｈを受け取るように、この発振器の出力部２９に接続される。第二入力部２８は、バイパスノード１１に接続され、したがって受信入力部１０に接続される。したがって、受信信号は進み−遅れ検出器２６の第二入力部２８に供給される。
【００５７】
進み−遅れ検出器２６の一実施形態を図２に示す。この進み−遅れ検出器２６は２つのパラレルデジタル出力部３３ａ、３３ｂを有し、そのそれぞれの出力部に同検出器は、その２つの入力部２７、２８の間、すなわち受信信号のデータＤと、発振器１９から供給される受信クロック信号Ｈとの間に位相シフトが存在すること、及びその方向を表す、位相状態信号Ｅ及びＬと呼ばれる信号を供給する。具体的には、進み−遅れ検出器２６のパラレルデジタル出力部３３ａ、３３ｂにそれぞれ渡される信号Ｅ及びＬは、これら２つの入力部２７、２８上の信号が同位相にあるとき０になる。進み−遅れ検出器２６の第一出力３３ａは、２つの入力２７、２８間における位相進みの存在を識別する１ビットデジタル信号Ｅである。説明している例では、位相進みが検出されたときにはこの信号Ｅは１に等しく、２つの入力２７、２８が同位相であるときには０に等しい。進み−遅れ検出器２６の第二出力３３ｂは、２つの入力２７、２８間における位相遅れの存在を識別する１ビットデジタル信号Ｌである。説明している例では、位相遅れが検出されたときにはこの信号Ｌは１に等しく、２つの入力２７、２８が同位相であるときには０に等しい。
【００５８】
本発明による装置ではあらゆるタイプのデジタル進み−遅れ検出器２６を使用することができる。特にアレキサンダーのセル（Ｊ．Ｄ．Ｈ．Ａｌｅｘａｎｄｅｒ≪Ｃｌｏｃｋ ｒｅｃｏｖｅｒｙ ｆｒｏｍ ｒａｎｄｏｍ ｂｉｎａｒｙ ｓｉｇｎａｌｓ）≫、Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ、１９７５年１０月３０日、１１巻２２号）が該当する。このように、図２に示す実施形態においては、進み−遅れ検出器２６は、受信信号の二重サンプリング、すなわち受信クロック信号Ｈと同相の第一サンプリング及びこの信号に対して直角位相の第二サンプリングに基づくアレキサンダーのセルで形成される。この進み−遅れ検出器２６は、受信信号及び受信クロック信号Ｈを受信する第一段の２つのフリップフロップＤ６１、６２を備え、直角位相シフトゲート６５が、クロック信号を受信する端子上の第一段の第二フリップフロップＤ６２の入力側に間置される。検出器２６は、位相シフトを表す信号を形成するために、第二段の２つのフリップフロップＤ６３、６４及び２つの排他的ＯＲゲート６６、６７を備える。第一段の第一フリップフロップ６１の出力部は、受信信号のｎ個のビットの位相のサンプリングを表す信号ＤＩ（ｎ）を供給する。第１段の第一フリップフロップ６１の後に接続された第二段の第一フリップフロップ６３の出力部は、受信信号内の前記ビットｎの直前のビットｎ−１の同相サンプリングを表すＤＩ（ｎ−１）信号を供給する。第一段の第二フリップフロップ６２の出力部は、データビットｎとｎ＋１の間の直角位相サンプリングを表す信号ＤＱ（ｎ＋１／２）を供給する。第二段の第二フリップフロップ６４の出力部は、データビットｎとｎ−１の間の直角位相サンプリングを表す信号ＤＱ（ｎ−１／２）を供給する。さらに、受信クロックに信号を同期させることが可能な出力レジスタを形成するために、２つのフリップフロップＤ６８、６９が設けられる。
【００５９】
以下の表１はそのような進み−遅れ検出器２６の例の真理表である：
【表１】
【００６０】
進み−遅れ検出器２６で形成されるデジタル位相検出器によって検出できるのは、位相シフトが存在することとその方向のみであり、この位相シフトの振幅は検出できないことに留意されたい。
【００６１】
進み−遅れ検出器２６の２つの出力部３３ａ、３３ｂは、位相ロックループの判断変換回路３０の２つの入力部３２ａ、３２ｂにそれぞれ接続され、その一実施形態を図３に示す。この判断変換回路３０により、位相状態信号が有する値、すなわち進み−遅れ検出器２６から受信信号の各データビットについて供給された進み信号Ｅ及び遅れ信号Ｌ、に応じた３つの状態のフィルタリング済みの位相状態信号と呼ばれるデジタル信号を、２端子３１ａ、３１ｂ型パラレルデジタル出力部に渡すことができる。
【００６２】
判断変換器３０は、進み−遅れ検出器２６が同方向の位相シフトを検出した受信信号の所定の数の連続するデータビットに相当する所定の数の同一値をその入力部３２ａ、３２ｂで連続して受け取ったときのみ、そのパラレルデジタル出力部に供給されたフィルタリング位相状態信号の値を変更する。
【００６３】
フィルタリング位相状態信号はたとえば、２ビットａ０及びａ１で符号化された署名済みバイナリ信号であり、各ビットは２つの出力端子３１ａ、３１ｂのうちの一方に対応する。検出された連続するデータビットの位相シフトが第一方向であるとき、たとえば受信クロック信号Ｈが進んでいるときには、フィルタリング位相状態信号は１に等しく、ａ０＝１及びａ１＝０で符号化される。検出された連続するデータビットの位相シフトが他方の方向であるとき、たとえば受信クロック信号Ｈが遅れているときには、フィルタリング位相状態信号は−１に等しく、ａ０＝ａ１＝０で符号化される。データビットが同位相であるときは、フィルタリング済みの位相状態信号は０に等しくａ０＝ａ１＝０で符号化される。
【００６４】
その結果、判断変換器３０は、受信信号の連続する２以上の数Ｎ個のデータビット上で発生する位相シフトしか取り込まないように検出器２６によって検出された位相シフトの変動のフィルタリングを行う機能を有する。判断変換器３０は位相状態信号Ｅ及びＬをフィルタリング済みの位相状態信号ａ０及びａ１に変換する機能も有する。
【００６５】
判断変換器３０はまず、ビットｎ−１について入力部３２ａ、３２ｂで受け取った信号Ｅ及びＬそれぞれの状態Ｅ（ｎ−１）、Ｌ（ｎ−１）を、すぐ次のビットｎについてのこの信号の状態Ｅ（ｎ）、Ｌ（ｎ）との関連で記憶することができる、２つのフリップフロップＤ７０、７１からなる段を備える。判断変換器３０はまた、図示の例では、その入力部３２ａ、３２ｂ上で受け取り、それに続く２つのデータビット上で同一な状態なままの信号Ｅ及びＬそれぞれの状態を検出することができる、２段のＡＮＤゲート７２、７３及び１つのＯＲゲート７４を備える。判断変換器によって取り込まれる連続するデータビットの数を増やすには、入力フリップフロップＤ及びＡＮＤゲートの数を増加させればよい。
【００６６】
さらに、判断変換器３０の出力端子３１ａ、３１ｂ上に渡される信号ａ０、ａ１を受信クロックと同期させることのできる出力レジスタを形成するために、２つのフリップフロップＤ７５、７６が設けられる。
【００６７】
以下の表２は、Ｎ＝２の場合の判断変換器３０の例の真理表である：
【表２】
【００６８】
判断変換器３０の２つの出力端子３１ａ、３１ｂは、位相ロックループの加算器３５の２つの入力端子３４ａ、３４ｂに接続される。この加算器３５はフィルタリング済みの位相状態信号の相対値＋１、０、−１を累計するようになされている。説明している例では、加算器３５は８ビットパラレル出力部３６を有し、そこに累計結果が付与される。本発明によれば、発振器１９を制御するのに出力部３６の全てのビットが用いられているわけではない。事実、加算器３５から発振器１９に渡される制御パラレルデジタル信号を構成するには、パラレル出力部３６に渡される信号の上位ビット３６ａしか用いられない。実際には相対位相ノイズ（「ジッタ」）を表すだけのものである下位ビット３６ｂは用いられない。図示の例では、発振器１９の制御信号として上位５ビットが用いられている。したがって加算器３５の出力側で信号の上位ビットの一部分だけを使用して、デジタル位相検出器２６、３０から供給される信号を連続的に積分することによりフィルタリングを行う。
【００６９】
図５は、直列の４つの２ビット累算器８１、８２、８３、８４のカスケードで形成されたそのような加算器３５の実施形態を示したものである。図６は、図５の加算器内で使用することができる２ビット累算器の実施形態の例を示したものである。そのような２ビット累算器は、２つのＡＮＤ／ＯＲゲート１０１、１０２と、２つの３入力排他的ＯＲゲート１０３、１０４で構成される。３つのフリップフロップＤ１０５、１０６、１０７が出力レジスタを構成する。
【００７０】
加算器３５内では、３つの同期フリップフロップＤ８５，８６、８７と、３つのフリップフロップＤ８８、８９、９０、第一２ビット累算器８１の出力フリップフロップ１０５、１０６、第二２ビット累算器８２の出力フリップフロップ１０５、最後の２ビット累算器８４の出力フリップフロップ１０５、１０６によって形成される出力レジスタを備える、パイプラインアーキテクチャに従って、４つの２ビット累算器８１、８２、８３、８４が組み合わされる。この８ビット加算器により８ビット累算信号ｂ０、ｂ１、ｂ２、ｂ３、ｂ４、ｂ５、ｂ６、ｂ７を出力側に渡すことが可能になる。説明している例では、上位ビットｂ３、ｂ４、ｂ５、ｂ６、ｂ７のみが注入ロック発振器１９に渡される。本発明の範囲内で、同じ機能を有する他の任意の構造の既知の８ビット加算器を使用することができることは言うまでもない。
【００７１】
本発明による装置の位相ロックループ２５は、位相ノイズの標準偏差が増加するときこの位相ロックループのゲインが減少し、そのためフィルタの全体的な帯域幅が減少するので、受信信号の位相ノイズのレベルにおける自己適応特性を有することに留意されたい。
【００７２】
一方では判断変換器３０によって、他方では加算器３５の出力側において下位ビットを除去することによって行われる二重のデジタルフィルタリングにより、アナログループフィルタの使用を免れることができる。
【００７３】
本発明による装置において、発振器１９の固有周波数ｆｏｓに関して、手動による外部調節は一切必要がない。さらに、受信信号の如何に関わらず、位相ロックループ２５により、発振器１９から供給される受信クロック信号Ｈが受信信号と常に同相になるようにすることが可能である。
【００７４】
これらの状況において、本発明による装置においては、回路の種々の分岐内での伝播遅延による位相のシフトは全て既知且つ一定であり、したがって、バイパスノード１１と、サンプリング回路１５の各入力部１７、１８との間に設置された１つ（又は複数）の移相回路３７により補償することができる。実際、サンプリング回路１５が、対応する電圧値が最も安定し且つ騒音余裕が最も高い受信信号の各データビットの期間の中央ゾーン内で受信信号のサンプリングを行うことが重要であるが、それは、立ち上がり中に信号の電圧が位相偏移（従来「ジッタ」と呼ばれているもの）を受ける各ビット期間の開始又は終了時でサンプリングを行うことを防止するためである。通常、ノイズを受けた受信信号中では、位相偏移（「ジッタ」）があるため、各ビットは「目」の形状を呈する。サンプリングは目の中心で行われなければならない。
【００７５】
ところで、受信ビットのビットクロック周波数ｆｓｒと発振器１９の発振周波数ｆｏｓとの差は本発明による装置内では０であるが、回路のその他の構成部品によって遅延全体が導入される可能性があり、回路の種々の分岐での伝播遅延全体は制御され既知であるので、受信信号中に含まれるデータと発振器１９から渡される受信クロック信号Ｈとの間の一定の構造的な位相の差分遅延を決定することが可能である。この差分遅延は、単数（複数）の移相回路３７により補償される。
【００７６】
本発明による装置では、移相回路３７を１つだけ任意の適当な場所に設けることができる。変形形態では、各分岐の複数の場所に分布する複数の移相回路３７により、２つの分岐１２、１４間の移相を得ることができる。後者の場合、各移相回路３７によって導入される移相の累計は、２つの分岐１２、１４間で行わなければならない合計移相に等しい。
【００７７】
図１には、移相回路３７を設けることができる種々の可能な位置を点線で示した。このように、バイパスノード１１とサンプリング回路１５の信号入力部１７との間に移送回路３７ａを、発振器１９の出力部２９とサンプリング回路１５のクロック入力部１８との間に移相回路３７ｂを、バイパスノード１１と発振器１９への供給を行うパルス発生装置２０の入力部２１との間に移相回路３７ｃを、パルス発生装置２０の出力部２２と発振器１９の入力部２３との間に移相回路３７ｄを、バイパスノード１１と進み−遅れ検出器２６の第二入力部２８との間に移相回路３７ｅを、発振器１９の出力部２９と進み−遅れ検出器２６第一入力部２７との間に移相回路３７ｆを設けることができる。各移相回路３７は単純な遅延線で形成することができる。
【００７８】
本発明による装置のアーキテクチャは、発振器１９がロックモードになったときのイオン化粒子による信号の状態変化などの一過性事象の影響を非常に受け難い。実際、受信信号のタイミングに発振器を同期させることにより、外部発生源の妨害を隠すことができる。
【００７９】
図８は、本発明による装置内で用いることができるカウント回路の第二の実施形態を表す。この第二の実施形態は、判断変換器３０及び加算回路３５が、８ビット出力部５７を有し、進み−遅れ検出器２６の第一出力部３３ａに接続された増分（「ＵＰ」）入力部５６ａ上の位相進み信号Ｅ及び進み−遅れ検出器２６の第二出力部３３ｂに接続された減分（「ＤＯＷＮ」）入力部５６ｂ上の位相遅れ信号Ｌなど、位相検出器２６から供給された位相状態信号を入力部で直接受け取る単一の増分／減分回路５５の構成部品で置き換えられている点で、直前の実施形態と異なる。増分／減分カウンタ５５は受信クロック信号Ｈによりタイミングを定められる。同装置は、その入力部５６ａ及び５６ｂに提示される値が非アクティブであるとき、出力５７の値が変更されない状態のままとなるように選ばれる。
【００８０】
１つのみのフィルタリングレベルは、前の第一実施形態と同様、発振器１９の制御入力を形成するのに増分／減分カウンタ５５から供給された出力信号の上位ビットの一部分（図示の例ではｂ３、ｂ４、ｂ５、ｂ６、ｂ７）しか用いられないことによって得られる。
【００８１】
図９に示す第三の実施形態は、加算回路３５が２段の加算器９１、９２で置き換えられる点で第一の実施形態と異なり、その低位の第一加算段９１は下位ビットすなわち図示の例では増分／減分信号の下位４ビットｂ０、ｂ１、ｂ２、ｂ３を出力側に供給し、高位の第二加算段９２は上位ビットすなわち図示の例では増分／減分信号の上位５ビットｂ４、ｂ５、ｂ６、ｂ７、ｂ８を出力側に供給する。
【００８２】
第一加算段９１は、２つの４ビットパラレルデジタル入力の合計を４ビットデジタル出力部に供給する２つの４ビットパラレルデジタル入力部を有する加算回路９３を備える。この加算回路９３の第一入力部は、位相状態信号Ｅ、Ｌを基にして、進み−遅れ検出器２６の出力部３３ａ、３３ｂにより、判断変換器３０を介して供給を受ける。フィルタリング済みの位相状態信号ａ１を渡す判断変換器３０の出力部３１ｂは、加算器９３の３つの入力部に接続される。Ｅ＝１の場合、判断変換器３０は、信号０００１（相対値＋１に相当）を加算回路９３の入力部に渡す。Ｌ＝１の場合、判断変換器３０は、信号１１１１（相対値−１に相当）を加算回路９３の入力部に渡す。加算回路９３の出力部はマルチプレクサ９８の入力部に接続され、このマルチプレクサはまた、４ビットレジスタ９７に格納されている値を入力側で受け取る。この値は好ましくは中間値、すなわち発振器１９の制御入力の値つまり第二加算段９２の出力信号の変更をトリガするために、一方向又は他の方向に同じ数の変動（必ずしも直接連続するものでなくともよい）をそれを出発点としてカウントしなければならない、初期値であることが好ましい。
【００８３】
マルチプレクサ９８の出力は、受信クロック信号Ｈのタイミングで動作するレジスタ９５に渡される４ビットパラレル出力である。このレジスタ９５は下位ビットの出力ビットｂ０、ｂ１、ｂ２、ｂ３を供給し、これらはループ循環により加算回路９３の第二入力に渡される。
【００８４】
第二加算段９２は、下位ビット出力ｂ０、ｂ１、ｂ２、ｂ３の極値（最小、０、最大）を検出する繰上げ計算回路１００から供給を受ける５ビット加算回路９４を備える。この繰上げ計算回路１００により、加算回路９４の５ビット入力部に、第一加算段９１の下位出力ｂ０、ｂ１、ｂ２、ｂ３に対する上位５ビットを構成するパラレルデジタル信号を供給することができる。これを行うために、下位ｂ０、ｂ１、ｂ２、ｂ３の出力信号が、繰上げ計算回路１００の２つのゲート１０５、１０６の入力部に供給される。ビットｂ０、ｂ１、ｂ２、ｂ３が全て０に等しいとき、ＡＮＤゲート１０５の出力は１に等しい。ビットｂ０、ｂ１、ｂ２、ｂ３の少なくとも１つが１に等しいとき、同ゲート出力は０に等しい。ゲート１０５の出力部は、ＡＮＤゲート１１０の入力部に接続され、ＡＮＤゲート１１０の出力は、第二段９２の加算回路９４の２つの入力部のうちの一方の入力部の上位４ビットｃ２、ｃ３、ｃ４、ｃ５に印加される。ビットｂ０、ｂ１、ｂ２、ｂ３が全て１に等しいとき、ゲート１０６の出力は１に等しい。ビットｂ０、ｂ１、ｂ２、ｂ３の少なくとも１つが０に等しいとき、同ゲート出力は０に等しい。ゲート１０６の出力部は、ＡＮＤゲート１１３の入力部に接続され、ＡＮＤゲート１１３の出力部はＯＲゲート１１２の入力部に接続され、このＯＲゲートの出力は、第二段９２の加算回路９４の同じ入力の下位ビットｃ１を形成する。また、ゲート１１０の出力部は、ＯＲゲート１１２の第二入力部に接続される。
【００８５】
ビットｂ０、ｂ１、ｂ２、ｂ３が全て０に等しいとき、ゲート１０５の出力は１に等しく、また、ゲート１１０によりそれが可能であれば、加算回路９４の入力及びゲート１１２の入力の１つの上位ビットｃ２、ｃ３、ｃ４、ｃ５についても同様である。したがってゲート１１２の出力は１に等しく、加算回路９４の入力の下位ビットｃ１についても同様である。したがってこの状況下では、第二段の加算回路９４の入力ｃ１、ｃ２、ｃ３、ｃ４、ｃ５は１１１１１に等しく、これはレジスタ９６の値を１だけ減分することを指令する−１という相対値に相当する。
【００８６】
同様に、ビットｂ０、ｂ１、ｂ２、ｂ３が全て１に等しいとき、ゲート１０６の出力は１に等しく、また、ゲート１１３によりそれが可能であれば、加算回路９４の入力の下位ビットｃ１についても同様である。同時に、ゲート１０５の出力は０に等しく、加算回路９４の入力の上位ビットｃ２、ｃ３、ｃ４、ｃ５についても同様である。したがってこの状況下では、第二段の加算回路９４の入力ｃ１、ｃ２、ｃ３、ｃ４、ｃ５は００００１に等しく、これはレジスタ９６の値を１だけ増分することを指令する＋１という相対値に相当する。
【００８７】
ビットｂ０、ｂ１、ｂ２、ｂ３の１つが０に等しく、ビットｂ０、ｂ１、ｂ２、ｂ３の１つが１に等しい限り、すなわち第一加算段９１の下位出力が、極値のいずれかに相当しない値を有するときは、２つのゲート１０５、１０６の出力は双方とも０に等しく、その結果、第二段の加算回路９４の入力ｃ１、ｃ２、ｃ３、ｃ４、ｃ５は０００００に等しくなり、したがって、レジスタ９６の値は変更されない。
【００８８】
したがって下位ｂ０、ｂ１、ｂ２、ｂ３出力信号の極値に達すると、一方では、ゲート１０５又は１０６により、相対値＋１又は−１を加算器９４の入力ｃ１、ｃ２、ｃ３、ｃ４、ｃ５の前に伝播させることができるため、レジスタ９６の内容が増分又は減分され、他方では、加算回路９４の下位ビットｃ１が１に等しいので、この＋１又は−１の値によりマルチプレクサ９８の制御信号がアクティブになり、レジスタ９７に格納されている値のレジスタ９５への再ロードが強制的に行われる。
【００８９】
このようにして、出力部３６ａに供給された制御信号が確かに変更されるように、レジスタ９７に登録された中間値を基にして、同方向に位相シフト７又は８が生じることが必要になることが保証される。
【００９０】
加算回路９４は、受信クロック信号Ｈのタイミングで動作するレジスタ９６に記憶された５ビット出力ｂ４、ｂ５、ｂ６、ｂ７、ｂ８を有し、その結果、このレジスタの出力部は、デジタル発振器１９の制御入力部２４に供給を行う出力部３６ａａを構成する。
【００９１】
レジスタ９６の出力は、ループ循環により加算回路９４の第二入力部にも供給される。また、繰上げ計算回路１００により、システムのダイナミックス上必要であれば、この信号の値が極値に達したときに、上位出力部３６ａ上の信号の不意の変動を防止することができる。これを行うために、繰上げ計算回路１００は、出力部３６ａから上位ビットｂ４、ｂ５、ｂ６、ｂ７、ｂ８の値を受け取る２つのゲート１０７、１０８を備え、また繰上げ計算回路１００は、ビットｂ４、ｂ５、ｂ６、ｂ７、ｂ８上の信号が１１１１１に等しいとき１つずつの増分を禁止し、ビットｂ４、ｂ５、ｂ６、ｂ７、ｂ８上の信号が０００００に等しいとき１つずつの減分を禁止するようになされている。この機能は、ゲート１０７、１０８の出力をそれぞれ入力部で受け取るゲート１１０、１１３により得られる。ビットｂ４、ｂ５、ｂ６、ｂ７、ｂ８が最大値１１１１１をとるとき、ゲート１０８の出力は０に等しく、その結果、ゲート１１３の出力は強制的に０にされ、また１０５の出力は０に等しいので、加算回路９４の入力ｃ１、ｃ２、ｃ３、ｃ４、ｃ５は０に等しいままであり、レジスタ９６が１だけ増分するのが禁止される。同様に、ビットｂ４、ｂ５、ｂ６、ｂ７、ｂ８が最小値０００００をとるとき、ゲート１０７の出力は０に等しく、その結果、ゲート１１０の出力及び加算回路９４の入力の上位ビットｃ２、ｃ３、ｃ４、ｃ５は強制的に０にされ、加算回路の入力ｃ１は０であるので、レジスタ９６が１だけ減分するのが禁止される。
【００９２】
図１０は、機能的には図９の実施形態と同様であるが、加算器９３、９４を増分／減分カウンタ１１６、１１７で置き換えることにより作製した第四の実施形態を示す図である。第一カウンタ１１６はその増分入力部及び減分入力部でそれぞれ、位相状態信号Ｅ及びＬを受け取る。このカウンタは、レジスタ９７に登録された中央値を受け取る４ビット入力部ＩＮを有する。その出力部ＯＵＴは下位のｂ０、ｂ１、ｂ２、ｂ３出力信号を供給する。このカウンタは、上位繰上げ出力１１３ａ、下位繰上げ出力１１３ｂ、ならびに入力部ＩＮの再ロード制御入力１１４も有する。上位繰上げ出力１１３ａは、カウント入力が１だけ増分され、その出力ＯＵＴがその最大値１１１１にあるときＯＮになる。同様に、下位繰上げ出力１１３ｂは、減分入力が１だけ増分され、その出力ＯＵＴがその最小値００００にあるときＯＮになる。
【００９３】
上位繰上げ出力１１３ａ及び下位繰上げ出力１１３ｂは、第二増分／減分カウンタ１１７の増分入力部及び減分入力部に供給される。また、ゲート１１５は、これらの２つの出力、すなわち上位繰上げ出力１１３ａ及び下位繰上げ出力１１３ｂのアクティブ状態を検出し、これら上位繰上げ出力１１３ａ及び下位繰上げ出力１１３ｂの一方がアクティブ状態になったとき、第一カウンタ１１６の入力ＩＮの再ロードを課す。その結果、下位出力ｂ０、ｂ１、ｂ２、ｂ３がその極値のいずれかを超過すると、第一カウンタ１１６は、レジスタ９７に格納されている中央値に再初期化される。したがって、この場合も、上位出力３６ａの値が制御信号変更されるように、下位出力ｂ０、ｂ１、ｂ２、ｂ３の極値を基にして、少なくとも８つ又は９つ（あるいはレジスタ９７に格納されている値による別の数）の連続する状態について位相シフトを確認することが必要になることが保証される。
【００９４】
第二増分／減分カウンタ１１７は、発振器１９の制御入力部２４への供給を行う上位出力部３６ａを形成するパラレル５ビット出力を有する。直前の実施形態と同様に、出力部３６ａから上位ビット値ｂ４、ｂ５、ｂ６、ｂ７、ｂ８を受け取り、ビットｂ４、ｂ５、ｂ６、ｂ７、ｂ８上の信号が１１１１１に等しいときには１つずつの増分を禁止し、ビットｂ４、ｂ５、ｂ６、ｂ７、ｂ８上の信号が０００００に等しいときには１つずつの減分を禁止する、ゲート１０７、１０８が設けられる。
【００９５】
本発明による装置において、注入ロック発振器は、デジタル制御信号の増分により、発振器の固有周波数が所定の値Δｆずつ変更されるようになされている。累算回路のパラレル出力部を基にして制御信号バスを形成するために繰り上げられるビット数の選択ならびに調節ステップΔｆの選択は、位相ロックループ２５にとって必要なダイナミックスによって異なる。たとえば注入ロック発振器１９の固有周波数が１０ＧＨｚ程度であり、ステップΔｆが１％未満、特に０．３％程度である場合、デジタル制御信号を１ずつ増分する毎に、この固有周波数が３０ＭＨｚ程度変化する。また、同じ例において、説明した例の場合のように、発振器１９の制御信号が５ビットを含む場合、この信号により３２の増分を行うことが可能であり、したがって１０％程度、すなわち１ＧＨｚ程度の注入ロック発振器１９の固有周波数ｆｏｓの調節範囲が提供される。
【実施例１】
【００９６】
ＳＴＭｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ社にて、０．１３μｍＣＭＯＳ技術によるＡＳＣＩ回路の形態で、本発明による第一実施形態による装置のプロトタイプを作製した。このプロトタイプはハウジングにカプセル装填したものであり、それをガラス−テフロンプリント回路上に移し、それにより、このアーキテクチャの動作全体を検証することができ、その完全な電気的特徴付けに成功した。
【００９７】
本発明は、上で図示し説明してきた実施形態に対する、きわめて多数の変形実施形態の対象となることができる。特に、本装置の種々の構成要素（進み−遅れ検出器、判断変換器、カウント回路、発振器、パルス発生器．．．）を、それ自体公知で同じ機能を提供する他の回路構造により作製することができる。たとえば回路１００、１０７、１０８は、例として示したものとは別の、同じ技術的機能を有する他の実装（他のタイプの論理ゲート、又は論理ゲート他の組み合せ）の対象とすることができる。
【特許請求の範囲】
【請求項１】
ビットクロック周波数ｆｓｒを示すクロック信号により符号化された、デジタルデータを表し且つ受信データと呼ばれるベースバンドシリアル信号から、クロックを抽出する装置であって、
−受信信号から得られ、ビットクロック周波数ｆｓｒに合わせられた信号を受け取り、受信信号のビットクロック周波数ｆｓｒと少なくともほぼ同期されて同相である受信クロック信号と呼ばれるクロック信号を、少なくとも１つのクロック出力部（２９）に供給する回路（１９）と、
−位相制御ループ（２５）と
を備え、前記位相制御ループ（２５）が、
−受信クロック信号を供給する回路（１９）のクロック出力部（２９）に接続された第一入力部（２７）と、
−受信信号から得られる信号が供給される第二入力部（２８）と、
−第一及び第二入力部（２７、２８）に接続された進み−遅れ検出器を含み、受信クロック信号と受信信号の間の位相シフトとこのシフトの方向とを表す位相状態信号と呼ばれる少なくとも１つのデジタル信号を、少なくとも１つの出力部（３３ａ、３３ｂ）に供給するデジタル位相検出器（２６）と、
−受信クロック信号を供給する回路（１９）の制御入力部と呼ばれる入力部（２４）に接続されて、制御信号と呼ばれる信号を供給する出力部（３６ａ）であって、受信クロック信号の周波数の値がこの制御入力部（２４）で受け取った制御信号の値に依存するように構成される出力部（３６ａ）と、
−デジタル位相検出器（２６）の前記出力部（３３ａ、３３ｂ）に接続された入力部を有する、カウント回路（３０、３５、５５、９１、９２、１１６、１１７）と呼ばれる回路であって、位相検出器（２６）から経時的に供給されるデジタル信号の相対値の変動に対するデジタル増分／減分により少なくとも１つのフィルタリングを実行し、且つこのフィルタリングの結果に応じた値を有するデジタル形態の制御信号を供給し、制御信号の値が、受信クロック信号の周波数の値を、ビットクロック周波数ｆｓｒのこのようにフィルタリングされた値に等しく設定するように構成された回路と
を含み、
−受信クロック信号を供給する回路（１９）が、デジタル形態の位相制御ループ（２５）から供給される制御信号を受け取ることができ、且つ発振器（１９）の固有周波数ｆｏｓの値がこの制御入力部（２４）で受け取られた制御信号の値に依存するデジタル制御入力部（２４）を含む、デジタル制御による注入ロック発振器（１９）であり、
−位相制御ループ（２５）が、進み−遅れ検出器（２６）の一又は複数の出力部にそれぞれ接続された少なくとも１つの入力部（３２ａ、３２ｂ）を有し、フィルタリング済みの位相状態信号と呼ばれるデジタル信号を少なくとも１つの出力部（３１ａ、３１ｂ）に供給し、前記フィルタリング済みの位相状態信号が、
−進み−遅れ検出器（２６）が同方向に位相シフトを検出した受信信号の連続するＮ個のデータビットに対応して、連続する同一の値を入力部において所定の回数Ｎ回（Ｎは２以上）に亘って受け取った後に、第一の相対値を有し、
−進み−遅れ検出器（２６）が逆方向に位相シフトを検出した受信信号の連続するＮ個のデータビットに対応して、連続する同一の値を入力部において所定の回数Ｎ回（Ｎは２以上）に亘って受け取った後に、第二の相対値を有し、且つ
−その他の場合に第三の相対値を有し、その結果、フィルタリング済みの位相状態信号の相対値が、受信クロック信号のエッジと受信信号の対応するデータビットの間の受信信号の連続するＮ個のデータビットについて、同方向への位相シフトの存在と、及びこの位相シフトの方向を表す、装置。
【請求項２】
進み−遅れ検出器（２６）が、受信クロック信号と受信信号の間に位相の進みが存在することを表すデジタル信号（Ｅ）を第一出力部（３３ａ）に供給し、受信クロック信号と受信信号の間に位相遅れが存在することを表すデジタル信号（Ｌ）を第二出力部（３３ｂ）に供給する、請求項１に記載の装置。
【請求項３】
進み−遅れ検出器（２６）が、受信クロック信号の立ち上がり及び立ち下がりで受信信号をサンプリングする、請求項１又は２に記載の装置。
【請求項４】
進み−遅れ検出器（２６）が、二重のサンプリング、すなわち受信クロック信号のエッジと同相のサンプリングと、受信クロック信号のエッジに対して直角位相のサンプリングを実施することにより、受信信号の中間状態を決定する、請求項１から３のいずれか一項に記載の装置。
【請求項５】
フィルタリング済みの位相状態信号を供給する前記回路（３０）が判断変換器（３０）である、請求項１から４のいずれか一項に記載の装置。
【請求項６】
前記カウント回路が、進み−遅れ検出器（２６）から供給される各位相状態信号から得られたデジタル信号を受け取る少なくとも１つの入力部（３２ａ、３２ｂ）を有する、累算回路（３５、５５、９１、９２、１１６、１１７）と呼ばれる少なくとも１つの回路を含み、前記累算回路が、この累算回路の一又は複数の入力部（３２ａ、３２ｂ）に示される複数の相対値の受信を表す相対値を有する、増分／減分信号と呼ばれるデジタル信号を供給する、請求項１から５のいずれか一項に記載の装置。
【請求項７】
前記カウント回路が、判断変換器（３０）と、判断変換器（３０）から供給されたフィルタリング済みの位相状態信号の相対値を累計する累算回路（３５、９１、９２）とを連続して含む、請求項６に記載の装置。
【請求項８】
累算回路が、パラレル出力部（３６）を有し、前記パラレル出力部（３６）に増分／減分パラレルデジタル信号を供給するように構成されており、注入ロック発振器（１９）が、累算回路のパラレルデジタル出力部（３６）のビット数よりも少ないビット数を含む制御パラレルデジタル入力部を備え、累算回路のパラレルデジタル出力部（３６）の上位ビットの一部分（３６ａ）だけが、注入ロック発振器（１９）の制御パラレルデジタル入力（２４）のビットに結合され、その結果、カウント回路から供給される前記制御信号が、前記増分／減分信号の上位ビットの前記部分（３６ａ）から形成される、請求項７に記載の装置。
【請求項９】
注入ロック発振器（１９）のパラレルデジタル入力部が５ビットを有し、累算回路のパラレルデジタル出力部（３６）の上位５ビットのみが、注入ロック発振器の制御パラレルデジタル入力（２４）の５ビットに結合される、請求項８に記載の装置。
【請求項１０】
注入ロック発振器（１９）の制御デジタル入力部（２４）が、複数のスイッチ（４５ａ、４５ｂ、４５ｃ、４５ｄ、４５ｅ）を備える回路に接続され、各スイッチが、発振器の固有周波数を変えるように発振器（１９）の回路内に組み込まれた少なくとも１つのコンデンサに直列接続される、請求項１から９のいずれか一項に記載の装置。
【請求項１１】
制御デジタル入力部（２４）の各ビットがスイッチの１つに結合される、請求項７から１０のいずれか一項に記載の装置。
【請求項１２】
クロック抽出回路がさらに、同期パルス発生回路（２０）と呼ばれる回路を含み、この回路が、受信信号のエッジ周波数で電流パルス信号を生成し、注入ロック発振器（１９）の動作に適合され、且つ注入ロック発振器（１９）の電流入力部（２３）にのみ接続された単一の出力部（２２）に電流パルス信号を供給する、請求項１から１１のいずれか一項に記載の装置。
【請求項１３】
クロックの抽出及びデジタルデータの抽出を行う請求項１から１２のいずれか一項に記載の装置であって、受信クロック信号で受信信号をサンプリングする回路（１５）をさらに含み、前記サンプリング回路（１５）が、受信入力部に接続された信号入力部（１７）と呼ばれる第一入力部と、注入ロック発振器のクロック出力部（２９）に接続されたクロック入力部（１８）と呼ばれる第二入力部とを有し、前記サンプリング回路（１５）が、受信信号によって伝送されたデジタルデータを少なくとも１つのデータ出力部（１６）に供給し、
サンプリング回路（１５）の信号入力部（１７）とクロック入力部（１８）の間に一定の位相差を導入する少なくとも１つの移相シフト回路（３７ａ、３７ｂ、３７ｃ、３７ｄ、３７ｅ、３７ｆ）を含み、各移相回路に由来するこれら２つの入力部（１７、１８）間の合計位相差が、信号入力部（１７）における信号と、クロック入力部（１８）における信号の位相整合を保証する、装置。
【請求項１４】
サンプリング回路（１５）が簡単なフリップフロップＤで構成される、請求項１３に記載の装置。
【請求項１５】
外部調整手段を持たない、請求項１から１４のいずれか一項に記載の装置。
【請求項１６】
差分アーキテクチャに従って実施される、請求項１から１５のいずれか一項に記載の装置。
【請求項１７】
少なくとも注入ロック発振器（１９）を組み込んだ少なくとも１つの集積回路の形態で実施される、請求項１から１６のいずれか一項に記載の装置。
【請求項１８】
５００ＭＨｚより高いビットクロック周波数ｆｓｒで動作できる、請求項１から１７のいずれか一項に記載の装置。
【請求項１】
ビットクロック周波数ｆｓｒを示すクロック信号により符号化された、デジタルデータを表し且つ受信データと呼ばれるベースバンドシリアル信号から、クロックを抽出する装置であって、
−受信信号から得られ、ビットクロック周波数ｆｓｒに合わせられた信号を受け取り、受信信号のビットクロック周波数ｆｓｒと少なくともほぼ同期されて同相である受信クロック信号と呼ばれるクロック信号を、少なくとも１つのクロック出力部（２９）に供給する回路（１９）と、
−位相制御ループ（２５）と
を備え、前記位相制御ループ（２５）が、
−受信クロック信号を供給する回路（１９）のクロック出力部（２９）に接続された第一入力部（２７）と、
−受信信号から得られる信号が供給される第二入力部（２８）と、
−第一及び第二入力部（２７、２８）に接続された進み−遅れ検出器を含み、受信クロック信号と受信信号の間の位相シフトとこのシフトの方向とを表す位相状態信号と呼ばれる少なくとも１つのデジタル信号を、少なくとも１つの出力部（３３ａ、３３ｂ）に供給するデジタル位相検出器（２６）と、
−受信クロック信号を供給する回路（１９）の制御入力部と呼ばれる入力部（２４）に接続されて、制御信号と呼ばれる信号を供給する出力部（３６ａ）であって、受信クロック信号の周波数の値がこの制御入力部（２４）で受け取った制御信号の値に依存するように構成される出力部（３６ａ）と、
−デジタル位相検出器（２６）の前記出力部（３３ａ、３３ｂ）に接続された入力部を有する、カウント回路（３０、３５、５５、９１、９２、１１６、１１７）と呼ばれる回路であって、位相検出器（２６）から経時的に供給されるデジタル信号の相対値の変動に対するデジタル増分／減分により少なくとも１つのフィルタリングを実行し、且つこのフィルタリングの結果に応じた値を有するデジタル形態の制御信号を供給し、制御信号の値が、受信クロック信号の周波数の値を、ビットクロック周波数ｆｓｒのこのようにフィルタリングされた値に等しく設定するように構成された回路と
を含み、
−受信クロック信号を供給する回路（１９）が、デジタル形態の位相制御ループ（２５）から供給される制御信号を受け取ることができ、且つ発振器（１９）の固有周波数ｆｏｓの値がこの制御入力部（２４）で受け取られた制御信号の値に依存するデジタル制御入力部（２４）を含む、デジタル制御による注入ロック発振器（１９）であり、
−位相制御ループ（２５）が、進み−遅れ検出器（２６）の一又は複数の出力部にそれぞれ接続された少なくとも１つの入力部（３２ａ、３２ｂ）を有し、フィルタリング済みの位相状態信号と呼ばれるデジタル信号を少なくとも１つの出力部（３１ａ、３１ｂ）に供給し、前記フィルタリング済みの位相状態信号が、
−進み−遅れ検出器（２６）が同方向に位相シフトを検出した受信信号の連続するＮ個のデータビットに対応して、連続する同一の値を入力部において所定の回数Ｎ回（Ｎは２以上）に亘って受け取った後に、第一の相対値を有し、
−進み−遅れ検出器（２６）が逆方向に位相シフトを検出した受信信号の連続するＮ個のデータビットに対応して、連続する同一の値を入力部において所定の回数Ｎ回（Ｎは２以上）に亘って受け取った後に、第二の相対値を有し、且つ
−その他の場合に第三の相対値を有し、その結果、フィルタリング済みの位相状態信号の相対値が、受信クロック信号のエッジと受信信号の対応するデータビットの間の受信信号の連続するＮ個のデータビットについて、同方向への位相シフトの存在と、及びこの位相シフトの方向を表す、装置。
【請求項２】
進み−遅れ検出器（２６）が、受信クロック信号と受信信号の間に位相の進みが存在することを表すデジタル信号（Ｅ）を第一出力部（３３ａ）に供給し、受信クロック信号と受信信号の間に位相遅れが存在することを表すデジタル信号（Ｌ）を第二出力部（３３ｂ）に供給する、請求項１に記載の装置。
【請求項３】
進み−遅れ検出器（２６）が、受信クロック信号の立ち上がり及び立ち下がりで受信信号をサンプリングする、請求項１又は２に記載の装置。
【請求項４】
進み−遅れ検出器（２６）が、二重のサンプリング、すなわち受信クロック信号のエッジと同相のサンプリングと、受信クロック信号のエッジに対して直角位相のサンプリングを実施することにより、受信信号の中間状態を決定する、請求項１から３のいずれか一項に記載の装置。
【請求項５】
フィルタリング済みの位相状態信号を供給する前記回路（３０）が判断変換器（３０）である、請求項１から４のいずれか一項に記載の装置。
【請求項６】
前記カウント回路が、進み−遅れ検出器（２６）から供給される各位相状態信号から得られたデジタル信号を受け取る少なくとも１つの入力部（３２ａ、３２ｂ）を有する、累算回路（３５、５５、９１、９２、１１６、１１７）と呼ばれる少なくとも１つの回路を含み、前記累算回路が、この累算回路の一又は複数の入力部（３２ａ、３２ｂ）に示される複数の相対値の受信を表す相対値を有する、増分／減分信号と呼ばれるデジタル信号を供給する、請求項１から５のいずれか一項に記載の装置。
【請求項７】
前記カウント回路が、判断変換器（３０）と、判断変換器（３０）から供給されたフィルタリング済みの位相状態信号の相対値を累計する累算回路（３５、９１、９２）とを連続して含む、請求項６に記載の装置。
【請求項８】
累算回路が、パラレル出力部（３６）を有し、前記パラレル出力部（３６）に増分／減分パラレルデジタル信号を供給するように構成されており、注入ロック発振器（１９）が、累算回路のパラレルデジタル出力部（３６）のビット数よりも少ないビット数を含む制御パラレルデジタル入力部を備え、累算回路のパラレルデジタル出力部（３６）の上位ビットの一部分（３６ａ）だけが、注入ロック発振器（１９）の制御パラレルデジタル入力（２４）のビットに結合され、その結果、カウント回路から供給される前記制御信号が、前記増分／減分信号の上位ビットの前記部分（３６ａ）から形成される、請求項７に記載の装置。
【請求項９】
注入ロック発振器（１９）のパラレルデジタル入力部が５ビットを有し、累算回路のパラレルデジタル出力部（３６）の上位５ビットのみが、注入ロック発振器の制御パラレルデジタル入力（２４）の５ビットに結合される、請求項８に記載の装置。
【請求項１０】
注入ロック発振器（１９）の制御デジタル入力部（２４）が、複数のスイッチ（４５ａ、４５ｂ、４５ｃ、４５ｄ、４５ｅ）を備える回路に接続され、各スイッチが、発振器の固有周波数を変えるように発振器（１９）の回路内に組み込まれた少なくとも１つのコンデンサに直列接続される、請求項１から９のいずれか一項に記載の装置。
【請求項１１】
制御デジタル入力部（２４）の各ビットがスイッチの１つに結合される、請求項７から１０のいずれか一項に記載の装置。
【請求項１２】
クロック抽出回路がさらに、同期パルス発生回路（２０）と呼ばれる回路を含み、この回路が、受信信号のエッジ周波数で電流パルス信号を生成し、注入ロック発振器（１９）の動作に適合され、且つ注入ロック発振器（１９）の電流入力部（２３）にのみ接続された単一の出力部（２２）に電流パルス信号を供給する、請求項１から１１のいずれか一項に記載の装置。
【請求項１３】
クロックの抽出及びデジタルデータの抽出を行う請求項１から１２のいずれか一項に記載の装置であって、受信クロック信号で受信信号をサンプリングする回路（１５）をさらに含み、前記サンプリング回路（１５）が、受信入力部に接続された信号入力部（１７）と呼ばれる第一入力部と、注入ロック発振器のクロック出力部（２９）に接続されたクロック入力部（１８）と呼ばれる第二入力部とを有し、前記サンプリング回路（１５）が、受信信号によって伝送されたデジタルデータを少なくとも１つのデータ出力部（１６）に供給し、
サンプリング回路（１５）の信号入力部（１７）とクロック入力部（１８）の間に一定の位相差を導入する少なくとも１つの移相シフト回路（３７ａ、３７ｂ、３７ｃ、３７ｄ、３７ｅ、３７ｆ）を含み、各移相回路に由来するこれら２つの入力部（１７、１８）間の合計位相差が、信号入力部（１７）における信号と、クロック入力部（１８）における信号の位相整合を保証する、装置。
【請求項１４】
サンプリング回路（１５）が簡単なフリップフロップＤで構成される、請求項１３に記載の装置。
【請求項１５】
外部調整手段を持たない、請求項１から１４のいずれか一項に記載の装置。
【請求項１６】
差分アーキテクチャに従って実施される、請求項１から１５のいずれか一項に記載の装置。
【請求項１７】
少なくとも注入ロック発振器（１９）を組み込んだ少なくとも１つの集積回路の形態で実施される、請求項１から１６のいずれか一項に記載の装置。
【請求項１８】
５００ＭＨｚより高いビットクロック周波数ｆｓｒで動作できる、請求項１から１７のいずれか一項に記載の装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公表番号】特表２０１０−５２４３１７（Ｐ２０１０−５２４３１７Ａ）
【公表日】平成２２年７月１５日（２０１０．７．１５）
【国際特許分類】
【出願番号】特願２０１０−５０１５５６（Ｐ２０１０−５０１５５６）
【出願日】平成２０年４月４日（２００８．４．４）
【国際出願番号】ＰＣＴ／ＦＲ２００８／０００４７９
【国際公開番号】ＷＯ２００８／１３９０６４
【国際公開日】平成２０年１１月２０日（２００８．１１．２０）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．テフロン
【出願人】（５０９１８１７１４）セントル ナショナル デチュード スパシアル （セー．エヌ．エ．エス） (7)
【Ｆターム（参考）】
【公表日】平成２２年７月１５日（２０１０．７．１５）
【国際特許分類】
【出願日】平成２０年４月４日（２００８．４．４）
【国際出願番号】ＰＣＴ／ＦＲ２００８／０００４７９
【国際公開番号】ＷＯ２００８／１３９０６４
【国際公開日】平成２０年１１月２０日（２００８．１１．２０）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．テフロン
【出願人】（５０９１８１７１４）セントル ナショナル デチュード スパシアル （セー．エヌ．エ．エス） (7)
【Ｆターム（参考）】
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