【課題】非線形位相比較器を用いたＣＤＲ回路、受信装置、および送受信システムの再生クロックの位相追従精度を向上させる。
【解決手段】ＣＤＲ回路１０６、受信装置１０１、および送受信システム１００は、受信データ１０５および再生クロック１１９が入力される非線形位相比較器の出力に、受信データに対する、再生クロックに対して位相差を有するクロックの遅れまたは進みに応じて重み付けをし、重み付けされた出力に基づいて再生クロックの位相を調整する。 （もっと読む）

【課題】ＰＬＣで設計・構成するシリアル・データ通信の高速化を図ることができ、しかも受信データのジッタ許容範囲を明確にできる。
【解決手段】ＤＰＬＬ回路１０のうち、データシフト回路ＤＳ１〜ＤＳ３は受信データからソースクロックＣＬＫで同期を取った複数のシリアル・データを生成する。排他的論理和回路ＥＸ＿ＯＲは一対のシリアル・データから受信データの変化点を検出する。カウンタＤＰＬＣＮＴは、最大カウント値ｎが設定され、変化点から次の変化点までをソースクロックをカウントする。一致判定回路ＡＮＤはカウンタのカウント値が予め設定したカウント値ｎ／２に一致したときに受信クロックとして出力する。ハイレベル・データ・リンク・コントローラ・モジュール（ＨＤＬＣ−ＩＰ）２０は、受信クロックを使って受信データ（シリアル・データ）の転送制御を行う。 （もっと読む）

【課題】受信機の個体差や伝送チャネルの時間変動に応じて最適なループゲインを探索できるようにするとともに、伝送フレーム内で複数の変調方式が用いられる場合でも最適なループゲインを探索することができるようにする。
【解決手段】ループゲイン制御部３４から初期化フラグを受け取ったＰＬＬ制御誤差比較部３３は、制御誤差値を算出し、比較器６３において、この制御誤差値の大小比較を開始する。制御誤差比較結果に基づいてループフィルタ４３−１およびループフィルタ４３−２に供給するループゲインを制御する。伝送モード別ゲイン選択部７１は、複数の内部のレジスタのうち、伝送モード番号ＴＭに対応するループゲインレジスタG1main[TM]に保持させる値をゲイン制御シーケンサ７２から入力される値によって更新する。 （もっと読む）

【課題】ＶＤＳモード及びＦＤＳモードにて、受信データのサンプリングを行うホストコントローラにおいて、ピン数・消費電力を減らす。
【解決手段】ホストコントローラは、ＶＤＳモード及びＦＤＳモードにて、受信データのサンプリングを行うホストコントローラであって、ＶＤＳ時の位相シフト量を保持するＶＤＳ位相レジスタと、ＦＤＳ時の位相シフト量を保持するＦＤＳ位相レジスタと、ＶＤＳとＦＤＳのどちらのモードでデータサンプリングを行うかを示すモード設定部と、前記モード設定部の設定値に応じて、前記ＶＤＳ位相設定レジスタ及びＦＤＳ位相設定レジスタの一方に設定されている位相シフト量を選択し、サンプリング位置として提供するサンプリング位置選択部と、前記サンプリング位置設定部から提供されるシフト量に応じて、入力クロック信号の位相をシフトしサンプリングクロックとして提供するクロック位相シフト部とを具備する。 （もっと読む）

【課題】瞬時に同期を確立し、比較的に長時間、同期状態を高精度で保持することができる同期発振器を安価に実現する。
【解決手段】少なくとも、セットもしくはリセット付きカウンタ２２と同期検出手段２４とから構成され、前記同期検出手段２４において、同期入力信号の立上り点、立下り点、もしくはゼロ交差点のタイミングを検出し、前記タイミングにおいて、前記カウンタ２２をセットしあるいはリセットすることで、同期入力信号と瞬時に同期を確立し、前記同期入力信号が休止しあるいは停止した場合、あるいは取去られた後にも、比較的に長時間、同期状態を高精度で保持することができる。 （もっと読む）

受信機のシンボルタイミング回復機能に対して、第１の受信信号（１０）によって第１の受信ブランチと、及び、第２の受信信号（２０）によって第２の受信ブランチと結合された信号コンバイナ（４６５）が提供される。信号コンバイナ（４６５）は、第１の受信信号（１０）及び第２の受信信号（２０）に基づいて合成信号（Ｃ）を生成する。さらに、共通タイミングエラー検出器（４７０Ｃ）が提供される。共通タイミングエラー検出器（４７０Ｃ）は信号コンバイナ（４６５）と結合されると共に、共通タイミングエラー信号（ＴＥＣ）を合成信号に基づいて生成するように構成される。第１の受信信号（１０）に対応する第１のデジタルシンボルタイミングと、第２の受信信号（２０）に対応する第２のデジタルシンボルタイミングとが共通タイミングエラー信号（ＴＥＣ）に基づいて回復される。
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【課題】タイミング回復のためのサイクルスリップ検出の提供。
【解決手段】タイミング回復のために制御ループ中のループフィルタＬＦの出力信号を使用するステップと、前記フィルタ処理後のタイミング誤差信号から平均タイミング誤差値を生成するステップと、第１の閾値を超えるサンプルの隣接するブロックの平均タイミング誤差値の変化を累積するステップとを含む。第２の閾値を超える隣接するブロックの累積した平均タイミング誤差変化がサイクルスリップとして表明され、サイクルスリップの数が許容閾値である第３の閾値によって決定される。さらに、先入れ先出しメモリＦＩＦＯがサンプル挿入または削除のために設けられ、それは、サンプル挿入またはサンプル削除が向上した信頼性を伴ってサンプル領域で行われ、サイクルスリップ検出の改善された方法が雑音および不適切に選ばれたタイミングループパラメータに対する頑健性の増強のために推奨される。 （もっと読む）

【課題】ＰＬＬ回路での位相ロック可否を判断し、判断結果に応じて入力アナログ映像信号のサンプリングクロック生成に使用する回路をＰＬＬ回路とＤＬＬ回路で自動的に切り替え可能な映像信号処理装置を提供する。
【解決手段】アナログ映像信号をＡ／Ｄ変換するＡＤ変換器２と、ＡＤ変換器２にクロック信号を供給するクロック信号生成回路８を備え、クロック信号生成回路８は、アナログ映像信号から取得された水平同期信号に基づいて第一クロック信号を生成するＰＬＬ回路８１と、アナログ映像信号から取得された復号同期信号に基づいて第二クロック信号を生成するＤＬＬ回路８２と、ＰＬＬ用位相比較器８１１の出力に基づいて第一クロック信号または第二クロック信号の何れかを選択して出力するクロック選択部８３を備えている。 （もっと読む）

本発明は、注入ロック発振器（１９）と、デジタル位相検出器（２６）を有する位相制御ループ（２５）とを備えた、ベースバンドシリアル信号からクロックを抽出する装置に関する。発振器（１９）はその周波数の値を制御するデジタル制御入力部（２４）を備え、位相制御ループ（２５）は、デジタル位相検出器（２６）から供給されるデジタル信号の相対値を累算し、発振器（１９）用のデジタル形態の制御信号を渡す、カウント回路（３０、３５）を備える。
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【課題】ＬＳＩ化に適し且つ従来のＰＬＬを用いたのと同等の特性を設定できるシリアルデータインターフェースのＣＤＲ回路を提供する。
【解決手段】本発明のＣＤＲ回路は、所定周波数のクロックの周期Ｔ１をＮ分割したＴ２時間ずつずらしたＮ相のクロックを出力する手段、シリアル転送されたデータをＴ２時間毎にサンプリングする手段、サンプリングしたデータを周期Ｔ１毎に第１のＮビットパラレルデータに変換する手段、サンプリングしたデータのデータ変化点を示す第２のＮビットパラレルデータに変換する手段、及び、第２のＮビットパラレルデータを位相情報入力としてシリアルデータのデータ変化点の略中間位置を示す第３のＮビットパラレルデータを出力する手段を有し、第３のＮビットパラレルデータが示したビット位置と同じ、第１のＮビットパラレルデータのビット位置データを復元データとすることを特徴とする。 （もっと読む）

【課題】複数のシリアル伝送チャネルで使用するクロックの同期をとる際に、ＰＬＬ回路から各ＣＤＲ回路に供給されるクロック配線のレイアウト上の制約を無くし、ジッタの発生の少ない半導体集積回路を提供する。
【解決手段】半導体集積回路は、位相周波数比較回路とチャージポンプとループフィルタと発振回路とを有し、リファレンスクロックに同期した発振出力信号を生成するＰＬＬ回路と、発振出力信号とシリアルデータとの位相を調整する複数のＣＤＲ回路とを備え、ＰＬＬ回路はループフィルタから出力された発振回路の発振周波数を制御する制御電圧をディジタルコードに変換し、このディジタルコードをこれら複数のＣＤＲ回路に分配する。 （もっと読む）

【課題】クロック供給ユニットを複数備え、これらクロック供給ユニットのいずれかを運用系ユニットとし、その他のユニットを待機系ユニットとする冗長構成を有するクロック供給装置において、運用系ユニットを切り替える際に生じる供給クロック信号の位相変動を低減することを目的とする。
【解決手段】自ユニット２０が待機系ユニットであるとき、運用系ユニット１０から入力される運用系ユニットのＤＰＬＬ１２からのクロック信号を基準として、自ユニット２０のＤＰＬＬ２２の出力クロック信号を、運用系ユニット１０のＤＰＬＬ１２の出力クロック信号に、所定の位相差を持って同期させるユニット間同期部２１、３７、３９を、クロック供給ユニット１０、２０に備えて構成する。 （もっと読む）

【課題】イコライザやＰＬＬ等の回路をデジタル化し、比較的低い周波数の動作クロックを使用しながら高い位相時間分解能を有するデータ再生、クロック再生回路を提供する。
【解決手段】Ｎ本のクロックを生成する多層クロック生成手段８と、２値化手段６と、２値化信号をＮ本の多層クロックのそれぞれでサンプリングするサンプリング手段１０と、Ｎ本のサンプリング信号を周期Ｔ１毎にＮビットのデータとして出力するシリアル−パラレル変換手段１１と、波形等価処理を行う等価処理手段５と、前記Ｎビットの等価データを１ビットシリアルの等価信号に変換するパラレル−シリアル変換手段１２と、前記Ｎビットの等価データからＮビットの再生クロックデータを出力するデジタルＰＬＬ手段１３と、前記Ｎビットの再生クロックデータを１ビットシリアルの再生クロック信号に変換するパラレル−シリアル変換手段１４とから構成される。 （もっと読む）

【課題】 ディジタルＰＬＬのループフィルタゲインを自動制御することで、キャプチャ時間の短縮、エラーレートの改善を実現する位相同期ループ回路を提供する。
【解決手段】 ロックモード生成回路２９は、イコライザ１０からの周波数調整再生信号（ｅ）とビタビ復号器１２からのＳＡＭ値と補間フィルタ２４からのフィルタ出力である同期がとれた再生信号（ｆ）とに基づいて、上記ループフィルタ１９の自動調整ゲインKp_auto及びKi_autoを出力する。 （もっと読む）

【課題】デジタルＰＬＬのループ遅延の短縮化と、そのデジタルＰＬＬによって位相同期が取られた再生データの高精度化とを両立させる。
【解決手段】ビタビ検出用の位相補間フィルタ９と、ＰＬＬ８にある位相誤差検出用の位相補間フィルタ８１とを設ける。位相オフセット演算器８４において位相誤差の積算値である位相オフセット量φに応じて、位相補間フィルタ９および位相補間フィルタ８１では、タップ係数が逐次更新されるが、位相補間フィルタ８１は、位相補間フィルタ９と比較して、タップ数／ビット幅が小さく設定され、ＰＬＬ８内のループ遅延時間を短縮する。 （もっと読む）

振幅を有するアナログ信号（ＡＳ）を、当該アナログ信号（ＡＳ）が導出されるビット列を表すデジタル信号（ＤＳ）に変換することができるビット検出装置が開示される。ビット検出装置は、量子化されたアナログ信号とクロック信号Ｃ_２との間の位相差を検出する位相検出器を有する。位相差は、ＡＤ変換器によってサンプリングされる。前記位相差が低周波信号であるので、ＡＤ変換器は、比較的遅いレートでサンプリングすることができる。サンプリングされた位相差は、位相信号ＰＨ_１を出力するデジタルＰＬＬに供給される。位相信号及び量子化されたアナログ信号は、前記デジタル信号（ＤＳ）を再現するために用いられる。本発明は、前記ビット判断ユニットが更に、−クロック信号Ｃ_ＳＨ２を用いて前記出力信号Ｓ_１をサンプリングすることができる少なくとも１つの追加のサンプル及び保持ユニットＳＨ_２であって、前記クロック信号Ｃ_ＳＨ２の周波数はクロック信号Ｃ_ＳＨ１の周波数に等しく、前記クロック信号Ｃ_ＳＨ２の位相は、前記クロック信号Ｃ_ＳＨ１の位相とは大幅に異なる、サンプル及び保持ユニットＳＨ_２と、−前記のサンプル及び保持ユニットＳＨ_１又はＳＨ_２のサンプルを出力するための出力ユニットであって、前記位相信号ＰＨ_１が前記位相差ΔＰ_１は第１の領域にあることを示すときには前記サンプル及び保持ユニットＳＨ_１のサンプルが出力され、前記位相信号ＰＨ_１が前記位相差ΔＰ_１は第２の領域にあることを示すときには前記追加のサンプリング及び保持ユニットＳＨ_２のサンプルが出力される、出力ユニットとを有することにより特徴付けられる。これは、位相ジッタがある場合に発生するビットエラーの変更が低減されるという利点を有する。
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【課題】 ジッタ耐性を強化し、かつロックレンジを拡大するデジタル制御型位相合成回路システムを得る。
【解決手段】 位相の異なる２つのクロックと制御信号が入力され、制御信号による重み付けに基づいて、これらのクロックの中間の位相をもつ出力クロックを合成する位相合成回路と、出力クロックの位相と基準クロックの位相とを比較するバイナリ型位相比較回路と、バイナリ型位相比較回路による比較結果に基づいて第１のカウント値をカウントアップ又はカウントダウンし、第１のカウント値の最上位ビットの値を出力し、第１のカウント値にキャリー又はボローが発生した場合にクロックパルスを出力する第１のアップダウンカウンタと、クロックパルスを動作クロックとし、第１のカウント値の最上位ビットに基づいて第２のカウント値をカウントアップ又はカウントダウンし、第２のカウント値を制御信号として出力する第２のアップダウンカウンタとを有する。 （もっと読む）

【課題】デジタル放送受信装置における基準クロック信号生成用の電圧制御型水晶発振器を不要にしてコストを下げることができ、送信側から送信される時刻基準に合わせた高い周波数精度のクロック信号を生成し、映像及び音声を適切に復元する。
【解決手段】デジタル放送受信装置において、ビットストリーム解析回路と、システムクロック信号及びビットストリーム解析回路からの基準クロック制御データを受け、基準クロック信号を生成する基準クロックDPLL２０を有し、基準クロックDPLL２０は、システムクロック信号をｎ分周するｎ分周回路２１及び（ｎ＋１）分周する（ｎ＋１）分周回路２２と、各分周回路の分周比を設定するデータを格納するレジスタ２３と、各分周回路の出力クロック信号の混合比率を設定するデータを格納する混合比率設定レジスタ２４と、混合比率設定レジスタ２４のデータに応じた混合比率で各分周回路の出力クロック信号を混合して出力する混合回路２５を有する。 （もっと読む）

【課題】ディジタル位相同期ループ回路において制御発振部の追従性能を向上させる。
【解決手段】このディジタル位相同期ループ回路において、第２の分周器１８は、第１の位相比較器１０からの第１の同期制御信号(c),(d)にしたがって所定のマスタ・クロックを１／Ｎに分周して基準クロック(a)のＭ倍の周波数を有する出力クロック(g)を生成する。第２の位相比較器５４は、基準クロック(a)の位相とフィードバック・クロック(b)の位相とを比較して、それらの位相差に応じた第２の同期制御信号(m),(n)を生成する。そして、レンジカウンタ（分周比制御部）５６は、分周器１８おける分周比Ｎを第２の同期制御信号(m),(n)にしたがって可変制御する。 （もっと読む）

本発明は、正規の光ファイバラインであるかの如く非同期イーサネットＭＡＮの使用を可能し、そのクラウド環境の不確定性を排除する。本発明は、２つの端末ノード間での非同期ネットワークにわたるリアルタイム同期データパケットの伝送を同期化する新たな方法を提供する。同期化処理は、端末ノードのＴＤＭ装置と非同期ネットワークとの間を接続する中間通信装置内で実施される。各通信装置は、階層２／３／３ｅ／４／４ｅパルス発生器によって作動されるローカルクロックを備える。ローカルクロック同期化は、非同期ネットワークを介するタイムスタンプパケットの送信に基づく。上記基準に基づき、内部デジタルＰＬＬは、階層２／３／３ｅ／４／４ｅ精度規格にしたがってデータ伝送信号内のジッタ／ワンダを軽減できる。その後、ＤＰＬＬのデータ結果は処理され、受信端末のローカルクロックにより使用される。
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