ビット検出装置及び情報再生装置
振幅を有するアナログ信号(AS)を、当該アナログ信号(AS)が導出されるビット列を表すデジタル信号(DS)に変換することができるビット検出装置が開示される。ビット検出装置は、量子化されたアナログ信号とクロック信号C2との間の位相差を検出する位相検出器を有する。位相差は、AD変換器によってサンプリングされる。前記位相差が低周波信号であるので、AD変換器は、比較的遅いレートでサンプリングすることができる。サンプリングされた位相差は、位相信号PH1を出力するデジタルPLLに供給される。位相信号及び量子化されたアナログ信号は、前記デジタル信号(DS)を再現するために用いられる。本発明は、前記ビット判断ユニットが更に、−クロック信号CSH2を用いて前記出力信号S1をサンプリングすることができる少なくとも1つの追加のサンプル及び保持ユニットSH2であって、前記クロック信号CSH2の周波数はクロック信号CSH1の周波数に等しく、前記クロック信号CSH2の位相は、前記クロック信号CSH1の位相とは大幅に異なる、サンプル及び保持ユニットSH2と、−前記のサンプル及び保持ユニットSH1又はSH2のサンプルを出力するための出力ユニットであって、前記位相信号PH1が前記位相差ΔP1は第1の領域にあることを示すときには前記サンプル及び保持ユニットSH1のサンプルが出力され、前記位相信号PH1が前記位相差ΔP1は第2の領域にあることを示すときには前記追加のサンプリング及び保持ユニットSH2のサンプルが出力される、出力ユニットとを有することにより特徴付けられる。これは、位相ジッタがある場合に発生するビットエラーの変更が低減されるという利点を有する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、振幅を有するアナログ信号を、当該アナログ信号が導出されるビット列を表すデジタル信号に変換することができるビット検出装置であって、
−前記アナログ信号の前記振幅を量子化することにより出力信号S1を生成することができる量子化器と、
−前記出力信号S1とクロック信号C2との間の位相差ΔP1を決定することができ、当該位相差ΔP1を示す振幅を有する出力信号PH2を発生させることができる位相検出器PD1と、
−係数nによって除算された前記クロック信号C2の周波数に等しい周波数を持つクロック信号C1によって制御されるサンプルレートで前記出力信号PH2をサンプリングすることにより、処理された信号を出力することができるアナログデジタル変換器ADCと、
−前記処理された信号にロックオンすることができ、前記クロック信号C1を用いて位相信号PH1を出力することができるデジタル位相ロックループDPLLと、
−前記位相信号PH1、前記クロック信号C1及び前記出力信号S1を用いて前記デジタル信号及びクロック信号C3を出力することができるビット判断ユニット(bit decision unit)であって、前記クロック信号C2の前記周波数に等しい周波数を有するクロック信号CSH1を用いて前記出力信号S1をサンプリングすることができ、前記クロック信号C1のクロック周期の間前記出力信号S1のn個のサンプル、サンプルy=1からサンプルy=nを保持することができるサンプル及び保持ユニットSH1を有し、nは前記クロック信号C2の除算係数であり、nは1より大きい整数である、ビット判断ユニットと、
を有する検出装置に関する。
【0002】
本発明は更に、このようなビット検出装置を有する、情報担体に記録される情報を再生するための装置に関する。
【背景技術】
【0003】
欧州特許出願第0342736号から、前処理ユニットのアナログデジタル変換器ADCを用いることにより、アナログ信号を、処理された信号(processed signal)に変換するビット検出装置が知られている。従って、処理された信号は、アナログ信号のサンプルを有する。アナログデジタル変換器ADCは、アナログ信号が導出されるビット列のビットレートとほぼ等しいか又はこれより高い周波数を持つクロック信号C1によって制御される。ビット列のビットは、以下ではチャネルビットとも呼ばれる。アナログ信号のチャネルビットのビットレートは、以下ではチャネルビットレート又はチャネルビット周波数とも呼ばれる。デジタルPLLは、出力信号S1とクロック信号C2との間の位相差を示す位相信号PH1を出力することができる。ビット判断ユニットは、所定のレベルの位相信号PH1との最初の交差を決定することができ、処理された信号を用いることにより前記最初の交差の近くの瞬間におけるアナログ信号のサンプルの符号を決定することによって、デジタル信号を出力することができる。従って、この場合、上記処理された信号が、冒頭段落において言及された信号S1として用いられる。ビット判断ユニットは、デジタルデータと同期したクロック信号C3を出力することができる。クロック信号C3は、位相信号PH1から導出される。クロック信号C3は、正しい瞬間に正しいビットをクロックアウトするのに用いられる。既知のビット検出装置は、更に、クロック信号C1のゼロクロッシングと、処理された信号のゼロクロッシングとの間の位相差を決定するインターポレータを有する。処理された信号の位相は、この位相差に従って修正され、続いて、デジタルPLLに供給される。
【0004】
アナログデジタル変換器ADCが、チャネルビットレートによって決定されるレートでサンプリングしなければならないことは明らかである。チャネルビットレートに対する増大する需要に伴って、アナログデジタル変換器ADCも、増大するレートでサンプリングしなければならない。既知のビット検出装置が、アナログ信号を比較的高いチャネルビットレートで処理することができないことが、既知のビット検出装置の欠点である。更に、比較的高いサンプルレートによってサンプリングすることができるアナログデジタル変換器ADCは、比較的高価である。また、デジタルPLLが動作する速度はチャネルビットレートによって決定され、従って、デジタルPLLに対する需要は、チャネルビットレートの増加と共に高くなる。
【0005】
更に、ビット検出装置の実施例は、未公開PCT出願IB02/04486(PHN 14.010)に記載されている(D1とも呼ばれる)。D1において説明されているビット検出装置は、次のように機能する。
【0006】
位相検出器PD1の出力信号PH2は、クロック信号C2及び出力信号S1の周波数の差が比較的小さければ、比較的低い周波数を有する。従って、アナログデジタル変換器ADCは、比較的遅いレートでサンプリングすることができ、従って、ADCは、比較的単純で安価なものであってよい。このため、クロック信号C1は、クロック信号C2より低い周波数を有してよく、実際、クロック信号C1は、クロック信号C2の周波数を係数nによって除算することによってクロック信号C2から導かれる。アナログデジタル変換器ADCは、クロック信号C1を用いてサンプルレートを制御することが可能であり、処理された信号が結果として生じる。
【0007】
量子化器はアナログ信号を量子化する。一般的に用いられる量子化器は、しきい検出器である。しきい検出器が、アナログ信号をデジタル信号に変換する。アナログ信号が所定の閾値レベルを上回れば、出力信号S1は値1を有する。そうでなければ、出力信号は値0を有する。サンプル及び保持ユニットは、このときこれらの0及び1をサンプリングすることができる。また、位相検出器PD1は、デジタル的に実現されることができ、このことは、位相検出器が容易にスケーラブルである、即ち、位相検出器が、変化するクロックパルスと共に自動的にスケール変更する、という大きな利点を有する。
【0008】
ビット判断ユニットは、位相信号PH1を用いて、チャネルビットに対して同期したデジタル信号を生成することができ、これにより、クロック信号C1を用いてデジタル信号を出力することができる。サンプル及び保持ユニットは、n個のサンプルを保持することができる。このユニットは、クロック信号C1のサイクルごとに読み出され、クロック信号C1の各サイクルの間、クロック信号CSH1のn個のサイクルがある。n個のサンプルは、或る数のチャネルビットを有し、この数は、チャネルビット周波数とクロック信号C2の周波数との比に依存する。例えば、クロック信号C2の周波数がチャネルビット周波数にほぼ等しければ、n個のサンプルは、n個のチャネルビットを有する。クロック信号CSH1の周波数がチャネルビット周波数の1.5倍であれば、n個のサンプルは、2n/3のチャネルビットを有する。この比において、nが3に等しければ、3つのサンプルは2つのチャネルビットを含む。
【0009】
従って、1つのサンプルが、他のサンプルによって既に表されているチャネルビットの複製値(duplicate value)を含んでもよい。位相差が所定の値を上回れば、対応するサンプルは、複製値を含んでもよいサンプルであり、ビット判断ユニットは、当該サンプルをデジタル信号で出力しないことを決定してもよい。サンプルを出力しないという決定は、以下では、サンプルを捨てる(discard)とも呼ばれる。処理された信号の振幅は位相差を表すので、この処理された信号から、どのサンプルを捨てるべきかが決定されることができる。デジタル位相ロックループは処理された信号にロックするので、信号PH1も、どのサンプルを用い、どのサンプルを捨てるかを決定するために用いられてよい。最初は、PH1の位相差は、従って振幅も、ゼロから開始してよい。振幅が所定の値を上回ると、対応するサンプルは捨てられてもよい。対応するサンプルは、所定の値が交差される時点に最も近いサンプルであってもよい。その交差の後、複数の所定の値が交差されるたびに、対応するサンプルが捨てられてもよい。
【0010】
クロック信号C2の周波数がチャネルビット周波数にほぼ等しければ、処理された信号の周波数は、比較的低い。このとき、PH1も比較的低い周波数を有する。PH1の振幅が、クロック信号C1によって決定されるサンプリング瞬間においてのみ知られているから、S1のサンプルに対応するPH1の振幅は、例えばn個のサンプリング瞬間で振幅を補間することによって、決定されなければならない。これは、クロック信号C1の各サイクル間のn個のポイントにおけるPH1の振幅を結果として生じる。n個のポイントのうちの1つにおけるPH1の振幅が複数の所定の値を上回れば、S1の対応するサンプルは捨てられてもよい。
【0011】
PH1の周波数が比較的低ければ、PH1の振幅が複数の所定の値を上回る瞬間は、比較的まれである。これは、S1のほとんど全てのサンプルがデジタル信号に出力される結果となる。これは、所望の結果である。なぜなら、PH1の周波数が比較的低ければ、クロック信号C2及びチャネルビットレートの周波数はほぼ等しいからである。これらの周波数が正確に同じであれば、全てのサンプルは出力される。
【0012】
PH1の周波数が比較的高ければ、PH1の振幅が複数の所定の値を上回る瞬間は、比較的頻度が高い。これは、S1のより少数のサンプルが、クロック信号C1の2つの連続するサイクル間のデジタル信号に出力される結果となる。
【0013】
nが1に等しければ、アナログデジタル変換器ADCは、既知のビット検出装置のアナログデジタル変換器ADCと同じ速度でサンプリングする。従って、nが1に等しいと、本発明の目的は達成されない。デジタル位相ロックループDPLL及びビット判断ユニットに供給されるクロック信号は、明白にクロック信号C1である必要があるわけではない。処理された信号についてのナイキスト基準を満たすクロック信号で十分である。クロック信号C2は常にクロック信号C1より高いレートを有するから、デジタル位相ロックループDPLL及びビット判断ユニットの場合には、クロック信号C2がクロック信号C1の代わりに用いられてもよい。
【0014】
D1において説明されるビット検出装置については、ビットは捨てられなければならない。これは、サンプル周波数が、常にチャネルビット周波数より高くなければならず、多すぎる出力サンプルが結果として生じるという事実による。従って、ビットは捨てられなければならない。ビットを捨てる方法は、位相ジッタの無いデータについては正しく機能するが、ジッタがあるとビットエラーが発生する。サンプル瞬間とビット判断瞬間とが正確にマッチすると、最大位相ジッタが許可される。サンプル瞬間が正確に2つのビット判断瞬間の間にあると、位相ジッタは許可されない。
【発明の開示】
【発明が解決しようとする課題】
【0015】
本発明の第1の目的は、許容可能な位相ジッタが増加される、冒頭段落において説明された種類のビット検出装置を提供することである。
【0016】
本発明の第2の目的は、このようなビット検出装置を備えた、情報担体に記録される情報を再生するための装置を提供することである。
【課題を解決するための手段】
【0017】
第1の目的は、前記ビット判断ユニットが、更に、
−クロック信号CSH2を用いて前記出力信号S1をサンプリングすることができる少なくとも1つの追加のサンプル及び保持ユニットSH2であって、前記クロック信号CSH2の周波数は前記クロック信号CSH1の前記周波数に等しく、前記クロック信号CSH2の位相は、前記クロック信号CSH1の位相とは大幅に異なる、サンプル及び保持ユニットSH2と、
−前記のサンプル及び保持ユニットSH1又はSH2のサンプルを出力するための出力ユニットであって、前記位相信号PH1が前記位相差ΔP1は第1の領域にあることを示すときには前記サンプル及び保持ユニットSH1の前記サンプルが出力され、前記位相信号PH1が前記位相差ΔP1は第2の領域にあることを示すときには前記追加のサンプリング及び保持ユニットSH2の前記サンプルが出力される、出力ユニットと、
を有することによって実現される。
【0018】
本発明によるビット検出装置は、出力信号S1をサンプリングする少なくとも2つのサンプル及び保持ユニットを有し、1つのサンプル及び保持ユニットが、クロック信号CSH1を用いて出力信号S1をサンプリングし、1つのサンプル及び保持ユニットが、クロック信号CSH2を用いて出力信号S1をサンプリングする。クロック信号CSH1及びCSH2は同じ周波数を有するが、これらのクロック信号の位相は異なっている。例えば、クロック信号CSH1及びCSH2間の位相差は、180度であってよい。位相信号PH1が、クロック信号C2と出力信号S1との間の位相差が約0度であることを示せば、サンプル及び保持ユニットのサンプルが出力され、これは、クロック信号C2との最も小さい位相差を有するクロック信号によって制御される。例えば、クロック信号CSH1がクロック信号C2と同じ位相を有すれば、サンプル及び保持ユニットSH1のサンプルが出力される。その場合、クロック信号CSH2は、最適には、クロック信号C2との180度の位相差を有するように選択されることができる。そして、位相信号PH1が、クロック信号C2及び出力信号S1間の位相差は約180度であると示すと、サンプル及び保持ユニットSH2のサンプルが出力される。これは、位相ジッタはより高くなることができるのに依然としてビットエラーは発生しない、という利点を有する。上記の例の第1の領域は、0〜90度にセットされ、第2の領域は90〜180度にセットされる。
【0019】
ビット検出装置の他の実施例において、前記ビット判断ユニットは、サンプル及び保持ユニットSH3〜SHxを更に有し、前記サンプル及び保持ユニットSH1〜SHxは、クロック信号CSH1〜Cxによってクロックされ、ここで、前記クロック信号CSH2〜CSHxの周波数は、前記クロック信号CSH1の前記周波数に等しく、クロック信号CSH1〜CSHxの位相は、互いに大幅に異なっており、前記出力ユニットは、前記サンプル及び保持ユニットSH1〜SHxのサンプルを出力するように適応され、前記位相信号PH1は、x個の領域に分割され、xは前記サンプル及び保持ユニットの数であり、前記出力ユニットは、前記サンプル及び保持ユニットのサンプルを出力することができ、前記サンプルは、位相信号PH1の現在の値が属する領域に対応する。
【0020】
これは、出力信号S1のサンプルがより正確にサンプリングされる、即ち、サンプル瞬間が最適に選択されることができる、という利点を有する。サンプル及び保持ユニットが2つしかない場合には、サンプル瞬間は、最適サンプル瞬間から最大90度であることができる。これは、最大許容位相ジッタが低減されるという結果を生じる。より多くのサンプル及び保持ユニットを有することによって、サンプル瞬間は、最大許容位相ジッタが2つのサンプル及び保持ユニットを有する実施例と比較して増加されるように、選択されることができる。
【0021】
本発明によるビット検出装置の他の実施例において、ビット検出ユニットは、クロック信号CSH1及びクロック信号CSH2を出力するためのクロック信号選択ユニットを更に有し、クロック信号選択ユニットは、位相信号PH1の現在値に依存してクロック信号CSH1及びCSH2の位相を変えることが可能である。
【0022】
本実施例において、クロック信号CSH1及びCSH2の位相は、サンプル瞬間が位相ジッタに関して最適であるように、変えられることができる。例えば、位相信号PH1が、位相差ΔP1が0〜45度の間であると示すと、クロック信号CSH1の位相は、22.5度にセットされ、サンプル及び保持ユニットSH1がサンプルに用いられる。位相信号PH1が、位相差ΔP1が45〜90度の間であると示すと、クロック信号CSH2は、67.5度にセットされ、保持ユニットSH1がサンプルに用いられる。そして、90〜135度については、クロック信号CSH1の位相は、112.5度にセットされる。通常、クロック信号CSH1の位相は、位相差ΔP1の現在領域の中央にセットされる。クロック信号CSH2の位相は、前もって既にセットされていることができ、このため、位相信号PH1が、位相差ΔP1が45度を超えることを示す瞬間に、サンプル及び保持ユニットSH1からサンプル及び保持ユニットSH2に直接スイッチングされることができる。
【0023】
他の実施例において、前記クロック信号選択ユニットは、クロック信号C2に等しい周波数を有する前記クロック信号Cf1〜Cfxを供給され、前記クロック信号Cf1〜Cfxの前記位相は互いと異なり、前記クロック信号選択ユニットは、前記クロック信号Cf1〜Cfxのうちの2つを前記位相信号PH1に依存してクロック信号CSH1及びCSH2として通過させる。本実施例において、クロック信号選択ユニットは、クロック信号Cf1〜Cfxのうちの1つを選択することによって容易にクロック信号CSH1及びCSH2の位相を変えることができる。
【0024】
2つのサンプル及び保持ユニットを有する代わりに、1つのサンプル及び保持ユニットしか有さず、依然として、サンプルが取られる位相を変えることが可能である。クロック信号選択ユニットを有する実施例において、1つのサンプル及び保持ユニットをクロックするクロック信号の位相は、位相信号PH1に依存して変えられる。このとき、位相信号PH1が特定の値を超えるときにサンプリング瞬間の間で直接スイッチングすることは不可能である。サンプル及び保持ユニットは、既に、前の位相を持つクロック信号で幾つかのサンプルをとっている。従って、正しいサンプル瞬間を有するサンプルがサンプル及び保持ユニットから出力される前に、いくらかの遅延がある。これは、少なくとも2つのサンプル及び保持ユニットを有することの利点を示す。
【0025】
本発明の第2の目的は、情報担体に記録される情報を再生するための装置が、本発明によるビット検出装置を備えていることによって達成される。
【0026】
このような装置は、一般に、情報担体から情報を読み出すことができる読取りヘッドと、前記情報担体と前記読取りヘッドとの間の相対的な移動を引き起こすことができる移動手段と、前記読取りヘッドから来る信号を前記アナログ信号に処理することができる信号処理ユニットと、前記デジタル信号を復号することができるチャネル復号化手段とも有する。
【0027】
情報担体上の情報を再生するための装置は、比較的遅いサンプリングレートを有するアナログデジタル変換器を有するビット検出装置を用いることが可能である。
【発明を実施するための最良の形態】
【0028】
本発明によるビット検出装置及び情報を再生するための装置のこれらの及び他の側面は、図面によって説明され明らかになる。
【0029】
図1に示されるビット検出装置の実施例において、アナログ信号ASは、前処理ユニット1によって、処理された信号PrSに変換される。デジタル位相ロックループDPLL 2は、処理された信号PrSにロックオンし、位相信号PH1を出力する。ビット判断ユニットは、位相信号PH1、クロック信号C1及び出力信号S1を用いてデジタル信号DS及びクロック信号C3を出力する。クロック分割器4は、クロック信号C2の周波数を係数nによって除算することによってクロック信号C1を生成する。量子化器11は、アナログ信号ASの振幅を量子化し、生じる信号S1を出力する。位相検出器PD1 12は、出力信号S1及びクロック信号C2間の位相差ΔP1を決定し、ADCに出力信号PH2を供給する。次にADCは、クロック信号C1によって制御されるレートで、出力信号PH2をサンプリングする。サンプル及び保持ユニット31は、出力信号S1をサンプリングして、クロック信号CSH1を用いてバイナリサンプルを得る。この場合のクロック信号CSH1は、クロック信号C2と同一である。クロック信号C1のクロックサイクル終了時には、サンプル及び保持ユニット31はn個のサンプルを含む。ビット判断ユニットは、クロック信号C1の次のサイクルの最初に、これら全てのサンプルを出力してもよく、又は、該ユニットは、より少ない、これらのサンプルのうちの選択されたサンプルを出力する。幾つかのサンプルは、捨てられてもよい。
【0030】
図2−aにおいて、アナログ信号AS 5はレベル8と共に示される。次の例において、量子化器11の実施例は、しきい検出器である。しきい検出器は、サンプルを、該サンプルの値が所定のレベルを上回れば論理1として解釈し、該サンプルの値が所定のレベルを下回れば論理0として解釈する。図2−aにおいて示されるレベル8が、上記の所定のレベルである。クロック信号C2のサンプリング瞬間は、円6によって示される。オリジナルデータのサンプリング瞬間は、×印7によって示される。図2−bにおいて、パルスの立ち上がりエッジは×印7に対応するサンプリング瞬間を示す、即ち、この信号はチャネルビットレートを表す。図2−cのパルスの立ち上がりエッジは円6に対応するサンプリング瞬間を示す、即ち、この信号はクロック信号C2を表す。
【0031】
図2−aのアナログ信号ASに含まれるチャネルビットは、1111 0001である。出力信号S1をサンプリングした後にサンプル及び保持ユニットが含むデータは、1111 1 0001である。1つのチャネルビットが2回サンプリングされることは明らかである。この場合、サンプル及び保持ユニット31が含む第5のビット(即ちサンプルy=5)は、捨てられてもよい。
【0032】
更に、図2−dにおいて、実線によって示される出力信号PH2は、チャネルビットレートと比較して比較的低い周波数を有することは明らかである。ADC 13は、比較的低いレートでサンプリングしてもよい。出力信号PH2は雑音が多い。なぜなら、例えばジッタ、マスタリングクロック変化その他によるチャネルビットレートの妨害のため、また、位相差ΔP1が正確には線形のコースを有しないからである。従って、処理された信号PrSも雑音が多い。なぜなら、該信号PrSは出力信号PH2のサンプリングされたバージョンだからである。デジタルPLL 2は、これらの妨害を抑制するために、処理された信号PrSを滑らかにする。
【0033】
図2−a〜2−dから分かるように、第1番目のポイントで、クロック信号C2とチャネルビットレートとの間の位相差は、1つのチャネルビットが2回サンプリングされるほどに大きくなる。この第1のポイントは、出力信号PH2の振幅が所定の値と交差する第2のポイントに対応する。ADC 13は、クロック信号C2のクロックサイクルよりn倍遅いクロックサイクルでサンプリングするので、サンプル及び保持ユニット31が含むn個のサンプルのうちのどれが捨てられてもよいかは、処理された信号PrSからは明らかでない。しかし、図3に示すように、処理された信号PrSは、どのサンプルが捨てられてもよいかの情報を得るために補間されてもよい。所定のレベルLより大きい補間に対応する第1のサンプルは、捨てられてよい。所定の値Lの2倍よりも大きい対応する補間を有する次のサンプルは、捨てられてよい。処理された信号PrSが何らかの時点でゼロに戻れば、当然、次のサンプルを捨てるための基準は、所定のレベルLと交差する。図3において、C1及びC2は、対応するクロック信号のサイクルである。デジタルPLL 2の実施例が、処理された信号PrSと類似した信号を出力するならば、処理された信号PrSの代わりに、位相信号PH1も用いられてよい。その場合、補間はビット検出ユニット3によって行われてもよい。
【0034】
図4において、位相検出器21は積分ローパスフィルタ22によってフィルタリングされる位相差信号ΔP2を出力する。フィルタリングされた信号FSは、乗算器231〜238に供給される。乗算された信号は、合算器241〜248に供給される。合算された信号SUM1〜SUM8は、次に、トランケータ25に供給される。合算された信号SUM8は、トランケータによって切り捨てられて、次に、切り捨てされた信号TrSとしてバッファ26に供給される。この文脈において、切り捨てる(truncating)とは、合算された信号SUM8のビット表示において、ビット表示中のk個の最下位ビットより上位の全てのビットをリセットすることを意味する。DTO_8の合算された信号SUM8が十進法で83の値を有するならば、8ビットのそのサンプルのビット表示は、0101 0011である。kが4に等しければ、切り捨てされた信号TrSサンプルは、十進法で3を表す0000 0011に等しい。切り捨てされた信号TrSは、クロック信号C1によってバッファにクロックされて、C1の1つのクロックサイクルについてのフィードバック信号FBとして出力される。フィードバック信号FBは、合算器241〜248によって、乗算された信号に加えられる。更に、フィードバック信号FBの位相は、位相検出器21によって、処理された信号PrSの位相と比較される。位相信号PH1は、8つの成分S1V〜S8Vを含む。信号S1V〜S8Vは、8つのサンプルのどれがクロック信号C1によって示される瞬間に有効かを示す。以下では、これらの信号の値1は、対応するサンプルが有効であり、デジタル信号DSにおいて出力されてよいことを示す。
【0035】
DTOは、C2より低い周波数を有する周波数C1でクロックされる。DTOの急な遷移が検出されると問題が発生する。遅いDTOクロックのため、シフトレジスタのどのビットがスキップされなければならないかは分からない。このことが、急な遷移がどこで起こったかをより正確に決定するためにDTO値が補間される理由である。補間のための2つの方法が議論される。
【0036】
第1番目の補間法は、NC2個のDTOを用いる。DTOの入力値は、1=NC2,2=NC2..(NC2!1)=NC2で乗じられる。DTOがオーバーフローを検出する一方で先行するDTOがオーバーフローしないと、急な遷移が検出され、この急な遷移に対応するビットはスキップされなければならない。
【0037】
第2番目の補間法は、ルックアップテーブルを用いる。連続したDTO値が知られており、急な遷移が間に検出されると、これら2つのDTO値がルックアップテーブルのためのアドレスに組み合わせられる。アドレスに対応するデータは、どのビットがスキップされなければならないか示す。DTOがその最大値を上回ると、それは切り捨てされ、その最も負の値に戻る。急な遷移は、厳密なC2瞬間には決して発生しないので、急な遷移の前にサンプリングされたビットをスキップするか又は後にサンプリングされたビットをスキップするかの間で選択がなされなければならない。これらの2つのビットの何れがスキップされなければならないかは重要ではない。なぜなら、位相ジッタがない場合、両方のビットが同じ値を有するからである。
【0038】
図5−aにおいて、処理された信号PrS、フィードバック信号FB及びチャネルビット周波数ChBfを表す信号の例が示され、ここでnは8に等しい。水平軸に、クロック信号C1及びクロック信号C2の期間が挿入される。フィードバック信号FB及び処理された信号PrSは、クロック信号C1によってクロックされる。クロック信号C2は、説明の便宜上含まれる。この例では、クロック信号C2は、チャネルビット周波数ChBfより僅かに高い周波数を有する。その結果、処理された信号PrSは、比較的ゆっくりと変化している。クロック信号C1のクロック周期ごとに、フィードバック信号FBはバッファされる。位相検出器PD2 21は、フィードバック信号FBを、処理された信号PrSと同期させようとする。この場合、フィードバック信号FBの瞬間的な振幅は、処理された信号PrSの振幅に実質的に等しい。サンプル及び保持ユニット31によって得られるほとんど全てのサンプルがデジタル信号DSにおいて出力されてもよいから、連続した合算された信号SUMxのビットk+1は、交互に変化する(alternate)。これは、フィルタリングされた信号FSが比較的高い値を有することを意味する。例えば、ビットk+1が256という10進値を表す場合、フィルタリングされた信号FSは、約250という値を有する。これは、連続した合算された信号SUMxのビットk+1を交互に変化させ、信号S1V〜S8Vが値1を有するようにし、このことは、全てのサンプルが出力されてもよいことを示す。
【0039】
図5−bにおいて、チャネルビット周波数ChBfは、図5−aにおいて示される例のチャネルビット周波数ChBfより大幅に低い。これは、処理された信号PrSをより速く変化させる。結果として、フィードバック信号FBを処理された信号PrSと同期させるために、フィードバック信号FBの周波数は減少する。フィルタリングされた信号FSは、フィードバック信号FBの周波数を減少させるために減少される。フィルタリングされた信号FSは、例えば200という値を有してもよい。ある点で、連続した合算された信号SUMxのビットk+1は、交互に変化せず、対応するサンプルは出力されない。
【0040】
図6に表される実施例において、クロック信号C2は、電圧制御発振器VCOによって生成される。周波数検出器は、出力信号PH2の周波数、処理された信号PrSの周波数又は出力信号S1の周波数の関数として、VCO電圧を生成する。出力信号PH2又は出力信号S1の周波数を用いる実施例の電圧制御発振器VCO及び周波数検出器FDは、アナログ電子部品で実現されることができる。処理された信号PrSを用いる実施例の周波数検出器FDは、処理された信号PrSがデジタルであるから、好適にはデジタル回路によって実現される。更に、VCO電圧と周波数検出器FDの入力信号の周波数との間の関係は、周波数検出器FDの入力信号として用いられる信号に依存する。例えば、出力信号S1は、処理された信号PrSよりも高い周波数を有する。
【0041】
図7の位置決定手段LDMは、出力信号S1のゼロクロッシングの位置及びクロック信号C2のゼロクロッシングの位置を決定することが可能である。図8−aに示されるように、サンプル6が、出力信号S1のゼロクロッシングの直前にとられれば、サンプルの値は1である。対応するチャネルビット7も値1を有するので、サンプルは正しい値を有する。図8−bに示されるように、サンプル6が出力信号のゼロクロッシングの直後にとられれば、サンプルの値は0である。従って、サンプルの値は誤っており、トグルされうる。位置信号は、ビット判断ユニットにこのサンプルをトグルするように指示してもよい。位置信号は、例えば、クロック信号C2と同じ周波数を有するビットストリームであってよいが、対応するビットが好適にはトグルされないべきであれば値0を有し、対応するビットが好適にはトグルされるべきであれば値1を有する。
【0042】
図9において、出力信号PH2は、第1の変換手段14の入力に供給される。第1の反転信号CvS1は、アナログデジタル変換器ADC 13に供給される。更に、制御信号CSは、第1の変換手段14によって発生される。制御信号CSは、第2の変換手段27に供給される。第2の変換手段27は、制御信号CSを用いて急な遷移を元に戻す。
【0043】
図10−aにおいて、出力信号PH2は、幾つかの急な遷移を示す。図10−bに示されるように、ポイントP1とポイントP2との間で出力信号PH2は反転され、これにより、ポイントP1及びP2での2つの急な遷移を除去する。更に、図10−cで分かるように、制御信号CSが発生される。この例では、制御信号CSは、急な遷移においてパルスを含む。第2の変換手段27は、同様の方法で動作される。
【0044】
D1において位相差ΔP1の関数として説明されるビット検出装置を有する最大許容位相ジッタが、図11において示される。0度の位相差ΔP1のとき、最大許容位相ジッタは180度である。位相差ΔP1が180度であると、最大許容位相ジッタは0度である。
【0045】
図12−aにおいて、クロック信号CSH1の例が示される。アナログ信号ASに関して対応するサンプル瞬間は、図12−bの×印101によって示される。最適サンプル瞬間は、円100によって示される。クロック信号C2及び出力信号S1間の位相差を示す位相信号PH1が図12−eにおいて示される。この例では、クロック信号CSH1は、クロック信号C2の位相に等しい位相を有する。図12−bの×印101から分かるように、クロック信号CSH1によって決定される最初の幾つかのサンプル瞬間は、最適からはほど遠い。実際、ビットエラーの大きな可能性がある。少しの位相ジッタでもビットエラーを生じさせる。位相信号PH1が90〜180度の間であれば、クロック信号CSH1によって決定されるサンプル瞬間は、位相ジッタがある場合にはより高い発生の確率を有するビットエラーを与えることができる。これは、位相信号PH1が−90〜−180度間にある場合にも当てはまる。両方の場合において、クロック信号C2及び出力信号S1間の位相差は、90〜180度の間にあり、一方のケースでは、クロック信号C2は、出力信号S1に対してリードしており、他方のケースでは、クロック信号C2が遅くなっている。位相信号PH1が−90〜90度の間にあるならば、クロック信号CSH1によって決定されるサンプル瞬間は、最適に近い。
【0046】
図12−dのクロック信号CSH2は、クロック信号CSH1に対して180度の位相差を有する。図12−dにおいて、クロック信号CSH2によって決定されるサンプル瞬間は、×印102によって示される。最初の幾つかのサンプル瞬間は、最適に近い。位相信号PH1が90〜180度であるか又は−90〜−180度であれば、クロック信号CSH2によって決定されるサンプル瞬間は、最適に近い。位相信号PH1が−90〜90度の範囲内にあれば、これらのサンプル瞬間は最適には程遠く、ビットエラーが発生しうる。
【0047】
位相ジッタの存在下でのビットエラーを回避するために、本発明によるビット検出装置のビット判断ユニットは、少なくとも2つのサンプル及び保持ユニットを備えている。ビット判断ユニットの実施例が、図13において示される。ここで、ビット判断ユニット3は、サンプル及び保持ユニットSH1〜SHxを有し、ここでxは1より大きい整数である。最も基本の実施例は、2つのサンプル及び保持ユニットSH1及びSH2を有する。位相信号PH1の値に依存して、サンプル及び保持ユニットSH1〜SHxの1つのサンプルは、デジタル信号DSとして出力される。出力ユニット40は、サンプル及び保持ユニットSH1〜SHxから来るサンプル41の1つを、位相信号PH1に依存して選択する。出力ユニット40は、位相信号PH1の現在値に依存して、出力するサンプルをサンプルごとに選択する。これは、例えば、出力する最初の2つのサンプルは、サンプル及び保持ユニットSH1からとられ、次の2つのサンプルはサンプル及び保持ユニットSH2からとられ、次の3つのサンプルはサンプル及び保持ユニットSH1からとられ、以下同様に続く、ことを意味することができる。
【0048】
本発明によるビット判断ユニット3の他の実施例が、図14に示される。ここで、ビット判断ユニットは、2つのサンプル及び保持ユニットSH1及びSH2を有する。クロック信号CSH1及びCSH2は、クロック信号選択ユニットCSUによって、クロック信号Cf1〜Cfxから選択される。クロック信号Cf1〜Cfxの周波数はクロック信号C2の周波数と同一であるが、これらのクロック信号の位相は互いに異なる。位相信号PH1の値に依存して、クロック信号CSH1及びCSH2は、それぞれ、クロック信号Cf1〜Cfxのうちの1つに関係する。クロック信号CSH1及びCSH2のうちの1つは、位相信号PH1の現在値についての最適位相を有するクロック信号に関係する。他のクロック信号(CSH1又はCSH2)は、位相信号PH1の次の領域にとって最適である位相を有するクロック信号に関係する。次の領域が何になるかは、容易に予測されることができる。位相信号は、一般に、線形的な進行を有する。
【0049】
図15において、移動手段200は、読取りヘッド300に対して情報担体100を移動させる。信号処理ユニット400は、読取りヘッド300から来る信号をアナログ信号ASに変換する。読取りヘッド300は、例えばレーザユニットと、情報担体100の表面によって反射されレーザビームを検出するための検出器とでありうる。検出器は、4つのサブ検出領域を含むことができる。次に信号処理ユニット400は、サブ検出領域から来る信号に合算演算を実行する。続いてアナログ信号ASは、本発明のビット検出装置500によってデジタル信号DSに変換される。その変換に従って、チャネル復号手段600は、更にデジタル信号DSを復号する。デジタル信号DSは、例えばEFM符号化された信号であることができる。
【0050】
ビット検出装置は多くのアプリケーションで実現されることができ、本発明は、情報担体に記録される情報を再生するための装置の実施態様に制限されない。ビット検出装置は、例えば、通信アプリケーションにおいても一般に実現されることができる。たとえばテレコムアプリケーションである。今日では、ビット検出機能を必要とする無数のアプリケーションがある。特に、高い通信速度が要求されるときに、本発明によるビット検出装置が好適に用いられる。なぜならこれは、A/Dコンバータに対する要件を緩和しながらも低いビット誤り率を有するからである。
【図面の簡単な説明】
【0051】
【図1】未公開PCT出願IB02/04486において説明されるビット検出装置の実施例を示す。
【図2−a】アナログ信号の例を示す。
【図2−b】図2−aの例のチャネルビットレートを表す信号を示す。
【図2−c】図2−aの例のクロック信号C2を示す。
【図2−d】図2−aの例の出力信号PH2を示す。
【図3】クロック信号C1及びC2に関連する処理された信号の例を示す。
【図4】8つのサンプルのうちのどれが有効かについて示す8つの成分を有する位相信号PH2を出力することができるDPLLの実施例を示す。
【図5−a】処理された信号に関連するフィードバック信号の例を示す。
【図5−b】処理された信号に関連するフィードバック信号の他の例を示す。
【図6】周波数検出器及び電圧制御発振器を有するビット検出装置の可能な実施例を示す。
【図7】位置決定手段を有するビット検出装置の実施例を示す。
【図8−a】サンプルがゼロクロッシングの前にとられる、クロック信号C2のサンプル瞬間に関連する出力信号S1の例を示す。
【図8−b】サンプルがゼロクロッシングの後にとられる、クロック信号C2のサンプル瞬間に関連する出力信号S1の例を示す。
【図9】反転手段を用いるビット検出装置の実施例を示す。
【図10−a】位相差ΔP1の例を示す。
【図10−b】図10−aにおいて示される位相差ΔP1の場合に第1の反転手段を用いるときの出力信号PH2を示す。
【図10−c】図10−aにおいて示される位相差ΔP1の場合の制御信号の例を示す。
【図11】最大許容位相ジッタと位相差ΔP1との関係を示す。
【図12−a】クロック信号CSH1の例を示す。
【図12−b】図12−aのクロック信号CSH1に関連するサンプリング瞬間を有するアナログ信号の例を示す。
【図12−c】クロック信号CSH2の例を示す。
【図12−d】図12−cのクロック信号CSH2に関連するサンプリング瞬間を有するアナログ信号の例を示す。
【図12−e】図12−a〜12−dに対応する位相信号PH1を示す。
【図13】本発明によるビット検出装置のビット検出ユニットの実施例を示す。
【図14】本発明によるビット検出装置のビット検出ユニットの他の実施例を示す。
【図15】本発明のビット検出装置を備えた、情報を再生するための装置の実施例を示す。
【技術分野】
【0001】
本発明は、振幅を有するアナログ信号を、当該アナログ信号が導出されるビット列を表すデジタル信号に変換することができるビット検出装置であって、
−前記アナログ信号の前記振幅を量子化することにより出力信号S1を生成することができる量子化器と、
−前記出力信号S1とクロック信号C2との間の位相差ΔP1を決定することができ、当該位相差ΔP1を示す振幅を有する出力信号PH2を発生させることができる位相検出器PD1と、
−係数nによって除算された前記クロック信号C2の周波数に等しい周波数を持つクロック信号C1によって制御されるサンプルレートで前記出力信号PH2をサンプリングすることにより、処理された信号を出力することができるアナログデジタル変換器ADCと、
−前記処理された信号にロックオンすることができ、前記クロック信号C1を用いて位相信号PH1を出力することができるデジタル位相ロックループDPLLと、
−前記位相信号PH1、前記クロック信号C1及び前記出力信号S1を用いて前記デジタル信号及びクロック信号C3を出力することができるビット判断ユニット(bit decision unit)であって、前記クロック信号C2の前記周波数に等しい周波数を有するクロック信号CSH1を用いて前記出力信号S1をサンプリングすることができ、前記クロック信号C1のクロック周期の間前記出力信号S1のn個のサンプル、サンプルy=1からサンプルy=nを保持することができるサンプル及び保持ユニットSH1を有し、nは前記クロック信号C2の除算係数であり、nは1より大きい整数である、ビット判断ユニットと、
を有する検出装置に関する。
【0002】
本発明は更に、このようなビット検出装置を有する、情報担体に記録される情報を再生するための装置に関する。
【背景技術】
【0003】
欧州特許出願第0342736号から、前処理ユニットのアナログデジタル変換器ADCを用いることにより、アナログ信号を、処理された信号(processed signal)に変換するビット検出装置が知られている。従って、処理された信号は、アナログ信号のサンプルを有する。アナログデジタル変換器ADCは、アナログ信号が導出されるビット列のビットレートとほぼ等しいか又はこれより高い周波数を持つクロック信号C1によって制御される。ビット列のビットは、以下ではチャネルビットとも呼ばれる。アナログ信号のチャネルビットのビットレートは、以下ではチャネルビットレート又はチャネルビット周波数とも呼ばれる。デジタルPLLは、出力信号S1とクロック信号C2との間の位相差を示す位相信号PH1を出力することができる。ビット判断ユニットは、所定のレベルの位相信号PH1との最初の交差を決定することができ、処理された信号を用いることにより前記最初の交差の近くの瞬間におけるアナログ信号のサンプルの符号を決定することによって、デジタル信号を出力することができる。従って、この場合、上記処理された信号が、冒頭段落において言及された信号S1として用いられる。ビット判断ユニットは、デジタルデータと同期したクロック信号C3を出力することができる。クロック信号C3は、位相信号PH1から導出される。クロック信号C3は、正しい瞬間に正しいビットをクロックアウトするのに用いられる。既知のビット検出装置は、更に、クロック信号C1のゼロクロッシングと、処理された信号のゼロクロッシングとの間の位相差を決定するインターポレータを有する。処理された信号の位相は、この位相差に従って修正され、続いて、デジタルPLLに供給される。
【0004】
アナログデジタル変換器ADCが、チャネルビットレートによって決定されるレートでサンプリングしなければならないことは明らかである。チャネルビットレートに対する増大する需要に伴って、アナログデジタル変換器ADCも、増大するレートでサンプリングしなければならない。既知のビット検出装置が、アナログ信号を比較的高いチャネルビットレートで処理することができないことが、既知のビット検出装置の欠点である。更に、比較的高いサンプルレートによってサンプリングすることができるアナログデジタル変換器ADCは、比較的高価である。また、デジタルPLLが動作する速度はチャネルビットレートによって決定され、従って、デジタルPLLに対する需要は、チャネルビットレートの増加と共に高くなる。
【0005】
更に、ビット検出装置の実施例は、未公開PCT出願IB02/04486(PHN 14.010)に記載されている(D1とも呼ばれる)。D1において説明されているビット検出装置は、次のように機能する。
【0006】
位相検出器PD1の出力信号PH2は、クロック信号C2及び出力信号S1の周波数の差が比較的小さければ、比較的低い周波数を有する。従って、アナログデジタル変換器ADCは、比較的遅いレートでサンプリングすることができ、従って、ADCは、比較的単純で安価なものであってよい。このため、クロック信号C1は、クロック信号C2より低い周波数を有してよく、実際、クロック信号C1は、クロック信号C2の周波数を係数nによって除算することによってクロック信号C2から導かれる。アナログデジタル変換器ADCは、クロック信号C1を用いてサンプルレートを制御することが可能であり、処理された信号が結果として生じる。
【0007】
量子化器はアナログ信号を量子化する。一般的に用いられる量子化器は、しきい検出器である。しきい検出器が、アナログ信号をデジタル信号に変換する。アナログ信号が所定の閾値レベルを上回れば、出力信号S1は値1を有する。そうでなければ、出力信号は値0を有する。サンプル及び保持ユニットは、このときこれらの0及び1をサンプリングすることができる。また、位相検出器PD1は、デジタル的に実現されることができ、このことは、位相検出器が容易にスケーラブルである、即ち、位相検出器が、変化するクロックパルスと共に自動的にスケール変更する、という大きな利点を有する。
【0008】
ビット判断ユニットは、位相信号PH1を用いて、チャネルビットに対して同期したデジタル信号を生成することができ、これにより、クロック信号C1を用いてデジタル信号を出力することができる。サンプル及び保持ユニットは、n個のサンプルを保持することができる。このユニットは、クロック信号C1のサイクルごとに読み出され、クロック信号C1の各サイクルの間、クロック信号CSH1のn個のサイクルがある。n個のサンプルは、或る数のチャネルビットを有し、この数は、チャネルビット周波数とクロック信号C2の周波数との比に依存する。例えば、クロック信号C2の周波数がチャネルビット周波数にほぼ等しければ、n個のサンプルは、n個のチャネルビットを有する。クロック信号CSH1の周波数がチャネルビット周波数の1.5倍であれば、n個のサンプルは、2n/3のチャネルビットを有する。この比において、nが3に等しければ、3つのサンプルは2つのチャネルビットを含む。
【0009】
従って、1つのサンプルが、他のサンプルによって既に表されているチャネルビットの複製値(duplicate value)を含んでもよい。位相差が所定の値を上回れば、対応するサンプルは、複製値を含んでもよいサンプルであり、ビット判断ユニットは、当該サンプルをデジタル信号で出力しないことを決定してもよい。サンプルを出力しないという決定は、以下では、サンプルを捨てる(discard)とも呼ばれる。処理された信号の振幅は位相差を表すので、この処理された信号から、どのサンプルを捨てるべきかが決定されることができる。デジタル位相ロックループは処理された信号にロックするので、信号PH1も、どのサンプルを用い、どのサンプルを捨てるかを決定するために用いられてよい。最初は、PH1の位相差は、従って振幅も、ゼロから開始してよい。振幅が所定の値を上回ると、対応するサンプルは捨てられてもよい。対応するサンプルは、所定の値が交差される時点に最も近いサンプルであってもよい。その交差の後、複数の所定の値が交差されるたびに、対応するサンプルが捨てられてもよい。
【0010】
クロック信号C2の周波数がチャネルビット周波数にほぼ等しければ、処理された信号の周波数は、比較的低い。このとき、PH1も比較的低い周波数を有する。PH1の振幅が、クロック信号C1によって決定されるサンプリング瞬間においてのみ知られているから、S1のサンプルに対応するPH1の振幅は、例えばn個のサンプリング瞬間で振幅を補間することによって、決定されなければならない。これは、クロック信号C1の各サイクル間のn個のポイントにおけるPH1の振幅を結果として生じる。n個のポイントのうちの1つにおけるPH1の振幅が複数の所定の値を上回れば、S1の対応するサンプルは捨てられてもよい。
【0011】
PH1の周波数が比較的低ければ、PH1の振幅が複数の所定の値を上回る瞬間は、比較的まれである。これは、S1のほとんど全てのサンプルがデジタル信号に出力される結果となる。これは、所望の結果である。なぜなら、PH1の周波数が比較的低ければ、クロック信号C2及びチャネルビットレートの周波数はほぼ等しいからである。これらの周波数が正確に同じであれば、全てのサンプルは出力される。
【0012】
PH1の周波数が比較的高ければ、PH1の振幅が複数の所定の値を上回る瞬間は、比較的頻度が高い。これは、S1のより少数のサンプルが、クロック信号C1の2つの連続するサイクル間のデジタル信号に出力される結果となる。
【0013】
nが1に等しければ、アナログデジタル変換器ADCは、既知のビット検出装置のアナログデジタル変換器ADCと同じ速度でサンプリングする。従って、nが1に等しいと、本発明の目的は達成されない。デジタル位相ロックループDPLL及びビット判断ユニットに供給されるクロック信号は、明白にクロック信号C1である必要があるわけではない。処理された信号についてのナイキスト基準を満たすクロック信号で十分である。クロック信号C2は常にクロック信号C1より高いレートを有するから、デジタル位相ロックループDPLL及びビット判断ユニットの場合には、クロック信号C2がクロック信号C1の代わりに用いられてもよい。
【0014】
D1において説明されるビット検出装置については、ビットは捨てられなければならない。これは、サンプル周波数が、常にチャネルビット周波数より高くなければならず、多すぎる出力サンプルが結果として生じるという事実による。従って、ビットは捨てられなければならない。ビットを捨てる方法は、位相ジッタの無いデータについては正しく機能するが、ジッタがあるとビットエラーが発生する。サンプル瞬間とビット判断瞬間とが正確にマッチすると、最大位相ジッタが許可される。サンプル瞬間が正確に2つのビット判断瞬間の間にあると、位相ジッタは許可されない。
【発明の開示】
【発明が解決しようとする課題】
【0015】
本発明の第1の目的は、許容可能な位相ジッタが増加される、冒頭段落において説明された種類のビット検出装置を提供することである。
【0016】
本発明の第2の目的は、このようなビット検出装置を備えた、情報担体に記録される情報を再生するための装置を提供することである。
【課題を解決するための手段】
【0017】
第1の目的は、前記ビット判断ユニットが、更に、
−クロック信号CSH2を用いて前記出力信号S1をサンプリングすることができる少なくとも1つの追加のサンプル及び保持ユニットSH2であって、前記クロック信号CSH2の周波数は前記クロック信号CSH1の前記周波数に等しく、前記クロック信号CSH2の位相は、前記クロック信号CSH1の位相とは大幅に異なる、サンプル及び保持ユニットSH2と、
−前記のサンプル及び保持ユニットSH1又はSH2のサンプルを出力するための出力ユニットであって、前記位相信号PH1が前記位相差ΔP1は第1の領域にあることを示すときには前記サンプル及び保持ユニットSH1の前記サンプルが出力され、前記位相信号PH1が前記位相差ΔP1は第2の領域にあることを示すときには前記追加のサンプリング及び保持ユニットSH2の前記サンプルが出力される、出力ユニットと、
を有することによって実現される。
【0018】
本発明によるビット検出装置は、出力信号S1をサンプリングする少なくとも2つのサンプル及び保持ユニットを有し、1つのサンプル及び保持ユニットが、クロック信号CSH1を用いて出力信号S1をサンプリングし、1つのサンプル及び保持ユニットが、クロック信号CSH2を用いて出力信号S1をサンプリングする。クロック信号CSH1及びCSH2は同じ周波数を有するが、これらのクロック信号の位相は異なっている。例えば、クロック信号CSH1及びCSH2間の位相差は、180度であってよい。位相信号PH1が、クロック信号C2と出力信号S1との間の位相差が約0度であることを示せば、サンプル及び保持ユニットのサンプルが出力され、これは、クロック信号C2との最も小さい位相差を有するクロック信号によって制御される。例えば、クロック信号CSH1がクロック信号C2と同じ位相を有すれば、サンプル及び保持ユニットSH1のサンプルが出力される。その場合、クロック信号CSH2は、最適には、クロック信号C2との180度の位相差を有するように選択されることができる。そして、位相信号PH1が、クロック信号C2及び出力信号S1間の位相差は約180度であると示すと、サンプル及び保持ユニットSH2のサンプルが出力される。これは、位相ジッタはより高くなることができるのに依然としてビットエラーは発生しない、という利点を有する。上記の例の第1の領域は、0〜90度にセットされ、第2の領域は90〜180度にセットされる。
【0019】
ビット検出装置の他の実施例において、前記ビット判断ユニットは、サンプル及び保持ユニットSH3〜SHxを更に有し、前記サンプル及び保持ユニットSH1〜SHxは、クロック信号CSH1〜Cxによってクロックされ、ここで、前記クロック信号CSH2〜CSHxの周波数は、前記クロック信号CSH1の前記周波数に等しく、クロック信号CSH1〜CSHxの位相は、互いに大幅に異なっており、前記出力ユニットは、前記サンプル及び保持ユニットSH1〜SHxのサンプルを出力するように適応され、前記位相信号PH1は、x個の領域に分割され、xは前記サンプル及び保持ユニットの数であり、前記出力ユニットは、前記サンプル及び保持ユニットのサンプルを出力することができ、前記サンプルは、位相信号PH1の現在の値が属する領域に対応する。
【0020】
これは、出力信号S1のサンプルがより正確にサンプリングされる、即ち、サンプル瞬間が最適に選択されることができる、という利点を有する。サンプル及び保持ユニットが2つしかない場合には、サンプル瞬間は、最適サンプル瞬間から最大90度であることができる。これは、最大許容位相ジッタが低減されるという結果を生じる。より多くのサンプル及び保持ユニットを有することによって、サンプル瞬間は、最大許容位相ジッタが2つのサンプル及び保持ユニットを有する実施例と比較して増加されるように、選択されることができる。
【0021】
本発明によるビット検出装置の他の実施例において、ビット検出ユニットは、クロック信号CSH1及びクロック信号CSH2を出力するためのクロック信号選択ユニットを更に有し、クロック信号選択ユニットは、位相信号PH1の現在値に依存してクロック信号CSH1及びCSH2の位相を変えることが可能である。
【0022】
本実施例において、クロック信号CSH1及びCSH2の位相は、サンプル瞬間が位相ジッタに関して最適であるように、変えられることができる。例えば、位相信号PH1が、位相差ΔP1が0〜45度の間であると示すと、クロック信号CSH1の位相は、22.5度にセットされ、サンプル及び保持ユニットSH1がサンプルに用いられる。位相信号PH1が、位相差ΔP1が45〜90度の間であると示すと、クロック信号CSH2は、67.5度にセットされ、保持ユニットSH1がサンプルに用いられる。そして、90〜135度については、クロック信号CSH1の位相は、112.5度にセットされる。通常、クロック信号CSH1の位相は、位相差ΔP1の現在領域の中央にセットされる。クロック信号CSH2の位相は、前もって既にセットされていることができ、このため、位相信号PH1が、位相差ΔP1が45度を超えることを示す瞬間に、サンプル及び保持ユニットSH1からサンプル及び保持ユニットSH2に直接スイッチングされることができる。
【0023】
他の実施例において、前記クロック信号選択ユニットは、クロック信号C2に等しい周波数を有する前記クロック信号Cf1〜Cfxを供給され、前記クロック信号Cf1〜Cfxの前記位相は互いと異なり、前記クロック信号選択ユニットは、前記クロック信号Cf1〜Cfxのうちの2つを前記位相信号PH1に依存してクロック信号CSH1及びCSH2として通過させる。本実施例において、クロック信号選択ユニットは、クロック信号Cf1〜Cfxのうちの1つを選択することによって容易にクロック信号CSH1及びCSH2の位相を変えることができる。
【0024】
2つのサンプル及び保持ユニットを有する代わりに、1つのサンプル及び保持ユニットしか有さず、依然として、サンプルが取られる位相を変えることが可能である。クロック信号選択ユニットを有する実施例において、1つのサンプル及び保持ユニットをクロックするクロック信号の位相は、位相信号PH1に依存して変えられる。このとき、位相信号PH1が特定の値を超えるときにサンプリング瞬間の間で直接スイッチングすることは不可能である。サンプル及び保持ユニットは、既に、前の位相を持つクロック信号で幾つかのサンプルをとっている。従って、正しいサンプル瞬間を有するサンプルがサンプル及び保持ユニットから出力される前に、いくらかの遅延がある。これは、少なくとも2つのサンプル及び保持ユニットを有することの利点を示す。
【0025】
本発明の第2の目的は、情報担体に記録される情報を再生するための装置が、本発明によるビット検出装置を備えていることによって達成される。
【0026】
このような装置は、一般に、情報担体から情報を読み出すことができる読取りヘッドと、前記情報担体と前記読取りヘッドとの間の相対的な移動を引き起こすことができる移動手段と、前記読取りヘッドから来る信号を前記アナログ信号に処理することができる信号処理ユニットと、前記デジタル信号を復号することができるチャネル復号化手段とも有する。
【0027】
情報担体上の情報を再生するための装置は、比較的遅いサンプリングレートを有するアナログデジタル変換器を有するビット検出装置を用いることが可能である。
【発明を実施するための最良の形態】
【0028】
本発明によるビット検出装置及び情報を再生するための装置のこれらの及び他の側面は、図面によって説明され明らかになる。
【0029】
図1に示されるビット検出装置の実施例において、アナログ信号ASは、前処理ユニット1によって、処理された信号PrSに変換される。デジタル位相ロックループDPLL 2は、処理された信号PrSにロックオンし、位相信号PH1を出力する。ビット判断ユニットは、位相信号PH1、クロック信号C1及び出力信号S1を用いてデジタル信号DS及びクロック信号C3を出力する。クロック分割器4は、クロック信号C2の周波数を係数nによって除算することによってクロック信号C1を生成する。量子化器11は、アナログ信号ASの振幅を量子化し、生じる信号S1を出力する。位相検出器PD1 12は、出力信号S1及びクロック信号C2間の位相差ΔP1を決定し、ADCに出力信号PH2を供給する。次にADCは、クロック信号C1によって制御されるレートで、出力信号PH2をサンプリングする。サンプル及び保持ユニット31は、出力信号S1をサンプリングして、クロック信号CSH1を用いてバイナリサンプルを得る。この場合のクロック信号CSH1は、クロック信号C2と同一である。クロック信号C1のクロックサイクル終了時には、サンプル及び保持ユニット31はn個のサンプルを含む。ビット判断ユニットは、クロック信号C1の次のサイクルの最初に、これら全てのサンプルを出力してもよく、又は、該ユニットは、より少ない、これらのサンプルのうちの選択されたサンプルを出力する。幾つかのサンプルは、捨てられてもよい。
【0030】
図2−aにおいて、アナログ信号AS 5はレベル8と共に示される。次の例において、量子化器11の実施例は、しきい検出器である。しきい検出器は、サンプルを、該サンプルの値が所定のレベルを上回れば論理1として解釈し、該サンプルの値が所定のレベルを下回れば論理0として解釈する。図2−aにおいて示されるレベル8が、上記の所定のレベルである。クロック信号C2のサンプリング瞬間は、円6によって示される。オリジナルデータのサンプリング瞬間は、×印7によって示される。図2−bにおいて、パルスの立ち上がりエッジは×印7に対応するサンプリング瞬間を示す、即ち、この信号はチャネルビットレートを表す。図2−cのパルスの立ち上がりエッジは円6に対応するサンプリング瞬間を示す、即ち、この信号はクロック信号C2を表す。
【0031】
図2−aのアナログ信号ASに含まれるチャネルビットは、1111 0001である。出力信号S1をサンプリングした後にサンプル及び保持ユニットが含むデータは、1111 1 0001である。1つのチャネルビットが2回サンプリングされることは明らかである。この場合、サンプル及び保持ユニット31が含む第5のビット(即ちサンプルy=5)は、捨てられてもよい。
【0032】
更に、図2−dにおいて、実線によって示される出力信号PH2は、チャネルビットレートと比較して比較的低い周波数を有することは明らかである。ADC 13は、比較的低いレートでサンプリングしてもよい。出力信号PH2は雑音が多い。なぜなら、例えばジッタ、マスタリングクロック変化その他によるチャネルビットレートの妨害のため、また、位相差ΔP1が正確には線形のコースを有しないからである。従って、処理された信号PrSも雑音が多い。なぜなら、該信号PrSは出力信号PH2のサンプリングされたバージョンだからである。デジタルPLL 2は、これらの妨害を抑制するために、処理された信号PrSを滑らかにする。
【0033】
図2−a〜2−dから分かるように、第1番目のポイントで、クロック信号C2とチャネルビットレートとの間の位相差は、1つのチャネルビットが2回サンプリングされるほどに大きくなる。この第1のポイントは、出力信号PH2の振幅が所定の値と交差する第2のポイントに対応する。ADC 13は、クロック信号C2のクロックサイクルよりn倍遅いクロックサイクルでサンプリングするので、サンプル及び保持ユニット31が含むn個のサンプルのうちのどれが捨てられてもよいかは、処理された信号PrSからは明らかでない。しかし、図3に示すように、処理された信号PrSは、どのサンプルが捨てられてもよいかの情報を得るために補間されてもよい。所定のレベルLより大きい補間に対応する第1のサンプルは、捨てられてよい。所定の値Lの2倍よりも大きい対応する補間を有する次のサンプルは、捨てられてよい。処理された信号PrSが何らかの時点でゼロに戻れば、当然、次のサンプルを捨てるための基準は、所定のレベルLと交差する。図3において、C1及びC2は、対応するクロック信号のサイクルである。デジタルPLL 2の実施例が、処理された信号PrSと類似した信号を出力するならば、処理された信号PrSの代わりに、位相信号PH1も用いられてよい。その場合、補間はビット検出ユニット3によって行われてもよい。
【0034】
図4において、位相検出器21は積分ローパスフィルタ22によってフィルタリングされる位相差信号ΔP2を出力する。フィルタリングされた信号FSは、乗算器231〜238に供給される。乗算された信号は、合算器241〜248に供給される。合算された信号SUM1〜SUM8は、次に、トランケータ25に供給される。合算された信号SUM8は、トランケータによって切り捨てられて、次に、切り捨てされた信号TrSとしてバッファ26に供給される。この文脈において、切り捨てる(truncating)とは、合算された信号SUM8のビット表示において、ビット表示中のk個の最下位ビットより上位の全てのビットをリセットすることを意味する。DTO_8の合算された信号SUM8が十進法で83の値を有するならば、8ビットのそのサンプルのビット表示は、0101 0011である。kが4に等しければ、切り捨てされた信号TrSサンプルは、十進法で3を表す0000 0011に等しい。切り捨てされた信号TrSは、クロック信号C1によってバッファにクロックされて、C1の1つのクロックサイクルについてのフィードバック信号FBとして出力される。フィードバック信号FBは、合算器241〜248によって、乗算された信号に加えられる。更に、フィードバック信号FBの位相は、位相検出器21によって、処理された信号PrSの位相と比較される。位相信号PH1は、8つの成分S1V〜S8Vを含む。信号S1V〜S8Vは、8つのサンプルのどれがクロック信号C1によって示される瞬間に有効かを示す。以下では、これらの信号の値1は、対応するサンプルが有効であり、デジタル信号DSにおいて出力されてよいことを示す。
【0035】
DTOは、C2より低い周波数を有する周波数C1でクロックされる。DTOの急な遷移が検出されると問題が発生する。遅いDTOクロックのため、シフトレジスタのどのビットがスキップされなければならないかは分からない。このことが、急な遷移がどこで起こったかをより正確に決定するためにDTO値が補間される理由である。補間のための2つの方法が議論される。
【0036】
第1番目の補間法は、NC2個のDTOを用いる。DTOの入力値は、1=NC2,2=NC2..(NC2!1)=NC2で乗じられる。DTOがオーバーフローを検出する一方で先行するDTOがオーバーフローしないと、急な遷移が検出され、この急な遷移に対応するビットはスキップされなければならない。
【0037】
第2番目の補間法は、ルックアップテーブルを用いる。連続したDTO値が知られており、急な遷移が間に検出されると、これら2つのDTO値がルックアップテーブルのためのアドレスに組み合わせられる。アドレスに対応するデータは、どのビットがスキップされなければならないか示す。DTOがその最大値を上回ると、それは切り捨てされ、その最も負の値に戻る。急な遷移は、厳密なC2瞬間には決して発生しないので、急な遷移の前にサンプリングされたビットをスキップするか又は後にサンプリングされたビットをスキップするかの間で選択がなされなければならない。これらの2つのビットの何れがスキップされなければならないかは重要ではない。なぜなら、位相ジッタがない場合、両方のビットが同じ値を有するからである。
【0038】
図5−aにおいて、処理された信号PrS、フィードバック信号FB及びチャネルビット周波数ChBfを表す信号の例が示され、ここでnは8に等しい。水平軸に、クロック信号C1及びクロック信号C2の期間が挿入される。フィードバック信号FB及び処理された信号PrSは、クロック信号C1によってクロックされる。クロック信号C2は、説明の便宜上含まれる。この例では、クロック信号C2は、チャネルビット周波数ChBfより僅かに高い周波数を有する。その結果、処理された信号PrSは、比較的ゆっくりと変化している。クロック信号C1のクロック周期ごとに、フィードバック信号FBはバッファされる。位相検出器PD2 21は、フィードバック信号FBを、処理された信号PrSと同期させようとする。この場合、フィードバック信号FBの瞬間的な振幅は、処理された信号PrSの振幅に実質的に等しい。サンプル及び保持ユニット31によって得られるほとんど全てのサンプルがデジタル信号DSにおいて出力されてもよいから、連続した合算された信号SUMxのビットk+1は、交互に変化する(alternate)。これは、フィルタリングされた信号FSが比較的高い値を有することを意味する。例えば、ビットk+1が256という10進値を表す場合、フィルタリングされた信号FSは、約250という値を有する。これは、連続した合算された信号SUMxのビットk+1を交互に変化させ、信号S1V〜S8Vが値1を有するようにし、このことは、全てのサンプルが出力されてもよいことを示す。
【0039】
図5−bにおいて、チャネルビット周波数ChBfは、図5−aにおいて示される例のチャネルビット周波数ChBfより大幅に低い。これは、処理された信号PrSをより速く変化させる。結果として、フィードバック信号FBを処理された信号PrSと同期させるために、フィードバック信号FBの周波数は減少する。フィルタリングされた信号FSは、フィードバック信号FBの周波数を減少させるために減少される。フィルタリングされた信号FSは、例えば200という値を有してもよい。ある点で、連続した合算された信号SUMxのビットk+1は、交互に変化せず、対応するサンプルは出力されない。
【0040】
図6に表される実施例において、クロック信号C2は、電圧制御発振器VCOによって生成される。周波数検出器は、出力信号PH2の周波数、処理された信号PrSの周波数又は出力信号S1の周波数の関数として、VCO電圧を生成する。出力信号PH2又は出力信号S1の周波数を用いる実施例の電圧制御発振器VCO及び周波数検出器FDは、アナログ電子部品で実現されることができる。処理された信号PrSを用いる実施例の周波数検出器FDは、処理された信号PrSがデジタルであるから、好適にはデジタル回路によって実現される。更に、VCO電圧と周波数検出器FDの入力信号の周波数との間の関係は、周波数検出器FDの入力信号として用いられる信号に依存する。例えば、出力信号S1は、処理された信号PrSよりも高い周波数を有する。
【0041】
図7の位置決定手段LDMは、出力信号S1のゼロクロッシングの位置及びクロック信号C2のゼロクロッシングの位置を決定することが可能である。図8−aに示されるように、サンプル6が、出力信号S1のゼロクロッシングの直前にとられれば、サンプルの値は1である。対応するチャネルビット7も値1を有するので、サンプルは正しい値を有する。図8−bに示されるように、サンプル6が出力信号のゼロクロッシングの直後にとられれば、サンプルの値は0である。従って、サンプルの値は誤っており、トグルされうる。位置信号は、ビット判断ユニットにこのサンプルをトグルするように指示してもよい。位置信号は、例えば、クロック信号C2と同じ周波数を有するビットストリームであってよいが、対応するビットが好適にはトグルされないべきであれば値0を有し、対応するビットが好適にはトグルされるべきであれば値1を有する。
【0042】
図9において、出力信号PH2は、第1の変換手段14の入力に供給される。第1の反転信号CvS1は、アナログデジタル変換器ADC 13に供給される。更に、制御信号CSは、第1の変換手段14によって発生される。制御信号CSは、第2の変換手段27に供給される。第2の変換手段27は、制御信号CSを用いて急な遷移を元に戻す。
【0043】
図10−aにおいて、出力信号PH2は、幾つかの急な遷移を示す。図10−bに示されるように、ポイントP1とポイントP2との間で出力信号PH2は反転され、これにより、ポイントP1及びP2での2つの急な遷移を除去する。更に、図10−cで分かるように、制御信号CSが発生される。この例では、制御信号CSは、急な遷移においてパルスを含む。第2の変換手段27は、同様の方法で動作される。
【0044】
D1において位相差ΔP1の関数として説明されるビット検出装置を有する最大許容位相ジッタが、図11において示される。0度の位相差ΔP1のとき、最大許容位相ジッタは180度である。位相差ΔP1が180度であると、最大許容位相ジッタは0度である。
【0045】
図12−aにおいて、クロック信号CSH1の例が示される。アナログ信号ASに関して対応するサンプル瞬間は、図12−bの×印101によって示される。最適サンプル瞬間は、円100によって示される。クロック信号C2及び出力信号S1間の位相差を示す位相信号PH1が図12−eにおいて示される。この例では、クロック信号CSH1は、クロック信号C2の位相に等しい位相を有する。図12−bの×印101から分かるように、クロック信号CSH1によって決定される最初の幾つかのサンプル瞬間は、最適からはほど遠い。実際、ビットエラーの大きな可能性がある。少しの位相ジッタでもビットエラーを生じさせる。位相信号PH1が90〜180度の間であれば、クロック信号CSH1によって決定されるサンプル瞬間は、位相ジッタがある場合にはより高い発生の確率を有するビットエラーを与えることができる。これは、位相信号PH1が−90〜−180度間にある場合にも当てはまる。両方の場合において、クロック信号C2及び出力信号S1間の位相差は、90〜180度の間にあり、一方のケースでは、クロック信号C2は、出力信号S1に対してリードしており、他方のケースでは、クロック信号C2が遅くなっている。位相信号PH1が−90〜90度の間にあるならば、クロック信号CSH1によって決定されるサンプル瞬間は、最適に近い。
【0046】
図12−dのクロック信号CSH2は、クロック信号CSH1に対して180度の位相差を有する。図12−dにおいて、クロック信号CSH2によって決定されるサンプル瞬間は、×印102によって示される。最初の幾つかのサンプル瞬間は、最適に近い。位相信号PH1が90〜180度であるか又は−90〜−180度であれば、クロック信号CSH2によって決定されるサンプル瞬間は、最適に近い。位相信号PH1が−90〜90度の範囲内にあれば、これらのサンプル瞬間は最適には程遠く、ビットエラーが発生しうる。
【0047】
位相ジッタの存在下でのビットエラーを回避するために、本発明によるビット検出装置のビット判断ユニットは、少なくとも2つのサンプル及び保持ユニットを備えている。ビット判断ユニットの実施例が、図13において示される。ここで、ビット判断ユニット3は、サンプル及び保持ユニットSH1〜SHxを有し、ここでxは1より大きい整数である。最も基本の実施例は、2つのサンプル及び保持ユニットSH1及びSH2を有する。位相信号PH1の値に依存して、サンプル及び保持ユニットSH1〜SHxの1つのサンプルは、デジタル信号DSとして出力される。出力ユニット40は、サンプル及び保持ユニットSH1〜SHxから来るサンプル41の1つを、位相信号PH1に依存して選択する。出力ユニット40は、位相信号PH1の現在値に依存して、出力するサンプルをサンプルごとに選択する。これは、例えば、出力する最初の2つのサンプルは、サンプル及び保持ユニットSH1からとられ、次の2つのサンプルはサンプル及び保持ユニットSH2からとられ、次の3つのサンプルはサンプル及び保持ユニットSH1からとられ、以下同様に続く、ことを意味することができる。
【0048】
本発明によるビット判断ユニット3の他の実施例が、図14に示される。ここで、ビット判断ユニットは、2つのサンプル及び保持ユニットSH1及びSH2を有する。クロック信号CSH1及びCSH2は、クロック信号選択ユニットCSUによって、クロック信号Cf1〜Cfxから選択される。クロック信号Cf1〜Cfxの周波数はクロック信号C2の周波数と同一であるが、これらのクロック信号の位相は互いに異なる。位相信号PH1の値に依存して、クロック信号CSH1及びCSH2は、それぞれ、クロック信号Cf1〜Cfxのうちの1つに関係する。クロック信号CSH1及びCSH2のうちの1つは、位相信号PH1の現在値についての最適位相を有するクロック信号に関係する。他のクロック信号(CSH1又はCSH2)は、位相信号PH1の次の領域にとって最適である位相を有するクロック信号に関係する。次の領域が何になるかは、容易に予測されることができる。位相信号は、一般に、線形的な進行を有する。
【0049】
図15において、移動手段200は、読取りヘッド300に対して情報担体100を移動させる。信号処理ユニット400は、読取りヘッド300から来る信号をアナログ信号ASに変換する。読取りヘッド300は、例えばレーザユニットと、情報担体100の表面によって反射されレーザビームを検出するための検出器とでありうる。検出器は、4つのサブ検出領域を含むことができる。次に信号処理ユニット400は、サブ検出領域から来る信号に合算演算を実行する。続いてアナログ信号ASは、本発明のビット検出装置500によってデジタル信号DSに変換される。その変換に従って、チャネル復号手段600は、更にデジタル信号DSを復号する。デジタル信号DSは、例えばEFM符号化された信号であることができる。
【0050】
ビット検出装置は多くのアプリケーションで実現されることができ、本発明は、情報担体に記録される情報を再生するための装置の実施態様に制限されない。ビット検出装置は、例えば、通信アプリケーションにおいても一般に実現されることができる。たとえばテレコムアプリケーションである。今日では、ビット検出機能を必要とする無数のアプリケーションがある。特に、高い通信速度が要求されるときに、本発明によるビット検出装置が好適に用いられる。なぜならこれは、A/Dコンバータに対する要件を緩和しながらも低いビット誤り率を有するからである。
【図面の簡単な説明】
【0051】
【図1】未公開PCT出願IB02/04486において説明されるビット検出装置の実施例を示す。
【図2−a】アナログ信号の例を示す。
【図2−b】図2−aの例のチャネルビットレートを表す信号を示す。
【図2−c】図2−aの例のクロック信号C2を示す。
【図2−d】図2−aの例の出力信号PH2を示す。
【図3】クロック信号C1及びC2に関連する処理された信号の例を示す。
【図4】8つのサンプルのうちのどれが有効かについて示す8つの成分を有する位相信号PH2を出力することができるDPLLの実施例を示す。
【図5−a】処理された信号に関連するフィードバック信号の例を示す。
【図5−b】処理された信号に関連するフィードバック信号の他の例を示す。
【図6】周波数検出器及び電圧制御発振器を有するビット検出装置の可能な実施例を示す。
【図7】位置決定手段を有するビット検出装置の実施例を示す。
【図8−a】サンプルがゼロクロッシングの前にとられる、クロック信号C2のサンプル瞬間に関連する出力信号S1の例を示す。
【図8−b】サンプルがゼロクロッシングの後にとられる、クロック信号C2のサンプル瞬間に関連する出力信号S1の例を示す。
【図9】反転手段を用いるビット検出装置の実施例を示す。
【図10−a】位相差ΔP1の例を示す。
【図10−b】図10−aにおいて示される位相差ΔP1の場合に第1の反転手段を用いるときの出力信号PH2を示す。
【図10−c】図10−aにおいて示される位相差ΔP1の場合の制御信号の例を示す。
【図11】最大許容位相ジッタと位相差ΔP1との関係を示す。
【図12−a】クロック信号CSH1の例を示す。
【図12−b】図12−aのクロック信号CSH1に関連するサンプリング瞬間を有するアナログ信号の例を示す。
【図12−c】クロック信号CSH2の例を示す。
【図12−d】図12−cのクロック信号CSH2に関連するサンプリング瞬間を有するアナログ信号の例を示す。
【図12−e】図12−a〜12−dに対応する位相信号PH1を示す。
【図13】本発明によるビット検出装置のビット検出ユニットの実施例を示す。
【図14】本発明によるビット検出装置のビット検出ユニットの他の実施例を示す。
【図15】本発明のビット検出装置を備えた、情報を再生するための装置の実施例を示す。
【特許請求の範囲】
【請求項1】
振幅を有するアナログ信号を、当該アナログ信号が導出されるビット列を表すデジタル信号に変換することができるビット検出装置であって、
−前記アナログ信号の前記振幅を量子化することにより出力信号S1を生成することができる量子化器と、
−前記出力信号S1とクロック信号C2との間の位相差ΔP1を決定することができ、当該位相差ΔP1を示す振幅を有する出力信号PH2を発生させることができる位相検出器PD1と、
−係数nによって除算された前記クロック信号C2の周波数に等しい周波数を持つクロック信号C1によって制御されるサンプルレートで前記出力信号PH2をサンプリングすることにより、処理された信号を出力することができるアナログデジタル変換器ADCと、
−前記処理された信号にロックオンすることができ、前記クロック信号C1を用いて位相信号PH1を出力することができるデジタル位相ロックループDPLLと、
−前記位相信号PH1、前記クロック信号C1及び前記出力信号S1を用いて前記デジタル信号及びクロック信号C3を出力することができるビット判断ユニットであって、前記クロック信号C2の前記周波数に等しい周波数を有するクロック信号CSH1を用いて前記出力信号S1をサンプリングすることができ、前記クロック信号C1のクロック周期の間前記出力信号S1のn個のサンプル、サンプルy=1からサンプルy=nを保持することができるサンプル及び保持ユニットSH1を有し、nは前記クロック信号C2の除算係数であり、nは1より大きい整数である、ビット判断ユニットと、
を有する検出装置において、更に、
−クロック信号CSH2を用いて前記出力信号S1をサンプリングすることができる少なくとも1つの追加のサンプル及び保持ユニットSH2であって、前記クロック信号CSH2の周波数は前記クロック信号CSH1の前記周波数に等しく、前記クロック信号CSH2の位相は、前記クロック信号CSH1の位相とは大幅に異なる、サンプル及び保持ユニットSH2と、
−前記のサンプル及び保持ユニットSH1又はSH2のサンプルを出力するための出力ユニットであって、前記位相信号PH1が前記位相差ΔP1は第1の領域にあることを示すときには前記サンプル及び保持ユニットSH1の前記サンプルが出力され、前記位相信号PH1が前記位相差ΔP1は第2の領域にあることを示すときには前記追加のサンプリング及び保持ユニットSH2の前記サンプルが出力される、出力ユニットと、
を有することを特徴とする検出装置。
【請求項2】
請求項1に記載のビット検出装置において、クロック信号CSH1とクロック信号CSH2との間の位相差は、約180度であり、クロック信号CSH1の前記位相は、クロック信号C2の位相にほぼ等しく、前記第1の領域では前記位相差ΔP1は0度〜90度の間であり、前記第2の領域では前記位相差ΔP1は90度〜180度の間であることを特徴とする検出装置。
【請求項3】
請求項1又は2に記載のビット検出装置において、前記ビット判断ユニットは、サンプル及び保持ユニットSH3〜SHxを更に有し、前記サンプル及び保持ユニットSH1〜SHxは、クロック信号CSH1〜Cxによってクロックされ、ここで、前記クロック信号CSH2〜CSHxの周波数は、前記クロック信号CSH1の前記周波数に等しく、前記クロック信号CSH1〜CSHxの前記位相は、互いに大幅に異なっており、前記出力ユニットは、前記サンプル及び保持ユニットSH1〜SHxのサンプルを出力するように適応され、前記位相信号PH1は、x個の領域に分割され、xは前記サンプル及び保持ユニットの数であり、前記出力ユニットは、前記サンプル及び保持ユニットのサンプルを出力することができ、前記サンプルは、位相信号PH1の現在の値が属する領域に対応することを特徴とする検出装置。
【請求項4】
請求項1に記載のビット検出装置において、前記ビット検出ユニットは、前記クロック信号CSH1及びクロック信号CSH2を出力するためのクロック信号選択ユニットを更に有し、前記クロック信号選択ユニットは、前記位相信号PH1の現在値に依存して前記クロック信号CSH1及びCSH2の位相を変えることができることを特徴とする検出装置。
【請求項5】
請求項4に記載のビット検出装置において、前記クロック信号選択ユニットは、クロック信号C2に等しい周波数を有する前記クロック信号Cf1〜Cfxを供給され、前記クロック信号Cf1〜Cfxの前記位相は互いと異なり、前記クロック信号選択ユニットは、前記クロック信号Cf1〜Cfxのうちの2つを前記位相信号PH1に依存してクロック信号CSH1及びCSH2として通過させることを特徴とする検出装置。
【請求項6】
情報担体に記録される情報を再生するための装置であって、請求項1乃至5の何れか1項に記載のビット検出装置を備えた装置。
【請求項1】
振幅を有するアナログ信号を、当該アナログ信号が導出されるビット列を表すデジタル信号に変換することができるビット検出装置であって、
−前記アナログ信号の前記振幅を量子化することにより出力信号S1を生成することができる量子化器と、
−前記出力信号S1とクロック信号C2との間の位相差ΔP1を決定することができ、当該位相差ΔP1を示す振幅を有する出力信号PH2を発生させることができる位相検出器PD1と、
−係数nによって除算された前記クロック信号C2の周波数に等しい周波数を持つクロック信号C1によって制御されるサンプルレートで前記出力信号PH2をサンプリングすることにより、処理された信号を出力することができるアナログデジタル変換器ADCと、
−前記処理された信号にロックオンすることができ、前記クロック信号C1を用いて位相信号PH1を出力することができるデジタル位相ロックループDPLLと、
−前記位相信号PH1、前記クロック信号C1及び前記出力信号S1を用いて前記デジタル信号及びクロック信号C3を出力することができるビット判断ユニットであって、前記クロック信号C2の前記周波数に等しい周波数を有するクロック信号CSH1を用いて前記出力信号S1をサンプリングすることができ、前記クロック信号C1のクロック周期の間前記出力信号S1のn個のサンプル、サンプルy=1からサンプルy=nを保持することができるサンプル及び保持ユニットSH1を有し、nは前記クロック信号C2の除算係数であり、nは1より大きい整数である、ビット判断ユニットと、
を有する検出装置において、更に、
−クロック信号CSH2を用いて前記出力信号S1をサンプリングすることができる少なくとも1つの追加のサンプル及び保持ユニットSH2であって、前記クロック信号CSH2の周波数は前記クロック信号CSH1の前記周波数に等しく、前記クロック信号CSH2の位相は、前記クロック信号CSH1の位相とは大幅に異なる、サンプル及び保持ユニットSH2と、
−前記のサンプル及び保持ユニットSH1又はSH2のサンプルを出力するための出力ユニットであって、前記位相信号PH1が前記位相差ΔP1は第1の領域にあることを示すときには前記サンプル及び保持ユニットSH1の前記サンプルが出力され、前記位相信号PH1が前記位相差ΔP1は第2の領域にあることを示すときには前記追加のサンプリング及び保持ユニットSH2の前記サンプルが出力される、出力ユニットと、
を有することを特徴とする検出装置。
【請求項2】
請求項1に記載のビット検出装置において、クロック信号CSH1とクロック信号CSH2との間の位相差は、約180度であり、クロック信号CSH1の前記位相は、クロック信号C2の位相にほぼ等しく、前記第1の領域では前記位相差ΔP1は0度〜90度の間であり、前記第2の領域では前記位相差ΔP1は90度〜180度の間であることを特徴とする検出装置。
【請求項3】
請求項1又は2に記載のビット検出装置において、前記ビット判断ユニットは、サンプル及び保持ユニットSH3〜SHxを更に有し、前記サンプル及び保持ユニットSH1〜SHxは、クロック信号CSH1〜Cxによってクロックされ、ここで、前記クロック信号CSH2〜CSHxの周波数は、前記クロック信号CSH1の前記周波数に等しく、前記クロック信号CSH1〜CSHxの前記位相は、互いに大幅に異なっており、前記出力ユニットは、前記サンプル及び保持ユニットSH1〜SHxのサンプルを出力するように適応され、前記位相信号PH1は、x個の領域に分割され、xは前記サンプル及び保持ユニットの数であり、前記出力ユニットは、前記サンプル及び保持ユニットのサンプルを出力することができ、前記サンプルは、位相信号PH1の現在の値が属する領域に対応することを特徴とする検出装置。
【請求項4】
請求項1に記載のビット検出装置において、前記ビット検出ユニットは、前記クロック信号CSH1及びクロック信号CSH2を出力するためのクロック信号選択ユニットを更に有し、前記クロック信号選択ユニットは、前記位相信号PH1の現在値に依存して前記クロック信号CSH1及びCSH2の位相を変えることができることを特徴とする検出装置。
【請求項5】
請求項4に記載のビット検出装置において、前記クロック信号選択ユニットは、クロック信号C2に等しい周波数を有する前記クロック信号Cf1〜Cfxを供給され、前記クロック信号Cf1〜Cfxの前記位相は互いと異なり、前記クロック信号選択ユニットは、前記クロック信号Cf1〜Cfxのうちの2つを前記位相信号PH1に依存してクロック信号CSH1及びCSH2として通過させることを特徴とする検出装置。
【請求項6】
情報担体に記録される情報を再生するための装置であって、請求項1乃至5の何れか1項に記載のビット検出装置を備えた装置。
【図1】
【図3】
【図4】
【図6】
【図7】
【図9】
【図11】
【図13】
【図12】
【図14】
【図15】
【図3】
【図4】
【図6】
【図7】
【図9】
【図11】
【図13】
【図12】
【図14】
【図15】
【公表番号】特表2006−526924(P2006−526924A)
【公表日】平成18年11月24日(2006.11.24)
【国際特許分類】
【出願番号】特願2006−508452(P2006−508452)
【出願日】平成16年5月25日(2004.5.25)
【国際出願番号】PCT/IB2004/050771
【国際公開番号】WO2004/109927
【国際公開日】平成16年12月16日(2004.12.16)
【出願人】(590000248)コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【氏名又は名称原語表記】Koninklijke Philips Electronics N.V.
【住所又は居所原語表記】Groenewoudseweg 1,5621 BA Eindhoven, The Netherlands
【Fターム(参考)】
【公表日】平成18年11月24日(2006.11.24)
【国際特許分類】
【出願日】平成16年5月25日(2004.5.25)
【国際出願番号】PCT/IB2004/050771
【国際公開番号】WO2004/109927
【国際公開日】平成16年12月16日(2004.12.16)
【出願人】(590000248)コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【氏名又は名称原語表記】Koninklijke Philips Electronics N.V.
【住所又は居所原語表記】Groenewoudseweg 1,5621 BA Eindhoven, The Netherlands
【Fターム(参考)】
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