デジタル制御型位相合成回路システム
【課題】 ジッタ耐性を強化し、かつロックレンジを拡大するデジタル制御型位相合成回路システムを得る。
【解決手段】 位相の異なる２つのクロックと制御信号が入力され、制御信号による重み付けに基づいて、これらのクロックの中間の位相をもつ出力クロックを合成する位相合成回路と、出力クロックの位相と基準クロックの位相とを比較するバイナリ型位相比較回路と、バイナリ型位相比較回路による比較結果に基づいて第１のカウント値をカウントアップ又はカウントダウンし、第１のカウント値の最上位ビットの値を出力し、第１のカウント値にキャリー又はボローが発生した場合にクロックパルスを出力する第１のアップダウンカウンタと、クロックパルスを動作クロックとし、第１のカウント値の最上位ビットに基づいて第２のカウント値をカウントアップ又はカウントダウンし、第２のカウント値を制御信号として出力する第２のアップダウンカウンタとを有する。
【解決手段】 位相の異なる２つのクロックと制御信号が入力され、制御信号による重み付けに基づいて、これらのクロックの中間の位相をもつ出力クロックを合成する位相合成回路と、出力クロックの位相と基準クロックの位相とを比較するバイナリ型位相比較回路と、バイナリ型位相比較回路による比較結果に基づいて第１のカウント値をカウントアップ又はカウントダウンし、第１のカウント値の最上位ビットの値を出力し、第１のカウント値にキャリー又はボローが発生した場合にクロックパルスを出力する第１のアップダウンカウンタと、クロックパルスを動作クロックとし、第１のカウント値の最上位ビットに基づいて第２のカウント値をカウントアップ又はカウントダウンし、第２のカウント値を制御信号として出力する第２のアップダウンカウンタとを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相の異なる２つのクロックを制御信号で重み付けして、これらのクロックの中間の位相をもつ出力クロックを合成するデジタル制御型位相合成回路システムに関し、特にジッタ耐性を強化し、かつロックレンジを拡大することができるデジタル制御型位相合成回路システムに関するものである。
【背景技術】
【０００２】
DLL（Delay Locked Loop）回路において、位相の異なる２つのクロックを重み付けして合成するデジタル制御型位相合成回路システムが使用される（例えば、特許文献１又は２参照）。
【０００３】
図４は、従来のデジタル制御型位相合成回路システムを示すブロック図である。位相合成回路１１は、図５に示すように、位相の異なる２つのクロックi-CLKとq-CLKを制御信号で重み付けして、これらのクロックの中間の位相をもつ出力クロックを合成する。この出力クロックは、基準クロック（又は入力データ）と共にフリップフロップ回路１２に入力される。
【０００４】
バイナリ型位相比較回路１３は、出力クロックの位相と基準クロックの位相を比較する。そして、この比較結果に基づいてアップダウンカウンタ１４がカウンタ値をアップ又はダウンし、そのカウンタ値を制御信号として位相合成回路１１に出力する。こうして、出力クロックの位相が基準クロックの位相と等しくなるように制御信号にフィードバックさせて、出力クロックを基準クロックにロックする。
【０００５】
【特許文献１】特開２００１−２１７６８２号公報
【特許文献２】米国特許５４８５４９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、位相合成回路のジッタ耐性を強化するためにカウンタの動作周波数を低くするとロックレンジが狭まる。逆に、ロックレンジ拡大のためにカウンタの動作周波数を高くすると、基準クロックと出力クロックの位相が等しくなった場合に高周波ジッタの影響を受けやすくなるという問題があった。
【０００７】
また、基準クロックと出力クロックが図６に示す位置関係の場合、本来は位相比較回路はＨを出力するが、ジッタにより基準クロックのエッジがふらつくとＬを出力する場合が出てくる。このように基準クロックにジッタが多いと、位相比較回路の出力クロックがジッタにより振られ、後段のアップダウンカウンタの値が必要以上に頻繁に切り替わり、出力クロックのジッタになるという問題もあった。従って、従来のデジタル制御型位相合成回路システムは、特にジッタの多いデータを扱うCDR（Clock and Data Recovery)回路への適用が難しかった。
【０００８】
本発明は、上述のような課題を解決するためになされたもので、その目的は、ジッタ耐性を強化し、かつロックレンジを拡大することができるデジタル制御型位相合成回路システムを得るものである。
【課題を解決するための手段】
【０００９】
本発明に係るデジタル制御型位相合成回路システムは、位相の異なる２つのクロックと制御信号が入力され、制御信号による重み付けに基づいて、これらのクロックの中間の位相をもつ出力クロックを合成する位相合成回路と、出力クロックの位相と基準クロックの位相とを比較するバイナリ型位相比較回路と、バイナリ型位相比較回路による比較結果に基づいて第１のカウント値をカウントアップ又はカウントダウンし、第１のカウント値の最上位ビットの値を出力し、第１のカウント値にキャリー又はボローが発生した場合にクロックパルスを出力する第１のアップダウンカウンタと、クロックパルスを動作クロックとし、第１のカウント値の最上位ビットに基づいて第２のカウント値をカウントアップ又はカウントダウンし、第２のカウント値を制御信号として出力する第２のアップダウンカウンタとを有する。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【００１０】
本発明により、ジッタ耐性を強化し、かつロックレンジを拡大することができる。
【発明を実施するための最良の形態】
【００１１】
図１は、本発明の実施の形態に係るデジタル制御型位相合成回路システムを示すブロック図である。このシステムは、従来と同様に、位相合成回路１１、フリップフロップ回路１２及びバイナリ型位相比較回路１３を有する。ただし、従来のアップダウンカウンタの代わりに、第１のアップダウンカウンタ１５及び第２のアップダウンカウンタ１６を有する。
【００１２】
位相合成回路１１は、位相の異なる２つのクロックi-CLK, q-CLKと制御信号が入力され、この制御信号による重み付けに基づいて、これらのクロックの中間の位相をもつ出力クロックを合成する。この出力クロックは、基準クロックと共にフリップフロップ回路１２に入力される。
【００１３】
そして、バイナリ型位相比較回路１３は、出力クロックの位相と基準クロックの位相を比較する。ただし、バイナリ型位相比較回路１３は、フリップフロップ回路１２と同じ構成（Ｄ型フリップフロップ）であり、基準クロックと出力クロックの入力が入れ替わっている。
【００１４】
第１のアップダウンカウンタ１５は、カウンタ動作用クロックを動作クロックとして、バイナリ型位相比較回路１３による比較結果に基づいて第１のカウント値をカウントアップ又はカウントダウンし、第１のカウント値の最上位ビットの値MSBを出力する。そして、第１のカウント値にキャリー又はボローが発生した場合にクロックパルスTriggerを出力し、カウント値を中央へ戻す。
【００１５】
第２のアップダウンカウンタ１６は、クロックパルスTriggerを動作クロックとし、第１のカウント値の最上位ビットの値MSBに基づいて第２のカウント値をカウントアップ又はカウントダウンし、第２のカウント値を位相合成回路１１の制御信号として出力する。
【００１６】
次に、上記システムの動作について図２を用いて説明する。図２は、第１のアップダウンカウンタ１５の第１のカウンタ値を示す概念図である。ここでは、第１のカウント値のビット長を３とし、第１のアップダウンカウンタ１５の初期値を第１のカウント値の中央に設定する。
【００１７】
バイナリ型位相比較回路１３の出力がHigh richな場合は、第１のアップダウンカウンタ１５はカウントアップ動作が多くなり、第１のカウント値の中央から４回（第１のカウント値のビット長をｎとすると２ｎ−１回）カウントアップするとキャリー（桁上がり）が発生し、クロックパルスが発生する。一方、バイナリ型位相比較回路１３の出力がLow richな場合は、カウントダウン動作が多くなり、第１のカウント値の中央から４回カウントダウンするとボロー（桁下がり）が発生し、クロックパルスが発生する。
【００１８】
第１のアップダウンカウンタ１５から出力されたクロックパルスに同期して、第２のアップダウンカウンタ１６は、第１のカウント値の最上位ビットの値MSBがＨの場合は第２のカウント値をカウントアップし、Ｌの場合は第２のカウント値をカウントダウンする。そして、第２のアップダウンカウンタ１６は、第２のカウント値を制御信号として位相合成回路１１へ出力する。この制御信号が変化すると、位相合成回路１１の出力クロックの位相が切り替わる。
【００１９】
こうして、出力クロックと基準クロックの位相は徐々に等しくなっていくと、バイナリ型位相比較回路１３の出力は頻繁にＨ／Ｌが切り替わるようになる。このとき第１のアップダウンカウンタ１５ではカウントアップとカウントダウンの回数が等しくなり、なかなかクロックパルスを発生させなくなる。このため、第２のアップダウンカウンタ１６が出力する制御信号は変化しなくなり、位相合成回路１１の出力クロックの位相は固定される。
【００２０】
従来のシステムは、ロックレンジ拡大のためにカウンタの動作周波数を高くすると、基準クロックと出力クロックの位相が等しくなった場合に高周波ジッタの影響を受けやすかった。これに対し、本発明のシステムは、第２のアップダウンカウンタ１６の動作周波数を位相差の状態によって自動調整して、バイナリ型位相比較回路１３の出力を平滑化してから位相合成回路１１の制御信号としてフィードバックすることで、位相が等しくなった場合にはカウンタの実効的な動作周波数が低くなる。これにより、高周波ジッタの影響を抑えることができる。また、出力クロックのジッタそのものを低減するという効果もある。従って、本発明のシステムは、ジッタ耐性を強化し、かつロックレンジを拡大することができる。
【００２１】
また、カウンタ動作用クロックとして周波数の異なるものを複数用意し、第１のアップダウンカウンタ１５として第１のカウンタ値のビット長の異なるものを複数用意し、それぞれ選択可能な構造とする。これにより、第１のアップダウンカウンタ１５の動作周波数を変えるか、又は第１のカウント値のビット長を変えれば、出力クロックの位相の切り替え速度を変えることができる。具体的には、カウンタ動作用周波数が遅く、第１のカウンタ値のビット長が長いほど、より高周波のジッタを抑圧することができる。
【００２２】
従って、複数のジッタ耐性の規格に同一回路で対応できる。例えば、ジッタ周波数とジッタ強度の関係が図３に示す規格Ｂから規格Ａに変化した場合、規格Ｂに適応した回路において、カウンタ動作周波数を低いものに変えるか、又は第１のアップダウンカウンタ１５を第１のカウンタ値のビット長の長いものに切り替えることで、規格Ａに適応させることができる。
【００２３】
また、第１のアップダウンカウンタ１５の初期値を第１のカウント値の中央に設定すると、基準クロックと出力クロックの位相が完全に等しくなるところでロックされる。これに対し、初期値を第１のカウント値の端側へ移すことで、ロック時の出力クロックの位相を変えることができる。従って、第１のカウント値の初期値を可変にする。これにより、フリップフロップ回路１２にとって最適なセットアップ・ホールドマージンを持ったタイミング設計が可能になる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態に係るデジタル制御型位相合成回路システムを示すブロック図である。
【図２】第１のアップダウンカウンタの第１のカウンタ値を示す概念図である。
【図３】ジッタ周波数とジッタ強度の関係を示す図である。
【図４】従来のデジタル制御型位相合成回路システムを示すブロック図である。
【図５】位相合成回路の入力・出力クロックを示すタイミング図である。
【図６】基準クロックとカウンタ動作用クロックを示すタイミング図である。
【符号の説明】
【００２５】
１１ 位相合成回路
１３ バイナリ型位相比較回路
１５ 第１のアップダウンカウンタ
１６ 第２のアップダウンカウンタ
【技術分野】
【０００１】
本発明は、位相の異なる２つのクロックを制御信号で重み付けして、これらのクロックの中間の位相をもつ出力クロックを合成するデジタル制御型位相合成回路システムに関し、特にジッタ耐性を強化し、かつロックレンジを拡大することができるデジタル制御型位相合成回路システムに関するものである。
【背景技術】
【０００２】
DLL（Delay Locked Loop）回路において、位相の異なる２つのクロックを重み付けして合成するデジタル制御型位相合成回路システムが使用される（例えば、特許文献１又は２参照）。
【０００３】
図４は、従来のデジタル制御型位相合成回路システムを示すブロック図である。位相合成回路１１は、図５に示すように、位相の異なる２つのクロックi-CLKとq-CLKを制御信号で重み付けして、これらのクロックの中間の位相をもつ出力クロックを合成する。この出力クロックは、基準クロック（又は入力データ）と共にフリップフロップ回路１２に入力される。
【０００４】
バイナリ型位相比較回路１３は、出力クロックの位相と基準クロックの位相を比較する。そして、この比較結果に基づいてアップダウンカウンタ１４がカウンタ値をアップ又はダウンし、そのカウンタ値を制御信号として位相合成回路１１に出力する。こうして、出力クロックの位相が基準クロックの位相と等しくなるように制御信号にフィードバックさせて、出力クロックを基準クロックにロックする。
【０００５】
【特許文献１】特開２００１−２１７６８２号公報
【特許文献２】米国特許５４８５４９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、位相合成回路のジッタ耐性を強化するためにカウンタの動作周波数を低くするとロックレンジが狭まる。逆に、ロックレンジ拡大のためにカウンタの動作周波数を高くすると、基準クロックと出力クロックの位相が等しくなった場合に高周波ジッタの影響を受けやすくなるという問題があった。
【０００７】
また、基準クロックと出力クロックが図６に示す位置関係の場合、本来は位相比較回路はＨを出力するが、ジッタにより基準クロックのエッジがふらつくとＬを出力する場合が出てくる。このように基準クロックにジッタが多いと、位相比較回路の出力クロックがジッタにより振られ、後段のアップダウンカウンタの値が必要以上に頻繁に切り替わり、出力クロックのジッタになるという問題もあった。従って、従来のデジタル制御型位相合成回路システムは、特にジッタの多いデータを扱うCDR（Clock and Data Recovery)回路への適用が難しかった。
【０００８】
本発明は、上述のような課題を解決するためになされたもので、その目的は、ジッタ耐性を強化し、かつロックレンジを拡大することができるデジタル制御型位相合成回路システムを得るものである。
【課題を解決するための手段】
【０００９】
本発明に係るデジタル制御型位相合成回路システムは、位相の異なる２つのクロックと制御信号が入力され、制御信号による重み付けに基づいて、これらのクロックの中間の位相をもつ出力クロックを合成する位相合成回路と、出力クロックの位相と基準クロックの位相とを比較するバイナリ型位相比較回路と、バイナリ型位相比較回路による比較結果に基づいて第１のカウント値をカウントアップ又はカウントダウンし、第１のカウント値の最上位ビットの値を出力し、第１のカウント値にキャリー又はボローが発生した場合にクロックパルスを出力する第１のアップダウンカウンタと、クロックパルスを動作クロックとし、第１のカウント値の最上位ビットに基づいて第２のカウント値をカウントアップ又はカウントダウンし、第２のカウント値を制御信号として出力する第２のアップダウンカウンタとを有する。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【００１０】
本発明により、ジッタ耐性を強化し、かつロックレンジを拡大することができる。
【発明を実施するための最良の形態】
【００１１】
図１は、本発明の実施の形態に係るデジタル制御型位相合成回路システムを示すブロック図である。このシステムは、従来と同様に、位相合成回路１１、フリップフロップ回路１２及びバイナリ型位相比較回路１３を有する。ただし、従来のアップダウンカウンタの代わりに、第１のアップダウンカウンタ１５及び第２のアップダウンカウンタ１６を有する。
【００１２】
位相合成回路１１は、位相の異なる２つのクロックi-CLK, q-CLKと制御信号が入力され、この制御信号による重み付けに基づいて、これらのクロックの中間の位相をもつ出力クロックを合成する。この出力クロックは、基準クロックと共にフリップフロップ回路１２に入力される。
【００１３】
そして、バイナリ型位相比較回路１３は、出力クロックの位相と基準クロックの位相を比較する。ただし、バイナリ型位相比較回路１３は、フリップフロップ回路１２と同じ構成（Ｄ型フリップフロップ）であり、基準クロックと出力クロックの入力が入れ替わっている。
【００１４】
第１のアップダウンカウンタ１５は、カウンタ動作用クロックを動作クロックとして、バイナリ型位相比較回路１３による比較結果に基づいて第１のカウント値をカウントアップ又はカウントダウンし、第１のカウント値の最上位ビットの値MSBを出力する。そして、第１のカウント値にキャリー又はボローが発生した場合にクロックパルスTriggerを出力し、カウント値を中央へ戻す。
【００１５】
第２のアップダウンカウンタ１６は、クロックパルスTriggerを動作クロックとし、第１のカウント値の最上位ビットの値MSBに基づいて第２のカウント値をカウントアップ又はカウントダウンし、第２のカウント値を位相合成回路１１の制御信号として出力する。
【００１６】
次に、上記システムの動作について図２を用いて説明する。図２は、第１のアップダウンカウンタ１５の第１のカウンタ値を示す概念図である。ここでは、第１のカウント値のビット長を３とし、第１のアップダウンカウンタ１５の初期値を第１のカウント値の中央に設定する。
【００１７】
バイナリ型位相比較回路１３の出力がHigh richな場合は、第１のアップダウンカウンタ１５はカウントアップ動作が多くなり、第１のカウント値の中央から４回（第１のカウント値のビット長をｎとすると２ｎ−１回）カウントアップするとキャリー（桁上がり）が発生し、クロックパルスが発生する。一方、バイナリ型位相比較回路１３の出力がLow richな場合は、カウントダウン動作が多くなり、第１のカウント値の中央から４回カウントダウンするとボロー（桁下がり）が発生し、クロックパルスが発生する。
【００１８】
第１のアップダウンカウンタ１５から出力されたクロックパルスに同期して、第２のアップダウンカウンタ１６は、第１のカウント値の最上位ビットの値MSBがＨの場合は第２のカウント値をカウントアップし、Ｌの場合は第２のカウント値をカウントダウンする。そして、第２のアップダウンカウンタ１６は、第２のカウント値を制御信号として位相合成回路１１へ出力する。この制御信号が変化すると、位相合成回路１１の出力クロックの位相が切り替わる。
【００１９】
こうして、出力クロックと基準クロックの位相は徐々に等しくなっていくと、バイナリ型位相比較回路１３の出力は頻繁にＨ／Ｌが切り替わるようになる。このとき第１のアップダウンカウンタ１５ではカウントアップとカウントダウンの回数が等しくなり、なかなかクロックパルスを発生させなくなる。このため、第２のアップダウンカウンタ１６が出力する制御信号は変化しなくなり、位相合成回路１１の出力クロックの位相は固定される。
【００２０】
従来のシステムは、ロックレンジ拡大のためにカウンタの動作周波数を高くすると、基準クロックと出力クロックの位相が等しくなった場合に高周波ジッタの影響を受けやすかった。これに対し、本発明のシステムは、第２のアップダウンカウンタ１６の動作周波数を位相差の状態によって自動調整して、バイナリ型位相比較回路１３の出力を平滑化してから位相合成回路１１の制御信号としてフィードバックすることで、位相が等しくなった場合にはカウンタの実効的な動作周波数が低くなる。これにより、高周波ジッタの影響を抑えることができる。また、出力クロックのジッタそのものを低減するという効果もある。従って、本発明のシステムは、ジッタ耐性を強化し、かつロックレンジを拡大することができる。
【００２１】
また、カウンタ動作用クロックとして周波数の異なるものを複数用意し、第１のアップダウンカウンタ１５として第１のカウンタ値のビット長の異なるものを複数用意し、それぞれ選択可能な構造とする。これにより、第１のアップダウンカウンタ１５の動作周波数を変えるか、又は第１のカウント値のビット長を変えれば、出力クロックの位相の切り替え速度を変えることができる。具体的には、カウンタ動作用周波数が遅く、第１のカウンタ値のビット長が長いほど、より高周波のジッタを抑圧することができる。
【００２２】
従って、複数のジッタ耐性の規格に同一回路で対応できる。例えば、ジッタ周波数とジッタ強度の関係が図３に示す規格Ｂから規格Ａに変化した場合、規格Ｂに適応した回路において、カウンタ動作周波数を低いものに変えるか、又は第１のアップダウンカウンタ１５を第１のカウンタ値のビット長の長いものに切り替えることで、規格Ａに適応させることができる。
【００２３】
また、第１のアップダウンカウンタ１５の初期値を第１のカウント値の中央に設定すると、基準クロックと出力クロックの位相が完全に等しくなるところでロックされる。これに対し、初期値を第１のカウント値の端側へ移すことで、ロック時の出力クロックの位相を変えることができる。従って、第１のカウント値の初期値を可変にする。これにより、フリップフロップ回路１２にとって最適なセットアップ・ホールドマージンを持ったタイミング設計が可能になる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態に係るデジタル制御型位相合成回路システムを示すブロック図である。
【図２】第１のアップダウンカウンタの第１のカウンタ値を示す概念図である。
【図３】ジッタ周波数とジッタ強度の関係を示す図である。
【図４】従来のデジタル制御型位相合成回路システムを示すブロック図である。
【図５】位相合成回路の入力・出力クロックを示すタイミング図である。
【図６】基準クロックとカウンタ動作用クロックを示すタイミング図である。
【符号の説明】
【００２５】
１１ 位相合成回路
１３ バイナリ型位相比較回路
１５ 第１のアップダウンカウンタ
１６ 第２のアップダウンカウンタ
【特許請求の範囲】
【請求項１】
位相の異なる２つのクロックと制御信号が入力され、前記制御信号による重み付けに基づいて、これらのクロックの中間の位相をもつ出力クロックを合成する位相合成回路と、
前記出力クロックの位相と基準クロックの位相とを比較するバイナリ型位相比較回路と、
前記バイナリ型位相比較回路による比較結果に基づいて第１のカウント値をカウントアップ又はカウントダウンし、前記第１のカウント値の最上位ビットの値を出力し、前記第１のカウント値にキャリー又はボローが発生した場合にクロックパルスを出力する第１のアップダウンカウンタと、
前記クロックパルスを動作クロックとし、前記第１のカウント値の最上位ビットに基づいて第２のカウント値をカウントアップ又はカウントダウンし、前記第２のカウント値を前記制御信号として出力する第２のアップダウンカウンタとを有することを特徴とするデジタル制御型位相合成回路システム。
【請求項２】
前記第１のカウンタのビット長は可変であることを特徴とする請求項１記載のデジタル制御型位相合成回路システム。
【請求項３】
前記第１のカウンタの動作周波数は可変であることを特徴とする請求項１記載のデジタル制御型位相合成回路システム。
【請求項４】
前記第１のカウント値の初期値は可変であることを特徴とする請求項１記載のデジタル制御型位相合成回路システム。
【請求項１】
位相の異なる２つのクロックと制御信号が入力され、前記制御信号による重み付けに基づいて、これらのクロックの中間の位相をもつ出力クロックを合成する位相合成回路と、
前記出力クロックの位相と基準クロックの位相とを比較するバイナリ型位相比較回路と、
前記バイナリ型位相比較回路による比較結果に基づいて第１のカウント値をカウントアップ又はカウントダウンし、前記第１のカウント値の最上位ビットの値を出力し、前記第１のカウント値にキャリー又はボローが発生した場合にクロックパルスを出力する第１のアップダウンカウンタと、
前記クロックパルスを動作クロックとし、前記第１のカウント値の最上位ビットに基づいて第２のカウント値をカウントアップ又はカウントダウンし、前記第２のカウント値を前記制御信号として出力する第２のアップダウンカウンタとを有することを特徴とするデジタル制御型位相合成回路システム。
【請求項２】
前記第１のカウンタのビット長は可変であることを特徴とする請求項１記載のデジタル制御型位相合成回路システム。
【請求項３】
前記第１のカウンタの動作周波数は可変であることを特徴とする請求項１記載のデジタル制御型位相合成回路システム。
【請求項４】
前記第１のカウント値の初期値は可変であることを特徴とする請求項１記載のデジタル制御型位相合成回路システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００６−３０３７９４（Ｐ２００６−３０３７９４Ａ）
【公開日】平成１８年１１月２日（２００６．１１．２）
【国際特許分類】
【出願番号】特願２００５−１２１１９２（Ｐ２００５−１２１１９２）
【出願日】平成１７年４月１９日（２００５．４．１９）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成１８年１１月２日（２００６．１１．２）
【国際特許分類】
【出願日】平成１７年４月１９日（２００５．４．１９）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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