半導体集積回路
【課題】複数のシリアル伝送チャネルで使用するクロックの同期をとる際に、ＰＬＬ回路から各ＣＤＲ回路に供給されるクロック配線のレイアウト上の制約を無くし、ジッタの発生の少ない半導体集積回路を提供する。
【解決手段】半導体集積回路は、位相周波数比較回路とチャージポンプとループフィルタと発振回路とを有し、リファレンスクロックに同期した発振出力信号を生成するＰＬＬ回路と、発振出力信号とシリアルデータとの位相を調整する複数のＣＤＲ回路とを備え、ＰＬＬ回路はループフィルタから出力された発振回路の発振周波数を制御する制御電圧をディジタルコードに変換し、このディジタルコードをこれら複数のＣＤＲ回路に分配する。
【解決手段】半導体集積回路は、位相周波数比較回路とチャージポンプとループフィルタと発振回路とを有し、リファレンスクロックに同期した発振出力信号を生成するＰＬＬ回路と、発振出力信号とシリアルデータとの位相を調整する複数のＣＤＲ回路とを備え、ＰＬＬ回路はループフィルタから出力された発振回路の発振周波数を制御する制御電圧をディジタルコードに変換し、このディジタルコードをこれら複数のＣＤＲ回路に分配する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に複数のシリアル伝送チャネルで使用するクロックの同期をとるためのＰＬＬ回路および複数のＣＤＲ回路を搭載した半導体集積回路に関する。
【背景技術】
【０００２】
従来より、ネットワーク分野では、シリアル伝送を中心とした伝送技術が発達してきた。現在、ネットワークにおけるシリアル伝送は、送信側では伝送するデータ列にクロック情報（符号化データ）を埋め込んでデータを伝送し、受信側では伝送されたデータからクロックを復元することによりトランシーバー間の同期をとる方式が主流となっている。
【０００３】
ネットワークで結ばれた遠隔地の間でクロックを同期させるために、ネットワーク機器は通常ＰＬＬ（フェーズ・ロックド・ループ）回路とＣＤＲ（クロック・データリカバリ）回路を備えている。
【０００４】
図８は従来の一般的なＰＬＬ回路の一例の概略図である。ＰＬＬ回路８０は、図８に示すように、位相周波数比較器（ＰＦＤ）８１、チャージポンプ（ＣＰ）８２、ループフィルタ（ＬＦ）８３、発振回路（ＯＳＣ）８４および分周器（ＤＩＶ）８５で構成される。ＰＬＬ回路８０には、外部からリファレンスクロックＲＥＦＣＬＫが入力され、このリファレンスクロックＲＥＦＣＬＫと発振回路８４の発振出力信号ＧＣＬＫＩを分周した信号ＤＩＶＣＬＫとの位相差および周波数差が位相周波数比較器８１で比較される。位相周波数比較器８１からは位相・周波数差に応じてアップパルス信号ＵＰおよびダウンパルス信号ＤＯＷＮがチャージポンプ８２へ出力される。チャージポンプ８２では位相周波数比較器８１からのアップパルス信号ＵＰおよびダウンパルス信号ＤＯＷＮに応じてループフィルタ８３に電荷を充電もしくは放電する。ループフィルタ８３の容量に蓄積されている電荷によって定まる制御電圧ＶＴＵＮＥは、発振回路８４の発振周波数を制御する。
【０００５】
このようにリファレンスクロックＲＥＦＣＬＫと発振回路８４の発振出力信号ＧＣＬＫＩとの間の位相・周波数差が検出され、これに応じて発振回路８４の発振周波数が繰り返し変更されることにより、リファレンスクロックＲＥＦＣＬＫと発振出力信号ＧＣＬＫＩとの間の位相および周波数の同期がとられる。
【０００６】
図９はＣＤＲ回路を用いてシリアルデータをパラレルデータに変換する従来のシリアル／パラレル変換回路（Ｓ／Ｐ）の一例の概略図である。シリアル／パラレル変換回路９０は、図に示すように、位相比較器（ＰＤ）９２、位相制御ブロック９３を備えたＣＤＲ回路９１とデシリアライザ９４とで構成されている。位相比較器９２はシリアルデータＲＸＰ，ＲＸＮ（ＲＸＰとＲＸＮは差動データ）の立ち上がりおよび立ち下りエッジを検出し、シリアルデータＲＸＰ，ＲＸＮとＰＬＬ回路により生成された順次９０°位相の異なるクロックＧＣＬＫＩ，ＧＣＬＫＱ，ＧＣＬＫＩＢ，ＧＣＬＫＱＢとの位相差を位相制御ブロック９３に伝達する。位相制御ブロック９３ではシリアルデータＲＸＰ，ＲＸＮとクロックＧＣＬＫＩ，ＧＣＬＫＱ，ＧＣＬＫＩＢ，ＧＣＬＫＱＢの位相が同期するようにこれらクロックの位相をシフトする。位相制御ブロック９３で位相が調整されたクロックＦＣＬＫＩ，ＦＣＬＫＩＢはデシリアライザ９４に送られ、デシリアライザ９４では位相制御ブロック９３からのクロックに同期してシリアルデータをパラレルデータに変換する。
【０００７】
図１０は従来のシリアル／パラレル変換回路の他の例の概略図である。このシリアル／パラレル変換回路１００は、図９に示す位相制御ブロック９３の代わりにＰＬＬ回路と同様のコースループ（Ｃｏａｒｓｅ Ｌｏｏｐ）１０２、位相比較器から制御するファインループ（Ｆｉｎｅ Ｌｏｏｐ）１０１およびデシリアライザ１０３で構成されている。コースループ１０２は上述したＰＬＬ回路と同様の動作を行い、低い周波数のリファレンスクロックＲＥＦＣＬＫと発振回路１０１４で発生させた発振出力信号を分周した信号ＤＩＶＣＬＫとの位相差を比較し、発振回路１０１４の発振周波数を制御する。ファインループ１０１はリファレンスクロックＲＥＦＣＬＫとシリアルデータＲＸＰ，ＲＸＮの周波数が一致している際に、発振回路１０１４で生成された高速のクロックＧＣＬＫＩ，ＧＣＬＫＱ，ＧＣＬＫＩＢ，ＧＣＬＫＱＢの位相とシリアルデータＲＸＰ，ＲＸＮの位相とが合致するように調整を行う。ファインループ１０１で位相が調整された高速のクロックＧＣＬＫＩ，ＧＣＬＫＩＢはデシリアライザ１０３に送られ、デシリアライザ１０３ではファインループ１０１からの高速のクロックＧＣＬＫＩ，ＧＣＬＫＩＢに同期してシリアルデータをパラレルデータに変換する。
【０００８】
ところで、近年ネットワーク上のトラフィックの増大に伴い、複数のシリアル伝送チャネルを束ねて使用するという方式がとられる。これらの複数のシリアル伝送チャネル同士は互いのクロック周波数を合わせてデータのやりとりを行う必要があり、以下のように大きく２つの方式によって実現されている。
【０００９】
第１の方法は、１つのＰＬＬ回路から複数チャネルにクロックを供給するという方式である。図１１にその概念図を示す。ここでは、シリアル／パラレル変換回路９０は図９に示すものを使用している。この方式では、各チャネルのクロックの周波数を完全に合わせることが出来るという利点がある。
【００１０】
しかし、半導体製造プロセスの微細化が進むにつれて、配線幅や配線間隔が狭くなり配線抵抗や配線間容量が増大する傾向にある。したがって、クロック周波数が数ＧＨｚから数十ＧＨｚと高速になるにつれて、例えば、レイアウト上離れた位置にあるチャネルにおいては、クロックの振幅の減少やジッタの発生など、信号品質の劣化が免れないという問題がある。従って、リファレンスクロック配線経路中にバッファを挿入する、シールド用の配線を設ける等、半導体チップ上でのクロック配線等にレイアウト上の制約が生じる。
【００１１】
第２の方法は、各チャネルに図１０に示すようなシリアル／パラレル変換回路を配置し、そのリファレンスクロックを共通化するという方式である。図１２にその概念図を示す。この方式では、それぞれのチャネル内で高速クロックを発生させることから、レイアウト位置に依存するクロックの劣化は前述の第１の方法に比較して少なくできる。
【００１２】
しかし、リファレンスクロックを共有するため、駆動する負荷容量の影響等、上述の高速クロックほどではないにせよ、依然としてクロック配線のレイアウトには制約が生じる。また、各チャネル毎にコースループとファインループを配置するため、レイアウト面積、消費電力ともに増大するという問題がある。さらに、各コースループは低い周波数のリファレンスクロックで同期をとるため、発振回路の周波数ゲインを大きくする必要があり、これがジッタの発生を招く要因となる。
【００１３】
ここで、上記第２の方法については、従来から様々な技術が提案されている。例えば、特許文献１には、リファレンスクロック伝達ブロックを各チャネルに埋め込み、チャネルを並び替えるだけでリファレンスクロック配線レイアウトを可能とする技術が開示されている。
【００１４】
また、特許文献２には、チップ最外周にリファレンスクロック配線専用の領域を設け、チップ内部で発生するノイズを抑え、かつリファレンスクロック配線を短くする技術が開示されている。
【００１５】
さらに、特許文献３には、レシーバのＰＬＬ回路にリファレンスクロックと帰還クロックとを比較するループと、シリアルデータと帰還クロックとを比較するループの２つを設け、起動時とデータ同期時に２つのループを切り替えて、かつ、シリアルデータと同期をとっている際には、発振回路のチューニング電流発生回路の電流を抑えることで、発振回路の周波数変動を少なくする技術が開示されている。
【特許文献１】特開２０００−２４３９３９号公報
【特許文献２】特開２００４−１５０３２号公報
【特許文献３】特開平１１−２０５１３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上記特許文献１及び特許文献２の方式では、レイアウト上の制約を少なくし、クロック配線の周辺回路によるノイズの影響を抑えることができるものの、クロック自体を各チャネルに分配していることから、レイアウト面積、消費電力増大等の問題が依然として残る。また、電圧制御発振回路のゲインを大きくする必要があることから、ジッタ発生の問題も存在する。
【００１７】
また、上記特許文献３の方式では、シリアルデータに同期している際に、リファレンスクロックを用いず、かつチューニング電流を減らすことで、発振回路の周波数変動を抑えてジッタの発生を減らすようにしている。しかし、一定期間シリアルデータが入力されない状態では、一旦リファレンスクロックのループに切り替えシリアルデータの受信と同時に再びループを切り替える動作を行うため、リファレンスクロックにはある程度ジッタの少ないものを使用する必要がある。従って、依然としてリファレンスクロック配線のレイアウト上の制約およびリファレンスクロック分配経路中に配置されるバッファの消費電力増大の問題が存在する。
【００１８】
本発明の目的は、前記従来技術に基づく問題点を解消し、複数のシリアル伝送チャネルで使用するクロックの同期をとる際に、ＰＬＬ回路から各ＣＤＲ回路に供給されるクロック配線のレイアウト上の制約を無くし、ジッタの発生の少ない半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明は、位相周波数比較回路とチャージポンプとループフィルタと発振回路とを有し、リファレンスクロックに同期した発振出力信号を生成するＰＬＬ回路と、上記発振出力信号とシリアルデータとの位相を調整する複数のＣＤＲ回路とを有する半導体集積回路において、
上記ＰＬＬ回路は上記ループフィルタから出力され上記発振回路の発振周波数を制御する制御電圧をディジタルコードに変換するコースチューン回路と、上記変換後のディジタルコードを上記複数のＣＤＲ回路に分配する経路を備える半導体集積回路を提供するものである。
【００２０】
さらに、上記ＣＤＲ回路は位相比較回路とチャージポンプとループフィルタと電圧制御発振器とＤＡコンバータを備え、該ＤＡコンバータは上記分配されたディジタルコードを制御電圧に変換するとともに、上記電圧制御発振器は上記ディジタルコードから変換された制御電圧および上記ＣＤＲ回路を構成するループフィルタの出力電圧にもとづいてその発振周波数が制御されることが好ましい。
【発明の効果】
【００２１】
本発明の半導体集積回路は、各チャネルにクロックではなくＰＬＬ回路の発振回路の制御電圧をディジタルコードに変換し分配するため、従来問題となっていたクロック配線のレイアウトを考慮する必要がない。すなわち、ディジタルコードは周期的に変化するクロックに比べてその動作の頻度が少ないことから、クロストークなど配線上のノイズの影響を受けることがないため、ＰＬＬ回路から離れた位置にあるＣＤＲ回路においても信号の劣化は生じない。
【００２２】
また、ＣＤＲ回路内の発振回路は、ＰＬＬ回路からのディジタルコードを用いてその発振周波数を制御（シリアルデータとの位相調整）するので、周波数ゲイン（制御電圧に対する周波数の変動の割合）を小さく設計することができ、ジッタの発生を少なくすることができる。
【発明を実施するための最良の形態】
【００２３】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体集積回路について詳細に説明する。
【００２４】
図１は、本発明の半導体集積回路の内部構成を表す一実施形態の概略図である。図１に示す半導体集積回路１０は、ＰＬＬ回路（ＰＬＬ）１１とＣＤＲ回路を適用した複数のシリアル／パラレル変換回路（Ｓ／Ｐ）１２を備えている。
【００２５】
図１に示すＰＬＬ回路１１には、リファレンスクロックＲＥＦＣＬＫが入力され、後述する発振回路の制御電圧を変換したＭ＋１ビットのディジタルコードＣＴＣＴＬ＜Ｍ：０＞が出力される。シリアル／パラレル変換回路１２には、それぞれ、ＰＬＬ回路１１から出力され、バッファ１３でバッファリングされたＣＴＣＴＬ＜Ｍ：０＞とシリアルデータＲＸＰ＜Ｎ：０＞、ＲＸＮ＜Ｎ：０＞が入力される。ディジタルコードＣＴＣＴＬ＜Ｍ：０＞は、ＰＬＬ回路１１内のループフィルタの出力電圧が同じくＰＬＬ回路１１内のコースチューン回路で変換されたコードであって発振回路の発振周波数を制御するものであり、各シリアル／パラレル変換回路１２へはバッファ１３を介して伝達され、各シリアル／パラレル変換回路の発振周波数を制御する。なお、バッファ１３はＰＬＬ回路１１とシリアル／パラレル変換回路１２との距離に応じて適宜配置され、その距離が短い場合には必ずしも必要ない。
【００２６】
図２は、本発明の半導体集積回路で使用されるＰＬＬ回路の一実施形態の概略図である。図に示すとおり、ＰＬＬ回路１１は位相周波数比較器（ＰＦＤ）２１、チャージポンプ（ＣＰ）２２、ループフィルタ（ＬＦ）２３、コースチューン回路（ＣＴ）２４、発振回路（ＯＳＣ）２５および分周器（ＤＩＶ）２６を備えている。
【００２７】
位相周波数比較器２１には、外部からリファレンスクロックＲＥＦＣＬＫおよび発振回路２５の発振出力信号を分周器２６で分周した信号ＤＩＶＣＬＫが入力される。位相周波数比較器２１では、リファレンスクロックＲＥＦＣＬＫと分周信号ＤＩＶＣＬＫとの位相差および周波数差が比較され、位相・周波数差に応じてアップパルス信号ＵＰおよびダウンパルス信号ＤＯＷＮが出力される。チャージポンプ２２では、位相周波数比較器２１から入力されたアップパルス信号ＵＰおよびダウンパルス信号ＤＯＷＮに応じて、ループフィルタ２３を構成する容量（図示せず）へ電荷を充電、もしくは放電する。ループフィルタ２３では、容量に蓄積された電荷により発振回路２５の制御電圧ＶＴＵＮＥが生成され、この電圧は発振回路２５とコースチューン（粗調整）回路２４に入力される。
【００２８】
位相周波数比較器２１→チャージポンプ２２→ループフィルタ２３→コースチューン回路２４→発振回路２５→分周器２６→位相周波数比較器２１のループはコースループを形成し、コースチューン回路２４では、制御電圧ＶＴＵＮＥから変換された粗調整用ディジタルコードＣＴＣＴＬ＜Ｍ：０＞が生成され、発振回路２５に入力されるとともにＰＬＬ回路から出力される。発振回路２５では、制御電圧ＶＴＵＮＥおよびディジタルコードＣＴＣＴＬ＜Ｍ：０＞によりその発振周波数が制御される。
【００２９】
図３は図２に示すコースチューン回路２４の内部構成を示す一実施形態の概略図である。図に示すとおり、コースチューン回路２４は、コンパレータ３１、制御ロジック３２、カウンタ３３、および分周器（ＤＩＶ）３４を備える。
【００３０】
コンパレータ３１には、外部から発振回路２５の制御電圧ＶＴＵＮＥおよび２つのあらかじめ設定した参照電圧ＶＴＨＨ、ＶＴＨＬが入力される。コンパレータ３１では、これら参照電圧ＶＴＨＨ、ＶＴＨＬと制御電圧ＶＴＵＮＥが比較され、比較結果信号ＵＰＰＥＲ，ＬＯＷＥＲを出力する。このコンパレータ３１では、ＶＴＵＮＥ＞ＶＴＨＨの時にＵＰＰＥＲ＝１、ＬＯＷＥＲ＝０を出力し、ＶＴＵＮＥ＜ＶＴＨＬの時にＵＰＰＥＲ＝１、ＬＯＷＥＲ＝０を出力し、ＶＴＨＬ≦ＶＴＵＮＥ≦ＶＴＨＨの時にＵＰＰＥＲ＝ＬＯＷＥＲ＝０を出力する。
【００３１】
表１は制御ロジック３２の動作を示す表である。制御ロジック３２には、上述した比較結果信号ＵＰＰＥＲ，ＬＯＷＥＲおよびリファレンスクロックＲＥＦＣＬＫを分周したクロックＣＴＣＬＫが入力される。表１では制御ロジック３２が分周クロックＣＴＣＬＫに同期して比較結果信号ＵＰＰＥＲおよびＬＯＷＥＲを取り込み、カウントアップ信号ＣＵＰ、カウントダウン信号ＣＤＯＷＮを出力する様子を示している。
【００３２】
【表１】
【００３３】
表１に示すように、制御ロジック３２はあらかじめ設定された分周クロックＣＴＣＬＫのクロック数分（表に示す例ではＴ回）の期間中、比較結果信号ＵＰＰＥＲ＝１が連続して入力された時にはカウントアップ信号ＣＵＰ＝１，カウントダウン信号ＣＤＯＷＮ＝０を出力し、比較結果信号ＬＯＷＥＲ＝１が連続して入力された時にはカウントアップ信号ＣＵＰ＝０，カウントダウン信号ＣＤＯＷＮ＝１を出力する。制御ロジック３２は、コンパレータ３１の比較結果信号ＵＰＰＥＲ，ＬＯＷＥＲが制御電圧ＶＴＵＮＥの変動により小刻みに変動するのを防ぐために、分周クロックＣＴＣＬＫで比較結果信号ＵＰＰＥＲ、ＬＯＷＥＲをサンプリングして平均化したカウントアップ信号ＣＵＰ、カウントダウン信号ＣＤＯＷＮを生成する。
【００３４】
カウンタ３３は、分周クロックＣＴＣＬＫに同期してカウントアップ信号ＣＵＰおよびカウントダウン信号ＣＤＯＷＮをカウントし、ディジタルコードＣＴＣＴＬ＜Ｍ：０＞として出力する。カウントアップ信号ＣＵＰ＝１が入力された時にはディジタルコードＣＴＣＴＬ＜Ｍ：０＞がカウントアップされ、カウントダウン信号ＣＤＯＷＮ＝１が入力された時にはディジタルコードＣＴＣＴＬ＜Ｍ：０＞はカウントダウンされる。
【００３５】
図４は図２に示す発振回路２５の一実施形態の概略図である。図４に示す発振回路２５は、電圧制御発振器（ＶＣＯ）４１、電流電圧変換回路（ＢＩＡＳ）４２およびＤＡコンバータ（ＤＡＣ）４３を備えている。
【００３６】
ＤＡコンバータ４３は入力されたディジタルコードＣＴＣＴＬ＜Ｍ：０＞をアナログ電流ＩＦＩＸＥＤに変換する。電流電圧変換回路４２は、電流ＩＦＩＸＥＤを２つの制御電圧ＶＰＦ，ＶＰＮに変換し、電圧制御発振器４１へ出力する。電圧制御発振器４１では、制御電圧ＶＴＵＮＥ，ＶＰＦ，ＶＰＮによりその発振周波数が制御される。
【００３７】
図５は電圧制御発振器４１の内部構成を表す一実施形態の概略図である。電圧制御発振器４１は複数（図の例では４つ）のディレイセル５１を備える。各ディレイセル５１にはループフィルタ２３からの制御電圧ＶＴＵＮＥおよび電流電圧変換回路４２からの制御電圧ＶＰＦ、ＶＰＮが入力される。制御電圧ＶＰＦ，ＶＰＮはディジタルコードＣＴＣＴＬ＜Ｍ：０＞を変換した電圧であり、ＰＬＬ回路の周波数が一定の場合、すなわち、ＰＬＬ回路がロックされている状態ではほぼ一定の値となる。一方、制御電圧ＶＴＵＮＥはリファレンスクロックＲＥＦＣＬＫの周期で細かく変動する。
【００３８】
図６は電圧制御発振器４１を構成するディレイセル５１の一実施形態の概略図である。図に示すように、ディレイセル５１は電流電圧変換回路４２からの制御電圧ＶＰＦで制御される電流源６１，６２、制御電圧ＶＰＮで制御される電流源６３と、ループフィルタ２３からの制御電圧ＶＴＵＮＥで制御される電流源６４およびＮＭＯＳトランジスタ６５，６６を備えている。電流源６１，６２，６３は前述したようにほぼ一定の制御電圧ＶＰＦ，ＶＰＮで制御されるため、これら電流源を流れる電流はほぼ一定となる。したがって、電圧制御発振器４１の発振周波数は制御電圧ＶＴＵＮＥだけで制御されることになり、周波数ゲインは十分小さいものとなる。
【００３９】
なお、上述した本発明の実施形態では、位相周波数比較器、チャージポンプ、ループフィルタおよび分周器は従来公知のものを使用することができる。
【００４０】
図７は本発明の半導体集積回路を構成するシリアル／パラレル変換回路の内部構成を表す一実施形態の概略図である。シリアル／パラレル変換回路（Ｓ／Ｐ）７０は位相比較器（ＰＤ）７２、チャージポンプ（ＣＰ）７３、ループフィルタ（ＬＦ）７４、発振回路（ＯＳＣ）７５を備えたＣＤＲ回路７１とデシリアライザ７６で構成される。
【００４１】
発振回路７５は、前述したＰＬＬ回路１１に用いられる発振回路２５と同一の構成となっており、入力されたディジタルコードＣＴＣＴＬ＜Ｍ：０＞を内蔵するＤＡコンバータ（ＤＡＣ）により、同じく内蔵する電圧制御発振器（ＶＣＯ）の発振周波数を制御する電圧に変換する。
【００４２】
位相比較器７２では、発振回路７５で発生したクロック信号ＧＣＬＫＩ，ＧＣＬＫＱ，ＧＣＬＫＩＢ，ＧＣＬＫＱＢの位相とシリアルデータＲＸＰ，ＲＸＮの位相が比較され、クロックの位相が早い場合にはアーリー信号ＥＡＲＬＹが出力され、クロックの位相が遅い場合にはレイト信号ＬＡＴＥが出力される。
【００４３】
チャージポンプ７３では、アーリー信号ＥＡＲＬＹおよびレイト信号ＬＡＴＥをもとに制御電圧ＶＴＵＮＥ＿ＦＩＮＥを出力する。制御電圧ＶＴＵＮＥ＿ＦＩＮＥはループフィルタ７４で平滑化され、発振回路７５に入力される。
【００４４】
このように、発振回路７５には、ＰＬＬ回路１１から供給された粗調整用のディジタルコードＣＴＣＴＬ＜Ｍ：０＞とループフィルタ７４からの制御電圧ＶＴＵＮＥ＿ＦＩＮＥが入力され、シリアルデータＲＸＰ，ＲＸＮと位相が調整されたクロック信号ＧＣＬＫＩ，ＧＣＬＫＱ，ＧＣＬＫＩＢ，ＧＣＬＫＱＢを出力する。
【００４５】
位相を調整された高速のクロックＧＣＬＫＩ，ＧＣＬＫＩＢはデシリアライザ７６に送られ、デシリアライザ７６では、この高速のクロックＧＣＬＫＩ，ＧＣＬＫＩＢに同期してシリアルデータをパラレルデータに変換する。
【００４６】
本実施形態におけるＣＤＲ回路は、従来のコースループとファインループで構成されたＣＤＲ回路と比較し、コースループを構成する回路が不要となるため、レイアウト面積、消費電力ともに減少させることが可能となる。また、発振回路７５は、ＰＬＬ回路で使用するものよりも周波数ゲインが小さいものを使用することも可能であり、このようにするとジッタの発生を少なくすることができる。
【００４７】
本発明は、基本的に以上のようなものである。
【００４８】
以上、本発明の半導体集積回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよい。
【図面の簡単な説明】
【００４９】
【図１】本発明の半導体集積回路の内部構成を表す一実施形態の概略図である。
【図２】本発明の半導体集積回路で使用されるＰＬＬ回路の一実施形態の概略図である。
【図３】図２に示すコースチューン回路の内部構成を示す一実施形態の概略図である。
【図４】本発明の発振回路の内部構成を示す一実施形態の概略図である。
【図５】本発明の発振回路を構成する電圧制御発振器の内部構成を示す一実施形態の概略図である。
【図６】本発明の電圧制御発振器を構成するディレイセルの内部構成を示す一実施形態の概略図である。
【図７】本発明の半導体集積回路を構成するシリアル／パラレル変換回路の内部構成を表す一実施形態の概略図である。
【図８】従来の一般的なＰＬＬ回路の一例の概略図である。
【図９】従来の一般的なシリアル／パラレル変換回路の一例の概略図である。
【図１０】従来の一般的なシリアル／パラレル変換回路の他の例の概略図である。
【図１１】従来の複数チャネルにクロックを供給する方式の一例の概念図である。
【図１２】従来の各シリアルリンクでリファレンスクロックを共通化する方式の一例の概念図である。
【符号の説明】
【００５０】
１０ 半導体集積回路
１１，８０，１１０１ ＰＬＬ回路
１２，７０，９０，１００ シリアル／パラレル変換回路
１３ バッファ
２１，８１，１０２１ 位相周波数比較器
２２，７３，８２，１０１２，１０２２ チャージポンプ
２３，７４，８３，１０１３，１０２３ ループフィルタ
２４ コースチューン回路
２５，４０，７５，８４，１０１４ 発振回路
２６，３４，８５，１０２４ 分周器
３１ コンパレータ
３２ 制御ロジック
３３ カウンタ
４１ 電圧制御発振器
４２ 電流電圧変換回路
４３ ＤＡコンバータ
５１ ディレイセル
６１，６２，６３，６４ 定電流源
６５，６６ ＮＭＯＳトランジスタ
７１，９１ ＣＤＲ回路
７２，９２，１０１１ 位相比較器
７６，９４，１０３ デシリアライザ
９３ 位相制御ブロック
１０１ ファインループ
１０２ コースループ
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に複数のシリアル伝送チャネルで使用するクロックの同期をとるためのＰＬＬ回路および複数のＣＤＲ回路を搭載した半導体集積回路に関する。
【背景技術】
【０００２】
従来より、ネットワーク分野では、シリアル伝送を中心とした伝送技術が発達してきた。現在、ネットワークにおけるシリアル伝送は、送信側では伝送するデータ列にクロック情報（符号化データ）を埋め込んでデータを伝送し、受信側では伝送されたデータからクロックを復元することによりトランシーバー間の同期をとる方式が主流となっている。
【０００３】
ネットワークで結ばれた遠隔地の間でクロックを同期させるために、ネットワーク機器は通常ＰＬＬ（フェーズ・ロックド・ループ）回路とＣＤＲ（クロック・データリカバリ）回路を備えている。
【０００４】
図８は従来の一般的なＰＬＬ回路の一例の概略図である。ＰＬＬ回路８０は、図８に示すように、位相周波数比較器（ＰＦＤ）８１、チャージポンプ（ＣＰ）８２、ループフィルタ（ＬＦ）８３、発振回路（ＯＳＣ）８４および分周器（ＤＩＶ）８５で構成される。ＰＬＬ回路８０には、外部からリファレンスクロックＲＥＦＣＬＫが入力され、このリファレンスクロックＲＥＦＣＬＫと発振回路８４の発振出力信号ＧＣＬＫＩを分周した信号ＤＩＶＣＬＫとの位相差および周波数差が位相周波数比較器８１で比較される。位相周波数比較器８１からは位相・周波数差に応じてアップパルス信号ＵＰおよびダウンパルス信号ＤＯＷＮがチャージポンプ８２へ出力される。チャージポンプ８２では位相周波数比較器８１からのアップパルス信号ＵＰおよびダウンパルス信号ＤＯＷＮに応じてループフィルタ８３に電荷を充電もしくは放電する。ループフィルタ８３の容量に蓄積されている電荷によって定まる制御電圧ＶＴＵＮＥは、発振回路８４の発振周波数を制御する。
【０００５】
このようにリファレンスクロックＲＥＦＣＬＫと発振回路８４の発振出力信号ＧＣＬＫＩとの間の位相・周波数差が検出され、これに応じて発振回路８４の発振周波数が繰り返し変更されることにより、リファレンスクロックＲＥＦＣＬＫと発振出力信号ＧＣＬＫＩとの間の位相および周波数の同期がとられる。
【０００６】
図９はＣＤＲ回路を用いてシリアルデータをパラレルデータに変換する従来のシリアル／パラレル変換回路（Ｓ／Ｐ）の一例の概略図である。シリアル／パラレル変換回路９０は、図に示すように、位相比較器（ＰＤ）９２、位相制御ブロック９３を備えたＣＤＲ回路９１とデシリアライザ９４とで構成されている。位相比較器９２はシリアルデータＲＸＰ，ＲＸＮ（ＲＸＰとＲＸＮは差動データ）の立ち上がりおよび立ち下りエッジを検出し、シリアルデータＲＸＰ，ＲＸＮとＰＬＬ回路により生成された順次９０°位相の異なるクロックＧＣＬＫＩ，ＧＣＬＫＱ，ＧＣＬＫＩＢ，ＧＣＬＫＱＢとの位相差を位相制御ブロック９３に伝達する。位相制御ブロック９３ではシリアルデータＲＸＰ，ＲＸＮとクロックＧＣＬＫＩ，ＧＣＬＫＱ，ＧＣＬＫＩＢ，ＧＣＬＫＱＢの位相が同期するようにこれらクロックの位相をシフトする。位相制御ブロック９３で位相が調整されたクロックＦＣＬＫＩ，ＦＣＬＫＩＢはデシリアライザ９４に送られ、デシリアライザ９４では位相制御ブロック９３からのクロックに同期してシリアルデータをパラレルデータに変換する。
【０００７】
図１０は従来のシリアル／パラレル変換回路の他の例の概略図である。このシリアル／パラレル変換回路１００は、図９に示す位相制御ブロック９３の代わりにＰＬＬ回路と同様のコースループ（Ｃｏａｒｓｅ Ｌｏｏｐ）１０２、位相比較器から制御するファインループ（Ｆｉｎｅ Ｌｏｏｐ）１０１およびデシリアライザ１０３で構成されている。コースループ１０２は上述したＰＬＬ回路と同様の動作を行い、低い周波数のリファレンスクロックＲＥＦＣＬＫと発振回路１０１４で発生させた発振出力信号を分周した信号ＤＩＶＣＬＫとの位相差を比較し、発振回路１０１４の発振周波数を制御する。ファインループ１０１はリファレンスクロックＲＥＦＣＬＫとシリアルデータＲＸＰ，ＲＸＮの周波数が一致している際に、発振回路１０１４で生成された高速のクロックＧＣＬＫＩ，ＧＣＬＫＱ，ＧＣＬＫＩＢ，ＧＣＬＫＱＢの位相とシリアルデータＲＸＰ，ＲＸＮの位相とが合致するように調整を行う。ファインループ１０１で位相が調整された高速のクロックＧＣＬＫＩ，ＧＣＬＫＩＢはデシリアライザ１０３に送られ、デシリアライザ１０３ではファインループ１０１からの高速のクロックＧＣＬＫＩ，ＧＣＬＫＩＢに同期してシリアルデータをパラレルデータに変換する。
【０００８】
ところで、近年ネットワーク上のトラフィックの増大に伴い、複数のシリアル伝送チャネルを束ねて使用するという方式がとられる。これらの複数のシリアル伝送チャネル同士は互いのクロック周波数を合わせてデータのやりとりを行う必要があり、以下のように大きく２つの方式によって実現されている。
【０００９】
第１の方法は、１つのＰＬＬ回路から複数チャネルにクロックを供給するという方式である。図１１にその概念図を示す。ここでは、シリアル／パラレル変換回路９０は図９に示すものを使用している。この方式では、各チャネルのクロックの周波数を完全に合わせることが出来るという利点がある。
【００１０】
しかし、半導体製造プロセスの微細化が進むにつれて、配線幅や配線間隔が狭くなり配線抵抗や配線間容量が増大する傾向にある。したがって、クロック周波数が数ＧＨｚから数十ＧＨｚと高速になるにつれて、例えば、レイアウト上離れた位置にあるチャネルにおいては、クロックの振幅の減少やジッタの発生など、信号品質の劣化が免れないという問題がある。従って、リファレンスクロック配線経路中にバッファを挿入する、シールド用の配線を設ける等、半導体チップ上でのクロック配線等にレイアウト上の制約が生じる。
【００１１】
第２の方法は、各チャネルに図１０に示すようなシリアル／パラレル変換回路を配置し、そのリファレンスクロックを共通化するという方式である。図１２にその概念図を示す。この方式では、それぞれのチャネル内で高速クロックを発生させることから、レイアウト位置に依存するクロックの劣化は前述の第１の方法に比較して少なくできる。
【００１２】
しかし、リファレンスクロックを共有するため、駆動する負荷容量の影響等、上述の高速クロックほどではないにせよ、依然としてクロック配線のレイアウトには制約が生じる。また、各チャネル毎にコースループとファインループを配置するため、レイアウト面積、消費電力ともに増大するという問題がある。さらに、各コースループは低い周波数のリファレンスクロックで同期をとるため、発振回路の周波数ゲインを大きくする必要があり、これがジッタの発生を招く要因となる。
【００１３】
ここで、上記第２の方法については、従来から様々な技術が提案されている。例えば、特許文献１には、リファレンスクロック伝達ブロックを各チャネルに埋め込み、チャネルを並び替えるだけでリファレンスクロック配線レイアウトを可能とする技術が開示されている。
【００１４】
また、特許文献２には、チップ最外周にリファレンスクロック配線専用の領域を設け、チップ内部で発生するノイズを抑え、かつリファレンスクロック配線を短くする技術が開示されている。
【００１５】
さらに、特許文献３には、レシーバのＰＬＬ回路にリファレンスクロックと帰還クロックとを比較するループと、シリアルデータと帰還クロックとを比較するループの２つを設け、起動時とデータ同期時に２つのループを切り替えて、かつ、シリアルデータと同期をとっている際には、発振回路のチューニング電流発生回路の電流を抑えることで、発振回路の周波数変動を少なくする技術が開示されている。
【特許文献１】特開２０００−２４３９３９号公報
【特許文献２】特開２００４−１５０３２号公報
【特許文献３】特開平１１−２０５１３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上記特許文献１及び特許文献２の方式では、レイアウト上の制約を少なくし、クロック配線の周辺回路によるノイズの影響を抑えることができるものの、クロック自体を各チャネルに分配していることから、レイアウト面積、消費電力増大等の問題が依然として残る。また、電圧制御発振回路のゲインを大きくする必要があることから、ジッタ発生の問題も存在する。
【００１７】
また、上記特許文献３の方式では、シリアルデータに同期している際に、リファレンスクロックを用いず、かつチューニング電流を減らすことで、発振回路の周波数変動を抑えてジッタの発生を減らすようにしている。しかし、一定期間シリアルデータが入力されない状態では、一旦リファレンスクロックのループに切り替えシリアルデータの受信と同時に再びループを切り替える動作を行うため、リファレンスクロックにはある程度ジッタの少ないものを使用する必要がある。従って、依然としてリファレンスクロック配線のレイアウト上の制約およびリファレンスクロック分配経路中に配置されるバッファの消費電力増大の問題が存在する。
【００１８】
本発明の目的は、前記従来技術に基づく問題点を解消し、複数のシリアル伝送チャネルで使用するクロックの同期をとる際に、ＰＬＬ回路から各ＣＤＲ回路に供給されるクロック配線のレイアウト上の制約を無くし、ジッタの発生の少ない半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明は、位相周波数比較回路とチャージポンプとループフィルタと発振回路とを有し、リファレンスクロックに同期した発振出力信号を生成するＰＬＬ回路と、上記発振出力信号とシリアルデータとの位相を調整する複数のＣＤＲ回路とを有する半導体集積回路において、
上記ＰＬＬ回路は上記ループフィルタから出力され上記発振回路の発振周波数を制御する制御電圧をディジタルコードに変換するコースチューン回路と、上記変換後のディジタルコードを上記複数のＣＤＲ回路に分配する経路を備える半導体集積回路を提供するものである。
【００２０】
さらに、上記ＣＤＲ回路は位相比較回路とチャージポンプとループフィルタと電圧制御発振器とＤＡコンバータを備え、該ＤＡコンバータは上記分配されたディジタルコードを制御電圧に変換するとともに、上記電圧制御発振器は上記ディジタルコードから変換された制御電圧および上記ＣＤＲ回路を構成するループフィルタの出力電圧にもとづいてその発振周波数が制御されることが好ましい。
【発明の効果】
【００２１】
本発明の半導体集積回路は、各チャネルにクロックではなくＰＬＬ回路の発振回路の制御電圧をディジタルコードに変換し分配するため、従来問題となっていたクロック配線のレイアウトを考慮する必要がない。すなわち、ディジタルコードは周期的に変化するクロックに比べてその動作の頻度が少ないことから、クロストークなど配線上のノイズの影響を受けることがないため、ＰＬＬ回路から離れた位置にあるＣＤＲ回路においても信号の劣化は生じない。
【００２２】
また、ＣＤＲ回路内の発振回路は、ＰＬＬ回路からのディジタルコードを用いてその発振周波数を制御（シリアルデータとの位相調整）するので、周波数ゲイン（制御電圧に対する周波数の変動の割合）を小さく設計することができ、ジッタの発生を少なくすることができる。
【発明を実施するための最良の形態】
【００２３】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体集積回路について詳細に説明する。
【００２４】
図１は、本発明の半導体集積回路の内部構成を表す一実施形態の概略図である。図１に示す半導体集積回路１０は、ＰＬＬ回路（ＰＬＬ）１１とＣＤＲ回路を適用した複数のシリアル／パラレル変換回路（Ｓ／Ｐ）１２を備えている。
【００２５】
図１に示すＰＬＬ回路１１には、リファレンスクロックＲＥＦＣＬＫが入力され、後述する発振回路の制御電圧を変換したＭ＋１ビットのディジタルコードＣＴＣＴＬ＜Ｍ：０＞が出力される。シリアル／パラレル変換回路１２には、それぞれ、ＰＬＬ回路１１から出力され、バッファ１３でバッファリングされたＣＴＣＴＬ＜Ｍ：０＞とシリアルデータＲＸＰ＜Ｎ：０＞、ＲＸＮ＜Ｎ：０＞が入力される。ディジタルコードＣＴＣＴＬ＜Ｍ：０＞は、ＰＬＬ回路１１内のループフィルタの出力電圧が同じくＰＬＬ回路１１内のコースチューン回路で変換されたコードであって発振回路の発振周波数を制御するものであり、各シリアル／パラレル変換回路１２へはバッファ１３を介して伝達され、各シリアル／パラレル変換回路の発振周波数を制御する。なお、バッファ１３はＰＬＬ回路１１とシリアル／パラレル変換回路１２との距離に応じて適宜配置され、その距離が短い場合には必ずしも必要ない。
【００２６】
図２は、本発明の半導体集積回路で使用されるＰＬＬ回路の一実施形態の概略図である。図に示すとおり、ＰＬＬ回路１１は位相周波数比較器（ＰＦＤ）２１、チャージポンプ（ＣＰ）２２、ループフィルタ（ＬＦ）２３、コースチューン回路（ＣＴ）２４、発振回路（ＯＳＣ）２５および分周器（ＤＩＶ）２６を備えている。
【００２７】
位相周波数比較器２１には、外部からリファレンスクロックＲＥＦＣＬＫおよび発振回路２５の発振出力信号を分周器２６で分周した信号ＤＩＶＣＬＫが入力される。位相周波数比較器２１では、リファレンスクロックＲＥＦＣＬＫと分周信号ＤＩＶＣＬＫとの位相差および周波数差が比較され、位相・周波数差に応じてアップパルス信号ＵＰおよびダウンパルス信号ＤＯＷＮが出力される。チャージポンプ２２では、位相周波数比較器２１から入力されたアップパルス信号ＵＰおよびダウンパルス信号ＤＯＷＮに応じて、ループフィルタ２３を構成する容量（図示せず）へ電荷を充電、もしくは放電する。ループフィルタ２３では、容量に蓄積された電荷により発振回路２５の制御電圧ＶＴＵＮＥが生成され、この電圧は発振回路２５とコースチューン（粗調整）回路２４に入力される。
【００２８】
位相周波数比較器２１→チャージポンプ２２→ループフィルタ２３→コースチューン回路２４→発振回路２５→分周器２６→位相周波数比較器２１のループはコースループを形成し、コースチューン回路２４では、制御電圧ＶＴＵＮＥから変換された粗調整用ディジタルコードＣＴＣＴＬ＜Ｍ：０＞が生成され、発振回路２５に入力されるとともにＰＬＬ回路から出力される。発振回路２５では、制御電圧ＶＴＵＮＥおよびディジタルコードＣＴＣＴＬ＜Ｍ：０＞によりその発振周波数が制御される。
【００２９】
図３は図２に示すコースチューン回路２４の内部構成を示す一実施形態の概略図である。図に示すとおり、コースチューン回路２４は、コンパレータ３１、制御ロジック３２、カウンタ３３、および分周器（ＤＩＶ）３４を備える。
【００３０】
コンパレータ３１には、外部から発振回路２５の制御電圧ＶＴＵＮＥおよび２つのあらかじめ設定した参照電圧ＶＴＨＨ、ＶＴＨＬが入力される。コンパレータ３１では、これら参照電圧ＶＴＨＨ、ＶＴＨＬと制御電圧ＶＴＵＮＥが比較され、比較結果信号ＵＰＰＥＲ，ＬＯＷＥＲを出力する。このコンパレータ３１では、ＶＴＵＮＥ＞ＶＴＨＨの時にＵＰＰＥＲ＝１、ＬＯＷＥＲ＝０を出力し、ＶＴＵＮＥ＜ＶＴＨＬの時にＵＰＰＥＲ＝１、ＬＯＷＥＲ＝０を出力し、ＶＴＨＬ≦ＶＴＵＮＥ≦ＶＴＨＨの時にＵＰＰＥＲ＝ＬＯＷＥＲ＝０を出力する。
【００３１】
表１は制御ロジック３２の動作を示す表である。制御ロジック３２には、上述した比較結果信号ＵＰＰＥＲ，ＬＯＷＥＲおよびリファレンスクロックＲＥＦＣＬＫを分周したクロックＣＴＣＬＫが入力される。表１では制御ロジック３２が分周クロックＣＴＣＬＫに同期して比較結果信号ＵＰＰＥＲおよびＬＯＷＥＲを取り込み、カウントアップ信号ＣＵＰ、カウントダウン信号ＣＤＯＷＮを出力する様子を示している。
【００３２】
【表１】
【００３３】
表１に示すように、制御ロジック３２はあらかじめ設定された分周クロックＣＴＣＬＫのクロック数分（表に示す例ではＴ回）の期間中、比較結果信号ＵＰＰＥＲ＝１が連続して入力された時にはカウントアップ信号ＣＵＰ＝１，カウントダウン信号ＣＤＯＷＮ＝０を出力し、比較結果信号ＬＯＷＥＲ＝１が連続して入力された時にはカウントアップ信号ＣＵＰ＝０，カウントダウン信号ＣＤＯＷＮ＝１を出力する。制御ロジック３２は、コンパレータ３１の比較結果信号ＵＰＰＥＲ，ＬＯＷＥＲが制御電圧ＶＴＵＮＥの変動により小刻みに変動するのを防ぐために、分周クロックＣＴＣＬＫで比較結果信号ＵＰＰＥＲ、ＬＯＷＥＲをサンプリングして平均化したカウントアップ信号ＣＵＰ、カウントダウン信号ＣＤＯＷＮを生成する。
【００３４】
カウンタ３３は、分周クロックＣＴＣＬＫに同期してカウントアップ信号ＣＵＰおよびカウントダウン信号ＣＤＯＷＮをカウントし、ディジタルコードＣＴＣＴＬ＜Ｍ：０＞として出力する。カウントアップ信号ＣＵＰ＝１が入力された時にはディジタルコードＣＴＣＴＬ＜Ｍ：０＞がカウントアップされ、カウントダウン信号ＣＤＯＷＮ＝１が入力された時にはディジタルコードＣＴＣＴＬ＜Ｍ：０＞はカウントダウンされる。
【００３５】
図４は図２に示す発振回路２５の一実施形態の概略図である。図４に示す発振回路２５は、電圧制御発振器（ＶＣＯ）４１、電流電圧変換回路（ＢＩＡＳ）４２およびＤＡコンバータ（ＤＡＣ）４３を備えている。
【００３６】
ＤＡコンバータ４３は入力されたディジタルコードＣＴＣＴＬ＜Ｍ：０＞をアナログ電流ＩＦＩＸＥＤに変換する。電流電圧変換回路４２は、電流ＩＦＩＸＥＤを２つの制御電圧ＶＰＦ，ＶＰＮに変換し、電圧制御発振器４１へ出力する。電圧制御発振器４１では、制御電圧ＶＴＵＮＥ，ＶＰＦ，ＶＰＮによりその発振周波数が制御される。
【００３７】
図５は電圧制御発振器４１の内部構成を表す一実施形態の概略図である。電圧制御発振器４１は複数（図の例では４つ）のディレイセル５１を備える。各ディレイセル５１にはループフィルタ２３からの制御電圧ＶＴＵＮＥおよび電流電圧変換回路４２からの制御電圧ＶＰＦ、ＶＰＮが入力される。制御電圧ＶＰＦ，ＶＰＮはディジタルコードＣＴＣＴＬ＜Ｍ：０＞を変換した電圧であり、ＰＬＬ回路の周波数が一定の場合、すなわち、ＰＬＬ回路がロックされている状態ではほぼ一定の値となる。一方、制御電圧ＶＴＵＮＥはリファレンスクロックＲＥＦＣＬＫの周期で細かく変動する。
【００３８】
図６は電圧制御発振器４１を構成するディレイセル５１の一実施形態の概略図である。図に示すように、ディレイセル５１は電流電圧変換回路４２からの制御電圧ＶＰＦで制御される電流源６１，６２、制御電圧ＶＰＮで制御される電流源６３と、ループフィルタ２３からの制御電圧ＶＴＵＮＥで制御される電流源６４およびＮＭＯＳトランジスタ６５，６６を備えている。電流源６１，６２，６３は前述したようにほぼ一定の制御電圧ＶＰＦ，ＶＰＮで制御されるため、これら電流源を流れる電流はほぼ一定となる。したがって、電圧制御発振器４１の発振周波数は制御電圧ＶＴＵＮＥだけで制御されることになり、周波数ゲインは十分小さいものとなる。
【００３９】
なお、上述した本発明の実施形態では、位相周波数比較器、チャージポンプ、ループフィルタおよび分周器は従来公知のものを使用することができる。
【００４０】
図７は本発明の半導体集積回路を構成するシリアル／パラレル変換回路の内部構成を表す一実施形態の概略図である。シリアル／パラレル変換回路（Ｓ／Ｐ）７０は位相比較器（ＰＤ）７２、チャージポンプ（ＣＰ）７３、ループフィルタ（ＬＦ）７４、発振回路（ＯＳＣ）７５を備えたＣＤＲ回路７１とデシリアライザ７６で構成される。
【００４１】
発振回路７５は、前述したＰＬＬ回路１１に用いられる発振回路２５と同一の構成となっており、入力されたディジタルコードＣＴＣＴＬ＜Ｍ：０＞を内蔵するＤＡコンバータ（ＤＡＣ）により、同じく内蔵する電圧制御発振器（ＶＣＯ）の発振周波数を制御する電圧に変換する。
【００４２】
位相比較器７２では、発振回路７５で発生したクロック信号ＧＣＬＫＩ，ＧＣＬＫＱ，ＧＣＬＫＩＢ，ＧＣＬＫＱＢの位相とシリアルデータＲＸＰ，ＲＸＮの位相が比較され、クロックの位相が早い場合にはアーリー信号ＥＡＲＬＹが出力され、クロックの位相が遅い場合にはレイト信号ＬＡＴＥが出力される。
【００４３】
チャージポンプ７３では、アーリー信号ＥＡＲＬＹおよびレイト信号ＬＡＴＥをもとに制御電圧ＶＴＵＮＥ＿ＦＩＮＥを出力する。制御電圧ＶＴＵＮＥ＿ＦＩＮＥはループフィルタ７４で平滑化され、発振回路７５に入力される。
【００４４】
このように、発振回路７５には、ＰＬＬ回路１１から供給された粗調整用のディジタルコードＣＴＣＴＬ＜Ｍ：０＞とループフィルタ７４からの制御電圧ＶＴＵＮＥ＿ＦＩＮＥが入力され、シリアルデータＲＸＰ，ＲＸＮと位相が調整されたクロック信号ＧＣＬＫＩ，ＧＣＬＫＱ，ＧＣＬＫＩＢ，ＧＣＬＫＱＢを出力する。
【００４５】
位相を調整された高速のクロックＧＣＬＫＩ，ＧＣＬＫＩＢはデシリアライザ７６に送られ、デシリアライザ７６では、この高速のクロックＧＣＬＫＩ，ＧＣＬＫＩＢに同期してシリアルデータをパラレルデータに変換する。
【００４６】
本実施形態におけるＣＤＲ回路は、従来のコースループとファインループで構成されたＣＤＲ回路と比較し、コースループを構成する回路が不要となるため、レイアウト面積、消費電力ともに減少させることが可能となる。また、発振回路７５は、ＰＬＬ回路で使用するものよりも周波数ゲインが小さいものを使用することも可能であり、このようにするとジッタの発生を少なくすることができる。
【００４７】
本発明は、基本的に以上のようなものである。
【００４８】
以上、本発明の半導体集積回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよい。
【図面の簡単な説明】
【００４９】
【図１】本発明の半導体集積回路の内部構成を表す一実施形態の概略図である。
【図２】本発明の半導体集積回路で使用されるＰＬＬ回路の一実施形態の概略図である。
【図３】図２に示すコースチューン回路の内部構成を示す一実施形態の概略図である。
【図４】本発明の発振回路の内部構成を示す一実施形態の概略図である。
【図５】本発明の発振回路を構成する電圧制御発振器の内部構成を示す一実施形態の概略図である。
【図６】本発明の電圧制御発振器を構成するディレイセルの内部構成を示す一実施形態の概略図である。
【図７】本発明の半導体集積回路を構成するシリアル／パラレル変換回路の内部構成を表す一実施形態の概略図である。
【図８】従来の一般的なＰＬＬ回路の一例の概略図である。
【図９】従来の一般的なシリアル／パラレル変換回路の一例の概略図である。
【図１０】従来の一般的なシリアル／パラレル変換回路の他の例の概略図である。
【図１１】従来の複数チャネルにクロックを供給する方式の一例の概念図である。
【図１２】従来の各シリアルリンクでリファレンスクロックを共通化する方式の一例の概念図である。
【符号の説明】
【００５０】
１０ 半導体集積回路
１１，８０，１１０１ ＰＬＬ回路
１２，７０，９０，１００ シリアル／パラレル変換回路
１３ バッファ
２１，８１，１０２１ 位相周波数比較器
２２，７３，８２，１０１２，１０２２ チャージポンプ
２３，７４，８３，１０１３，１０２３ ループフィルタ
２４ コースチューン回路
２５，４０，７５，８４，１０１４ 発振回路
２６，３４，８５，１０２４ 分周器
３１ コンパレータ
３２ 制御ロジック
３３ カウンタ
４１ 電圧制御発振器
４２ 電流電圧変換回路
４３ ＤＡコンバータ
５１ ディレイセル
６１，６２，６３，６４ 定電流源
６５，６６ ＮＭＯＳトランジスタ
７１，９１ ＣＤＲ回路
７２，９２，１０１１ 位相比較器
７６，９４，１０３ デシリアライザ
９３ 位相制御ブロック
１０１ ファインループ
１０２ コースループ
【特許請求の範囲】
【請求項１】
位相周波数比較回路とチャージポンプとループフィルタと発振回路とを有し、リファレンスクロックに同期した発振出力信号を生成するＰＬＬ回路と、前記発振出力信号とシリアルデータとの位相を調整する複数のＣＤＲ回路とを有する半導体集積回路において、
前記ＰＬＬ回路は前記ループフィルタから出力され前記発振回路の発振周波数を制御する制御電圧をディジタルコードに変換するコースチューン回路と、前記変換後のディジタルコードを前記複数のＣＤＲ回路に分配する経路とを備えたことを特徴とする半導体集積回路。
【請求項２】
前記ＣＤＲ回路は、位相比較回路とチャージポンプとループフィルタと電圧制御発振器とＤＡコンバータとを備え、
前記ＤＡコンバータは、前記分配されたディジタルコードを制御電圧に変換するとともに、
前記電圧制御発振器は、前記ディジタルコードから変換された制御電圧および前記ＣＤＲ回路を構成するループフィルタの出力電圧にもとづいてその発振周波数が制御されることを特徴とする請求項１記載の半導体集積回路。
【請求項１】
位相周波数比較回路とチャージポンプとループフィルタと発振回路とを有し、リファレンスクロックに同期した発振出力信号を生成するＰＬＬ回路と、前記発振出力信号とシリアルデータとの位相を調整する複数のＣＤＲ回路とを有する半導体集積回路において、
前記ＰＬＬ回路は前記ループフィルタから出力され前記発振回路の発振周波数を制御する制御電圧をディジタルコードに変換するコースチューン回路と、前記変換後のディジタルコードを前記複数のＣＤＲ回路に分配する経路とを備えたことを特徴とする半導体集積回路。
【請求項２】
前記ＣＤＲ回路は、位相比較回路とチャージポンプとループフィルタと電圧制御発振器とＤＡコンバータとを備え、
前記ＤＡコンバータは、前記分配されたディジタルコードを制御電圧に変換するとともに、
前記電圧制御発振器は、前記ディジタルコードから変換された制御電圧および前記ＣＤＲ回路を構成するループフィルタの出力電圧にもとづいてその発振周波数が制御されることを特徴とする請求項１記載の半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００７−２９５２１６（Ｐ２００７−２９５２１６Ａ）
【公開日】平成１９年１１月８日（２００７．１１．８）
【国際特許分類】
【出願番号】特願２００６−１２００４４（Ｐ２００６−１２００４４）
【出願日】平成１８年４月２５日（２００６．４．２５）
【出願人】（５０１２８５１３３）川崎マイクロエレクトロニクス株式会社 (449)
【Ｆターム（参考）】
【公開日】平成１９年１１月８日（２００７．１１．８）
【国際特許分類】
【出願日】平成１８年４月２５日（２００６．４．２５）
【出願人】（５０１２８５１３３）川崎マイクロエレクトロニクス株式会社 (449)
【Ｆターム（参考）】
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