【課題】本発明は、発振器が出力する出力信号の１周期に小数分周の分解能つまり位相の分解能が依存しないＴＤＣを提供することを目的とする。
【解決手段】本発明は、直列に接続され入力端で発振器が出力する出力信号ＣＫＶを入力される複数の遅延素子２１と、複数の遅延素子２１が出力する複数の遅延クロック信号を、ＰＬＬ回路が入力される基準信号ＦＲＥＦのエッジタイミングでそれぞれラッチする複数のラッチ回路２２と、直列接続された複数の遅延素子２１の入力端で入力される出力信号ＣＫＶと、直列接続された複数の遅延素子２１の出力端で出力される出力デジタル信号が、エッジタイミングを等しくするように、複数の遅延素子２１の遅延時間を調整する遅延時間調整回路３２と、を備えることを特徴とするＴＤＣ２である。 （もっと読む）

【課題】出力クロック信号の周波数制御を精度良く行うことが容易となるＰＬＬ回路を提供する。
【解決手段】流出または流入の出力電流を出力するものであって、パルス信号に応じて前記出力電流のオン／オフが切替えられるチャージポンプと、周期性を有する多値の参照信号に応じて前記パルス信号を生成する、パルス信号生成部と、を備え、前記出力電流に応じた出力クロック信号を生成するＰＬＬ回路であって、前記参照信号に応じて前記出力電流の電流量を調節する、電流量調節部を備えたＰＬＬ回路とする。 （もっと読む）

【課題】位相同期ループ（ＰＬＬ）における位相周波数検出器およびチャージポンプの線形動作を達成する。
【解決手段】位相周波数検出器は、基準信号とクロック信号とを受け取り、基準信号とクロック信号とに基づいて第１および第２の信号を生成し、第１の信号のみに基づいて第１および第２の信号をリセットする。第１および第２の信号は、それぞれ、ｕｐおよびｄｏｗｎの信号であってもよいし、それぞれ、ｄｏｗｎおよびｕｐの信号であってもよい。位相周波数検出器は、予め定められた量の分、第１の信号を遅らせ、遅れた第１の信号と第２の信号とに基づいて、リセット信号を生成し、リセット信号を用いて第１および第２の信号をリセットすることができる。チャージポンプは、第１および第２の信号を受け取り、基準信号とクロック信号との間の位相誤差を示す出力信号を生成する。 （もっと読む）

【課題】サイクルスリップが発生することでＰＬＬ回路の引き込み時間が遅れるという問題がある。そのため、サイクルスリップを低減し、高速にロックを行なうＰＬＬ回路の提供が望まれる。
【解決手段】図１に示すＰＬＬ回路は、位相比較器と、位相比較器と接続されるチャージポンプと、を備えている。さらに、位相比較器は、基準クロックを遅延させたクロック及びフィードバッククロックを遅延させたクロックに基づき、チャージポンプの出力電圧を上昇させる第１のＵＰ信号及びチャージポンプの出力電圧を下降させる第１のＤＷ信号を生成する制御信号生成回路と、基準クロックに同期させ、第１のＵＰ信号に基づきチャージポンプの出力電圧を上昇させる第２のＵＰ信号を出力する第１の保持回路と、フィードバッククロックに同期させ、第１のＤＷ信号に基づきチャージポンプの出力電圧を下降させる第２のＤＷ信号を出力する第２の保持回路と、を含んでいる。 （もっと読む）

【課題】回路構成を単純化して部品コストを低減すると共に、回路の小型化を実現したルビジウム原子発振器を提供する。
【解決手段】このルビジウム原子発振器５０は、ルビジウム原子の共振周波数により励振する光マイクロ波ユニット（ＯＭＵ）１と、ＯＭＵ１を透過した光の強度を検出する光検出部２と、Ａｍｐ３に現れる周波数誤差信号の位相を検波する位相検波器４と、位相検波器４の出力信号を積分するループフィルタ５と、ループフィルタ５の電圧に基づいて所定の周波数を発振する電圧制御水晶発振器（ＶＣＸＯ）６と、マイクロ波の位相を低周波により変調する発振回路７と、ＶＣＸＯ６の発振信号をマイクロ波に逓倍する位相変調逓倍部８と、を備えて構成されている。 （もっと読む）

【課題】充放電流を切り替えるスイッチを確実に動作させ、高速化に対応できチャージポンプ回路の機能を保持できる位相比較器およびクロックデータリカバリ回路を提供する。
【解決手段】入力データと第１のラッチ１１１のラッチデータの論理不一致を検出する第１の検出回路と、第１のラッチのラッチデータと第２のラッチ１１２のラッチデータの論理不一致を検出する第２の検出回路と、第１の検出回路および第２の検出回路の検出結果に応じて、電流を充電または放電を切り替えるための切替スイッチ機能を含むチャージポンプ回路と、を有し、第１の検出回路、第２の検出回路、およびチャージポンプ回路は、第１および第２の検出回路の論理不一致判定部とチャージポンプ回路の充放電流を切り替える切替スイッチとが複合化された検出回路複合型チャージポンプ回路１２０として形成されている。 （もっと読む）

【課題】小規模かつ低消費電力で発振信号を生成可能な半導体集積回路およびこれを用いた無線通信装置を提供する。
【解決手段】半導体集積回路は、デジタル制御発振器と、カウンタと、時間デジタル変換器と、加算器と、制御信号生成部と、を備える。時間デジタル変換器は、発振信号と参照信号との位相差に対応する第３のデジタル信号を生成する。前記時間デジタル変換器は、分周器と、複数のインピーダンス素子と、位相差検出部と、を有する。分周器は、前記発振信号を分周して複数の分周信号を生成する。複数のインピーダンス素子は、前記複数の分周信号を分圧して、前記発振信号を遅延させた複数の遅延信号を生成する。位相差検出部は、前記参照信号と、前記複数の遅延信号のそれぞれと、を比較することにより、前記参照信号と前記発振信号との位相差に対応する前記第３のデジタル信号を出力する。 （もっと読む）

【課題】２つのクロック信号の位相比較に基づき生成する２つのパルス信号の遅延時間を極力短くすることができ、かつ確実にリセットできる位相検出回路および該位相検出回路を備えたＰＬＬ回路を提供すること。
【解決手段】位相検出回路は、位相比較を行う２つのクロック信号の論理和信号と論理積信号とに基づき、進相側と遅相側の２つのパルス信号の生成に用いる一方の出力を、前記位相比較を行う準備動作状態と、前記位相比較を行った回路動作状態とに切り替えて保持するラッチ回路を備えている。 （もっと読む）

【課題】ノイズ等によって生じるチャタリングの発生を検知・訂正する機能をＡＤＰＬＬに提供する。
【解決手段】ＴＤＣ８０２−２とカウンタ８０１−１を含むＡＤＰＬＬにおいて、ＴＤＣの出力（伝播遅延情報）をエンコードするエンコーダ８０２−３を用意する。エンコーダ８０２−３は複数のビットからなる伝播遅延情報を所定の単位に分けて、エンコーダ８０２−３内の１６ビットエンコーダに個々の処理を行わせる。各１６ビットエンコーダは、受け取った伝播遅延情報の一部の中に複数の変化点が存在する場合は、最下位ビットに近い変化点のみを残置させる。 （もっと読む）

【課題】ループ帯域幅を安定させる位相周波数比較器を簡易な回路で提供する。
【解決手段】基準クロック１０２とフィードバッククロック１０３とを入力とし、周波数シンセサイザへのアップ信号と周波数シンセサイザへのダウン信号とを出力する位相周波数比較器において、第１位相周波数比較回路１０６と、第２位相比較回路１０７と、前記基準クロック１０２と前記フィードバッククロック１０３とを入力とし、前記第１位相周波数比較回路１０６の入力と前記第２位相比較回路１０７の入力とに、所定の相対的な遅延を与える遅延回路部１０８とを備え、周波数比較を前記第１位相周波数比較回路１０６で行い、位相比較を前記第１位相周波数比較回路１０６とラッチを制御した前記第２位相比較回路１０７とで行う位相周波数比較器。 （もっと読む）

【課題】比較的簡易な回路構成で、制御時定数を短くしても超高安定な位相同期を実現する。
【解決手段】基準クロックを１／ｍ分周器１２で１／ｍ倍し、ＶＣＸＯ１１で発生される発振クロックを１／ｎ分周器１３で１／ｎ倍し、両クロックを量子化位相比較器１４に送り、両クロックのずれ量に相当する量子化位相差δを取得して予測制御器１５に送る。予測制御器１５では、入力された量子化位相差を、その極性が負から正に反転してから再び負に反転するまで、または正から負に反転してから再び正に反転するまで積分し、この積分値に-0.5倍〜-0.05倍の予測係数を掛けた値を予測重み値として求め、この予測重み値を積分値に加算して制御電圧値を予測する。この予測制御器１５で予測された制御電圧値を、Ｄ／Ａ変換器１６でアナログ電圧に変換し、ＬＰＦ１７によって決まるループ時定数でフィルタリングして、周波数制御電圧としてＶＣＸＯ１１に送る。 （もっと読む）

【課題】位相検知の誤判定を防止した高精度の位相検知回路を提供する。
【解決手段】電源線ＶＳＳ１とセンスノードＬＳＡＴ、ＬＳＡＢ間に、ｎＭＯＳトランジスタの組（Ｍ１、Ｍ２、Ｍ３）、（Ｍ４、Ｍ５、Ｍ６）を備え、各トランジスタのゲートに内部クロックＲＣＬＫ、ＲＣＬＫのインバータＩＮＶ１による反転信号、外部ロックＣＫ、／ＣＫをそれぞれ入力し、電源線ＶＤＤ１とセンスノードＬＳＡＴ、ＬＳＡＢ間に、ｐＭＯＳトランジスタの組（ＭＰ１、ＭＰ２、ＭＰ３）、（ＭＰ４、ＭＰ５、ＭＰ６）を備え、各トランジスタのゲートにＦＣＬＫのインバータＩＮＶ２による反転信号、内部クロックＲＣＬＫ、外部ロックＣＫ、／ＣＫをそれぞれ入力し、センスノードＬＳＡＴ、ＬＳＡＢは差動アンプＡＭＰで増幅されラッチ回路Ｌ１でラッチされる。ｐＭＯＳトランジスタ（ＭＰ１１、ＭＰ１２、ＭＰ１３）はＬＳＡＴ、ＬＳＡＢをプリチャージ・イコライズする。 （もっと読む）

【課題】低消費電力化と小型化とが両立されたＰＬＬ回路を提供する。
【解決手段】ＰＬＬ回路の位相比較器２は、カウンタ１６と時間デジタル変換器１３とを含む。カウンタ１６は、参照クロック信号ＲＥＦと、デジタル制御発振器の出力を分周した低周波クロック信号ＣＬＫＡおよび高周波クロック信号ＣＬＫＢとを受ける。カウンタ１６は、高周波クロック信号ＣＬＫＢのクロック数をカウントすることによって参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとの位相差を検出する。時間デジタル変換器１３は、参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとを受ける。時間デジタル変換器１３は、カウンタ１６の出力が所定範囲になってから、参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとの位相差を、高周波クロック信号ＣＬＫＢの周期よりも短い時間の精度で検出する。 （もっと読む）

２ポイント変調をサポートするデジタル位相同期ループ（ＤＰＬＬ）が説明される。１つの設計において、ＤＰＬＬは、位相デジタル変換器、ループ内で動作するループフィルタ、ローパス変調パスのための第１の処理ユニットおよびハイパス変調パスのための第２の処理ユニットを含む。第１の処理ユニットは、入力変調信号を受信し、位相デジタル変換器の後でループフィルタより前のループの内部の第１のポイントに対して第１の変調信号を供給する。第２の処理ユニットは、入力変調信号を受信し、ループフィルタより後のループの内部の第２のポイントに対して第２の変調信号を供給する。第１の処理ユニットは、周波数を位相に変換するために入力変調信号を累算するアキュムレータを含み得る。第２の処理ユニットは、可変利得で入力変調信号をスケールするスケーリングユニットを含み得る。 （もっと読む）

【課題】温度変動による位相雑音の悪化を低減することが可能なＰＬＬ回路を提供することを目的とする。
【解決手段】電圧制御発振回路８１と、分周器８２と、基準信号REF-INと発振信号Outputとの互いの位相を比較し、位相差に応じたパルス幅のパルス信号UP、DOWNを出力する位相比較器と、パルス信号UP、DOWNのパルス幅に応じた大きさのＣＰ電流ICPp、ICPnを出力する出力電流補正機能付きチャージポンプ１と、ＣＰ電流ICPp、ICPnに応じてＶｔ電圧を制御するループフィルタ８５と、温度変動に応じて遅延時間が変化する遅延回路８とを備えてＰＬＬ回路１００を構成し、遅延回路８の遅延時間に基づいて、ＣＰ電流ICPpとＣＰ電流ICPnとの差が小さくなるように、ＣＰ電流ICPp又はＣＰ電流ICPnを補正する。 （もっと読む）

【解決手段】一つのインバータ遅延より小さいインバータ遅延の高分解能を含む時間デジタル変換器（ＴＤＣ）が記載されている。デザイン例において、ＴＤＣは、第１及び第２の遅延パス、遅延ユニット、及び位相演算ユニットを含んでいる。第１の遅延パスは、第１の入力信号及び第１の参照信号を受信し、第１の出力を供給する。第２の遅延パスは、第２の入力信号及び第２の参照信号を受信し、第２の出力を供給する。遅延ユニットは、例えば半分のインバータ遅延によって、第１の入力信号に対して第２の入力信号を遅延する、または第１の参照信号に対して第２の参照信号を遅延する。位相演算ユニットは、第１及び第２の出力を受信し、入力信号及び参照信号間の位相差を供給する。構成は、前記第１及び第２の遅延パスについての正確なタイミングを得るために実行され得る。 （もっと読む）

【課題】分数−Ｎ補償法で用いられる電荷ポンプを容易に整合し、分数分割によって導入された望ましくない周波数成分を濾波する。
【解決手段】ＶＣＯ周波数分割器３０９と基準周波数信号３０３との間の位相不整合の分数−ＮＰＬＬにおける補償が可変電荷ポンプ装置３０７により行われる。移相比較器３０５は、電荷ポンプ装置の電荷ポンプのいくつかを早くオンにし、残りの電荷ポンプを遅れてオンにするために補償論理５０１を有する。このプロセスは、部分電荷を適切に補償するために正確な時点で等価電荷をオンにする。 （もっと読む）

【課題】安価な原子発振器を構成する。
【解決手段】原子共鳴器１０が発生する共鳴信号５４を増幅する増幅器１８と、所定の周波数の低周波信号ＬＷＶを出力する低周波位相変調信号発生器２１と、共鳴信号５４と低周波信号ＬＷＶとに基づき制御電圧ＶＣを出力する位相弁別器２０と、制御電圧ＶＣに基づき原子共鳴器１０が正常に動作しているか否かを示すアラーム信号ＡＬＭを出力するアラーム回路３０と、所定の電圧ＶＤを発生する電圧発生部３２と、アラーム信号ＡＬＭに基づき原子共鳴器１０が正常に動作している場合は制御電圧ＶＣを出力し、正常に動作していない場合は所定の電圧ＶＤを出力するスイッチ回路３４と、スイッチ回路３４の出力に基づき出力信号ＯＵＴの周波数が制御される電圧制御水晶発振器２３と、出力信号ＯＵＴと低周波信号ＬＷＶとに基づき逓倍及び合成したマイクロ波ＭＷＶを出力する周波数逓倍合成変調部２２と、を含む原子発振器１。 （もっと読む）

【課題】従来のＡＤＰＬＬ回路では、出力クロックにデューティ劣化がある場合、最終的に導き出される位相差に大きな誤差が生じてしまう。
【解決手段】第１クロックをカウントする第１カウンタと、第２クロックを分周した第３クロックをカウントする第２カウンタと、第３クロックの遅延クロックと第１クロックを比較した第１比較結果と、第１クロックの遅延クロックと第３クロックを比較した第２比較結果とに応じ第１、第３クロックの相対的位相差を検出する第１位相検出器と、第２クロックの周期を測定する第２位相検出器と、第２位相検出器の検出結果により第１位相検出器の検出結果を正規化した値と、第１、第２カウンタの値とに応じて第１、第３クロックとの位相差を演算する位相誤差演算部と、位相誤差演算部の演算結果に応じ第２クロックを出力するＤＣＯとを有するデジタルＰＬＬ回路。 （もっと読む）

【課題】高性能位相検出器は、プログラムで制御できる周波数および位相を有するデジタル基準信号を生成する局部デジタルオシレータを含む。
【解決手段】位相検出器は、デジタル基準信号とサンプリングされた入力信号の間の位相差を蓄積し、位相誤差の指標を作る。位相検出器は、周波数合成器において用いられ、低位相ノイズおよび正確な位相制御で信号を発生することができる利点がある。さらに、この種類のシンセサイザは、低ジッタのクロックおよび波形を生成するＡＴＥシステムおよび他の電子システムにおいて、ビルディングブロックのように用いられる。 （もっと読む）