位相周波数比較器およびシリアル伝送装置
【課題】ループ帯域幅を安定させる位相周波数比較器を簡易な回路で提供する。
【解決手段】基準クロック102とフィードバッククロック103とを入力とし、周波数シンセサイザへのアップ信号と周波数シンセサイザへのダウン信号とを出力する位相周波数比較器において、第1位相周波数比較回路106と、第2位相比較回路107と、前記基準クロック102と前記フィードバッククロック103とを入力とし、前記第1位相周波数比較回路106の入力と前記第2位相比較回路107の入力とに、所定の相対的な遅延を与える遅延回路部108とを備え、周波数比較を前記第1位相周波数比較回路106で行い、位相比較を前記第1位相周波数比較回路106とラッチを制御した前記第2位相比較回路107とで行う位相周波数比較器。
【解決手段】基準クロック102とフィードバッククロック103とを入力とし、周波数シンセサイザへのアップ信号と周波数シンセサイザへのダウン信号とを出力する位相周波数比較器において、第1位相周波数比較回路106と、第2位相比較回路107と、前記基準クロック102と前記フィードバッククロック103とを入力とし、前記第1位相周波数比較回路106の入力と前記第2位相比較回路107の入力とに、所定の相対的な遅延を与える遅延回路部108とを備え、周波数比較を前記第1位相周波数比較回路106で行い、位相比較を前記第1位相周波数比較回路106とラッチを制御した前記第2位相比較回路107とで行う位相周波数比較器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、位相周波数比較器およびシリアル伝送装置に関する。
【背景技術】
【0002】
シリアル伝送の受信側のクロック生成や半導体集積回路のクロック生成など幅広く位相同期回路(PLL)周波数シンセサイザが用いられる。PLLでは、フィードバッククロックと基準クロックとの間で位相を調整するため、位相比較器が用いられる。位相比較器は、フィードバッククロックと基準クロックの位相を比較し、両者の間の位相の遅延または先進に応じてアップダウン信号を出力する。
【0003】
位相比較器では、不感帯を防止するため、フィードバッククロックと基準クロックの位相差が小さいときにも短いアップ信号と短いダウン信号が出力される機構が設けられている。特許文献1には、第1入力信号の位相と第2入力信号の位相とを比較する位相比較器において、第1入力信号を遅延させて第1遅延信号を出力する第1遅延回路と、第2入力信号を遅延させて第2遅延信号を出力する第2遅延回路と、第1入力信号と第2遅延信号とが入力され、第1入力信号の位相が第2遅延信号の位相よりも進んでいるときにその進みに対応した第1出力パルスを出力する第1位相比較回路と、第2入力信号と第1遅延信号とが入力され、第2入力信号の位相が第1遅延信号の位相よりも進んでいるときにその進みに対応した第2出力パルスを出力する第2位相比較回路と、を備えた位相比較器が示され、シンプルな構成で、位相が一致しているときでも最小限のパルスを出力し、不感帯の発生を防止できる位相比較器が示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2004−357076号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本願に先立って検討を行った周波数シンセサイザのブロック図を図2に示す。図2の周波数シンセサイザ201は、位相周波数比較器(PFC)202、昇圧回路(CP)203、低域通過フィルタ(LPF)204、電圧制御発振器(VCO)205、分周器(DI)206を備える。位相周波数比較器202の回路構成例を図3に示す。基準クロック(Reference Clock)及びフィードバッククロック(Feedback Clock)の位相エッジの入力に対して”H”レベルを保持する為のラッチ301及び302があり、両ラッチが”H”レベルとなった場合に両ラッチをリセットするAND回路303により構成され、ラッチ301及び302の出力がそれぞれアップ信号(UP)及びダウン信号(DOWN)となっている。
【0006】
まず、検討を行った回路の動作について説明を行う。図4に動作タイミングを示す。基準クロックがフィードバッククロックに比べて周波数が高い場合401は、アップ信号側がダウン信号側に比べ長時間”H”レベルが出力され、基準クロックがフィードバッククロックに比べて周波数が低い場合402は、ダウン信号側がアップ信号側に比べ長時間”H”レベルが出力される。基準クロックとフィードバッククロックの周波数がほぼ等しい場合であって、フィードバッククロックが基準クロックに比べて位相が遅れている場合403、フィードバッククロックが基準クロックに比べて位相が進んでいる場合404も、それぞれ以下の出力パターンでパルスを出力する。位相比較結果の出力パターンにはラッチ301及び302の初期値に応じて、場合403ではパターン403Aとパターン403Bとの、および、場合404ではパターン404Aとパターン404Bとの、それぞれに2通りが存在する。これらは、符号まで含めて位相差に比例した出力であり、周波数シンセサイザにとっては位相を先進させてロックするか遅延させてロックするかの違いである。従って、それぞれの場合で、2通りの内の何れかのパターンが出力される。
【0007】
昇圧回路203はアップ信号側のパルスが立っている間一定の電流を低域通過フィルタ204に注入し、ダウン信号側が立っている間は一定の電流を引き抜く。低域通過フィルタ204は昇圧回路203によって蓄積された電荷に応じた電圧を出力する。電圧制御発振器205は入力された電圧に応じた周波数のクロックを出力し、分周器206は電圧制御発振器205が出力するクロックの分周比倍の周期のフィードバッククロックを位相周波数比較器202の入力へフィードバックする。一連の動作は、基準クロックとフィードバッククロックの周波数と位相がほぼ一致するまで繰り返され、従って基準クロックに対して位相がほぼ一致した分周比倍の周波数を持つクロックが電圧制御発振器205から出力された状態で定常となる。
【0008】
次に、本願の発明者らが検討を行った結果見出された、回路の問題点について説明を行う。位相周波数比較器202の基準クロック及びフィードバッククロックの位相差と出力信号との関係を図5に示す。縦軸はアップ信号パルス幅とダウン信号パルス幅の差分を、横軸は基準クロックに対するフィードバッククロックの位相差を示す。線形システムの考え方から点線で与えられる線形特性が理想的であるが、現実の回路では素子特性及び寄生素子のために実線のような特性となり、位相差が小さい場合には位相差を検出できない不感帯(dead zone)を生じる。さらに、寄生素子は製造ばらつきが大きく、従って不感帯幅も大きくばらつく。
【0009】
不感帯の発生を防止する位相比較器として、図6に回路図を示す特許文献1に開示の技術がある。基準クロックが遅延素子601により遅延して入力される位相比較回路602とフィードバッククロックが遅延素子603により遅延して入力される位相比較回路604を並列に接続し、位相比較回路602のダウン信号と位相比較回路604のアップ信号を出力として使用する。図7にタイミング図を示すように、改善前のタイミング図701では、不感帯のためにアップ信号、ダウン信号とも出力されないが、改善後のタイミング図702では、遅延によってアップダウン感度を変化させることで不感帯を避け、位相差が小さい場合であってもアップ信号及びダウン信号いずれのパルスも最小限出力される。このときの、アップ信号パルス幅とダウン信号パルス幅の差分と位相差の関係を図8に示す。図8に示すように、不感帯の発生が防がれた出力特性となる。
【0010】
しかしながら、図8に示したアップ信号パルス幅とダウン信号パルス幅の差分と位相差の関係では、位相差が小さい範囲と大きい範囲では、アップ信号パルス幅とダウン信号パルス幅の差分と位相差との関係が異なる傾きを持つように振るまい、広い範囲で見ると非線形となってしまう。さらには、傾きが変化する領域は、図5で示した不感帯を形成していた幅、すなわち製造ばらつきの影響を大きく受けるために、特に特性がばらつく。この非線形性や特性のばらつきは、ループ帯域幅のばらつきを引き起こす。ループ帯域幅とは、基準クロックの周波数が揺れるときの、揺れのスピードに追従可能な最大の値である。例えば、高速インターフェースに搭載される周波数シンセサイザでは、ループ帯域幅が規格で厳密に規定されるが、ループ帯域幅は位相差出力特性に大きく依存するため、非線形性や製造ばらつきの影響を防ぐことが課題となる。
【0011】
そこで、本願の発明者らは、図7に示したパルス幅を最小限とすることなく、すなわち、図6に示した遅延素子による遅延時間を大きくすることで、図9に示すように広い位相差範囲で線形な特性を得ることが出来ると考えた。また、位相比較回路602および位相比較回路604の代わりに、単純な回路構成で、周波数比較と位相比較とを行える位相周波数比較回路を用いることを考えた。
【0012】
しかしながら、位相周波数比較回路の場合には、周波数比較から位相比較への動作遷移の際に、2つの位相周波数比較回路内のラッチ301及び302の初期値が”H”と”L”のいずれの値を取るのかが不定となり、図4のパターン403Aとパターン403Bや、パターン404Aとパターン404Bで示した、2通りの動作に応じて、2つの位相周波数比較器で、それぞれが比較対象としている位相エッジ対が一致する場合と、異なる位相エッジ対を比較する場合とが存在する。例えば、フィードバッククロックを基準クロックに対して遅延させて2つの入力位相周波数比較回路に入力した場合に、互いに異なる位相エッジ対が比較され、一方の位相周波数比較回路ではパターン403Aの出力となるが、他方の位相周波数比較回路ではフィードバッククロックが進んでいると判断され、パターン403Bの出力となることもある。
【0013】
図9に示した特性は、2つの位相周波数比較回路がそれぞれ比較対象としている位相エッジ対が2つの位相周波数比較回路間で一致していることを前提としている。一致していない場合は、パターン403Aとパターン403Bでのアップ信号とダウン信号の違い、すなわち、互いにアップとダウンが逆になることと、パルス幅が異なること、から分かるように、アップ信号とダウン信号が所望のパルスとならず、図9の特性とは異なる特性となってしまい、所望の動作を得られず誤動作する。
【課題を解決するための手段】
【0014】
本発明の代表的なものの一例を示せば以下の通りである。
【0015】
基準クロックとフィードバッククロックとを入力とし、周波数シンセサイザへのアップ信号と周波数シンセサイザへのダウン信号とを出力する位相周波数比較器において、第1位相周波数比較回路と、第2位相比較回路と、前記基準クロックと前記フィードバッククロックとを入力とし、前記第1位相周波数比較回路の入力と前記第2位相比較回路の入力とに、所定の相対的な遅延を与える遅延回路部とを備え、周波数比較を前記第1位相周波数比較回路で行い、位相比較を前記第1位相周波数比較回路とラッチを制御した前記第2位相比較回路とで行う位相周波数比較器を提供する。
【0016】
これにより、第1位相周波数比較回路と第2位相比較回路との間で、それぞれ比較対象としている位相エッジ対が一致する。
【発明の効果】
【0017】
ループ帯域幅を安定させる位相周波数比較器を簡易な回路で提供できる。
【図面の簡単な説明】
【0018】
【図1】本発明における位相周波数比較器の回路構成の実施例を示すブロック図である。
【図2】周波数シンセサイザの回路構成を示すブロック図である。
【図3】位相周波数比較器の回路構成を示すブロック図である。
【図4】位相周波数比較器の動作を示すタイミング図である。
【図5】位相周波数比較器の出力特性を示す図である。
【図6】不感帯を改善した位相比較器の回路構成を示すブロック図である。
【図7】不感帯を改善した位相比較器の動作を示すタイミング図である。
【図8】不感帯を改善した位相比較器の出力特性を示す図である。
【図9】不感帯を改善した位相周波数比較器のディレイを大きくした場合の出力特性を示す図である。
【図10】本発明における周波数及び位相ロック動作を示すタイミング図である。
【図11】イネーブル信号の切替シーケンスを発生させる別の回路例を示す図である。
【図12】本発明における再位相ロック動作を示すタイミング図である。
【図13】本発明における位相周波数比較器の回路構成の実施例を示すブロック図である。
【図14】本発明におけるシリアル伝送装置の回路構成の実施例を示すブロック図である。
【発明を実施するための形態】
【0019】
以下、本発明を実施例に基づいて詳細に説明する。
【実施例1】
【0020】
図1は、本発明の位相周波数比較器101のブロック図である。図1に示した位相周波数比較器101は、基準クロック102とフィードバッククロック103とを入力とし、アップ信号104とダウン信号105とを出力する。以下、図1の位相周波数比較器101を、図2の周波数シンセサイザ201の位相周波数比較器202に適用した例について説明する。すなわち、周波数シンセサイザ201へのアップ信号として、アップ信号104を、周波数シンセサイザ201へのダウン信号として、ダウン信号105を用いた例について説明する。位相周波数比較器101は、第1位相周波数比較回路106と、第2位相周波数比較回路107と、遅延回路部108と、制御回路部109とを有する。
【0021】
第1位相周波数比較回路106は、第1基準クロック112と第1フィードバッククロック113とを入力とし、第1アップ信号110と第1ダウン信号111とを出力とする。第2位相周波数比較回路107は、第2基準クロック116と第2フィードバッククロック117とを入力とし、第2アップ信号114と第2ダウン信号115とを出力とする。本実施例では、第2アップ信号114の出力は不要であるが、第1位相周波数比較回路106と、第2位相周波数比較回路107との間の特性をできるだけ揃えた方が、位相周波数比較器101のループ帯域幅の特性の向上を容易に図ることができるので、第2アップ信号114の出力も設けるよう記載している。また、第2位相周波数比較回路は、周波数比較を行わない位相比較回路でも良いが、第1位相周波数比較回路106と、第2位相周波数比較回路107との間の特性をできるだけ揃えた方が、位相周波数比較器101のループ帯域幅の特性の向上を容易に図ることができるので、周波数位相比較回路としている。
【0022】
遅延回路部108は、基準クロック102とフィードバッククロック103とを入力とし、第1位相周波数比較回路106の入力と第2位相周波数比較回路107の入力とに、基準クロック102とフィードバッククロック103とを、第1位相周波数比較回路106の入力に比べて第2位相周波数比較回路107の入力の方が基準クロック102のフィードバッククロック103に対する遅延量が相対的に大きくなるように出力する。本実施例では、そのために、位相周波数比較器101の基準クロック102の入力と第2位相周波数比較回路107の基準クロック116の入力との間に遅延素子118を、位相周波数比較器101のフィードバッククロック103の入力と第1位相周波数比較回路106のフィードバッククロック113の入力との間に遅延素子119を設ける。すなわち、第1位相周波数比較回路106については、フィードバッククロック103を遅延素子119で遅延させた信号を入力し、第2位相周波数比較器107については、基準クロック102を遅延素子118で遅延させた信号を入力する。
【0023】
本実施例では、第1位相周波数比較器106の入力経路と第2位相周波数比較器107の入力経路に、それぞれ遅延回路118と遅延回路119とが挿入されているが、これにより、回路を対称にすることで、定常的な位相誤差の発生を抑制することができる。しかしながら、位相差に対する出力の線形性のみを問題とする場合には、遅延回路118と遅延回路119のどちらか一方を挿入すれば良い。
【0024】
制御回路部109は、AND回路120と、AND回路121と、セレクタ122と、カウンタ123と、ラッチ124と、フリップフロップ128を有する。AND回路120は、遅延回路部108の遅延素子118からの出力とラッチ124の出力とを入力とし、第2位相周波数比較器107の第2基準クロック116の入力に出力が接続されている。AND回路121は、フィードバッククロック103と電源レベルとを入力とし、第2位相周波数比較器107の第2フィートバッククロック117の入力に出力が接続されている。セレクタ122は、選択信号129と第1ダウン信号111と第2ダウン信号115とを入力とし、位相周波数比較器101のダウン信号105を出力とする。カウンタ123は、基準クロックのパルスの数をカウントし、所定のカウント数に達すると、ラッチ124へ信号を出力する。ラッチ124はカウンタ123からの信号を受信した後に、AND回路120と、フリップフロップ128とにイネーブル信号125を出力する。フリップフロップ128は、イネーブル信号125と基準クロック102とが入力され、後述するタイミングでセレクタ122に選択信号129を出力する。所定のカウント数については、後述する。なお、AND回路120と、AND回路121とセレクタ122による遅延時間を調整する為にダミーの遅延素子126および遅延素子127を挿入している。ダミーの遅延素子126および遅延素子127も、遅延素子118と遅延素子119との組み合わせと同様に、定常的な位相誤差の発生を抑制する為の構成であり、位相差に対する出力の線形性のみを問題とする場合には不要である。また、AND回路121は、図1のようにAND回路120と並列に配置することで、AND回路120による第2位相周波数比較回路107への第2フィードバッククロック116の入力のタイミングのずれの影響を小さくして、遅延素子回路108の設計をし易くするために配置している。AND回路121は、必ずしも必要なものではなく、AND回路121を介さずにフィードバッククロック103を第2フィードバッククロック117として入力しても良い。
【0025】
次に位相周波数比較器101の動作について説明する。図10に位相周波数比較器101を接続した周波数シンセサイザの全体の動作タイミングを示す。上段1001は出力クロックの周波数の時間的変化を、中段1002は基準クロック102及びフィードバッククロック103の動作を、下段1003は制御回路109がイネーブル信号125を出力するタイミングを示す。
【0026】
第1位相周波数比較器106及び第2位相周波数比較器107は、回路図を図3に例示するように、基準クロックの立ち上がりによりアップ信号としてラッチ301の出力を立ち上げ、フィードバック信号の立ち上がりによりダウン信号としてラッチ302の出力を立ち上げ、アップ信号及びダウン信号両方の立ち上がりによりラッチ301及びラッチ302をリセットして立ち下がるように動作する。従って基準クロックを固定電位、フィードバッククロックを入力とすることで、ダウン信号が立ち上がり、アップ信号が立ち下がった状態に固定することが出来る。この状態から基準クロックの固定電位をクロックに切り替えると基準クロックの立ち上がりのタイミングで位相周波数比較器はリセットされる。基準クロックとフィードバッククロックの周波数がほぼ一致している場合には、リセット後はフィードバッククロックの立ち上がりを基準として位相比較の判定が行われる。
【0027】
図10のイネーブル信号125の出力前は、制御回路部109は、第2位相周波数比較器107の入力を、AND回路121によって第2フィードバッククロック117をフィードバッククロック103とし、AND回路120によって第2基準クロック116をラッチ124の出力として接地させ、第2位相周波数比較器内のラッチ301及びラッチ302の値を、この場合には第2ダウン信号115が立ち上がり、第2アップ信号114が立ち下がる状態に固定する。すなわち、制御回路部109は、第2位相周波数比較器107のラッチを制御することで、第2位相周波数比較器107を第2ダウン信号115のパルスが発生している状態にする。セレクタ122で位相周波数比較器101のダウン信号105として第1位相周波数比較器の第1ダウン信号111を選択し、第1位相周波数比較回路を用いた通常の周波数シンセサイザの動作により周波数ロック及び位相ロックを行う。以上が、イネーブル信号125を出力する前の回路の接続状態である。この際、カウンタ123は基準クロック102のパルスの数をカウントし、所定のカウント数に達すると、ラッチ124へ信号を出力する。所定のカウント数は、イネーブル信号125が出力される前の回路の接続状態で周波数シンセサイザがロックするのに十分な時間が所定のカウント数に達するまでにかかるように設定する。すなわち、ここでのカウント数は設計された周波数シンセサイザ101の、イネーブル信号125が出力される前の回路の接続状態での周波数及び位相ロックまでの時間に比べ大きくとっている。
【0028】
カウンタ123からの信号を受信したラッチ124は、イネーブル信号125を出力する。イネーブル信号125が、AND回路120に受信されると、接地されていた第2位相周波数比較器107の第2基準クロック116に遅延回路部108からのクロックが入力される。イネーブル信号125がフリップフロップ128に受信され、フリップフロップ128から選択信号129が出力され、選択信号129がセレクタ122に受信されると、位相周波数比較器101のダウン信号105として、第2位相周波数比較回路107の第2ダウン信号115が選択される。この時、第2ダウン信号115が立ち上がり、第2アップ信号114が立ち下がる状態に固定されている、すなわち、第2ダウン信号115のパルスが発生している状態であるので、前述の通り、遅延回路部108からのクロックの入力後最初の第2基準クロック116の立ち上がりは第2周波数位相比較器107全体をリセットする。従って、これ以降は第2フィードバッククロック117の立ち上がり基準で第2位相周波数比較器107での位相比較の判定がなされることになる。この時、瞬間的に位相周波数比較器101の位相ロックは外れるが、再度位相引き込みが行われ、ロックに至る。
【0029】
以上のようにして、位相周波数比較器101は、位相周波数比較器101の周波数比較動作を、第1アップ信号110を周波数シンセサイザ201へのアップ信号104として出力し、第1ダウン信号111を周波数比較器201へのダウン信号105として出力して行う。そして、位相周波数比較器101は、位相周波数比較器101の位相比較動作を、第1アップ信号110を周波数シンセサイザ201へのアップ信号として出力し、第2ダウン信号115のパルスが発生している状態から第2位相比較回路への遅延回路部108からの入力を開始し、第2ダウン信号115を周波数シンセサイザ201へのダウン信号105として出力して行う。
【0030】
なお、図1に示した実施例はカウンタ123を用いた単純な回路によって切替シーケンスを構成する方法であり、例えば、カウンタ123の代わりに、図11に例示するような周波数ロック検出器の出力を用いて切替を行っても良い。また、第2位相周波数比較器のセット/リセット方法としてAND回路120及びAND回路121を用いたのは回路の簡易化のためである。従って、もちろん、より複雑な回路であっても、イネーブル信号125によって同様に動作させることは可能である。
【0031】
位相の再引き込み過程のタイミング図を図12に示す。初めイネーブル信号125の出力前は、第1位相周波数比較器106にのみ基準クロックが供給されているため通常の周波数及び位相ロック後には第1アップ信号110と第1ダウン信号111と第2ダウン信号115にパルスが出力され、遅延素子119の分だけフィードバッククロック103が基準クロック102に対して進んだ状態で定常となっている。ここで、イネーブル信号125の出力の前のロック状態において第1アップ信号110及び第1ダウン111のいずれにも短いパルスが出力されているのは、位相差検出の不感帯が無いように短いパルスが出力されるよう構成された位相周波数比較回路が一般的であることから例示したためである。不感帯がある位相周波数比較回路を用いた場合でも、本発明の位相周波数比較器の動作には問題は無い。
【0032】
イネーブル信号125の出力後は、位相周波数比較器101のダウン信号105として第2位相周波数比較回路107の第2ダウン信号115が選択される為、ダウン信号105には、遅延素子119の分第2フィードバッククロック117が進み、遅延素子118の分第2基準クロック116が遅れていることによって生じる第2ダウン信号115のパルスが出力される。その結果、フィードバッククロック103の位相は遅れていくが、それに伴って第1位相周波数比較回路106から出力される第1アップ信号110のパルス幅が大きくなり、第1アップ信号110と第2ダウン信号115の出力パルス幅がほぼ同じとなり、周波数シンセサイザがロックする。前述のように、遅延回路部108により所定の位相差を設け、第1位相周波数比較回路106の第1アップ信号110と第1ダウン信号111とを用いて一旦周波数シンセサイザをロックさせ、制御回路部109で第2位相周波数比較回路107のラッチを制御した上で、位相比較を行っているので、第1位相周波数比較回路106と第2位相周波数比較回路107との間で、比較対象としている位相エッジ対が一致する。これにより、図9に示した所望の出力特性、すなわち、広い位相差範囲における線形性が得られる。従って、ループ帯域幅を安定させる位相周波数比較器を簡易な回路で提供できる。
【0033】
なお、図12において、イネーブル信号125と伴に、ダウン信号105からパルス1201が発生しているが、これは、フリップフロップ128がイネーブル信号125を受信してから、セレクタ122が出力を切り替えるまでの時間が短い場合を示している。このように短い場合には、フリップフロップ128を介することなく、選択信号129の代わりにラッチ124からのイネーブル信号125を直接にセレクタ122に出力することでも実施できる。ここで、例えば、フリップフロップ128が、イネーブル信号125を受信した後に基準クロック102を受信して、さらに基準クロック102の1クロック分だけ経過してから選択信号129を出力するようにすれば、パルス1201はダウン信号105として出力されない。これにより、パルス1201のパルス幅が不必要に大きくなることによるフィードバッククロック103の変動の影響を抑え、さらに高速に、安定にクロック生成を行うことが可能となる。
【実施例2】
【0034】
実施例2では、実施例1の位相周波数比較器101とは、基準クロック102とフィードバッククロック103への遅延のかけかたを逆にし、周波数シンセサイザへのダウン信号105を第1ダウン信号111とし、周波数シンセサイザへのアップ信号104をセレクタ122で選ばれる第1アップ信号110または第2アップ信号114とした位相周波数比較器を示す。
【0035】
図13は、本実施例の位相周波数比較器1301のブロック図である。図13に示した位相周波数比較器1301は、位相周波数比較器101と同様、基準クロック102とフィードバッククロック103とを入力とし、アップ信号104とダウン信号105とを出力する。以下、図13の位相周波数比較器1301を、図2の周波数シンセサイザ201の位相周波数比較器202に適用した例について説明する。すなわち、実施例1と同様に、周波数シンセサイザ201へのアップ信号として、アップ信号104を、周波数シンセサイザ201へのダウン信号として、ダウン信号105を用いた例について説明する。実施例1の位相周波数比較器101と共通の説明は、省略する。
【0036】
位相周波数比較器1301は、位相周波数比較器101と同様、第1位相周波数比較回路106と、第2位相周波数比較回路107と、遅延回路部1302と、制御回路部1309とを有する。
【0037】
本実施例では、第2ダウン信号115の出力は不要であるが、第1位相周波数比較回路106と、第2位相周波数比較回路107との間の特性をできるだけ揃えた方が、位相周波数比較器1301のループ帯域幅の特性の向上を容易に図ることができるので、第2ダウン信号115の出力も設けるよう記載している。また、第2位相周波数比較回路は、周波数比較を行わない位相比較回路でも良いが、第1位相周波数比較回路106と、第2位相周波数比較回路107との間の特性をできるだけ揃えた方が、位相周波数比較器1301のループ帯域幅の特性の向上を容易に図ることができるので、周波数位相比較回路としている。
【0038】
遅延回路部1302は、基準クロック102とフィードバッククロック103とを入力とし、第1位相周波数比較回路106の入力と第2位相周波数比較回路107の入力とに、基準クロック102とフィードバッククロック103とを、第1位相周波数比較回路106の入力に比べて第2位相周波数比較回路107の入力の方がフィードバッククロック103の基準クロック102に対する遅延量が相対的に大きくなるように出力する。本実施例では、そのために、位相周波数比較器1301の基準クロック102の入力と第1位相周波数比較回路106の基準クロック112の入力との間に遅延素子1303を、位相周波数比較器1301のフィードバッククロック103の入力と第2位相周波数比較回路107のフィードバッククロック117の入力との間に遅延素子1304を設ける。すなわち、第1位相周波数比較回路106については、基準クロック102を遅延素子1303で遅延させた信号を入力し、第2位相周波数比較器107については、フィードバッククロック103を遅延素子1304で遅延させた信号を入力する。
【0039】
本実施例では、第1位相周波数比較器106の入力経路と第2位相周波数比較器107の入力経路に、それぞれ遅延回路1303と遅延回路1304とが挿入されているが、これにより、回路を対称にすることで、定常的な位相誤差の発生を抑制することができる。しかしながら、位相差に対する出力の線形性のみを問題とする場合には、遅延回路1303と遅延回路1304のどちらか一方を挿入すれば良い。
【0040】
制御回路部1309は、位相周波数比較器101と同様に、AND回路1320と、AND回路1321と、セレクタ122と、カウンタ123と、ラッチ124、フリップフロップ128とを有する。AND回路1320は、基準クロック102と電源レベルとを入力とし、第2位相周波数比較器107の第2基準クロック116の入力に出力が接続されている。AND回路121は、遅延回路部1302の遅延素子1304からの出力とラッチ124の出力とを入力とし、第2位相周波数比較器107の第2フィートバッククロック117の入力に出力が接続されている。セレクタ122は、選択信号129と第1アップ信号110と第2アップ信号114とを入力とし、位相周波数比較器1301のアップ信号104を出力とする。
【0041】
次に位相周波数比較器1301の実施例1との動作の違いについて説明する。まず、イネーブル信号125が出力される前には、第2位相周波数比較器107は、実施例1とは反対に、基準クロックは入力された状態で、フィードバッククロックを固定電位とすることで、アップ信号が立ち上がり、ダウン信号が立ち下がった状態に固定される。この状態から制御回路部1309がフィードバッククロックの固定電位をクロックに切り替えて、フィードバッククロックの立ち上がりのタイミングで第2位相周波数比較回路107のラッチ301と302がリセットされる。すなわち、制御回路部1309が第2位相周波数比較回路107のラッチを制御する。従って、基準クロック102とフィードバッククロック103の周波数がほぼ一致して、位相周波数比較器1301が位相比較の動作に入る場合には、第2位相周波数比較器106では第2基準クロック116の立ち上がりを基準として位相比較の判定が行われる。
【0042】
その他の動作は、実施例1と同様であり、位相周波数比較器1301の周波数比較動作は、第1ダウン信号111を周波数シンセサイザ201へのダウン信号105として出力し、第1アップ信号110を周波数シンセサイザ201へのアップ信号として出力して行われる。また、周波数比較動作後の位相比較動作は、第1ダウン信号111を周波数シンセサイザへのダウン信号105として出力し、第2アップ信号114のパルスが発生している状態から第2位相比較回路の遅延回路部1302からの入力を開始し、第2アップ信号114を周波数シンセサイザへのアップ信号104として出力して行われる。
【0043】
位相周波数比較器1301のアップ信号104として第2位相周波数比較回路107の第2アップ信号114が選択される為、アップ信号104には、遅延素子1304の分第2フィードバッククロック117が遅れ、遅延素子1303の分第2基準クロック116が進んでいることによって生じる第2アップ信号114のパルスが出力される。その結果、フィードバッククロック103の位相は進んでいくが、それに伴って第1位相周波数比較回路106から出力される第1ダウン信号111のパルス幅が大きくなり、第1ダウン信号111と第2アップ信号114の出力パルス幅がほぼ同じとなり、周波数シンセサイザがロックする。この時、実施例1と同様の理由から、第1位相周波数比較器106と第2位相周波数比較器107との間で、比較対象としている位相エッジ対が一致する。これにより、図9に示した所望の出力特性、すなわち、広い位相差範囲における線形性が得られる。従って、ループ帯域幅を安定させる位相周波数比較器を簡易な回路で提供できる。
【実施例3】
【0044】
本発明の位相周波数比較器101や1301を適用した周波数シンセサイザを備えたシリアル伝送装置の実施例のブロック図を図14に示す。本実施例のシリアル伝送装置は送受信チャネルとしてモジュールを構成するチャネル部1401と、各モジュールに動作クロックを分配するクロック部1402を有する。また、チャネル部は送信部1403と、受信部1404を有する。
【0045】
送信部1403は、外部から入力されるパラレルデータとクロック部から入力されるクロックを受信し、パラレルデータをシリアルデータに変換した後、外部にシリアルデータの出力を行うシリアライザ1405を有する。
【0046】
受信部1404は、外部から入力されたシリアルデータとクロック部から入力されるクロックを受信し、データの取り込みタイミングに最適化したクロックを生成するCDR(Clock DATA Recovery)1406と、CDR1406が生成したクロックと外部から入力されたシリアルデータを受信し、シリアルデータをパラレルデータに変換した後、外部にパラレルデータの出力を行うデシリアライザ1407を有する。
【0047】
クロック部1402は外部から入力される基準クロックを受信し、送信部1401と受信部1402に周波数を逓倍したクロックを出力する周波数シンセサイザ1408と、クロックを分配するバッファ回路1409を有する。周波数シンセサイザ1408の位相周波数比較器として、実施例1の位相周波数比較器101または実施例2の位相周波数比較器1301を用いる。
【0048】
シリアル伝送では、データ伝送に係るノイズやジッタの制約の為、出力されるシリアルデータの位相変動に対しループ帯域幅が規格化されている。シリアルデータの位相変動はクロック部の周波数シンセサイザの特性に依る部分が大きく、従って本発明を適用することで、ループ帯域幅の安定したシリアル伝送装置を簡易な回路で提供できる。
【符号の説明】
【0049】
101…位相周波数比較器、102…基準クロック、103…フィードバッククロック、104…アップ信号、105…ダウン信号105、106…第1位相周波数比較回路、107…第2位相周波数比較回路、108…遅延回路部、109…制御回路部、110…第1アップ信号、111…第1ダウン信号、112…第1基準クロック、113…第1フィードバッククロック、114…第2アップ信号、115…第2ダウン信号、116…第2基準クロック、117…第2フィードバッククロック、118…遅延回路、119…遅延回路、120…AND回路、121…AND回路、122…セレクタ122、123…カウンタ、124…ラッチ、125…イネーブル信号、126…ダミーの遅延素子、127…ダミーの遅延素子、128…フリップフロップ、129…選択信号、201…周波数シンセサイザ、202…位相周波数比較器(PFC)、203…昇圧回路(CP)、204…低域通過フィルタ(LPF)、205…電圧制御発振器(VCO)、206…分周器(DI)、301…ラッチ、302…ラッチ、303…AND回路
【技術分野】
【0001】
本発明は、位相周波数比較器およびシリアル伝送装置に関する。
【背景技術】
【0002】
シリアル伝送の受信側のクロック生成や半導体集積回路のクロック生成など幅広く位相同期回路(PLL)周波数シンセサイザが用いられる。PLLでは、フィードバッククロックと基準クロックとの間で位相を調整するため、位相比較器が用いられる。位相比較器は、フィードバッククロックと基準クロックの位相を比較し、両者の間の位相の遅延または先進に応じてアップダウン信号を出力する。
【0003】
位相比較器では、不感帯を防止するため、フィードバッククロックと基準クロックの位相差が小さいときにも短いアップ信号と短いダウン信号が出力される機構が設けられている。特許文献1には、第1入力信号の位相と第2入力信号の位相とを比較する位相比較器において、第1入力信号を遅延させて第1遅延信号を出力する第1遅延回路と、第2入力信号を遅延させて第2遅延信号を出力する第2遅延回路と、第1入力信号と第2遅延信号とが入力され、第1入力信号の位相が第2遅延信号の位相よりも進んでいるときにその進みに対応した第1出力パルスを出力する第1位相比較回路と、第2入力信号と第1遅延信号とが入力され、第2入力信号の位相が第1遅延信号の位相よりも進んでいるときにその進みに対応した第2出力パルスを出力する第2位相比較回路と、を備えた位相比較器が示され、シンプルな構成で、位相が一致しているときでも最小限のパルスを出力し、不感帯の発生を防止できる位相比較器が示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2004−357076号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本願に先立って検討を行った周波数シンセサイザのブロック図を図2に示す。図2の周波数シンセサイザ201は、位相周波数比較器(PFC)202、昇圧回路(CP)203、低域通過フィルタ(LPF)204、電圧制御発振器(VCO)205、分周器(DI)206を備える。位相周波数比較器202の回路構成例を図3に示す。基準クロック(Reference Clock)及びフィードバッククロック(Feedback Clock)の位相エッジの入力に対して”H”レベルを保持する為のラッチ301及び302があり、両ラッチが”H”レベルとなった場合に両ラッチをリセットするAND回路303により構成され、ラッチ301及び302の出力がそれぞれアップ信号(UP)及びダウン信号(DOWN)となっている。
【0006】
まず、検討を行った回路の動作について説明を行う。図4に動作タイミングを示す。基準クロックがフィードバッククロックに比べて周波数が高い場合401は、アップ信号側がダウン信号側に比べ長時間”H”レベルが出力され、基準クロックがフィードバッククロックに比べて周波数が低い場合402は、ダウン信号側がアップ信号側に比べ長時間”H”レベルが出力される。基準クロックとフィードバッククロックの周波数がほぼ等しい場合であって、フィードバッククロックが基準クロックに比べて位相が遅れている場合403、フィードバッククロックが基準クロックに比べて位相が進んでいる場合404も、それぞれ以下の出力パターンでパルスを出力する。位相比較結果の出力パターンにはラッチ301及び302の初期値に応じて、場合403ではパターン403Aとパターン403Bとの、および、場合404ではパターン404Aとパターン404Bとの、それぞれに2通りが存在する。これらは、符号まで含めて位相差に比例した出力であり、周波数シンセサイザにとっては位相を先進させてロックするか遅延させてロックするかの違いである。従って、それぞれの場合で、2通りの内の何れかのパターンが出力される。
【0007】
昇圧回路203はアップ信号側のパルスが立っている間一定の電流を低域通過フィルタ204に注入し、ダウン信号側が立っている間は一定の電流を引き抜く。低域通過フィルタ204は昇圧回路203によって蓄積された電荷に応じた電圧を出力する。電圧制御発振器205は入力された電圧に応じた周波数のクロックを出力し、分周器206は電圧制御発振器205が出力するクロックの分周比倍の周期のフィードバッククロックを位相周波数比較器202の入力へフィードバックする。一連の動作は、基準クロックとフィードバッククロックの周波数と位相がほぼ一致するまで繰り返され、従って基準クロックに対して位相がほぼ一致した分周比倍の周波数を持つクロックが電圧制御発振器205から出力された状態で定常となる。
【0008】
次に、本願の発明者らが検討を行った結果見出された、回路の問題点について説明を行う。位相周波数比較器202の基準クロック及びフィードバッククロックの位相差と出力信号との関係を図5に示す。縦軸はアップ信号パルス幅とダウン信号パルス幅の差分を、横軸は基準クロックに対するフィードバッククロックの位相差を示す。線形システムの考え方から点線で与えられる線形特性が理想的であるが、現実の回路では素子特性及び寄生素子のために実線のような特性となり、位相差が小さい場合には位相差を検出できない不感帯(dead zone)を生じる。さらに、寄生素子は製造ばらつきが大きく、従って不感帯幅も大きくばらつく。
【0009】
不感帯の発生を防止する位相比較器として、図6に回路図を示す特許文献1に開示の技術がある。基準クロックが遅延素子601により遅延して入力される位相比較回路602とフィードバッククロックが遅延素子603により遅延して入力される位相比較回路604を並列に接続し、位相比較回路602のダウン信号と位相比較回路604のアップ信号を出力として使用する。図7にタイミング図を示すように、改善前のタイミング図701では、不感帯のためにアップ信号、ダウン信号とも出力されないが、改善後のタイミング図702では、遅延によってアップダウン感度を変化させることで不感帯を避け、位相差が小さい場合であってもアップ信号及びダウン信号いずれのパルスも最小限出力される。このときの、アップ信号パルス幅とダウン信号パルス幅の差分と位相差の関係を図8に示す。図8に示すように、不感帯の発生が防がれた出力特性となる。
【0010】
しかしながら、図8に示したアップ信号パルス幅とダウン信号パルス幅の差分と位相差の関係では、位相差が小さい範囲と大きい範囲では、アップ信号パルス幅とダウン信号パルス幅の差分と位相差との関係が異なる傾きを持つように振るまい、広い範囲で見ると非線形となってしまう。さらには、傾きが変化する領域は、図5で示した不感帯を形成していた幅、すなわち製造ばらつきの影響を大きく受けるために、特に特性がばらつく。この非線形性や特性のばらつきは、ループ帯域幅のばらつきを引き起こす。ループ帯域幅とは、基準クロックの周波数が揺れるときの、揺れのスピードに追従可能な最大の値である。例えば、高速インターフェースに搭載される周波数シンセサイザでは、ループ帯域幅が規格で厳密に規定されるが、ループ帯域幅は位相差出力特性に大きく依存するため、非線形性や製造ばらつきの影響を防ぐことが課題となる。
【0011】
そこで、本願の発明者らは、図7に示したパルス幅を最小限とすることなく、すなわち、図6に示した遅延素子による遅延時間を大きくすることで、図9に示すように広い位相差範囲で線形な特性を得ることが出来ると考えた。また、位相比較回路602および位相比較回路604の代わりに、単純な回路構成で、周波数比較と位相比較とを行える位相周波数比較回路を用いることを考えた。
【0012】
しかしながら、位相周波数比較回路の場合には、周波数比較から位相比較への動作遷移の際に、2つの位相周波数比較回路内のラッチ301及び302の初期値が”H”と”L”のいずれの値を取るのかが不定となり、図4のパターン403Aとパターン403Bや、パターン404Aとパターン404Bで示した、2通りの動作に応じて、2つの位相周波数比較器で、それぞれが比較対象としている位相エッジ対が一致する場合と、異なる位相エッジ対を比較する場合とが存在する。例えば、フィードバッククロックを基準クロックに対して遅延させて2つの入力位相周波数比較回路に入力した場合に、互いに異なる位相エッジ対が比較され、一方の位相周波数比較回路ではパターン403Aの出力となるが、他方の位相周波数比較回路ではフィードバッククロックが進んでいると判断され、パターン403Bの出力となることもある。
【0013】
図9に示した特性は、2つの位相周波数比較回路がそれぞれ比較対象としている位相エッジ対が2つの位相周波数比較回路間で一致していることを前提としている。一致していない場合は、パターン403Aとパターン403Bでのアップ信号とダウン信号の違い、すなわち、互いにアップとダウンが逆になることと、パルス幅が異なること、から分かるように、アップ信号とダウン信号が所望のパルスとならず、図9の特性とは異なる特性となってしまい、所望の動作を得られず誤動作する。
【課題を解決するための手段】
【0014】
本発明の代表的なものの一例を示せば以下の通りである。
【0015】
基準クロックとフィードバッククロックとを入力とし、周波数シンセサイザへのアップ信号と周波数シンセサイザへのダウン信号とを出力する位相周波数比較器において、第1位相周波数比較回路と、第2位相比較回路と、前記基準クロックと前記フィードバッククロックとを入力とし、前記第1位相周波数比較回路の入力と前記第2位相比較回路の入力とに、所定の相対的な遅延を与える遅延回路部とを備え、周波数比較を前記第1位相周波数比較回路で行い、位相比較を前記第1位相周波数比較回路とラッチを制御した前記第2位相比較回路とで行う位相周波数比較器を提供する。
【0016】
これにより、第1位相周波数比較回路と第2位相比較回路との間で、それぞれ比較対象としている位相エッジ対が一致する。
【発明の効果】
【0017】
ループ帯域幅を安定させる位相周波数比較器を簡易な回路で提供できる。
【図面の簡単な説明】
【0018】
【図1】本発明における位相周波数比較器の回路構成の実施例を示すブロック図である。
【図2】周波数シンセサイザの回路構成を示すブロック図である。
【図3】位相周波数比較器の回路構成を示すブロック図である。
【図4】位相周波数比較器の動作を示すタイミング図である。
【図5】位相周波数比較器の出力特性を示す図である。
【図6】不感帯を改善した位相比較器の回路構成を示すブロック図である。
【図7】不感帯を改善した位相比較器の動作を示すタイミング図である。
【図8】不感帯を改善した位相比較器の出力特性を示す図である。
【図9】不感帯を改善した位相周波数比較器のディレイを大きくした場合の出力特性を示す図である。
【図10】本発明における周波数及び位相ロック動作を示すタイミング図である。
【図11】イネーブル信号の切替シーケンスを発生させる別の回路例を示す図である。
【図12】本発明における再位相ロック動作を示すタイミング図である。
【図13】本発明における位相周波数比較器の回路構成の実施例を示すブロック図である。
【図14】本発明におけるシリアル伝送装置の回路構成の実施例を示すブロック図である。
【発明を実施するための形態】
【0019】
以下、本発明を実施例に基づいて詳細に説明する。
【実施例1】
【0020】
図1は、本発明の位相周波数比較器101のブロック図である。図1に示した位相周波数比較器101は、基準クロック102とフィードバッククロック103とを入力とし、アップ信号104とダウン信号105とを出力する。以下、図1の位相周波数比較器101を、図2の周波数シンセサイザ201の位相周波数比較器202に適用した例について説明する。すなわち、周波数シンセサイザ201へのアップ信号として、アップ信号104を、周波数シンセサイザ201へのダウン信号として、ダウン信号105を用いた例について説明する。位相周波数比較器101は、第1位相周波数比較回路106と、第2位相周波数比較回路107と、遅延回路部108と、制御回路部109とを有する。
【0021】
第1位相周波数比較回路106は、第1基準クロック112と第1フィードバッククロック113とを入力とし、第1アップ信号110と第1ダウン信号111とを出力とする。第2位相周波数比較回路107は、第2基準クロック116と第2フィードバッククロック117とを入力とし、第2アップ信号114と第2ダウン信号115とを出力とする。本実施例では、第2アップ信号114の出力は不要であるが、第1位相周波数比較回路106と、第2位相周波数比較回路107との間の特性をできるだけ揃えた方が、位相周波数比較器101のループ帯域幅の特性の向上を容易に図ることができるので、第2アップ信号114の出力も設けるよう記載している。また、第2位相周波数比較回路は、周波数比較を行わない位相比較回路でも良いが、第1位相周波数比較回路106と、第2位相周波数比較回路107との間の特性をできるだけ揃えた方が、位相周波数比較器101のループ帯域幅の特性の向上を容易に図ることができるので、周波数位相比較回路としている。
【0022】
遅延回路部108は、基準クロック102とフィードバッククロック103とを入力とし、第1位相周波数比較回路106の入力と第2位相周波数比較回路107の入力とに、基準クロック102とフィードバッククロック103とを、第1位相周波数比較回路106の入力に比べて第2位相周波数比較回路107の入力の方が基準クロック102のフィードバッククロック103に対する遅延量が相対的に大きくなるように出力する。本実施例では、そのために、位相周波数比較器101の基準クロック102の入力と第2位相周波数比較回路107の基準クロック116の入力との間に遅延素子118を、位相周波数比較器101のフィードバッククロック103の入力と第1位相周波数比較回路106のフィードバッククロック113の入力との間に遅延素子119を設ける。すなわち、第1位相周波数比較回路106については、フィードバッククロック103を遅延素子119で遅延させた信号を入力し、第2位相周波数比較器107については、基準クロック102を遅延素子118で遅延させた信号を入力する。
【0023】
本実施例では、第1位相周波数比較器106の入力経路と第2位相周波数比較器107の入力経路に、それぞれ遅延回路118と遅延回路119とが挿入されているが、これにより、回路を対称にすることで、定常的な位相誤差の発生を抑制することができる。しかしながら、位相差に対する出力の線形性のみを問題とする場合には、遅延回路118と遅延回路119のどちらか一方を挿入すれば良い。
【0024】
制御回路部109は、AND回路120と、AND回路121と、セレクタ122と、カウンタ123と、ラッチ124と、フリップフロップ128を有する。AND回路120は、遅延回路部108の遅延素子118からの出力とラッチ124の出力とを入力とし、第2位相周波数比較器107の第2基準クロック116の入力に出力が接続されている。AND回路121は、フィードバッククロック103と電源レベルとを入力とし、第2位相周波数比較器107の第2フィートバッククロック117の入力に出力が接続されている。セレクタ122は、選択信号129と第1ダウン信号111と第2ダウン信号115とを入力とし、位相周波数比較器101のダウン信号105を出力とする。カウンタ123は、基準クロックのパルスの数をカウントし、所定のカウント数に達すると、ラッチ124へ信号を出力する。ラッチ124はカウンタ123からの信号を受信した後に、AND回路120と、フリップフロップ128とにイネーブル信号125を出力する。フリップフロップ128は、イネーブル信号125と基準クロック102とが入力され、後述するタイミングでセレクタ122に選択信号129を出力する。所定のカウント数については、後述する。なお、AND回路120と、AND回路121とセレクタ122による遅延時間を調整する為にダミーの遅延素子126および遅延素子127を挿入している。ダミーの遅延素子126および遅延素子127も、遅延素子118と遅延素子119との組み合わせと同様に、定常的な位相誤差の発生を抑制する為の構成であり、位相差に対する出力の線形性のみを問題とする場合には不要である。また、AND回路121は、図1のようにAND回路120と並列に配置することで、AND回路120による第2位相周波数比較回路107への第2フィードバッククロック116の入力のタイミングのずれの影響を小さくして、遅延素子回路108の設計をし易くするために配置している。AND回路121は、必ずしも必要なものではなく、AND回路121を介さずにフィードバッククロック103を第2フィードバッククロック117として入力しても良い。
【0025】
次に位相周波数比較器101の動作について説明する。図10に位相周波数比較器101を接続した周波数シンセサイザの全体の動作タイミングを示す。上段1001は出力クロックの周波数の時間的変化を、中段1002は基準クロック102及びフィードバッククロック103の動作を、下段1003は制御回路109がイネーブル信号125を出力するタイミングを示す。
【0026】
第1位相周波数比較器106及び第2位相周波数比較器107は、回路図を図3に例示するように、基準クロックの立ち上がりによりアップ信号としてラッチ301の出力を立ち上げ、フィードバック信号の立ち上がりによりダウン信号としてラッチ302の出力を立ち上げ、アップ信号及びダウン信号両方の立ち上がりによりラッチ301及びラッチ302をリセットして立ち下がるように動作する。従って基準クロックを固定電位、フィードバッククロックを入力とすることで、ダウン信号が立ち上がり、アップ信号が立ち下がった状態に固定することが出来る。この状態から基準クロックの固定電位をクロックに切り替えると基準クロックの立ち上がりのタイミングで位相周波数比較器はリセットされる。基準クロックとフィードバッククロックの周波数がほぼ一致している場合には、リセット後はフィードバッククロックの立ち上がりを基準として位相比較の判定が行われる。
【0027】
図10のイネーブル信号125の出力前は、制御回路部109は、第2位相周波数比較器107の入力を、AND回路121によって第2フィードバッククロック117をフィードバッククロック103とし、AND回路120によって第2基準クロック116をラッチ124の出力として接地させ、第2位相周波数比較器内のラッチ301及びラッチ302の値を、この場合には第2ダウン信号115が立ち上がり、第2アップ信号114が立ち下がる状態に固定する。すなわち、制御回路部109は、第2位相周波数比較器107のラッチを制御することで、第2位相周波数比較器107を第2ダウン信号115のパルスが発生している状態にする。セレクタ122で位相周波数比較器101のダウン信号105として第1位相周波数比較器の第1ダウン信号111を選択し、第1位相周波数比較回路を用いた通常の周波数シンセサイザの動作により周波数ロック及び位相ロックを行う。以上が、イネーブル信号125を出力する前の回路の接続状態である。この際、カウンタ123は基準クロック102のパルスの数をカウントし、所定のカウント数に達すると、ラッチ124へ信号を出力する。所定のカウント数は、イネーブル信号125が出力される前の回路の接続状態で周波数シンセサイザがロックするのに十分な時間が所定のカウント数に達するまでにかかるように設定する。すなわち、ここでのカウント数は設計された周波数シンセサイザ101の、イネーブル信号125が出力される前の回路の接続状態での周波数及び位相ロックまでの時間に比べ大きくとっている。
【0028】
カウンタ123からの信号を受信したラッチ124は、イネーブル信号125を出力する。イネーブル信号125が、AND回路120に受信されると、接地されていた第2位相周波数比較器107の第2基準クロック116に遅延回路部108からのクロックが入力される。イネーブル信号125がフリップフロップ128に受信され、フリップフロップ128から選択信号129が出力され、選択信号129がセレクタ122に受信されると、位相周波数比較器101のダウン信号105として、第2位相周波数比較回路107の第2ダウン信号115が選択される。この時、第2ダウン信号115が立ち上がり、第2アップ信号114が立ち下がる状態に固定されている、すなわち、第2ダウン信号115のパルスが発生している状態であるので、前述の通り、遅延回路部108からのクロックの入力後最初の第2基準クロック116の立ち上がりは第2周波数位相比較器107全体をリセットする。従って、これ以降は第2フィードバッククロック117の立ち上がり基準で第2位相周波数比較器107での位相比較の判定がなされることになる。この時、瞬間的に位相周波数比較器101の位相ロックは外れるが、再度位相引き込みが行われ、ロックに至る。
【0029】
以上のようにして、位相周波数比較器101は、位相周波数比較器101の周波数比較動作を、第1アップ信号110を周波数シンセサイザ201へのアップ信号104として出力し、第1ダウン信号111を周波数比較器201へのダウン信号105として出力して行う。そして、位相周波数比較器101は、位相周波数比較器101の位相比較動作を、第1アップ信号110を周波数シンセサイザ201へのアップ信号として出力し、第2ダウン信号115のパルスが発生している状態から第2位相比較回路への遅延回路部108からの入力を開始し、第2ダウン信号115を周波数シンセサイザ201へのダウン信号105として出力して行う。
【0030】
なお、図1に示した実施例はカウンタ123を用いた単純な回路によって切替シーケンスを構成する方法であり、例えば、カウンタ123の代わりに、図11に例示するような周波数ロック検出器の出力を用いて切替を行っても良い。また、第2位相周波数比較器のセット/リセット方法としてAND回路120及びAND回路121を用いたのは回路の簡易化のためである。従って、もちろん、より複雑な回路であっても、イネーブル信号125によって同様に動作させることは可能である。
【0031】
位相の再引き込み過程のタイミング図を図12に示す。初めイネーブル信号125の出力前は、第1位相周波数比較器106にのみ基準クロックが供給されているため通常の周波数及び位相ロック後には第1アップ信号110と第1ダウン信号111と第2ダウン信号115にパルスが出力され、遅延素子119の分だけフィードバッククロック103が基準クロック102に対して進んだ状態で定常となっている。ここで、イネーブル信号125の出力の前のロック状態において第1アップ信号110及び第1ダウン111のいずれにも短いパルスが出力されているのは、位相差検出の不感帯が無いように短いパルスが出力されるよう構成された位相周波数比較回路が一般的であることから例示したためである。不感帯がある位相周波数比較回路を用いた場合でも、本発明の位相周波数比較器の動作には問題は無い。
【0032】
イネーブル信号125の出力後は、位相周波数比較器101のダウン信号105として第2位相周波数比較回路107の第2ダウン信号115が選択される為、ダウン信号105には、遅延素子119の分第2フィードバッククロック117が進み、遅延素子118の分第2基準クロック116が遅れていることによって生じる第2ダウン信号115のパルスが出力される。その結果、フィードバッククロック103の位相は遅れていくが、それに伴って第1位相周波数比較回路106から出力される第1アップ信号110のパルス幅が大きくなり、第1アップ信号110と第2ダウン信号115の出力パルス幅がほぼ同じとなり、周波数シンセサイザがロックする。前述のように、遅延回路部108により所定の位相差を設け、第1位相周波数比較回路106の第1アップ信号110と第1ダウン信号111とを用いて一旦周波数シンセサイザをロックさせ、制御回路部109で第2位相周波数比較回路107のラッチを制御した上で、位相比較を行っているので、第1位相周波数比較回路106と第2位相周波数比較回路107との間で、比較対象としている位相エッジ対が一致する。これにより、図9に示した所望の出力特性、すなわち、広い位相差範囲における線形性が得られる。従って、ループ帯域幅を安定させる位相周波数比較器を簡易な回路で提供できる。
【0033】
なお、図12において、イネーブル信号125と伴に、ダウン信号105からパルス1201が発生しているが、これは、フリップフロップ128がイネーブル信号125を受信してから、セレクタ122が出力を切り替えるまでの時間が短い場合を示している。このように短い場合には、フリップフロップ128を介することなく、選択信号129の代わりにラッチ124からのイネーブル信号125を直接にセレクタ122に出力することでも実施できる。ここで、例えば、フリップフロップ128が、イネーブル信号125を受信した後に基準クロック102を受信して、さらに基準クロック102の1クロック分だけ経過してから選択信号129を出力するようにすれば、パルス1201はダウン信号105として出力されない。これにより、パルス1201のパルス幅が不必要に大きくなることによるフィードバッククロック103の変動の影響を抑え、さらに高速に、安定にクロック生成を行うことが可能となる。
【実施例2】
【0034】
実施例2では、実施例1の位相周波数比較器101とは、基準クロック102とフィードバッククロック103への遅延のかけかたを逆にし、周波数シンセサイザへのダウン信号105を第1ダウン信号111とし、周波数シンセサイザへのアップ信号104をセレクタ122で選ばれる第1アップ信号110または第2アップ信号114とした位相周波数比較器を示す。
【0035】
図13は、本実施例の位相周波数比較器1301のブロック図である。図13に示した位相周波数比較器1301は、位相周波数比較器101と同様、基準クロック102とフィードバッククロック103とを入力とし、アップ信号104とダウン信号105とを出力する。以下、図13の位相周波数比較器1301を、図2の周波数シンセサイザ201の位相周波数比較器202に適用した例について説明する。すなわち、実施例1と同様に、周波数シンセサイザ201へのアップ信号として、アップ信号104を、周波数シンセサイザ201へのダウン信号として、ダウン信号105を用いた例について説明する。実施例1の位相周波数比較器101と共通の説明は、省略する。
【0036】
位相周波数比較器1301は、位相周波数比較器101と同様、第1位相周波数比較回路106と、第2位相周波数比較回路107と、遅延回路部1302と、制御回路部1309とを有する。
【0037】
本実施例では、第2ダウン信号115の出力は不要であるが、第1位相周波数比較回路106と、第2位相周波数比較回路107との間の特性をできるだけ揃えた方が、位相周波数比較器1301のループ帯域幅の特性の向上を容易に図ることができるので、第2ダウン信号115の出力も設けるよう記載している。また、第2位相周波数比較回路は、周波数比較を行わない位相比較回路でも良いが、第1位相周波数比較回路106と、第2位相周波数比較回路107との間の特性をできるだけ揃えた方が、位相周波数比較器1301のループ帯域幅の特性の向上を容易に図ることができるので、周波数位相比較回路としている。
【0038】
遅延回路部1302は、基準クロック102とフィードバッククロック103とを入力とし、第1位相周波数比較回路106の入力と第2位相周波数比較回路107の入力とに、基準クロック102とフィードバッククロック103とを、第1位相周波数比較回路106の入力に比べて第2位相周波数比較回路107の入力の方がフィードバッククロック103の基準クロック102に対する遅延量が相対的に大きくなるように出力する。本実施例では、そのために、位相周波数比較器1301の基準クロック102の入力と第1位相周波数比較回路106の基準クロック112の入力との間に遅延素子1303を、位相周波数比較器1301のフィードバッククロック103の入力と第2位相周波数比較回路107のフィードバッククロック117の入力との間に遅延素子1304を設ける。すなわち、第1位相周波数比較回路106については、基準クロック102を遅延素子1303で遅延させた信号を入力し、第2位相周波数比較器107については、フィードバッククロック103を遅延素子1304で遅延させた信号を入力する。
【0039】
本実施例では、第1位相周波数比較器106の入力経路と第2位相周波数比較器107の入力経路に、それぞれ遅延回路1303と遅延回路1304とが挿入されているが、これにより、回路を対称にすることで、定常的な位相誤差の発生を抑制することができる。しかしながら、位相差に対する出力の線形性のみを問題とする場合には、遅延回路1303と遅延回路1304のどちらか一方を挿入すれば良い。
【0040】
制御回路部1309は、位相周波数比較器101と同様に、AND回路1320と、AND回路1321と、セレクタ122と、カウンタ123と、ラッチ124、フリップフロップ128とを有する。AND回路1320は、基準クロック102と電源レベルとを入力とし、第2位相周波数比較器107の第2基準クロック116の入力に出力が接続されている。AND回路121は、遅延回路部1302の遅延素子1304からの出力とラッチ124の出力とを入力とし、第2位相周波数比較器107の第2フィートバッククロック117の入力に出力が接続されている。セレクタ122は、選択信号129と第1アップ信号110と第2アップ信号114とを入力とし、位相周波数比較器1301のアップ信号104を出力とする。
【0041】
次に位相周波数比較器1301の実施例1との動作の違いについて説明する。まず、イネーブル信号125が出力される前には、第2位相周波数比較器107は、実施例1とは反対に、基準クロックは入力された状態で、フィードバッククロックを固定電位とすることで、アップ信号が立ち上がり、ダウン信号が立ち下がった状態に固定される。この状態から制御回路部1309がフィードバッククロックの固定電位をクロックに切り替えて、フィードバッククロックの立ち上がりのタイミングで第2位相周波数比較回路107のラッチ301と302がリセットされる。すなわち、制御回路部1309が第2位相周波数比較回路107のラッチを制御する。従って、基準クロック102とフィードバッククロック103の周波数がほぼ一致して、位相周波数比較器1301が位相比較の動作に入る場合には、第2位相周波数比較器106では第2基準クロック116の立ち上がりを基準として位相比較の判定が行われる。
【0042】
その他の動作は、実施例1と同様であり、位相周波数比較器1301の周波数比較動作は、第1ダウン信号111を周波数シンセサイザ201へのダウン信号105として出力し、第1アップ信号110を周波数シンセサイザ201へのアップ信号として出力して行われる。また、周波数比較動作後の位相比較動作は、第1ダウン信号111を周波数シンセサイザへのダウン信号105として出力し、第2アップ信号114のパルスが発生している状態から第2位相比較回路の遅延回路部1302からの入力を開始し、第2アップ信号114を周波数シンセサイザへのアップ信号104として出力して行われる。
【0043】
位相周波数比較器1301のアップ信号104として第2位相周波数比較回路107の第2アップ信号114が選択される為、アップ信号104には、遅延素子1304の分第2フィードバッククロック117が遅れ、遅延素子1303の分第2基準クロック116が進んでいることによって生じる第2アップ信号114のパルスが出力される。その結果、フィードバッククロック103の位相は進んでいくが、それに伴って第1位相周波数比較回路106から出力される第1ダウン信号111のパルス幅が大きくなり、第1ダウン信号111と第2アップ信号114の出力パルス幅がほぼ同じとなり、周波数シンセサイザがロックする。この時、実施例1と同様の理由から、第1位相周波数比較器106と第2位相周波数比較器107との間で、比較対象としている位相エッジ対が一致する。これにより、図9に示した所望の出力特性、すなわち、広い位相差範囲における線形性が得られる。従って、ループ帯域幅を安定させる位相周波数比較器を簡易な回路で提供できる。
【実施例3】
【0044】
本発明の位相周波数比較器101や1301を適用した周波数シンセサイザを備えたシリアル伝送装置の実施例のブロック図を図14に示す。本実施例のシリアル伝送装置は送受信チャネルとしてモジュールを構成するチャネル部1401と、各モジュールに動作クロックを分配するクロック部1402を有する。また、チャネル部は送信部1403と、受信部1404を有する。
【0045】
送信部1403は、外部から入力されるパラレルデータとクロック部から入力されるクロックを受信し、パラレルデータをシリアルデータに変換した後、外部にシリアルデータの出力を行うシリアライザ1405を有する。
【0046】
受信部1404は、外部から入力されたシリアルデータとクロック部から入力されるクロックを受信し、データの取り込みタイミングに最適化したクロックを生成するCDR(Clock DATA Recovery)1406と、CDR1406が生成したクロックと外部から入力されたシリアルデータを受信し、シリアルデータをパラレルデータに変換した後、外部にパラレルデータの出力を行うデシリアライザ1407を有する。
【0047】
クロック部1402は外部から入力される基準クロックを受信し、送信部1401と受信部1402に周波数を逓倍したクロックを出力する周波数シンセサイザ1408と、クロックを分配するバッファ回路1409を有する。周波数シンセサイザ1408の位相周波数比較器として、実施例1の位相周波数比較器101または実施例2の位相周波数比較器1301を用いる。
【0048】
シリアル伝送では、データ伝送に係るノイズやジッタの制約の為、出力されるシリアルデータの位相変動に対しループ帯域幅が規格化されている。シリアルデータの位相変動はクロック部の周波数シンセサイザの特性に依る部分が大きく、従って本発明を適用することで、ループ帯域幅の安定したシリアル伝送装置を簡易な回路で提供できる。
【符号の説明】
【0049】
101…位相周波数比較器、102…基準クロック、103…フィードバッククロック、104…アップ信号、105…ダウン信号105、106…第1位相周波数比較回路、107…第2位相周波数比較回路、108…遅延回路部、109…制御回路部、110…第1アップ信号、111…第1ダウン信号、112…第1基準クロック、113…第1フィードバッククロック、114…第2アップ信号、115…第2ダウン信号、116…第2基準クロック、117…第2フィードバッククロック、118…遅延回路、119…遅延回路、120…AND回路、121…AND回路、122…セレクタ122、123…カウンタ、124…ラッチ、125…イネーブル信号、126…ダミーの遅延素子、127…ダミーの遅延素子、128…フリップフロップ、129…選択信号、201…周波数シンセサイザ、202…位相周波数比較器(PFC)、203…昇圧回路(CP)、204…低域通過フィルタ(LPF)、205…電圧制御発振器(VCO)、206…分周器(DI)、301…ラッチ、302…ラッチ、303…AND回路
【特許請求の範囲】
【請求項1】
基準クロックとフィードバッククロックとを入力とし、周波数シンセサイザへのアップ信号と周波数シンセサイザへのダウン信号とを出力する位相周波数比較器において、
第1アップ信号と第1ダウン信号とを出力する第1位相周波数比較回路と、
第2ダウン信号を出力する第2位相比較回路と、
前記基準クロックと前記フィードバッククロックとを入力とし、前記第1位相周波数比較回路の入力と前記第2位相比較回路の入力とに、前記基準クロックと前記フィードバッククロックとを、前記第1位相周波数比較回路の入力に比べて前記第2位相比較回路の入力の方が前記基準クロックの前記フィードバッククロックに対する遅延量が相対的に大きくなるように出力する遅延回路部と、
前記第2位相比較回路のラッチを制御する制御回路部を備え、
前記位相周波数比較器の周波数比較動作を、
前記第1アップ信号を前記周波数シンセサイザへのアップ信号として出力し、前記第1ダウン信号を前記周波数シンセサイザへのダウン信号として出力して行い、
前記位相周波数比較器の位相比較動作を、
前記第1アップ信号を前記周波数シンセサイザへのアップ信号として出力し、前記第2ダウン信号のパルスが発生している状態から前記第2位相比較回路の入力を開始し、前記第2ダウン信号を前記周波数シンセサイザへのダウン信号として出力して行うことを特徴とする位相周波数比較器。
【請求項2】
請求項1に記載の位相周波数比較器において、
前記遅延回路部は、
前記フィードバッククロックの入力と前記第1位相周波数比較回路への出力との間に、第1遅延素子を有することを特徴とする位相周波数比較器。
【請求項3】
請求項1に記載の位相周波数比較器において、
前記遅延回路部は、
前記基準クロックの入力と前記第2位相比較回路への出力との間に、第1遅延素子を有することを特徴とする位相周波数比較器。
【請求項4】
請求項2に記載の位相周波数比較器において、
前記遅延回路部は、
前記基準クロックの入力と前記第2位相比較回路への出力との間に、第2遅延素子を有することを特徴とする位相周波数比較器。
【請求項5】
請求項1に記載の位相周波数比較器において、
前記第2位相比較回路は、位相周波数比較回路であることを特徴とする位相周波数比較器。
【請求項6】
基準クロックとフィードバッククロックとを入力とし、周波数シンセサイザへのアップ信号と周波数シンセサイザへのダウン信号とを出力する位相周波数比較器において、
第1アップ信号と第1ダウン信号とを出力する第1位相周波数比較回路と、
第2アップ信号を出力する第2位相比較回路と、
前記基準クロックと前記フィードバッククロックとを入力とし、前記第1位相周波数比較回路の入力と前記第2位相比較回路の入力とに、前記基準クロックと前記フィードバッククロックとを、前記第1位相周波数比較回路の入力に比べて前記第2位相比較回路の入力の方が前記フィードバッククロックの前記基準クロックに対する遅延量が相対的に大きくなるように出力する遅延回路部と、
前記第2位相比較回路のラッチを制御する制御回路部を備え、
前記位相周波数比較器の周波数比較動作を、
前記第1ダウン信号を前記周波数シンセサイザへのダウン信号として出力し、前記第1アップ信号を前記周波数シンセサイザへのアップ信号として出力して行い、
前記位相周波数比較器の位相比較動作を、
前記第1ダウン信号を前記周波数シンセサイザへのダウン信号として出力し、前記第2アップ信号のパルスが発生している状態から前記第2位相比較回路の入力を開始し、前記第2アップ信号を前記周波数シンセサイザへのアップ信号として出力して行うことを特徴とする位相周波数比較器。
【請求項7】
請求項6に記載の位相周波数比較器において、
前記遅延回路部は、
前記基準クロックの入力と前記第1位相周波数比較回路への出力との間に、第1遅延素子を有することを特徴とする位相周波数比較器。
【請求項8】
請求項6に記載の位相周波数比較器において、
前記遅延回路部は、
前記フィードバッククロックの入力と前記第2位相比較回路への出力との間に、第1遅延素子を有することを特徴とする位相周波数比較器。
【請求項9】
請求項7に記載の位相周波数比較器において、
前記遅延回路部は、
前記フィードバッククロックの入力と前記第2位相比較回路への出力との間に、第2遅延素子を有することを特徴とする位相周波数比較器。
【請求項10】
請求項6に記載の位相周波数比較器において、
前記第2位相比較回路は、位相周波数比較回路であることを特徴とする位相周波数比較器。
【請求項11】
請求項1に記載の位相周波数比較器を有する前記周波数シンセサイザを備えることを特徴とするシリアル伝送装置。
【請求項12】
請求項6に記載の位相周波数比較器を有する前記周波数シンセサイザを備えることを特徴とするシリアル伝送装置。
【請求項1】
基準クロックとフィードバッククロックとを入力とし、周波数シンセサイザへのアップ信号と周波数シンセサイザへのダウン信号とを出力する位相周波数比較器において、
第1アップ信号と第1ダウン信号とを出力する第1位相周波数比較回路と、
第2ダウン信号を出力する第2位相比較回路と、
前記基準クロックと前記フィードバッククロックとを入力とし、前記第1位相周波数比較回路の入力と前記第2位相比較回路の入力とに、前記基準クロックと前記フィードバッククロックとを、前記第1位相周波数比較回路の入力に比べて前記第2位相比較回路の入力の方が前記基準クロックの前記フィードバッククロックに対する遅延量が相対的に大きくなるように出力する遅延回路部と、
前記第2位相比較回路のラッチを制御する制御回路部を備え、
前記位相周波数比較器の周波数比較動作を、
前記第1アップ信号を前記周波数シンセサイザへのアップ信号として出力し、前記第1ダウン信号を前記周波数シンセサイザへのダウン信号として出力して行い、
前記位相周波数比較器の位相比較動作を、
前記第1アップ信号を前記周波数シンセサイザへのアップ信号として出力し、前記第2ダウン信号のパルスが発生している状態から前記第2位相比較回路の入力を開始し、前記第2ダウン信号を前記周波数シンセサイザへのダウン信号として出力して行うことを特徴とする位相周波数比較器。
【請求項2】
請求項1に記載の位相周波数比較器において、
前記遅延回路部は、
前記フィードバッククロックの入力と前記第1位相周波数比較回路への出力との間に、第1遅延素子を有することを特徴とする位相周波数比較器。
【請求項3】
請求項1に記載の位相周波数比較器において、
前記遅延回路部は、
前記基準クロックの入力と前記第2位相比較回路への出力との間に、第1遅延素子を有することを特徴とする位相周波数比較器。
【請求項4】
請求項2に記載の位相周波数比較器において、
前記遅延回路部は、
前記基準クロックの入力と前記第2位相比較回路への出力との間に、第2遅延素子を有することを特徴とする位相周波数比較器。
【請求項5】
請求項1に記載の位相周波数比較器において、
前記第2位相比較回路は、位相周波数比較回路であることを特徴とする位相周波数比較器。
【請求項6】
基準クロックとフィードバッククロックとを入力とし、周波数シンセサイザへのアップ信号と周波数シンセサイザへのダウン信号とを出力する位相周波数比較器において、
第1アップ信号と第1ダウン信号とを出力する第1位相周波数比較回路と、
第2アップ信号を出力する第2位相比較回路と、
前記基準クロックと前記フィードバッククロックとを入力とし、前記第1位相周波数比較回路の入力と前記第2位相比較回路の入力とに、前記基準クロックと前記フィードバッククロックとを、前記第1位相周波数比較回路の入力に比べて前記第2位相比較回路の入力の方が前記フィードバッククロックの前記基準クロックに対する遅延量が相対的に大きくなるように出力する遅延回路部と、
前記第2位相比較回路のラッチを制御する制御回路部を備え、
前記位相周波数比較器の周波数比較動作を、
前記第1ダウン信号を前記周波数シンセサイザへのダウン信号として出力し、前記第1アップ信号を前記周波数シンセサイザへのアップ信号として出力して行い、
前記位相周波数比較器の位相比較動作を、
前記第1ダウン信号を前記周波数シンセサイザへのダウン信号として出力し、前記第2アップ信号のパルスが発生している状態から前記第2位相比較回路の入力を開始し、前記第2アップ信号を前記周波数シンセサイザへのアップ信号として出力して行うことを特徴とする位相周波数比較器。
【請求項7】
請求項6に記載の位相周波数比較器において、
前記遅延回路部は、
前記基準クロックの入力と前記第1位相周波数比較回路への出力との間に、第1遅延素子を有することを特徴とする位相周波数比較器。
【請求項8】
請求項6に記載の位相周波数比較器において、
前記遅延回路部は、
前記フィードバッククロックの入力と前記第2位相比較回路への出力との間に、第1遅延素子を有することを特徴とする位相周波数比較器。
【請求項9】
請求項7に記載の位相周波数比較器において、
前記遅延回路部は、
前記フィードバッククロックの入力と前記第2位相比較回路への出力との間に、第2遅延素子を有することを特徴とする位相周波数比較器。
【請求項10】
請求項6に記載の位相周波数比較器において、
前記第2位相比較回路は、位相周波数比較回路であることを特徴とする位相周波数比較器。
【請求項11】
請求項1に記載の位相周波数比較器を有する前記周波数シンセサイザを備えることを特徴とするシリアル伝送装置。
【請求項12】
請求項6に記載の位相周波数比較器を有する前記周波数シンセサイザを備えることを特徴とするシリアル伝送装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2011−147039(P2011−147039A)
【公開日】平成23年7月28日(2011.7.28)
【国際特許分類】
【出願番号】特願2010−7693(P2010−7693)
【出願日】平成22年1月18日(2010.1.18)
【出願人】(000005108)株式会社日立製作所 (27,607)
【Fターム(参考)】
【公開日】平成23年7月28日(2011.7.28)
【国際特許分類】
【出願日】平成22年1月18日(2010.1.18)
【出願人】(000005108)株式会社日立製作所 (27,607)
【Fターム(参考)】
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