【課題】出力クロック信号の周波数制御を精度良く行うことが容易となるＰＬＬ回路を提供する。
【解決手段】流出または流入の出力電流を出力するものであって、パルス信号に応じて前記出力電流のオン／オフが切替えられるチャージポンプと、周期性を有する多値の参照信号に応じて前記パルス信号を生成する、パルス信号生成部と、を備え、前記出力電流に応じた出力クロック信号を生成するＰＬＬ回路であって、前記参照信号に応じて前記出力電流の電流量を調節する、電流量調節部を備えたＰＬＬ回路とする。 （もっと読む）

【課題】位相同期ループ（ＰＬＬ）における位相周波数検出器およびチャージポンプの線形動作を達成する。
【解決手段】位相周波数検出器は、基準信号とクロック信号とを受け取り、基準信号とクロック信号とに基づいて第１および第２の信号を生成し、第１の信号のみに基づいて第１および第２の信号をリセットする。第１および第２の信号は、それぞれ、ｕｐおよびｄｏｗｎの信号であってもよいし、それぞれ、ｄｏｗｎおよびｕｐの信号であってもよい。位相周波数検出器は、予め定められた量の分、第１の信号を遅らせ、遅れた第１の信号と第２の信号とに基づいて、リセット信号を生成し、リセット信号を用いて第１および第２の信号をリセットすることができる。チャージポンプは、第１および第２の信号を受け取り、基準信号とクロック信号との間の位相誤差を示す出力信号を生成する。 （もっと読む）

【課題】ループ帯域幅を安定させる位相周波数比較器を簡易な回路で提供する。
【解決手段】基準クロック１０２とフィードバッククロック１０３とを入力とし、周波数シンセサイザへのアップ信号と周波数シンセサイザへのダウン信号とを出力する位相周波数比較器において、第１位相周波数比較回路１０６と、第２位相比較回路１０７と、前記基準クロック１０２と前記フィードバッククロック１０３とを入力とし、前記第１位相周波数比較回路１０６の入力と前記第２位相比較回路１０７の入力とに、所定の相対的な遅延を与える遅延回路部１０８とを備え、周波数比較を前記第１位相周波数比較回路１０６で行い、位相比較を前記第１位相周波数比較回路１０６とラッチを制御した前記第２位相比較回路１０７とで行う位相周波数比較器。 （もっと読む）

【課題】 本発明の目的は、入力される２つの信号の位相差だけでなく周波数の差まで検出することができるタイム/デジタルコンバーター及びこれを用いるデジタル位相ロックループを提供することを目的とする。
【解決手段】 タイム/デジタルコンバーターが開示される。本タイム/デジタルコンバーターは、第１信号及び第２信号を受信し、直列接続された複数の遅延素子を用いて第２信号を段階的に遅延させ、遅延された第２信号と第１信号とを比較して第１信号に対する第２信号の位相エラーを出力するコンバーターと、第１信号及び複数の遅延素子のノードのうち一つのノードから第３信号を受信し、第１信号及び第３信号に対する位相差を出力する位相周波数検出器と、位相周波数検出器の出力信号と第２信号を用いて、第１信号に対する第２信号の周波数エラーをデジタルコードに出力する周波数検出器と、を含む。これにより、本タイム/デジタルコンバーターは入力される２つの信号間の位相差だけでなく周波数の差まで検出することができる。 （もっと読む）

【課題】ハイブリッド制御方式ＰＬＬ回路の定常状態における位相ジッタを低減する。
【解決手段】ハイブリッド制御方式ＰＬＬ回路内の位相比較回路ＰＨＡＳＥ＿ＣＯＭＰの出力Ｓ＿ＰＨが頻繁に変化しているか否かを判定する定常状態検出回路ＣＯＮＶ＿ＤＥＴを設け、位相比較回路の出力Ｓ＿ＰＨが暫く変化していない時は定常状態に達していないと判定し、頻繁に変化している時は定常状態に達したと判定し、その判定結果に基づいて、電圧制御発振回路ＶＣＯの発振周波数をデジタル制御信号Ｓ＿ＤＧによって制御する制御幅を変更し、もしくは（および）、アナログ制御信号Ｓ＿ＡＧを変化させる頻度を変更する。これにより、定常状態に達する前の収束性を損なうことなく、定常状態に達した後のデジタル制御信号による発振周波数の制御幅を小さくできる。よって、定常状態における位相ジッタを低減できる。 （もっと読む）

【課題】電圧に基づいて内部周波数を設定し、これを外部周波数と比較するアナログ周波数比較器と、アナログ周波数比較器の同じ原理でクロック信号を合成するアナログ周波数合成器、及び関連の方法を提供する。
【解決手段】周波数比較器は、第一信号と入力電圧に基づいて基準信号を生成する周波数検出回路と、該入力電圧に基づいて第二信号を生成する周波数発生器と、周波数検出回路と周波数発生器に結合され、基準信号と第二信号の一方に基づいて充電電流をイネーブルして電圧レベルを上げ、更に基準信号と第二信号のもう一方に基づいて放電電流をイネーブルして電圧レベルを下げる電荷ポンプ回路と、電荷ポンプ回路に結合され、該電圧レベルに基づいて第一信号と第二信号間の周波数関係を示す決定論理とを含む。 （もっと読む）

【課題】短時間に希望する周波数に収束するものであって、しかも使用するトランジスタの個数を減らして、コンパクトかつ安価に構成できるＰＬＬ回路を提供する。
【解決手段】ＰＬＬ回路は、基準信号Ｓ０と周波数信号Ｓ１もしくは比較信号Ｓ２とが入力される周波数一致検出回路６０を備えている。この周波数一致検出回路６０によって制御される電流制御回路として、バイアス回路８０、分圧回路９０、および分圧比制御回路１００を備え、ＶＣＯ４０の出力信号である周波数信号Ｓ１が基準信号Ｓ０の周波数によって設定される周波数から大きく外れている場合、チャージポンプ回路２０からローパスフィルタ３０に出力される被積分電流を増加させるように制御し、反対に、周波数信号Ｓ１が基準信号Ｓ０の周波数に近い場合には被積分電流を減少させるように制御している。 （もっと読む）

【課題】ウォブル信号に同期して生成される記録クロックの周波数安定化を簡素な構成で実現することができる情報記録再生装置を提供する。
【解決手段】本発明に係る情報記録再生装置は、光ディスクに記録クロックを用いてデータを記録する情報記録再生装置において、光ディスクの再生信号から抽出されるウォブル信号によるフェーズロック制御に基づいて周波数制御され、記録クロックの発振源となるＶＣＯと、ＶＣＯの周波数変動量を検出する周波数変動検出部と、を備え、ＶＣＯは、フェーズロック制御に基づく周波数制御に加えて、周波数変動検出部にて検出される周波数変動量に基づいて周波数制御される、ことを特徴とする。 （もっと読む）

トラッキングデータセル（１０）は、第１のマルチプレクサ（５）に結合された一対のトラック及びホールド回路（１，１’）と、レートを有するデータ信号（Ｄ＋，Ｄ−）の受信を決定するために各トラック及びホールド回路（１，１’）において実質的に逆位相で入力されるクロック信号（Ｈ＋，Ｈ−）とを備え、上記トラック及びホールド回路（１，１’）は、ほぼハーフレートを有する出力信号（Ｏ）を供給する。
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【課題】周波数比較精度の向上を図れ、安定かつ高速な周波数引き込みを実現することが可能なＰＬＬ回路および情報再生装置を提供する。
【解決手段】ＶＣＯ２３による３相クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣに同期してヒステリシスコンパレータ２４によるヒステリシス信号ＨＹＣを取り込み、以降、たとえば第１相クロックＣＬＫＡに同期して、入力データ信号のヒステリシスのエッジがどの位相からどの位相に変化したか観察することにより周波数が高いか低いかを周波数誤差として検出する際に、ヒステリシスコンパレータ２４にて取り除くことができなかった２Ｔパターンを、ＶＣＯ２３による３相クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣに同期してパルスの周期計測を行うことにより除去し、これにより検出結果に基づいたアップ信号ＵＰまたはダウン信号ＤＯＷＮをチャージポンプ回路２６に出力する周波数比較器２５を有する。 （もっと読む）

平衡型４相相関器（２）を含む周波数検出器（１０）を具備する位相ロックループ（１）であり、ループ（１）は４相相関器（２）が入力信号（Ｄ）と同じビットレートを有する信号によって制御されるマルチプレクサ（３１，３２，３３，３４）に接続されたダブルエッジクロック式双安定回路（２１，２２，２３，２４，２５，２６，２７，２８）を具備することを特徴とする。
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４相相関器（２）を含む周波数検出器（１０）を具備し、データおよびクロック再生で使用される位相ロックループ（１）であり、周波数検出器を構成する４相相関器（２）は、入力信号（Ｄ）と同じビットレートを有する信号によって制御される第１のマルチプレクサ（３１）および第２のマルチプレクサ（３２）に接続されたダブルエッジクロック式双安定回路（２１，２２，２３，２４）と、第１のマルチプレクサ（３１）により供給される第１の信号ペア
【数１】


および第２のマルチプレクサ（３２）により供給される第２の信号ペア
【数２】


によって制御される位相検出器（ＤＦＦ）と、を含む。
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本発明は、データ信号DATAを用いてデータクロックDATA-CLKと参照クロックREF-CLKとの間の位相差を検出する位相検出器に関する。データ信号DATAの遷移は、データクロックDATA-CLKの遷移と同期している。データクロックDATA-CLK及び参照クロックREF-CLKは同じ周波数を持つ。位相検出器は、第１のバイナリ信号ERRQを生成する第１の信号生成器を有する。そのパルス幅は、データ信号DATAの遷移とデータ信号DATAの遷移に隣接する第１の参照クロック信号CKQの遷移との間の第１の時間差ΔT1に等しい。第１の信号生成器は、第１の参照クロック信号CKQを受信する入力と、データ信号DATAを受信する入力とを有する。位相検出器は、第２のバイナリ信号ERRIを生成する第２の信号生成器を有する。第２のバイナリ信号ERRIのパルス幅は、データ信号DATAの遷移とそのデータ信号DATAの遷移に隣接する第２の参照クロック信号CKIの遷移との間の第２の時間差ΔT2に等しい。第２の信号生成器は、第２のバイナリ信号ERRIを受信する入力と、第２の参照信号CKIを受信する入力とを有する。位相検出器は、データクロックDATA-CLKと参照クロックREF-CLKとの間の位相差を表す出力信号を生成する出力信号生成器を有する。出力信号は、ANDが論理AND演算を表すとき、ERRQ-2*(ERRQ AND ERRI)に等しいか、又はXORが論理XOR演算を表すとき、(ERRQ XOR ERRI)-ERRIに等しい。
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