ＰＬＬ回路
【課題】ハイブリッド制御方式ＰＬＬ回路の定常状態における位相ジッタを低減する。
【解決手段】ハイブリッド制御方式ＰＬＬ回路内の位相比較回路ＰＨＡＳＥ＿ＣＯＭＰの出力Ｓ＿ＰＨが頻繁に変化しているか否かを判定する定常状態検出回路ＣＯＮＶ＿ＤＥＴを設け、位相比較回路の出力Ｓ＿ＰＨが暫く変化していない時は定常状態に達していないと判定し、頻繁に変化している時は定常状態に達したと判定し、その判定結果に基づいて、電圧制御発振回路ＶＣＯの発振周波数をデジタル制御信号Ｓ＿ＤＧによって制御する制御幅を変更し、もしくは（および）、アナログ制御信号Ｓ＿ＡＧを変化させる頻度を変更する。これにより、定常状態に達する前の収束性を損なうことなく、定常状態に達した後のデジタル制御信号による発振周波数の制御幅を小さくできる。よって、定常状態における位相ジッタを低減できる。
【解決手段】ハイブリッド制御方式ＰＬＬ回路内の位相比較回路ＰＨＡＳＥ＿ＣＯＭＰの出力Ｓ＿ＰＨが頻繁に変化しているか否かを判定する定常状態検出回路ＣＯＮＶ＿ＤＥＴを設け、位相比較回路の出力Ｓ＿ＰＨが暫く変化していない時は定常状態に達していないと判定し、頻繁に変化している時は定常状態に達したと判定し、その判定結果に基づいて、電圧制御発振回路ＶＣＯの発振周波数をデジタル制御信号Ｓ＿ＤＧによって制御する制御幅を変更し、もしくは（および）、アナログ制御信号Ｓ＿ＡＧを変化させる頻度を変更する。これにより、定常状態に達する前の収束性を損なうことなく、定常状態に達した後のデジタル制御信号による発振周波数の制御幅を小さくできる。よって、定常状態における位相ジッタを低減できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に関し、特にデジタル制御信号およびアナログ制御信号の両方によって制御される電圧制御発振器を有するハイブリッド制御方式ＰＬＬ回路に適用して有効な技術に関する。
【背景技術】
【０００２】
本発明者が検討した技術として、例えば、ＰＬＬ回路においては、以下の技術が考えられる。
【０００３】
例えば、特許文献１には、位相比較器、周波数比較器、および電圧制御発振器などを含んだＰＬＬ回路において、電源電圧が変動した際にもジッタの小さいクロック信号を発生可能にする電圧制御発振器の回路構成が示されている。具体的には、互いに並列接続されたリングオシレータおよび容量と、これらの電源電圧（電流）を制御することで発振周波数を制御するＭＯＳトランジスタとを備えた構成に対して、位相比較結果に応じて発振周波数を制御する第２の手段を設けた構成となっている。この第２の手段は、リングオシレータに対して接続／非接続を切り替え可能な容量で実現され、位相比較結果に応じてこの容量を接続した際には負荷の増大と共に発振周波数が遅くなり、非接続の場合はその逆となる。
【０００４】
また、特許文献２には、周波数比較器の比較結果に対して、積分回路、コンパレータおよびゲイン調整回路による処理を経てＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）に反映させる構成のＰＬＬ回路が示されている。この周波数比較器は、ＶＣＯからの３相クロックから得られる３つの位相区間を基準に入力クロックの位相の変化を観察することで周波数の高低を比較判定する。このような周波数比較器の結果に対して前述したような各種の処理を経てＶＣＯに反映させることで、周波数比較器の誤検出が発生した場合でもその影響を低減可能となる。
【特許文献１】特開２００１−２５７５６７号公報
【特許文献２】特開２００５−２５２７２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、前記のようなＰＬＬ回路の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００６】
例えば、特許文献１に示されるＰＬＬ回路は、電圧制御発振器の発振周波数を、デジタル制御とアナログ制御によって制御するハイブリッド制御の構成となっている。デジタル制御では、前述した第２の手段となる容量の接続／非接続の切り替えが、位相比較結果となるデジタル信号に基づいて行われる。一方、アナログ制御では、前述した発振周波数を制御するＭＯＳトランジスタのゲート電圧がチャージポンプ回路の出力によってアナログ的に制御され、このチャージポンプ回路の充放電が位相比較結果および周波数比較結果に基づいて制御される。
【０００７】
図１４は、本発明の前提として検討したＰＬＬ回路に含まれる電圧制御発振回路の概略構成を示す回路図である。
【０００８】
図１４に示す電圧制御発振回路ＶＣＯは、特許文献１に示される電圧制御発振回路の特徴を反映したものであり、リングオシレータ回路ＯＳＣ、容量Ｃ１〜Ｃ３、ＮＭＯＳトランジスタＴ１、ＰＭＯＳトランジスタＴ２，Ｔ３および抵抗Ｒ１などによって構成される。リングオシレータ回路ＯＳＣは、高電位側電源ノードＶｄｄと第２低電位側電源ノードＶｓｓ２の間に設けられる。ＮＭＯＳトランジスタＴ１は、第２低電位側電源ノードＶｓｓ２と第１低電位側電源ノードＶｓｓの間に設けられ、そのゲート電圧によってリングオシレータ回路ＯＳＣへの供給電流を制御し、結果として、第２低電位側電源ノードＶｓｓ２の電圧の制御を通じてリングオシレータ回路ＯＳＣの発振周波数を制御する。
【０００９】
高電位側電源ノードＶｄｄには、順に、容量Ｃ３、ＰＭＯＳトランジスタＴ２、ＰＭＯＳトランジスタＴ３が直列に接続され、このＰＭＯＳトランジスタＴ３の先がリングオシレータ回路ＯＳＣの内部ノードに接続される。ＰＭＯＳトランジスタＴ２は、デジタル制御信号Ｓ＿ＤＧによってオン／オフが制御される。ＰＭＯＳトランジスタＴ２がオンに制御された際には、リングオシレータ回路ＯＳＣに対して容量Ｃ３が付加されることになる。したがって、ＰＭＯＳトランジスタＴ２をオフに制御することで相対的に発振周波数を高くし、オンに制御することで相対的に発振周波数を低くすることができる。なお、ＰＭＯＳトランジスタＴ３のゲートは第２低電位側電源ノードＶｓｓ２に接続されており、通常オン状態を保っている。このＰＭＯＳトランジスタＴ３は、デジタル制御信号Ｓ＿ＤＧのオン／オフに伴うカップリングノイズがリングオシレータ回路ＯＳＣの内部ノードに直接影響を与えないようにするためのものであり、場合によっては省略可能である。このようにデジタル制御信号Ｓ＿ＤＧによるデジタル制御を用いることで、リングオシレータ回路ＯＳＣの熱雑音等に起因する発振周波数の微少変化を１回の制御で一気に補正することができる。
【００１０】
一方、ＮＭＯＳトランジスタＴ１のゲートには、抵抗Ｒ１および容量Ｃ２からなるローパスフィルタを介してアナログ制御信号Ｓ＿ＡＧが印加される。このアナログ制御信号Ｓ＿ＡＧによるアナログ制御は、前述したようなデジタル制御を併用することによって高速性が求められなくなる。したがって、ローパスフィルタを介してアナログ制御信号Ｓ＿ＡＧを接続することが可能となり、さらに、高電位側電源ノードＶｄｄと第２低電位側電源ノードＶｓｓ２の間に容量Ｃ１を設けることも可能となる。これらによって、突発的な電源ノイズなどに起因するアナログ制御電圧の変動やリングオシレータ回路ＯＳＣにかかる電源電圧の変動を極力抑えることが可能となり、これらに起因する発振周波数の変動を抑えることが可能となる。
【００１１】
ところで、この特許文献１の構成を用いると、例えば定常状態では、位相比較結果を反映してデジタル制御信号Ｓ＿ＤＧがハイレベルとローレベルを交互に推移し、これに伴い容量Ｃ３の接続／非接続が交互に切り替えられる。この状態では、アナログ制御による周波数調整が収束し、この収束した周波数を中心として上下にデジタル制御に伴う制御幅の周波数変動が加わることになる。デジタル制御におけるこの容量Ｃ３の切り替えに伴う周波数の制御幅は、例えば、リングオシレータ回路ＯＳＣの熱雑音による高速ノイズを補正する程度の大きさを確保すればよい。このデジタル制御による制御幅の大きさは、定常状態ではジッタ成分となることから必要最小限の大きさであることが望ましい。
【００１２】
一方、アナログ制御による周波数の最小制御幅は、例えばデジタル制御による制御幅の１／５〜１／１０程度またはそれ以下にするとよい。そうすると、アナログ制御でこの制御幅分の変化が生じた際に、その前後でデジタル制御の制御幅が適度に重なり合い、好適な周波数調整を実現できる。このようなことから、前述したようにデジタル制御の制御幅を小さくするためには、その分アナログ制御の制御幅も小さくする必要がある。
【００１３】
ところが、アナログ制御の制御幅を小さくするためにはチャージポンプ回路による充電および放電の１回当たりの電荷移動量を小さくする必要がある。そのためにはチャージポンプ回路を構成するトランジスタなどの素子を小さくする必要がある。しかしながら、使用する半導体テクノロジで作成可能な素子の最小サイズには限度があり、そのサイズの素子で構成したチャージポンプ回路の１回当たりの電荷移動量が低減の限度となる。すると、デジタル制御の制御幅の低減や位相ジッタ低減の限度もこれによって決まる。
【００１４】
そこで、本発明の目的は、ＰＬＬ回路において、周波数の最小制御幅の限度を除去し、位相ジッタをさらに低減可能にすることにある。
【００１５】
本発明は、前述したようなことを鑑みてなされたものであり、前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される実施例のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
すなわち、代表的な実施例によるＰＬＬ回路は、定常状態に達しているか否かを検出する手段を備え、定常状態に達している時と達していない時とで一部異なる動作をする。
【００１８】
例えば、定常状態に達していない時には、チャージポンプ回路による充電および放電の頻度を下げることにより平均的に見た時の１サイクル当たりの電荷移動量を小さくする。定常状態に達している時には、その状態から外れないようにするため充放電の頻度を下げることはできない。しかしその代わり、定常状態に達している時には充電と放電がほぼ交互に行なわれるため、充電と放電が打ち消し合って平均的に見るとほぼゼロになる。
【００１９】
前述のように、ハイブリッド制御型のＰＬＬ回路ではアナログ制御信号による制御は高速性を必要としないため、チャージポンプ回路による充放電の効果が直ちに全て現れず所定の時定数で徐々に現れるようにすることができる。したがって、その時定数程度の時間に亘って平均的に見た１サイクル当たりの電荷移動量が小さければ、１サイクルごとの電荷移動によるアナログ制御の制御幅がデジタル制御の制御幅の１／５〜１／１０程度を超える場合があっても問題とならない。
【００２０】
他の構成例では、定常状態に達していない時にはデジタル制御による制御幅を大きくし、定常状態に達している時には小さくする。定常状態に達していない時には位相ジッタを小さくする必要がないため、デジタル制御による制御幅を大きくすることが可能であり、アナログ制御による１サイクル当たりの制御幅をデジタル制御による制御幅に比べて相対的に小さく見せかけることができる。定常状態に達している時はデジタル制御による制御幅を小さくし位相ジッタを小さくする必要があるが、前述のように定常状態では充放電が打ち消し合って平均的に見た１サイクル当たりアナログ制御の制御幅が小さくなる。
【００２１】
定常状態に達しているか否かを検出する手段は、例えば、位相比較回路の出力が頻繁に変化しているか否かを判定する回路により構成する。定常状態に達している場合には、位相差と周波数差が殆ど無いため、多くの場合は１サイクルごとに交互に位相比較結果が切り替わり、高速のデジタル制御によって１サイクルごとに位相関係が逆転するはずである。実際には、チャージポンプ回路による充電と放電の電荷移動量が異なるため、位相比較回路が２サイクル連続して同じ値を出力することが時々発生する。また、さらにこれにノイズなどが加わることにより、さらに低い確率で３サイクル連続することもある。一方、発振周波数がほぼ定常値に達している場合で位相が定常状態に達していない場合には、位相がなかなか反転しないため位相比較回路が多数サイクルに亘って同じ値を出力することになる。したがって、位相比較回路がある程度以上の時間に亘って同じ値を出力している時には定常状態に達していないと判定し、それ以下の時間で変化している時には定常状態に達していると判定することにより、定常状態に達しているか否かを検出することができる。
【００２２】
なお上述のように、定常状態に達していても３サイクル連続して位相比較回路が同じ値を出力する場合が、確率は低いが存在する。一方、４サイクル連続して位相比較回路が同じ値を出力している場合は定常状態に達していない場合が殆どである。したがって、通常は４サイクル連続して位相比較回路が同じ値を出力している時に定常状態に達していないと判定するのがほぼ最適である。ただし、４サイクル以外の値にした設計も可能である。
【発明の効果】
【００２３】
代表的な実施例によれば、ハイブリッド制御方式のＰＬＬ回路において、デジタル制御信号による制御幅を小さくし位相ジッタを低減することが可能になる。
【発明を実施するための最良の形態】
【００２４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。実施の形態では、トランジスタの一例としてＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を用い、その一例としてＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いる。各図面において、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに丸印の記号を付すことで、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。
【００２６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２７】
（実施の形態１）
図１は、本発明の実施の形態１によるＰＬＬ回路の構成例を示すブロック図である。
【００２８】
図１に示すＰＬＬ回路は、位相比較回路ＰＨＡＳＥ＿ＣＯＭＰと、周波数比較回路ＦＲＥＱ＿ＣＯＭＰと、位相逆転検出回路ＲＥＶ＿ＤＥＴと、定常状態検出回路ＣＯＮＶ＿ＤＥＴと、デジタル制御回路ＤＩＧ＿ＣＮＴＬと、チャージポンプ制御回路ＣＰ＿ＣＮＴＬと、チャージポンプ回路ＣＰと、電圧制御発振回路ＶＣＯと、分周回路ＤＩＶと、遅延回路ＤＬＹなどによって構成される。
【００２９】
電圧制御発振回路ＶＣＯは、３ビット構成のデジタル制御信号Ｓ＿ＤＧとアナログ制御信号Ｓ＿ＡＧを受け、これに基づいて発振周波数が制御されたクロック信号を生成する。
【００３０】
分周回路ＤＩＶは、電圧制御発振回路ＶＣＯによって生成されたクロック信号を分周し、分周されたクロック信号ＣＬＫ＿ＯＵＴを出力する。このクロック信号ＣＬＫ＿ＯＵＴは、例えば、半導体集積回路装置内に含まれるクロックツリー等の供給経路を介して各フリップフロップ回路等に供給される。また、分周回路ＤＩＶは、電圧制御発振回路ＶＣＯによって生成されたクロック信号をフィードバック用として分周し、この分周された信号が、遅延回路ＤＬＹを介してフィードバック用クロック信号（フィードバック信号）ＣＬＫ＿ＦＢとなる。なお、遅延回路ＤＬＹは、分周回路ＤＩＶから各フリップフロップ回路に至るクロック分配経路を反映した遅延量を備え、クロック信号ＣＬＫ＿ＯＵＴが実際に各フリップフロップ回路に入力される時点での位相をリファレンス用クロック信号（リファレンス信号）ＣＬＫ＿ＲＥＦの位相に合わせ込むために設けられる。
【００３１】
位相比較回路ＰＨＡＳＥ＿ＣＯＭＰは、リファレンス信号（基準信号）ＣＬＫ＿ＲＥＦとフィードバック信号ＣＬＫ＿ＦＢの位相を比較し、その比較結果となる位相比較回路の出力Ｓ＿ＰＨを、定常状態検出回路ＣＯＮＶ＿ＤＥＴおよびデジタル制御回路ＤＩＧ＿ＣＮＴＬおよびチャージポンプ制御回路ＣＰ＿ＣＮＴＬに出力する。
【００３２】
周波数比較回路ＦＲＥＱ＿ＣＯＭＰは、リファレンス信号ＣＬＫ＿ＲＥＦを反転した反転リファレンス信号ＣＬＫＢ＿ＲＥＦとフィードバック信号ＣＬＫ＿ＦＢの周波数を比較し、その比較結果として２つの周波数比較回路の出力Ｓ＿ＲＥＦ，Ｓ＿ＦＢをチャージポンプ制御回路ＣＰ＿ＣＮＴＬに出力する。
【００３３】
位相逆転検出回路ＲＥＶ＿ＤＥＴは、フィードバック信号ＣＬＫ＿ＦＢを反転した信号と反転リファレンス信号ＣＬＫＢ＿ＲＥＦを比較し、位相の逆転が発生したか否かを判定した結果として２つの位相逆転検出回路の出力Ｓ＿ＲＥＶ１，Ｓ＿ＲＥＶ２をチャージポンプ制御回路ＣＰ＿ＣＮＴＬに出力する。
【００３４】
定常状態検出回路ＣＯＮＶ＿ＤＥＴは、位相比較回路ＰＨＡＳＥ＿ＣＯＭＰの出力Ｓ＿ＰＨを基に、図１のＰＬＬ回路全体が定常状態に達したか否かを判定し、その判定結果となる定常状態検出回路の出力Ｓ＿ＣＯＮＶを、デジタル制御回路ＤＩＧ＿ＣＮＴＬおよびチャージポンプ制御回路ＣＰ＿ＣＮＴＬに出力する。
【００３５】
デジタル制御回路ＤＩＧ＿ＣＮＴＬは、位相比較回路ＰＨＡＳＥ＿ＣＯＭＰの出力Ｓ＿ＰＨと定常状態検出回路ＣＯＮＶ＿ＤＥＴの出力Ｓ＿ＣＯＮＶを基に、電圧制御発振回路ＶＣＯを制御する３ビットのデジタル制御信号Ｓ＿ＤＧを出力する。
【００３６】
チャージポンプ制御回路ＣＰ＿ＣＮＴＬは、位相比較回路ＰＨＡＳＥ＿ＣＯＭＰや周波数比較回路ＦＲＥＱ＿ＣＯＭＰや位相逆転検出回路ＲＥＶ＿ＤＥＴや定常状態検出回路ＣＯＮＶ＿ＤＥＴの出力を基に、チャージポンプ回路ＣＰに対して４通りの制御信号Ｓ＿ＵＨ，Ｓ＿ＵＬ，Ｓ＿ＤＨ，Ｓ＿ＤＬを出力する。制御信号Ｓ＿ＵＨは、発振周波数を大きく上げたい際に出力され、制御信号Ｓ＿ＵＬは、発振周波数を少しだけ上げたい際に出力される。一方、制御信号Ｓ＿ＤＨは、発振周波数を大きく下げたい際に出力され、制御信号Ｓ＿ＤＬは、発振周波数を少しだけ下げたい際に出力される。
【００３７】
チャージポンプ回路ＣＰは、チャージポンプ制御回路ＣＰ＿ＣＮＴＬからの４通りの制御信号Ｓ＿ＵＨ，Ｓ＿ＵＬ，Ｓ＿ＤＨ，Ｓ＿ＤＬを受け、これらの制御信号にそれぞれ対応した電荷量をアナログ制御信号Ｓ＿ＡＧのノードに充放電する。また、定常状態検出回路ＣＯＮＶ＿ＤＥＴやチャージポンプ制御回路ＣＰ＿ＣＮＴＬやチャージポンプ回路ＣＰなどは、反転リファレンス信号ＣＬＫＢ＿ＲＥＦに同期して動作する。
【００３８】
次に、図１のＰＬＬ回路全体の、電源を投入してから定常状態に達するまでの状態変化の概要について説明する。
【００３９】
電源投入直後から暫くの間は、電圧制御発振回路ＶＣＯは発振しないかまたは目標の発振周波数と大きく異なる周波数で発振するため、リファレンス信号ＣＬＫ＿ＲＥＦとフィードバック信号ＣＬＫ＿ＦＢの周波数は大きく異なる。この時には、周波数比較回路ＦＲＥＱ＿ＣＯＭＰや位相逆転検出回路ＲＥＶ＿ＤＥＴは周波数が異なることを示す信号や位相が逆転したことを示す信号を頻繁に出力し、チャージポンプ制御回路ＣＰ＿ＣＮＴＬによるチャージポンプ回路ＣＰの制御は周波数比較回路の出力Ｓ＿ＲＥＦ，Ｓ＿ＦＢに基づく制御が支配的となる。その結果、フィードバック信号ＣＬＫ＿ＦＢの周波数はリファレンス信号ＣＬＫ＿ＲＥＦの周波数に近づいていく。
【００４０】
フィードバック信号ＣＬＫ＿ＦＢの周波数がリファレンス信号ＣＬＫ＿ＲＥＦの周波数とほぼ一致すると、周波数比較回路が周波数の異なることを示す信号を周波数比較回路の出力Ｓ＿ＲＥＦ，Ｓ＿ＦＢに出力する頻度が下がる。すると、チャージポンプ制御回路ＣＰ＿ＣＮＴＬによるチャージポンプ回路ＣＰの制御は、位相比較回路ＰＨＡＳＥ＿ＣＯＭＰの出力Ｓ＿ＰＨに基づく制御の方が支配的となる。また、この状態に移行した直後は、フィードバック信号ＣＬＫ＿ＦＢとリファレンス信号ＣＬＫ＿ＲＥＦは周波数がほぼ同じであっても位相が離れている場合が多く、一方の位相が他方の位相より早い状態や遅い状態がそれぞれ長い時間続き、時々その関係が逆転するという変化を繰り返すことになる。この時には、位相比較回路の出力Ｓ＿ＰＨは長い時間同じ値をとりたまに変化する。
【００４１】
このＰＬＬ回路には定常状態検出回路ＣＯＮＶ＿ＤＥＴが設けてあり、位相比較回路の出力Ｓ＿ＰＨが所定時間（例えばリファレンス信号ＣＬＫ＿ＲＥＦの４サイクルに相当する時間）以上同じ値をとると、定常状態に達していないことを示すレベル（ハイレベル（Ｖｄｄ）またはローレベル（Ｖｓｓ））を定常状態検出回路の出力Ｓ＿ＣＯＮＶに出力する。その信号に基づき、デジタル制御回路ＤＩＧ＿ＣＮＴＬはその出力であるデジタル制御信号Ｓ＿ＤＧを３ビットとも位相比較回路ＰＨＡＳＥ＿ＣＯＭＰの出力Ｓ＿ＰＨに応じて変化させる。
【００４２】
すると、電圧制御発振回路ＶＣＯの発振周波数は３ビット分のデジタル制御信号Ｓ＿ＤＧに応じて大きく変化する。また、チャージポンプ制御回路ＣＰ＿ＣＮＴＬは位相比較回路ＰＨＡＳＥ＿ＣＯＭＰの出力Ｓ＿ＰＨに応じてアナログ制御信号Ｓ＿ＡＧを少しだけ変化させる信号を制御信号Ｓ＿ＵＬまたは制御信号Ｓ＿ＤＬに出力するが、定常状態検出回路の出力Ｓ＿ＣＯＮＶが定常状態に達していないことを示している時には、反転リファレンス信号ＣＬＫＢ＿ＲＥＦの所定サイクル数（例えば８サイクル）ごとに１回だけ上記の信号を出力し、その他のサイクルでは両方とも出力しない。
【００４３】
これにより、アナログ制御信号Ｓ＿ＡＧは反転リファレンス信号ＣＬＫＢ＿ＲＥＦの所定サイクル数ごとに１回だけしか変化せず、結果的にゆっくりとした変化になる。すなわち、デジタル制御信号Ｓ＿ＤＧによる発振周波数の制御幅が大きくアナログ制御信号Ｓ＿ＡＧによる発振周波数の制御が少しずつしか行なわれない状態になる。これは、位相ジッタは大きくなるがアナログ制御信号Ｓ＿ＡＧが収束しやすい状態である。
【００４４】
この場合でも、位相比較回路の出力Ｓ＿ＰＨは時々変化し、その直後には定常状態検出回路ＣＯＮＶ＿ＤＥＴは定常状態に達したことを示すレベルを定常状態検出回路の出力Ｓ＿ＣＯＮＶに出力する。しかし上記の所定時間が経過すると、定常状態検出回路の出力Ｓ＿ＣＯＮＶは再び定常状態に達していないことを示すレベルになる。アナログ制御信号Ｓ＿ＡＧが収束してくると、位相比較回路の出力Ｓ＿ＰＨが変化する頻度が高くなり、定常状態に達していることを定常状態検出回路の出力Ｓ＿ＣＯＮＶが示す頻度が高くなる。そして、位相比較回路の出力Ｓ＿ＰＨが上記の所定時間以内に必ず変化するようになると、定常状態検出回路ＣＯＮＶ＿ＤＥＴは定常状態に達したことを示すレベルを定常状態検出回路の出力Ｓ＿ＣＯＮＶに常に出力し続けることになる。
【００４５】
定常状態検出回路の出力Ｓ＿ＣＯＮＶが定常状態に達していることを示している時には、デジタル制御回路ＤＩＧ＿ＣＮＴＬは、デジタル制御信号Ｓ＿ＤＧのうち１ビットのみを位相比較回路ＰＨＡＳＥ＿ＣＯＭＰの出力Ｓ＿ＰＨに応じて変化させ、他のビットは一方をハイレベルに他方をローレベルに固定する。すると、電圧制御発振回路ＶＣＯの発振周波数はデジタル制御信号Ｓ＿ＤＧの１ビット分に応じて小さく変化する。また、チャージポンプ制御回路ＣＰ＿ＣＮＴＬは位相比較回路ＰＨＡＳＥ＿ＣＯＭＰの出力Ｓ＿ＰＨに応じてアナログ制御信号Ｓ＿ＡＧを少しだけ変化させる信号を制御信号Ｓ＿ＵＬまたは制御信号Ｓ＿ＤＬに毎サイクル出力する。
【００４６】
これにより、アナログ制御信号Ｓ＿ＡＧは位相比較回路ＰＨＡＳＥ＿ＣＯＭＰの出力Ｓ＿ＰＨを全て反映した変化をする。しかし、この時には位相比較回路の出力Ｓ＿ＰＨが頻繁に変化しているため、アナログ制御信号Ｓ＿ＡＧを少しだけ上げる制御信号Ｓ＿ＵＬと少しだけ下げる制御信号Ｓ＿ＤＬが両方とも頻繁に出力されて互いに相殺し、アナログ制御信号Ｓ＿ＡＧが急激に変化することはない。すなわち、デジタル制御信号Ｓ＿ＤＧによる発振周波数の制御幅が小さいため位相ジッタが小さくなり、アナログ制御信号Ｓ＿ＡＧも急激に変化せず安定した状態になる。以後はこの状態が継続する。
【００４７】
次に、図１に示したＰＬＬ回路を構成する各ブロックについて、その具体的な構成例を順に説明する。
【００４８】
図２は、図１のＰＬＬ回路において、その位相比較回路ＰＨＡＳＥ＿ＣＯＭＰの詳細な構成例を示す回路図である。
【００４９】
図２に示す位相比較回路ＰＨＡＳＥ＿ＣＯＭＰは、セットリセットラッチ回路ＳＲ２０と、ＮＡＮＤ回路ＮＤ２０と、遅延回路ＩＶ＿ＤＬＹ２０と、インバータ回路ＩＶ２０、ＩＶ２１と、フリップフロップ回路ＦＦ２０によって構成される。
【００５０】
セットリセットラッチ回路ＳＲ２０は、２つのＮＡＮＤ回路ＮＤ２１，ＮＤ２２によって構成され、ＮＡＮＤ回路ＮＤ２１の一方の入力ノードにはリファレンス信号ＣＬＫ＿ＲＥＦが入力され、ＮＤ２２の一方の入力ノードにはフィードバック信号ＣＬＫ＿ＦＢが入力される。また、ＮＤ２１の他方の入力ノードには、ＮＡＮＤ回路ＮＤ２２の出力ノードが接続され、ＮＡＮＤ回路ＮＤ２２の他方の入力ノードには、ＮＡＮＤ回路ＮＤ２１の出力ノードが接続される。
【００５１】
ＮＡＮＤ回路ＮＤ２０は、一方の入力ノードにリファレンス信号ＣＬＫ＿ＲＥＦが入力され、他方の入力ノードにフィードバック信号ＣＬＫ＿ＦＢが入力される。ＮＡＮＤ回路ＮＤ２０の出力は、ここでは３段のインバータ回路からなる遅延回路ＩＶ＿ＤＬＹ２０を介してフリップフロップ回路ＦＦ２０のクロックトリガに使用される。フリップフロップ回路ＦＦ２０のデータ入力ノードは、ＮＡＮＤ回路ＮＤ２２の出力ノードがインバータ回路ＩＶ２１を介して接続される。なお、ＮＡＮＤ回路ＮＤ２１の出力ノードに接続されたインバータ回路ＩＶ２０は、ＮＤ２２の出力に対する負荷とバランスを等しくするために設けられている。
【００５２】
この位相比較回路ＰＨＡＳＥ＿ＣＯＭＰは、リファレンス信号ＣＬＫ＿ＲＥＦの立ち上がりエッジとフィードバック信号ＣＬＫ＿ＦＢの立ち上がりエッジのどちらが先に現れるかをセットリセットラッチ回路ＳＲ２０で検出し、その検出結果をフリップフロップ回路ＦＦ２０に取り込んで保持すると共に、その比較結果を示すデジタル信号として位相比較回路の出力Ｓ＿ＰＨを出力する。
【００５３】
図３は、図１のＰＬＬ回路において、その周波数比較回路ＦＲＥＱ＿ＣＯＭＰの詳細な構成例を示す回路図である。
【００５４】
図３に示す周波数比較回路ＦＲＥＱ＿ＣＯＭＰは、インバータ回路ＩＶ３０，ＩＶ３１と、遅延回路ＩＶ＿ＤＬＹ３０，ＩＶ＿ＤＬＹ３１と、ＡＮＤ回路ＡＤ３０，ＡＤ３１と、セットリセットラッチ回路ＳＲ３０と、インバータ回路ＩＶ３２，ＩＶ３３と、フリップフロップ回路ＦＦ３０，ＦＦ３１によって構成される。セットリセットラッチ回路ＳＲ３０は、２つのＮＯＲ回路ＮＲ３０，ＮＲ３１によって構成され、ＮＯＲ回路ＮＲ３０の一方の入力ノードにはＡＮＤ回路ＡＤ３０の出力信号Ａ０が入力され、ＮＯＲ回路ＮＲ３１の一方の入力ノードにはＡＮＤ回路ＡＤ３１の出力信号Ａ１が入力される。また、ＮＯＲ回路ＮＲ３０の他方の入力ノードには、ＮＯＲ回路ＮＲ３１の出力ノードが接続され、ＮＯＲ回路ＮＲ３１の他方の入力ノードには、ＮＯＲ回路ＮＲ３０の出力ノードが接続される。
【００５５】
インバータ回路ＩＶ３０には反転リファレンス信号ＣＬＫＢ＿ＲＥＦが入力され、その出力はＡＮＤ回路ＡＤ３０の一方の入力ノードと遅延回路ＩＶ＿ＤＬＹ３０の入力ノードに接続される。また、遅延回路ＩＶ＿ＤＬＹ３０の出力はＡＮＤ回路ＡＤ３０の他方の入力ノードに接続される。この構成により、ＡＮＤ回路ＡＤ３０の出力Ａ０には反転リファレンス信号ＣＬＫＢ＿ＲＥＦの立ち下がりエッジに同期したパルスが出力される。同様に、インバータ回路ＩＶ３１にはフィードバック信号ＣＬＫ＿ＦＢが入力され、その出力はＡＮＤ回路ＡＤ３１の一方の入力ノードと遅延回路ＩＶ＿ＤＬＹ３１の入力ノードに接続される。また、遅延回路ＩＶ＿ＤＬＹ３１の出力はＡＮＤ回路ＡＤ３１の他方の入力ノードに接続される。この構成により、ＡＮＤ回路ＡＤ３１の出力Ａ１にはフィードバック信号ＣＬＫ＿ＦＢの立ち下がりエッジに同期したパルスが出力される。
【００５６】
この出力Ａ０と出力Ａ１がセットリセットラッチ回路ＳＲ３０に入力されているため、出力Ａ０と出力Ａ１に出力されるパルスが両方とも消えた後には、出力Ａ０と出力Ａ１のうちのいずれのパルスが先に消えたかをセットリセットラッチ回路ＳＲ３０に記憶している。そして、その情報がインバータ回路ＩＶ３２やインバータ回路ＩＶ３３を介してフリップフロップ回路ＦＦ３０やフリップフロップ回路ＦＦ３１のデータ入力端子Ｂ０やＢ１に入力されている。
【００５７】
すると、先にパルスが消えた側にその次のパルスが現れた場合は、フリップフロップ回路ＦＦ３０またはフリップフロップ回路ＦＦ３１が周波数比較回路の出力Ｓ＿ＲＥＦまたはＳ＿ＦＢにローレベルを出力し、出力Ａ０と出力Ａ１に交互にパルスが現れていることを認識できる。後からパルスが消えた側に次のパルスが現れた場合は、フリップフロップ回路ＦＦ３０またはフリップフロップ回路ＦＦ３１が周波数比較回路の出力Ｓ＿ＲＥＦまたはＳ＿ＦＢにハイレベルを出力し、その側のパルスが２回以上連続して現れたことを認識できる。
【００５８】
反転リファレンス信号ＣＬＫＢ＿ＲＥＦはリファレンス信号ＣＬＫ＿ＲＥＦを反転した信号であるため、この周波数比較回路ＦＲＥＱ＿ＣＯＭＰは、リファレンス信号ＣＬＫ＿ＲＥＦの立ち上がりエッジとフィードバック信号ＣＬＫ＿ＦＢの立ち下がりエッジが交互に現れているか否かを検出することになる。そして、交互に現れている場合にはその検出結果を示すデジタル信号である周波数比較回路の出力Ｓ＿ＲＥＦおよびＳ＿ＦＢにローレベルを出力し、いずれか一方が２回以上連続して現れた場合にはその側の周波数比較回路の出力Ｓ＿ＲＥＦまたはＳ＿ＦＢにハイレベルを出力する。
【００５９】
なお、定常状態では、図１のＰＬＬ回路はリファレンス信号ＣＬＫ＿ＲＥＦとフィードバック信号ＣＬＫ＿ＦＢの周波数と位相をほぼ一致させ両方の立ち上がりエッジがほぼ同時刻となるように制御するので、リファレンス信号ＣＬＫ＿ＲＥＦの立ち上がりエッジとフィードバック信号ＣＬＫ＿ＦＢの立ち下がりエッジが交互に現れて周波数比較回路の出力Ｓ＿ＲＥＦおよびＳ＿ＦＢには常にローレベルが出力される。
【００６０】
図１のＰＬＬ回路において、その位相逆転検出回路ＲＥＶ＿ＤＥＴは、周波数比較回路ＦＲＥＱ＿ＣＯＭＰが周波数比較回路の出力Ｓ＿ＲＥＦまたはＳ＿ＦＢにハイレベルを出力した後に、リファレンス信号ＣＬＫ＿ＲＥＦとフィードバック信号ＣＬＫ＿ＦＢの位相差が半回転しその位相関係が逆転したことを検出するために設けた回路である。この回路は、フィードバック信号ＣＬＫ＿ＦＢを反転して入力する以外は周波数比較回路と同じ構成の回路であり、リファレンス信号ＣＬＫ＿ＲＥＦとフィードバック信号ＣＬＫ＿ＦＢの立ち上がりエッジ同士が交互に現れているか否かを検出する。交互に現れている場合には位相逆転検出回路の出力Ｓ＿ＲＥＶ１およびＳ＿ＲＥＶ２にローレベルを出力し、いずれか一方が２回以上連続して現れた場合には位相逆転検出回路の出力Ｓ＿ＲＥＶ１またはＳ＿ＲＥＶ２にハイレベルを出力する回路として作用する。
【００６１】
リファレンス信号ＣＬＫ＿ＲＥＦとフィードバック信号ＣＬＫ＿ＦＢの周波数が近づくと、リファレンス信号ＣＬＫ＿ＲＥＦの１サイクル当たりに対するフィードバック信号ＣＬＫ＿ＦＢとの位相差の変化が小さくなる。ここで、リファレンス信号ＣＬＫ＿ＲＥＦの立ち上がりエッジとフィードバック信号ＣＬＫ＿ＦＢの立ち下がりエッジのいずれかが２回連続して現れた時は位相がほぼ半周期ずれている時であり、その後暫くの間は周波数の高い側の位相が遅れた状態になる。この状態の時に位相比較回路ＰＨＡＳＥ＿ＣＯＭＰの出力Ｓ＿ＰＨに基づいてチャージポンプ回路ＣＰを制御すると、所望とは逆の制御がかかることになる。これを避けることが位相逆転検出回路ＲＥＶ＿ＤＥＴを設ける第１の目的である。リファレンス信号ＣＬＫ＿ＲＥＦとフィードバック信号ＣＬＫ＿ＦＢの立ち上がりエッジ同士のいずれかが２回連続して現れた時は位相がほぼ一致している時であり、その後は次にリファレンス信号ＣＬＫ＿ＲＥＦの立ち上がりエッジとフィードバック信号ＣＬＫ＿ＦＢの立ち下がりエッジのいずれかが２回連続して現れるまで周波数の高い側の位相が進んだ状態になる。この状態の時に位相比較回路ＰＨＡＳＥ＿ＣＯＭＰの出力Ｓ＿ＰＨに基づいてチャージポンプ回路ＣＰを制御すれば所望の制御がかかる。したがって、周波数比較回路ＦＲＥＱ＿ＣＯＭＰの出力のいずれかがハイレベルになった後は位相比較回路ＰＨＡＳＥ＿ＣＯＭＰの出力Ｓ＿ＰＨに基づくチャージポンプ回路ＣＰの制御を停止し、位相逆転検出回路ＲＥＶ＿ＤＥＴの出力のいずれかがハイレベルになった後に再開すればよい。
【００６２】
また、リファレンス信号ＣＬＫ＿ＲＥＦとフィードバック信号ＣＬＫ＿ＦＢの周波数がさらに近づくと、リファレンス信号ＣＬＫ＿ＲＥＦの１サイクル当たりに対するフィードバック信号ＣＬＫ＿ＦＢとの位相差の変化がさらに小さくなり、各エッジが交互に現れても周波数比較回路ＦＲＥＱ＿ＣＯＭＰが周波数比較回路の出力Ｓ＿ＲＥＦまたはＳ＿ＦＢにハイレベルを出力する誤検出を生じることがある。この誤検出の影響を防止することが位相逆転検出回路ＲＥＶ＿ＤＥＴを設ける第２の目的である。この誤検出が生じるのはリファレンス信号ＣＬＫ＿ＲＥＦの立ち上がりエッジとフィードバック信号ＣＬＫ＿ＦＢの立ち下がりエッジがほぼ同時刻に現れる場合であり、正しい検出が行なわれる１サイクルを挟んで前後何サイクルかの間連続して発生する。その最初のサイクルで現れる誤検出は、周波数の高い側の信号が後から現れるため結果的には正しい検出と同じ信号を出力する。また、１サイクルの正しい検出を挟む一連のサイクルでの誤検出が発生してから次に１サイクルの正しい検出を挟む一連のサイクルでの誤検出が発生するまでの間には、リファレンス信号ＣＬＫ＿ＲＥＦとフィードバック信号ＣＬＫ＿ＦＢの位相差が１回転する。そしてその間の約半回転の時点で、位相逆転検出回路ＲＥＶ＿ＤＥＴが位相逆転検出回路の出力Ｓ＿ＲＥＶ１またはＳ＿ＲＥＶ２にハイレベルを出力する。したがって、周波数比較回路ＦＲＥＱ＿ＣＯＭＰの出力Ｓ＿ＲＥＦまたはＳ＿ＦＢに基づいてチャージポンプ回路ＣＰを制御した後は、次に位相逆転検出回路ＲＥＶ＿ＤＥＴが位相逆転検出回路の出力Ｓ＿ＲＥＶ１またはＳ＿ＲＥＶ２のいずれかにハイレベルを出力するまで、周波数比較回路ＦＲＥＱ＿ＣＯＭＰの出力に基づくチャージポンプ回路ＣＰの制御を行わないようにすればよい。これにより、周波数比較回路ＦＲＥＱ＿ＣＯＭＰの誤検出の影響を回避できる。
【００６３】
図４は、図１のＰＬＬ回路において、その定常状態検出回路ＣＯＮＶ＿ＤＥＴの詳細な構成例を示す回路図である。
【００６４】
図４に示す定常状態検出回路は、位相比較回路の出力Ｓ＿ＰＨが反転したことを検出する部分ＦＬＩＰ＿ＤＥＴと、位相比較回路の出力Ｓ＿ＰＨが反転してからの経過時間を計測し所定時間が経過したことを検知する部分ＴＩＭＥＲによって構成される。それぞれの部分は、インバータ回路ＩＶ４０と、フリップフロップ回路ＦＦ４０〜ＦＦ４２と、ＯＲ−ＮＡＮＤ複合回路ＲＤ４０，ＲＤ４１と、ＮＡＮＤ回路ＮＤ４０〜ＮＤ４４によって構成される。フリップフロップ回路ＦＦ４０は１サイクル前の位相比較回路の出力Ｓ＿ＰＨを記憶し、反転したことを検出する部分ＦＬＩＰ＿ＤＥＴは現在の位相比較回路の出力Ｓ＿ＰＨと１サイクル前の位相比較回路の出力Ｓ＿ＰＨを比較する。この２つが異なる時には位相比較回路の出力Ｓ＿ＰＨが反転したと判定し、それを示す信号を信号ＳＢ＿ＦＬＩＰに出力する。
【００６５】
図４に示す回路では、位相比較回路の出力Ｓ＿ＰＨが反転した時には信号ＳＢ＿ＦＬＩＰがローレベルになり、反転しない時にはハイレベルになる。所定時間が経過したことを検知する部分ＴＩＭＥＲは、フリップフロップ回路ＦＦ４１およびＦＦ４２などが構成する２ビットカウンタにより構成される。この２ビットカウンタは反転リファレンス信号ＣＬＫＢ＿ＲＥＦのパルス数をカウントするが、信号ＳＢ＿ＦＬＩＰがローレベルになると次のサイクルではカウント値が０にリセットされる。信号ＳＢ＿ＦＬＩＰがハイレベルの間は１カウントずつカウント値が進み、カウント値が３に達すると定常状態検出回路の出力Ｓ＿ＣＯＮＶにローレベルを出力して以後はそのカウント値に固定する。すなわち、この定常状態検出回路ＣＯＮＶ＿ＤＥＴは、位相比較回路の出力Ｓ＿ＰＨが４サイクル以上に渡って反転していない時には定常状態検出回路の出力Ｓ＿ＣＯＮＶにローレベルを出力し、位相比較回路の出力Ｓ＿ＰＨが３サイクル以内に反転している時には定常状態検出回路の出力Ｓ＿ＣＯＮＶにハイレベルを出力する回路として作用する。
【００６６】
図５は、図１のＰＬＬ回路において、そのデジタル制御回路ＤＩＧ＿ＣＮＴＬの詳細な構成例を示す回路図である。
【００６７】
図５に示すデジタル制御回路は、インバータ回路ＩＶ５０，ＩＶ５１やＮＡＮＤ回路ＮＤ５０やＮＯＲ回路ＮＲ５０によって構成される。図５に示す回路では、定常状態検出回路の出力Ｓ＿ＣＯＮＶがローレベルの時にはデジタル制御信号Ｓ＿ＤＧには３ビットとも位相比較回路の出力Ｓ＿ＰＨと同じレベルを出力し、定常状態検出回路の出力Ｓ＿ＣＯＮＶがハイレベルの時にはデジタル制御信号Ｓ＿ＤＧの内の１ビットのみに位相比較回路の出力Ｓ＿ＰＨと同じレベルを出力し他の２ビットにはそれぞれローレベルとハイレベルを出力する。
【００６８】
図６は、図１のＰＬＬ回路において、その電圧制御発振回路ＶＣＯの詳細な構成例を示す回路図である。
【００６９】
図６の電圧制御発振回路は、図１４で述べた電圧制御発振回路ＶＣＯのより詳細な構成例を示すものであり、デジタル制御部ＤＧ＿ＣＴＬと、リングオシレータ回路ＯＳＣと、バッファ回路ＢＵＦと、レベルシフト回路ＬＳと、アナログ制御部ＡＧ＿ＣＴＬによって構成される。リングオシレータ回路ＯＳＣは、高電位側電源ノードＶｄｄと第２低電位側電源ノードＶｓｓ２の間に接続された奇数段（ここでは５段）のＣＭＯＳインバータ回路ＩＶ６０〜ＩＶ６４によって構成される。５段目となるＩＶ６４の出力ノードは抵抗Ｒ３を介して１段目となるＩＶ６０の入力ノードに帰還されており、このリング構造によって発振動作を行う。
【００７０】
図１４で述べた公知例の回路と異なり、図６の回路のデジタル制御部ＤＧ＿ＣＴＬは、抵抗Ｒ３と並列に設けられた、ゲート電極にデジタル制御信号Ｓ＿ＤＧの各ビットを接続したＰＭＯＳトランジスタＴ２〜Ｔ４によって構成される。ＰＭＯＳトランジスタＴ２〜Ｔ４が全て遮断状態の時にはインバータ回路ＩＶ６４の出力ノードとインバータ回路ＩＶ６０の入力ノードの間は抵抗Ｒ３のみの抵抗値で接続されているが、ＰＭＯＳトランジスタＴ２〜Ｔ４のうちのいくつかが導通状態になるとそのＰＭＯＳトランジスタの抵抗値に相当する分が並列接続され帰還回路の抵抗値が下がり発振周波数が高くなる。これによる発振周波数の変化分がデジタル制御信号Ｓ＿ＤＧによる制御幅である。
【００７１】
図１４で述べた公知例の回路では、半導体テクノロジで作成可能な最小サイズでＰＭＯＳトランジスタＴ２や容量Ｃ３を設計した場合より発振周波数の制御幅を小さくすることは困難であるが、図６の回路では、抵抗Ｒ３の抵抗値を小さくすることにより比較的容易に発振周波数の制御幅を小さくすることができる。
【００７２】
デジタル制御信号Ｓ＿ＤＧが３ビットとも同時に変化する場合には、ＰＭＯＳトランジスタＴ２〜Ｔ４の導通状態または遮断状態が同時に制御されるため発振周波数の制御幅は大きくなる。デジタル制御信号Ｓ＿ＤＧのうちの１ビットだけが変化し他のビットがそれぞれローレベルとハイレベルに固定される場合には、１個のＰＭＯＳトランジスタによる分だけ発振周波数を制御することになり制御幅は小さくなる。ＰＭＯＳトランジスタＴ２〜Ｔ４が全て同じサイズになるように設計しておくと、デジタル制御信号Ｓ＿ＤＧのうちの１ビットだけが変化する場合の発振周波数の制御幅は３ビットとも変化する場合の約３分の１となる。また、１ビットだけ変化する制御信号に接続されている１個のＰＭＯＳトランジスタだけが小さくなるように設計しておくと、１ビットだけが変化する場合の発振周波数の制御幅は３ビットとも変化する場合に比べ３分の１よりさらに小さくできる。
【００７３】
バッファ回路ＢＵＦは、例えば、高電位側電源ノードＶｄｄと第２低電位側電源ノードＶｓｓ２の間に接続された２段のＣＭＯＳインバータ回路ＩＶ６５，ＩＶ６６によって構成され、１段目となるインバータ回路ＩＶ６５の入力ノードにリングオシレータ回路ＯＳＣの出力ノードＯＳＣ＿ＯＵＴ（インバータ回路ＩＶ６０〜６４のいずれかの出力ノード）が接続される。このバッファ回路ＢＵＦは、リングオシレータ回路ＯＳＣの出力ノードに対する負荷を低減するために設けられる。
【００７４】
レベルシフト回路ＬＳは、高電位側電源ノードＶｄｄと第１低電位側電源ノードＶｓｓの間に接続され、例えば、ＰＭＯＳトランジスタＴｐ６２，Ｔｐ６３およびＮＭＯＳトランジスタＴｎ６０，Ｔｎ６１からなる差動増幅回路と、その出力ノードに接続された２段のＣＭＯＳインバータ回路ＩＶ６８，ＩＶ６９によって構成される。ＰＭＯＳトランジスタＴｐ６２，Ｔｐ６３は、差動対として動作し、ＰＭＯＳトランジスタＴｐ６２のゲートはバッファ回路ＢＵＦ内のインバータ回路ＩＶ６６の出力ノードＢＵＦ＿Ｐに接続され、ＰＭＯＳトランジスタＴｐ６３のゲートはバッファ回路ＢＵＦ内のインバータ回路ＩＶ６５の出力ノードＢＵＦ＿Ｎに接続される。ＮＭＯＳトランジスタＴｎ６０およびＴｎ６１は、カレントミラー回路を構成し、ＰＭＯＳトランジスタＴｐ６３およびＴｐ６２のドレインにそれぞれ接続されることで差動増幅回路の負荷電流源として機能する。そして、ＰＭＯＳトランジスタＴｐ６２のドレインが１段目のＣＭＯＳインバータ回路ＩＶ６８の入力ノードに接続され、２段目のＣＭＯＳインバータ回路ＩＶ６９から発振出力信号ＶＣＯ＿ＯＵＴが得られる。
【００７５】
このレベルシフト回路ＬＳは、高電位側電源ノードＶｄｄと第２低電位側電源ノードＶｓｓ２の間で振れる発振信号を、高電位側電源ノードＶｄｄと第１低電位側電源ノードＶｓｓの間の全振幅で振れる発振信号に変換するために設けられる。なお、図６のレベルシフト回路ＬＳは、さらに、このような構成に加えて、ストップ信号ＳＴＰを受けて発振出力信号ＶＣＯ＿ＯＵＴをローレベルに固定するためのＰＭＯＳトランジスタＴｐ６０，Ｔｐ６１、ＮＭＯＳトランジスタＴｎ６２およびインバータ回路ＩＶ６７も備えている。ストップ信号ＳＴＰがハイレベルとなった際には、インバータ回路ＩＶ６７を介してＰＭＯＳトランジスタＴｐ６０およびＴｐ６１のゲートにローレベルが印加され、このオンとなったＰＭＯＳトランジスタＴｐ６０およびＴｐ６１を介して高電位側電源ノードＶｄｄの電圧がＰＭＯＳトランジスタＴｐ６３およびＴｐ６２のゲートに印加される。さらに、ストップ信号ＳＴＰのハイレベルは、ＮＭＯＳトランジスタＴｎ６２のゲートにも印加され、このオンとなったＮＭＯＳトランジスタＴｎ６２を介してインバータ回路ＩＶ６８の入力ノードがローレベルに固定される。
【００７６】
アナログ制御部ＡＧ＿ＣＴＬは、図１４で述べたような、ＮＭＯＳトランジスタＴ１、ならびにＮＭＯＳトランジスタＴ１のゲートに接続された抵抗Ｒ１および容量Ｃ２からなるローパスフィルタに加えて、抵抗Ｒ２を備えた構成となっている。ＮＭＯＳトランジスタＴ１は、ドレインが第２低電位側電源ノードＶｓｓ２に接続され、ソースが抵抗Ｒ２を介して第１低電位側電源ノードＶｓｓに接続される。また、ＮＭＯＳトランジスタＴ１のゲートには、前述したローパスフィルタを介してアナログ制御信号Ｓ＿ＡＧが入力される。ここで、抵抗Ｒ２は、第２低電位側電源ノードＶｓｓ２と第１低電位側電源ノードＶｓｓの間で電圧変動が生じた際にＮＭＯＳトランジスタＴ１に流れる電流が変動するのを抑制するために設けている。
【００７７】
図７は、図１のＰＬＬ回路において、そのチャージポンプ制御回路ＣＰ＿ＣＮＴＬの詳細な構成例を示す回路図である。図７に示すチャージポンプ制御回路は、カウンタ回路ＣＴ７０と、インバータ回路ＩＶ７０〜ＩＶ７２と、ＮＡＮＤ回路ＮＤ７０〜ＮＤ７５と、フリップフロップ回路ＦＦ７０〜ＦＦ７３と、セットリセットラッチ回路ＳＲ７０によって構成される。カウンタ回路ＣＴ７０は、反転リファレンス信号ＣＬＫＢ＿ＲＥＦのパルス数をカウントする回路であり、最大カウント値になった次のパルスで０にリセットされさらにカウント動作を繰り返す回路である。ここでは、３ビットカウンタを用い８カウントごとにリセットされる場合を例に説明する。
【００７８】
セットリセットラッチ回路ＳＲ７０は、発振周波数を大きく変化させる制御信号Ｓ＿ＵＨもしくはＳ＿ＤＨと位相逆転検出回路ＲＥＶ＿ＤＥＴの出力Ｓ＿ＲＥＶ１もしくはＳ＿ＲＥＶ２のいずれが最後までハイレベルであったのかを記憶する。制御信号Ｓ＿ＵＨもしくはＳ＿ＤＨの方が最後までハイレベルであった場合はインバータ回路ＩＶ７２を介してイネーブル信号Ｓ＿ＥＮＢＬ１にローレベルを出力し、位相逆転検出回路の出力Ｓ＿ＲＥＶ１もしくはＳ＿ＲＥＶ２の方が最後までハイレベルであった場合はイネーブル信号Ｓ＿ＥＮＢＬ１にハイレベルを出力する。制御信号Ｓ＿ＵＨもしくはＳ＿ＤＨと位相逆転検出回路の出力Ｓ＿ＲＥＶ１もしくはＳ＿ＲＥＶ２が両方とも今なおハイレベルである時は、イネーブル信号Ｓ＿ＥＮＢＬ１にハイレベルを出力する。イネーブル信号Ｓ＿ＥＮＢＬ１がハイレベルの時に周波数比較回路ＦＲＥＱ＿ＣＯＭＰが周波数比較回路の出力Ｓ＿ＲＥＦまたはＳ＿ＦＢにハイレベルを出力すると、反転リファレンス信号ＣＬＫＢ＿ＲＥＦの次の立ち上がりに同期して、このチャージポンプ制御回路ＣＰ＿ＣＮＴＬは発振周波数を大きく変化させる制御信号Ｓ＿ＵＨまたはＳ＿ＤＨにハイレベルを出力する。また、この時に位相逆転検出回路の出力Ｓ＿ＲＥＶ１およびＳ＿ＲＥＶ２がローレベルであれば、イネーブル信号Ｓ＿ＥＮＢＬ１はローレベルになる。イネーブル信号Ｓ＿ＥＮＢＬ１がローレベルの時には、周波数比較回路ＦＲＥＱ＿ＣＯＭＰの出力にかかわらず反転リファレンス信号ＣＬＫＢ＿ＲＥＦの次の立ち上がりに同期して制御信号Ｓ＿ＵＨおよびＳ＿ＤＨにローレベルを出力する。したがって、位相逆転検出回路の出力Ｓ＿ＲＥＶ１またはＳ＿ＲＥＶ２がハイレベルになった後最初に現れる周波数比較回路の出力Ｓ＿ＲＥＦまたはＳ＿ＦＢのハイレベルに対してのみ制御信号Ｓ＿ＵＨまたはＳ＿ＤＨにハイレベルを出力し、その後は再び位相逆転検出回路の出力Ｓ＿ＲＥＶ１またはＳ＿ＲＥＶ２がハイレベルになるまで制御信号Ｓ＿ＵＨおよびＳ＿ＤＨにローレベルを出力する回路として作用する。
【００７９】
また、カウンタ回路ＣＴ７０が８カウントごとにオール１を出力するため、定常状態検出回路ＣＯＮＶ＿ＤＥＴが定常状態検出回路の出力Ｓ＿ＣＯＮＶにローレベルを出力している時には、８サイクルごとに１回だけイネーブル信号Ｓ＿ＥＮＢＬ２にハイレベルが出力され他の７サイクルではイネーブル信号Ｓ＿ＥＮＢＬ２にローレベルが出力される。Ｓ＿ＣＯＮＶがハイレベルの時には、イネーブル信号Ｓ＿ＥＮＢＬ２には常にハイレベルが出力される。イネーブル信号Ｓ＿ＥＮＢＬ１およびＳ＿ＥＮＢＬ２が共にハイレベルの時には、位相比較回路ＰＨＡＳＥ＿ＣＯＭＰの出力Ｓ＿ＰＨに応じて、発振周波数を少しだけ変化させる制御信号Ｓ＿ＵＬもしくはＳ＿ＤＬにハイレベルが出力される。イネーブル信号Ｓ＿ＥＮＢＬ１またはＳ＿ＥＮＢＬ２の少なくとも一方がローレベルの時には、制御信号Ｓ＿ＵＬおよびＳ＿ＤＬには共にローレベルが出力される。すなわち、周波数比較回路の出力Ｓ＿ＲＥＦもしくはＳ＿ＦＢのいずれかがハイレベルになった後、位相逆転検出回路の出力Ｓ＿ＲＥＶ１もしくはＳ＿ＲＥＶ２のいずれかがハイレベルになるまでの間は制御信号Ｓ＿ＵＬおよびＳ＿ＤＬには共にローレベルを出力し、位相逆転検出回路の出力Ｓ＿ＲＥＶ１もしくはＳ＿ＲＥＶ２のいずれかがハイレベルになった後は、定常状態検出回路の出力Ｓ＿ＣＯＮＶがハイレベルであれば毎サイクル、定常状態検出回路の出力Ｓ＿ＣＯＮＶがローレベルであれば８サイクルごとに１回、位相比較回路の出力Ｓ＿ＰＨに応じて制御信号Ｓ＿ＵＬまたはＳ＿ＤＬにハイレベルを出力する回路として作用する。
【００８０】
図８は、図１のＰＬＬ回路において、そのチャージポンプ回路ＣＰの詳細な構成例を示す回路図である。図８のチャージポンプ回路は、高電位側電源ノードＶｄｄと第１低電位側電源ノードＶｓｓの間にＰＭＯＳトランジスタＴｐ８０〜Ｔｐ８２とＮＭＯＳトランジスタＴｎ８２〜Ｔｎ８０を備えている。ここで、ＰＭＯＳトランジスタＴｐ８２とＮＭＯＳトランジスタＴｎ８２のドレインに該当する出力ノードからはアナログ制御信号Ｓ＿ＡＧが出力される。
【００８１】
また、このアナログ制御信号Ｓ＿ＡＧの出力ノードと高電位側電源ノードＶｄｄの間には、ＰＭＯＳトランジスタＴｐ８０〜Ｔｐ８２と並列にＰＭＯＳトランジスタＴｐ８３が接続され、アナログ制御信号Ｓ＿ＡＧの出力ノードと第１低電位側電源ノードＶｓｓの間には、それぞれＮＭＯＳトランジスタＴｎ８２〜Ｔｎ８０と並列に２つのＮＭＯＳトランジスタＴｎ８３、Ｔｎ８４が接続される。ＰＭＯＳトランジスタＴｐ８１（およびＮＭＯＳトランジスタＴｎ８１）のゲートには第１パルス信号ＰＬＳ１（およびその反転信号）が入力される。一方、ＰＭＯＳトランジスタＴｐ８０（およびＮＭＯＳトランジスタＴｎ８０）のゲートには第２パルス信号ＰＬＳ２（およびその反転信号）が入力される。
【００８２】
第１パルス信号ＰＬＳ１は、反転リファレンス信号ＣＬＫＢ＿ＲＥＦと、これを合計５段のインバータ回路により構成した遅延回路ＤＬＹ８０およびＩＶ＿ＤＬＹ８２により反転および遅延させた信号とをＮＡＮＤ回路ＮＤ８１で演算することで生成される。この場合、第１パルス信号ＰＬＳ１は、インバータ回路５段分のパルス幅を備えたローパルス信号となる。一方、第２パルス信号ＰＬＳ２は、反転リファレンス信号ＣＬＫＢ＿ＲＥＦと、これを合計７段のインバータ回路により構成した遅延回路ＤＬＹ８０およびＩＶ＿ＤＬＹ８１により反転および遅延させた信号とをＮＡＮＤ回路ＮＤ８０で演算し、さらに、その出力を例えば３段のインバータ回路により構成した遅延回路ＩＶ＿ＤＬＹ８３で反転および遅延させることで生成される。この場合、第２パルス信号ＰＬＳ２は、インバータ回路７段分のパルス幅を備えたハイパルス信号となり、第１パルス信号ＰＬＳ１の立ち下がりから遅延回路ＩＶ＿ＤＬＹ８３の遅延時間分を経て立ち上がるパルス信号となる。すなわち、この遅延回路ＩＶ＿ＤＬＹ８３の遅延時間が、Ｔｐ８１（およびＴｎ８１）が導通してからＴｐ８０（およびＴｎ８０）が遮断するまでの時間となり、すなわち高電位側電源ノードＶｄｄからアナログ制御信号Ｓ＿ＡＧの間またはアナログ制御信号Ｓ＿ＡＧから第１低電位側電源ノードＶｓｓの間に電流を流す時間となる。
【００８３】
ＰＭＯＳトランジスタＴｐ８２のゲートには、ストップ信号ＳＴＰの反転信号と制御信号Ｓ＿ＵＬとをＮＡＮＤ回路ＮＤ８２で演算した結果が入力され、ＮＭＯＳトランジスタＴｎ８２のゲートには、制御信号Ｓ＿ＤＬが入力される。したがって、ＰＭＯＳトランジスタＴｐ８２は、ストップ信号ＳＴＰがローレベル（不活性）の場合で、なおかつ少し周波数を上げたい時の制御信号Ｓ＿ＵＬがハイレベルとなった場合にオンとなる。一方、ＮＭＯＳトランジスタＴｎ８２は、少し周波数を下げたい時の制御信号Ｓ＿ＤＬがハイレベルとなった場合にオンとなる。そして、ＰＭＯＳトランジスタＴｐ８２およびＮＭＯＳトランジスタＴｎ８２の一方がオンとなった場合には、遅延回路ＩＶ＿ＤＬＹ８３の遅延時間に相当する非常に短い時間幅を備えた電流がアナログ制御信号Ｓ＿ＡＧの端子に出力されることになる。
【００８４】
ＰＭＯＳトランジスタＴｐ８３のゲートには、ストップ信号ＳＴＰの反転信号と制御信号Ｓ＿ＵＨとをＮＡＮＤ回路ＮＤ８３で演算した結果が入力され、ＮＭＯＳトランジスタＴｎ８３のゲートには、制御信号Ｓ＿ＤＨが入力される。したがって、ＰＭＯＳトランジスタＴｐ８３は、ストップ信号ＳＴＰがローレベル（不活性）の場合で、なおかつ大きく周波数を上げたい時の制御信号Ｓ＿ＵＨがハイレベルとなった場合にオンとなる。一方、ＮＭＯＳトランジスタＴｎ８３は、大きく周波数を下げたい時の制御信号Ｓ＿ＤＨがハイレベルとなった場合にオンとなる。ＰＭＯＳトランジスタＴｐ８３またはＮＭＯＳトランジスタＴｎ８３が導通する時には、制御信号Ｓ＿ＵＨまたはＳ＿ＤＨのパルス幅（すなわちリファレンス信号ＣＬＫ＿ＲＥＦの１サイクル分）に相当する時間幅を備えた電流がアナログ制御信号Ｓ＿ＡＧの端子に出力されることになる。この時間は遅延回路ＩＶ＿ＤＬＹ８３の遅延時間より相当長いため、制御信号Ｓ＿ＵＨまたはＳ＿ＤＨによる制御幅は制御信号Ｓ＿ＵＬまたはＳ＿ＤＬによる制御幅より相当大きくなる。
【００８５】
なお、ストップ信号ＳＴＰは、例えば、テスト時等において、アナログ制御信号Ｓ＿ＡＧを第１低電位側電源ノードＶｓｓ電圧とし、電圧制御発振回路ＶＣＯの発振を停止させるために設けている。ストップ信号ＳＴＰがハイレベルとなった場合は、ＮＡＮＤ回路ＮＤ８２およびＮＤ８３を介してＰＭＯＳトランジスタＴｐ８２およびＴｐ８３がオフに駆動されると共に、ＮＭＯＳトランジスタＴｎ８４がオンに駆動されることでアナログ制御信号Ｓ＿ＡＧがＶｓｓに接続される。
【００８６】
以上、本実施の形態１のＰＬＬ回路を用いることで、定常状態におけるデジタル制御信号による発振周波数の制御幅を抑制でき、位相ジッタが小さいＰＬＬ回路を実現可能となる。
【００８７】
（実施の形態２）
前述した実施の形態１では、チャージポンプ回路ＣＰと電圧制御発振回路ＶＣＯの間を１本のアナログ制御信号Ｓ＿ＡＧで接続する構成について述べた。本実施の形態２では、この間を２本のアナログ制御信号Ｓ＿ＡＧ１およびＳ＿ＡＧ２で接続する構成について述べる。
【００８８】
図９は、本発明の実施の形態２によるチャージポンプ回路ＣＰの構成例を示す回路図である。図９に示すチャージポンプ回路は、図８で示したチャージポンプ回路と比較して、ＰＭＯＳトランジスタＴｐ８０〜Ｔｐ８２とＮＭＯＳトランジスタＴｎ８２〜Ｔｎ８０が構成する回路から出力するアナログ制御信号Ｓ＿ＡＧ１を他の回路から出力するアナログ制御信号Ｓ＿ＡＧ２と分離した構成を用いている。この目的は、アナログ制御信号Ｓ＿ＡＧ１のノードに付く寄生容量を極力低減することにある。
【００８９】
図８の場合、ＰＭＯＳトランジスタＴｐ８０〜Ｔｐ８２またはＮＭＯＳトランジスタＴｎ８２〜Ｔｎ８０を経由し図６の抵抗Ｒ１を介して容量Ｃ２に充放電される電荷量が、アナログ制御信号Ｓ＿ＡＧのノードに付く寄生容量に充放電される電荷量より十分に大きければ、この寄生容量を無視することができる。しかし、電流が流れる時間を短くして容量Ｃ２に充放電される電荷量を低減しようとすると、この寄生容量が無視できなくなる。図９はこれを回避するための構成であり、ＰＭＯＳトランジスタＴｐ８０〜Ｔｐ８２とＮＭＯＳトランジスタＴｎ８２〜Ｔｎ８０以外の回路を分離してアナログ制御信号Ｓ＿ＡＧ１に付く寄生容量を極力低減している。
【００９０】
図１０は、図９に示すチャージポンプ回路と共に使用する電圧制御発振回路ＶＣＯの中のアナログ制御部ＡＧ＿ＣＴＬの構成例を示す回路図である。この回路では、アナログ制御信号Ｓ＿ＡＧ１およびＳ＿ＡＧ２と容量Ｃ２の間に別々の抵抗Ｒ１１およびＲ１２を設け、アナログ制御信号Ｓ＿ＡＧ１とＳ＿ＡＧ２を分離している。アナログ制御部ＡＧ＿ＣＴＬの中のその他の部分と、電圧制御発振回路ＶＣＯの中のアナログ制御部以外の部分は、図６に示す電圧制御発振回路と同じ構成である。アナログ制御信号Ｓ＿ＡＧ１を経由して充放電された電荷とアナログ制御信号Ｓ＿ＡＧ２を経由して充放電された電荷は共に容量Ｃ２に蓄積され、図６に示す電圧制御発振回路と同じように作用する。アナログ制御信号Ｓ＿ＡＧ１とアナログ制御信号Ｓ＿ＡＧ２を分離したことにより、アナログ制御信号Ｓ＿ＡＧ２のノードに付く寄生容量がアナログ制御信号Ｓ＿ＡＧ１を供給する回路に影響を及ぼさないようにすることができる。
【００９１】
（実施の形態３）
前述した実施の形態１では、電圧制御発振回路ＶＣＯの中のバッファ回路ＢＵＦを２段のインバータで構成する場合について述べた。本実施の形態３では、このバッファ回路ＢＵＦを４段のインバータで構成する場合について述べる。
【００９２】
図１１は、本発明の実施の形態３による電圧制御発振回路ＶＣＯの中のバッファ回路ＢＵＦの構成例を示す回路図である。このバッファ回路は、インバータ回路ＩＶ１１０，ＩＶ６５，ＩＶ１１１，ＩＶ６６によって構成される。図６で示した電圧制御発振回路の中のバッファ回路と比較して、この回路ではインバータ回路ＩＶ６６の入力信号を出力ノードＢＵＦ＿Ｎ信号と独立にした構成を用いている。図６に示したように、バッファ回路ＢＵＦとレベルシフト回路ＬＳの低電位側の電源は一方が第２低電位側電源ノードＶｓｓ２であり、他方が第１低電位側電源ノードＶｓｓであって電圧が異なるため、この２つの回路の間をつなぐ出力ノードＢＵＦ＿ＰおよびＢＵＦ＿Ｎの配線がレイアウト設計の都合によって長くなる場合がある。すると出力ノードＢＵＦ＿ＰおよびＢＵＦ＿Ｎに付く寄生容量が大きくなり、発振周波数が高い場合には信号波形が鈍ることがある。この信号波形が鈍った出力ノードＢＵＦ＿Ｎをインバータ回路ＩＶ６６の入力として出力ノードＢＵＦ＿Ｐを出力することを避けるため、図１１に示す構成を用いる。このバッファ回路ＢＵＦでは、インバータ回路ＩＶ１１０，ＩＶ１１１，ＩＶ６６を経由して出力ノードＢＵＦ＿Ｐを出力し、インバータ回路ＩＶ１１０，ＩＶ６５を経由して出力ノードＢＵＦ＿Ｎを出力するように構成している。これにより、信号波形が鈍る可能性のある出力ノードＢＵＦ＿ＰやＢＵＦ＿Ｎが他方の信号を生成する経路に混入することを避け、発振周波数が高くなった場合に信号波形がさらに鈍ることを回避できる。
【００９３】
（実施の形態４）
前述した実施の形態１では、周波数比較回路ＦＲＥＱ＿ＣＯＭＰおよび位相逆転検出回路ＲＥＶ＿ＤＥＴとチャージポンプ制御回路ＣＰ＿ＣＮＴＬの間を直接接続する構成について述べた。本実施の形態４では、この間に信号の時間幅を拡張する回路を設けた構成について述べる。
【００９４】
リファレンス信号ＣＬＫ＿ＲＥＦとフィードバック信号ＣＬＫ＿ＦＢの周波数がある程度以上異なる時には、周波数比較回路ＦＲＥＱ＿ＣＯＭＰや位相逆転検出回路ＲＥＶ＿ＤＥＴが周波数の異なることを示す周波数比較回路の出力Ｓ＿ＲＥＦもしくはＳ＿ＦＢや、位相が逆転したことを示す位相逆転検出回路の出力Ｓ＿ＲＥＶ１もしくはＳ＿ＲＥＶ２を毎サイクル出力し、発振周波数を大きく変化させる制御信号Ｓ＿ＵＨもしくはＳ＿ＤＨが毎サイクル出力されるのが望ましい。しかしながら、ここまで示してきた周波数比較回路ＦＲＥＱ＿ＣＯＭＰや位相逆転検出回路ＲＥＶ＿ＤＥＴでは、リファレンス信号ＣＬＫ＿ＲＥＦとフィードバック信号ＣＬＫ＿ＦＢの周波数が大きく異なる場合でも、タイミング関係によっては周波数比較回路の出力Ｓ＿ＲＥＦおよびＳ＿ＦＢや位相逆転検出回路の出力Ｓ＿ＲＥＶ１およびＳ＿ＲＥＶ２に信号が出力されないサイクルが生じる。また、リファレンス信号ＣＬＫ＿ＲＥＦとフィードバック信号ＣＬＫ＿ＦＢの周波数が２対１程度にまで近づくと、周波数比較回路の出力Ｓ＿ＲＥＦもしくはＳ＿ＦＢや位相逆転検出回路の出力Ｓ＿ＲＥＶ１もしくはＳ＿ＲＥＶ２に信号が出力される頻度は約２サイクルに１回程度にまで低下する。
【００９５】
本発明の実施の形態４では、この周波数比較回路の出力Ｓ＿ＲＥＦもしくはＳ＿ＦＢや位相逆転検出回路の出力Ｓ＿ＲＥＶ１もしくはＳ＿ＲＥＶ２の時間幅を１サイクル分拡張することにより、リファレンス信号ＣＬＫ＿ＲＥＦとフィードバック信号ＣＬＫ＿ＦＢの周波数が２対１程度以上異なれば発振周波数を大きく変化させる信号がほぼ毎サイクル出力される。なお前述のように、リファレンス信号ＣＬＫ＿ＲＥＦとフィードバック信号ＣＬＫ＿ＦＢの周波数がほぼ等しい時には周波数比較回路の出力Ｓ＿ＲＥＦもしくはＳ＿ＦＢに連続して信号が出力されても過大な制御がかからないようにする機構をチャージポンプ制御回路ＣＰ＿ＣＮＴＬに備えれば、これらの信号の時間幅を拡張したことによる誤動作などは発生しない。
【００９６】
図１２は、本発明の実施の形態４において、周波数比較回路の出力Ｓ＿ＲＥＦの時間幅を１サイクル分拡張する回路の構成例を示す回路図である。図１２の回路は、フリップフロップ回路ＦＦ１２０と、ＮＯＲ回路ＮＲ１２０と、インバータ回路ＩＶ１２０によって構成される。フリップフロップ回路ＦＦ１２０のデータ入力端子とＮＯＲ回路ＮＲ１２０の一方の入力端子には、周波数比較回路ＦＲＥＱ＿ＣＯＭＰの出力Ｓ＿ＲＥＦを接続する。フリップフロップ回路ＦＦ１２０のクロックトリガ入力端子には、反転リファレンス信号ＣＬＫＢ＿ＲＥＦを接続し、フリップフロップ回路ＦＦ１２０の出力端子はＮＯＲ回路ＮＲ１２０の他方の入力端子に接続する。これにより、フリップフロップ回路ＦＦ１２０には１サイクル前の周波数比較回路の出力Ｓ＿ＲＥＦを記憶し、ＮＯＲ回路ＮＲ１２０の出力端子では１サイクル前と現在の周波数比較回路の出力Ｓ＿ＲＥＦのＮＯＲ演算結果が得られる。これをインバータ回路ＩＶ１２０によって反転することにより、周波数比較回路の出力Ｓ＿ＲＥＦの時間幅を１サイクル分拡張した信号Ｓ＿ＲＥＦ１が得られる。この信号を、チャージポンプ制御回路ＣＰ＿ＣＮＴＬのＳ＿ＲＥＦ入力端子に接続すればよい。他の信号（周波数比較回路の出力Ｓ＿ＦＢ、位相逆転検出回路の出力Ｓ＿ＲＥＶ１，Ｓ＿ＲＥＶ２）についても同様の回路で時間幅を１サイクル分拡張できる。
【００９７】
また、実施の形態１では周波数比較回路ＦＲＥＱ＿ＣＯＭＰの出力Ｓ＿ＦＢのパルス幅は通常はフィードバック信号ＣＬＫ＿ＦＢの周期に等しいため、フィードバック信号の周波数が極端に高い状態を初期状態として制御が始まった場合（高い周波数で使用している状態から低い周波数で使用する状態に移行する場合など）には、反転リファレンス信号ＣＬＫＢ＿ＲＥＦの周期より周波数比較回路の出力Ｓ＿ＦＢのパルス幅の方が短くなる。このため、実施の形態１では周波数比較回路ＦＲＥＱ＿ＣＯＭＰの出力Ｓ＿ＦＢの信号がチャージポンプ制御回路ＣＰ＿ＣＮＴＬに確実に取り込まれるようタイミング設計に気をつける必要がある。
【００９８】
本実施の形態４では、周波数比較回路の出力Ｓ＿ＦＢのパルス幅を反転リファレンス信号ＣＬＫＢ＿ＲＥＦの１サイクル分拡張するため、このタイミング設計が容易になる。
【００９９】
（実施の形態５）
前述した実施の形態１では、電圧制御発振回路ＶＣＯの出力を分周回路ＤＩＶで分周してクロック信号ＣＬＫ＿ＯＵＴを出力する構成について述べた。本実施の形態５では、図１３に示すように電圧制御発振回路ＶＣＯから直接クロック信号ＣＬＫ＿ＯＵＴを出力する構成について述べる。
【０１００】
図１３に示す構成は図１に示す構成と比較して、クロック信号ＣＬＫ＿ＯＵＴとして出力するクロック信号の上限周波数が高いという特長がある。電圧制御発振回路ＶＣＯとして同じ回路を使うと上限発振周波数が同じであるから、そのままの周波数で出力する図１３の構成の方が半分以下の周波数にして出力する図１の構成より高い周波数で出力できる。
【０１０１】
一方、図１に示す構成は図１３に示す構成と比較して、クロック信号ＣＬＫ＿ＯＵＴとして出力するクロック信号のパルス幅を正確にクロック周期の半分にできるという特長がある。分周回路ＤＩＶからクロック信号ＣＬＫ＿ＯＵＴを出力することにより、クロック信号ＣＬＫ＿ＯＵＴの立ち上がりエッジと立ち下がりエッジを共に電圧制御発振回路ＶＣＯの出力に同期させることができるため、パルス幅を正確に制御することができる。また、複数の相のクロック信号を出力したい場合にも図１の構成を使う方が容易である。
【０１０２】
図１と図１３のいずれの構成が最適であるかは、そのＰＬＬ回路を使用する目的や条件などによって異なる。
【０１０３】
（その他の実施の形態）
前述した実施の形態１では、定常状態検出回路ＣＯＮＶ＿ＤＥＴの出力Ｓ＿ＣＯＮＶを、デジタル制御回路ＤＩＧ＿ＣＮＴＬとチャージポンプ制御回路ＣＰ＿ＣＮＴＬの両方が使用し、デジタル制御信号Ｓ＿ＤＧによる発振周波数の制御幅とアナログ制御信号Ｓ＿ＡＧを変化させる頻度を、定常状態に達しているか否かによって両方とも変更する構成について述べた。この他の実施の形態として、デジタル制御信号Ｓ＿ＤＧによる発振周波数の制御幅のみを定常状態に達しているか否かによって変更する構成や、アナログ制御信号Ｓ＿ＡＧを変化させる頻度のみを定常状態に達しているか否かによって変更する構成も有り得る。また、デジタル制御信号Ｓ＿ＤＧのうち定常状態の時にローレベルに固定する１本またはハイレベルに固定する１本を削除し、２ビットで制御する構成も有り得る。いずれの場合も本発明の実施の形態１によるＰＬＬ回路に比べて本発明の効果は薄れるが、ある程度は本発明の効果を期待できる。
【０１０４】
また、定常状態検出回路ＣＯＮＶ＿ＤＥＴの中の所定時間が経過したことを検知する部分ＴＩＭＥＲを２組設け、定常状態に達しているか否かを判定する所定時間を２種類用意する構成も有り得る。この場合、デジタル制御信号による発振周波数の制御幅を変更するために定常状態に達しているか否かを判定する条件と、アナログ制御信号を変化させる頻度を変更するために定常状態に達しているか否かを判定する条件を、別々に設定できるためそれぞれに最適な設計をすることが可能である。
【０１０５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０６】
例えば、これまでの実施の形態では、トランジスタとしてＭＯＳトランジスタを用いたが、勿論、バイポーラトランジスタなどで代替えすることも可能である。また、図６等では、低電位電源側にトランジスタを設け、そのゲート電位によって発振周波数の制御を行ったが、同様に、高電位電源側にトランジスタを設け、そのゲート電位によって発振周波数を制御することも可能である。
【産業上の利用可能性】
【０１０７】
本発明のＰＬＬ回路は、特に、半導体集積回路装置内のクロック信号供給部に適用して有益な技術であり、これに限らず、高速または高精度なクロック信号が求められる各種集積回路装置に対して広く適用可能である。
【図面の簡単な説明】
【０１０８】
【図１】本発明の実施の形態１によるＰＬＬ回路の構成例を示すブロック図である。
【図２】図１のＰＬＬ回路において、その位相比較回路の詳細な構成例を示す回路図である。
【図３】図１のＰＬＬ回路において、その周波数比較回路の詳細な構成例を示す回路図である。
【図４】図１のＰＬＬ回路において、その定常状態検出回路の詳細な構成例を示す回路図である。
【図５】図１のＰＬＬ回路において、そのデジタル制御回路の詳細な構成例を示す回路図である。
【図６】図１のＰＬＬ回路において、その電圧制御発振回路の詳細な構成例を示す回路図である。
【図７】図１のＰＬＬ回路において、そのチャージポンプ制御回路の詳細な構成例を示す回路図である。
【図８】図１のＰＬＬ回路において、そのチャージポンプ回路の詳細な構成例を示す回路図である。
【図９】本発明の実施の形態２によるＰＬＬ回路において、そのチャージポンプ回路の詳細な構成例を示す回路図である。
【図１０】本発明の実施の形態２によるＰＬＬ回路において、その電圧制御発振回路の中のアナログ制御部の詳細な構成例を示す回路図である。
【図１１】本発明の実施の形態３によるＰＬＬ回路において、その電圧制御発振回路の中のバッファ回路の詳細な構成例を示す回路図である。
【図１２】本発明の実施の形態４によるＰＬＬ回路において、その信号の時間幅を拡張する回路の詳細な構成例を示す回路図である。
【図１３】本発明の実施の形態５によるＰＬＬ回路の構成例を示すブロック図である。
【図１４】本発明の前提として検討したＰＬＬ回路に含まれる電圧制御発振回路の概略構成例を示す回路図である。
【符号の説明】
【０１０９】
ＡＤ ＡＮＤ回路
ＡＧ＿ＣＴＬ アナログ制御部
ＢＵＦ バッファ回路
ＢＵＦ＿Ｎ，ＢＵＦ＿Ｐ バッファ回路の出力ノード
Ｃ 容量
ＣＬＫ＿ＦＢ フィードバック信号
ＣＬＫ＿ＯＵＴ クロック出力信号
ＣＬＫ＿ＲＥＦ リファレンス信号
ＣＬＫＢ＿ＲＥＦ 反転リファレンス信号
ＣＯＮＶ＿ＤＥＴ 定常状態検出回路
ＣＯＵＮＴＥＲ カウンタ回路
ＣＰ チャージポンプ回路
ＣＰ＿ＣＮＴＬ チャージポンプ制御回路
ＣＴ カウンタ回路
ＤＧ＿ＣＴＬ デジタル制御部
ＤＩＧ＿ＣＮＴＬ デジタル制御回路
ＤＩＶ 分周回路
ＤＬＹ、ＩＶ＿ＤＬＹ 遅延回路
ＦＦ フリップフロップ回路
ＦＬＩＰ＿ＤＥＴ 反転したことを検出する部分
ＦＲＥＱ＿ＣＯＭＰ 周波数比較回路
ＩＶ インバータ回路
ＬＳ レベルシフト回路
ＮＤ ＮＡＮＤ回路
ＮＲ ＮＯＲ回路
ＯＳＣ リングオシレータ回路
ＯＳＣ＿ＯＵＴ リングオシレータ回路の出力ノード
ＰＨＡＳＥ＿ＣＯＭＰ 位相比較回路
ＰＬＳ パルス信号
Ｒ 抵抗
ＲＥＶ＿ＤＥＴ 位相逆転検出回路
Ｓ＿ＡＧ アナログ制御信号
Ｓ＿ＣＯＮＶ，Ｓ＿ＲＥＶ 検出回路の出力
Ｓ＿ＤＧ デジタル制御信号
Ｓ＿ＤＨ，Ｓ＿ＤＬ，Ｓ＿ＵＨ，Ｓ＿ＵＬ 制御信号
Ｓ＿ＥＮＢＬ イネーブル信号
Ｓ＿ＦＢ，Ｓ＿ＰＨ，Ｓ＿ＲＥＦ 比較回路の出力
ＳＲ セットリセットラッチ回路
ＳＴＰ ストップ信号
Ｔ トランジスタ
ＴＩＭＥＲ 所定時間が経過したことを検知する部分
Ｔｎ ＮＭＯＳトランジスタ
Ｔｐ ＰＭＯＳトランジスタ
ＶＣＯ 電圧制御発振回路
ＶＣＯ＿ＯＵＴ 電圧制御発振回路の出力ノード
Ｖｄｄ 高電位側電源ノード
Ｖｓｓ 第１低電位側電源ノード
Ｖｓｓ２ 第２低電位側電源ノード
【技術分野】
【０００１】
本発明は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に関し、特にデジタル制御信号およびアナログ制御信号の両方によって制御される電圧制御発振器を有するハイブリッド制御方式ＰＬＬ回路に適用して有効な技術に関する。
【背景技術】
【０００２】
本発明者が検討した技術として、例えば、ＰＬＬ回路においては、以下の技術が考えられる。
【０００３】
例えば、特許文献１には、位相比較器、周波数比較器、および電圧制御発振器などを含んだＰＬＬ回路において、電源電圧が変動した際にもジッタの小さいクロック信号を発生可能にする電圧制御発振器の回路構成が示されている。具体的には、互いに並列接続されたリングオシレータおよび容量と、これらの電源電圧（電流）を制御することで発振周波数を制御するＭＯＳトランジスタとを備えた構成に対して、位相比較結果に応じて発振周波数を制御する第２の手段を設けた構成となっている。この第２の手段は、リングオシレータに対して接続／非接続を切り替え可能な容量で実現され、位相比較結果に応じてこの容量を接続した際には負荷の増大と共に発振周波数が遅くなり、非接続の場合はその逆となる。
【０００４】
また、特許文献２には、周波数比較器の比較結果に対して、積分回路、コンパレータおよびゲイン調整回路による処理を経てＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）に反映させる構成のＰＬＬ回路が示されている。この周波数比較器は、ＶＣＯからの３相クロックから得られる３つの位相区間を基準に入力クロックの位相の変化を観察することで周波数の高低を比較判定する。このような周波数比較器の結果に対して前述したような各種の処理を経てＶＣＯに反映させることで、周波数比較器の誤検出が発生した場合でもその影響を低減可能となる。
【特許文献１】特開２００１−２５７５６７号公報
【特許文献２】特開２００５−２５２７２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、前記のようなＰＬＬ回路の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００６】
例えば、特許文献１に示されるＰＬＬ回路は、電圧制御発振器の発振周波数を、デジタル制御とアナログ制御によって制御するハイブリッド制御の構成となっている。デジタル制御では、前述した第２の手段となる容量の接続／非接続の切り替えが、位相比較結果となるデジタル信号に基づいて行われる。一方、アナログ制御では、前述した発振周波数を制御するＭＯＳトランジスタのゲート電圧がチャージポンプ回路の出力によってアナログ的に制御され、このチャージポンプ回路の充放電が位相比較結果および周波数比較結果に基づいて制御される。
【０００７】
図１４は、本発明の前提として検討したＰＬＬ回路に含まれる電圧制御発振回路の概略構成を示す回路図である。
【０００８】
図１４に示す電圧制御発振回路ＶＣＯは、特許文献１に示される電圧制御発振回路の特徴を反映したものであり、リングオシレータ回路ＯＳＣ、容量Ｃ１〜Ｃ３、ＮＭＯＳトランジスタＴ１、ＰＭＯＳトランジスタＴ２，Ｔ３および抵抗Ｒ１などによって構成される。リングオシレータ回路ＯＳＣは、高電位側電源ノードＶｄｄと第２低電位側電源ノードＶｓｓ２の間に設けられる。ＮＭＯＳトランジスタＴ１は、第２低電位側電源ノードＶｓｓ２と第１低電位側電源ノードＶｓｓの間に設けられ、そのゲート電圧によってリングオシレータ回路ＯＳＣへの供給電流を制御し、結果として、第２低電位側電源ノードＶｓｓ２の電圧の制御を通じてリングオシレータ回路ＯＳＣの発振周波数を制御する。
【０００９】
高電位側電源ノードＶｄｄには、順に、容量Ｃ３、ＰＭＯＳトランジスタＴ２、ＰＭＯＳトランジスタＴ３が直列に接続され、このＰＭＯＳトランジスタＴ３の先がリングオシレータ回路ＯＳＣの内部ノードに接続される。ＰＭＯＳトランジスタＴ２は、デジタル制御信号Ｓ＿ＤＧによってオン／オフが制御される。ＰＭＯＳトランジスタＴ２がオンに制御された際には、リングオシレータ回路ＯＳＣに対して容量Ｃ３が付加されることになる。したがって、ＰＭＯＳトランジスタＴ２をオフに制御することで相対的に発振周波数を高くし、オンに制御することで相対的に発振周波数を低くすることができる。なお、ＰＭＯＳトランジスタＴ３のゲートは第２低電位側電源ノードＶｓｓ２に接続されており、通常オン状態を保っている。このＰＭＯＳトランジスタＴ３は、デジタル制御信号Ｓ＿ＤＧのオン／オフに伴うカップリングノイズがリングオシレータ回路ＯＳＣの内部ノードに直接影響を与えないようにするためのものであり、場合によっては省略可能である。このようにデジタル制御信号Ｓ＿ＤＧによるデジタル制御を用いることで、リングオシレータ回路ＯＳＣの熱雑音等に起因する発振周波数の微少変化を１回の制御で一気に補正することができる。
【００１０】
一方、ＮＭＯＳトランジスタＴ１のゲートには、抵抗Ｒ１および容量Ｃ２からなるローパスフィルタを介してアナログ制御信号Ｓ＿ＡＧが印加される。このアナログ制御信号Ｓ＿ＡＧによるアナログ制御は、前述したようなデジタル制御を併用することによって高速性が求められなくなる。したがって、ローパスフィルタを介してアナログ制御信号Ｓ＿ＡＧを接続することが可能となり、さらに、高電位側電源ノードＶｄｄと第２低電位側電源ノードＶｓｓ２の間に容量Ｃ１を設けることも可能となる。これらによって、突発的な電源ノイズなどに起因するアナログ制御電圧の変動やリングオシレータ回路ＯＳＣにかかる電源電圧の変動を極力抑えることが可能となり、これらに起因する発振周波数の変動を抑えることが可能となる。
【００１１】
ところで、この特許文献１の構成を用いると、例えば定常状態では、位相比較結果を反映してデジタル制御信号Ｓ＿ＤＧがハイレベルとローレベルを交互に推移し、これに伴い容量Ｃ３の接続／非接続が交互に切り替えられる。この状態では、アナログ制御による周波数調整が収束し、この収束した周波数を中心として上下にデジタル制御に伴う制御幅の周波数変動が加わることになる。デジタル制御におけるこの容量Ｃ３の切り替えに伴う周波数の制御幅は、例えば、リングオシレータ回路ＯＳＣの熱雑音による高速ノイズを補正する程度の大きさを確保すればよい。このデジタル制御による制御幅の大きさは、定常状態ではジッタ成分となることから必要最小限の大きさであることが望ましい。
【００１２】
一方、アナログ制御による周波数の最小制御幅は、例えばデジタル制御による制御幅の１／５〜１／１０程度またはそれ以下にするとよい。そうすると、アナログ制御でこの制御幅分の変化が生じた際に、その前後でデジタル制御の制御幅が適度に重なり合い、好適な周波数調整を実現できる。このようなことから、前述したようにデジタル制御の制御幅を小さくするためには、その分アナログ制御の制御幅も小さくする必要がある。
【００１３】
ところが、アナログ制御の制御幅を小さくするためにはチャージポンプ回路による充電および放電の１回当たりの電荷移動量を小さくする必要がある。そのためにはチャージポンプ回路を構成するトランジスタなどの素子を小さくする必要がある。しかしながら、使用する半導体テクノロジで作成可能な素子の最小サイズには限度があり、そのサイズの素子で構成したチャージポンプ回路の１回当たりの電荷移動量が低減の限度となる。すると、デジタル制御の制御幅の低減や位相ジッタ低減の限度もこれによって決まる。
【００１４】
そこで、本発明の目的は、ＰＬＬ回路において、周波数の最小制御幅の限度を除去し、位相ジッタをさらに低減可能にすることにある。
【００１５】
本発明は、前述したようなことを鑑みてなされたものであり、前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される実施例のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
すなわち、代表的な実施例によるＰＬＬ回路は、定常状態に達しているか否かを検出する手段を備え、定常状態に達している時と達していない時とで一部異なる動作をする。
【００１８】
例えば、定常状態に達していない時には、チャージポンプ回路による充電および放電の頻度を下げることにより平均的に見た時の１サイクル当たりの電荷移動量を小さくする。定常状態に達している時には、その状態から外れないようにするため充放電の頻度を下げることはできない。しかしその代わり、定常状態に達している時には充電と放電がほぼ交互に行なわれるため、充電と放電が打ち消し合って平均的に見るとほぼゼロになる。
【００１９】
前述のように、ハイブリッド制御型のＰＬＬ回路ではアナログ制御信号による制御は高速性を必要としないため、チャージポンプ回路による充放電の効果が直ちに全て現れず所定の時定数で徐々に現れるようにすることができる。したがって、その時定数程度の時間に亘って平均的に見た１サイクル当たりの電荷移動量が小さければ、１サイクルごとの電荷移動によるアナログ制御の制御幅がデジタル制御の制御幅の１／５〜１／１０程度を超える場合があっても問題とならない。
【００２０】
他の構成例では、定常状態に達していない時にはデジタル制御による制御幅を大きくし、定常状態に達している時には小さくする。定常状態に達していない時には位相ジッタを小さくする必要がないため、デジタル制御による制御幅を大きくすることが可能であり、アナログ制御による１サイクル当たりの制御幅をデジタル制御による制御幅に比べて相対的に小さく見せかけることができる。定常状態に達している時はデジタル制御による制御幅を小さくし位相ジッタを小さくする必要があるが、前述のように定常状態では充放電が打ち消し合って平均的に見た１サイクル当たりアナログ制御の制御幅が小さくなる。
【００２１】
定常状態に達しているか否かを検出する手段は、例えば、位相比較回路の出力が頻繁に変化しているか否かを判定する回路により構成する。定常状態に達している場合には、位相差と周波数差が殆ど無いため、多くの場合は１サイクルごとに交互に位相比較結果が切り替わり、高速のデジタル制御によって１サイクルごとに位相関係が逆転するはずである。実際には、チャージポンプ回路による充電と放電の電荷移動量が異なるため、位相比較回路が２サイクル連続して同じ値を出力することが時々発生する。また、さらにこれにノイズなどが加わることにより、さらに低い確率で３サイクル連続することもある。一方、発振周波数がほぼ定常値に達している場合で位相が定常状態に達していない場合には、位相がなかなか反転しないため位相比較回路が多数サイクルに亘って同じ値を出力することになる。したがって、位相比較回路がある程度以上の時間に亘って同じ値を出力している時には定常状態に達していないと判定し、それ以下の時間で変化している時には定常状態に達していると判定することにより、定常状態に達しているか否かを検出することができる。
【００２２】
なお上述のように、定常状態に達していても３サイクル連続して位相比較回路が同じ値を出力する場合が、確率は低いが存在する。一方、４サイクル連続して位相比較回路が同じ値を出力している場合は定常状態に達していない場合が殆どである。したがって、通常は４サイクル連続して位相比較回路が同じ値を出力している時に定常状態に達していないと判定するのがほぼ最適である。ただし、４サイクル以外の値にした設計も可能である。
【発明の効果】
【００２３】
代表的な実施例によれば、ハイブリッド制御方式のＰＬＬ回路において、デジタル制御信号による制御幅を小さくし位相ジッタを低減することが可能になる。
【発明を実施するための最良の形態】
【００２４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。実施の形態では、トランジスタの一例としてＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を用い、その一例としてＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いる。各図面において、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに丸印の記号を付すことで、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。
【００２６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２７】
（実施の形態１）
図１は、本発明の実施の形態１によるＰＬＬ回路の構成例を示すブロック図である。
【００２８】
図１に示すＰＬＬ回路は、位相比較回路ＰＨＡＳＥ＿ＣＯＭＰと、周波数比較回路ＦＲＥＱ＿ＣＯＭＰと、位相逆転検出回路ＲＥＶ＿ＤＥＴと、定常状態検出回路ＣＯＮＶ＿ＤＥＴと、デジタル制御回路ＤＩＧ＿ＣＮＴＬと、チャージポンプ制御回路ＣＰ＿ＣＮＴＬと、チャージポンプ回路ＣＰと、電圧制御発振回路ＶＣＯと、分周回路ＤＩＶと、遅延回路ＤＬＹなどによって構成される。
【００２９】
電圧制御発振回路ＶＣＯは、３ビット構成のデジタル制御信号Ｓ＿ＤＧとアナログ制御信号Ｓ＿ＡＧを受け、これに基づいて発振周波数が制御されたクロック信号を生成する。
【００３０】
分周回路ＤＩＶは、電圧制御発振回路ＶＣＯによって生成されたクロック信号を分周し、分周されたクロック信号ＣＬＫ＿ＯＵＴを出力する。このクロック信号ＣＬＫ＿ＯＵＴは、例えば、半導体集積回路装置内に含まれるクロックツリー等の供給経路を介して各フリップフロップ回路等に供給される。また、分周回路ＤＩＶは、電圧制御発振回路ＶＣＯによって生成されたクロック信号をフィードバック用として分周し、この分周された信号が、遅延回路ＤＬＹを介してフィードバック用クロック信号（フィードバック信号）ＣＬＫ＿ＦＢとなる。なお、遅延回路ＤＬＹは、分周回路ＤＩＶから各フリップフロップ回路に至るクロック分配経路を反映した遅延量を備え、クロック信号ＣＬＫ＿ＯＵＴが実際に各フリップフロップ回路に入力される時点での位相をリファレンス用クロック信号（リファレンス信号）ＣＬＫ＿ＲＥＦの位相に合わせ込むために設けられる。
【００３１】
位相比較回路ＰＨＡＳＥ＿ＣＯＭＰは、リファレンス信号（基準信号）ＣＬＫ＿ＲＥＦとフィードバック信号ＣＬＫ＿ＦＢの位相を比較し、その比較結果となる位相比較回路の出力Ｓ＿ＰＨを、定常状態検出回路ＣＯＮＶ＿ＤＥＴおよびデジタル制御回路ＤＩＧ＿ＣＮＴＬおよびチャージポンプ制御回路ＣＰ＿ＣＮＴＬに出力する。
【００３２】
周波数比較回路ＦＲＥＱ＿ＣＯＭＰは、リファレンス信号ＣＬＫ＿ＲＥＦを反転した反転リファレンス信号ＣＬＫＢ＿ＲＥＦとフィードバック信号ＣＬＫ＿ＦＢの周波数を比較し、その比較結果として２つの周波数比較回路の出力Ｓ＿ＲＥＦ，Ｓ＿ＦＢをチャージポンプ制御回路ＣＰ＿ＣＮＴＬに出力する。
【００３３】
位相逆転検出回路ＲＥＶ＿ＤＥＴは、フィードバック信号ＣＬＫ＿ＦＢを反転した信号と反転リファレンス信号ＣＬＫＢ＿ＲＥＦを比較し、位相の逆転が発生したか否かを判定した結果として２つの位相逆転検出回路の出力Ｓ＿ＲＥＶ１，Ｓ＿ＲＥＶ２をチャージポンプ制御回路ＣＰ＿ＣＮＴＬに出力する。
【００３４】
定常状態検出回路ＣＯＮＶ＿ＤＥＴは、位相比較回路ＰＨＡＳＥ＿ＣＯＭＰの出力Ｓ＿ＰＨを基に、図１のＰＬＬ回路全体が定常状態に達したか否かを判定し、その判定結果となる定常状態検出回路の出力Ｓ＿ＣＯＮＶを、デジタル制御回路ＤＩＧ＿ＣＮＴＬおよびチャージポンプ制御回路ＣＰ＿ＣＮＴＬに出力する。
【００３５】
デジタル制御回路ＤＩＧ＿ＣＮＴＬは、位相比較回路ＰＨＡＳＥ＿ＣＯＭＰの出力Ｓ＿ＰＨと定常状態検出回路ＣＯＮＶ＿ＤＥＴの出力Ｓ＿ＣＯＮＶを基に、電圧制御発振回路ＶＣＯを制御する３ビットのデジタル制御信号Ｓ＿ＤＧを出力する。
【００３６】
チャージポンプ制御回路ＣＰ＿ＣＮＴＬは、位相比較回路ＰＨＡＳＥ＿ＣＯＭＰや周波数比較回路ＦＲＥＱ＿ＣＯＭＰや位相逆転検出回路ＲＥＶ＿ＤＥＴや定常状態検出回路ＣＯＮＶ＿ＤＥＴの出力を基に、チャージポンプ回路ＣＰに対して４通りの制御信号Ｓ＿ＵＨ，Ｓ＿ＵＬ，Ｓ＿ＤＨ，Ｓ＿ＤＬを出力する。制御信号Ｓ＿ＵＨは、発振周波数を大きく上げたい際に出力され、制御信号Ｓ＿ＵＬは、発振周波数を少しだけ上げたい際に出力される。一方、制御信号Ｓ＿ＤＨは、発振周波数を大きく下げたい際に出力され、制御信号Ｓ＿ＤＬは、発振周波数を少しだけ下げたい際に出力される。
【００３７】
チャージポンプ回路ＣＰは、チャージポンプ制御回路ＣＰ＿ＣＮＴＬからの４通りの制御信号Ｓ＿ＵＨ，Ｓ＿ＵＬ，Ｓ＿ＤＨ，Ｓ＿ＤＬを受け、これらの制御信号にそれぞれ対応した電荷量をアナログ制御信号Ｓ＿ＡＧのノードに充放電する。また、定常状態検出回路ＣＯＮＶ＿ＤＥＴやチャージポンプ制御回路ＣＰ＿ＣＮＴＬやチャージポンプ回路ＣＰなどは、反転リファレンス信号ＣＬＫＢ＿ＲＥＦに同期して動作する。
【００３８】
次に、図１のＰＬＬ回路全体の、電源を投入してから定常状態に達するまでの状態変化の概要について説明する。
【００３９】
電源投入直後から暫くの間は、電圧制御発振回路ＶＣＯは発振しないかまたは目標の発振周波数と大きく異なる周波数で発振するため、リファレンス信号ＣＬＫ＿ＲＥＦとフィードバック信号ＣＬＫ＿ＦＢの周波数は大きく異なる。この時には、周波数比較回路ＦＲＥＱ＿ＣＯＭＰや位相逆転検出回路ＲＥＶ＿ＤＥＴは周波数が異なることを示す信号や位相が逆転したことを示す信号を頻繁に出力し、チャージポンプ制御回路ＣＰ＿ＣＮＴＬによるチャージポンプ回路ＣＰの制御は周波数比較回路の出力Ｓ＿ＲＥＦ，Ｓ＿ＦＢに基づく制御が支配的となる。その結果、フィードバック信号ＣＬＫ＿ＦＢの周波数はリファレンス信号ＣＬＫ＿ＲＥＦの周波数に近づいていく。
【００４０】
フィードバック信号ＣＬＫ＿ＦＢの周波数がリファレンス信号ＣＬＫ＿ＲＥＦの周波数とほぼ一致すると、周波数比較回路が周波数の異なることを示す信号を周波数比較回路の出力Ｓ＿ＲＥＦ，Ｓ＿ＦＢに出力する頻度が下がる。すると、チャージポンプ制御回路ＣＰ＿ＣＮＴＬによるチャージポンプ回路ＣＰの制御は、位相比較回路ＰＨＡＳＥ＿ＣＯＭＰの出力Ｓ＿ＰＨに基づく制御の方が支配的となる。また、この状態に移行した直後は、フィードバック信号ＣＬＫ＿ＦＢとリファレンス信号ＣＬＫ＿ＲＥＦは周波数がほぼ同じであっても位相が離れている場合が多く、一方の位相が他方の位相より早い状態や遅い状態がそれぞれ長い時間続き、時々その関係が逆転するという変化を繰り返すことになる。この時には、位相比較回路の出力Ｓ＿ＰＨは長い時間同じ値をとりたまに変化する。
【００４１】
このＰＬＬ回路には定常状態検出回路ＣＯＮＶ＿ＤＥＴが設けてあり、位相比較回路の出力Ｓ＿ＰＨが所定時間（例えばリファレンス信号ＣＬＫ＿ＲＥＦの４サイクルに相当する時間）以上同じ値をとると、定常状態に達していないことを示すレベル（ハイレベル（Ｖｄｄ）またはローレベル（Ｖｓｓ））を定常状態検出回路の出力Ｓ＿ＣＯＮＶに出力する。その信号に基づき、デジタル制御回路ＤＩＧ＿ＣＮＴＬはその出力であるデジタル制御信号Ｓ＿ＤＧを３ビットとも位相比較回路ＰＨＡＳＥ＿ＣＯＭＰの出力Ｓ＿ＰＨに応じて変化させる。
【００４２】
すると、電圧制御発振回路ＶＣＯの発振周波数は３ビット分のデジタル制御信号Ｓ＿ＤＧに応じて大きく変化する。また、チャージポンプ制御回路ＣＰ＿ＣＮＴＬは位相比較回路ＰＨＡＳＥ＿ＣＯＭＰの出力Ｓ＿ＰＨに応じてアナログ制御信号Ｓ＿ＡＧを少しだけ変化させる信号を制御信号Ｓ＿ＵＬまたは制御信号Ｓ＿ＤＬに出力するが、定常状態検出回路の出力Ｓ＿ＣＯＮＶが定常状態に達していないことを示している時には、反転リファレンス信号ＣＬＫＢ＿ＲＥＦの所定サイクル数（例えば８サイクル）ごとに１回だけ上記の信号を出力し、その他のサイクルでは両方とも出力しない。
【００４３】
これにより、アナログ制御信号Ｓ＿ＡＧは反転リファレンス信号ＣＬＫＢ＿ＲＥＦの所定サイクル数ごとに１回だけしか変化せず、結果的にゆっくりとした変化になる。すなわち、デジタル制御信号Ｓ＿ＤＧによる発振周波数の制御幅が大きくアナログ制御信号Ｓ＿ＡＧによる発振周波数の制御が少しずつしか行なわれない状態になる。これは、位相ジッタは大きくなるがアナログ制御信号Ｓ＿ＡＧが収束しやすい状態である。
【００４４】
この場合でも、位相比較回路の出力Ｓ＿ＰＨは時々変化し、その直後には定常状態検出回路ＣＯＮＶ＿ＤＥＴは定常状態に達したことを示すレベルを定常状態検出回路の出力Ｓ＿ＣＯＮＶに出力する。しかし上記の所定時間が経過すると、定常状態検出回路の出力Ｓ＿ＣＯＮＶは再び定常状態に達していないことを示すレベルになる。アナログ制御信号Ｓ＿ＡＧが収束してくると、位相比較回路の出力Ｓ＿ＰＨが変化する頻度が高くなり、定常状態に達していることを定常状態検出回路の出力Ｓ＿ＣＯＮＶが示す頻度が高くなる。そして、位相比較回路の出力Ｓ＿ＰＨが上記の所定時間以内に必ず変化するようになると、定常状態検出回路ＣＯＮＶ＿ＤＥＴは定常状態に達したことを示すレベルを定常状態検出回路の出力Ｓ＿ＣＯＮＶに常に出力し続けることになる。
【００４５】
定常状態検出回路の出力Ｓ＿ＣＯＮＶが定常状態に達していることを示している時には、デジタル制御回路ＤＩＧ＿ＣＮＴＬは、デジタル制御信号Ｓ＿ＤＧのうち１ビットのみを位相比較回路ＰＨＡＳＥ＿ＣＯＭＰの出力Ｓ＿ＰＨに応じて変化させ、他のビットは一方をハイレベルに他方をローレベルに固定する。すると、電圧制御発振回路ＶＣＯの発振周波数はデジタル制御信号Ｓ＿ＤＧの１ビット分に応じて小さく変化する。また、チャージポンプ制御回路ＣＰ＿ＣＮＴＬは位相比較回路ＰＨＡＳＥ＿ＣＯＭＰの出力Ｓ＿ＰＨに応じてアナログ制御信号Ｓ＿ＡＧを少しだけ変化させる信号を制御信号Ｓ＿ＵＬまたは制御信号Ｓ＿ＤＬに毎サイクル出力する。
【００４６】
これにより、アナログ制御信号Ｓ＿ＡＧは位相比較回路ＰＨＡＳＥ＿ＣＯＭＰの出力Ｓ＿ＰＨを全て反映した変化をする。しかし、この時には位相比較回路の出力Ｓ＿ＰＨが頻繁に変化しているため、アナログ制御信号Ｓ＿ＡＧを少しだけ上げる制御信号Ｓ＿ＵＬと少しだけ下げる制御信号Ｓ＿ＤＬが両方とも頻繁に出力されて互いに相殺し、アナログ制御信号Ｓ＿ＡＧが急激に変化することはない。すなわち、デジタル制御信号Ｓ＿ＤＧによる発振周波数の制御幅が小さいため位相ジッタが小さくなり、アナログ制御信号Ｓ＿ＡＧも急激に変化せず安定した状態になる。以後はこの状態が継続する。
【００４７】
次に、図１に示したＰＬＬ回路を構成する各ブロックについて、その具体的な構成例を順に説明する。
【００４８】
図２は、図１のＰＬＬ回路において、その位相比較回路ＰＨＡＳＥ＿ＣＯＭＰの詳細な構成例を示す回路図である。
【００４９】
図２に示す位相比較回路ＰＨＡＳＥ＿ＣＯＭＰは、セットリセットラッチ回路ＳＲ２０と、ＮＡＮＤ回路ＮＤ２０と、遅延回路ＩＶ＿ＤＬＹ２０と、インバータ回路ＩＶ２０、ＩＶ２１と、フリップフロップ回路ＦＦ２０によって構成される。
【００５０】
セットリセットラッチ回路ＳＲ２０は、２つのＮＡＮＤ回路ＮＤ２１，ＮＤ２２によって構成され、ＮＡＮＤ回路ＮＤ２１の一方の入力ノードにはリファレンス信号ＣＬＫ＿ＲＥＦが入力され、ＮＤ２２の一方の入力ノードにはフィードバック信号ＣＬＫ＿ＦＢが入力される。また、ＮＤ２１の他方の入力ノードには、ＮＡＮＤ回路ＮＤ２２の出力ノードが接続され、ＮＡＮＤ回路ＮＤ２２の他方の入力ノードには、ＮＡＮＤ回路ＮＤ２１の出力ノードが接続される。
【００５１】
ＮＡＮＤ回路ＮＤ２０は、一方の入力ノードにリファレンス信号ＣＬＫ＿ＲＥＦが入力され、他方の入力ノードにフィードバック信号ＣＬＫ＿ＦＢが入力される。ＮＡＮＤ回路ＮＤ２０の出力は、ここでは３段のインバータ回路からなる遅延回路ＩＶ＿ＤＬＹ２０を介してフリップフロップ回路ＦＦ２０のクロックトリガに使用される。フリップフロップ回路ＦＦ２０のデータ入力ノードは、ＮＡＮＤ回路ＮＤ２２の出力ノードがインバータ回路ＩＶ２１を介して接続される。なお、ＮＡＮＤ回路ＮＤ２１の出力ノードに接続されたインバータ回路ＩＶ２０は、ＮＤ２２の出力に対する負荷とバランスを等しくするために設けられている。
【００５２】
この位相比較回路ＰＨＡＳＥ＿ＣＯＭＰは、リファレンス信号ＣＬＫ＿ＲＥＦの立ち上がりエッジとフィードバック信号ＣＬＫ＿ＦＢの立ち上がりエッジのどちらが先に現れるかをセットリセットラッチ回路ＳＲ２０で検出し、その検出結果をフリップフロップ回路ＦＦ２０に取り込んで保持すると共に、その比較結果を示すデジタル信号として位相比較回路の出力Ｓ＿ＰＨを出力する。
【００５３】
図３は、図１のＰＬＬ回路において、その周波数比較回路ＦＲＥＱ＿ＣＯＭＰの詳細な構成例を示す回路図である。
【００５４】
図３に示す周波数比較回路ＦＲＥＱ＿ＣＯＭＰは、インバータ回路ＩＶ３０，ＩＶ３１と、遅延回路ＩＶ＿ＤＬＹ３０，ＩＶ＿ＤＬＹ３１と、ＡＮＤ回路ＡＤ３０，ＡＤ３１と、セットリセットラッチ回路ＳＲ３０と、インバータ回路ＩＶ３２，ＩＶ３３と、フリップフロップ回路ＦＦ３０，ＦＦ３１によって構成される。セットリセットラッチ回路ＳＲ３０は、２つのＮＯＲ回路ＮＲ３０，ＮＲ３１によって構成され、ＮＯＲ回路ＮＲ３０の一方の入力ノードにはＡＮＤ回路ＡＤ３０の出力信号Ａ０が入力され、ＮＯＲ回路ＮＲ３１の一方の入力ノードにはＡＮＤ回路ＡＤ３１の出力信号Ａ１が入力される。また、ＮＯＲ回路ＮＲ３０の他方の入力ノードには、ＮＯＲ回路ＮＲ３１の出力ノードが接続され、ＮＯＲ回路ＮＲ３１の他方の入力ノードには、ＮＯＲ回路ＮＲ３０の出力ノードが接続される。
【００５５】
インバータ回路ＩＶ３０には反転リファレンス信号ＣＬＫＢ＿ＲＥＦが入力され、その出力はＡＮＤ回路ＡＤ３０の一方の入力ノードと遅延回路ＩＶ＿ＤＬＹ３０の入力ノードに接続される。また、遅延回路ＩＶ＿ＤＬＹ３０の出力はＡＮＤ回路ＡＤ３０の他方の入力ノードに接続される。この構成により、ＡＮＤ回路ＡＤ３０の出力Ａ０には反転リファレンス信号ＣＬＫＢ＿ＲＥＦの立ち下がりエッジに同期したパルスが出力される。同様に、インバータ回路ＩＶ３１にはフィードバック信号ＣＬＫ＿ＦＢが入力され、その出力はＡＮＤ回路ＡＤ３１の一方の入力ノードと遅延回路ＩＶ＿ＤＬＹ３１の入力ノードに接続される。また、遅延回路ＩＶ＿ＤＬＹ３１の出力はＡＮＤ回路ＡＤ３１の他方の入力ノードに接続される。この構成により、ＡＮＤ回路ＡＤ３１の出力Ａ１にはフィードバック信号ＣＬＫ＿ＦＢの立ち下がりエッジに同期したパルスが出力される。
【００５６】
この出力Ａ０と出力Ａ１がセットリセットラッチ回路ＳＲ３０に入力されているため、出力Ａ０と出力Ａ１に出力されるパルスが両方とも消えた後には、出力Ａ０と出力Ａ１のうちのいずれのパルスが先に消えたかをセットリセットラッチ回路ＳＲ３０に記憶している。そして、その情報がインバータ回路ＩＶ３２やインバータ回路ＩＶ３３を介してフリップフロップ回路ＦＦ３０やフリップフロップ回路ＦＦ３１のデータ入力端子Ｂ０やＢ１に入力されている。
【００５７】
すると、先にパルスが消えた側にその次のパルスが現れた場合は、フリップフロップ回路ＦＦ３０またはフリップフロップ回路ＦＦ３１が周波数比較回路の出力Ｓ＿ＲＥＦまたはＳ＿ＦＢにローレベルを出力し、出力Ａ０と出力Ａ１に交互にパルスが現れていることを認識できる。後からパルスが消えた側に次のパルスが現れた場合は、フリップフロップ回路ＦＦ３０またはフリップフロップ回路ＦＦ３１が周波数比較回路の出力Ｓ＿ＲＥＦまたはＳ＿ＦＢにハイレベルを出力し、その側のパルスが２回以上連続して現れたことを認識できる。
【００５８】
反転リファレンス信号ＣＬＫＢ＿ＲＥＦはリファレンス信号ＣＬＫ＿ＲＥＦを反転した信号であるため、この周波数比較回路ＦＲＥＱ＿ＣＯＭＰは、リファレンス信号ＣＬＫ＿ＲＥＦの立ち上がりエッジとフィードバック信号ＣＬＫ＿ＦＢの立ち下がりエッジが交互に現れているか否かを検出することになる。そして、交互に現れている場合にはその検出結果を示すデジタル信号である周波数比較回路の出力Ｓ＿ＲＥＦおよびＳ＿ＦＢにローレベルを出力し、いずれか一方が２回以上連続して現れた場合にはその側の周波数比較回路の出力Ｓ＿ＲＥＦまたはＳ＿ＦＢにハイレベルを出力する。
【００５９】
なお、定常状態では、図１のＰＬＬ回路はリファレンス信号ＣＬＫ＿ＲＥＦとフィードバック信号ＣＬＫ＿ＦＢの周波数と位相をほぼ一致させ両方の立ち上がりエッジがほぼ同時刻となるように制御するので、リファレンス信号ＣＬＫ＿ＲＥＦの立ち上がりエッジとフィードバック信号ＣＬＫ＿ＦＢの立ち下がりエッジが交互に現れて周波数比較回路の出力Ｓ＿ＲＥＦおよびＳ＿ＦＢには常にローレベルが出力される。
【００６０】
図１のＰＬＬ回路において、その位相逆転検出回路ＲＥＶ＿ＤＥＴは、周波数比較回路ＦＲＥＱ＿ＣＯＭＰが周波数比較回路の出力Ｓ＿ＲＥＦまたはＳ＿ＦＢにハイレベルを出力した後に、リファレンス信号ＣＬＫ＿ＲＥＦとフィードバック信号ＣＬＫ＿ＦＢの位相差が半回転しその位相関係が逆転したことを検出するために設けた回路である。この回路は、フィードバック信号ＣＬＫ＿ＦＢを反転して入力する以外は周波数比較回路と同じ構成の回路であり、リファレンス信号ＣＬＫ＿ＲＥＦとフィードバック信号ＣＬＫ＿ＦＢの立ち上がりエッジ同士が交互に現れているか否かを検出する。交互に現れている場合には位相逆転検出回路の出力Ｓ＿ＲＥＶ１およびＳ＿ＲＥＶ２にローレベルを出力し、いずれか一方が２回以上連続して現れた場合には位相逆転検出回路の出力Ｓ＿ＲＥＶ１またはＳ＿ＲＥＶ２にハイレベルを出力する回路として作用する。
【００６１】
リファレンス信号ＣＬＫ＿ＲＥＦとフィードバック信号ＣＬＫ＿ＦＢの周波数が近づくと、リファレンス信号ＣＬＫ＿ＲＥＦの１サイクル当たりに対するフィードバック信号ＣＬＫ＿ＦＢとの位相差の変化が小さくなる。ここで、リファレンス信号ＣＬＫ＿ＲＥＦの立ち上がりエッジとフィードバック信号ＣＬＫ＿ＦＢの立ち下がりエッジのいずれかが２回連続して現れた時は位相がほぼ半周期ずれている時であり、その後暫くの間は周波数の高い側の位相が遅れた状態になる。この状態の時に位相比較回路ＰＨＡＳＥ＿ＣＯＭＰの出力Ｓ＿ＰＨに基づいてチャージポンプ回路ＣＰを制御すると、所望とは逆の制御がかかることになる。これを避けることが位相逆転検出回路ＲＥＶ＿ＤＥＴを設ける第１の目的である。リファレンス信号ＣＬＫ＿ＲＥＦとフィードバック信号ＣＬＫ＿ＦＢの立ち上がりエッジ同士のいずれかが２回連続して現れた時は位相がほぼ一致している時であり、その後は次にリファレンス信号ＣＬＫ＿ＲＥＦの立ち上がりエッジとフィードバック信号ＣＬＫ＿ＦＢの立ち下がりエッジのいずれかが２回連続して現れるまで周波数の高い側の位相が進んだ状態になる。この状態の時に位相比較回路ＰＨＡＳＥ＿ＣＯＭＰの出力Ｓ＿ＰＨに基づいてチャージポンプ回路ＣＰを制御すれば所望の制御がかかる。したがって、周波数比較回路ＦＲＥＱ＿ＣＯＭＰの出力のいずれかがハイレベルになった後は位相比較回路ＰＨＡＳＥ＿ＣＯＭＰの出力Ｓ＿ＰＨに基づくチャージポンプ回路ＣＰの制御を停止し、位相逆転検出回路ＲＥＶ＿ＤＥＴの出力のいずれかがハイレベルになった後に再開すればよい。
【００６２】
また、リファレンス信号ＣＬＫ＿ＲＥＦとフィードバック信号ＣＬＫ＿ＦＢの周波数がさらに近づくと、リファレンス信号ＣＬＫ＿ＲＥＦの１サイクル当たりに対するフィードバック信号ＣＬＫ＿ＦＢとの位相差の変化がさらに小さくなり、各エッジが交互に現れても周波数比較回路ＦＲＥＱ＿ＣＯＭＰが周波数比較回路の出力Ｓ＿ＲＥＦまたはＳ＿ＦＢにハイレベルを出力する誤検出を生じることがある。この誤検出の影響を防止することが位相逆転検出回路ＲＥＶ＿ＤＥＴを設ける第２の目的である。この誤検出が生じるのはリファレンス信号ＣＬＫ＿ＲＥＦの立ち上がりエッジとフィードバック信号ＣＬＫ＿ＦＢの立ち下がりエッジがほぼ同時刻に現れる場合であり、正しい検出が行なわれる１サイクルを挟んで前後何サイクルかの間連続して発生する。その最初のサイクルで現れる誤検出は、周波数の高い側の信号が後から現れるため結果的には正しい検出と同じ信号を出力する。また、１サイクルの正しい検出を挟む一連のサイクルでの誤検出が発生してから次に１サイクルの正しい検出を挟む一連のサイクルでの誤検出が発生するまでの間には、リファレンス信号ＣＬＫ＿ＲＥＦとフィードバック信号ＣＬＫ＿ＦＢの位相差が１回転する。そしてその間の約半回転の時点で、位相逆転検出回路ＲＥＶ＿ＤＥＴが位相逆転検出回路の出力Ｓ＿ＲＥＶ１またはＳ＿ＲＥＶ２にハイレベルを出力する。したがって、周波数比較回路ＦＲＥＱ＿ＣＯＭＰの出力Ｓ＿ＲＥＦまたはＳ＿ＦＢに基づいてチャージポンプ回路ＣＰを制御した後は、次に位相逆転検出回路ＲＥＶ＿ＤＥＴが位相逆転検出回路の出力Ｓ＿ＲＥＶ１またはＳ＿ＲＥＶ２のいずれかにハイレベルを出力するまで、周波数比較回路ＦＲＥＱ＿ＣＯＭＰの出力に基づくチャージポンプ回路ＣＰの制御を行わないようにすればよい。これにより、周波数比較回路ＦＲＥＱ＿ＣＯＭＰの誤検出の影響を回避できる。
【００６３】
図４は、図１のＰＬＬ回路において、その定常状態検出回路ＣＯＮＶ＿ＤＥＴの詳細な構成例を示す回路図である。
【００６４】
図４に示す定常状態検出回路は、位相比較回路の出力Ｓ＿ＰＨが反転したことを検出する部分ＦＬＩＰ＿ＤＥＴと、位相比較回路の出力Ｓ＿ＰＨが反転してからの経過時間を計測し所定時間が経過したことを検知する部分ＴＩＭＥＲによって構成される。それぞれの部分は、インバータ回路ＩＶ４０と、フリップフロップ回路ＦＦ４０〜ＦＦ４２と、ＯＲ−ＮＡＮＤ複合回路ＲＤ４０，ＲＤ４１と、ＮＡＮＤ回路ＮＤ４０〜ＮＤ４４によって構成される。フリップフロップ回路ＦＦ４０は１サイクル前の位相比較回路の出力Ｓ＿ＰＨを記憶し、反転したことを検出する部分ＦＬＩＰ＿ＤＥＴは現在の位相比較回路の出力Ｓ＿ＰＨと１サイクル前の位相比較回路の出力Ｓ＿ＰＨを比較する。この２つが異なる時には位相比較回路の出力Ｓ＿ＰＨが反転したと判定し、それを示す信号を信号ＳＢ＿ＦＬＩＰに出力する。
【００６５】
図４に示す回路では、位相比較回路の出力Ｓ＿ＰＨが反転した時には信号ＳＢ＿ＦＬＩＰがローレベルになり、反転しない時にはハイレベルになる。所定時間が経過したことを検知する部分ＴＩＭＥＲは、フリップフロップ回路ＦＦ４１およびＦＦ４２などが構成する２ビットカウンタにより構成される。この２ビットカウンタは反転リファレンス信号ＣＬＫＢ＿ＲＥＦのパルス数をカウントするが、信号ＳＢ＿ＦＬＩＰがローレベルになると次のサイクルではカウント値が０にリセットされる。信号ＳＢ＿ＦＬＩＰがハイレベルの間は１カウントずつカウント値が進み、カウント値が３に達すると定常状態検出回路の出力Ｓ＿ＣＯＮＶにローレベルを出力して以後はそのカウント値に固定する。すなわち、この定常状態検出回路ＣＯＮＶ＿ＤＥＴは、位相比較回路の出力Ｓ＿ＰＨが４サイクル以上に渡って反転していない時には定常状態検出回路の出力Ｓ＿ＣＯＮＶにローレベルを出力し、位相比較回路の出力Ｓ＿ＰＨが３サイクル以内に反転している時には定常状態検出回路の出力Ｓ＿ＣＯＮＶにハイレベルを出力する回路として作用する。
【００６６】
図５は、図１のＰＬＬ回路において、そのデジタル制御回路ＤＩＧ＿ＣＮＴＬの詳細な構成例を示す回路図である。
【００６７】
図５に示すデジタル制御回路は、インバータ回路ＩＶ５０，ＩＶ５１やＮＡＮＤ回路ＮＤ５０やＮＯＲ回路ＮＲ５０によって構成される。図５に示す回路では、定常状態検出回路の出力Ｓ＿ＣＯＮＶがローレベルの時にはデジタル制御信号Ｓ＿ＤＧには３ビットとも位相比較回路の出力Ｓ＿ＰＨと同じレベルを出力し、定常状態検出回路の出力Ｓ＿ＣＯＮＶがハイレベルの時にはデジタル制御信号Ｓ＿ＤＧの内の１ビットのみに位相比較回路の出力Ｓ＿ＰＨと同じレベルを出力し他の２ビットにはそれぞれローレベルとハイレベルを出力する。
【００６８】
図６は、図１のＰＬＬ回路において、その電圧制御発振回路ＶＣＯの詳細な構成例を示す回路図である。
【００６９】
図６の電圧制御発振回路は、図１４で述べた電圧制御発振回路ＶＣＯのより詳細な構成例を示すものであり、デジタル制御部ＤＧ＿ＣＴＬと、リングオシレータ回路ＯＳＣと、バッファ回路ＢＵＦと、レベルシフト回路ＬＳと、アナログ制御部ＡＧ＿ＣＴＬによって構成される。リングオシレータ回路ＯＳＣは、高電位側電源ノードＶｄｄと第２低電位側電源ノードＶｓｓ２の間に接続された奇数段（ここでは５段）のＣＭＯＳインバータ回路ＩＶ６０〜ＩＶ６４によって構成される。５段目となるＩＶ６４の出力ノードは抵抗Ｒ３を介して１段目となるＩＶ６０の入力ノードに帰還されており、このリング構造によって発振動作を行う。
【００７０】
図１４で述べた公知例の回路と異なり、図６の回路のデジタル制御部ＤＧ＿ＣＴＬは、抵抗Ｒ３と並列に設けられた、ゲート電極にデジタル制御信号Ｓ＿ＤＧの各ビットを接続したＰＭＯＳトランジスタＴ２〜Ｔ４によって構成される。ＰＭＯＳトランジスタＴ２〜Ｔ４が全て遮断状態の時にはインバータ回路ＩＶ６４の出力ノードとインバータ回路ＩＶ６０の入力ノードの間は抵抗Ｒ３のみの抵抗値で接続されているが、ＰＭＯＳトランジスタＴ２〜Ｔ４のうちのいくつかが導通状態になるとそのＰＭＯＳトランジスタの抵抗値に相当する分が並列接続され帰還回路の抵抗値が下がり発振周波数が高くなる。これによる発振周波数の変化分がデジタル制御信号Ｓ＿ＤＧによる制御幅である。
【００７１】
図１４で述べた公知例の回路では、半導体テクノロジで作成可能な最小サイズでＰＭＯＳトランジスタＴ２や容量Ｃ３を設計した場合より発振周波数の制御幅を小さくすることは困難であるが、図６の回路では、抵抗Ｒ３の抵抗値を小さくすることにより比較的容易に発振周波数の制御幅を小さくすることができる。
【００７２】
デジタル制御信号Ｓ＿ＤＧが３ビットとも同時に変化する場合には、ＰＭＯＳトランジスタＴ２〜Ｔ４の導通状態または遮断状態が同時に制御されるため発振周波数の制御幅は大きくなる。デジタル制御信号Ｓ＿ＤＧのうちの１ビットだけが変化し他のビットがそれぞれローレベルとハイレベルに固定される場合には、１個のＰＭＯＳトランジスタによる分だけ発振周波数を制御することになり制御幅は小さくなる。ＰＭＯＳトランジスタＴ２〜Ｔ４が全て同じサイズになるように設計しておくと、デジタル制御信号Ｓ＿ＤＧのうちの１ビットだけが変化する場合の発振周波数の制御幅は３ビットとも変化する場合の約３分の１となる。また、１ビットだけ変化する制御信号に接続されている１個のＰＭＯＳトランジスタだけが小さくなるように設計しておくと、１ビットだけが変化する場合の発振周波数の制御幅は３ビットとも変化する場合に比べ３分の１よりさらに小さくできる。
【００７３】
バッファ回路ＢＵＦは、例えば、高電位側電源ノードＶｄｄと第２低電位側電源ノードＶｓｓ２の間に接続された２段のＣＭＯＳインバータ回路ＩＶ６５，ＩＶ６６によって構成され、１段目となるインバータ回路ＩＶ６５の入力ノードにリングオシレータ回路ＯＳＣの出力ノードＯＳＣ＿ＯＵＴ（インバータ回路ＩＶ６０〜６４のいずれかの出力ノード）が接続される。このバッファ回路ＢＵＦは、リングオシレータ回路ＯＳＣの出力ノードに対する負荷を低減するために設けられる。
【００７４】
レベルシフト回路ＬＳは、高電位側電源ノードＶｄｄと第１低電位側電源ノードＶｓｓの間に接続され、例えば、ＰＭＯＳトランジスタＴｐ６２，Ｔｐ６３およびＮＭＯＳトランジスタＴｎ６０，Ｔｎ６１からなる差動増幅回路と、その出力ノードに接続された２段のＣＭＯＳインバータ回路ＩＶ６８，ＩＶ６９によって構成される。ＰＭＯＳトランジスタＴｐ６２，Ｔｐ６３は、差動対として動作し、ＰＭＯＳトランジスタＴｐ６２のゲートはバッファ回路ＢＵＦ内のインバータ回路ＩＶ６６の出力ノードＢＵＦ＿Ｐに接続され、ＰＭＯＳトランジスタＴｐ６３のゲートはバッファ回路ＢＵＦ内のインバータ回路ＩＶ６５の出力ノードＢＵＦ＿Ｎに接続される。ＮＭＯＳトランジスタＴｎ６０およびＴｎ６１は、カレントミラー回路を構成し、ＰＭＯＳトランジスタＴｐ６３およびＴｐ６２のドレインにそれぞれ接続されることで差動増幅回路の負荷電流源として機能する。そして、ＰＭＯＳトランジスタＴｐ６２のドレインが１段目のＣＭＯＳインバータ回路ＩＶ６８の入力ノードに接続され、２段目のＣＭＯＳインバータ回路ＩＶ６９から発振出力信号ＶＣＯ＿ＯＵＴが得られる。
【００７５】
このレベルシフト回路ＬＳは、高電位側電源ノードＶｄｄと第２低電位側電源ノードＶｓｓ２の間で振れる発振信号を、高電位側電源ノードＶｄｄと第１低電位側電源ノードＶｓｓの間の全振幅で振れる発振信号に変換するために設けられる。なお、図６のレベルシフト回路ＬＳは、さらに、このような構成に加えて、ストップ信号ＳＴＰを受けて発振出力信号ＶＣＯ＿ＯＵＴをローレベルに固定するためのＰＭＯＳトランジスタＴｐ６０，Ｔｐ６１、ＮＭＯＳトランジスタＴｎ６２およびインバータ回路ＩＶ６７も備えている。ストップ信号ＳＴＰがハイレベルとなった際には、インバータ回路ＩＶ６７を介してＰＭＯＳトランジスタＴｐ６０およびＴｐ６１のゲートにローレベルが印加され、このオンとなったＰＭＯＳトランジスタＴｐ６０およびＴｐ６１を介して高電位側電源ノードＶｄｄの電圧がＰＭＯＳトランジスタＴｐ６３およびＴｐ６２のゲートに印加される。さらに、ストップ信号ＳＴＰのハイレベルは、ＮＭＯＳトランジスタＴｎ６２のゲートにも印加され、このオンとなったＮＭＯＳトランジスタＴｎ６２を介してインバータ回路ＩＶ６８の入力ノードがローレベルに固定される。
【００７６】
アナログ制御部ＡＧ＿ＣＴＬは、図１４で述べたような、ＮＭＯＳトランジスタＴ１、ならびにＮＭＯＳトランジスタＴ１のゲートに接続された抵抗Ｒ１および容量Ｃ２からなるローパスフィルタに加えて、抵抗Ｒ２を備えた構成となっている。ＮＭＯＳトランジスタＴ１は、ドレインが第２低電位側電源ノードＶｓｓ２に接続され、ソースが抵抗Ｒ２を介して第１低電位側電源ノードＶｓｓに接続される。また、ＮＭＯＳトランジスタＴ１のゲートには、前述したローパスフィルタを介してアナログ制御信号Ｓ＿ＡＧが入力される。ここで、抵抗Ｒ２は、第２低電位側電源ノードＶｓｓ２と第１低電位側電源ノードＶｓｓの間で電圧変動が生じた際にＮＭＯＳトランジスタＴ１に流れる電流が変動するのを抑制するために設けている。
【００７７】
図７は、図１のＰＬＬ回路において、そのチャージポンプ制御回路ＣＰ＿ＣＮＴＬの詳細な構成例を示す回路図である。図７に示すチャージポンプ制御回路は、カウンタ回路ＣＴ７０と、インバータ回路ＩＶ７０〜ＩＶ７２と、ＮＡＮＤ回路ＮＤ７０〜ＮＤ７５と、フリップフロップ回路ＦＦ７０〜ＦＦ７３と、セットリセットラッチ回路ＳＲ７０によって構成される。カウンタ回路ＣＴ７０は、反転リファレンス信号ＣＬＫＢ＿ＲＥＦのパルス数をカウントする回路であり、最大カウント値になった次のパルスで０にリセットされさらにカウント動作を繰り返す回路である。ここでは、３ビットカウンタを用い８カウントごとにリセットされる場合を例に説明する。
【００７８】
セットリセットラッチ回路ＳＲ７０は、発振周波数を大きく変化させる制御信号Ｓ＿ＵＨもしくはＳ＿ＤＨと位相逆転検出回路ＲＥＶ＿ＤＥＴの出力Ｓ＿ＲＥＶ１もしくはＳ＿ＲＥＶ２のいずれが最後までハイレベルであったのかを記憶する。制御信号Ｓ＿ＵＨもしくはＳ＿ＤＨの方が最後までハイレベルであった場合はインバータ回路ＩＶ７２を介してイネーブル信号Ｓ＿ＥＮＢＬ１にローレベルを出力し、位相逆転検出回路の出力Ｓ＿ＲＥＶ１もしくはＳ＿ＲＥＶ２の方が最後までハイレベルであった場合はイネーブル信号Ｓ＿ＥＮＢＬ１にハイレベルを出力する。制御信号Ｓ＿ＵＨもしくはＳ＿ＤＨと位相逆転検出回路の出力Ｓ＿ＲＥＶ１もしくはＳ＿ＲＥＶ２が両方とも今なおハイレベルである時は、イネーブル信号Ｓ＿ＥＮＢＬ１にハイレベルを出力する。イネーブル信号Ｓ＿ＥＮＢＬ１がハイレベルの時に周波数比較回路ＦＲＥＱ＿ＣＯＭＰが周波数比較回路の出力Ｓ＿ＲＥＦまたはＳ＿ＦＢにハイレベルを出力すると、反転リファレンス信号ＣＬＫＢ＿ＲＥＦの次の立ち上がりに同期して、このチャージポンプ制御回路ＣＰ＿ＣＮＴＬは発振周波数を大きく変化させる制御信号Ｓ＿ＵＨまたはＳ＿ＤＨにハイレベルを出力する。また、この時に位相逆転検出回路の出力Ｓ＿ＲＥＶ１およびＳ＿ＲＥＶ２がローレベルであれば、イネーブル信号Ｓ＿ＥＮＢＬ１はローレベルになる。イネーブル信号Ｓ＿ＥＮＢＬ１がローレベルの時には、周波数比較回路ＦＲＥＱ＿ＣＯＭＰの出力にかかわらず反転リファレンス信号ＣＬＫＢ＿ＲＥＦの次の立ち上がりに同期して制御信号Ｓ＿ＵＨおよびＳ＿ＤＨにローレベルを出力する。したがって、位相逆転検出回路の出力Ｓ＿ＲＥＶ１またはＳ＿ＲＥＶ２がハイレベルになった後最初に現れる周波数比較回路の出力Ｓ＿ＲＥＦまたはＳ＿ＦＢのハイレベルに対してのみ制御信号Ｓ＿ＵＨまたはＳ＿ＤＨにハイレベルを出力し、その後は再び位相逆転検出回路の出力Ｓ＿ＲＥＶ１またはＳ＿ＲＥＶ２がハイレベルになるまで制御信号Ｓ＿ＵＨおよびＳ＿ＤＨにローレベルを出力する回路として作用する。
【００７９】
また、カウンタ回路ＣＴ７０が８カウントごとにオール１を出力するため、定常状態検出回路ＣＯＮＶ＿ＤＥＴが定常状態検出回路の出力Ｓ＿ＣＯＮＶにローレベルを出力している時には、８サイクルごとに１回だけイネーブル信号Ｓ＿ＥＮＢＬ２にハイレベルが出力され他の７サイクルではイネーブル信号Ｓ＿ＥＮＢＬ２にローレベルが出力される。Ｓ＿ＣＯＮＶがハイレベルの時には、イネーブル信号Ｓ＿ＥＮＢＬ２には常にハイレベルが出力される。イネーブル信号Ｓ＿ＥＮＢＬ１およびＳ＿ＥＮＢＬ２が共にハイレベルの時には、位相比較回路ＰＨＡＳＥ＿ＣＯＭＰの出力Ｓ＿ＰＨに応じて、発振周波数を少しだけ変化させる制御信号Ｓ＿ＵＬもしくはＳ＿ＤＬにハイレベルが出力される。イネーブル信号Ｓ＿ＥＮＢＬ１またはＳ＿ＥＮＢＬ２の少なくとも一方がローレベルの時には、制御信号Ｓ＿ＵＬおよびＳ＿ＤＬには共にローレベルが出力される。すなわち、周波数比較回路の出力Ｓ＿ＲＥＦもしくはＳ＿ＦＢのいずれかがハイレベルになった後、位相逆転検出回路の出力Ｓ＿ＲＥＶ１もしくはＳ＿ＲＥＶ２のいずれかがハイレベルになるまでの間は制御信号Ｓ＿ＵＬおよびＳ＿ＤＬには共にローレベルを出力し、位相逆転検出回路の出力Ｓ＿ＲＥＶ１もしくはＳ＿ＲＥＶ２のいずれかがハイレベルになった後は、定常状態検出回路の出力Ｓ＿ＣＯＮＶがハイレベルであれば毎サイクル、定常状態検出回路の出力Ｓ＿ＣＯＮＶがローレベルであれば８サイクルごとに１回、位相比較回路の出力Ｓ＿ＰＨに応じて制御信号Ｓ＿ＵＬまたはＳ＿ＤＬにハイレベルを出力する回路として作用する。
【００８０】
図８は、図１のＰＬＬ回路において、そのチャージポンプ回路ＣＰの詳細な構成例を示す回路図である。図８のチャージポンプ回路は、高電位側電源ノードＶｄｄと第１低電位側電源ノードＶｓｓの間にＰＭＯＳトランジスタＴｐ８０〜Ｔｐ８２とＮＭＯＳトランジスタＴｎ８２〜Ｔｎ８０を備えている。ここで、ＰＭＯＳトランジスタＴｐ８２とＮＭＯＳトランジスタＴｎ８２のドレインに該当する出力ノードからはアナログ制御信号Ｓ＿ＡＧが出力される。
【００８１】
また、このアナログ制御信号Ｓ＿ＡＧの出力ノードと高電位側電源ノードＶｄｄの間には、ＰＭＯＳトランジスタＴｐ８０〜Ｔｐ８２と並列にＰＭＯＳトランジスタＴｐ８３が接続され、アナログ制御信号Ｓ＿ＡＧの出力ノードと第１低電位側電源ノードＶｓｓの間には、それぞれＮＭＯＳトランジスタＴｎ８２〜Ｔｎ８０と並列に２つのＮＭＯＳトランジスタＴｎ８３、Ｔｎ８４が接続される。ＰＭＯＳトランジスタＴｐ８１（およびＮＭＯＳトランジスタＴｎ８１）のゲートには第１パルス信号ＰＬＳ１（およびその反転信号）が入力される。一方、ＰＭＯＳトランジスタＴｐ８０（およびＮＭＯＳトランジスタＴｎ８０）のゲートには第２パルス信号ＰＬＳ２（およびその反転信号）が入力される。
【００８２】
第１パルス信号ＰＬＳ１は、反転リファレンス信号ＣＬＫＢ＿ＲＥＦと、これを合計５段のインバータ回路により構成した遅延回路ＤＬＹ８０およびＩＶ＿ＤＬＹ８２により反転および遅延させた信号とをＮＡＮＤ回路ＮＤ８１で演算することで生成される。この場合、第１パルス信号ＰＬＳ１は、インバータ回路５段分のパルス幅を備えたローパルス信号となる。一方、第２パルス信号ＰＬＳ２は、反転リファレンス信号ＣＬＫＢ＿ＲＥＦと、これを合計７段のインバータ回路により構成した遅延回路ＤＬＹ８０およびＩＶ＿ＤＬＹ８１により反転および遅延させた信号とをＮＡＮＤ回路ＮＤ８０で演算し、さらに、その出力を例えば３段のインバータ回路により構成した遅延回路ＩＶ＿ＤＬＹ８３で反転および遅延させることで生成される。この場合、第２パルス信号ＰＬＳ２は、インバータ回路７段分のパルス幅を備えたハイパルス信号となり、第１パルス信号ＰＬＳ１の立ち下がりから遅延回路ＩＶ＿ＤＬＹ８３の遅延時間分を経て立ち上がるパルス信号となる。すなわち、この遅延回路ＩＶ＿ＤＬＹ８３の遅延時間が、Ｔｐ８１（およびＴｎ８１）が導通してからＴｐ８０（およびＴｎ８０）が遮断するまでの時間となり、すなわち高電位側電源ノードＶｄｄからアナログ制御信号Ｓ＿ＡＧの間またはアナログ制御信号Ｓ＿ＡＧから第１低電位側電源ノードＶｓｓの間に電流を流す時間となる。
【００８３】
ＰＭＯＳトランジスタＴｐ８２のゲートには、ストップ信号ＳＴＰの反転信号と制御信号Ｓ＿ＵＬとをＮＡＮＤ回路ＮＤ８２で演算した結果が入力され、ＮＭＯＳトランジスタＴｎ８２のゲートには、制御信号Ｓ＿ＤＬが入力される。したがって、ＰＭＯＳトランジスタＴｐ８２は、ストップ信号ＳＴＰがローレベル（不活性）の場合で、なおかつ少し周波数を上げたい時の制御信号Ｓ＿ＵＬがハイレベルとなった場合にオンとなる。一方、ＮＭＯＳトランジスタＴｎ８２は、少し周波数を下げたい時の制御信号Ｓ＿ＤＬがハイレベルとなった場合にオンとなる。そして、ＰＭＯＳトランジスタＴｐ８２およびＮＭＯＳトランジスタＴｎ８２の一方がオンとなった場合には、遅延回路ＩＶ＿ＤＬＹ８３の遅延時間に相当する非常に短い時間幅を備えた電流がアナログ制御信号Ｓ＿ＡＧの端子に出力されることになる。
【００８４】
ＰＭＯＳトランジスタＴｐ８３のゲートには、ストップ信号ＳＴＰの反転信号と制御信号Ｓ＿ＵＨとをＮＡＮＤ回路ＮＤ８３で演算した結果が入力され、ＮＭＯＳトランジスタＴｎ８３のゲートには、制御信号Ｓ＿ＤＨが入力される。したがって、ＰＭＯＳトランジスタＴｐ８３は、ストップ信号ＳＴＰがローレベル（不活性）の場合で、なおかつ大きく周波数を上げたい時の制御信号Ｓ＿ＵＨがハイレベルとなった場合にオンとなる。一方、ＮＭＯＳトランジスタＴｎ８３は、大きく周波数を下げたい時の制御信号Ｓ＿ＤＨがハイレベルとなった場合にオンとなる。ＰＭＯＳトランジスタＴｐ８３またはＮＭＯＳトランジスタＴｎ８３が導通する時には、制御信号Ｓ＿ＵＨまたはＳ＿ＤＨのパルス幅（すなわちリファレンス信号ＣＬＫ＿ＲＥＦの１サイクル分）に相当する時間幅を備えた電流がアナログ制御信号Ｓ＿ＡＧの端子に出力されることになる。この時間は遅延回路ＩＶ＿ＤＬＹ８３の遅延時間より相当長いため、制御信号Ｓ＿ＵＨまたはＳ＿ＤＨによる制御幅は制御信号Ｓ＿ＵＬまたはＳ＿ＤＬによる制御幅より相当大きくなる。
【００８５】
なお、ストップ信号ＳＴＰは、例えば、テスト時等において、アナログ制御信号Ｓ＿ＡＧを第１低電位側電源ノードＶｓｓ電圧とし、電圧制御発振回路ＶＣＯの発振を停止させるために設けている。ストップ信号ＳＴＰがハイレベルとなった場合は、ＮＡＮＤ回路ＮＤ８２およびＮＤ８３を介してＰＭＯＳトランジスタＴｐ８２およびＴｐ８３がオフに駆動されると共に、ＮＭＯＳトランジスタＴｎ８４がオンに駆動されることでアナログ制御信号Ｓ＿ＡＧがＶｓｓに接続される。
【００８６】
以上、本実施の形態１のＰＬＬ回路を用いることで、定常状態におけるデジタル制御信号による発振周波数の制御幅を抑制でき、位相ジッタが小さいＰＬＬ回路を実現可能となる。
【００８７】
（実施の形態２）
前述した実施の形態１では、チャージポンプ回路ＣＰと電圧制御発振回路ＶＣＯの間を１本のアナログ制御信号Ｓ＿ＡＧで接続する構成について述べた。本実施の形態２では、この間を２本のアナログ制御信号Ｓ＿ＡＧ１およびＳ＿ＡＧ２で接続する構成について述べる。
【００８８】
図９は、本発明の実施の形態２によるチャージポンプ回路ＣＰの構成例を示す回路図である。図９に示すチャージポンプ回路は、図８で示したチャージポンプ回路と比較して、ＰＭＯＳトランジスタＴｐ８０〜Ｔｐ８２とＮＭＯＳトランジスタＴｎ８２〜Ｔｎ８０が構成する回路から出力するアナログ制御信号Ｓ＿ＡＧ１を他の回路から出力するアナログ制御信号Ｓ＿ＡＧ２と分離した構成を用いている。この目的は、アナログ制御信号Ｓ＿ＡＧ１のノードに付く寄生容量を極力低減することにある。
【００８９】
図８の場合、ＰＭＯＳトランジスタＴｐ８０〜Ｔｐ８２またはＮＭＯＳトランジスタＴｎ８２〜Ｔｎ８０を経由し図６の抵抗Ｒ１を介して容量Ｃ２に充放電される電荷量が、アナログ制御信号Ｓ＿ＡＧのノードに付く寄生容量に充放電される電荷量より十分に大きければ、この寄生容量を無視することができる。しかし、電流が流れる時間を短くして容量Ｃ２に充放電される電荷量を低減しようとすると、この寄生容量が無視できなくなる。図９はこれを回避するための構成であり、ＰＭＯＳトランジスタＴｐ８０〜Ｔｐ８２とＮＭＯＳトランジスタＴｎ８２〜Ｔｎ８０以外の回路を分離してアナログ制御信号Ｓ＿ＡＧ１に付く寄生容量を極力低減している。
【００９０】
図１０は、図９に示すチャージポンプ回路と共に使用する電圧制御発振回路ＶＣＯの中のアナログ制御部ＡＧ＿ＣＴＬの構成例を示す回路図である。この回路では、アナログ制御信号Ｓ＿ＡＧ１およびＳ＿ＡＧ２と容量Ｃ２の間に別々の抵抗Ｒ１１およびＲ１２を設け、アナログ制御信号Ｓ＿ＡＧ１とＳ＿ＡＧ２を分離している。アナログ制御部ＡＧ＿ＣＴＬの中のその他の部分と、電圧制御発振回路ＶＣＯの中のアナログ制御部以外の部分は、図６に示す電圧制御発振回路と同じ構成である。アナログ制御信号Ｓ＿ＡＧ１を経由して充放電された電荷とアナログ制御信号Ｓ＿ＡＧ２を経由して充放電された電荷は共に容量Ｃ２に蓄積され、図６に示す電圧制御発振回路と同じように作用する。アナログ制御信号Ｓ＿ＡＧ１とアナログ制御信号Ｓ＿ＡＧ２を分離したことにより、アナログ制御信号Ｓ＿ＡＧ２のノードに付く寄生容量がアナログ制御信号Ｓ＿ＡＧ１を供給する回路に影響を及ぼさないようにすることができる。
【００９１】
（実施の形態３）
前述した実施の形態１では、電圧制御発振回路ＶＣＯの中のバッファ回路ＢＵＦを２段のインバータで構成する場合について述べた。本実施の形態３では、このバッファ回路ＢＵＦを４段のインバータで構成する場合について述べる。
【００９２】
図１１は、本発明の実施の形態３による電圧制御発振回路ＶＣＯの中のバッファ回路ＢＵＦの構成例を示す回路図である。このバッファ回路は、インバータ回路ＩＶ１１０，ＩＶ６５，ＩＶ１１１，ＩＶ６６によって構成される。図６で示した電圧制御発振回路の中のバッファ回路と比較して、この回路ではインバータ回路ＩＶ６６の入力信号を出力ノードＢＵＦ＿Ｎ信号と独立にした構成を用いている。図６に示したように、バッファ回路ＢＵＦとレベルシフト回路ＬＳの低電位側の電源は一方が第２低電位側電源ノードＶｓｓ２であり、他方が第１低電位側電源ノードＶｓｓであって電圧が異なるため、この２つの回路の間をつなぐ出力ノードＢＵＦ＿ＰおよびＢＵＦ＿Ｎの配線がレイアウト設計の都合によって長くなる場合がある。すると出力ノードＢＵＦ＿ＰおよびＢＵＦ＿Ｎに付く寄生容量が大きくなり、発振周波数が高い場合には信号波形が鈍ることがある。この信号波形が鈍った出力ノードＢＵＦ＿Ｎをインバータ回路ＩＶ６６の入力として出力ノードＢＵＦ＿Ｐを出力することを避けるため、図１１に示す構成を用いる。このバッファ回路ＢＵＦでは、インバータ回路ＩＶ１１０，ＩＶ１１１，ＩＶ６６を経由して出力ノードＢＵＦ＿Ｐを出力し、インバータ回路ＩＶ１１０，ＩＶ６５を経由して出力ノードＢＵＦ＿Ｎを出力するように構成している。これにより、信号波形が鈍る可能性のある出力ノードＢＵＦ＿ＰやＢＵＦ＿Ｎが他方の信号を生成する経路に混入することを避け、発振周波数が高くなった場合に信号波形がさらに鈍ることを回避できる。
【００９３】
（実施の形態４）
前述した実施の形態１では、周波数比較回路ＦＲＥＱ＿ＣＯＭＰおよび位相逆転検出回路ＲＥＶ＿ＤＥＴとチャージポンプ制御回路ＣＰ＿ＣＮＴＬの間を直接接続する構成について述べた。本実施の形態４では、この間に信号の時間幅を拡張する回路を設けた構成について述べる。
【００９４】
リファレンス信号ＣＬＫ＿ＲＥＦとフィードバック信号ＣＬＫ＿ＦＢの周波数がある程度以上異なる時には、周波数比較回路ＦＲＥＱ＿ＣＯＭＰや位相逆転検出回路ＲＥＶ＿ＤＥＴが周波数の異なることを示す周波数比較回路の出力Ｓ＿ＲＥＦもしくはＳ＿ＦＢや、位相が逆転したことを示す位相逆転検出回路の出力Ｓ＿ＲＥＶ１もしくはＳ＿ＲＥＶ２を毎サイクル出力し、発振周波数を大きく変化させる制御信号Ｓ＿ＵＨもしくはＳ＿ＤＨが毎サイクル出力されるのが望ましい。しかしながら、ここまで示してきた周波数比較回路ＦＲＥＱ＿ＣＯＭＰや位相逆転検出回路ＲＥＶ＿ＤＥＴでは、リファレンス信号ＣＬＫ＿ＲＥＦとフィードバック信号ＣＬＫ＿ＦＢの周波数が大きく異なる場合でも、タイミング関係によっては周波数比較回路の出力Ｓ＿ＲＥＦおよびＳ＿ＦＢや位相逆転検出回路の出力Ｓ＿ＲＥＶ１およびＳ＿ＲＥＶ２に信号が出力されないサイクルが生じる。また、リファレンス信号ＣＬＫ＿ＲＥＦとフィードバック信号ＣＬＫ＿ＦＢの周波数が２対１程度にまで近づくと、周波数比較回路の出力Ｓ＿ＲＥＦもしくはＳ＿ＦＢや位相逆転検出回路の出力Ｓ＿ＲＥＶ１もしくはＳ＿ＲＥＶ２に信号が出力される頻度は約２サイクルに１回程度にまで低下する。
【００９５】
本発明の実施の形態４では、この周波数比較回路の出力Ｓ＿ＲＥＦもしくはＳ＿ＦＢや位相逆転検出回路の出力Ｓ＿ＲＥＶ１もしくはＳ＿ＲＥＶ２の時間幅を１サイクル分拡張することにより、リファレンス信号ＣＬＫ＿ＲＥＦとフィードバック信号ＣＬＫ＿ＦＢの周波数が２対１程度以上異なれば発振周波数を大きく変化させる信号がほぼ毎サイクル出力される。なお前述のように、リファレンス信号ＣＬＫ＿ＲＥＦとフィードバック信号ＣＬＫ＿ＦＢの周波数がほぼ等しい時には周波数比較回路の出力Ｓ＿ＲＥＦもしくはＳ＿ＦＢに連続して信号が出力されても過大な制御がかからないようにする機構をチャージポンプ制御回路ＣＰ＿ＣＮＴＬに備えれば、これらの信号の時間幅を拡張したことによる誤動作などは発生しない。
【００９６】
図１２は、本発明の実施の形態４において、周波数比較回路の出力Ｓ＿ＲＥＦの時間幅を１サイクル分拡張する回路の構成例を示す回路図である。図１２の回路は、フリップフロップ回路ＦＦ１２０と、ＮＯＲ回路ＮＲ１２０と、インバータ回路ＩＶ１２０によって構成される。フリップフロップ回路ＦＦ１２０のデータ入力端子とＮＯＲ回路ＮＲ１２０の一方の入力端子には、周波数比較回路ＦＲＥＱ＿ＣＯＭＰの出力Ｓ＿ＲＥＦを接続する。フリップフロップ回路ＦＦ１２０のクロックトリガ入力端子には、反転リファレンス信号ＣＬＫＢ＿ＲＥＦを接続し、フリップフロップ回路ＦＦ１２０の出力端子はＮＯＲ回路ＮＲ１２０の他方の入力端子に接続する。これにより、フリップフロップ回路ＦＦ１２０には１サイクル前の周波数比較回路の出力Ｓ＿ＲＥＦを記憶し、ＮＯＲ回路ＮＲ１２０の出力端子では１サイクル前と現在の周波数比較回路の出力Ｓ＿ＲＥＦのＮＯＲ演算結果が得られる。これをインバータ回路ＩＶ１２０によって反転することにより、周波数比較回路の出力Ｓ＿ＲＥＦの時間幅を１サイクル分拡張した信号Ｓ＿ＲＥＦ１が得られる。この信号を、チャージポンプ制御回路ＣＰ＿ＣＮＴＬのＳ＿ＲＥＦ入力端子に接続すればよい。他の信号（周波数比較回路の出力Ｓ＿ＦＢ、位相逆転検出回路の出力Ｓ＿ＲＥＶ１，Ｓ＿ＲＥＶ２）についても同様の回路で時間幅を１サイクル分拡張できる。
【００９７】
また、実施の形態１では周波数比較回路ＦＲＥＱ＿ＣＯＭＰの出力Ｓ＿ＦＢのパルス幅は通常はフィードバック信号ＣＬＫ＿ＦＢの周期に等しいため、フィードバック信号の周波数が極端に高い状態を初期状態として制御が始まった場合（高い周波数で使用している状態から低い周波数で使用する状態に移行する場合など）には、反転リファレンス信号ＣＬＫＢ＿ＲＥＦの周期より周波数比較回路の出力Ｓ＿ＦＢのパルス幅の方が短くなる。このため、実施の形態１では周波数比較回路ＦＲＥＱ＿ＣＯＭＰの出力Ｓ＿ＦＢの信号がチャージポンプ制御回路ＣＰ＿ＣＮＴＬに確実に取り込まれるようタイミング設計に気をつける必要がある。
【００９８】
本実施の形態４では、周波数比較回路の出力Ｓ＿ＦＢのパルス幅を反転リファレンス信号ＣＬＫＢ＿ＲＥＦの１サイクル分拡張するため、このタイミング設計が容易になる。
【００９９】
（実施の形態５）
前述した実施の形態１では、電圧制御発振回路ＶＣＯの出力を分周回路ＤＩＶで分周してクロック信号ＣＬＫ＿ＯＵＴを出力する構成について述べた。本実施の形態５では、図１３に示すように電圧制御発振回路ＶＣＯから直接クロック信号ＣＬＫ＿ＯＵＴを出力する構成について述べる。
【０１００】
図１３に示す構成は図１に示す構成と比較して、クロック信号ＣＬＫ＿ＯＵＴとして出力するクロック信号の上限周波数が高いという特長がある。電圧制御発振回路ＶＣＯとして同じ回路を使うと上限発振周波数が同じであるから、そのままの周波数で出力する図１３の構成の方が半分以下の周波数にして出力する図１の構成より高い周波数で出力できる。
【０１０１】
一方、図１に示す構成は図１３に示す構成と比較して、クロック信号ＣＬＫ＿ＯＵＴとして出力するクロック信号のパルス幅を正確にクロック周期の半分にできるという特長がある。分周回路ＤＩＶからクロック信号ＣＬＫ＿ＯＵＴを出力することにより、クロック信号ＣＬＫ＿ＯＵＴの立ち上がりエッジと立ち下がりエッジを共に電圧制御発振回路ＶＣＯの出力に同期させることができるため、パルス幅を正確に制御することができる。また、複数の相のクロック信号を出力したい場合にも図１の構成を使う方が容易である。
【０１０２】
図１と図１３のいずれの構成が最適であるかは、そのＰＬＬ回路を使用する目的や条件などによって異なる。
【０１０３】
（その他の実施の形態）
前述した実施の形態１では、定常状態検出回路ＣＯＮＶ＿ＤＥＴの出力Ｓ＿ＣＯＮＶを、デジタル制御回路ＤＩＧ＿ＣＮＴＬとチャージポンプ制御回路ＣＰ＿ＣＮＴＬの両方が使用し、デジタル制御信号Ｓ＿ＤＧによる発振周波数の制御幅とアナログ制御信号Ｓ＿ＡＧを変化させる頻度を、定常状態に達しているか否かによって両方とも変更する構成について述べた。この他の実施の形態として、デジタル制御信号Ｓ＿ＤＧによる発振周波数の制御幅のみを定常状態に達しているか否かによって変更する構成や、アナログ制御信号Ｓ＿ＡＧを変化させる頻度のみを定常状態に達しているか否かによって変更する構成も有り得る。また、デジタル制御信号Ｓ＿ＤＧのうち定常状態の時にローレベルに固定する１本またはハイレベルに固定する１本を削除し、２ビットで制御する構成も有り得る。いずれの場合も本発明の実施の形態１によるＰＬＬ回路に比べて本発明の効果は薄れるが、ある程度は本発明の効果を期待できる。
【０１０４】
また、定常状態検出回路ＣＯＮＶ＿ＤＥＴの中の所定時間が経過したことを検知する部分ＴＩＭＥＲを２組設け、定常状態に達しているか否かを判定する所定時間を２種類用意する構成も有り得る。この場合、デジタル制御信号による発振周波数の制御幅を変更するために定常状態に達しているか否かを判定する条件と、アナログ制御信号を変化させる頻度を変更するために定常状態に達しているか否かを判定する条件を、別々に設定できるためそれぞれに最適な設計をすることが可能である。
【０１０５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０６】
例えば、これまでの実施の形態では、トランジスタとしてＭＯＳトランジスタを用いたが、勿論、バイポーラトランジスタなどで代替えすることも可能である。また、図６等では、低電位電源側にトランジスタを設け、そのゲート電位によって発振周波数の制御を行ったが、同様に、高電位電源側にトランジスタを設け、そのゲート電位によって発振周波数を制御することも可能である。
【産業上の利用可能性】
【０１０７】
本発明のＰＬＬ回路は、特に、半導体集積回路装置内のクロック信号供給部に適用して有益な技術であり、これに限らず、高速または高精度なクロック信号が求められる各種集積回路装置に対して広く適用可能である。
【図面の簡単な説明】
【０１０８】
【図１】本発明の実施の形態１によるＰＬＬ回路の構成例を示すブロック図である。
【図２】図１のＰＬＬ回路において、その位相比較回路の詳細な構成例を示す回路図である。
【図３】図１のＰＬＬ回路において、その周波数比較回路の詳細な構成例を示す回路図である。
【図４】図１のＰＬＬ回路において、その定常状態検出回路の詳細な構成例を示す回路図である。
【図５】図１のＰＬＬ回路において、そのデジタル制御回路の詳細な構成例を示す回路図である。
【図６】図１のＰＬＬ回路において、その電圧制御発振回路の詳細な構成例を示す回路図である。
【図７】図１のＰＬＬ回路において、そのチャージポンプ制御回路の詳細な構成例を示す回路図である。
【図８】図１のＰＬＬ回路において、そのチャージポンプ回路の詳細な構成例を示す回路図である。
【図９】本発明の実施の形態２によるＰＬＬ回路において、そのチャージポンプ回路の詳細な構成例を示す回路図である。
【図１０】本発明の実施の形態２によるＰＬＬ回路において、その電圧制御発振回路の中のアナログ制御部の詳細な構成例を示す回路図である。
【図１１】本発明の実施の形態３によるＰＬＬ回路において、その電圧制御発振回路の中のバッファ回路の詳細な構成例を示す回路図である。
【図１２】本発明の実施の形態４によるＰＬＬ回路において、その信号の時間幅を拡張する回路の詳細な構成例を示す回路図である。
【図１３】本発明の実施の形態５によるＰＬＬ回路の構成例を示すブロック図である。
【図１４】本発明の前提として検討したＰＬＬ回路に含まれる電圧制御発振回路の概略構成例を示す回路図である。
【符号の説明】
【０１０９】
ＡＤ ＡＮＤ回路
ＡＧ＿ＣＴＬ アナログ制御部
ＢＵＦ バッファ回路
ＢＵＦ＿Ｎ，ＢＵＦ＿Ｐ バッファ回路の出力ノード
Ｃ 容量
ＣＬＫ＿ＦＢ フィードバック信号
ＣＬＫ＿ＯＵＴ クロック出力信号
ＣＬＫ＿ＲＥＦ リファレンス信号
ＣＬＫＢ＿ＲＥＦ 反転リファレンス信号
ＣＯＮＶ＿ＤＥＴ 定常状態検出回路
ＣＯＵＮＴＥＲ カウンタ回路
ＣＰ チャージポンプ回路
ＣＰ＿ＣＮＴＬ チャージポンプ制御回路
ＣＴ カウンタ回路
ＤＧ＿ＣＴＬ デジタル制御部
ＤＩＧ＿ＣＮＴＬ デジタル制御回路
ＤＩＶ 分周回路
ＤＬＹ、ＩＶ＿ＤＬＹ 遅延回路
ＦＦ フリップフロップ回路
ＦＬＩＰ＿ＤＥＴ 反転したことを検出する部分
ＦＲＥＱ＿ＣＯＭＰ 周波数比較回路
ＩＶ インバータ回路
ＬＳ レベルシフト回路
ＮＤ ＮＡＮＤ回路
ＮＲ ＮＯＲ回路
ＯＳＣ リングオシレータ回路
ＯＳＣ＿ＯＵＴ リングオシレータ回路の出力ノード
ＰＨＡＳＥ＿ＣＯＭＰ 位相比較回路
ＰＬＳ パルス信号
Ｒ 抵抗
ＲＥＶ＿ＤＥＴ 位相逆転検出回路
Ｓ＿ＡＧ アナログ制御信号
Ｓ＿ＣＯＮＶ，Ｓ＿ＲＥＶ 検出回路の出力
Ｓ＿ＤＧ デジタル制御信号
Ｓ＿ＤＨ，Ｓ＿ＤＬ，Ｓ＿ＵＨ，Ｓ＿ＵＬ 制御信号
Ｓ＿ＥＮＢＬ イネーブル信号
Ｓ＿ＦＢ，Ｓ＿ＰＨ，Ｓ＿ＲＥＦ 比較回路の出力
ＳＲ セットリセットラッチ回路
ＳＴＰ ストップ信号
Ｔ トランジスタ
ＴＩＭＥＲ 所定時間が経過したことを検知する部分
Ｔｎ ＮＭＯＳトランジスタ
Ｔｐ ＰＭＯＳトランジスタ
ＶＣＯ 電圧制御発振回路
ＶＣＯ＿ＯＵＴ 電圧制御発振回路の出力ノード
Ｖｄｄ 高電位側電源ノード
Ｖｓｓ 第１低電位側電源ノード
Ｖｓｓ２ 第２低電位側電源ノード
【特許請求の範囲】
【請求項１】
第１の範囲に亘って発振周波数を制御するアナログ制御信号と、前記第１の範囲より狭い範囲で発振周波数を制御するデジタル制御信号と、によって制御される電圧制御発振器と、
前記電圧制御発振器の出力の周波数、もしくは前記電圧制御発振器の出力を分周した信号の周波数と、基準信号の周波数と、を比較する周波数比較回路と、
前記電圧制御発振器の出力の位相、もしくは前記電圧制御発振器の出力を分周した信号の位相と、前記基準信号の位相と、を比較する位相比較回路と、を備え、
前記電圧制御発振器の出力、もしくは前記電圧制御発振器の出力を分周した信号と、前記基準信号と、の周波数および位相が一致するように前記電圧制御発振器の発振周波数を制御するように構成されたＰＬＬ回路であって、
前記電圧制御発振器の発振周波数の制御が定常状態に達したか否かを判定する第１回路を備え、
前記定常状態に達していないと判定した時にのみ作動する第２回路、または前記定常状態に達したと判定した時にのみ作動する第３回路のうち、少なくとも一方を有することを特徴とするＰＬＬ回路。
【請求項２】
請求項１記載のＰＬＬ回路において、
前記第１回路は、前記位相比較回路の比較結果が第１の時間以上同じ状態にあるか否かを判定する機能を有することを特徴とするＰＬＬ回路。
【請求項３】
請求項２記載のＰＬＬ回路において、
前記第１の時間は、前記基準信号の４サイクルに相当する時間であることを特徴とするＰＬＬ回路。
【請求項４】
請求項１記載のＰＬＬ回路において、
前記第１回路が前記定常状態に達していないと判定した場合には、前記第１回路が前記定常状態に達していると判定した場合に比べ、前記アナログ制御信号を変化させる頻度を下げることを特徴とするＰＬＬ回路。
【請求項５】
請求項２記載のＰＬＬ回路において、
前記位相比較回路の比較結果が前記第１の時間以上同じ状態にある場合には、前記位相比較回路の比較結果が前記第１の時間未満に変化している場合に比べ、前記アナログ制御信号を変化させる頻度を下げることを特徴とするＰＬＬ回路。
【請求項６】
請求項３記載のＰＬＬ回路において、
前記位相比較回路の比較結果が前記第１の時間以上同じ状態にある場合には、前記位相比較回路の比較結果が前記第１の時間未満に変化している場合に比べ、前記アナログ制御信号を変化させる頻度を下げることを特徴とするＰＬＬ回路。
【請求項７】
請求項４記載のＰＬＬ回路において、
前記第１回路が前記定常状態に達していないと判定した場合には、第２の時間ごとに前記アナログ制御信号を変化させ、
前記第１回路が前記定常状態に達していると判定した場合には、前記アナログ制御信号を前記基準信号の１サイクルごとに変化させることを特徴とするＰＬＬ回路。
【請求項８】
請求項５記載のＰＬＬ回路において、
前記位相比較回路の比較結果が前記第１の時間以上同じ状態にある場合には、第２の時間ごとに前記アナログ制御信号を変化させ、
前記位相比較回路の比較結果が前記第１の時間未満に変化している場合には、前記アナログ制御信号を前記基準信号の１サイクルごとに変化させることを特徴とするＰＬＬ回路。
【請求項９】
請求項６記載のＰＬＬ回路において、
前記位相比較回路の比較結果が前記第１の時間以上同じ状態にある場合には、第２の時間ごとに前記アナログ制御信号を変化させ、
前記位相比較回路の比較結果が前記第１の時間未満に変化している場合には、前記アナログ制御信号を前記基準信号の１サイクルごとに変化させることを特徴とするＰＬＬ回路。
【請求項１０】
請求項７記載のＰＬＬ回路において、
前記第２の時間は、前記基準信号の８サイクル以上に相当する時間であることを特徴とするＰＬＬ回路。
【請求項１１】
請求項８記載のＰＬＬ回路において、
前記第２の時間は、前記基準信号の８サイクル以上に相当する時間であることを特徴とするＰＬＬ回路。
【請求項１２】
請求項９記載のＰＬＬ回路において、
前記第２の時間は、前記基準信号の８サイクル以上に相当する時間であることを特徴とするＰＬＬ回路。
【請求項１３】
請求項１〜１２のいずれか１項に記載のＰＬＬ回路において、
前記デジタル制御信号は２ビット以上のデジタル信号により構成され、
前記第１回路が前記定常状態に達していると判定した場合には、前記デジタル制御信号の内の１ビットのみを前記位相比較回路の比較結果に基づいて変化させると共に他のビットをそれぞれ所定値に固定し、
前記第１回路が前記定常状態に達していないと判定した場合には、少なくとも前記他のビットを前記位相比較回路の比較結果に基づいて変化させることを特徴とするＰＬＬ回路。
【請求項１】
第１の範囲に亘って発振周波数を制御するアナログ制御信号と、前記第１の範囲より狭い範囲で発振周波数を制御するデジタル制御信号と、によって制御される電圧制御発振器と、
前記電圧制御発振器の出力の周波数、もしくは前記電圧制御発振器の出力を分周した信号の周波数と、基準信号の周波数と、を比較する周波数比較回路と、
前記電圧制御発振器の出力の位相、もしくは前記電圧制御発振器の出力を分周した信号の位相と、前記基準信号の位相と、を比較する位相比較回路と、を備え、
前記電圧制御発振器の出力、もしくは前記電圧制御発振器の出力を分周した信号と、前記基準信号と、の周波数および位相が一致するように前記電圧制御発振器の発振周波数を制御するように構成されたＰＬＬ回路であって、
前記電圧制御発振器の発振周波数の制御が定常状態に達したか否かを判定する第１回路を備え、
前記定常状態に達していないと判定した時にのみ作動する第２回路、または前記定常状態に達したと判定した時にのみ作動する第３回路のうち、少なくとも一方を有することを特徴とするＰＬＬ回路。
【請求項２】
請求項１記載のＰＬＬ回路において、
前記第１回路は、前記位相比較回路の比較結果が第１の時間以上同じ状態にあるか否かを判定する機能を有することを特徴とするＰＬＬ回路。
【請求項３】
請求項２記載のＰＬＬ回路において、
前記第１の時間は、前記基準信号の４サイクルに相当する時間であることを特徴とするＰＬＬ回路。
【請求項４】
請求項１記載のＰＬＬ回路において、
前記第１回路が前記定常状態に達していないと判定した場合には、前記第１回路が前記定常状態に達していると判定した場合に比べ、前記アナログ制御信号を変化させる頻度を下げることを特徴とするＰＬＬ回路。
【請求項５】
請求項２記載のＰＬＬ回路において、
前記位相比較回路の比較結果が前記第１の時間以上同じ状態にある場合には、前記位相比較回路の比較結果が前記第１の時間未満に変化している場合に比べ、前記アナログ制御信号を変化させる頻度を下げることを特徴とするＰＬＬ回路。
【請求項６】
請求項３記載のＰＬＬ回路において、
前記位相比較回路の比較結果が前記第１の時間以上同じ状態にある場合には、前記位相比較回路の比較結果が前記第１の時間未満に変化している場合に比べ、前記アナログ制御信号を変化させる頻度を下げることを特徴とするＰＬＬ回路。
【請求項７】
請求項４記載のＰＬＬ回路において、
前記第１回路が前記定常状態に達していないと判定した場合には、第２の時間ごとに前記アナログ制御信号を変化させ、
前記第１回路が前記定常状態に達していると判定した場合には、前記アナログ制御信号を前記基準信号の１サイクルごとに変化させることを特徴とするＰＬＬ回路。
【請求項８】
請求項５記載のＰＬＬ回路において、
前記位相比較回路の比較結果が前記第１の時間以上同じ状態にある場合には、第２の時間ごとに前記アナログ制御信号を変化させ、
前記位相比較回路の比較結果が前記第１の時間未満に変化している場合には、前記アナログ制御信号を前記基準信号の１サイクルごとに変化させることを特徴とするＰＬＬ回路。
【請求項９】
請求項６記載のＰＬＬ回路において、
前記位相比較回路の比較結果が前記第１の時間以上同じ状態にある場合には、第２の時間ごとに前記アナログ制御信号を変化させ、
前記位相比較回路の比較結果が前記第１の時間未満に変化している場合には、前記アナログ制御信号を前記基準信号の１サイクルごとに変化させることを特徴とするＰＬＬ回路。
【請求項１０】
請求項７記載のＰＬＬ回路において、
前記第２の時間は、前記基準信号の８サイクル以上に相当する時間であることを特徴とするＰＬＬ回路。
【請求項１１】
請求項８記載のＰＬＬ回路において、
前記第２の時間は、前記基準信号の８サイクル以上に相当する時間であることを特徴とするＰＬＬ回路。
【請求項１２】
請求項９記載のＰＬＬ回路において、
前記第２の時間は、前記基準信号の８サイクル以上に相当する時間であることを特徴とするＰＬＬ回路。
【請求項１３】
請求項１〜１２のいずれか１項に記載のＰＬＬ回路において、
前記デジタル制御信号は２ビット以上のデジタル信号により構成され、
前記第１回路が前記定常状態に達していると判定した場合には、前記デジタル制御信号の内の１ビットのみを前記位相比較回路の比較結果に基づいて変化させると共に他のビットをそれぞれ所定値に固定し、
前記第１回路が前記定常状態に達していないと判定した場合には、少なくとも前記他のビットを前記位相比較回路の比較結果に基づいて変化させることを特徴とするＰＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００９−１５９０３８（Ｐ２００９−１５９０３８Ａ）
【公開日】平成２１年７月１６日（２００９．７．１６）
【国際特許分類】
【出願番号】特願２００７−３３２０２６（Ｐ２００７−３３２０２６）
【出願日】平成１９年１２月２５日（２００７．１２．２５）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成１９年度、文部科学省、「低電力高速デバイス・回路技術・論理方式の研究開発」 委託事業、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
【公開日】平成２１年７月１６日（２００９．７．１６）
【国際特許分類】
【出願日】平成１９年１２月２５日（２００７．１２．２５）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成１９年度、文部科学省、「低電力高速デバイス・回路技術・論理方式の研究開発」 委託事業、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
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