位相同期回路および情報再生装置
【課題】周波数比較精度の向上を図れ、安定かつ高速な周波数引き込みを実現することが可能なＰＬＬ回路および情報再生装置を提供する。
【解決手段】ＶＣＯ２３による３相クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣに同期してヒステリシスコンパレータ２４によるヒステリシス信号ＨＹＣを取り込み、以降、たとえば第１相クロックＣＬＫＡに同期して、入力データ信号のヒステリシスのエッジがどの位相からどの位相に変化したか観察することにより周波数が高いか低いかを周波数誤差として検出する際に、ヒステリシスコンパレータ２４にて取り除くことができなかった２Ｔパターンを、ＶＣＯ２３による３相クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣに同期してパルスの周期計測を行うことにより除去し、これにより検出結果に基づいたアップ信号ＵＰまたはダウン信号ＤＯＷＮをチャージポンプ回路２６に出力する周波数比較器２５を有する。
【解決手段】ＶＣＯ２３による３相クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣに同期してヒステリシスコンパレータ２４によるヒステリシス信号ＨＹＣを取り込み、以降、たとえば第１相クロックＣＬＫＡに同期して、入力データ信号のヒステリシスのエッジがどの位相からどの位相に変化したか観察することにより周波数が高いか低いかを周波数誤差として検出する際に、ヒステリシスコンパレータ２４にて取り除くことができなかった２Ｔパターンを、ＶＣＯ２３による３相クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣに同期してパルスの周期計測を行うことにより除去し、これにより検出結果に基づいたアップ信号ＵＰまたはダウン信号ＤＯＷＮをチャージポンプ回路２６に出力する周波数比較器２５を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、たとえば光ディスク装置等のＲＦ信号処理系に適用される位相同期回路（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）およびそれを備えた情報再生装置に関するものである。
【背景技術】
【０００２】
一般的に、光ディスク等のデジタル記録再生装置のＲＦ信号処理系では、データを記録再生するために位相、周波数を比較して適切なクロックを得るＰＬＬ回路が用いられている。
【０００３】
光ディスクのＰＬＬ回路における周波数比較の方法として、たとえばディスク上のウォブル信号を抜き出し、この周波数にロックすることによりディスクの回転速度に同期する方法が使われている。
しかしこの方法は、たとえばウォブル信号が存在しないディスクの場合（１例としてブルレイディスクのＲＯＭ、以下ＢＤＲＯＭ）には使用することができない。
【０００４】
ウォブル信号を使用しないで、記録フレーム毎に周期的に記録されているフレーム同期信号を抜き出し、この信号にロックする方法も使用されている（たとえば特許文献１参照）。
【０００５】
また、ランダムなデータパターンから、周波数誤差を抽出する方法としては、電圧制御発振器（ＶＣＯ）基準の多相クロックあるいは、リングＶＣＯの多相クロックを基準にしたデータエッジの位相遷移をモニタする方法が知られている（たとえば特許文献２参照）。
【特許文献１】特開平１１−２３２７９５号公報
【特許文献２】特開平１１−３０８０９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載された方式の場合には、位相周波数比較周期がフレーム周期に依存して長くなってしまうため（ＢＤＲＯＭの場合には1932Ｔ周期）、フレームシンク検出確立までの時間も含めると引き込みに時間がかかってしまい、高速での周波数引き込みには向かないという不利益がある。
【０００７】
また、特許文献２に記載された方式では、高密度光ディスクに応用した場合には、アナログ信号の等化誤差やディスクの摂動、ノイズの影響等により入力データエッジの品質が悪いため、周波数検出器の誤検出が多発し、安定した周波数引き込みを行うことができないという不利益がある。
またこの方式では、周波数検出ゲインが周波数誤差に対して比例せず、ある程度誤差が大きくなるとゲインが低下してくるため、初期周波数誤差が大きい状態でのこのような誤検出は引き込み時間を増大させ、あるいは引き込みレンジ外へ周波数が発散してしまう可能性もある。
さらに、位相モードへの切り替え時に周波数誤差は位相引き込みレンジ内にある必要があるが、周波数ループの誤検出により収束値が安定しない場合には、位相引き込みができず、データが読めなくなってしまう可能性がある。
周波数ループの安定性を確保するためにはループゲインを下げれば良いが、その場合には引き込みにかかる時間が増大してしまう。
【０００８】
また、光ディスクのＲＦ信号のデータシンクロナイザＰＬＬにおいて周波数比較を行う方法として、ユーザデータをすべて利用する方式を採用している。
とことが、ユーザデータをすべて利用すると、ユーザデータの最短パターンでは記録再生系の周波数特性により振幅が小さいために、他のパターンに比較して波形間干渉の影響が大きく、その周期が干渉によって変化してしまう。
そのため、２Ｔ〜８Ｔのデータパターンのうち、２Ｔの周期計測を行った結果は、データの再生速度に対して正しくない値となってしまう場合がある。
最短パターンの出現頻度は他のパターンに比較して高いため、周期変化による周波数比較器出力への影響も大きい。
このため、ＰＬＬ回路前段での等化器のパラメータ設定や、そのバラツキ、あるいはディスクの記録密度等によって干渉の程度が変化すると、２Ｔの周期が変化して周波数比較器が影響を受け、結果としてキャプチャレンジが大きく影響を受け、場合によっては所望のキャプチャレンジを確保することができなくなるおそれがある。
また、波形間干渉は２Ｔパターンの前後のパターンによって干渉度合いが異なるため、記録パターンにより周波数比較器結が影響をうけ、特定の記録パターン部分にてＰＬＬの引き込み動作が不安定になることがある。
【０００９】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、周波数比較精度の向上を図れ、安定かつ高速な周波数引き込みを実現することが可能なＰＬＬ回路および情報再生装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明の第１の観点の位相同期回路は、制御信号に応じた周波数をもって発振して所定周波数のクロックを出力する発振回路と、上記発振回路によるクロックと入力信号の位相差を検出し、位相差データを出力する位相比較回路と、上記位相比較回路の位相差データおよび帰還信号に基づいて上記制御信号を生成し、上記発振回路に供給する帰還回路と、複数のパターンを含む入力信号から最短パターンのみを除去した信号と上記発振回路のクロックの周波数を比較し、周波数誤差に応じた信号を上記帰還回路に出力する周波数比較部とを有する。
【００１１】
好適には、上記周波数比較部は、ヒステリシスコンパレータを含み、上記入力信号を当該ヒステリシスコンパレータを通して振幅の小さい最短パターンを除去し、除去後の出力パルスと上記発振回路のクロックの周波数を比較する。
【００１２】
好適には、上記周波数比較部は、コンパレータを含み、上記入力信号を当該コンパレータを通して得られた出力パルスのエッジ周期を計測し、最短パターンの場合には、周波数比較または比較結果の出力を停止する。
【００１３】
好適には、上記コンパレータは、上記入力信号の振幅の小さい最短パターンを除去するヒステリシスコンパレータである。
【００１４】
好適には、上記複数のパターンは２Ｔ〜８Ｔのデータパターンを含み、上記周波数比較部は、上記２Ｔ〜８Ｔのデータパターンのうち最短パターンである２Ｔパターンのみを除去する。
【００１５】
本発明の第２の観点の位相同期回路は、制御信号に応じた周波数をもって発振し、それぞれ位相の異なる多相クロックを出力する発振回路と、上記発振回路による多相クロックのうちの一のクロックと入力信号の位相差を検出し、位相差データを出力する位相比較回路と、上記位相比較回路の位相差データおよび帰還信号に基づいて上記制御信号を生成し、上記発振回路に供給する帰還回路と、複数のパターンを含む入力信号から入力信号の振幅の小さい最短パターンを除去するヒステリシスコンパレータと、上記ヒステリシスコンパレータの出力パルスおよび上記発振回路の多相クロックに基づいて、当該出力パルスとクロックとの周波数誤差を検出し、周波数誤差に応じた信号を出力し、出力パルスのエッジ周期を計測し、最短パターンの場合には、周波数比較または比較結果の出力を停止する周波数比較器とを有する。
【００１６】
本発明の第３の観点は、記録媒体から読み出した信号をクロックに基づいてサンプリングしてデジタル信号に変換し再生する情報再生回路であって、上記クロックによるサンプリング位相を正しい状態に一致させるための位相同期回路を有し、上記位相同期回路は、制御信号に応じた周波数をもって発振して所定周波数のクロックを出力する発振回路と、上記発振回路によるクロックと入力信号の位相差を検出し、位相差データを出力する位相比較回路と、上記位相比較回路の位相差データおよび帰還信号に基づいて上記制御信号を生成し、上記発振回路に供給する帰還回路と、複数のパターンを含む入力信号から最短パターンのみを除去した信号と上記発振回路のクロックの周波数を比較し、周波数誤差に応じた信号を上記帰還回路に出力する周波数比較部と、を有する。
【００１７】
本発明の第４の観点は、記録媒体から読み出した正弦波状の信号をクロックに基づいてサンプリングしてデジタル信号に変換し再生する情報再生回路であって、上記クロックによるサンプリング位相を正しい状態に一致させるための位相同期回路を有し、上記位相同期回路は、制御信号に応じた周波数をもって発振し、それぞれ位相の異なる多相クロックを出力する発振回路と、上記発振回路による多相クロックのうちの一のクロックと入力信号の位相差を検出し、位相差データを出力する位相比較回路と、上記位相比較回路の位相差データおよび帰還信号に基づいて上記制御信号を生成し、上記発振回路に供給する帰還回路と、複数のパターンを含む入力信号から入力信号の振幅の小さい最短パターンを除去するヒステリシスコンパレータと、上記ヒステリシスコンパレータの出力パルスおよび上記発振回路の多相クロックに基づいて、当該出力パルスとクロックとの周波数誤差を検出し、周波数誤差に応じた信号を出力し、出力パルスのエッジ周期を計測し、最短パターンの場合には、周波数比較または比較結果の出力を停止する周波数比較器と、を有する。
【００１８】
好適には、上記ヒステリシスコンパレータの入力信号は、イコライザ出力の再生ＲＦ信号であり、当該再生ＲＦ信号はパーシャルレスポンス等化されている。
【００１９】
本発明によれば、発振回路のクロックが位相比較回路および周波数比較部に供給される。
周波数比較部において、たとえば２Ｔ〜８Ｔ等の複数のパターンを含む入力信号から最短パターンのみが除去される。そして、最短パターンが除去された信号と発振回路のクロックの周波数が比較され、周波数誤差に応じた信号が帰還回路に出力される。
また、位相比較回路において、発振回路によるクロックと入力信号の位相差が検出されて、位相差データが帰還回路に出力される。
そして、位相比較回路の位相差データおよび帰還信号に基づいて制御信号が生成されて、発振回路の発振周波数が制御される。
【発明の効果】
【００２０】
本発明によれば、ノイズや符号間干渉による劣化の大きい最短パターンを除去して周波数比較することにより、イコライザの等化誤差や記録パターン、光ピックアップの収差、あるいはディスクのスキューや記録密度によらず、正確な周波数比較が可能となる。
その結果、ＰＬＬ回路の周波数引き込み動作は安定し、所望のキャプチャレンジを確保することができる。
結果として、高密度光ディスク装置のプレイアビリティを向上させることができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態を添付図面に関連付けて説明する。
【００２２】
図１は、本発明に係るＰＬＬ回路（位相同期回路）を採用した光ディスク装置のＲＦ信号処理系の一実施形態を示すシステム構成図である。
【００２３】
本光ディスク装置１０は、図１に示すように、記録媒体としての光ディスク１１、光学ヘッド１２、プリアンプ１３、ＡＧＣ（Ａｕｔｏ Ｇａｉｎ Ｃｏｎｔｒｏｌ）回路１４、アナログイコライザ１５、アナログデジタルコンバータ（ＡＤＣ）１６、ＦＩＲフィルタ１７、ビタビ復号器１８、デコーダ（ＥＣＣ、インタフェース（Ｉ／Ｆ）１９、エンコーダ２０、レーザドライバ２１、位相比較器２２、ＶＣＯ２３、ヒステリシスコンパレータ２４、周波数比較器２５、チャージポンプ回路２６、およびループフィルタ２７を有している。
【００２４】
これらの構成要素のうち、位相比較器２２、ＶＣＯ２３、ヒステリシスコンパレータ２４、周波数比較器２５、チャージポンプ回路２６、およびループフィルタ２７により本発明のＰＬＬ回路３０が構成されている。そして、チャージポンプ回路２６、およびループフィルタ２７により本発明の帰還回路が構成される。また、ヒステリシスコンパレータ２４および周波数比較器２５により周波数比較部が構成される。
以下、このＰＬＬ回路の構成要素の具体的な機能を中心に説明する。
【００２５】
光ディスク装置１０において、光学ヘッド１２から出力されプリアンプ１３で増幅された再生信号は、ＡＧＣ回路１４で振幅調整され、アナログイコライザ回路１５に入力される。
アナログイコライザ１５により等化され、高域ノイズを除去された再生信号は、ＡＤＣ１６およびヒステリシスコンパレータ２４に入力される。
ＡＤＣ１６の出力は、ＰＬＬ回路の位相比較器２２に入力され、後述するようにＰＬＬ回路４０においてＶＣＯ２３をコントロールしてＡＤＣ１５のサンプリング位相を一致させるように制御される。
また、ＡＤＣ１５の出力はＦＩＲフィルタ１７に入力され、さらに高精度に等化された後、ビタビ復号器１８に入力され、デコード、エラー訂正されたのち、ＮＲＺデータとして出力される。
また、ＮＲＺデータはエンコーダ２０でエンコードされ、この結果に基づいて、レーザドライバ２１により光学ヘッド１２のレーザが駆動制御される。
【００２６】
以下、ＰＬＬ回路について具体的に説明する。
【００２７】
位相比較器２２は、ＡＤＣ１５によるデジタル信号の位相とＶＣＯ２３の出力クロック（Ａ）の位相を比較し、位相誤差データＳ２２をループフィルタ２７に出力する。
【００２８】
ＶＣＯ２３は、インバータ２３１〜２３３の３段リング構成になっており、ループフィルタ２７で位相誤差データＳ２２を積分して得られた制御信号Ｓ２７により発振周波数が制御される。
ＶＣＯ２３は、３段リング構成の各段からの出力は、図２（Ｃ），（Ｄ），（Ｅ）に示すようなＣＬＫの一周期を３分割する３相クロックＡ，Ｂ，Ｃとなっており、これら３相クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣは周波数比較器２５に供給される。
ＶＣＯ２３の第１相クロック（インバータ２３３の出力クロック）は、ＡＤＣ１６、ＦＩＲフィルタ１７、ビタビ復号器１８、および位相比較器２２に供給される。
【００２９】
ヒステリシスコンパレータ２４は、アナログイコライザ１５による、たとえば図２（Ａ）に示すような正弦波状のＲＦ再生信号を受けて、ヒステリシス点に対応してレベルが変化する図２（Ｂ）に示すようなヒステリシス信号ＨＹＳを周波数比較器２５に出力する。
【００３０】
ＰＬＬ回路により、ＡＤＣ１６のサンプリング位相を正しい状態に一致させる必要があるが、入力信号周波数とクロック周波数のずれが大きい場合（３％前後を超える場合）には位相検出器による位相引き込みは困難であるため、まず周波数ループにより周波数ずれを引き込む必要がある。
周波数比較器２５は、この周波数ループの初段部に配置されている。
【００３１】
周波数比較器２５は、ＶＣＯ２３による３相クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣに同期してヒステリシスコンパレータ２４によるヒステリシス信号ＨＹＣを取り込み、以降、たとえば第１相クロックＡに同期して、入力データ信号のヒステリシスのエッジがどの位相からどの位相に変化したか観察することにより周波数が高いか低いかを周波数誤差として検出して、アップ信号ＵＰまたはダウン信号ＤＯＷＮをチャージポンプ回路２７に出力する。
また、周波数比較器２５は、ヒステリシスコンパレータ２４の出力パルスＨＹＣを入力して、周波数誤差（ＵＰまたはＤＯＷＮ）の検出に用いるが、以下に説明するように、ヒステリシスコンパレータ２４にて取り除くことができなかった２Ｔパターンを、ＶＣＯ２３による３相クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣに同期してパルスの周期計測を行うことにより除去する。
【００３２】
このように、周波数比較器２５は、入力アナログ信号のエッジ周期をＶＣＯクロックにより計測する。本実施形態では、この入力信号としては、アナログ信号のゼロクロスコンパレータ出力を使用するのではなく、ヒステリシスコンパレータ２４の出力パルス（ヒステリシス信号ＨＹＳ）を使用する。
【００３３】
Ｂｌｕ−ｒａｙディスクの場合、ユーザーデータパターンとして２Ｔ〜８Ｔが存在しているが、最短パターンの２Ｔでは記録再生系の周波数特性により振幅が小さいために、他のパターンに比較して波形間干渉の影響が大きく、その周期が干渉によって変化してしまう。そのため、周波数比較器２５に入力する前に、周期の信頼性が低い２Ｔパターンを振幅の差を利用して取り除く。
Ｂｌｕ−ｒａｙディスク等の高密度記録装置においては、劣化した識別Ｓ／Ｎを補うために、記録再生系の周波数特性と近似した特性に等化する、パーシャルレスポンス等化器と最尤復号装置（ビタビ復号器）を組み合わせた、ＰＲＭＬ信号処理が採用される。
【００３４】
図３は、最短パターンが２Ｔである1-7PP変調が採用されたＢｌｕ−ｒａｙディスクにおいて、PR(1,2,1)に等化された再生ＲＦ信号の理想アイパターンを示す図である。また、図４は、最短パターンが２Ｔである1-7PP変調が採用されたＢｌｕ−ｒａｙディスクにおいて、PR(1,2,1)に等化された再生ＲＦ信号の実機アイパターンを示す図である。
【００３５】
図３に示すように、パーシャルレスポンス等化された再生ＲＦ信号は、最短パターンである２ＲＴの振幅が、３Ｔ以上のパターンの振幅より、有意差を持って小さいため、コンパレータのヒステリシスレベルを適切な値に設定することにより、取り除くことができる。
ここで、パーシャルレスポンスのクラスはPR(1,2,1)には限定されない。また、最短パターンも２Ｔには限定されず、ＤＶＤのEFMpulsに代表される３Ｔ系の変調でもかまわない。
しかし、実機の波形においては、図４のアイパターンが示すように、ノイズや等化誤差による符号間干渉が存在するため、コンパレータのヒステリシスだけでは、２Ｔを完全に取り除くことはできない。
【００３６】
ヒステリシスコンパレータ２４の出力パルスＨＹＳは、ＰＬＬ３０の周波数比較器２５に入力され、周波数誤差の方向（ＵＰまたはＤＯＷＮ）の検出に用いられる。
このとき、ヒステリシスコンパレータ２４にて取り除くことができなかった２Ｔパターンを、ＶＣＯクロックによってパルスの周期計測を行うことにより除去する。
【００３７】
周期計測で２Ｔパターンを取り除く場合には、３Ｔパターンの分布と２Ｔパターンの分布が重なっているため、２Ｔだけを取り除くことが難しい。
このため、周期計測単独で２Ｔを取り除こうとした場合には、特に２Ｔ周期の変化により２Ｔの分布が３Ｔ側に移動している場合には、２Ｔの取れ残り成分により３Ｔパターンの分布が非対称になり、周波数比較の対称性が劣化してしまうおそれがある。
これに対してヒステリシスコンパレータ２４による２Ｔ除去においては、２Ｔ、３Ｔの分布対称性を確保することができ、２Ｔの分布をある程度取り除くことができる。
したがって、これら二つの方法を併用することにより、精度良く２Ｔを取り除くことができる。
【００３８】
図５は、本実施形態に係る周波数比較器の基本的な動作イメージを示す図である。また、図６は、本実施形態に係る周波数比較器の比較論理を示す図である。
【００３９】
図５に示すように、３相クロックである第１相クロックＣＬＫＡ、第２相クロックＣＬＫＢ、第３相クロックＣＬＫＣにより、１クロックＣＬＫ区間を３分割し、各位相区間をＡ、Ｂ、Ｃとする。
このとき、入力データ信号のヒステリシスの現在のエッジＹｎと次のエッジＹn+1 の位相の遷移から周波数誤差（の方向）を次のようにして検出する。
【００４０】
クロックＣＬＫ１周期内の各位相Ａ、Ｂ、Ｃに対して、エッジの遷移が順方向（Ａ→Ｂ→Ｃ）であれば、入力信号周波数はＶＣＯ周波数よりも低いと考えられるため、ダウン信号ＤＯＷＮを出力する。
エッジの遷移が逆方向（Ｃ→Ｂ→Ａ）であれば、入力データ信号の周波数はＶＣＯ周波数よりも高いと考えられるため、アップ信号ＵＰを出力する。
エッジの位相遷移がない場合には、誤差検出はできないため、何も出力されない。
【００４１】
具体的には、図６に示すように、周波数比較器２５は、エッジＹｎが位相Ａで次のエッジＹn+1 が位相Ａの場合には、エッジの位相遷移がなく誤差検出はできないため、アップ信号ＵＰもダウン信号ＤＯＷＮも出力しない。
エッジＹｎが位相Ａで次のエッジＹn+1 が位相Ｂの場合には、入力データ信号の周波数はＶＣＯ周波数よりも低いと考えられるため、ダウン信号ＤＯＷＮを出力する。
エッジＹｎが位相Ａで次のエッジＹn+1 が位相Ｃの場合には、入力データ信号の周波数はＶＣＯ周波数よりも高いと考えられるため、アップ信号ＵＰを出力する。
エッジＹｎが位相Ｂで次のエッジＹn+1 が位相Ａの場合には、入力データ信号の周波数はＶＣＯ周波数よりも高いと考えられるため、アップ信号ＵＰを出力する。
エッジＹｎが位相Ｂで次のエッジＹn+1 が位相Ｂの場合には、エッジの位相遷移がなく誤差検出はできないため、アップ信号ＵＰもダウン信号ＤＯＷＮも出力しない。
エッジＹｎが位相Ｂで次のエッジＹn+1 が位相Ｃの場合には、入力データ信号の周波数はＶＣＯ周波数よりも低いと考えられるため、ダウン信号ＤＯＷＮを出力する。
エッジＹｎが位相Ｃで次のエッジＹn+1 が位相Ａの場合には、入力データ信号の周波数はＶＣＯ周波数よりも低いと考えられるため、ダウン信号ＤＯＷＮを出力する。
エッジＹｎが位相Ｃで次のエッジＹn+1 が位相Ｂの場合には、入力データ信号の周波数はＶＣＯ周波数よりも高いと考えられるため、アップ信号ＵＰを出力する。
エッジＹｎが位相Ｃで次のエッジＹn+1 が位相Ｃの場合には、エッジの位相遷移がなく誤差検出はできないため、アップ信号ＵＰもダウン信号ＤＯＷＮも出力しない。
【００４２】
図７は、図５の検出動作を可能にする周波数比較器のロジック回路の一例を示す回路図である。
【００４３】
図７の周波数比較器２５は、Ｄ型フリップフロップ２０１〜２１８、排他的論理和（ＥＸＯＲ）ゲート２１９〜２２１、負入力を含む２入力ＡＮＤゲート２２２、負入力を含む３入力ＡＮＤゲート２２３、３入力ＯＲゲート２２４〜２２６、２入力ＮＯＲゲート２２７、スイッチ回路２２８〜２３０、負入力を含む３入力ＡＮＤゲート２３１、３入力ＡＮＤゲート２３２〜２３５、負入力を含む４入力ＡＮＤゲート２３６、および第１相クロックＣＬＫＡを遅延等させるためのバッファ２３７，２３８を有している。
【００４４】
フリップフロップ２０１〜２０３はヒステリシス信号ＨＹＣの入力ＨＹＣＩＮに対して並列に配置されている。フリップフロップ２０１は第１相クロックＣＬＫＡに同期してヒステリシス信号ＨＹＣをラッチし、フリップフロップ２０２は第２相クロックＣＬＫＢに同期してヒステリシス信号ＨＹＣをラッチし、フリップフロップ２０３は第３相クロックＣＬＫＣに同期してヒステリシス信号ＨＹＣをラッチする。
すなわち、フリップフロップ２０１〜２０３は周波数比較器２５の入力段に配置されて、ＶＣＯ２３の３相クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣに同期して、ヒステリシスコンパレータ２４によるヒステリシス信号ＨＹＣをラッチする。
図２（Ｆ）〜（Ｈ）にフリップフロップ２０１〜２０３のＱ出力をそれそれＡ０，Ｂ０，Ｃ０として示している。
なお、初段以降の各フリップフロップ２０４〜２１８は、第１相クロックＣＬＫＡに同期してデータの入出力を行う。
【００４５】
フリップフロップ２０４のＤ入力は初段のフリップフロップ２０１のＱ出力に接続され、フリップフロップ２０５のＤ入力は初段のフリップフロップ２０２のＱ出力に接続され、フリップフロップ２０６のＤ入力は初段のフリップフロップ２０３のＱ出力に接続されている。
フリップフロップ２０４〜２０６は、バッファ２３７を介した第１相クロックＣＬＫＡに同期してそれぞれフリップフロップ２０１〜２０３の出力をラッチする。
図２（Ｉ）〜（Ｋ）にフリップフロップ２０４〜２０６のＱ出力をそれそれＡ１，Ｂ１，Ｃ１として示している。
【００４６】
ＥＸＯＲ２１９は、フリップフロップ２０４の出力Ａ１とフリップフロップ２０５の出力Ｂ１との排他的論理和をとり、その結果をスイッチ２２８のＨ入力、ＡＮＤゲート２２２の負入力、ＡＮＤゲート２２３の第１負入力、およびＯＲゲート２２４の第１入力に供給する。
ＥＸＯＲ２２０は、フリップフロップ２０５の出力Ｂ１とフリップフロップ２０６の出力Ｃ１との排他的論理和をとり、その結果をアンドゲート２２２の正入力、アンドゲート２２３の第２負入力、およびＯＲゲート２２４の第２入力に供給する。
ＥＸＯＲ２２１は、フリップフロップ２０６の出力Ｂ１と初段のフリップフロップ２０１の出力Ａ０との排他的論理和をとり、その結果をアンドゲート２２３の正入力、およびＯＲゲート２２４の第３入力に供給する。
これら３つのＥＸＯＲ２１９〜２２１は今のクロックを得るために設けられており、クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣのいずれか一つを取り出す。
図２（Ｌ）〜（Ｎ）にＥＸＯＲ２１８〜２２０の出力をそれそれＡ２，Ｂ２，Ｃ２として示している。
ＥＸＯＲ２１９〜２２２の出力Ａ２，Ｂ２，Ｃ２はヒステリシスがあるときにいずれかがハイレベルとなる。この例では、ＥＸＯＲ２２１の出力Ｃ２がハイレベルとなっている。
【００４７】
ＡＮＤゲート２２２の出力はスイッチ回路２２９のＨ入力に供給され、ＡＮＤゲート２３の出力はスイッチ回路２３０のＨ入力に供給される。
ＯＲゲート２２４は、ＥＸＯＲ２１９〜２２１の出力Ａ２，Ｂ２，Ｃ２の論理和をとり、スイッチ信号ＳＷとしてスイッチ回路２２８〜２３０、およびフリップフロップ２１３のＤ入力に出力する。
【００４８】
スイッチ回路２２８〜２３０は、スイッチ信号ＳＷがハイレベルの場合にはヒステリシス点が検出されたものとしてＨ入力を選択して次段の対応するフリップフロップ２０７〜２０９のＤ入力に出力する。
スイッチ回路２２８〜２３０は、スイッチ信号ＳＷがローレベルの場合にはヒステリシス点が検出されていないものとしてＬ入力を選択して次段の対応するフリップフロップ２０７〜２０９のＱ出力をＤ入力に入力させるループを形成する。
図２（Ｏ）にＯＲゲート２２４の出力であるスイッチ信号ＳＷを示している。
【００４９】
フリップフロップ２０７〜２０９は、上述したように対応するスイッチ回路２２８〜２３０の出力を、バッファ２３７，２３８を介した第１相クロックＣＬＫＡに同期して取り込む。
フリップフロップ２０７〜２０９は、ヒステリシスが検出されていない間は、スイッチ回路２２８〜２３０で形成されるループによる前回ラッチしたデータを、第１相クロックＣＬＫＡに同期してラッチし続け、ヒステリシスが検出された場合に、スイッチ回路２２９〜２３０を通して検出時点のデータを第１相クロックＣＬＫＡに同期してラッチする。
フリップフロップ２０７のＱ出力は、スイッチ回路２２８のＬ入力、次段のフリップフロップ２１０のＤ入力、ＡＮＤゲート２３３の第１入力に、およびＡＮＤゲート２３６の第３入力に供給される。
フリップフロップ２０８のＱ出力は、スイッチ回路２２９のＬ入力、次段のフリップフロップ２１１のＤ入力、ＡＮＤゲート２３２の第３入力、およびＡＮＤゲート２３５の第２入力に供給される。
フリップフロップ２０９のＱ出力は、スイッチ回路２３０のＬ入力、次段のフリップフロップ２１２のＤ入力、ＡＮＤゲート２３１の第３入力、およびＡＮＤゲート２３４の第３入力に供給される。
図２（Ｕ）〜（Ｗ）にフリップフロップ２０７〜２０９のＱ出力をそれそれＡ３，Ｂ３，Ｃ３として示している。
【００５０】
フリップフロップ２１０〜２１２は、バッファ２３７，２３８を介した第１相クロックＣＬＫＡに同期してそれぞれフリップフロップ２０７〜２０９の出力をラッチする。
フリップフロップ２１０の出力は、ＡＮＤゲート２３１の第１入力、およびＡＮＤゲート２３２の第１入力に供給される。
フリップフロップ２１１の出力は、ＡＮＤゲート２３３の第２入力、およびＡＮＤゲート２３４の第１入力に供給される。
フリップフロップ２１２の出力は、ＡＮＤゲート２３５の第１入力、およびＡＮＤゲート２３６の第２入力に供給される。
図２（Ｘ）〜（Ｚ）にフリップフロップ２１０〜２１２のＱ出力をそれそれＡ４，Ｂ４，Ｃ４として示している。
【００５１】
フリップフロップ２１３は、バッファ２３７，２３８を介した第１相クロックＣＬＫＡに同期してＯＲゲート２２４の出力信号ＳＷをラッチする。
フリップフロップ２１３のＱ出力は、次段のフリップフロップ２１４のＤ入力に供給される。
フリップフロップ２１４は、バッファ２３７，２３８を介した第１相クロックＣＬＫＡに同期してフリップフロップ２１３の出力をラッチする。
フリップフロップ２１４のＱ出力は、次段のフリップフロップ２１５のＤ入力、ＮＯＲゲート２２７の第１入力、およびＡＮＤゲートの第２入力（負入力）に供給される。
フリップフロップ２１５は、バッファ２３７，２３８を介した第１相クロックＣＬＫＡに同期してフリップフロップ２１４の出力をラッチする。
フリップフロップ２１５のＱ出力は、次段のフリップフロップ２１６のＤ入力、およびＮＯＲゲート２２７の第２入力に供給される。
フリップフロップ２１６は、バッファ２３７，２３８を介した第１相クロックＣＬＫＡに同期してフリップフロップ２１５の出力をラッチする。
フリップフロップ２１６のＱ出力は、ＡＮＤゲート２３６の第４入力（負入力）に供給される。
フリップフロップ２１４〜２１６は、イネーブル信号ＥＮＢによりイネーブルとなる。 図２（Ｑ）〜（Ｓ）にフリップフロップ２１３〜２１６のＱ出力をそれそれＰ０，Ｐ１，Ｐ２，Ｐ３として示している。
【００５２】
ＮＯＲゲート２２７の出力は、ＡＮＤゲート２３２の第３入力、ＡＮＤゲート２３３の第３入力、ＡＮＤゲート２３４の第２入力、ＡＮＤゲート２３５の第３入力、およびＡＮＤゲート２３６の第１入力に供給される。
図２（Ｔ）にＮＯＲゲート２２７の出力をＰ４として示している。
【００５３】
フリップフロップ２１３〜２１６、およびＮＯＲゲート２２７は、ロジック動作としては、基本的には２Ｔパターン（およびノイズその他の要因により発生した１Ｔ）による周波数比較結果をマスクするため、現在のデータエッジの１クロックまたは２クロック前にデータエッジが存在した場合には、２Ｔ以下と判断して出力をマスクする。
【００５４】
ＡＮＤゲート２３１は、図６の論理に基づいて、エッジＹｎが位相Ａで次のエッジＹn+1 が位相Ｃの場合には、入力データ信号の周波数はＶＣＯ周波数よりも高いものとして、アップ信号ＵＰを出力させるためにハイレベルの信号をＯＲゲート２２５の第１入力に供給する。
ＡＮＤゲート２３２は、図６の論理に基づいて、前回のエッジＹｎが位相Ａで次のエッジＹn+1 が位相Ｂの場合には、入力データ信号の周波数はＶＣＯ周波数よりも低いものとして、ダウン信号ＤＯＷＮを出力させるためにハイレベルの信号をＯＲゲート２２６の第１入力に供給する。
ＡＮＤゲート２３１および２３２は、エッジＹｎが位相Ａで次のエッジＹn+1 が位相Ａの場合には、エッジの位相遷移がなく誤差検出はできないため、アップ信号ＵＰもダウン信号ＤＯＷＮも出力しないようにローレベルの信号をそれぞれゲート２２５，２２６に出力する。
【００５５】
ＡＮＤゲート２３３は、図６の論理に基づいて、前回のエッジＹｎが位相Ｂで次のエッジＹn+1 が位相Ａの場合には、入力データ信号の周波数はＶＣＯ周波数よりも高いものとして、アップ信号ＵＰを出力させるためにハイレベルの信号をＯＲゲート２２５の第２入力に供給する。
ＡＮＤゲート２３４は、図６の論理に基づいて、前回のエッジＹｎが位相Ｂで次のエッジＹn+1 が位相Ｃの場合には、入力データ信号の周波数はＶＣＯ周波数よりも低いものとして、ダウン信号ＤＯＷＮを出力させるために、ハイレベルの信号をＯＲゲート２２６の第２入力に供給する。
ＡＮＤゲート２３３および２３４は、エッジＹｎが位相Ｂで次のエッジＹn+1 が位相Ｂの場合には、エッジの位相遷移がなく誤差検出はできないため、アップ信号ＵＰもダウン信号ＤＯＷＮも出力しないようにローレベルの信号をそれぞれゲート２２５，２２６に出力する。
【００５６】
ＡＮＤゲート２３５は、図６の論理に基づいて、前回のエッジＹｎが位相Ｃで次のエッジＹn+1 が位相Ｂの場合には、入力データ信号の周波数はＶＣＯ周波数よりも高いものとして、アップ信号ＵＰを出力させるためにハイレベルの信号をＯＲゲート２２５の第３入力に供給する。
ＡＮＤゲート２３６は、図６の論理に基づいて、前回のエッジＹｎが位相Ｃで次のエッジＹn+1 が位相Ａの場合には、入力データ信号の周波数はＶＣＯ周波数よりも低いものとして、ダウン信号ＤＯＷＮを出力させるために、ハイレベルの信号をＯＲゲート２２６の第３入力に供給する。
ＡＮＤゲート２３５および２３６は、エッジＹｎが位相Ｃで次のエッジＹn+1 が位相Ｃの場合には、エッジの位相遷移がなく誤差検出はできないため、アップ信号ＵＰもダウン信号ＤＯＷＮも出力しないようにローレベルの信号をそれぞれゲート２２５，２２６に出力する。
【００５７】
ＯＲゲート２２５は、ＡＮＤゲート２３１、２３３、２３５の出力信号の論理和をとり、アップ信号ＵＰの出力段のフリップフロップ２１７のＤ入力に供給する。
ＯＲゲート２２６は、ＡＮＤゲート２３２、２３４、２３６の出力信号の論理和をとり、ダウン信号ＤＷＭの出力段のフリップフロップ２１８のＤ入力に供給する。
図２（Γ），（Δ）にＯＲゲート２２５，２２６の出力をそれそれＵ０，Ｄ０として示している。
【００５８】
フリップフロップ２１７は、バッファ２３７，２３８を介した第１相クロックＣＬＫＡに同期してＯＲゲート２２５のハイレベルまたはローレベルをとる出力Ｕ０をラッチして、Ｑ出力からアップ信号ＵＰをチャージポンプ回路２６に出力する。
フリップフロップ２１８は、バッファ２３７，２３８を介した第１相クロックＣＬＫＡに同期してＯＲゲート２２６のハイレベルまたはローレベルをとる出力Ｄ０をラッチして、Ｑ出力からダウン信号ＤＯＷＮをチャージポンプ回路２６に出力する。
図２（Π），（Σ）にフリップフロップ２１７，２１８の出力であるアップ信号ＵＰおよびダウン信号ＤＯＷＮをそれそれ示している。
【００５９】
なお、フリップフロップ２１７，２１８に供給される第１相クロックＣＬＫＡは、たとえば図示しない分周器（たとえば２分周）により分周した後の第１相クロックＣＬＫ２として、アップ信号ＵＰおよびダウン信号ＤＯＷＮをラッチし、出力するように構成することも可能である。
図２（Υ）にこのクロックＣＬＫ２を示している。
【００６０】
なお、図７の周波数比較器２５では、フリップフロップ２１０〜２１２には前回のヒステリシスがいずれの相で検出されたかを示すデータがセットされ、フリップフロップ２０７〜２０９には今回（次の）のヒステリシスがいずれの相で検出されたかを示すデータがセットされることから、前回のエッジＹｎの検出位相の情報と次のエッジＹn+1 の検出位相の情報が得られている。
【００６１】
そして、本実施形態において設けられたフリップフロップ２１３〜２１６は、周波数比較器２５における２Ｔ除去ロジック系として機能する。
【００６２】
図８は、３相クロックを使用したパルスエッジ周期計測による２Ｔ判定方法を説明するための図である。
【００６３】
３相クロックであるＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣ、により、１ＣＬＫ区間を３分割し、各位相区間をＡ、Ｂ、Ｃとする。
このとき入力データパルスの現在のエッジと次のエッジが各位相のどこにあるか、および２つのエッジ間にＶＣＯクロックが何発存在したかによって、ＶＣＯ２３のクロックの３倍の精度で周期計測を行う。
なお、計測用のクロックは３相である必要性はなく、より分解能を高くするために、４相以上に多相化してもよい。
また、ヒステリシスコンパレータ２４のヒステリシスレベルは調整可能であり、最適な値に設定できる。
【００６４】
ロジック動作としては、基本的には２Ｔパターン（およびノイズその他の要因により発生した１Ｔ）による周波数比較結果をマスクするため、現在のデータエッジの１クロックまたは２クロック前にデータエッジが存在した場合には、２Ｔ以下と判断して出力をマスクする構成となっているが、このとき、例外として以下のパターンが存在する。
（１）Ａを起点として２クロック後のＣを終点とする３Ｔパターン、
（２）Ｃを起点として、３クロック後のＡを終点とする２Ｔパターン、である。
【００６５】
（１）については、このままでは３Ｔパターンも除去してしまうため、Ａ→Ｃの遷移に対しては、１クロック前にデータエッジが存在した時のみマスクする。
（２）については、２Ｔパターンの取り残りが発生するため、Ｃ→Ａの遷移については、３クロック前までのデータエッジの存在によりマスクする。
【００６６】
以上のように、ヒステリシスコンパレータ２４とパターン周期計測を併用することにより、２Ｔパターンを精度良く取り除くことができ、この結果として周波数比較器２５の誤動作を防止することができる。
【００６７】
本実施形態における周波数比較器２５は、第１相クロックＣＬＫＡの１周期以内にヒステリシスが２度検出されることは、データの特性上ありえないことから、もし、１Ｔ内に検出位相に変化があると、ノイズ等に基づくデータを取り込んだものとして、アップ信号ＵＰおよびダウン信号ＤＯＷＮを出力させず、無視させる。
【００６８】
たとえば、正常動作の場合には、前回のエッジＹｎが位相Ａで次のエッジＹn+1 が位相Ｂの場合には、フリップフロップ２１０の出力Ａ４、フリップフロップ２０８の出力Ｂ３がハイレベルで、かつ、ＮＯＲゲート２２７の出力もハイレベルであるはずであることから、ＡＮＤゲート２３２においては、入力データ信号の周波数はＶＣＯ周波数よりも低いものとして、ダウン信号ＤＯＷＮを出力させるためにハイレベルの信号をＯＲゲート２２６に供給する。
しかし、ノイズ等のために、ＮＯＲゲート２２７の出力がローレベルである場合には、ＡＮＤゲート２３２の出力はマスクされてローレベルに保持され、ダウン信号ＤＯＷＮの出力が抑止される。
【００６９】
同様に、正常動作の場合には、前回のエッジＹｎが位相Ｂで次のエッジＹn+1 が位相Ａの場合には、フリップフロップ２０７の出力Ａ３、フリップフロップ２１１の出力Ｂ４がハイレベルで、かつ、ＮＯＲゲート２２７の出力もハイレベルであるはずであることから、ＡＮＤゲート２３３においては、入力データ信号の周波数はＶＣＯ周波数よりも高いものとして、アップ信号ＵＰを出力させるためにハイレベルの信号をＯＲゲート２２５の供給する。
しかし、ノイズ等のために、ＮＯＲゲート２２７の出力がローレベルである場合には、ＡＮＤゲート２３３の出力はマスクされてローレベルに保持され、アップ信号ＵＰの出力が抑止される。
【００７０】
同様に、正常動作の場合には、前回のエッジＹｎが位相Ｂで次のエッジＹn+1 が位相Ｃの場合には、フリップフロップ２０９の出力Ｃ３、フリップフロップ２１１の出力Ｂ４がハイレベルで、かつ、ＮＯＲゲート２２７の出力もハイレベルであるはずであることから、ＡＮＤゲート２３４においては、入力データ信号の周波数はＶＣＯ周波数よりも低いものとして、ダウン信号ＤＯＷＮを出力させるためにハイレベルの信号をＯＲゲート２２６に供給する。
しかし、ノイズ等のために、ＮＯＲゲート２２７の出力がローレベルである場合には、ＡＮＤゲート２３４の出力はマスクされてローレベルに保持され、ダウン信号ＤＯＷＮの出力が抑止される。
【００７１】
同様に、正常動作の場合には、前回のエッジＹｎが位相Ｃで次のエッジＹn+1 が位相Ｂの場合には、フリップフロップ２０８の出力Ｂ３、フリップフロップ２１２の出力Ｃ４がハイレベルで、かつ、１のゲート２２７の出力もハイレベルであるはずであることから、ＡＮＤゲート２３５においては、入力データ信号の周波数はＶＣＯ周波数よりも高いものとして、アップ信号ＵＰを出力させるためにハイレベルの信号をＯＲゲート２２５に供給する。
しかし、ノイズ等のために、ＮＯＲゲート２２７の出力がローレベルである場合には、ＡＮＤゲート２３５の出力はマスクされてローレベルに保持され、アップ信号ＵＰの出力が抑止される。
【００７２】
同様に、正常動作の場合には、前回のエッジＹｎが位相Ｃで次のエッジＹn+1 が位相Ａの場合には、フリップフロップ２０７の出力Ａ３、フリップフロップ２１２の出力Ｃ４がハイレベルで、かつ、ＮＯＲゲート２２７の出力もハイレベルであるはずであることから、ＡＮＤゲート２３６においては、入力データ信号の周波数はＶＣＯ周波数よりも低いものとして、ダウン信号ＤＯＷＮを出力させるためにハイレベルの信号をＯＲゲート２２６に供給する。
しかし、ノイズ等のために、ＮＯＲゲート２２７の出力がローレベルである場合には、ＡＮＤゲート２３６の出力はマスクされてローレベルに保持され、ダウン信号ＤＯＷＮの出力が抑止される。
【００７３】
次に、図１の回路の動作を説明する。
【００７４】
光学ヘッド１２から出力されプリアンプ１３で増幅された再生信号は、ＡＧＣ回路１４で振幅調整され、アナログイコライザ回路１５に入力される。
アナログイコライザ１５により等化され、高域ノイズを除去された再生信号は、ＡＤＣ１６およびヒステリシスコンパレータ２４に入力される。
【００７５】
このとき、ＰＬＬ回路３０によりＡＤＣ１６のサンプリング位相を正しい状態に一致させる必要があるが、入力信号周波数とクロック周波数のずれが大きい場合（３％前後を超える場合）には位相検出器による位相引き込みは困難であるため、まず周波数ループにより周波数ずれを引き込む。
【００７６】
ヒステリシスコンパレータ２４の出力は、ＰＬＬ回路３０の周波数比較器２５に入力され、周波数誤差の方向（ＵＰまたはＤＯＷＮ）の検出に用いられる。
【００７７】
周波数比較器２５においてはは、ＶＣＯ２３による３相クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣに同期してヒステリシスコンパレータ２４によるヒステリシス信号ＨＹＣを取り込み、以降、たとえば第１相クロックＡに同期して、入力データ信号のヒステリシスのエッジがどの位相からどの位相に変化したか観察することにより周波数が高いか低いかを周波数誤差として検出され、アップ信号ＵＰまたはダウン信号ＤＯＷＮがチャージポンプ回路２７に出力される。
このとき、周波数比較器２５においては、ヒステリシスコンパレータ２４の出力パルスＨＹＣを入力して、周波数誤差（ＵＰまたはＤＯＷＮ）の検出に用いるが、ヒステリシスコンパレータ２４にて取り除くことができなかった２Ｔパターンを、ＶＣＯ２３による３相クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣに同期してパルスの周期計測を行うことにより除去される。
【００７８】
周波数比較器２５から出力されたアップ信号ＵＰまたはダウン信号ＤＯＷＮは周波数ループ用のチャージポンプ回路２６にて電流に変換され、ループフィルタ２７に積分される。
ループフィルタ２７の出力制御信号Ｓ２７によりＶＣＯ２３の発振周波数がコントロールされ、入力データ信号の周波数に一致させるように動作する。
ＶＣＯ２３は、３段リング構成になっており、各段からの出力はＣＬＫの一周期を３分割する３相クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣとなっている。この３相クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣが周波数比較器２５に入力され、ヒステリシスコンパレータ２４から出力されたヒステリシス信号ＨＹＣと比較することにより周波数検出が行われる。
【００７９】
以上が周波数モードの動作であり、周波数ループの動作により入力データ信号とＶＣＯ２３の発振周波数がほぼ一致すると、ＰＬＬ回路３０は、位相ロックモードに切り替わる。
【００８０】
ＡＤＣ１６の出力は、ＰＬＬ回路３０の位相比較回路２２に入力され、その位相誤差データＳ２２はループフィルタ２７で積分され、ＶＣＯ２３をコントロールしてＡＤＣ１６のサンプリング位相を一致させる。
また、ＡＤＣ１６の出力はＦＩＲフィルタ１７に入力され、さらに高精度に等化された後、ビタビ復号器１８に入力され、デコード、エラー訂正されたのち、ＮＲＺデータとして出力される。
【００８１】
以上説明したように、本実施形態によれば、ＶＣＯ２３による３相クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣに同期してヒステリシスコンパレータ２４によるヒステリシス信号ＨＹＣを取り込み、以降、たとえば第１相クロックＣＬＫＡに同期して、入力データ信号のヒステリシスのエッジがどの位相からどの位相に変化したか観察することにより周波数が高いか低いかを周波数誤差として検出する際に、ヒステリシスコンパレータ２４にて取り除くことができなかった２Ｔパターンを、ＶＣＯ２３による３相クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣに同期してパルスの周期計測を行うことにより除去し、これにより検出結果に基づいたアップ信号ＵＰまたはダウン信号ＤＯＷＮをチャージポンプ回路２６に出力する周波数比較器２５を有することから、以下の効果を得ることができる。
【００８２】
すなわち、本発明によれば、ノイズや符号間干渉による劣化の大きい最短パターンを除去して周波数比較することにより、イコライザの等化誤差や記録パターン、光ピックアップの収差、あるいはディスクのスキューや記録密度によらず、正確な周波数比較が可能となる。
その結果、ＰＬＬ回路の周波数引き込み動作は安定し、所望のキャプチャレンジを確保することができる。
結果として、高密度光ディスク装置のプレイアビリティを向上させることができる。
【図面の簡単な説明】
【００８３】
【図１】本発明に係るＰＬＬ回路を採用した光ディスク装置のＲＦ信号処理系の一実施形態を示すシステム構成図である。
【図２】本実施形態に係るＰＬＬ回路における入力データ信号、ヒステリシス信号、３相クロック、および周波数比較器の各部の波形を示すタイミングチャートである。
【図３】最短パターンが２Ｔである1-7PP変調が採用されたBlu-ray ディスクにおいて、PR(1,2,1)に等化された再生ＲＦ信号の理想アイパターンを示す図である。
【図４】最短パターンが２Ｔである1-7PP変調が採用されたBlu-ray ディスクにおいて、PR(1,2,1)に等化された再生ＲＦ信号の実機アイパターンを示す図である。
【図５】本実施形態に係る周波数比較器の動作イメージを示す図である。
【図６】本実施形態に係る周波数比較器の比較論理を示す図である。
【図７】図３の検出動作を可能にする周波数比較器のロジック回路の一例を示す回路図である。
【図８】パルスエッジ周期計測による２Ｔ判定方法を説明するための図である。
【符号の説明】
【００８４】
１０…光ディスク、１１…光ディスク、１２…光学ヘッド、１３…プリアンプ、１４…ＡＧＣ回路、１５…アナログイコライザ、１６、アナログデジタルコンバータ（ＡＤＣ）、１７…ＦＩＲフィルタ、１８…ビタビ復号器、１９…デコーダ（ＥＣＣ、インタフェース（Ｉ／Ｆ）、２０…エンコーダ、２１…レーザドライバ、２２…位相比較器、２３…ＶＣＯ、２４…ヒステリシスコンパレータ、２５…周波数比較器、２６…チャージポンプ回路、２７…ループフィルタ、３０…ＰＬＬ回路。
【技術分野】
【０００１】
本発明は、たとえば光ディスク装置等のＲＦ信号処理系に適用される位相同期回路（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）およびそれを備えた情報再生装置に関するものである。
【背景技術】
【０００２】
一般的に、光ディスク等のデジタル記録再生装置のＲＦ信号処理系では、データを記録再生するために位相、周波数を比較して適切なクロックを得るＰＬＬ回路が用いられている。
【０００３】
光ディスクのＰＬＬ回路における周波数比較の方法として、たとえばディスク上のウォブル信号を抜き出し、この周波数にロックすることによりディスクの回転速度に同期する方法が使われている。
しかしこの方法は、たとえばウォブル信号が存在しないディスクの場合（１例としてブルレイディスクのＲＯＭ、以下ＢＤＲＯＭ）には使用することができない。
【０００４】
ウォブル信号を使用しないで、記録フレーム毎に周期的に記録されているフレーム同期信号を抜き出し、この信号にロックする方法も使用されている（たとえば特許文献１参照）。
【０００５】
また、ランダムなデータパターンから、周波数誤差を抽出する方法としては、電圧制御発振器（ＶＣＯ）基準の多相クロックあるいは、リングＶＣＯの多相クロックを基準にしたデータエッジの位相遷移をモニタする方法が知られている（たとえば特許文献２参照）。
【特許文献１】特開平１１−２３２７９５号公報
【特許文献２】特開平１１−３０８０９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載された方式の場合には、位相周波数比較周期がフレーム周期に依存して長くなってしまうため（ＢＤＲＯＭの場合には1932Ｔ周期）、フレームシンク検出確立までの時間も含めると引き込みに時間がかかってしまい、高速での周波数引き込みには向かないという不利益がある。
【０００７】
また、特許文献２に記載された方式では、高密度光ディスクに応用した場合には、アナログ信号の等化誤差やディスクの摂動、ノイズの影響等により入力データエッジの品質が悪いため、周波数検出器の誤検出が多発し、安定した周波数引き込みを行うことができないという不利益がある。
またこの方式では、周波数検出ゲインが周波数誤差に対して比例せず、ある程度誤差が大きくなるとゲインが低下してくるため、初期周波数誤差が大きい状態でのこのような誤検出は引き込み時間を増大させ、あるいは引き込みレンジ外へ周波数が発散してしまう可能性もある。
さらに、位相モードへの切り替え時に周波数誤差は位相引き込みレンジ内にある必要があるが、周波数ループの誤検出により収束値が安定しない場合には、位相引き込みができず、データが読めなくなってしまう可能性がある。
周波数ループの安定性を確保するためにはループゲインを下げれば良いが、その場合には引き込みにかかる時間が増大してしまう。
【０００８】
また、光ディスクのＲＦ信号のデータシンクロナイザＰＬＬにおいて周波数比較を行う方法として、ユーザデータをすべて利用する方式を採用している。
とことが、ユーザデータをすべて利用すると、ユーザデータの最短パターンでは記録再生系の周波数特性により振幅が小さいために、他のパターンに比較して波形間干渉の影響が大きく、その周期が干渉によって変化してしまう。
そのため、２Ｔ〜８Ｔのデータパターンのうち、２Ｔの周期計測を行った結果は、データの再生速度に対して正しくない値となってしまう場合がある。
最短パターンの出現頻度は他のパターンに比較して高いため、周期変化による周波数比較器出力への影響も大きい。
このため、ＰＬＬ回路前段での等化器のパラメータ設定や、そのバラツキ、あるいはディスクの記録密度等によって干渉の程度が変化すると、２Ｔの周期が変化して周波数比較器が影響を受け、結果としてキャプチャレンジが大きく影響を受け、場合によっては所望のキャプチャレンジを確保することができなくなるおそれがある。
また、波形間干渉は２Ｔパターンの前後のパターンによって干渉度合いが異なるため、記録パターンにより周波数比較器結が影響をうけ、特定の記録パターン部分にてＰＬＬの引き込み動作が不安定になることがある。
【０００９】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、周波数比較精度の向上を図れ、安定かつ高速な周波数引き込みを実現することが可能なＰＬＬ回路および情報再生装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明の第１の観点の位相同期回路は、制御信号に応じた周波数をもって発振して所定周波数のクロックを出力する発振回路と、上記発振回路によるクロックと入力信号の位相差を検出し、位相差データを出力する位相比較回路と、上記位相比較回路の位相差データおよび帰還信号に基づいて上記制御信号を生成し、上記発振回路に供給する帰還回路と、複数のパターンを含む入力信号から最短パターンのみを除去した信号と上記発振回路のクロックの周波数を比較し、周波数誤差に応じた信号を上記帰還回路に出力する周波数比較部とを有する。
【００１１】
好適には、上記周波数比較部は、ヒステリシスコンパレータを含み、上記入力信号を当該ヒステリシスコンパレータを通して振幅の小さい最短パターンを除去し、除去後の出力パルスと上記発振回路のクロックの周波数を比較する。
【００１２】
好適には、上記周波数比較部は、コンパレータを含み、上記入力信号を当該コンパレータを通して得られた出力パルスのエッジ周期を計測し、最短パターンの場合には、周波数比較または比較結果の出力を停止する。
【００１３】
好適には、上記コンパレータは、上記入力信号の振幅の小さい最短パターンを除去するヒステリシスコンパレータである。
【００１４】
好適には、上記複数のパターンは２Ｔ〜８Ｔのデータパターンを含み、上記周波数比較部は、上記２Ｔ〜８Ｔのデータパターンのうち最短パターンである２Ｔパターンのみを除去する。
【００１５】
本発明の第２の観点の位相同期回路は、制御信号に応じた周波数をもって発振し、それぞれ位相の異なる多相クロックを出力する発振回路と、上記発振回路による多相クロックのうちの一のクロックと入力信号の位相差を検出し、位相差データを出力する位相比較回路と、上記位相比較回路の位相差データおよび帰還信号に基づいて上記制御信号を生成し、上記発振回路に供給する帰還回路と、複数のパターンを含む入力信号から入力信号の振幅の小さい最短パターンを除去するヒステリシスコンパレータと、上記ヒステリシスコンパレータの出力パルスおよび上記発振回路の多相クロックに基づいて、当該出力パルスとクロックとの周波数誤差を検出し、周波数誤差に応じた信号を出力し、出力パルスのエッジ周期を計測し、最短パターンの場合には、周波数比較または比較結果の出力を停止する周波数比較器とを有する。
【００１６】
本発明の第３の観点は、記録媒体から読み出した信号をクロックに基づいてサンプリングしてデジタル信号に変換し再生する情報再生回路であって、上記クロックによるサンプリング位相を正しい状態に一致させるための位相同期回路を有し、上記位相同期回路は、制御信号に応じた周波数をもって発振して所定周波数のクロックを出力する発振回路と、上記発振回路によるクロックと入力信号の位相差を検出し、位相差データを出力する位相比較回路と、上記位相比較回路の位相差データおよび帰還信号に基づいて上記制御信号を生成し、上記発振回路に供給する帰還回路と、複数のパターンを含む入力信号から最短パターンのみを除去した信号と上記発振回路のクロックの周波数を比較し、周波数誤差に応じた信号を上記帰還回路に出力する周波数比較部と、を有する。
【００１７】
本発明の第４の観点は、記録媒体から読み出した正弦波状の信号をクロックに基づいてサンプリングしてデジタル信号に変換し再生する情報再生回路であって、上記クロックによるサンプリング位相を正しい状態に一致させるための位相同期回路を有し、上記位相同期回路は、制御信号に応じた周波数をもって発振し、それぞれ位相の異なる多相クロックを出力する発振回路と、上記発振回路による多相クロックのうちの一のクロックと入力信号の位相差を検出し、位相差データを出力する位相比較回路と、上記位相比較回路の位相差データおよび帰還信号に基づいて上記制御信号を生成し、上記発振回路に供給する帰還回路と、複数のパターンを含む入力信号から入力信号の振幅の小さい最短パターンを除去するヒステリシスコンパレータと、上記ヒステリシスコンパレータの出力パルスおよび上記発振回路の多相クロックに基づいて、当該出力パルスとクロックとの周波数誤差を検出し、周波数誤差に応じた信号を出力し、出力パルスのエッジ周期を計測し、最短パターンの場合には、周波数比較または比較結果の出力を停止する周波数比較器と、を有する。
【００１８】
好適には、上記ヒステリシスコンパレータの入力信号は、イコライザ出力の再生ＲＦ信号であり、当該再生ＲＦ信号はパーシャルレスポンス等化されている。
【００１９】
本発明によれば、発振回路のクロックが位相比較回路および周波数比較部に供給される。
周波数比較部において、たとえば２Ｔ〜８Ｔ等の複数のパターンを含む入力信号から最短パターンのみが除去される。そして、最短パターンが除去された信号と発振回路のクロックの周波数が比較され、周波数誤差に応じた信号が帰還回路に出力される。
また、位相比較回路において、発振回路によるクロックと入力信号の位相差が検出されて、位相差データが帰還回路に出力される。
そして、位相比較回路の位相差データおよび帰還信号に基づいて制御信号が生成されて、発振回路の発振周波数が制御される。
【発明の効果】
【００２０】
本発明によれば、ノイズや符号間干渉による劣化の大きい最短パターンを除去して周波数比較することにより、イコライザの等化誤差や記録パターン、光ピックアップの収差、あるいはディスクのスキューや記録密度によらず、正確な周波数比較が可能となる。
その結果、ＰＬＬ回路の周波数引き込み動作は安定し、所望のキャプチャレンジを確保することができる。
結果として、高密度光ディスク装置のプレイアビリティを向上させることができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態を添付図面に関連付けて説明する。
【００２２】
図１は、本発明に係るＰＬＬ回路（位相同期回路）を採用した光ディスク装置のＲＦ信号処理系の一実施形態を示すシステム構成図である。
【００２３】
本光ディスク装置１０は、図１に示すように、記録媒体としての光ディスク１１、光学ヘッド１２、プリアンプ１３、ＡＧＣ（Ａｕｔｏ Ｇａｉｎ Ｃｏｎｔｒｏｌ）回路１４、アナログイコライザ１５、アナログデジタルコンバータ（ＡＤＣ）１６、ＦＩＲフィルタ１７、ビタビ復号器１８、デコーダ（ＥＣＣ、インタフェース（Ｉ／Ｆ）１９、エンコーダ２０、レーザドライバ２１、位相比較器２２、ＶＣＯ２３、ヒステリシスコンパレータ２４、周波数比較器２５、チャージポンプ回路２６、およびループフィルタ２７を有している。
【００２４】
これらの構成要素のうち、位相比較器２２、ＶＣＯ２３、ヒステリシスコンパレータ２４、周波数比較器２５、チャージポンプ回路２６、およびループフィルタ２７により本発明のＰＬＬ回路３０が構成されている。そして、チャージポンプ回路２６、およびループフィルタ２７により本発明の帰還回路が構成される。また、ヒステリシスコンパレータ２４および周波数比較器２５により周波数比較部が構成される。
以下、このＰＬＬ回路の構成要素の具体的な機能を中心に説明する。
【００２５】
光ディスク装置１０において、光学ヘッド１２から出力されプリアンプ１３で増幅された再生信号は、ＡＧＣ回路１４で振幅調整され、アナログイコライザ回路１５に入力される。
アナログイコライザ１５により等化され、高域ノイズを除去された再生信号は、ＡＤＣ１６およびヒステリシスコンパレータ２４に入力される。
ＡＤＣ１６の出力は、ＰＬＬ回路の位相比較器２２に入力され、後述するようにＰＬＬ回路４０においてＶＣＯ２３をコントロールしてＡＤＣ１５のサンプリング位相を一致させるように制御される。
また、ＡＤＣ１５の出力はＦＩＲフィルタ１７に入力され、さらに高精度に等化された後、ビタビ復号器１８に入力され、デコード、エラー訂正されたのち、ＮＲＺデータとして出力される。
また、ＮＲＺデータはエンコーダ２０でエンコードされ、この結果に基づいて、レーザドライバ２１により光学ヘッド１２のレーザが駆動制御される。
【００２６】
以下、ＰＬＬ回路について具体的に説明する。
【００２７】
位相比較器２２は、ＡＤＣ１５によるデジタル信号の位相とＶＣＯ２３の出力クロック（Ａ）の位相を比較し、位相誤差データＳ２２をループフィルタ２７に出力する。
【００２８】
ＶＣＯ２３は、インバータ２３１〜２３３の３段リング構成になっており、ループフィルタ２７で位相誤差データＳ２２を積分して得られた制御信号Ｓ２７により発振周波数が制御される。
ＶＣＯ２３は、３段リング構成の各段からの出力は、図２（Ｃ），（Ｄ），（Ｅ）に示すようなＣＬＫの一周期を３分割する３相クロックＡ，Ｂ，Ｃとなっており、これら３相クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣは周波数比較器２５に供給される。
ＶＣＯ２３の第１相クロック（インバータ２３３の出力クロック）は、ＡＤＣ１６、ＦＩＲフィルタ１７、ビタビ復号器１８、および位相比較器２２に供給される。
【００２９】
ヒステリシスコンパレータ２４は、アナログイコライザ１５による、たとえば図２（Ａ）に示すような正弦波状のＲＦ再生信号を受けて、ヒステリシス点に対応してレベルが変化する図２（Ｂ）に示すようなヒステリシス信号ＨＹＳを周波数比較器２５に出力する。
【００３０】
ＰＬＬ回路により、ＡＤＣ１６のサンプリング位相を正しい状態に一致させる必要があるが、入力信号周波数とクロック周波数のずれが大きい場合（３％前後を超える場合）には位相検出器による位相引き込みは困難であるため、まず周波数ループにより周波数ずれを引き込む必要がある。
周波数比較器２５は、この周波数ループの初段部に配置されている。
【００３１】
周波数比較器２５は、ＶＣＯ２３による３相クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣに同期してヒステリシスコンパレータ２４によるヒステリシス信号ＨＹＣを取り込み、以降、たとえば第１相クロックＡに同期して、入力データ信号のヒステリシスのエッジがどの位相からどの位相に変化したか観察することにより周波数が高いか低いかを周波数誤差として検出して、アップ信号ＵＰまたはダウン信号ＤＯＷＮをチャージポンプ回路２７に出力する。
また、周波数比較器２５は、ヒステリシスコンパレータ２４の出力パルスＨＹＣを入力して、周波数誤差（ＵＰまたはＤＯＷＮ）の検出に用いるが、以下に説明するように、ヒステリシスコンパレータ２４にて取り除くことができなかった２Ｔパターンを、ＶＣＯ２３による３相クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣに同期してパルスの周期計測を行うことにより除去する。
【００３２】
このように、周波数比較器２５は、入力アナログ信号のエッジ周期をＶＣＯクロックにより計測する。本実施形態では、この入力信号としては、アナログ信号のゼロクロスコンパレータ出力を使用するのではなく、ヒステリシスコンパレータ２４の出力パルス（ヒステリシス信号ＨＹＳ）を使用する。
【００３３】
Ｂｌｕ−ｒａｙディスクの場合、ユーザーデータパターンとして２Ｔ〜８Ｔが存在しているが、最短パターンの２Ｔでは記録再生系の周波数特性により振幅が小さいために、他のパターンに比較して波形間干渉の影響が大きく、その周期が干渉によって変化してしまう。そのため、周波数比較器２５に入力する前に、周期の信頼性が低い２Ｔパターンを振幅の差を利用して取り除く。
Ｂｌｕ−ｒａｙディスク等の高密度記録装置においては、劣化した識別Ｓ／Ｎを補うために、記録再生系の周波数特性と近似した特性に等化する、パーシャルレスポンス等化器と最尤復号装置（ビタビ復号器）を組み合わせた、ＰＲＭＬ信号処理が採用される。
【００３４】
図３は、最短パターンが２Ｔである1-7PP変調が採用されたＢｌｕ−ｒａｙディスクにおいて、PR(1,2,1)に等化された再生ＲＦ信号の理想アイパターンを示す図である。また、図４は、最短パターンが２Ｔである1-7PP変調が採用されたＢｌｕ−ｒａｙディスクにおいて、PR(1,2,1)に等化された再生ＲＦ信号の実機アイパターンを示す図である。
【００３５】
図３に示すように、パーシャルレスポンス等化された再生ＲＦ信号は、最短パターンである２ＲＴの振幅が、３Ｔ以上のパターンの振幅より、有意差を持って小さいため、コンパレータのヒステリシスレベルを適切な値に設定することにより、取り除くことができる。
ここで、パーシャルレスポンスのクラスはPR(1,2,1)には限定されない。また、最短パターンも２Ｔには限定されず、ＤＶＤのEFMpulsに代表される３Ｔ系の変調でもかまわない。
しかし、実機の波形においては、図４のアイパターンが示すように、ノイズや等化誤差による符号間干渉が存在するため、コンパレータのヒステリシスだけでは、２Ｔを完全に取り除くことはできない。
【００３６】
ヒステリシスコンパレータ２４の出力パルスＨＹＳは、ＰＬＬ３０の周波数比較器２５に入力され、周波数誤差の方向（ＵＰまたはＤＯＷＮ）の検出に用いられる。
このとき、ヒステリシスコンパレータ２４にて取り除くことができなかった２Ｔパターンを、ＶＣＯクロックによってパルスの周期計測を行うことにより除去する。
【００３７】
周期計測で２Ｔパターンを取り除く場合には、３Ｔパターンの分布と２Ｔパターンの分布が重なっているため、２Ｔだけを取り除くことが難しい。
このため、周期計測単独で２Ｔを取り除こうとした場合には、特に２Ｔ周期の変化により２Ｔの分布が３Ｔ側に移動している場合には、２Ｔの取れ残り成分により３Ｔパターンの分布が非対称になり、周波数比較の対称性が劣化してしまうおそれがある。
これに対してヒステリシスコンパレータ２４による２Ｔ除去においては、２Ｔ、３Ｔの分布対称性を確保することができ、２Ｔの分布をある程度取り除くことができる。
したがって、これら二つの方法を併用することにより、精度良く２Ｔを取り除くことができる。
【００３８】
図５は、本実施形態に係る周波数比較器の基本的な動作イメージを示す図である。また、図６は、本実施形態に係る周波数比較器の比較論理を示す図である。
【００３９】
図５に示すように、３相クロックである第１相クロックＣＬＫＡ、第２相クロックＣＬＫＢ、第３相クロックＣＬＫＣにより、１クロックＣＬＫ区間を３分割し、各位相区間をＡ、Ｂ、Ｃとする。
このとき、入力データ信号のヒステリシスの現在のエッジＹｎと次のエッジＹn+1 の位相の遷移から周波数誤差（の方向）を次のようにして検出する。
【００４０】
クロックＣＬＫ１周期内の各位相Ａ、Ｂ、Ｃに対して、エッジの遷移が順方向（Ａ→Ｂ→Ｃ）であれば、入力信号周波数はＶＣＯ周波数よりも低いと考えられるため、ダウン信号ＤＯＷＮを出力する。
エッジの遷移が逆方向（Ｃ→Ｂ→Ａ）であれば、入力データ信号の周波数はＶＣＯ周波数よりも高いと考えられるため、アップ信号ＵＰを出力する。
エッジの位相遷移がない場合には、誤差検出はできないため、何も出力されない。
【００４１】
具体的には、図６に示すように、周波数比較器２５は、エッジＹｎが位相Ａで次のエッジＹn+1 が位相Ａの場合には、エッジの位相遷移がなく誤差検出はできないため、アップ信号ＵＰもダウン信号ＤＯＷＮも出力しない。
エッジＹｎが位相Ａで次のエッジＹn+1 が位相Ｂの場合には、入力データ信号の周波数はＶＣＯ周波数よりも低いと考えられるため、ダウン信号ＤＯＷＮを出力する。
エッジＹｎが位相Ａで次のエッジＹn+1 が位相Ｃの場合には、入力データ信号の周波数はＶＣＯ周波数よりも高いと考えられるため、アップ信号ＵＰを出力する。
エッジＹｎが位相Ｂで次のエッジＹn+1 が位相Ａの場合には、入力データ信号の周波数はＶＣＯ周波数よりも高いと考えられるため、アップ信号ＵＰを出力する。
エッジＹｎが位相Ｂで次のエッジＹn+1 が位相Ｂの場合には、エッジの位相遷移がなく誤差検出はできないため、アップ信号ＵＰもダウン信号ＤＯＷＮも出力しない。
エッジＹｎが位相Ｂで次のエッジＹn+1 が位相Ｃの場合には、入力データ信号の周波数はＶＣＯ周波数よりも低いと考えられるため、ダウン信号ＤＯＷＮを出力する。
エッジＹｎが位相Ｃで次のエッジＹn+1 が位相Ａの場合には、入力データ信号の周波数はＶＣＯ周波数よりも低いと考えられるため、ダウン信号ＤＯＷＮを出力する。
エッジＹｎが位相Ｃで次のエッジＹn+1 が位相Ｂの場合には、入力データ信号の周波数はＶＣＯ周波数よりも高いと考えられるため、アップ信号ＵＰを出力する。
エッジＹｎが位相Ｃで次のエッジＹn+1 が位相Ｃの場合には、エッジの位相遷移がなく誤差検出はできないため、アップ信号ＵＰもダウン信号ＤＯＷＮも出力しない。
【００４２】
図７は、図５の検出動作を可能にする周波数比較器のロジック回路の一例を示す回路図である。
【００４３】
図７の周波数比較器２５は、Ｄ型フリップフロップ２０１〜２１８、排他的論理和（ＥＸＯＲ）ゲート２１９〜２２１、負入力を含む２入力ＡＮＤゲート２２２、負入力を含む３入力ＡＮＤゲート２２３、３入力ＯＲゲート２２４〜２２６、２入力ＮＯＲゲート２２７、スイッチ回路２２８〜２３０、負入力を含む３入力ＡＮＤゲート２３１、３入力ＡＮＤゲート２３２〜２３５、負入力を含む４入力ＡＮＤゲート２３６、および第１相クロックＣＬＫＡを遅延等させるためのバッファ２３７，２３８を有している。
【００４４】
フリップフロップ２０１〜２０３はヒステリシス信号ＨＹＣの入力ＨＹＣＩＮに対して並列に配置されている。フリップフロップ２０１は第１相クロックＣＬＫＡに同期してヒステリシス信号ＨＹＣをラッチし、フリップフロップ２０２は第２相クロックＣＬＫＢに同期してヒステリシス信号ＨＹＣをラッチし、フリップフロップ２０３は第３相クロックＣＬＫＣに同期してヒステリシス信号ＨＹＣをラッチする。
すなわち、フリップフロップ２０１〜２０３は周波数比較器２５の入力段に配置されて、ＶＣＯ２３の３相クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣに同期して、ヒステリシスコンパレータ２４によるヒステリシス信号ＨＹＣをラッチする。
図２（Ｆ）〜（Ｈ）にフリップフロップ２０１〜２０３のＱ出力をそれそれＡ０，Ｂ０，Ｃ０として示している。
なお、初段以降の各フリップフロップ２０４〜２１８は、第１相クロックＣＬＫＡに同期してデータの入出力を行う。
【００４５】
フリップフロップ２０４のＤ入力は初段のフリップフロップ２０１のＱ出力に接続され、フリップフロップ２０５のＤ入力は初段のフリップフロップ２０２のＱ出力に接続され、フリップフロップ２０６のＤ入力は初段のフリップフロップ２０３のＱ出力に接続されている。
フリップフロップ２０４〜２０６は、バッファ２３７を介した第１相クロックＣＬＫＡに同期してそれぞれフリップフロップ２０１〜２０３の出力をラッチする。
図２（Ｉ）〜（Ｋ）にフリップフロップ２０４〜２０６のＱ出力をそれそれＡ１，Ｂ１，Ｃ１として示している。
【００４６】
ＥＸＯＲ２１９は、フリップフロップ２０４の出力Ａ１とフリップフロップ２０５の出力Ｂ１との排他的論理和をとり、その結果をスイッチ２２８のＨ入力、ＡＮＤゲート２２２の負入力、ＡＮＤゲート２２３の第１負入力、およびＯＲゲート２２４の第１入力に供給する。
ＥＸＯＲ２２０は、フリップフロップ２０５の出力Ｂ１とフリップフロップ２０６の出力Ｃ１との排他的論理和をとり、その結果をアンドゲート２２２の正入力、アンドゲート２２３の第２負入力、およびＯＲゲート２２４の第２入力に供給する。
ＥＸＯＲ２２１は、フリップフロップ２０６の出力Ｂ１と初段のフリップフロップ２０１の出力Ａ０との排他的論理和をとり、その結果をアンドゲート２２３の正入力、およびＯＲゲート２２４の第３入力に供給する。
これら３つのＥＸＯＲ２１９〜２２１は今のクロックを得るために設けられており、クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣのいずれか一つを取り出す。
図２（Ｌ）〜（Ｎ）にＥＸＯＲ２１８〜２２０の出力をそれそれＡ２，Ｂ２，Ｃ２として示している。
ＥＸＯＲ２１９〜２２２の出力Ａ２，Ｂ２，Ｃ２はヒステリシスがあるときにいずれかがハイレベルとなる。この例では、ＥＸＯＲ２２１の出力Ｃ２がハイレベルとなっている。
【００４７】
ＡＮＤゲート２２２の出力はスイッチ回路２２９のＨ入力に供給され、ＡＮＤゲート２３の出力はスイッチ回路２３０のＨ入力に供給される。
ＯＲゲート２２４は、ＥＸＯＲ２１９〜２２１の出力Ａ２，Ｂ２，Ｃ２の論理和をとり、スイッチ信号ＳＷとしてスイッチ回路２２８〜２３０、およびフリップフロップ２１３のＤ入力に出力する。
【００４８】
スイッチ回路２２８〜２３０は、スイッチ信号ＳＷがハイレベルの場合にはヒステリシス点が検出されたものとしてＨ入力を選択して次段の対応するフリップフロップ２０７〜２０９のＤ入力に出力する。
スイッチ回路２２８〜２３０は、スイッチ信号ＳＷがローレベルの場合にはヒステリシス点が検出されていないものとしてＬ入力を選択して次段の対応するフリップフロップ２０７〜２０９のＱ出力をＤ入力に入力させるループを形成する。
図２（Ｏ）にＯＲゲート２２４の出力であるスイッチ信号ＳＷを示している。
【００４９】
フリップフロップ２０７〜２０９は、上述したように対応するスイッチ回路２２８〜２３０の出力を、バッファ２３７，２３８を介した第１相クロックＣＬＫＡに同期して取り込む。
フリップフロップ２０７〜２０９は、ヒステリシスが検出されていない間は、スイッチ回路２２８〜２３０で形成されるループによる前回ラッチしたデータを、第１相クロックＣＬＫＡに同期してラッチし続け、ヒステリシスが検出された場合に、スイッチ回路２２９〜２３０を通して検出時点のデータを第１相クロックＣＬＫＡに同期してラッチする。
フリップフロップ２０７のＱ出力は、スイッチ回路２２８のＬ入力、次段のフリップフロップ２１０のＤ入力、ＡＮＤゲート２３３の第１入力に、およびＡＮＤゲート２３６の第３入力に供給される。
フリップフロップ２０８のＱ出力は、スイッチ回路２２９のＬ入力、次段のフリップフロップ２１１のＤ入力、ＡＮＤゲート２３２の第３入力、およびＡＮＤゲート２３５の第２入力に供給される。
フリップフロップ２０９のＱ出力は、スイッチ回路２３０のＬ入力、次段のフリップフロップ２１２のＤ入力、ＡＮＤゲート２３１の第３入力、およびＡＮＤゲート２３４の第３入力に供給される。
図２（Ｕ）〜（Ｗ）にフリップフロップ２０７〜２０９のＱ出力をそれそれＡ３，Ｂ３，Ｃ３として示している。
【００５０】
フリップフロップ２１０〜２１２は、バッファ２３７，２３８を介した第１相クロックＣＬＫＡに同期してそれぞれフリップフロップ２０７〜２０９の出力をラッチする。
フリップフロップ２１０の出力は、ＡＮＤゲート２３１の第１入力、およびＡＮＤゲート２３２の第１入力に供給される。
フリップフロップ２１１の出力は、ＡＮＤゲート２３３の第２入力、およびＡＮＤゲート２３４の第１入力に供給される。
フリップフロップ２１２の出力は、ＡＮＤゲート２３５の第１入力、およびＡＮＤゲート２３６の第２入力に供給される。
図２（Ｘ）〜（Ｚ）にフリップフロップ２１０〜２１２のＱ出力をそれそれＡ４，Ｂ４，Ｃ４として示している。
【００５１】
フリップフロップ２１３は、バッファ２３７，２３８を介した第１相クロックＣＬＫＡに同期してＯＲゲート２２４の出力信号ＳＷをラッチする。
フリップフロップ２１３のＱ出力は、次段のフリップフロップ２１４のＤ入力に供給される。
フリップフロップ２１４は、バッファ２３７，２３８を介した第１相クロックＣＬＫＡに同期してフリップフロップ２１３の出力をラッチする。
フリップフロップ２１４のＱ出力は、次段のフリップフロップ２１５のＤ入力、ＮＯＲゲート２２７の第１入力、およびＡＮＤゲートの第２入力（負入力）に供給される。
フリップフロップ２１５は、バッファ２３７，２３８を介した第１相クロックＣＬＫＡに同期してフリップフロップ２１４の出力をラッチする。
フリップフロップ２１５のＱ出力は、次段のフリップフロップ２１６のＤ入力、およびＮＯＲゲート２２７の第２入力に供給される。
フリップフロップ２１６は、バッファ２３７，２３８を介した第１相クロックＣＬＫＡに同期してフリップフロップ２１５の出力をラッチする。
フリップフロップ２１６のＱ出力は、ＡＮＤゲート２３６の第４入力（負入力）に供給される。
フリップフロップ２１４〜２１６は、イネーブル信号ＥＮＢによりイネーブルとなる。 図２（Ｑ）〜（Ｓ）にフリップフロップ２１３〜２１６のＱ出力をそれそれＰ０，Ｐ１，Ｐ２，Ｐ３として示している。
【００５２】
ＮＯＲゲート２２７の出力は、ＡＮＤゲート２３２の第３入力、ＡＮＤゲート２３３の第３入力、ＡＮＤゲート２３４の第２入力、ＡＮＤゲート２３５の第３入力、およびＡＮＤゲート２３６の第１入力に供給される。
図２（Ｔ）にＮＯＲゲート２２７の出力をＰ４として示している。
【００５３】
フリップフロップ２１３〜２１６、およびＮＯＲゲート２２７は、ロジック動作としては、基本的には２Ｔパターン（およびノイズその他の要因により発生した１Ｔ）による周波数比較結果をマスクするため、現在のデータエッジの１クロックまたは２クロック前にデータエッジが存在した場合には、２Ｔ以下と判断して出力をマスクする。
【００５４】
ＡＮＤゲート２３１は、図６の論理に基づいて、エッジＹｎが位相Ａで次のエッジＹn+1 が位相Ｃの場合には、入力データ信号の周波数はＶＣＯ周波数よりも高いものとして、アップ信号ＵＰを出力させるためにハイレベルの信号をＯＲゲート２２５の第１入力に供給する。
ＡＮＤゲート２３２は、図６の論理に基づいて、前回のエッジＹｎが位相Ａで次のエッジＹn+1 が位相Ｂの場合には、入力データ信号の周波数はＶＣＯ周波数よりも低いものとして、ダウン信号ＤＯＷＮを出力させるためにハイレベルの信号をＯＲゲート２２６の第１入力に供給する。
ＡＮＤゲート２３１および２３２は、エッジＹｎが位相Ａで次のエッジＹn+1 が位相Ａの場合には、エッジの位相遷移がなく誤差検出はできないため、アップ信号ＵＰもダウン信号ＤＯＷＮも出力しないようにローレベルの信号をそれぞれゲート２２５，２２６に出力する。
【００５５】
ＡＮＤゲート２３３は、図６の論理に基づいて、前回のエッジＹｎが位相Ｂで次のエッジＹn+1 が位相Ａの場合には、入力データ信号の周波数はＶＣＯ周波数よりも高いものとして、アップ信号ＵＰを出力させるためにハイレベルの信号をＯＲゲート２２５の第２入力に供給する。
ＡＮＤゲート２３４は、図６の論理に基づいて、前回のエッジＹｎが位相Ｂで次のエッジＹn+1 が位相Ｃの場合には、入力データ信号の周波数はＶＣＯ周波数よりも低いものとして、ダウン信号ＤＯＷＮを出力させるために、ハイレベルの信号をＯＲゲート２２６の第２入力に供給する。
ＡＮＤゲート２３３および２３４は、エッジＹｎが位相Ｂで次のエッジＹn+1 が位相Ｂの場合には、エッジの位相遷移がなく誤差検出はできないため、アップ信号ＵＰもダウン信号ＤＯＷＮも出力しないようにローレベルの信号をそれぞれゲート２２５，２２６に出力する。
【００５６】
ＡＮＤゲート２３５は、図６の論理に基づいて、前回のエッジＹｎが位相Ｃで次のエッジＹn+1 が位相Ｂの場合には、入力データ信号の周波数はＶＣＯ周波数よりも高いものとして、アップ信号ＵＰを出力させるためにハイレベルの信号をＯＲゲート２２５の第３入力に供給する。
ＡＮＤゲート２３６は、図６の論理に基づいて、前回のエッジＹｎが位相Ｃで次のエッジＹn+1 が位相Ａの場合には、入力データ信号の周波数はＶＣＯ周波数よりも低いものとして、ダウン信号ＤＯＷＮを出力させるために、ハイレベルの信号をＯＲゲート２２６の第３入力に供給する。
ＡＮＤゲート２３５および２３６は、エッジＹｎが位相Ｃで次のエッジＹn+1 が位相Ｃの場合には、エッジの位相遷移がなく誤差検出はできないため、アップ信号ＵＰもダウン信号ＤＯＷＮも出力しないようにローレベルの信号をそれぞれゲート２２５，２２６に出力する。
【００５７】
ＯＲゲート２２５は、ＡＮＤゲート２３１、２３３、２３５の出力信号の論理和をとり、アップ信号ＵＰの出力段のフリップフロップ２１７のＤ入力に供給する。
ＯＲゲート２２６は、ＡＮＤゲート２３２、２３４、２３６の出力信号の論理和をとり、ダウン信号ＤＷＭの出力段のフリップフロップ２１８のＤ入力に供給する。
図２（Γ），（Δ）にＯＲゲート２２５，２２６の出力をそれそれＵ０，Ｄ０として示している。
【００５８】
フリップフロップ２１７は、バッファ２３７，２３８を介した第１相クロックＣＬＫＡに同期してＯＲゲート２２５のハイレベルまたはローレベルをとる出力Ｕ０をラッチして、Ｑ出力からアップ信号ＵＰをチャージポンプ回路２６に出力する。
フリップフロップ２１８は、バッファ２３７，２３８を介した第１相クロックＣＬＫＡに同期してＯＲゲート２２６のハイレベルまたはローレベルをとる出力Ｄ０をラッチして、Ｑ出力からダウン信号ＤＯＷＮをチャージポンプ回路２６に出力する。
図２（Π），（Σ）にフリップフロップ２１７，２１８の出力であるアップ信号ＵＰおよびダウン信号ＤＯＷＮをそれそれ示している。
【００５９】
なお、フリップフロップ２１７，２１８に供給される第１相クロックＣＬＫＡは、たとえば図示しない分周器（たとえば２分周）により分周した後の第１相クロックＣＬＫ２として、アップ信号ＵＰおよびダウン信号ＤＯＷＮをラッチし、出力するように構成することも可能である。
図２（Υ）にこのクロックＣＬＫ２を示している。
【００６０】
なお、図７の周波数比較器２５では、フリップフロップ２１０〜２１２には前回のヒステリシスがいずれの相で検出されたかを示すデータがセットされ、フリップフロップ２０７〜２０９には今回（次の）のヒステリシスがいずれの相で検出されたかを示すデータがセットされることから、前回のエッジＹｎの検出位相の情報と次のエッジＹn+1 の検出位相の情報が得られている。
【００６１】
そして、本実施形態において設けられたフリップフロップ２１３〜２１６は、周波数比較器２５における２Ｔ除去ロジック系として機能する。
【００６２】
図８は、３相クロックを使用したパルスエッジ周期計測による２Ｔ判定方法を説明するための図である。
【００６３】
３相クロックであるＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣ、により、１ＣＬＫ区間を３分割し、各位相区間をＡ、Ｂ、Ｃとする。
このとき入力データパルスの現在のエッジと次のエッジが各位相のどこにあるか、および２つのエッジ間にＶＣＯクロックが何発存在したかによって、ＶＣＯ２３のクロックの３倍の精度で周期計測を行う。
なお、計測用のクロックは３相である必要性はなく、より分解能を高くするために、４相以上に多相化してもよい。
また、ヒステリシスコンパレータ２４のヒステリシスレベルは調整可能であり、最適な値に設定できる。
【００６４】
ロジック動作としては、基本的には２Ｔパターン（およびノイズその他の要因により発生した１Ｔ）による周波数比較結果をマスクするため、現在のデータエッジの１クロックまたは２クロック前にデータエッジが存在した場合には、２Ｔ以下と判断して出力をマスクする構成となっているが、このとき、例外として以下のパターンが存在する。
（１）Ａを起点として２クロック後のＣを終点とする３Ｔパターン、
（２）Ｃを起点として、３クロック後のＡを終点とする２Ｔパターン、である。
【００６５】
（１）については、このままでは３Ｔパターンも除去してしまうため、Ａ→Ｃの遷移に対しては、１クロック前にデータエッジが存在した時のみマスクする。
（２）については、２Ｔパターンの取り残りが発生するため、Ｃ→Ａの遷移については、３クロック前までのデータエッジの存在によりマスクする。
【００６６】
以上のように、ヒステリシスコンパレータ２４とパターン周期計測を併用することにより、２Ｔパターンを精度良く取り除くことができ、この結果として周波数比較器２５の誤動作を防止することができる。
【００６７】
本実施形態における周波数比較器２５は、第１相クロックＣＬＫＡの１周期以内にヒステリシスが２度検出されることは、データの特性上ありえないことから、もし、１Ｔ内に検出位相に変化があると、ノイズ等に基づくデータを取り込んだものとして、アップ信号ＵＰおよびダウン信号ＤＯＷＮを出力させず、無視させる。
【００６８】
たとえば、正常動作の場合には、前回のエッジＹｎが位相Ａで次のエッジＹn+1 が位相Ｂの場合には、フリップフロップ２１０の出力Ａ４、フリップフロップ２０８の出力Ｂ３がハイレベルで、かつ、ＮＯＲゲート２２７の出力もハイレベルであるはずであることから、ＡＮＤゲート２３２においては、入力データ信号の周波数はＶＣＯ周波数よりも低いものとして、ダウン信号ＤＯＷＮを出力させるためにハイレベルの信号をＯＲゲート２２６に供給する。
しかし、ノイズ等のために、ＮＯＲゲート２２７の出力がローレベルである場合には、ＡＮＤゲート２３２の出力はマスクされてローレベルに保持され、ダウン信号ＤＯＷＮの出力が抑止される。
【００６９】
同様に、正常動作の場合には、前回のエッジＹｎが位相Ｂで次のエッジＹn+1 が位相Ａの場合には、フリップフロップ２０７の出力Ａ３、フリップフロップ２１１の出力Ｂ４がハイレベルで、かつ、ＮＯＲゲート２２７の出力もハイレベルであるはずであることから、ＡＮＤゲート２３３においては、入力データ信号の周波数はＶＣＯ周波数よりも高いものとして、アップ信号ＵＰを出力させるためにハイレベルの信号をＯＲゲート２２５の供給する。
しかし、ノイズ等のために、ＮＯＲゲート２２７の出力がローレベルである場合には、ＡＮＤゲート２３３の出力はマスクされてローレベルに保持され、アップ信号ＵＰの出力が抑止される。
【００７０】
同様に、正常動作の場合には、前回のエッジＹｎが位相Ｂで次のエッジＹn+1 が位相Ｃの場合には、フリップフロップ２０９の出力Ｃ３、フリップフロップ２１１の出力Ｂ４がハイレベルで、かつ、ＮＯＲゲート２２７の出力もハイレベルであるはずであることから、ＡＮＤゲート２３４においては、入力データ信号の周波数はＶＣＯ周波数よりも低いものとして、ダウン信号ＤＯＷＮを出力させるためにハイレベルの信号をＯＲゲート２２６に供給する。
しかし、ノイズ等のために、ＮＯＲゲート２２７の出力がローレベルである場合には、ＡＮＤゲート２３４の出力はマスクされてローレベルに保持され、ダウン信号ＤＯＷＮの出力が抑止される。
【００７１】
同様に、正常動作の場合には、前回のエッジＹｎが位相Ｃで次のエッジＹn+1 が位相Ｂの場合には、フリップフロップ２０８の出力Ｂ３、フリップフロップ２１２の出力Ｃ４がハイレベルで、かつ、１のゲート２２７の出力もハイレベルであるはずであることから、ＡＮＤゲート２３５においては、入力データ信号の周波数はＶＣＯ周波数よりも高いものとして、アップ信号ＵＰを出力させるためにハイレベルの信号をＯＲゲート２２５に供給する。
しかし、ノイズ等のために、ＮＯＲゲート２２７の出力がローレベルである場合には、ＡＮＤゲート２３５の出力はマスクされてローレベルに保持され、アップ信号ＵＰの出力が抑止される。
【００７２】
同様に、正常動作の場合には、前回のエッジＹｎが位相Ｃで次のエッジＹn+1 が位相Ａの場合には、フリップフロップ２０７の出力Ａ３、フリップフロップ２１２の出力Ｃ４がハイレベルで、かつ、ＮＯＲゲート２２７の出力もハイレベルであるはずであることから、ＡＮＤゲート２３６においては、入力データ信号の周波数はＶＣＯ周波数よりも低いものとして、ダウン信号ＤＯＷＮを出力させるためにハイレベルの信号をＯＲゲート２２６に供給する。
しかし、ノイズ等のために、ＮＯＲゲート２２７の出力がローレベルである場合には、ＡＮＤゲート２３６の出力はマスクされてローレベルに保持され、ダウン信号ＤＯＷＮの出力が抑止される。
【００７３】
次に、図１の回路の動作を説明する。
【００７４】
光学ヘッド１２から出力されプリアンプ１３で増幅された再生信号は、ＡＧＣ回路１４で振幅調整され、アナログイコライザ回路１５に入力される。
アナログイコライザ１５により等化され、高域ノイズを除去された再生信号は、ＡＤＣ１６およびヒステリシスコンパレータ２４に入力される。
【００７５】
このとき、ＰＬＬ回路３０によりＡＤＣ１６のサンプリング位相を正しい状態に一致させる必要があるが、入力信号周波数とクロック周波数のずれが大きい場合（３％前後を超える場合）には位相検出器による位相引き込みは困難であるため、まず周波数ループにより周波数ずれを引き込む。
【００７６】
ヒステリシスコンパレータ２４の出力は、ＰＬＬ回路３０の周波数比較器２５に入力され、周波数誤差の方向（ＵＰまたはＤＯＷＮ）の検出に用いられる。
【００７７】
周波数比較器２５においてはは、ＶＣＯ２３による３相クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣに同期してヒステリシスコンパレータ２４によるヒステリシス信号ＨＹＣを取り込み、以降、たとえば第１相クロックＡに同期して、入力データ信号のヒステリシスのエッジがどの位相からどの位相に変化したか観察することにより周波数が高いか低いかを周波数誤差として検出され、アップ信号ＵＰまたはダウン信号ＤＯＷＮがチャージポンプ回路２７に出力される。
このとき、周波数比較器２５においては、ヒステリシスコンパレータ２４の出力パルスＨＹＣを入力して、周波数誤差（ＵＰまたはＤＯＷＮ）の検出に用いるが、ヒステリシスコンパレータ２４にて取り除くことができなかった２Ｔパターンを、ＶＣＯ２３による３相クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣに同期してパルスの周期計測を行うことにより除去される。
【００７８】
周波数比較器２５から出力されたアップ信号ＵＰまたはダウン信号ＤＯＷＮは周波数ループ用のチャージポンプ回路２６にて電流に変換され、ループフィルタ２７に積分される。
ループフィルタ２７の出力制御信号Ｓ２７によりＶＣＯ２３の発振周波数がコントロールされ、入力データ信号の周波数に一致させるように動作する。
ＶＣＯ２３は、３段リング構成になっており、各段からの出力はＣＬＫの一周期を３分割する３相クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣとなっている。この３相クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣが周波数比較器２５に入力され、ヒステリシスコンパレータ２４から出力されたヒステリシス信号ＨＹＣと比較することにより周波数検出が行われる。
【００７９】
以上が周波数モードの動作であり、周波数ループの動作により入力データ信号とＶＣＯ２３の発振周波数がほぼ一致すると、ＰＬＬ回路３０は、位相ロックモードに切り替わる。
【００８０】
ＡＤＣ１６の出力は、ＰＬＬ回路３０の位相比較回路２２に入力され、その位相誤差データＳ２２はループフィルタ２７で積分され、ＶＣＯ２３をコントロールしてＡＤＣ１６のサンプリング位相を一致させる。
また、ＡＤＣ１６の出力はＦＩＲフィルタ１７に入力され、さらに高精度に等化された後、ビタビ復号器１８に入力され、デコード、エラー訂正されたのち、ＮＲＺデータとして出力される。
【００８１】
以上説明したように、本実施形態によれば、ＶＣＯ２３による３相クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣに同期してヒステリシスコンパレータ２４によるヒステリシス信号ＨＹＣを取り込み、以降、たとえば第１相クロックＣＬＫＡに同期して、入力データ信号のヒステリシスのエッジがどの位相からどの位相に変化したか観察することにより周波数が高いか低いかを周波数誤差として検出する際に、ヒステリシスコンパレータ２４にて取り除くことができなかった２Ｔパターンを、ＶＣＯ２３による３相クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣに同期してパルスの周期計測を行うことにより除去し、これにより検出結果に基づいたアップ信号ＵＰまたはダウン信号ＤＯＷＮをチャージポンプ回路２６に出力する周波数比較器２５を有することから、以下の効果を得ることができる。
【００８２】
すなわち、本発明によれば、ノイズや符号間干渉による劣化の大きい最短パターンを除去して周波数比較することにより、イコライザの等化誤差や記録パターン、光ピックアップの収差、あるいはディスクのスキューや記録密度によらず、正確な周波数比較が可能となる。
その結果、ＰＬＬ回路の周波数引き込み動作は安定し、所望のキャプチャレンジを確保することができる。
結果として、高密度光ディスク装置のプレイアビリティを向上させることができる。
【図面の簡単な説明】
【００８３】
【図１】本発明に係るＰＬＬ回路を採用した光ディスク装置のＲＦ信号処理系の一実施形態を示すシステム構成図である。
【図２】本実施形態に係るＰＬＬ回路における入力データ信号、ヒステリシス信号、３相クロック、および周波数比較器の各部の波形を示すタイミングチャートである。
【図３】最短パターンが２Ｔである1-7PP変調が採用されたBlu-ray ディスクにおいて、PR(1,2,1)に等化された再生ＲＦ信号の理想アイパターンを示す図である。
【図４】最短パターンが２Ｔである1-7PP変調が採用されたBlu-ray ディスクにおいて、PR(1,2,1)に等化された再生ＲＦ信号の実機アイパターンを示す図である。
【図５】本実施形態に係る周波数比較器の動作イメージを示す図である。
【図６】本実施形態に係る周波数比較器の比較論理を示す図である。
【図７】図３の検出動作を可能にする周波数比較器のロジック回路の一例を示す回路図である。
【図８】パルスエッジ周期計測による２Ｔ判定方法を説明するための図である。
【符号の説明】
【００８４】
１０…光ディスク、１１…光ディスク、１２…光学ヘッド、１３…プリアンプ、１４…ＡＧＣ回路、１５…アナログイコライザ、１６、アナログデジタルコンバータ（ＡＤＣ）、１７…ＦＩＲフィルタ、１８…ビタビ復号器、１９…デコーダ（ＥＣＣ、インタフェース（Ｉ／Ｆ）、２０…エンコーダ、２１…レーザドライバ、２２…位相比較器、２３…ＶＣＯ、２４…ヒステリシスコンパレータ、２５…周波数比較器、２６…チャージポンプ回路、２７…ループフィルタ、３０…ＰＬＬ回路。
【特許請求の範囲】
【請求項１】
制御信号に応じた周波数をもって発振して所定周波数のクロックを出力する発振回路と、
上記発振回路によるクロックと入力信号の位相差を検出し、位相差データを出力する位相比較回路と、
上記位相比較回路の位相差データおよび帰還信号に基づいて上記制御信号を生成し、上記発振回路に供給する帰還回路と、
複数のパターンを含む入力信号から最短パターンのみを除去した信号と上記発振回路のクロックの周波数を比較し、周波数誤差に応じた信号を上記帰還回路に出力する周波数比較部と
を有する位相同期回路。
【請求項２】
上記周波数比較部は、ヒステリシスコンパレータを含み、上記入力信号を当該ヒステリシスコンパレータを通して振幅の小さい最短パターンを除去し、除去後の出力パルスと上記発振回路のクロックの周波数を比較する
請求項１記載の位相同期回路。
【請求項３】
上記周波数比較部は、コンパレータを含み、上記入力信号を当該コンパレータを通して得られた出力パルスのエッジ周期を計測し、最短パターンの場合には、周波数比較または比較結果の出力を停止する
請求項１記載の位相同期回路。
【請求項４】
上記コンパレータは、上記入力信号の振幅の小さい最短パターンを除去するヒステリシスコンパレータである
請求項３記載の位相同期回路。
【請求項５】
上記複数のパターンは２Ｔ〜８Ｔのデータパターンを含み、
上記周波数比較部は、上記２Ｔ〜８Ｔのデータパターンのうち最短パターンである２Ｔパターンのみを除去する
請求項１記載の位相同期回路。
【請求項６】
上記複数のパターンは２Ｔ〜８Ｔのデータパターンを含み、
上記周波数比較部は、上記２Ｔ〜８Ｔのデータパターンのうち最短パターンである２Ｔパターンのみを除去する
請求項２記載の位相同期回路。
【請求項７】
制御信号に応じた周波数をもって発振し、それぞれ位相の異なる多相クロックを出力する発振回路と、
上記発振回路による多相クロックのうちの一のクロックと入力信号の位相差を検出し、位相差データを出力する位相比較回路と、
上記位相比較回路の位相差データおよび帰還信号に基づいて上記制御信号を生成し、上記発振回路に供給する帰還回路と、
複数のパターンを含む入力信号から入力信号の振幅の小さい最短パターンを除去するヒステリシスコンパレータと、
上記ヒステリシスコンパレータの出力パルスおよび上記発振回路の多相クロックに基づいて、当該出力パルスとクロックとの周波数誤差を検出し、周波数誤差に応じた信号を出力し、出力パルスのエッジ周期を計測し、最短パターンの場合には、周波数比較または比較結果の出力を停止する周波数比較器と
を有する位相同期回路。
【請求項８】
上記複数のパターンは２Ｔ〜８Ｔのデータパターンを含み、
上記周波数比較部は、上記２Ｔ〜８Ｔのデータパターンのうち最短パターンである２Ｔパターンのみを除去する
請求項７記載の位相同期回路。
【請求項９】
記録媒体から読み出した信号をクロックに基づいてサンプリングしてデジタル信号に変換し再生する情報再生回路であって、
上記クロックによるサンプリング位相を正しい状態に一致させるための位相同期回路を有し、
上記位相同期回路は、
制御信号に応じた周波数をもって発振して所定周波数のクロックを出力する発振回路と、
上記発振回路によるクロックと入力信号の位相差を検出し、位相差データを出力する位相比較回路と、
上記位相比較回路の位相差データおよび帰還信号に基づいて上記制御信号を生成し、上記発振回路に供給する帰還回路と、
複数のパターンを含む入力信号から最短パターンのみを除去した信号と上記発振回路のクロックの周波数を比較し、周波数誤差に応じた信号を上記帰還回路に出力する周波数比較部と、を有する
情報再生装置。
【請求項１０】
上記周波数比較部は、ヒステリシスコンパレータを含み、上記入力信号を当該ヒステリシスコンパレータを通して振幅の小さい最短パターンを除去し、除去後の出力パルスと上記発振回路のクロックの周波数を比較する
請求項９記載の情報再生装置。
【請求項１１】
上記周波数比較部は、コンパレータを含み、上記入力信号を当該コンパレータを通して得られた出力パルスのエッジ周期を計測し、最短パターンの場合には、周波数比較または比較結果の出力を停止する
請求項９記載の情報再生装置。
【請求項１２】
上記コンパレータは、上記入力信号の振幅の小さい最短パターンを除去するヒステリシスコンパレータである
請求項１１記載の情報再生装置。
【請求項１３】
上記複数のパターンは２Ｔ〜８Ｔのデータパターンを含み、
上記周波数比較部は、上記２Ｔ〜８Ｔのデータパターンのうち最短パターンである２Ｔパターンのみを除去する
請求項９記載の情報再生装置。
【請求項１４】
上記複数のパターンは２Ｔ〜８Ｔのデータパターンを含み、
上記周波数比較部は、上記２Ｔ〜８Ｔのデータパターンのうち最短パターンである２Ｔパターンのみを除去する
請求項１０記載の情報再生装置。
【請求項１５】
上記ヒステリシスコンパレータの入力信号は、イコライザ出力の再生ＲＦ信号であり、当該再生ＲＦ信号はパーシャルレスポンス等化されている
請求項９記載の情報再生装置。
【請求項１６】
記録媒体から読み出した正弦波状の信号をクロックに基づいてサンプリングしてデジタル信号に変換し再生する情報再生回路であって、
上記クロックによるサンプリング位相を正しい状態に一致させるための位相同期回路を有し、
上記位相同期回路は、
制御信号に応じた周波数をもって発振し、それぞれ位相の異なる多相クロックを出力する発振回路と、
上記発振回路による多相クロックのうちの一のクロックと入力信号の位相差を検出し、位相差データを出力する位相比較回路と、
上記位相比較回路の位相差データおよび帰還信号に基づいて上記制御信号を生成し、上記発振回路に供給する帰還回路と、
複数のパターンを含む入力信号から入力信号の振幅の小さい最短パターンを除去するヒステリシスコンパレータと、
上記ヒステリシスコンパレータの出力パルスおよび上記発振回路の多相クロックに基づいて、当該出力パルスとクロックとの周波数誤差を検出し、周波数誤差に応じた信号を出力し、出力パルスのエッジ周期を計測し、最短パターンの場合には、周波数比較または比較結果の出力を停止する周波数比較器と、を有する
情報再生装置。
【請求項１７】
上記複数のパターンは２Ｔ〜８Ｔのデータパターンを含み、
上記周波数比較部は、上記２Ｔ〜８Ｔのデータパターンのうち最短パターンである２Ｔパターンのみを除去する
請求項１６記載の情報再生装置。
【請求項１８】
上記ヒステリシスコンパレータの入力信号は、イコライザ出力の再生ＲＦ信号であり、当該再生ＲＦ信号はパーシャルレスポンス等化されている
請求項１６記載の情報再生装置。
【請求項１】
制御信号に応じた周波数をもって発振して所定周波数のクロックを出力する発振回路と、
上記発振回路によるクロックと入力信号の位相差を検出し、位相差データを出力する位相比較回路と、
上記位相比較回路の位相差データおよび帰還信号に基づいて上記制御信号を生成し、上記発振回路に供給する帰還回路と、
複数のパターンを含む入力信号から最短パターンのみを除去した信号と上記発振回路のクロックの周波数を比較し、周波数誤差に応じた信号を上記帰還回路に出力する周波数比較部と
を有する位相同期回路。
【請求項２】
上記周波数比較部は、ヒステリシスコンパレータを含み、上記入力信号を当該ヒステリシスコンパレータを通して振幅の小さい最短パターンを除去し、除去後の出力パルスと上記発振回路のクロックの周波数を比較する
請求項１記載の位相同期回路。
【請求項３】
上記周波数比較部は、コンパレータを含み、上記入力信号を当該コンパレータを通して得られた出力パルスのエッジ周期を計測し、最短パターンの場合には、周波数比較または比較結果の出力を停止する
請求項１記載の位相同期回路。
【請求項４】
上記コンパレータは、上記入力信号の振幅の小さい最短パターンを除去するヒステリシスコンパレータである
請求項３記載の位相同期回路。
【請求項５】
上記複数のパターンは２Ｔ〜８Ｔのデータパターンを含み、
上記周波数比較部は、上記２Ｔ〜８Ｔのデータパターンのうち最短パターンである２Ｔパターンのみを除去する
請求項１記載の位相同期回路。
【請求項６】
上記複数のパターンは２Ｔ〜８Ｔのデータパターンを含み、
上記周波数比較部は、上記２Ｔ〜８Ｔのデータパターンのうち最短パターンである２Ｔパターンのみを除去する
請求項２記載の位相同期回路。
【請求項７】
制御信号に応じた周波数をもって発振し、それぞれ位相の異なる多相クロックを出力する発振回路と、
上記発振回路による多相クロックのうちの一のクロックと入力信号の位相差を検出し、位相差データを出力する位相比較回路と、
上記位相比較回路の位相差データおよび帰還信号に基づいて上記制御信号を生成し、上記発振回路に供給する帰還回路と、
複数のパターンを含む入力信号から入力信号の振幅の小さい最短パターンを除去するヒステリシスコンパレータと、
上記ヒステリシスコンパレータの出力パルスおよび上記発振回路の多相クロックに基づいて、当該出力パルスとクロックとの周波数誤差を検出し、周波数誤差に応じた信号を出力し、出力パルスのエッジ周期を計測し、最短パターンの場合には、周波数比較または比較結果の出力を停止する周波数比較器と
を有する位相同期回路。
【請求項８】
上記複数のパターンは２Ｔ〜８Ｔのデータパターンを含み、
上記周波数比較部は、上記２Ｔ〜８Ｔのデータパターンのうち最短パターンである２Ｔパターンのみを除去する
請求項７記載の位相同期回路。
【請求項９】
記録媒体から読み出した信号をクロックに基づいてサンプリングしてデジタル信号に変換し再生する情報再生回路であって、
上記クロックによるサンプリング位相を正しい状態に一致させるための位相同期回路を有し、
上記位相同期回路は、
制御信号に応じた周波数をもって発振して所定周波数のクロックを出力する発振回路と、
上記発振回路によるクロックと入力信号の位相差を検出し、位相差データを出力する位相比較回路と、
上記位相比較回路の位相差データおよび帰還信号に基づいて上記制御信号を生成し、上記発振回路に供給する帰還回路と、
複数のパターンを含む入力信号から最短パターンのみを除去した信号と上記発振回路のクロックの周波数を比較し、周波数誤差に応じた信号を上記帰還回路に出力する周波数比較部と、を有する
情報再生装置。
【請求項１０】
上記周波数比較部は、ヒステリシスコンパレータを含み、上記入力信号を当該ヒステリシスコンパレータを通して振幅の小さい最短パターンを除去し、除去後の出力パルスと上記発振回路のクロックの周波数を比較する
請求項９記載の情報再生装置。
【請求項１１】
上記周波数比較部は、コンパレータを含み、上記入力信号を当該コンパレータを通して得られた出力パルスのエッジ周期を計測し、最短パターンの場合には、周波数比較または比較結果の出力を停止する
請求項９記載の情報再生装置。
【請求項１２】
上記コンパレータは、上記入力信号の振幅の小さい最短パターンを除去するヒステリシスコンパレータである
請求項１１記載の情報再生装置。
【請求項１３】
上記複数のパターンは２Ｔ〜８Ｔのデータパターンを含み、
上記周波数比較部は、上記２Ｔ〜８Ｔのデータパターンのうち最短パターンである２Ｔパターンのみを除去する
請求項９記載の情報再生装置。
【請求項１４】
上記複数のパターンは２Ｔ〜８Ｔのデータパターンを含み、
上記周波数比較部は、上記２Ｔ〜８Ｔのデータパターンのうち最短パターンである２Ｔパターンのみを除去する
請求項１０記載の情報再生装置。
【請求項１５】
上記ヒステリシスコンパレータの入力信号は、イコライザ出力の再生ＲＦ信号であり、当該再生ＲＦ信号はパーシャルレスポンス等化されている
請求項９記載の情報再生装置。
【請求項１６】
記録媒体から読み出した正弦波状の信号をクロックに基づいてサンプリングしてデジタル信号に変換し再生する情報再生回路であって、
上記クロックによるサンプリング位相を正しい状態に一致させるための位相同期回路を有し、
上記位相同期回路は、
制御信号に応じた周波数をもって発振し、それぞれ位相の異なる多相クロックを出力する発振回路と、
上記発振回路による多相クロックのうちの一のクロックと入力信号の位相差を検出し、位相差データを出力する位相比較回路と、
上記位相比較回路の位相差データおよび帰還信号に基づいて上記制御信号を生成し、上記発振回路に供給する帰還回路と、
複数のパターンを含む入力信号から入力信号の振幅の小さい最短パターンを除去するヒステリシスコンパレータと、
上記ヒステリシスコンパレータの出力パルスおよび上記発振回路の多相クロックに基づいて、当該出力パルスとクロックとの周波数誤差を検出し、周波数誤差に応じた信号を出力し、出力パルスのエッジ周期を計測し、最短パターンの場合には、周波数比較または比較結果の出力を停止する周波数比較器と、を有する
情報再生装置。
【請求項１７】
上記複数のパターンは２Ｔ〜８Ｔのデータパターンを含み、
上記周波数比較部は、上記２Ｔ〜８Ｔのデータパターンのうち最短パターンである２Ｔパターンのみを除去する
請求項１６記載の情報再生装置。
【請求項１８】
上記ヒステリシスコンパレータの入力信号は、イコライザ出力の再生ＲＦ信号であり、当該再生ＲＦ信号はパーシャルレスポンス等化されている
請求項１６記載の情報再生装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００６−６０３８１（Ｐ２００６−６０３８１Ａ）
【公開日】平成１８年３月２日（２００６．３．２）
【国際特許分類】
【出願番号】特願２００４−２３８３５０（Ｐ２００４−２３８３５０）
【出願日】平成１６年８月１８日（２００４．８．１８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成１８年３月２日（２００６．３．２）
【国際特許分類】
【出願日】平成１６年８月１８日（２００４．８．１８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
[ Back to top ]