【課題】雑音特性及び高速動作を維持しながら、消費電力を削減することができる位相周波数比較回路を得ることを目的とする。
【解決手段】出力バッファ回路３が、電流制御信号生成回路２から電流制御信号が出力されている期間中、位相周波数比較コア回路１からＵＰ信号が出力された場合、アップ信号を出力し、電流制御信号生成回路２から電流制御信号が出力されている期間中、位相周波数比較コア回路１からＤＮ信号が出力された場合、ダウン信号を出力する。 （もっと読む）

【課題】ループ帯域幅を安定させる位相周波数比較器を簡易な回路で提供する。
【解決手段】基準クロック１０２とフィードバッククロック１０３とを入力とし、周波数シンセサイザへのアップ信号と周波数シンセサイザへのダウン信号とを出力する位相周波数比較器において、第１位相周波数比較回路１０６と、第２位相比較回路１０７と、前記基準クロック１０２と前記フィードバッククロック１０３とを入力とし、前記第１位相周波数比較回路１０６の入力と前記第２位相比較回路１０７の入力とに、所定の相対的な遅延を与える遅延回路部１０８とを備え、周波数比較を前記第１位相周波数比較回路１０６で行い、位相比較を前記第１位相周波数比較回路１０６とラッチを制御した前記第２位相比較回路１０７とで行う位相周波数比較器。 （もっと読む）

【課題】デジタル型の位相比較器だけで構成しつつ、不感帯の影響を排除して出力信号の位相雑音を低減する。
【解決手段】制御電圧Ｖｃに応じた周波数の出力信号Ｓｏを出力する電圧制御発振器４と、位相比較対象信号Ｓｄおよび基準信号Ｓｒを入力して、位相比較対象信号Ｓｄの位相が基準信号Ｓｒの位相に対して遅れているときには両信号Ｓｄ，Ｓｒの位相差に応じたパルス幅の第１パルス信号Ｓ１を出力し、位相比較対象信号Ｓｄの位相が基準信号Ｓｒの位相に対して進んでいるときには両信号Ｓｄ，Ｓｒの位相差に応じたパルス幅の第２パルス信号Ｓ２を出力する位相比較器２と、両パルス信号Ｓ１，Ｓ２を入力すると共に両パルス信号Ｓ１，Ｓ２の差分を積分して制御電圧Ｖｃを出力するループフィルタ３とを備え、両パルス信号Ｓ１，Ｓ２のうちの一方のパルス信号の信号電圧を他方のパルス信号の信号電圧と異なる電圧に規定する電圧規定部６を備えている。 （もっと読む）

【課題】ＣＰＵなどの特別な制御回路が不要で、しかも無線送受信回路で用いている周波数に関わりなく、スイッチングノイズの影響を無視できるレベルまで軽減することが可能な発振周波数制御回路を提供する。
【解決手段】周波数が下限周波数と上限周波数の間を連続的に変化しながら往復する発振回路において、アップダウン制御回路２０は、第１の検出回路３０がクロック信号のハイレベル又はローレベルの時間が第１の遅延時間以下になったことを検出した場合は、ダウン信号を可変周波数発振回路に出力し、第２の検出回路４０がクロック信号のハイレベル又はローレベルの時間が第２の遅延時間以上になったことを検出した場合は、アップ信号を可変周波数発振回路１０に出力する。 （もっと読む）

【課題】サイクルスリップの発生を防止して、短時間で周波数の切り換えを行うことができる位相同期ループ形周波数シンセサイザを得ることを目的とする。
【解決手段】 ＶＣＯ４により発振される高周波信号Ｄ_ｏの周波数が切り換えられる場合、位相比較器２が第１の位相比較信号Ｄ_ｎｕと第２の位相比較信号Ｄ_ｎｄの差分を一定に保持するように構成する。これにより、サイクルスリップの発生を防止して、短時間で周波数の切り換えを行うことができる効果を奏する。 （もっと読む）

【課題】入力断検出部を位相比較器に内蔵することで位相比較器を実装するＰＬＬ回路の小型化を図る。
【解決手段】参照信号を入力すると共に、参照信号に基づく被参照信号を帰還入力し、これら入力した参照信号及び被参照信号の立ち上がりエッジを検出し、参照信号の立ち上がりエッジ及び被参照信号の立ち上がりエッジ間の位相差を検出する位相差検出部２１と、位相差検出部２１にて検出した位相差に基づき、位相差を小さくすべく、定電流出力動作を実行する定電流出力部２４と、被参照信号のエッジを検出した後、参照信号のエッジを検出する前に、被参照信号のエッジを再度検出した場合、参照信号の入力断として検出する入力断検出部２３とを有している。 （もっと読む）

【課題】クロック同期システムに用いる位相比較器として、次段のカウンタに影響を与えることなく、クロックの同期がとれた際に確実にロックをかけること。
【解決手段】本発明は、基準クロックの位相に対する比較クロックの位相のずれを検出する第１の位相比較部Ｋ１ａと、基準クロックおよび比較クロックのいずれか一方について所定時間遅延または進んだ状態での両クロックの位相のずれを検出する第２の位相比較部Ｋ１ｂと、第１の位相比較部Ｋ１ａの出力と第２の位相比較部Ｋ１ｂの出力との論理積を位相ずれの検出結果として出力する論理積部ＡＮＤ１とを備える （もっと読む）

【課題】デジタル位相ロックループを実施するシステム及び方法を提供する。
【解決手段】デジタル位相ロックループを実施する装置は、ＶＣＯ制御電圧に応答して１次クロック信号を発生する電圧制御式発振器を含む。検出手段は、カウントアップ信号及びカウントダウン信号を含むカウンタ制御信号を発生し、１次クロック信号と基準信号の現在の関係を示す。アップ／ダウンカウンタは、次に対応するカウンタ制御信号に応答してカウンタ値を増分又は減分する。カウンタ値は、次に電圧制御式発振器により発生された１次クロック信号の周波数を調節するためにデジタル／アナログ変換器によってＶＣＯ制御電圧に変換される。代替実施形態では、上述のアップ／ダウンカウンタを利用して、デジタル／アナログ変換器でＶＣＯ制御電圧を発生する以外の適切な技術の利用により、カウンタ値に比例して電圧制御式発振器の周波数を調節することができる。 （もっと読む）

【課題】ＣＰ出力型位相比較器に関し、ＲＥＦクロック歯抜け後の位相スリップを防止することができる定電流ＣＰ出力型位相比較器を提供。
【解決手段】ＰＬＬ回路に用いる位相比較器において、位相比較器の状態遷移モードをハイインピーダンス状態と、電流吐き出し状態と、電流吸い込み状態の３つの状態を設け、電流吸い込み状態からハイインピーダンスに移行する条件として、ＲＥＦクロックの立ち上がりに加え、フィードバッククロックの立下がりにおいてもハイインピーダンス状態に遷移するようにして、クロック歯抜け後の出力位相スリップを防止するように構成する。 （もっと読む）

位相同期ループ（ＰＬＬ）における位相周波数検出器およびチャージポンプの線形動作を達成するための技術が説明される。位相周波数検出器は、基準信号とクロック信号とを受け取り、基準信号とクロック信号とに基づいて第１および第２の信号を生成し、第１の信号のみに基づいて第１および第２の信号をリセットする。第１および第２の信号は、それぞれ、ｕｐおよびｄｏｗｎの信号であってもよいし、それぞれ、ｄｏｗｎおよびｕｐの信号であってもよい。位相周波数検出器は、予め定められた量の分、第１の信号を遅らせ、遅れた第１の信号と第２の信号とに基づいて、リセット信号を生成し、リセット信号を用いて第１および第２の信号をリセットすることができる。チャージポンプは、第１および第２の信号を受け取り、基準信号とクロック信号との間の位相誤差を示す出力信号を生成する。
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