高性能信号発生
【課題】高性能位相検出器は、プログラムで制御できる周波数および位相を有するデジタル基準信号を生成する局部デジタルオシレータを含む。
【解決手段】位相検出器は、デジタル基準信号とサンプリングされた入力信号の間の位相差を蓄積し、位相誤差の指標を作る。位相検出器は、周波数合成器において用いられ、低位相ノイズおよび正確な位相制御で信号を発生することができる利点がある。さらに、この種類のシンセサイザは、低ジッタのクロックおよび波形を生成するＡＴＥシステムおよび他の電子システムにおいて、ビルディングブロックのように用いられる。
【解決手段】位相検出器は、デジタル基準信号とサンプリングされた入力信号の間の位相差を蓄積し、位相誤差の指標を作る。位相検出器は、周波数合成器において用いられ、低位相ノイズおよび正確な位相制御で信号を発生することができる利点がある。さらに、この種類のシンセサイザは、低ジッタのクロックおよび波形を生成するＡＴＥシステムおよび他の電子システムにおいて、ビルディングブロックのように用いられる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，一般に、信号発生に関する。より詳しくは、高い信号完全性を有する周期信号の合成に関する。
【背景技術】
【０００２】
自動試験装置（（ＡＴＥ）および他の高性能電子システムは、正確な周期信号を生成する能力に基づいて動作する。ＡＴＥは、コンピュータチップや、テレコミュニケーションチップや、電子組立て部品などの最先端の電子装置の試験用にこれらの信号を必要とする。これらのデバイスおよびアセンブリが、より高度になるにつれて、ＡＴＥは、高い試験規格を維持するために等しく進歩しなければならない。
【０００３】
図１は、正確な周期信号を合成するために多くのＡＴＥシステムによって用いられる従来のアーキテクチャ１００を示す。前記アーキテクチャ１００は、ＤＤＳ（デジタル信号合成器）などの周波数発生器１１０を備える。前記周波数発生器１１０は、プログラミング値ＦREFを受け取り、ＦREFに比例した周波数ＦINを有するアナログ信号を生成する。そして、周波数ＦINを有する信号が、１つ以上の位相固定ループ１１２−１１８に供給される。個々の位相固定ループ１１２−１１８は、ＦINに比例した周波数ＦOUTを有する個々の出力信号を発生させる。このように、前記アーキテクチャ１００は、種々の周波数を有する多数の信号を生成する方法を提供する。しかし、それらの信号は、すべて、共通の周波数ＦINから派生したものである。
【０００４】
図２は、図１の前記アーキテクチャ１００において用いることができるような、従来の位相固定ループ２００を示す。前記位相固定ループ２００は、周波数ＦINを有する入力信号を受け取り、周波数ＦOUTを有する出力信号を生成する。前記位相固定ループ２００は、フォワードパスおよびフィードバックパスを有するフィードバック回路である。前記フォワードパスは、位相検出器２１０、高利得ループフィルタ２１２、および電圧制御発振器（ＶＣＯ） ２１４を備える。一般に、前記フィードバックパスは第１の周波数デバイダ２１８を備える。前記フィードバックパスのこのデバイダには、前記出力周波数を増加させる効果がある。前記出力周波数を分割するために、第２の周波数デバイダ２１６を、前記フィードバックループの外に任意に設置できる。
【０００５】
前記位相検出器２１０は２つの入力信号を受け取る：周波数ＦINの入力信号、および周波数ＦOUT／Ｍのフィードバック信号である。公知のように、前記位相検出器２１０は、その入力信号の位相を比較し、入力信号の間の位相差に比例した出力信号を発生させるための回路を備える。適切に安定化された場合、前記フィードバックループの動作がこの位相差をゼロにする。前記ループフィルタ２１２は、前記位相検出器２１０の出力を平滑化し、一般に、安定性を有するループゲインに収れんする。前記ＶＣＯ２１４は、ＦOUTを発生させるために前記ループフィルタの出力を正弦波に変換する。前記第１のデバイダ２１８（一般にカウンタ）は、前記フィードバック信号を発生させためにＦOUTをＭで分割する。前記第２のデバイダ２１６は、それが設置されている場合、ＦOUTをＮで分割する。したがって、前記位相固定ループ２００の全体的な閉ループ周波数ゲインはＭ／Ｎである。
【０００６】
我々は周期信号を生成する前記従来のアーキテクチャ１００が、ある欠陥を有することを認めた。例えば、前記位相固定ループ２００はノイズを誘発し、合成された出力信号のタイミングジッタとして現れる。前記ノイズはいくつかの発生源に由来する。例えば、前記高利得ループフィルタ２１２はノイズを誘発する。また、それは、内部でおよび他の発生源から生成されたノイズを増幅する。前記位相固定ループ２００の中の位相検出器２１０、ＶＣＯ２１４、第１のデバイダ２１８、および第２のデバイダ２１６も大量のノイズを付加する。
【０００７】
前記従来のアーキテクチャ１００の別の問題となる側面は、前記位相固定ループ２００の前記デバイダ２１８が、前記位相固定ループの開ループ利得を直接的に減じることである。前記デバイダ比Ｍが大きいことは、一般に、出力周波数全体にわたって良い制御を提供するために望ましいことである。しかしながら、Ｍの値が大きければ大きいほど、開ループゲインが減少する。開ループゲインが減少するのに従って、前記位相固定ループ２００の精度とスピードは低下する。
【０００８】
これらの欠陥を取り除くことが望ましい。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明に従って、位相検出器は、デジタル的に合成された基準信号とサンプリングされた周期信号の間の位相差に対応するデジタル位相誤差を生成する。
【課題を解決するための手段】
【００１０】
本発明の実施例によると、前記位相検出器は、周波数合成器を構築するためのビルディングブロックのように用いられ、前記デジタル的に合成された基準信号は可変であり、さまざまな出力周波数を提供する。
【発明の効果】
【００１１】
前記位相検出器を備える周波数合成器は、周期的な波形を生成するために、ＡＴＥなどの電子システムにおいて用いることができる。
【図面の簡単な説明】
【００１２】
【図１】位相固定ループを用いて種々の周波数の信号を生成する従来技術による回路のブロック図である。
【図２】図１で示される回路で用いることができる先行技術による位相固定ループのブロック図である。
【図３】本発明の説明に役立つ実施例に基づく周波数合成器のブロック図である。
【図４】図３で示された周波数合成器において用いることができる、本発明の説明に役立つ実施例に基づくデジタル位相検出器のブロック図である。
【図５】本発明の説明に役立つ別の実施例に基づくデジタル位相検出器のブロック図である。
【図６】図４および図５のデジタル位相検出器において用いることができるダウンコンバータの実施例のブロック図である。
【図７】図４および図５のデジタル位相検出器において用いることができるダウンコンバータの別の実施例のブロック図である。
【図８】デジタル化された入力信号と基準周波数の間の累積位相誤差を生成する、本発明の実施例によるプロセスを示すフローチャートである。
【図９】デジタル化された入力信号と基準周波数の間の累積位相誤差を生成する、本発明の別の実施例によるプロセスを示すフローチャートである。
【図１０】本発明の実施例による自動検査システムの簡略化されたブロック図であり、この中で、図３で示されるような周波数合成器を、信号の完全性を改良するために使うことができる。
【発明を実施するための形態】
【００１３】
図３は本発明による周波数合成器３００の説明に役立つ実施例を示す。シンセサイザ３００は、周波数および位相（ＦREF、jREF）を示す入力データを受け取る入力を有する。シンセサイザ３００は、出力信号ＦOUTを生成する出力を有する。ＦOUTの周波数および位相は、前記入力データによって決定される。
【００１４】
図３の説明に役立つ実施例において、シンセサイザ３００は、フォワードパスおよびフィードバックパスを有するフィードバック回路である。フォワードパスは、デジタル位相検出器３１２、デジタルループフィルタ３１４、シグマデルタ変調器３１６、ＤＡＣ（ＤＡ変換器）３１８、アナログフィルタ３２０、およびＶＣＯ（電圧制御発振器）３２２を備える。フィードバックパスはＡＤ変換器（ＡＤ変換器）３１０を備える。
【００１５】
デジタル位相検出器３１２は、入力データ（ＦREF、jREF）を受け取る第１の入力、およびデジタルフィードバック信号を受け取る第２の入力を有する。望ましくは、デジタル位相検出器３１２は、周波数ＦREFおよび位相jREFを有する基準周波数を生成する。デジタル位相検出器は、基準信号とフィードバック信号の間の累積位相差を示すデジタル出力信号を生成するために、基準信号とフィードバック信号を比較する。これは、従来の位相検出器が入力信号の間の位相差に比例する位相誤差を発生させる方法と似ている。
【００１６】
望ましくは、デジタルループフィルタ３１４は、デジタル位相検出器からのデジタル出力信号を増幅する。望ましくは、デジタルループフィルタ３１４は、また、フィルタリングを行ない、フィードバックループの帯域幅を制限して、ノイズを低下させる。
【００１７】
シグマデルタ変調器３１６は従来タイプのものである。それは、入力信号より少ないビット数を有する出力信号を生成するが、効果的に失われた分解能を取り戻すために、高いサンプリングレートで出力信号に体系的に成分を付加する。
【００１８】
ＤＡＣ３１８は、シグマデルタ変調器３１６の出力の信号を離散的なアナログ信号に変換し、フィルタ３２０は、ＤＡＣ３１８の出力を平滑化する。これは、シグマデルタ変調器３１６によって付加された高周波成分の平均化を含む。望ましくは、フィルタ３２０はローパスフィルタである。望ましくは、フィルタは、前記フィードバックループの帯域幅よりはるかに高い帯域幅を有する。それによって、フィルタがフィードバックループの安定性に影響しないようになる。フィルタ３２０の出力は、ＦOUTを生成するＶＣＯ３２２の入力に供給される。
【００１９】
フィードバックループを閉じるために、ＡＤ変換器３１０はＦOUTをデジタル化し、デジタル化された信号（すなわち、フィードバック信号）をデジタル位相検出器３１２の第２の入力に戻す。
【００２０】
周波数合成器３００は多数の利点を提供する。シンセサイザ３００は、周波数デバイダ（デバイダ２１８などの）、アナログ高利得ループフィルタ（２１２など）、またはアナログ位相検出器（２１０など）を必要としないので、これらの発生源からのノイズは回避される。さらに、シンセサイザ３００は信号をデジタル方式でＤＡＣ３１８の入力まで管理する。
【００２１】
ＤＡＣ３１８およびＡＤＣ３１０は、シンセサイザ３００にノイズを付加する。しかしながら、正確なコンバータの使用を通して、およびフィードバックループのフィルタリング作用によって、これらの要素が付加するノイズの量を低く保つことができる。
【００２２】
望ましくは、デジタルループフィルタ３１４は雑音成分を選択的に減衰させるようにプログラムで制御できる。例えば、ＡＤ変換器が５００ｋＨｚにおいてノイズ刺激（ｓｐｕｒ）を生成することが知られている場合、デジタルループフィルタ３１４は、５００ｋＨｚにおいてゼロ、またはほぼゼロのゲインを有するように設計され、このようにして、５００ｋＨｚのノイズ刺激（ｓｐｕｒ）がシンセサイザの出力に現れるのを防ぐことが可能である。デジタルフィルタ、特にＦＩＲ（有限インパルス応答）フィルタの設計が柔軟に行えるという理由から、任意の発生源からの任意の数の雑音周波数に対して必要とされる時に、周波数「ゼロ」をデジタルループフィルタ３１４の伝達関数に付加できる。望ましくは、デジタルループフィルタ３１４の伝達関数は、どんな対象用途の特定のノイズ特性にも対応するためにフィールドプログラマブルである。
【００２３】
望ましくは、シンセサイザ３００は、デジタルおよびアナログの構成部品の組み合わせからなるプリント基板アセンブリ上で実行される。好ましい実施例では、デジタル位相検出器３１２、デジタルループフィルタ３１４、およびシグマデルタ変調器３１６は、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）またはＡＳＩＣ（特定用途向け集積回路）などの単一のデジタル構成部品で一緒に提供される。しかしながら、これは要求されてはいない。あるいはまた、別々に、または分散ロジックの形でそれらを提供できる。いくつかの構成部品を、個別のＦＰＧＡ、ＡＳＩＣ、または離散的なロジックで提供し、他のものを一緒に提供できる。また、デジタル位相検出器３１２、デジタルループフィルタ３１４、およびシグマデルタ変調器３１６を、コンピュータプロセッサで動くソフトウェアで実行できる。
【００２４】
望ましくは、ＡＤＣ３１０は少なくとも１４ビットの分解能および１００ＭＳａ／ｓのサンプリングレートを有する。しかしながら、これは要求されてはいない。コンバータの種類（例えば、シグマデルタ、逐次近似など）は、本発明にとって重要ではない。ほんの狭い周波数範囲で動作することが要求されるシンセサイザに対して、ＡＤＣ３１０は、帯域通過シグマデルタ変換器として実行される。望ましくは、ＤＡＣ３１８は高分解能（例えば、１６−２４ビット）を有する。繰り返すが、コンバータの種類は、本発明にとって重要ではない。
【００２５】
図４は、本発明の実施例のシンセサイザ３００に適したデジタル位相検出器を示す。図４で示されるように、デジタル位相検出器の第１の入力はデジタルオシレータ４１４と結合され、デジタル位相検出器の第２の入力はダウンコンバータ４１０と結合される。入力データ（ＦREF、jREF）に基づいて、デジタルオシレータ４１４は、周波数ＦOSCおよび位相jOSCを有するデジタル基準信号を合成する。望ましくは、ＦOSCはＦREFと等しく、望ましくは、jOSCはjREFと等しい。
【００２６】
望ましくは、デジタル基準信号は直角位相基準信号であり、すなわち、９０度の位相差によって分離された２つの正弦波を表す２つの構成部分からなる。慣習上、直角位相基準信号の第１の構成部分はコサインとして示され、第２の構成部分はサインとして示される。したがって、直角位相基準信号の第１の構成部分はＣｏｓ（２p ＦOSCｔ ＋ jOSC）の形を有し、第２の構成部分はＳｉｎ（２p ＦOSCｔ ＋ jOSC）の形を有する。
【００２７】
直角位相基準信号はダウンコンバータ５１０に供給され、そこでフィードバック信号と混ぜられる。シンセサイザ３００の構成からデジタル位相検出器を取り出して考えると、より一般には、フィードバック信号は、Ｃｏｓ（２p ＦIN ｔ ＋ jIN）の形を有するサンプリングされた周期信号と見なすことができる。
【００２８】
ダウンコンバータ４１０は、サンプリングされた周期信号および直角位相基準信号に対応する差の信号を作り出す。望ましくは、差の信号は２つの構成部分を有する直角位相信号であり、一方の構成部分は、ほぼＣｏｓ［２p （ＦIN − ＦOSC）ｔ ＋ jIN − jOSC］の形を有し、もう一方の構成部分は、ほぼＳｉｎ［２p （ＦIN − ＦOSC）ｔ ＋ jIN − jOSC］の形を有する。したがって、直角位相差信号の周波数は、入力周波数とオシレータ周波数の差ＦIN − ＦOSCに等しく、直角位相差信号の位相は、入力位相とオシレータ位相の差jIN −jOSCに等しい。
【００２９】
簡潔に図６および図７について説明する。図６および図７では、２つの実施例がダウンコンバータ４１０について示される。図６において、ヒルベルトフィルタ６１２は、サンプリングされた周期信号の位相を９０度シフトさせたバージョンを生成する。遅延ユニット６１０によって、ヒルベルトフィルタ６１２における任意の定値伝搬遅延がなされる。遅延ユニット６１０の出力およびヒルベルトフィルタ６１２の出力は、一緒になってサンプリングされた周期信号の直角位相バージョンを形成する。復調器６１４は、サンプリングされた周期信号の直角位相バージョンを直角位相基準信号で復調し、直角位相差信号を生成する。
【００３０】
図７は、もっと簡単なアプローチを示す。サンプリングされた周期信号は、それぞれ第１および第２のマルチプライヤ７１０および７１２に供給される。第１のマルチプライヤ７１０は、直角位相基準信号の第１の構成部分にサンプリングされた周期信号を乗じ、第２のマルチプライヤ７１２は、直角位相基準信号の第２の構成部分にサンプリングされた周期信号を乗じる。個々の乗算は和および差の成分を生成する。第１および第２のデジタルローパスフィルタ７１４および７１６は、それぞれ第１および第２のマルチプライヤ７１０および７１２の出力をフィルターにかけ、和の成分を除去し、差の成分を通過させる。これらの差の成分は直角位相差信号を形成する。
【００３１】
図４に戻る。図４では、直角位相差信号が位相エクストラクタ４１６に供給される。位相エクストラクタ４１６は、直角位相差信号によって表された累積位相差を生成する。好ましい実施例では、位相エクストラクタ４１６はＡＴＡＮ２関数を実行する。公知のように、ＡＴＡＮ２は、２つの入力に関する商の４つの象限の逆タンジェントを生成する。ＡＴＡＮ２への２つの入力が同じ角度q のサインおよびコサインである場合、ＡＴＡＮ２ ［ｓｉｎ（q）、ｃｏｓ（q）］は単に角度qである。したがって、直角位相差信号の２つの構成部分のＡＴＡＮ２は、［２p （ＦIN − ＦOSC）ｔ ＋ jIN − jOSC］に対する評価を与える。この値は、デジタルオシレータ５１４の出力とサンプリングされた周期信号の間の累積位相差に対応する。ＦIN、ＦOSC、jIN、および jOSCが一定である場合、累積位相差によって表現される値は、時間の経過と共に直線の形となる。
【００３２】
シンセサイザ３００の構成において、位相エクストラクタ４１６によって作り出された累積位相差はデジタル位相誤差を提供する。これは、従来技術のアナログ位相検出器２１０によって生成されるアナログ位相誤差と似ている。隨意に、加算器４２０によって、位相jADJを、累積位相差に加算しまたは累積位相差から引き算し、シンセサイザ３００の他の構成部品に渡される位相誤差を調整することができる。加算器４２０による位相の加算または引き算は、シンセサイザの出力信号（ＦOUT）の位相をシフトするという効果を有する。
【００３３】
図４のデジタル位相検出器が適切に働くために、デジタルオシレータ４１４が、精度を有する直角位相基準信号を生成できるべきである。例えば、ＦOSCは、ＦREFによって規定された周波数とほぼ等しいはずであり（名目上は、ＦOSCとＦREFは等しい）、jOSCは、jREFによって規定された位相とほぼ等しくなければならない（名目上は、jOSCとjREFは等しい）。この要件はデジタルオシレータ４１４について重要な要求を行なう。すなわち、急ぎの際、および必要なサンプリングレートにおいて、直角位相基準信号の正確な値を作り出すことを要求する。
【００３４】
Ｋ／ＦOSC＝Ｌ／ＦS（ここで、ＫおよびＬは両方とも整数である）などのように、ＦOSCおよびＦSが関連している場合、比較的容易にこの要件を達成することができる、この場合、デジタルオシレータ４１４は直角位相基準信号を生成するために索引テーブルを使うことができる。索引テーブルは、サンプルクロックの連続したサイクルで、直角位相基準信号のあらかじめ保存された値を関連づける。このようにして、索引テーブルに保存された値を通して繰り返し循環することによって、デジタルオシレータは簡単に直角位相基準信号を生成できる。
【００３５】
しかしながら、Ｋ／ＦOSCがＬ／ＦSと等しくない場合、状況は、より複雑になる。この状況の下では、索引テーブルを通しての１回の繰り返しに対して妥当な値が、他の繰り返しに対しては妥当ではなくなるために、簡単な索引テーブルを用いることができない。異なる解決法が要求されている。１つの解決法は、直角位相基準信号の値を大急ぎで計算するコンピューティングエンジンを有するデジタルオシレータ４１４を搭載することである。しかしながら、この解決法は複雑である。
【００３６】
他の解決法は図５において示される。図５は、デジタル位相検出器３１２の代替の実施例を示している。図５のダウンコンバータ５１０、位相エクストラクタ５１６、および加算器５２０は、図４のダウンコンバータ４１０、位相エクストラクタ４１６、および加算器４２０とほぼ同じである。しかしながら、図５は、計算ユニット５１２、アキュムレータ５１８、および第２の加算器５２２を備える。
【００３７】
計算ユニット５１２は、入力データ（ＦREF、jREF）を２つの構成部分、すなわち一次的な構成部分、および二次的な構成部分に分割する。一次的な構成部分（ＦOSC、jOSC）は、デジタルオシレータ５１４が、索引テーブルを用いるなどの方法によって容易に生成することができる基準信号（ＦREF、jREF）の近似値を表す。二次的な構成部分（jRES）は、残留位相値、すなわち、上の近似値における誤差を表す。望ましくは、一次的な構成部分は条件、Ｋ／ＦOSC ＝ Ｌ／ＦS、を満たす。ＦOSCがＦREFに等しくない場合、慣習的に、ＫおよびＬは、ＦOSCがＦREFよりわずかに大きいくなるように選択されることが望ましい。したがって、二次的な構成部分jRESは、ＦSの個々のサイクルで生じるＦOSCとＦREFの間の位相差を表す。
【００３８】
アキュムレータ５１８は、ＦSの個々のサイクルのjRESの値を蓄積する（すなわち、それ自身の成分に付加する）。その結果、アキュムレータ５１８によって保持される値は、時間の経過と共に直線の形となる。
【００３９】
位相エクストラクタ５１６の出力は、入力データの二次的な構成部分を含まない。加算器５２２は、位相エクストラクタ５１６の出力からアキュムレータ５１８の出力を引き算することによって、この出力を修正する。このようにして、加算器５２２の出力は、入力データの一１次的構成部分および二次的構成部分の両方を含み、サンプリングされた周期信号と基準値（すなわち、ＦREF、jREF）の間の位相誤差の正確な表現を作り出す。
【００４０】
図４および図５のデジタル位相検出器の一般的な実施について、図３と関連して上で説明した。ＡＴＡＮ２関数およびアキュムレータ５１８などの特定の要素は、市販の論理定義を有する。これらの定義を購入し、ダウンロードして、最初に少し設計作業を行うだけで、ＦＰＧＡまたはＡＳＩＣで具体化できる。
【００４１】
望ましくは、基準データ（ＦREF、jREF）は可変である。図４または図５のデジタル位相検出器がシンセサイザにおいて用いられる時、異なった出力周波数を得るために、基準データはプログラマブルであることが望ましい。望ましくは、基準データの新しい値がプログラムされるたびに整数ＫおよびＬの値を更新する。望ましくは、残余のサイズを最小にするために、Ｋを実用的な範囲の大きさにする。ＫおよびＬを、所望の出力周波数およびサンプリングレートに基づいて人手で計算してもよく、またはソフトウェア、ファームウェア、またはハードウェアで生成してもよい。
【００４２】
図４および図５のデジタル位相検出器は多くの利益をもたらす。例えば、位相誤差はサンプルクロックの１サイクルに一度などの高い頻度で更新される。さらに、位相誤差はきわめて高い分解能で提供される。位相残余jRESが、基準周波数の一次的な構成部分から切り離して管理されるので、数値精度の多くのビットをjRESに当てることができる。また、デジタルオシレータ５１４を実行するのに用いられる索引テーブルに保存されるＦOSC （すなわち、Ｋの値）の繰り返し数を増加させることによって、全体的な位相誤差へのjRESの寄与をきわめて小さくすることができる。
【００４３】
図８は、周期的なサンプル信号と振動性のデジタル基準信号の間の累積位相差を測定するための本発明の実施例のプロセスを示す。一例として、このプロセスを行うために、図４のデジタル位相検出器および図５のデジタル位相検出器の両方を搭載できる。
【００４４】
図９は、周期的なサンプル信号と振動性のデジタル基準信号の間の累積位相差を測定するための本発明の別の実施例のプロセスを示す。一例として、このプロセスを行うために、図５のデジタル位相検出器を搭載できる。
【００４５】
図１０は、図３で示された種類の周波数合成器の応用例を示している。自動検査システム１０１２は、ＤＵＴ（供試のデバイス）１０４０をテストするために、ホストコンピュータ１０１０によって制御される。自動検査システム１０１２は、アナログ計器１０２０、デジタイザ１０２２、および任意波形発生器（ＡＷＧ）１０２４などの計器を備える。また、自動検査システム１０１２は、一般にデジタルピン１０２６、１０２８、および１０３０で示される複数のデジタル電子チャンネルを備えることができる。デジタル電子チャンネルは、デジタル信号を出力し、および検出するために配置される。
【００４６】
特に、自動検査システム１０１２は、複数の周波数合成器１０１６ａ−ｇを備える。これらのシンセサイザは、図３で示されたものと同じ一般型のシンセサイザである。シンセサイザ１０１６ａ−ｇ各々は、システムクロック１０１４からクロック信号ＦSを受け取る。また、それらは各々、所望出力周波数および位相について規定する各々の入力データ（ＦREF、jREF）を受け取る。周波数合成器１０１６ａ−ｇ各々は、それらのクロックと各々の入力データに対応して、各々の周期的な出力信号を生成する。これらの出力信号は、計器１０２０、１０２２、および１０２４に供給される。それらの計器は、その正常動作のために周波数標準またはクロックを必要とする場合がある。また、前記出力信号を、デジタルピン１０２６、１０２８、および１０３０を制御するクロックとして用いることができる。周波数合成器を、パターン発生器１０１８への入力として用いることができる。パターン発生器１０１８は、正確に制御された瞬間に、特定の形式を有するデジタル信号をデジタルピンに出力させ、または／および検出させるために、周波数合成器と協働することができる。
【００４７】
本明細書に開示された実施例は、本発明の範囲の中で変形できる。例えば、図４および図５で示されたデジタル位相検出器は、図３で示されたような周波数合成器と共に使用するために示され、説明された。しかしながら、その代わりに、入力信号と基準値の間の位相差を測定するためのどのような応用においても、これらのデジタル位相検出器を用いることができる。
【００４８】
説明されたように、図３のシンセサイザはデジタルループフィルタ３１４を含んでいる。代わりに、フィルタ２１２と同様のアナログループフィルタを、ＤＡＣ３１８の出力に挿入し、デジタルループフィルタ３１４を省略してもよい。
【００４９】
説明されたように、シンセサイザ３００はシグマデルタ変調器３１６を含んでいる。しかしながら、その代わりに、シグマデルタ変調器を省略してもよい。
【００５０】
本明細書で用いられる「含む」、「有する」、「包含する」などの言葉、およびこれらの単語の文法的な変形は、封鎖グループの要素を示唆するものではなく、むしろ付加的な要素を含むことができる制限のないグループを示唆するものである。さらに、「結合する」という言葉およびその文法的な変形は、要素間の直接的な接続を要求せず、直接的または間接的な接続を示す。したがって、要素は、一緒に「結合される」要素と要素の間で接続できる。
【００５１】
本明細書に開示された実施例は、数学の関数を実行するデジタルエレクトロニクスの使用を含む。数学の持つ柔軟性のために、等価的な方法で、本明細書で達成されたものと実質的に同じ結果を達成する目的で、異なった数学的演算または組み合わせを使用することができる。これらの変形は本発明の範囲の中にある。
【００５２】
したがって、本明細書に開示された実施例を制限として理解するべきではない。
【符号の説明】
【００５３】
１００ アーキテクチャ
１１０ 周波数発生器
１１２ 位相固定ループ
２００ 位相固定ループ
２１０ アナログ位相検出器
２１２ 高利得ループフィルタ
２１６ 周波数デバイダ
２１８ 周波数デバイダ
３００ 周波数合成器
３１０ 変換器
３１２ デジタル位相検出器
３１４ デジタルループフィルタ
３１６ シグマデルタ変調器
３２０ アナログフィルタ
４１０ ダウンコンバータ
４１４ デジタルオシレータ
４１６ 位相エクストラクタ
４２０ 加算器
５１０ ダウンコンバータ
５１２ 計算ユニット
５１４ デジタルオシレータ
５１６ 位相エクストラクタ
５１８ アキュムレータ
５２０ 加算器
５２２ 加算器
６１０ 遅延ユニット
６１２ ヒルベルトフィルタ
６１４ 復調器
７１０ マルチプライヤ
７１２ マルチプライヤ
７１４ デジタルローパスフィルタ
１０１０ ホストコンピュータ
１０１２ 自動検査システム
１０１４ システムクロック
１０１６ａ 周波数合成器
１０１８ パターン発生器
１０２０ アナログ計器
１０２２ デジタイザ
１０２６、１０２８、１０３０ デジタルピン
【技術分野】
【０００１】
本発明は，一般に、信号発生に関する。より詳しくは、高い信号完全性を有する周期信号の合成に関する。
【背景技術】
【０００２】
自動試験装置（（ＡＴＥ）および他の高性能電子システムは、正確な周期信号を生成する能力に基づいて動作する。ＡＴＥは、コンピュータチップや、テレコミュニケーションチップや、電子組立て部品などの最先端の電子装置の試験用にこれらの信号を必要とする。これらのデバイスおよびアセンブリが、より高度になるにつれて、ＡＴＥは、高い試験規格を維持するために等しく進歩しなければならない。
【０００３】
図１は、正確な周期信号を合成するために多くのＡＴＥシステムによって用いられる従来のアーキテクチャ１００を示す。前記アーキテクチャ１００は、ＤＤＳ（デジタル信号合成器）などの周波数発生器１１０を備える。前記周波数発生器１１０は、プログラミング値ＦREFを受け取り、ＦREFに比例した周波数ＦINを有するアナログ信号を生成する。そして、周波数ＦINを有する信号が、１つ以上の位相固定ループ１１２−１１８に供給される。個々の位相固定ループ１１２−１１８は、ＦINに比例した周波数ＦOUTを有する個々の出力信号を発生させる。このように、前記アーキテクチャ１００は、種々の周波数を有する多数の信号を生成する方法を提供する。しかし、それらの信号は、すべて、共通の周波数ＦINから派生したものである。
【０００４】
図２は、図１の前記アーキテクチャ１００において用いることができるような、従来の位相固定ループ２００を示す。前記位相固定ループ２００は、周波数ＦINを有する入力信号を受け取り、周波数ＦOUTを有する出力信号を生成する。前記位相固定ループ２００は、フォワードパスおよびフィードバックパスを有するフィードバック回路である。前記フォワードパスは、位相検出器２１０、高利得ループフィルタ２１２、および電圧制御発振器（ＶＣＯ） ２１４を備える。一般に、前記フィードバックパスは第１の周波数デバイダ２１８を備える。前記フィードバックパスのこのデバイダには、前記出力周波数を増加させる効果がある。前記出力周波数を分割するために、第２の周波数デバイダ２１６を、前記フィードバックループの外に任意に設置できる。
【０００５】
前記位相検出器２１０は２つの入力信号を受け取る：周波数ＦINの入力信号、および周波数ＦOUT／Ｍのフィードバック信号である。公知のように、前記位相検出器２１０は、その入力信号の位相を比較し、入力信号の間の位相差に比例した出力信号を発生させるための回路を備える。適切に安定化された場合、前記フィードバックループの動作がこの位相差をゼロにする。前記ループフィルタ２１２は、前記位相検出器２１０の出力を平滑化し、一般に、安定性を有するループゲインに収れんする。前記ＶＣＯ２１４は、ＦOUTを発生させるために前記ループフィルタの出力を正弦波に変換する。前記第１のデバイダ２１８（一般にカウンタ）は、前記フィードバック信号を発生させためにＦOUTをＭで分割する。前記第２のデバイダ２１６は、それが設置されている場合、ＦOUTをＮで分割する。したがって、前記位相固定ループ２００の全体的な閉ループ周波数ゲインはＭ／Ｎである。
【０００６】
我々は周期信号を生成する前記従来のアーキテクチャ１００が、ある欠陥を有することを認めた。例えば、前記位相固定ループ２００はノイズを誘発し、合成された出力信号のタイミングジッタとして現れる。前記ノイズはいくつかの発生源に由来する。例えば、前記高利得ループフィルタ２１２はノイズを誘発する。また、それは、内部でおよび他の発生源から生成されたノイズを増幅する。前記位相固定ループ２００の中の位相検出器２１０、ＶＣＯ２１４、第１のデバイダ２１８、および第２のデバイダ２１６も大量のノイズを付加する。
【０００７】
前記従来のアーキテクチャ１００の別の問題となる側面は、前記位相固定ループ２００の前記デバイダ２１８が、前記位相固定ループの開ループ利得を直接的に減じることである。前記デバイダ比Ｍが大きいことは、一般に、出力周波数全体にわたって良い制御を提供するために望ましいことである。しかしながら、Ｍの値が大きければ大きいほど、開ループゲインが減少する。開ループゲインが減少するのに従って、前記位相固定ループ２００の精度とスピードは低下する。
【０００８】
これらの欠陥を取り除くことが望ましい。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明に従って、位相検出器は、デジタル的に合成された基準信号とサンプリングされた周期信号の間の位相差に対応するデジタル位相誤差を生成する。
【課題を解決するための手段】
【００１０】
本発明の実施例によると、前記位相検出器は、周波数合成器を構築するためのビルディングブロックのように用いられ、前記デジタル的に合成された基準信号は可変であり、さまざまな出力周波数を提供する。
【発明の効果】
【００１１】
前記位相検出器を備える周波数合成器は、周期的な波形を生成するために、ＡＴＥなどの電子システムにおいて用いることができる。
【図面の簡単な説明】
【００１２】
【図１】位相固定ループを用いて種々の周波数の信号を生成する従来技術による回路のブロック図である。
【図２】図１で示される回路で用いることができる先行技術による位相固定ループのブロック図である。
【図３】本発明の説明に役立つ実施例に基づく周波数合成器のブロック図である。
【図４】図３で示された周波数合成器において用いることができる、本発明の説明に役立つ実施例に基づくデジタル位相検出器のブロック図である。
【図５】本発明の説明に役立つ別の実施例に基づくデジタル位相検出器のブロック図である。
【図６】図４および図５のデジタル位相検出器において用いることができるダウンコンバータの実施例のブロック図である。
【図７】図４および図５のデジタル位相検出器において用いることができるダウンコンバータの別の実施例のブロック図である。
【図８】デジタル化された入力信号と基準周波数の間の累積位相誤差を生成する、本発明の実施例によるプロセスを示すフローチャートである。
【図９】デジタル化された入力信号と基準周波数の間の累積位相誤差を生成する、本発明の別の実施例によるプロセスを示すフローチャートである。
【図１０】本発明の実施例による自動検査システムの簡略化されたブロック図であり、この中で、図３で示されるような周波数合成器を、信号の完全性を改良するために使うことができる。
【発明を実施するための形態】
【００１３】
図３は本発明による周波数合成器３００の説明に役立つ実施例を示す。シンセサイザ３００は、周波数および位相（ＦREF、jREF）を示す入力データを受け取る入力を有する。シンセサイザ３００は、出力信号ＦOUTを生成する出力を有する。ＦOUTの周波数および位相は、前記入力データによって決定される。
【００１４】
図３の説明に役立つ実施例において、シンセサイザ３００は、フォワードパスおよびフィードバックパスを有するフィードバック回路である。フォワードパスは、デジタル位相検出器３１２、デジタルループフィルタ３１４、シグマデルタ変調器３１６、ＤＡＣ（ＤＡ変換器）３１８、アナログフィルタ３２０、およびＶＣＯ（電圧制御発振器）３２２を備える。フィードバックパスはＡＤ変換器（ＡＤ変換器）３１０を備える。
【００１５】
デジタル位相検出器３１２は、入力データ（ＦREF、jREF）を受け取る第１の入力、およびデジタルフィードバック信号を受け取る第２の入力を有する。望ましくは、デジタル位相検出器３１２は、周波数ＦREFおよび位相jREFを有する基準周波数を生成する。デジタル位相検出器は、基準信号とフィードバック信号の間の累積位相差を示すデジタル出力信号を生成するために、基準信号とフィードバック信号を比較する。これは、従来の位相検出器が入力信号の間の位相差に比例する位相誤差を発生させる方法と似ている。
【００１６】
望ましくは、デジタルループフィルタ３１４は、デジタル位相検出器からのデジタル出力信号を増幅する。望ましくは、デジタルループフィルタ３１４は、また、フィルタリングを行ない、フィードバックループの帯域幅を制限して、ノイズを低下させる。
【００１７】
シグマデルタ変調器３１６は従来タイプのものである。それは、入力信号より少ないビット数を有する出力信号を生成するが、効果的に失われた分解能を取り戻すために、高いサンプリングレートで出力信号に体系的に成分を付加する。
【００１８】
ＤＡＣ３１８は、シグマデルタ変調器３１６の出力の信号を離散的なアナログ信号に変換し、フィルタ３２０は、ＤＡＣ３１８の出力を平滑化する。これは、シグマデルタ変調器３１６によって付加された高周波成分の平均化を含む。望ましくは、フィルタ３２０はローパスフィルタである。望ましくは、フィルタは、前記フィードバックループの帯域幅よりはるかに高い帯域幅を有する。それによって、フィルタがフィードバックループの安定性に影響しないようになる。フィルタ３２０の出力は、ＦOUTを生成するＶＣＯ３２２の入力に供給される。
【００１９】
フィードバックループを閉じるために、ＡＤ変換器３１０はＦOUTをデジタル化し、デジタル化された信号（すなわち、フィードバック信号）をデジタル位相検出器３１２の第２の入力に戻す。
【００２０】
周波数合成器３００は多数の利点を提供する。シンセサイザ３００は、周波数デバイダ（デバイダ２１８などの）、アナログ高利得ループフィルタ（２１２など）、またはアナログ位相検出器（２１０など）を必要としないので、これらの発生源からのノイズは回避される。さらに、シンセサイザ３００は信号をデジタル方式でＤＡＣ３１８の入力まで管理する。
【００２１】
ＤＡＣ３１８およびＡＤＣ３１０は、シンセサイザ３００にノイズを付加する。しかしながら、正確なコンバータの使用を通して、およびフィードバックループのフィルタリング作用によって、これらの要素が付加するノイズの量を低く保つことができる。
【００２２】
望ましくは、デジタルループフィルタ３１４は雑音成分を選択的に減衰させるようにプログラムで制御できる。例えば、ＡＤ変換器が５００ｋＨｚにおいてノイズ刺激（ｓｐｕｒ）を生成することが知られている場合、デジタルループフィルタ３１４は、５００ｋＨｚにおいてゼロ、またはほぼゼロのゲインを有するように設計され、このようにして、５００ｋＨｚのノイズ刺激（ｓｐｕｒ）がシンセサイザの出力に現れるのを防ぐことが可能である。デジタルフィルタ、特にＦＩＲ（有限インパルス応答）フィルタの設計が柔軟に行えるという理由から、任意の発生源からの任意の数の雑音周波数に対して必要とされる時に、周波数「ゼロ」をデジタルループフィルタ３１４の伝達関数に付加できる。望ましくは、デジタルループフィルタ３１４の伝達関数は、どんな対象用途の特定のノイズ特性にも対応するためにフィールドプログラマブルである。
【００２３】
望ましくは、シンセサイザ３００は、デジタルおよびアナログの構成部品の組み合わせからなるプリント基板アセンブリ上で実行される。好ましい実施例では、デジタル位相検出器３１２、デジタルループフィルタ３１４、およびシグマデルタ変調器３１６は、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）またはＡＳＩＣ（特定用途向け集積回路）などの単一のデジタル構成部品で一緒に提供される。しかしながら、これは要求されてはいない。あるいはまた、別々に、または分散ロジックの形でそれらを提供できる。いくつかの構成部品を、個別のＦＰＧＡ、ＡＳＩＣ、または離散的なロジックで提供し、他のものを一緒に提供できる。また、デジタル位相検出器３１２、デジタルループフィルタ３１４、およびシグマデルタ変調器３１６を、コンピュータプロセッサで動くソフトウェアで実行できる。
【００２４】
望ましくは、ＡＤＣ３１０は少なくとも１４ビットの分解能および１００ＭＳａ／ｓのサンプリングレートを有する。しかしながら、これは要求されてはいない。コンバータの種類（例えば、シグマデルタ、逐次近似など）は、本発明にとって重要ではない。ほんの狭い周波数範囲で動作することが要求されるシンセサイザに対して、ＡＤＣ３１０は、帯域通過シグマデルタ変換器として実行される。望ましくは、ＤＡＣ３１８は高分解能（例えば、１６−２４ビット）を有する。繰り返すが、コンバータの種類は、本発明にとって重要ではない。
【００２５】
図４は、本発明の実施例のシンセサイザ３００に適したデジタル位相検出器を示す。図４で示されるように、デジタル位相検出器の第１の入力はデジタルオシレータ４１４と結合され、デジタル位相検出器の第２の入力はダウンコンバータ４１０と結合される。入力データ（ＦREF、jREF）に基づいて、デジタルオシレータ４１４は、周波数ＦOSCおよび位相jOSCを有するデジタル基準信号を合成する。望ましくは、ＦOSCはＦREFと等しく、望ましくは、jOSCはjREFと等しい。
【００２６】
望ましくは、デジタル基準信号は直角位相基準信号であり、すなわち、９０度の位相差によって分離された２つの正弦波を表す２つの構成部分からなる。慣習上、直角位相基準信号の第１の構成部分はコサインとして示され、第２の構成部分はサインとして示される。したがって、直角位相基準信号の第１の構成部分はＣｏｓ（２p ＦOSCｔ ＋ jOSC）の形を有し、第２の構成部分はＳｉｎ（２p ＦOSCｔ ＋ jOSC）の形を有する。
【００２７】
直角位相基準信号はダウンコンバータ５１０に供給され、そこでフィードバック信号と混ぜられる。シンセサイザ３００の構成からデジタル位相検出器を取り出して考えると、より一般には、フィードバック信号は、Ｃｏｓ（２p ＦIN ｔ ＋ jIN）の形を有するサンプリングされた周期信号と見なすことができる。
【００２８】
ダウンコンバータ４１０は、サンプリングされた周期信号および直角位相基準信号に対応する差の信号を作り出す。望ましくは、差の信号は２つの構成部分を有する直角位相信号であり、一方の構成部分は、ほぼＣｏｓ［２p （ＦIN − ＦOSC）ｔ ＋ jIN − jOSC］の形を有し、もう一方の構成部分は、ほぼＳｉｎ［２p （ＦIN − ＦOSC）ｔ ＋ jIN − jOSC］の形を有する。したがって、直角位相差信号の周波数は、入力周波数とオシレータ周波数の差ＦIN − ＦOSCに等しく、直角位相差信号の位相は、入力位相とオシレータ位相の差jIN −jOSCに等しい。
【００２９】
簡潔に図６および図７について説明する。図６および図７では、２つの実施例がダウンコンバータ４１０について示される。図６において、ヒルベルトフィルタ６１２は、サンプリングされた周期信号の位相を９０度シフトさせたバージョンを生成する。遅延ユニット６１０によって、ヒルベルトフィルタ６１２における任意の定値伝搬遅延がなされる。遅延ユニット６１０の出力およびヒルベルトフィルタ６１２の出力は、一緒になってサンプリングされた周期信号の直角位相バージョンを形成する。復調器６１４は、サンプリングされた周期信号の直角位相バージョンを直角位相基準信号で復調し、直角位相差信号を生成する。
【００３０】
図７は、もっと簡単なアプローチを示す。サンプリングされた周期信号は、それぞれ第１および第２のマルチプライヤ７１０および７１２に供給される。第１のマルチプライヤ７１０は、直角位相基準信号の第１の構成部分にサンプリングされた周期信号を乗じ、第２のマルチプライヤ７１２は、直角位相基準信号の第２の構成部分にサンプリングされた周期信号を乗じる。個々の乗算は和および差の成分を生成する。第１および第２のデジタルローパスフィルタ７１４および７１６は、それぞれ第１および第２のマルチプライヤ７１０および７１２の出力をフィルターにかけ、和の成分を除去し、差の成分を通過させる。これらの差の成分は直角位相差信号を形成する。
【００３１】
図４に戻る。図４では、直角位相差信号が位相エクストラクタ４１６に供給される。位相エクストラクタ４１６は、直角位相差信号によって表された累積位相差を生成する。好ましい実施例では、位相エクストラクタ４１６はＡＴＡＮ２関数を実行する。公知のように、ＡＴＡＮ２は、２つの入力に関する商の４つの象限の逆タンジェントを生成する。ＡＴＡＮ２への２つの入力が同じ角度q のサインおよびコサインである場合、ＡＴＡＮ２ ［ｓｉｎ（q）、ｃｏｓ（q）］は単に角度qである。したがって、直角位相差信号の２つの構成部分のＡＴＡＮ２は、［２p （ＦIN − ＦOSC）ｔ ＋ jIN − jOSC］に対する評価を与える。この値は、デジタルオシレータ５１４の出力とサンプリングされた周期信号の間の累積位相差に対応する。ＦIN、ＦOSC、jIN、および jOSCが一定である場合、累積位相差によって表現される値は、時間の経過と共に直線の形となる。
【００３２】
シンセサイザ３００の構成において、位相エクストラクタ４１６によって作り出された累積位相差はデジタル位相誤差を提供する。これは、従来技術のアナログ位相検出器２１０によって生成されるアナログ位相誤差と似ている。隨意に、加算器４２０によって、位相jADJを、累積位相差に加算しまたは累積位相差から引き算し、シンセサイザ３００の他の構成部品に渡される位相誤差を調整することができる。加算器４２０による位相の加算または引き算は、シンセサイザの出力信号（ＦOUT）の位相をシフトするという効果を有する。
【００３３】
図４のデジタル位相検出器が適切に働くために、デジタルオシレータ４１４が、精度を有する直角位相基準信号を生成できるべきである。例えば、ＦOSCは、ＦREFによって規定された周波数とほぼ等しいはずであり（名目上は、ＦOSCとＦREFは等しい）、jOSCは、jREFによって規定された位相とほぼ等しくなければならない（名目上は、jOSCとjREFは等しい）。この要件はデジタルオシレータ４１４について重要な要求を行なう。すなわち、急ぎの際、および必要なサンプリングレートにおいて、直角位相基準信号の正確な値を作り出すことを要求する。
【００３４】
Ｋ／ＦOSC＝Ｌ／ＦS（ここで、ＫおよびＬは両方とも整数である）などのように、ＦOSCおよびＦSが関連している場合、比較的容易にこの要件を達成することができる、この場合、デジタルオシレータ４１４は直角位相基準信号を生成するために索引テーブルを使うことができる。索引テーブルは、サンプルクロックの連続したサイクルで、直角位相基準信号のあらかじめ保存された値を関連づける。このようにして、索引テーブルに保存された値を通して繰り返し循環することによって、デジタルオシレータは簡単に直角位相基準信号を生成できる。
【００３５】
しかしながら、Ｋ／ＦOSCがＬ／ＦSと等しくない場合、状況は、より複雑になる。この状況の下では、索引テーブルを通しての１回の繰り返しに対して妥当な値が、他の繰り返しに対しては妥当ではなくなるために、簡単な索引テーブルを用いることができない。異なる解決法が要求されている。１つの解決法は、直角位相基準信号の値を大急ぎで計算するコンピューティングエンジンを有するデジタルオシレータ４１４を搭載することである。しかしながら、この解決法は複雑である。
【００３６】
他の解決法は図５において示される。図５は、デジタル位相検出器３１２の代替の実施例を示している。図５のダウンコンバータ５１０、位相エクストラクタ５１６、および加算器５２０は、図４のダウンコンバータ４１０、位相エクストラクタ４１６、および加算器４２０とほぼ同じである。しかしながら、図５は、計算ユニット５１２、アキュムレータ５１８、および第２の加算器５２２を備える。
【００３７】
計算ユニット５１２は、入力データ（ＦREF、jREF）を２つの構成部分、すなわち一次的な構成部分、および二次的な構成部分に分割する。一次的な構成部分（ＦOSC、jOSC）は、デジタルオシレータ５１４が、索引テーブルを用いるなどの方法によって容易に生成することができる基準信号（ＦREF、jREF）の近似値を表す。二次的な構成部分（jRES）は、残留位相値、すなわち、上の近似値における誤差を表す。望ましくは、一次的な構成部分は条件、Ｋ／ＦOSC ＝ Ｌ／ＦS、を満たす。ＦOSCがＦREFに等しくない場合、慣習的に、ＫおよびＬは、ＦOSCがＦREFよりわずかに大きいくなるように選択されることが望ましい。したがって、二次的な構成部分jRESは、ＦSの個々のサイクルで生じるＦOSCとＦREFの間の位相差を表す。
【００３８】
アキュムレータ５１８は、ＦSの個々のサイクルのjRESの値を蓄積する（すなわち、それ自身の成分に付加する）。その結果、アキュムレータ５１８によって保持される値は、時間の経過と共に直線の形となる。
【００３９】
位相エクストラクタ５１６の出力は、入力データの二次的な構成部分を含まない。加算器５２２は、位相エクストラクタ５１６の出力からアキュムレータ５１８の出力を引き算することによって、この出力を修正する。このようにして、加算器５２２の出力は、入力データの一１次的構成部分および二次的構成部分の両方を含み、サンプリングされた周期信号と基準値（すなわち、ＦREF、jREF）の間の位相誤差の正確な表現を作り出す。
【００４０】
図４および図５のデジタル位相検出器の一般的な実施について、図３と関連して上で説明した。ＡＴＡＮ２関数およびアキュムレータ５１８などの特定の要素は、市販の論理定義を有する。これらの定義を購入し、ダウンロードして、最初に少し設計作業を行うだけで、ＦＰＧＡまたはＡＳＩＣで具体化できる。
【００４１】
望ましくは、基準データ（ＦREF、jREF）は可変である。図４または図５のデジタル位相検出器がシンセサイザにおいて用いられる時、異なった出力周波数を得るために、基準データはプログラマブルであることが望ましい。望ましくは、基準データの新しい値がプログラムされるたびに整数ＫおよびＬの値を更新する。望ましくは、残余のサイズを最小にするために、Ｋを実用的な範囲の大きさにする。ＫおよびＬを、所望の出力周波数およびサンプリングレートに基づいて人手で計算してもよく、またはソフトウェア、ファームウェア、またはハードウェアで生成してもよい。
【００４２】
図４および図５のデジタル位相検出器は多くの利益をもたらす。例えば、位相誤差はサンプルクロックの１サイクルに一度などの高い頻度で更新される。さらに、位相誤差はきわめて高い分解能で提供される。位相残余jRESが、基準周波数の一次的な構成部分から切り離して管理されるので、数値精度の多くのビットをjRESに当てることができる。また、デジタルオシレータ５１４を実行するのに用いられる索引テーブルに保存されるＦOSC （すなわち、Ｋの値）の繰り返し数を増加させることによって、全体的な位相誤差へのjRESの寄与をきわめて小さくすることができる。
【００４３】
図８は、周期的なサンプル信号と振動性のデジタル基準信号の間の累積位相差を測定するための本発明の実施例のプロセスを示す。一例として、このプロセスを行うために、図４のデジタル位相検出器および図５のデジタル位相検出器の両方を搭載できる。
【００４４】
図９は、周期的なサンプル信号と振動性のデジタル基準信号の間の累積位相差を測定するための本発明の別の実施例のプロセスを示す。一例として、このプロセスを行うために、図５のデジタル位相検出器を搭載できる。
【００４５】
図１０は、図３で示された種類の周波数合成器の応用例を示している。自動検査システム１０１２は、ＤＵＴ（供試のデバイス）１０４０をテストするために、ホストコンピュータ１０１０によって制御される。自動検査システム１０１２は、アナログ計器１０２０、デジタイザ１０２２、および任意波形発生器（ＡＷＧ）１０２４などの計器を備える。また、自動検査システム１０１２は、一般にデジタルピン１０２６、１０２８、および１０３０で示される複数のデジタル電子チャンネルを備えることができる。デジタル電子チャンネルは、デジタル信号を出力し、および検出するために配置される。
【００４６】
特に、自動検査システム１０１２は、複数の周波数合成器１０１６ａ−ｇを備える。これらのシンセサイザは、図３で示されたものと同じ一般型のシンセサイザである。シンセサイザ１０１６ａ−ｇ各々は、システムクロック１０１４からクロック信号ＦSを受け取る。また、それらは各々、所望出力周波数および位相について規定する各々の入力データ（ＦREF、jREF）を受け取る。周波数合成器１０１６ａ−ｇ各々は、それらのクロックと各々の入力データに対応して、各々の周期的な出力信号を生成する。これらの出力信号は、計器１０２０、１０２２、および１０２４に供給される。それらの計器は、その正常動作のために周波数標準またはクロックを必要とする場合がある。また、前記出力信号を、デジタルピン１０２６、１０２８、および１０３０を制御するクロックとして用いることができる。周波数合成器を、パターン発生器１０１８への入力として用いることができる。パターン発生器１０１８は、正確に制御された瞬間に、特定の形式を有するデジタル信号をデジタルピンに出力させ、または／および検出させるために、周波数合成器と協働することができる。
【００４７】
本明細書に開示された実施例は、本発明の範囲の中で変形できる。例えば、図４および図５で示されたデジタル位相検出器は、図３で示されたような周波数合成器と共に使用するために示され、説明された。しかしながら、その代わりに、入力信号と基準値の間の位相差を測定するためのどのような応用においても、これらのデジタル位相検出器を用いることができる。
【００４８】
説明されたように、図３のシンセサイザはデジタルループフィルタ３１４を含んでいる。代わりに、フィルタ２１２と同様のアナログループフィルタを、ＤＡＣ３１８の出力に挿入し、デジタルループフィルタ３１４を省略してもよい。
【００４９】
説明されたように、シンセサイザ３００はシグマデルタ変調器３１６を含んでいる。しかしながら、その代わりに、シグマデルタ変調器を省略してもよい。
【００５０】
本明細書で用いられる「含む」、「有する」、「包含する」などの言葉、およびこれらの単語の文法的な変形は、封鎖グループの要素を示唆するものではなく、むしろ付加的な要素を含むことができる制限のないグループを示唆するものである。さらに、「結合する」という言葉およびその文法的な変形は、要素間の直接的な接続を要求せず、直接的または間接的な接続を示す。したがって、要素は、一緒に「結合される」要素と要素の間で接続できる。
【００５１】
本明細書に開示された実施例は、数学の関数を実行するデジタルエレクトロニクスの使用を含む。数学の持つ柔軟性のために、等価的な方法で、本明細書で達成されたものと実質的に同じ結果を達成する目的で、異なった数学的演算または組み合わせを使用することができる。これらの変形は本発明の範囲の中にある。
【００５２】
したがって、本明細書に開示された実施例を制限として理解するべきではない。
【符号の説明】
【００５３】
１００ アーキテクチャ
１１０ 周波数発生器
１１２ 位相固定ループ
２００ 位相固定ループ
２１０ アナログ位相検出器
２１２ 高利得ループフィルタ
２１６ 周波数デバイダ
２１８ 周波数デバイダ
３００ 周波数合成器
３１０ 変換器
３１２ デジタル位相検出器
３１４ デジタルループフィルタ
３１６ シグマデルタ変調器
３２０ アナログフィルタ
４１０ ダウンコンバータ
４１４ デジタルオシレータ
４１６ 位相エクストラクタ
４２０ 加算器
５１０ ダウンコンバータ
５１２ 計算ユニット
５１４ デジタルオシレータ
５１６ 位相エクストラクタ
５１８ アキュムレータ
５２０ 加算器
５２２ 加算器
６１０ 遅延ユニット
６１２ ヒルベルトフィルタ
６１４ 復調器
７１０ マルチプライヤ
７１２ マルチプライヤ
７１４ デジタルローパスフィルタ
１０１０ ホストコンピュータ
１０１２ 自動検査システム
１０１４ システムクロック
１０１６ａ 周波数合成器
１０１８ パターン発生器
１０２０ アナログ計器
１０２２ デジタイザ
１０２６、１０２８、１０３０ デジタルピン
【特許請求の範囲】
【請求項１】
マルチビット離散時間 sampled フィードバック信号を受け取る入力と、前記マルチビット離散時間 sampledフィードバック信号とデジタル振動信号の位相差を示すデジタル位相エラー信号を供給する出力を備えるデジタル位相検出器と；入力と出力を備え、前記入力が前記デジタル位相検出器の前記出力と結合されたループフィルタと；入力と出力を備え、前記入力が前記ループフィルタの前記出力と結合されたＶＣＯと；入力と出力を備え、前記入力が前記ＶＣＯの前記出力と結合され、前記出力が、前記マルチビット離散時間 sampledフィードバック信号を供給する前記デジタル位相検出器の前記入力と結合されたＡＤＣと；を備えることを特徴とする周期的な波形を生成する回路。
【請求項２】
請求項１に記載の回路であって、前記デジタル位相検出器が、前記デジタル振動信号を受け取る第１の入力と、前記マルチビット離散時間 sampledフィードバック信号を受け取る第２の入力と、出力を有するダウンコンバータと；前記ダウンコンバータの前記出力と結合された入力と前記デジタル位相検出器の前記出力と結合された出力を有する位相エクストラクタを備えることを特徴とする回路。
【請求項３】
請求項２に記載の回路であって、前記デジタル位相検出器が、前記デジタル振動信号を生成するデジタルオシレータをさらに備えることを特徴とする回路。
【請求項４】
請求項３に記載の回路であって、前記デジタルオシレータが、前記デジタル振動信号を異なる周波数で供給するためにプログラマブルであることを特徴とする回路。
【請求項５】
請求項４に記載の回路であって、前記デジタルオシレータが、さらに、前記デジタル振動信号を異なる位相で供給するためにプログラマブルであることを特徴とする回路。
【請求項６】
請求項３に記載の回路であって、前記デジタル位相検出器が、前記位相エクストラクタの前記出力と前記デジタル位相検出器の前記出力の間に直接に結合された、前記デジタル位相エラー信号に対し所望の所定量の調整を行う加算器をさらに備えることを特徴とする回路。
【請求項７】
請求項６に記載の回路であって、前記デジタル位相エラー信号に対する前記調整がプログラマブルであることを特徴とする回路。
【請求項８】
請求項１に記載の回路であって、前記ループフィルタがデジタルループフィルタであることを特徴とする回路。
【請求項９】
請求項８に記載の回路であって、前記回路が、既知の周波数を有するノイズ成分によって影響され、前記ループフィルタが伝達関数を有し、前記ループフィルタの前記伝達関数が前記ノイズ成分の前記既知の周波数で利得を低減したことを特徴とする回路。
【請求項１０】
請求項８に記載の回路であって、前記ループフィルタの前記出力と前記ＶＣＯの前記入力の間に直接に結合されたＤＡＣをさらに備えることを特徴とする回路。
【請求項１１】
請求項１０に記載の回路であって、ループフィルタと前記ＤＡＣの間に直接に結合されたシグマデルタ変調器をさらに備えることを特徴とする回路。
【請求項１２】
請求項１０に記載の回路であって、前記ＤＡＣと前記ＶＣＯの間に直接に結合されたアナログフィルタをさらに備えることを特徴とする回路。
【請求項１３】
（Ａ）振動デジタル信号を受け取ること；（Ｂ）マルチビット離散時間 sampledフィードバック信号を受け取ること；（Ｃ）前記振動デジタル信号と前記マルチビット離散時間 sampledフィードバック信号の間の位相差に対応してデジタル位相エラー信号を生成すること；（Ｄ）前記デジタル位相エラーをフィルタリングすること；（Ｅ）前記フィルタリングされたデジタル位相エラーを振動アナログ信号へと変換すること；（Ｆ）前記振動アナログ信号をサンプリングして、前記マルチビット離散時間 sampledフィードバック信号を発生すること；を含むことを特徴とする周期信号を生成する方法。
【請求項１４】
請求項１３に記載の方法であって、前記デジタル位相エラー信号を生成する前記ステップが：前記振動デジタル信号と前記マルチビット離散時間 sampledフィードバック信号の間の周波数差に等しい周波数を有し、前記振動デジタル信号と前記マルチビット離散時間 sampledフィードバック信号の間の位相差に等しい位相を有する差信号を生成すること；前記差信号から累積的な位相エラーを抽出すること；を含むことを特徴とする方法。
【請求項１５】
請求項１４に記載の方法であって、前記累積的な位相エラーに加算するかまたはそこから減算することによって前記デジタル位相エラーを調整することをさらに含むことを特徴とする方法。
【請求項１６】
請求項１３に記載の方法であって、前記（Ｅ）フィルタリングされたデジタル位相エラーを前記振動アナログ信号へと変換するステップが：前記フィルタリングされたデジタル位相エラーをレベルを有する第１のアナログ信号へと変換することと；前記第１のアナログ信号を前記振動アナログ信号へと変換すること；を含み、前記振動アナログ信号が、前記第１のアナログ信号の前記レベルと関連して変化する周波数を有することを特徴とする方法。
【請求項１７】
請求項１３に記載の方法であって、前記（Ｄ）フィルタリングするステップが前記デジタル位相エラーをデジタル的にフィルタリングすることを含むことを特徴とする回路。
【請求項１８】
デジタル振動信号を受け取る第１の入力と、フィードバック信号を受け取る第２の入力と、デジタル差信号を供給する出力を有するダウンコンバータと；入力と出力を備え、前記入力が前記ダウンコンバータの前記出力と結合された位相エクストラクタと；入力と出力を備え、前記入力が前記位相エクストラクタの前記出力と結合されたループフィルタと；入力と出力を備え、前記入力が前記ループフィルタの前記出力と結合されたＶＣＯと；入力と出力を備え、前記入力が前記ＶＣＯの前記出力と結合され、前記出力が前記フィードバック信号を供給する前記ダウンコンバータの前記第２の入力と結合されたＡＤＣと；を備えることを特徴とする周期的な波形を生成する回路。
【請求項１９】
請求項１８に記載の回路であって、前記デジタル振動信号を生成するデジタルオシレータをさらに備える回路。
【請求項２０】
請求項１８に記載の回路であって、前記位相エクストラクタの前記出力と前記ループフィルタの前記入力の間に結合され、所望の位相調整を加算または減算する加算器をさらに備えることを特徴とする回路。
【請求項１】
マルチビット離散時間 sampled フィードバック信号を受け取る入力と、前記マルチビット離散時間 sampledフィードバック信号とデジタル振動信号の位相差を示すデジタル位相エラー信号を供給する出力を備えるデジタル位相検出器と；入力と出力を備え、前記入力が前記デジタル位相検出器の前記出力と結合されたループフィルタと；入力と出力を備え、前記入力が前記ループフィルタの前記出力と結合されたＶＣＯと；入力と出力を備え、前記入力が前記ＶＣＯの前記出力と結合され、前記出力が、前記マルチビット離散時間 sampledフィードバック信号を供給する前記デジタル位相検出器の前記入力と結合されたＡＤＣと；を備えることを特徴とする周期的な波形を生成する回路。
【請求項２】
請求項１に記載の回路であって、前記デジタル位相検出器が、前記デジタル振動信号を受け取る第１の入力と、前記マルチビット離散時間 sampledフィードバック信号を受け取る第２の入力と、出力を有するダウンコンバータと；前記ダウンコンバータの前記出力と結合された入力と前記デジタル位相検出器の前記出力と結合された出力を有する位相エクストラクタを備えることを特徴とする回路。
【請求項３】
請求項２に記載の回路であって、前記デジタル位相検出器が、前記デジタル振動信号を生成するデジタルオシレータをさらに備えることを特徴とする回路。
【請求項４】
請求項３に記載の回路であって、前記デジタルオシレータが、前記デジタル振動信号を異なる周波数で供給するためにプログラマブルであることを特徴とする回路。
【請求項５】
請求項４に記載の回路であって、前記デジタルオシレータが、さらに、前記デジタル振動信号を異なる位相で供給するためにプログラマブルであることを特徴とする回路。
【請求項６】
請求項３に記載の回路であって、前記デジタル位相検出器が、前記位相エクストラクタの前記出力と前記デジタル位相検出器の前記出力の間に直接に結合された、前記デジタル位相エラー信号に対し所望の所定量の調整を行う加算器をさらに備えることを特徴とする回路。
【請求項７】
請求項６に記載の回路であって、前記デジタル位相エラー信号に対する前記調整がプログラマブルであることを特徴とする回路。
【請求項８】
請求項１に記載の回路であって、前記ループフィルタがデジタルループフィルタであることを特徴とする回路。
【請求項９】
請求項８に記載の回路であって、前記回路が、既知の周波数を有するノイズ成分によって影響され、前記ループフィルタが伝達関数を有し、前記ループフィルタの前記伝達関数が前記ノイズ成分の前記既知の周波数で利得を低減したことを特徴とする回路。
【請求項１０】
請求項８に記載の回路であって、前記ループフィルタの前記出力と前記ＶＣＯの前記入力の間に直接に結合されたＤＡＣをさらに備えることを特徴とする回路。
【請求項１１】
請求項１０に記載の回路であって、ループフィルタと前記ＤＡＣの間に直接に結合されたシグマデルタ変調器をさらに備えることを特徴とする回路。
【請求項１２】
請求項１０に記載の回路であって、前記ＤＡＣと前記ＶＣＯの間に直接に結合されたアナログフィルタをさらに備えることを特徴とする回路。
【請求項１３】
（Ａ）振動デジタル信号を受け取ること；（Ｂ）マルチビット離散時間 sampledフィードバック信号を受け取ること；（Ｃ）前記振動デジタル信号と前記マルチビット離散時間 sampledフィードバック信号の間の位相差に対応してデジタル位相エラー信号を生成すること；（Ｄ）前記デジタル位相エラーをフィルタリングすること；（Ｅ）前記フィルタリングされたデジタル位相エラーを振動アナログ信号へと変換すること；（Ｆ）前記振動アナログ信号をサンプリングして、前記マルチビット離散時間 sampledフィードバック信号を発生すること；を含むことを特徴とする周期信号を生成する方法。
【請求項１４】
請求項１３に記載の方法であって、前記デジタル位相エラー信号を生成する前記ステップが：前記振動デジタル信号と前記マルチビット離散時間 sampledフィードバック信号の間の周波数差に等しい周波数を有し、前記振動デジタル信号と前記マルチビット離散時間 sampledフィードバック信号の間の位相差に等しい位相を有する差信号を生成すること；前記差信号から累積的な位相エラーを抽出すること；を含むことを特徴とする方法。
【請求項１５】
請求項１４に記載の方法であって、前記累積的な位相エラーに加算するかまたはそこから減算することによって前記デジタル位相エラーを調整することをさらに含むことを特徴とする方法。
【請求項１６】
請求項１３に記載の方法であって、前記（Ｅ）フィルタリングされたデジタル位相エラーを前記振動アナログ信号へと変換するステップが：前記フィルタリングされたデジタル位相エラーをレベルを有する第１のアナログ信号へと変換することと；前記第１のアナログ信号を前記振動アナログ信号へと変換すること；を含み、前記振動アナログ信号が、前記第１のアナログ信号の前記レベルと関連して変化する周波数を有することを特徴とする方法。
【請求項１７】
請求項１３に記載の方法であって、前記（Ｄ）フィルタリングするステップが前記デジタル位相エラーをデジタル的にフィルタリングすることを含むことを特徴とする回路。
【請求項１８】
デジタル振動信号を受け取る第１の入力と、フィードバック信号を受け取る第２の入力と、デジタル差信号を供給する出力を有するダウンコンバータと；入力と出力を備え、前記入力が前記ダウンコンバータの前記出力と結合された位相エクストラクタと；入力と出力を備え、前記入力が前記位相エクストラクタの前記出力と結合されたループフィルタと；入力と出力を備え、前記入力が前記ループフィルタの前記出力と結合されたＶＣＯと；入力と出力を備え、前記入力が前記ＶＣＯの前記出力と結合され、前記出力が前記フィードバック信号を供給する前記ダウンコンバータの前記第２の入力と結合されたＡＤＣと；を備えることを特徴とする周期的な波形を生成する回路。
【請求項１９】
請求項１８に記載の回路であって、前記デジタル振動信号を生成するデジタルオシレータをさらに備える回路。
【請求項２０】
請求項１８に記載の回路であって、前記位相エクストラクタの前記出力と前記ループフィルタの前記入力の間に結合され、所望の位相調整を加算または減算する加算器をさらに備えることを特徴とする回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１０−１６１７９７（Ｐ２０１０−１６１７９７Ａ）
【公開日】平成２２年７月２２日（２０１０．７．２２）
【国際特許分類】
【出願番号】特願２０１０−５７３２４（Ｐ２０１０−５７３２４）
【出願日】平成２２年３月１５日（２０１０．３．１５）
【分割の表示】特願２００５−８６５３５（Ｐ２００５−８６５３５）の分割
【原出願日】平成１７年３月２４日（２００５．３．２４）
【出願人】（５０５１０８６３８）テラダイン インク (2)
【Ｆターム（参考）】
【公開日】平成２２年７月２２日（２０１０．７．２２）
【国際特許分類】
【出願日】平成２２年３月１５日（２０１０．３．１５）
【分割の表示】特願２００５−８６５３５（Ｐ２００５−８６５３５）の分割
【原出願日】平成１７年３月２４日（２００５．３．２４）
【出願人】（５０５１０８６３８）テラダイン インク (2)
【Ｆターム（参考）】
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