半導体集積回路および無線通信装置
【課題】小規模かつ低消費電力で発振信号を生成可能な半導体集積回路およびこれを用いた無線通信装置を提供する。
【解決手段】半導体集積回路は、デジタル制御発振器と、カウンタと、時間デジタル変換器と、加算器と、制御信号生成部と、を備える。時間デジタル変換器は、発振信号と参照信号との位相差に対応する第３のデジタル信号を生成する。前記時間デジタル変換器は、分周器と、複数のインピーダンス素子と、位相差検出部と、を有する。分周器は、前記発振信号を分周して複数の分周信号を生成する。複数のインピーダンス素子は、前記複数の分周信号を分圧して、前記発振信号を遅延させた複数の遅延信号を生成する。位相差検出部は、前記参照信号と、前記複数の遅延信号のそれぞれと、を比較することにより、前記参照信号と前記発振信号との位相差に対応する前記第３のデジタル信号を出力する。
【解決手段】半導体集積回路は、デジタル制御発振器と、カウンタと、時間デジタル変換器と、加算器と、制御信号生成部と、を備える。時間デジタル変換器は、発振信号と参照信号との位相差に対応する第３のデジタル信号を生成する。前記時間デジタル変換器は、分周器と、複数のインピーダンス素子と、位相差検出部と、を有する。分周器は、前記発振信号を分周して複数の分周信号を生成する。複数のインピーダンス素子は、前記複数の分周信号を分圧して、前記発振信号を遅延させた複数の遅延信号を生成する。位相差検出部は、前記参照信号と、前記複数の遅延信号のそれぞれと、を比較することにより、前記参照信号と前記発振信号との位相差に対応する前記第３のデジタル信号を出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路および無線通信装置に関する。
【背景技術】
【０００２】
携帯電話に代表される無線通信装置には、信号を変調および復調する基準となるＬＯ（Local Oscillator）信号を生成するためのＰＬＬ（Phase Lock Loop）回路が搭載されていることがある。近年では、すべての処理をデジタル回路で構成したＡＤＰＬＬ（All Digital Phase Lock Loop）回路が搭載されることも多い。
【０００３】
ＡＤＰＬＬ回路では、生成されたＬＯ信号と、外部から入力される参照信号との位相差をデジタル値に変換する時間デジタル変換器（Time to Digital Converter：以下、ＴＤＣ）が用いられる。従来のＴＤＣでは、インバータ等の遅延素子を直列接続したものが一般的である。しかしながら、半導体製造プロセスのばらつき等に起因して遅延素子の遅延時間がばらつくこともある。そのため、複雑な演算を行って位相差情報を規格化する必要がある。その結果、ＰＬＬ回路の規模が大きくなったり、消費電力が増大してしまったりするという問題がある。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Erwan Le Roux et al., "A 1V RF SoC with an 863-to-928MHz 400kb/s Radio and a 32b Dual MAC DSP Core for Wireless Sensor and Body Networks", ISSCC 2010/SESSION 25/WIRELESS CONNECTIVITY/25.8, pp. 464-465.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
小規模かつ低消費電力で発振信号を生成可能な半導体集積回路およびこれを用いた無線通信装置を提供する。
【課題を解決するための手段】
【０００６】
本実施形態によれば、半導体集積回路は、デジタル制御発振器と、カウンタと、時間デジタル変換器と、加算器と、制御信号生成部と、を備える。デジタル制御発振器は、第１のデジタル信号に応じた周波数の発振信号を生成する。カウンタは、前記発振信号のパルス数をカウントし、参照信号に同期して、カウント値を第２のデジタル信号として出力する。時間デジタル変換器は、前記発振信号と前記参照信号との位相差に対応する第３のデジタル信号を生成する。加算器は、前記第２および第３のデジタル信号を加算して第４のデジタル信号を生成する。制御信号生成部は、前記参照信号に同期して周波数設定値を積算した値と、前記第４のデジタル信号と、に基づいて、前記発振信号の周波数が所定値に近づくよう前記第１のデジタル信号を生成する。前記時間デジタル変換器は、分周器と、複数のインピーダンス素子と、位相差検出部と、を有する。分周器は、前記発振信号を分周して複数の分周信号を生成する。複数のインピーダンス素子は、前記複数の分周信号を分圧して、前記発振信号を遅延させた複数の遅延信号を生成する。位相差検出部は、前記参照信号と、前記複数の遅延信号のそれぞれと、を比較することにより、前記参照信号と前記発振信号との位相差に対応する前記第３のデジタル信号を出力する。
【図面の簡単な説明】
【０００７】
【図１】一実施形態に係る無線通信装置１００の概略ブロック図。
【図２】半導体集積回路２００の概略ブロック図。
【図３】図２の半導体集積回路の処理動作の一例を示すフローチャート。
【図４】参照信号ＲＥＦおよび信号ＡＣＣ１，ＡＣＣ２の波形図の一例。
【図５】ＴＤＣ２４の内部構成の一例を示す図。
【図６】ＴＤＣ２４内の遅延信号ｑ［１］〜ｑ［ｎ］および参照信号ＲＥＦの波形図の一例を示す図。
【図７】ＰＰＧ３２の内部構成の一例を示す回路図。
【図８】ＰＰＧ３２の具体例を示す回路図。
【発明を実施するための形態】
【０００８】
以下、半導体集積回路および無線通信装置の実施形態について、図面を参照しながら具体的に説明する。
【０００９】
図１は、一実施形態に係る無線通信装置１００の概略ブロック図である。図１の無線通信装置１００は、例えば携帯電話に搭載される。無線通信装置１００は、アンテナ１と、切替器（ＳＷ）２と、信号送信部３と、信号受信部４とを備えている。なお、無線通信装置１００は信号送信部３および信号受信部４のうちの１つのみを備えていてもよい。
【００１０】
アンテナ１は電波信号を送信または受信する。切替器２はアンテナ１が電波信号を送信するか受信するかを切り替える。信号送信部３は図示しないベースバンドＬＳＩ（Large Scale Integrated circuit）等から入力された入力信号を処理した電波信号をアンテナ１に出力する。信号受信部４はアンテナ１が受信した電波信号を処理して外部に出力する。
【００１１】
信号送信部３は、入力信号処理回路５と、第１の半導体集積回路６と、変調回路７と、パワーアンプ（ＰＡ）８とを有する。入力信号処理回路５は外部から入力された信号を処理する。第１の半導体集積回路６はＬＯ信号（発振信号）を生成する。このＬＯ信号に基づいて、変調回路７は入力信号処理回路５の出力信号を変調する。パワーアンプ８は変調回路７の出力信号を増幅してアンテナ１へ出力する。
【００１２】
信号受信部４は、ＬＮＡ（Low Noise Amplifier）９と、第２の半導体集積回路１０と、復調回路１１と、出力信号処理回路１２とを有する。ＬＮＡ９はアンテナ１が受信した電波信号を増幅する。第２の半導体集積回路１０はＬＯ信号を生成する。このＬＯ信号に基づいて、復調回路１１は、ＬＮＡ９により増幅された電波信号を復調する。出力信号処理回路１２は復調された信号を処理して外部に出力する。
【００１３】
第１および第２の半導体集積回路６，１０が位相雑音が小さいＬＯ信号を生成できれば、外部からの入力信号、例えば音声／画像信号を所定の圧縮方式でエンコードして送信することや、アンテナ１で受信した信号をデコードして元の音声／画像信号を誤動作なく安定して再生することができる。そこで、本実施形態では、以下のようにして、ＬＯ信号を生成する。
【００１４】
図２は、図１の第１および第２の半導体集積回路６，１０として使用可能な半導体集積回路２００の概略ブロック図である。図２の半導体集積回路には、参照信号ＲＥＦと、周波数設定値ＦＣＷ（Frequency Command Word）が入力される。参照信号ＲＥＦは、例えばクリスタル（不図示）により生成される。参照信号ＲＥＦの周波数Ｆｒｅｆはそれほど高くない（例えば１３ＭＨｚ）が、位相雑音は極めて小さい。
【００１５】
図２の半導体集積回路は、参照信号ＲＥＦの周波数Ｆｒｅｆより周波数が高いＬＯ信号、より具体的には、Ｆｒｅｆ＊ＦＣＷを目標周波数とするＬＯ信号を生成するものである。本実施形態では、Ｆｒｅｆ＝１３ＭＨｚ，ＦＣＷ＝１８５とし、周波数Ｆｌｏが１３ＭＨｚ＊１８５＝２４０５ＭＨｚ（約２．４ＧＨｚ）のＬＯ信号を生成する例を示す。この周波数Ｆｌｏは特定の無線通信で用いられる帯域である。
【００１６】
図２の半導体集積回路は、デジタル制御発振器（Digitally Controlled Oscillator：以下、ＤＣＯ）２１と、フリップフロップ（ＦＦ）２２と、カウンタ２３と、ＴＤＣ２４と、加算器２５と、アキュムレータ２６と、制御信号生成部２７とを備えている。
【００１７】
ＤＣＯ２１は発振器制御信号ＯＴＷ（Oscillator Tuning Word、第１のデジタル信号）に応じた周波数のＬＯ信号を生成する。ＤＣＯ２１は、図示していないが、例えば複数のバラクタ容量を２値制御することにより実現され、発振器制御信号ＯＴＷが大きいほどＬＯ信号の周波数Ｆｌｏは小さくなる。
【００１８】
フリップフロップ２２は、データ端子Ｄに参照信号ＲＥＦが、クロック端子にＬＯ信号がそれぞれ入力される。そして、フリップフロップ２２は、ＬＯ信号に同期して、参照信号ＲＥＦの値を保持する。
【００１９】
カウンタ２３はアキュムレータ２３ａを有する。アキュムレータ２３ａはＬＯ信号がクロックとして入力され、ＬＯ信号のパルス数をカウントする。カウンタ２３にはフリップフロップ２２の出力信号がクロックとして入力される。フリップフロップ２２の出力信号に同期して、カウンタ２３はアキュムレータ２３ａのカウント値を信号ＣＮＴＶ（第２のデジタル信号）として出力する。
【００２０】
この信号ＣＮＴＶの値は、ＬＯ信号の周波数Ｆｌｏと参照信号ＲＥＦの周波数Ｆｒｅｆとの比Ｆｌｏ／Ｆｒｅｆの整数部分に対応する。例えば、ＬＯ信号の周波数Ｆｌｏが目標周波数である２４０５ＭＨｚに等しい場合、アキュムレータ２３ａは２４０５ＭＨｚで１ずつカウントアップするのに対し、カウンタ２３はＦｒｅｆ＝１３ＭＨｚでアキュムレータ２６のカウント値を出力する。そのため、信号ＣＮＴＶの値は２４０５ＭＨｚ／１３ＭＨｚ＝１８５ずつ増加する。この値１８５は周波数設定値ＦＣＷに等しい。一方、周波数Ｆｌｏが２４０５ＭＨｚより高い（低い）場合、信号ＣＮＴＶの値は１８５より大きい（小さい）値ずつ増加する。
【００２１】
ＴＤＣ２４は、ＬＯ信号と参照信号Ｆｒｅｆとの位相差を、ＬＯ信号の１周期より細かい精度で計測し、計測値を信号ｄ（第３のデジタル信号）として出力する。より具体的には、ＬＯ信号を遅延させて得られる、互いに遅延時間が異なる複数の遅延信号の位相と、参照信号Ｆｒｅｆの位相とを比較することにより、信号ｄを生成する。信号ｄは、比Ｆｌｏ／Ｆｒｅｆの小数部分に対応する。
【００２２】
後述するように、本実施形態のＴＤＣ２４は、遅延素子を直列接続して遅延信号を生成するのではなく、分周器で分周信号を生成し、複数の抵抗を用いて分周信号を分圧して遅延信号を生成する。そのため、遅延素子のばらつきを規格化する必要はなく、小規模かつ低消費電力の回路で、信号ｄを生成できる。詳細は図５以降を用いて説明する。
【００２３】
加算器２５は信号ＣＮＴＶと信号ｄとを加算して、信号ＡＣＣ２（第４のデジタル信号）として出力する。信号ＡＣＣ２は比Ｆｌｏ／Ｆｒｅｆに対応する。
【００２４】
アキュムレータ２６には参照信号ＲＥＦがクロックとして入力される。そして、アキュムレータ２６は参照信号ＲＥＦに同期して周波数設定値ＦＣＷを積算し、信号ＡＣＣ１として出力する。よって、信号ＡＣＣ１は、参照信号ＲＥＦに同期して、周波数設定値ＦＣＷずつ増加する。
【００２５】
制御信号生成部２７は、例えば、減算器２７ａと、ループフィルタ２７ｂと、乗算器２７ｃとを有する。減算器２７ａは、信号ＡＣＣ１の値から信号ＡＣＣ２の値を減じて得られる差分値をループフィルタ２７ｂへ出力する。ループフィルタ２７ｂは、差分値を平滑化し、差分値の高周波成分を除去する。乗算器２７ｃは、ループフィルタ２７ｂの出力値に所定の係数Ｋを乗じて、発振器制御信号ＯＴＷを出力する。
【００２６】
制御信号生成部２７は、信号ＡＣＣ１，ＡＣＣ２に基づいて、ＬＯ信号の周波数Ｆｌｏが目標周波数であるＦｒｅｆ＊ＦＣＷに近づくよう、発振器制御信号ＯＴＷを制御する。より具体的には、ＬＯ信号の周波数Ｆｌｏが２４０５ＭＨｚより高い（低い）場合、信号ＡＣＣ２が信号ＡＣＣ１より大きく（小さく）なる。このとき、制御信号生成部２７は、周波数Ｆｌｏが低く（高く）なるよう、発振器制御信号ＯＴＷを制御する。
【００２７】
図３は、図２の半導体集積回路の処理動作の一例を示すフローチャートである。カウンタ２３は参照信号ＲＥＦに同期してＬＯ信号のパルス数をカウントし、比Ｆｌｏ／Ｆｒｅｆの整数部に対応する信号ＣＮＴＶを生成する（ステップＳ１）。また、ＴＤＣ２４はＬＯ信号と参照信号ＲＥＦとの位相差を検出し、比Ｆｌｏ／Ｆｒｅｆの小数部に対応する信号ｄを生成する（ステップＳ２）。
【００２８】
続いて、制御信号生成部２７は、参照信号ＲＥＦに同期して周波数設定値ＦＣＷを加算した信号ＡＣＣ１と、比Ｆｌｏ／Ｆｒｅｆの整数部分および小数部分を加えた信号ＡＣＣ２と、に基づいて、発振器制御信号ＯＴＷを生成する。より具体的には、ＡＣＣ１＞ＡＣＣ２である場合、周波数Ｆｌｏは目標周波数ＦＣＷ＊Ｆｒｅｆより低い（ステップＳ３のＹＥＳ）ので、ＤＣＯ２１が生成するＬＯ信号の周波数が高くなるよう、制御信号生成部２７は周波数設定値ＦＣＷを生成する（ステップＳ４）。一方、ＡＣＣ１＜ＡＣＣ２である場合、周波数Ｆｌｏは目標周波数ＦＣＷ＊Ｆｒｅｆより高い（ステップＳ５のＹＥＳ）ので、ＤＣＯ２１が生成するＬＯ信号の周波数が低くなるよう、制御信号生成部２７は周波数設定値ＦＣＷを生成する（ステップＳ６）。そして、ＤＣＯ２１は生成された周波数設定値ＦＣＷに応じた周波数のＬＯ信号を生成する。
【００２９】
このようなフィードバック動作を繰り返して、ＬＯ信号の周波数Ｆｌｏが目標周波数ＦＣＷ＊Ｆｒｅｆに近づくよう制御される。
【００３０】
図４は、参照信号ＲＥＦおよび信号ＡＣＣ１，ＡＣＣ２の波形図の一例である。なお、同図では信号ＡＣＣ１，ＡＣＣ２が８ビットである例を示している。また、信号ＡＣＣ２はデジタル信号であるが、説明を簡略化するために小数表記している。
【００３１】
図４に示すように、アキュムレータ２６が生成する信号ＡＣＣ１の値は、参照信号ＲＥＦに同期して、周波数設定値ＦＣＷの値である１８５ずつ増加する。例えば、信号ＡＣＣ１の値はそれぞれ、時刻ｔ０では０、時刻ｔ１では１８５、時刻ｔ２では１８５＋１８５−２５６＝１１４である。
【００３２】
一方、信号ＡＣＣ２は、上述のように、比Ｆｌｏ／Ｆｒｅｆに対応する。例えば、時刻ｔ１〜ｔ２では、信号ＡＣＣ２の値は１８５．１であり、信号ＡＣＣ１の値１８５より大きい。これは、ＬＯ信号の周波数Ｆｌｏが目標周波数である２４０５ＭＨｚより若干高いことを意味する。このとき、制御信号生成部２７により、ＬＯ信号の周波数が低くなるよう、発振器制御信号ＯＴＷが生成される。ここで、１８５．１の整数部１８５はカウンタ２３により検出され、小数部０．１はＴＤＣ２４により検出される。
【００３３】
一方、時刻ｔ２〜ｔ３では、信号ＡＣＣ２の値は１１３．９であり、信号ＡＣＣ１の値１１４より小さい。これは、ＬＯ信号の周波数Ｆｌｏが目標周波数より若干低いことを意味する。このとき、制御信号生成部２７により、ＬＯ信号の周波数が高くなるよう、発振器制御信号ＯＴＷが生成される。ここで、１１３．９の整数部１１３はカウンタ２３により検出され、小数部０．９はＴＤＣ２４により検出される。
【００３４】
なお、発振器生成部にはループフィルタ２７ｂが含まれるため、信号ＡＣＣ１と信号ＡＣＣ２の大小関係がすぐにＬＯ信号の周波数Ｆｌｏに反映されるわけではない。
【００３５】
以下、本実施形態の特徴の１つであるＴＤＣ２４の内部構成について、詳しく説明する。図５は、ＴＤＣ２４の内部構成の一例を示す図である。ＴＤＣ２４は、分周器（ＤＩＶ）３１と、ＰＰＧ（Passive Phase Generator）３２と、ｎ個のフリップフロップ３３１〜３３ｎ（そのうちの１つをフリップフロップ３３ｋと表記する）およびエンコーダ３４から構成される位相差検出部３５とを有する。
【００３６】
分周器３１はＬＯ信号を分周し、例えば９０度ずつの位相差を持った４相の分周信号ＬＯ１〜ＬＯ４を生成する。分周器３１は、例えば、Ｑｕａｄｒａｔｕｒｅ ＶＣＯやリング発振器、ポリフェーズフィルタ等により実現できる。なお、分周器３１は４相の分周信号でなく、８相や１６相の分周信号を生成してもよい。
【００３７】
ＰＰＧ３２は、４相の分周信号ＬＯ１〜ＬＯ４をさらにｍ分割して、４＊ｍ（＝ｎ）相の遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］を生成する。なお、遅延信号ｄｌｙ［１］はＬＯ信号そのものである。また、遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］の順にｄｌｙ［１］との位相差、すなわち、遅延時間が大きくなる。ＰＰＧ３２の内部構成は図７を用いて後述する。
【００３８】
位相差検出部３５は、参照信号ＲＥＦと、遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］のそれぞれと、を比較して、信号ｄを出力する。より具体的には、フリップフロップ３３ｋは、データ端子Ｄに対応する遅延信号ｄｌｙ［ｋ］が、クロック端子に参照信号ＲＥＦがそれぞれ入力される。そして、フリップフロップ３３ｋは、参照信号ＲＥＦに同期して遅延信号ｄｌｙ［ｋ］の値を保持し、信号ｑ［ｋ］としてそれぞれ出力する。そして、エンコーダ３４は、信号ｑ［１］〜ｑ［ｎ］に基づいて、ＬＯ信号と参照信号ＲＥＦとの位相差を示す信号ｄを生成し、出力する。
【００３９】
図６は、ＴＤＣ２４内の遅延信号ｑ［１］〜ｑ［ｎ］および参照信号ＲＥＦの波形図の一例を示す図である。同図では、時刻ｔ１０で遅延信号ｄｌｙ［１］つまりＬＯ信号が立ち上がり、続いて、時刻ｔ２０，ｔ３０で遅延信号ｄｌｙ［２］，ｄｌｙ［３］がそれぞれ立ち上がる様子を示している。
【００４０】
ここで、参照信号ＲＥＦが、時刻ｔ２０とｔ３０の間の時刻ｔ２５で立ち上がったとすると、フリップフロップ３３１〜３３ｎのそれぞれは、時刻ｔ２５での遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］の値を信号ｑ［１］〜ｑ［ｎ］として保持する。その結果、信号ｑ［２］はハイに、信号ｑ［３］はロウにそれぞれ設定される。エンコーダ３４は、信号ｑ［２］とｑ［３］との間で値がハイからロウへ切り替わったことを検出し、これに基づいて、ＬＯ信号と参照信号ＲＥＦとの位相差を示す信号ｄを出力する。
【００４１】
図７は、ＰＰＧ３２の内部構成の一例を示す回路図である。同図は、図５の分周器３１により生成される、ＬＯ信号を４分周した分周信号ＬＯ１〜ＬＯ４をさらにｍ分割して、遅延信号ｄｌｙ［１］〜ｄｌｙ［４ｍ］を生成するものである。
【００４２】
ＰＰＧ３２は４ｍ個の抵抗Ｒ１〜Ｒｍを有する。抵抗Ｒ１〜Ｒｍは分周信号ＬＯ１と分周信号ＬＯ２との間に直列接続される。抵抗Ｒｍ＋１〜Ｒ２ｍは分周信号ＬＯ２と分周信号ＬＯ３との間に直列接続される。抵抗Ｒ２ｍ＋１〜Ｒ３ｍは分周信号ＬＯ３と分周信号ＬＯ４との間に直列接続される。抵抗Ｒ３ｍ＋１〜Ｒ４ｍは分周信号ＬＯ４と分周信号ＬＯ１との間に直列接続される。ここで、半導体集積回路２００から出力されるスプリアスを小さくするため、遅延信号ｄｌｙ［１］〜ｄｌｙ［４ｍ］の遅延時間を等間隔にするのがよい。よって、分周信号の近くに接続される抵抗ほど、抵抗値を大きくするのが望ましい。例えば、Ｒ１＞Ｒ２＞・・・＜Ｒｍ−１＜Ｒｍとする。
【００４３】
抵抗Ｒｋ（ｋ＝１〜４ｍ−１）と抵抗Ｒｋ＋１との接続ノードから遅延信号ｄｌｙ［ｋ＋１］が出力され、抵抗Ｒ４ｍと抵抗Ｒ１との接続ノードから遅延信号ｄｌｙ［１］が出力される。例えば、遅延信号ｄｌｙ［２］は、分周信号ＬＯ１とＬＯ２とを、抵抗Ｒ１〜Ｒｍで分圧して得られる。分圧して得られた遅延信号ｄｌｙ［２］の遅延時間は、分周信号ＬＯ１の遅延時間と分周信号ＬＯ２の遅延時間との間の値となる。他の遅延信号も同様である。
【００４４】
なお、分周信号ＬＯ１と遅延信号ｄｌｙ［１］，ＬＯ２とｄｌｙ［ｍ＋１］，ＬＯ３とｄｌｙ［２ｍ＋１］，ＬＯ４とｄｌｙ［３ｍ＋１］はそれぞれ同じ信号である。
【００４５】
抵抗Ｒ１〜Ｒｍの抵抗値を適切な値に設定することにより、遅延時間ｄｌｙ［１］〜ｄｌｙ［４ｍ］の遅延時間を等間隔にすることができる。
【００４６】
図８は、ＰＰＧ３２の具体例を示す回路図である。図８のＰＰＧ３２は、図７においてｍ＝４とした例である。以下、図８のＰＰＧ３２で、遅延信号ｄｌｙ［１］〜ｄｌｙ［１６］の遅延時間を等間隔にするための条件を求める。
【００４７】
抵抗Ｒ１〜Ｒ１６の抵抗値は、任意の２つの分周信号間で対称でなければならない。そのため、分周信号の直近に配置される８個の抵抗の抵抗値をｒ１、他の抵抗の抵抗値をｒ２とする。また、ＬＯ信号およびその分周信号ＬＯ１〜ＬＯ４は２．４ＧＨｚ程度の高周波数であるため、その波形は矩形ではなく正弦波で近似できる。さらに、分周信号ＬＯ１〜ＬＯ４は互いに９０度ずつの位相差を有することを考慮すると、下記（１）〜（４）式で表される。
LO1 = sinωt ・・・（１）
LO2 = cosωt ・・・（２）
LO3 = -sinωt ・・・（３）
LO4 = -cosωt ・・・（４）
【００４８】
ここで、ω＝２π＊Ｆｌｏである。例えば遅延信号ｄｌｙ［２］〜ｄｌｙ［４］は、分周信号ＬＯ１とＬＯ２とを抵抗Ｒ１〜Ｒ４で分圧した電圧となる。よって、ｄｌｙ［１］〜ｄｌｙ［５］は下記（５）〜（９）式で表される。
【数１】
【数２】
【数３】
【数４】
【数５】
【００４９】
ここで、Ａ，α，βは下記（１０）〜（１２）式で表される。
【数６】
【数７】
【数８】
【００５０】
そこで、抵抗値ｒ１，ｒ２が下記（１３）式を満たすようにする。
ｒ１＝√２＊ｒ２ ・・・（１３）
【００５１】
これにより、α＝２２．５度、β＝６７．５度となり、遅延信号ｄｌｙ［１］〜ｄｌｙ［５］を位相が２２．５度ずつずれた信号とすることができる。結果として、遅延信号ｄｌｙ［１］〜ｄｌｙ［１６］は、３６０度を１６等分した位相差を有し、遅延時間が等間隔となる。これにより、半導体集積回路２００から出力されるスプリアスを小さくすることができる。
【００５２】
このように、本実施形態のＴＤＣ２４では、まず、分周器３１によりＬＯ信号を分周して複数の分周信号を生成する。次に、複数の抵抗により分周信号を分圧してＬＯ信号の遅延信号を生成する。そのため、複雑な演算を行って位相差情報を規格化する必要がない。よって、規格化のための回路が不要になり、回路の小規模化および低消費電力化が図れる。また、規格化演算が不要なため、フィードバックループの遅延時間が短くすることができ、Ｆｒｅｆ＊ＦＣＷを１００ＭＨｚ以上の値に設定して、高周波数（例えば２．４ＧＨｚ）のＬＯ信号（発振信号）を生成できる。また、ＴＤＣ２４内の抵抗値を調整することにより、複数の遅延信号の遅延時間を等間隔にすることができる。
【００５３】
なお、図７および図８において、抵抗に代えて、容量、インダクタ、ゲートが所定電位にバイアスされたトランジスタ等の一般的なインピーダンス素子でもよい。
【００５４】
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態には限定されるものではない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【００５５】
なお、本実施形態は、以下の態様も含む。
【００５６】
請求項１乃至３のいずれかに記載の半導体集積回路において、前記複数の遅延信号の遅延時間が等間隔になるよう、前記インピーダンス素子のインピーダンス値が設定されてもよい。
【００５７】
請求項１乃至３のいずれかに記載の半導体集積回路において、前記発振信号の周波数は１００ＭＨｚ以上であってもよい。
【００５８】
請求項１に記載の半導体集積回路において、前記分周器は、互いに９０度ずつの位相差を有する第１乃至第４の分周信号を生成し、前記複数のインピーダンス素子は、前記第ｌ（ｌは１乃至３の整数）の分周信号と前記第（ｌ＋１）の分周信号との間、および、前記第４の分周信号と前記第１の分周信号との間にそれぞれ直列接続される第１乃至第４のインピーダンス素子を含み、前記第１および第４のインピーダンス素子のインピーダンス値をｒ１、前記第２および第３のインピーダンス素子のインピーダンス値をｒ２とすると、下記（１４）式を満たすことにしてもよい。
【００５９】
ｒ１＝√２＊ｒ２ ・・・ （１４）。
【００６０】
前記分周器は、Ｑｕａｄｒａｔｕｒｅ ＶＣＯ、リング発振器およびポリフェーズフィルタのいずれかであってもよい。
【符号の説明】
【００６１】
１ アンテナ
３ 信号送出部
４ 信号受信部
６，１０ 半導体集積回路
２１ デジタル制御発振器
２３ カウンタ
２４ ＴＤＣ
２５ 加算器
２７ 制御信号生成部
３１ 分周器
３２ ＰＰＧ
３５ 位相差検出部
Ｒ１〜Ｒ４ｍ 抵抗
１００ 無線通信装置
２００ 半導体集積回路
【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路および無線通信装置に関する。
【背景技術】
【０００２】
携帯電話に代表される無線通信装置には、信号を変調および復調する基準となるＬＯ（Local Oscillator）信号を生成するためのＰＬＬ（Phase Lock Loop）回路が搭載されていることがある。近年では、すべての処理をデジタル回路で構成したＡＤＰＬＬ（All Digital Phase Lock Loop）回路が搭載されることも多い。
【０００３】
ＡＤＰＬＬ回路では、生成されたＬＯ信号と、外部から入力される参照信号との位相差をデジタル値に変換する時間デジタル変換器（Time to Digital Converter：以下、ＴＤＣ）が用いられる。従来のＴＤＣでは、インバータ等の遅延素子を直列接続したものが一般的である。しかしながら、半導体製造プロセスのばらつき等に起因して遅延素子の遅延時間がばらつくこともある。そのため、複雑な演算を行って位相差情報を規格化する必要がある。その結果、ＰＬＬ回路の規模が大きくなったり、消費電力が増大してしまったりするという問題がある。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Erwan Le Roux et al., "A 1V RF SoC with an 863-to-928MHz 400kb/s Radio and a 32b Dual MAC DSP Core for Wireless Sensor and Body Networks", ISSCC 2010/SESSION 25/WIRELESS CONNECTIVITY/25.8, pp. 464-465.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
小規模かつ低消費電力で発振信号を生成可能な半導体集積回路およびこれを用いた無線通信装置を提供する。
【課題を解決するための手段】
【０００６】
本実施形態によれば、半導体集積回路は、デジタル制御発振器と、カウンタと、時間デジタル変換器と、加算器と、制御信号生成部と、を備える。デジタル制御発振器は、第１のデジタル信号に応じた周波数の発振信号を生成する。カウンタは、前記発振信号のパルス数をカウントし、参照信号に同期して、カウント値を第２のデジタル信号として出力する。時間デジタル変換器は、前記発振信号と前記参照信号との位相差に対応する第３のデジタル信号を生成する。加算器は、前記第２および第３のデジタル信号を加算して第４のデジタル信号を生成する。制御信号生成部は、前記参照信号に同期して周波数設定値を積算した値と、前記第４のデジタル信号と、に基づいて、前記発振信号の周波数が所定値に近づくよう前記第１のデジタル信号を生成する。前記時間デジタル変換器は、分周器と、複数のインピーダンス素子と、位相差検出部と、を有する。分周器は、前記発振信号を分周して複数の分周信号を生成する。複数のインピーダンス素子は、前記複数の分周信号を分圧して、前記発振信号を遅延させた複数の遅延信号を生成する。位相差検出部は、前記参照信号と、前記複数の遅延信号のそれぞれと、を比較することにより、前記参照信号と前記発振信号との位相差に対応する前記第３のデジタル信号を出力する。
【図面の簡単な説明】
【０００７】
【図１】一実施形態に係る無線通信装置１００の概略ブロック図。
【図２】半導体集積回路２００の概略ブロック図。
【図３】図２の半導体集積回路の処理動作の一例を示すフローチャート。
【図４】参照信号ＲＥＦおよび信号ＡＣＣ１，ＡＣＣ２の波形図の一例。
【図５】ＴＤＣ２４の内部構成の一例を示す図。
【図６】ＴＤＣ２４内の遅延信号ｑ［１］〜ｑ［ｎ］および参照信号ＲＥＦの波形図の一例を示す図。
【図７】ＰＰＧ３２の内部構成の一例を示す回路図。
【図８】ＰＰＧ３２の具体例を示す回路図。
【発明を実施するための形態】
【０００８】
以下、半導体集積回路および無線通信装置の実施形態について、図面を参照しながら具体的に説明する。
【０００９】
図１は、一実施形態に係る無線通信装置１００の概略ブロック図である。図１の無線通信装置１００は、例えば携帯電話に搭載される。無線通信装置１００は、アンテナ１と、切替器（ＳＷ）２と、信号送信部３と、信号受信部４とを備えている。なお、無線通信装置１００は信号送信部３および信号受信部４のうちの１つのみを備えていてもよい。
【００１０】
アンテナ１は電波信号を送信または受信する。切替器２はアンテナ１が電波信号を送信するか受信するかを切り替える。信号送信部３は図示しないベースバンドＬＳＩ（Large Scale Integrated circuit）等から入力された入力信号を処理した電波信号をアンテナ１に出力する。信号受信部４はアンテナ１が受信した電波信号を処理して外部に出力する。
【００１１】
信号送信部３は、入力信号処理回路５と、第１の半導体集積回路６と、変調回路７と、パワーアンプ（ＰＡ）８とを有する。入力信号処理回路５は外部から入力された信号を処理する。第１の半導体集積回路６はＬＯ信号（発振信号）を生成する。このＬＯ信号に基づいて、変調回路７は入力信号処理回路５の出力信号を変調する。パワーアンプ８は変調回路７の出力信号を増幅してアンテナ１へ出力する。
【００１２】
信号受信部４は、ＬＮＡ（Low Noise Amplifier）９と、第２の半導体集積回路１０と、復調回路１１と、出力信号処理回路１２とを有する。ＬＮＡ９はアンテナ１が受信した電波信号を増幅する。第２の半導体集積回路１０はＬＯ信号を生成する。このＬＯ信号に基づいて、復調回路１１は、ＬＮＡ９により増幅された電波信号を復調する。出力信号処理回路１２は復調された信号を処理して外部に出力する。
【００１３】
第１および第２の半導体集積回路６，１０が位相雑音が小さいＬＯ信号を生成できれば、外部からの入力信号、例えば音声／画像信号を所定の圧縮方式でエンコードして送信することや、アンテナ１で受信した信号をデコードして元の音声／画像信号を誤動作なく安定して再生することができる。そこで、本実施形態では、以下のようにして、ＬＯ信号を生成する。
【００１４】
図２は、図１の第１および第２の半導体集積回路６，１０として使用可能な半導体集積回路２００の概略ブロック図である。図２の半導体集積回路には、参照信号ＲＥＦと、周波数設定値ＦＣＷ（Frequency Command Word）が入力される。参照信号ＲＥＦは、例えばクリスタル（不図示）により生成される。参照信号ＲＥＦの周波数Ｆｒｅｆはそれほど高くない（例えば１３ＭＨｚ）が、位相雑音は極めて小さい。
【００１５】
図２の半導体集積回路は、参照信号ＲＥＦの周波数Ｆｒｅｆより周波数が高いＬＯ信号、より具体的には、Ｆｒｅｆ＊ＦＣＷを目標周波数とするＬＯ信号を生成するものである。本実施形態では、Ｆｒｅｆ＝１３ＭＨｚ，ＦＣＷ＝１８５とし、周波数Ｆｌｏが１３ＭＨｚ＊１８５＝２４０５ＭＨｚ（約２．４ＧＨｚ）のＬＯ信号を生成する例を示す。この周波数Ｆｌｏは特定の無線通信で用いられる帯域である。
【００１６】
図２の半導体集積回路は、デジタル制御発振器（Digitally Controlled Oscillator：以下、ＤＣＯ）２１と、フリップフロップ（ＦＦ）２２と、カウンタ２３と、ＴＤＣ２４と、加算器２５と、アキュムレータ２６と、制御信号生成部２７とを備えている。
【００１７】
ＤＣＯ２１は発振器制御信号ＯＴＷ（Oscillator Tuning Word、第１のデジタル信号）に応じた周波数のＬＯ信号を生成する。ＤＣＯ２１は、図示していないが、例えば複数のバラクタ容量を２値制御することにより実現され、発振器制御信号ＯＴＷが大きいほどＬＯ信号の周波数Ｆｌｏは小さくなる。
【００１８】
フリップフロップ２２は、データ端子Ｄに参照信号ＲＥＦが、クロック端子にＬＯ信号がそれぞれ入力される。そして、フリップフロップ２２は、ＬＯ信号に同期して、参照信号ＲＥＦの値を保持する。
【００１９】
カウンタ２３はアキュムレータ２３ａを有する。アキュムレータ２３ａはＬＯ信号がクロックとして入力され、ＬＯ信号のパルス数をカウントする。カウンタ２３にはフリップフロップ２２の出力信号がクロックとして入力される。フリップフロップ２２の出力信号に同期して、カウンタ２３はアキュムレータ２３ａのカウント値を信号ＣＮＴＶ（第２のデジタル信号）として出力する。
【００２０】
この信号ＣＮＴＶの値は、ＬＯ信号の周波数Ｆｌｏと参照信号ＲＥＦの周波数Ｆｒｅｆとの比Ｆｌｏ／Ｆｒｅｆの整数部分に対応する。例えば、ＬＯ信号の周波数Ｆｌｏが目標周波数である２４０５ＭＨｚに等しい場合、アキュムレータ２３ａは２４０５ＭＨｚで１ずつカウントアップするのに対し、カウンタ２３はＦｒｅｆ＝１３ＭＨｚでアキュムレータ２６のカウント値を出力する。そのため、信号ＣＮＴＶの値は２４０５ＭＨｚ／１３ＭＨｚ＝１８５ずつ増加する。この値１８５は周波数設定値ＦＣＷに等しい。一方、周波数Ｆｌｏが２４０５ＭＨｚより高い（低い）場合、信号ＣＮＴＶの値は１８５より大きい（小さい）値ずつ増加する。
【００２１】
ＴＤＣ２４は、ＬＯ信号と参照信号Ｆｒｅｆとの位相差を、ＬＯ信号の１周期より細かい精度で計測し、計測値を信号ｄ（第３のデジタル信号）として出力する。より具体的には、ＬＯ信号を遅延させて得られる、互いに遅延時間が異なる複数の遅延信号の位相と、参照信号Ｆｒｅｆの位相とを比較することにより、信号ｄを生成する。信号ｄは、比Ｆｌｏ／Ｆｒｅｆの小数部分に対応する。
【００２２】
後述するように、本実施形態のＴＤＣ２４は、遅延素子を直列接続して遅延信号を生成するのではなく、分周器で分周信号を生成し、複数の抵抗を用いて分周信号を分圧して遅延信号を生成する。そのため、遅延素子のばらつきを規格化する必要はなく、小規模かつ低消費電力の回路で、信号ｄを生成できる。詳細は図５以降を用いて説明する。
【００２３】
加算器２５は信号ＣＮＴＶと信号ｄとを加算して、信号ＡＣＣ２（第４のデジタル信号）として出力する。信号ＡＣＣ２は比Ｆｌｏ／Ｆｒｅｆに対応する。
【００２４】
アキュムレータ２６には参照信号ＲＥＦがクロックとして入力される。そして、アキュムレータ２６は参照信号ＲＥＦに同期して周波数設定値ＦＣＷを積算し、信号ＡＣＣ１として出力する。よって、信号ＡＣＣ１は、参照信号ＲＥＦに同期して、周波数設定値ＦＣＷずつ増加する。
【００２５】
制御信号生成部２７は、例えば、減算器２７ａと、ループフィルタ２７ｂと、乗算器２７ｃとを有する。減算器２７ａは、信号ＡＣＣ１の値から信号ＡＣＣ２の値を減じて得られる差分値をループフィルタ２７ｂへ出力する。ループフィルタ２７ｂは、差分値を平滑化し、差分値の高周波成分を除去する。乗算器２７ｃは、ループフィルタ２７ｂの出力値に所定の係数Ｋを乗じて、発振器制御信号ＯＴＷを出力する。
【００２６】
制御信号生成部２７は、信号ＡＣＣ１，ＡＣＣ２に基づいて、ＬＯ信号の周波数Ｆｌｏが目標周波数であるＦｒｅｆ＊ＦＣＷに近づくよう、発振器制御信号ＯＴＷを制御する。より具体的には、ＬＯ信号の周波数Ｆｌｏが２４０５ＭＨｚより高い（低い）場合、信号ＡＣＣ２が信号ＡＣＣ１より大きく（小さく）なる。このとき、制御信号生成部２７は、周波数Ｆｌｏが低く（高く）なるよう、発振器制御信号ＯＴＷを制御する。
【００２７】
図３は、図２の半導体集積回路の処理動作の一例を示すフローチャートである。カウンタ２３は参照信号ＲＥＦに同期してＬＯ信号のパルス数をカウントし、比Ｆｌｏ／Ｆｒｅｆの整数部に対応する信号ＣＮＴＶを生成する（ステップＳ１）。また、ＴＤＣ２４はＬＯ信号と参照信号ＲＥＦとの位相差を検出し、比Ｆｌｏ／Ｆｒｅｆの小数部に対応する信号ｄを生成する（ステップＳ２）。
【００２８】
続いて、制御信号生成部２７は、参照信号ＲＥＦに同期して周波数設定値ＦＣＷを加算した信号ＡＣＣ１と、比Ｆｌｏ／Ｆｒｅｆの整数部分および小数部分を加えた信号ＡＣＣ２と、に基づいて、発振器制御信号ＯＴＷを生成する。より具体的には、ＡＣＣ１＞ＡＣＣ２である場合、周波数Ｆｌｏは目標周波数ＦＣＷ＊Ｆｒｅｆより低い（ステップＳ３のＹＥＳ）ので、ＤＣＯ２１が生成するＬＯ信号の周波数が高くなるよう、制御信号生成部２７は周波数設定値ＦＣＷを生成する（ステップＳ４）。一方、ＡＣＣ１＜ＡＣＣ２である場合、周波数Ｆｌｏは目標周波数ＦＣＷ＊Ｆｒｅｆより高い（ステップＳ５のＹＥＳ）ので、ＤＣＯ２１が生成するＬＯ信号の周波数が低くなるよう、制御信号生成部２７は周波数設定値ＦＣＷを生成する（ステップＳ６）。そして、ＤＣＯ２１は生成された周波数設定値ＦＣＷに応じた周波数のＬＯ信号を生成する。
【００２９】
このようなフィードバック動作を繰り返して、ＬＯ信号の周波数Ｆｌｏが目標周波数ＦＣＷ＊Ｆｒｅｆに近づくよう制御される。
【００３０】
図４は、参照信号ＲＥＦおよび信号ＡＣＣ１，ＡＣＣ２の波形図の一例である。なお、同図では信号ＡＣＣ１，ＡＣＣ２が８ビットである例を示している。また、信号ＡＣＣ２はデジタル信号であるが、説明を簡略化するために小数表記している。
【００３１】
図４に示すように、アキュムレータ２６が生成する信号ＡＣＣ１の値は、参照信号ＲＥＦに同期して、周波数設定値ＦＣＷの値である１８５ずつ増加する。例えば、信号ＡＣＣ１の値はそれぞれ、時刻ｔ０では０、時刻ｔ１では１８５、時刻ｔ２では１８５＋１８５−２５６＝１１４である。
【００３２】
一方、信号ＡＣＣ２は、上述のように、比Ｆｌｏ／Ｆｒｅｆに対応する。例えば、時刻ｔ１〜ｔ２では、信号ＡＣＣ２の値は１８５．１であり、信号ＡＣＣ１の値１８５より大きい。これは、ＬＯ信号の周波数Ｆｌｏが目標周波数である２４０５ＭＨｚより若干高いことを意味する。このとき、制御信号生成部２７により、ＬＯ信号の周波数が低くなるよう、発振器制御信号ＯＴＷが生成される。ここで、１８５．１の整数部１８５はカウンタ２３により検出され、小数部０．１はＴＤＣ２４により検出される。
【００３３】
一方、時刻ｔ２〜ｔ３では、信号ＡＣＣ２の値は１１３．９であり、信号ＡＣＣ１の値１１４より小さい。これは、ＬＯ信号の周波数Ｆｌｏが目標周波数より若干低いことを意味する。このとき、制御信号生成部２７により、ＬＯ信号の周波数が高くなるよう、発振器制御信号ＯＴＷが生成される。ここで、１１３．９の整数部１１３はカウンタ２３により検出され、小数部０．９はＴＤＣ２４により検出される。
【００３４】
なお、発振器生成部にはループフィルタ２７ｂが含まれるため、信号ＡＣＣ１と信号ＡＣＣ２の大小関係がすぐにＬＯ信号の周波数Ｆｌｏに反映されるわけではない。
【００３５】
以下、本実施形態の特徴の１つであるＴＤＣ２４の内部構成について、詳しく説明する。図５は、ＴＤＣ２４の内部構成の一例を示す図である。ＴＤＣ２４は、分周器（ＤＩＶ）３１と、ＰＰＧ（Passive Phase Generator）３２と、ｎ個のフリップフロップ３３１〜３３ｎ（そのうちの１つをフリップフロップ３３ｋと表記する）およびエンコーダ３４から構成される位相差検出部３５とを有する。
【００３６】
分周器３１はＬＯ信号を分周し、例えば９０度ずつの位相差を持った４相の分周信号ＬＯ１〜ＬＯ４を生成する。分周器３１は、例えば、Ｑｕａｄｒａｔｕｒｅ ＶＣＯやリング発振器、ポリフェーズフィルタ等により実現できる。なお、分周器３１は４相の分周信号でなく、８相や１６相の分周信号を生成してもよい。
【００３７】
ＰＰＧ３２は、４相の分周信号ＬＯ１〜ＬＯ４をさらにｍ分割して、４＊ｍ（＝ｎ）相の遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］を生成する。なお、遅延信号ｄｌｙ［１］はＬＯ信号そのものである。また、遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］の順にｄｌｙ［１］との位相差、すなわち、遅延時間が大きくなる。ＰＰＧ３２の内部構成は図７を用いて後述する。
【００３８】
位相差検出部３５は、参照信号ＲＥＦと、遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］のそれぞれと、を比較して、信号ｄを出力する。より具体的には、フリップフロップ３３ｋは、データ端子Ｄに対応する遅延信号ｄｌｙ［ｋ］が、クロック端子に参照信号ＲＥＦがそれぞれ入力される。そして、フリップフロップ３３ｋは、参照信号ＲＥＦに同期して遅延信号ｄｌｙ［ｋ］の値を保持し、信号ｑ［ｋ］としてそれぞれ出力する。そして、エンコーダ３４は、信号ｑ［１］〜ｑ［ｎ］に基づいて、ＬＯ信号と参照信号ＲＥＦとの位相差を示す信号ｄを生成し、出力する。
【００３９】
図６は、ＴＤＣ２４内の遅延信号ｑ［１］〜ｑ［ｎ］および参照信号ＲＥＦの波形図の一例を示す図である。同図では、時刻ｔ１０で遅延信号ｄｌｙ［１］つまりＬＯ信号が立ち上がり、続いて、時刻ｔ２０，ｔ３０で遅延信号ｄｌｙ［２］，ｄｌｙ［３］がそれぞれ立ち上がる様子を示している。
【００４０】
ここで、参照信号ＲＥＦが、時刻ｔ２０とｔ３０の間の時刻ｔ２５で立ち上がったとすると、フリップフロップ３３１〜３３ｎのそれぞれは、時刻ｔ２５での遅延信号ｄｌｙ［１］〜ｄｌｙ［ｎ］の値を信号ｑ［１］〜ｑ［ｎ］として保持する。その結果、信号ｑ［２］はハイに、信号ｑ［３］はロウにそれぞれ設定される。エンコーダ３４は、信号ｑ［２］とｑ［３］との間で値がハイからロウへ切り替わったことを検出し、これに基づいて、ＬＯ信号と参照信号ＲＥＦとの位相差を示す信号ｄを出力する。
【００４１】
図７は、ＰＰＧ３２の内部構成の一例を示す回路図である。同図は、図５の分周器３１により生成される、ＬＯ信号を４分周した分周信号ＬＯ１〜ＬＯ４をさらにｍ分割して、遅延信号ｄｌｙ［１］〜ｄｌｙ［４ｍ］を生成するものである。
【００４２】
ＰＰＧ３２は４ｍ個の抵抗Ｒ１〜Ｒｍを有する。抵抗Ｒ１〜Ｒｍは分周信号ＬＯ１と分周信号ＬＯ２との間に直列接続される。抵抗Ｒｍ＋１〜Ｒ２ｍは分周信号ＬＯ２と分周信号ＬＯ３との間に直列接続される。抵抗Ｒ２ｍ＋１〜Ｒ３ｍは分周信号ＬＯ３と分周信号ＬＯ４との間に直列接続される。抵抗Ｒ３ｍ＋１〜Ｒ４ｍは分周信号ＬＯ４と分周信号ＬＯ１との間に直列接続される。ここで、半導体集積回路２００から出力されるスプリアスを小さくするため、遅延信号ｄｌｙ［１］〜ｄｌｙ［４ｍ］の遅延時間を等間隔にするのがよい。よって、分周信号の近くに接続される抵抗ほど、抵抗値を大きくするのが望ましい。例えば、Ｒ１＞Ｒ２＞・・・＜Ｒｍ−１＜Ｒｍとする。
【００４３】
抵抗Ｒｋ（ｋ＝１〜４ｍ−１）と抵抗Ｒｋ＋１との接続ノードから遅延信号ｄｌｙ［ｋ＋１］が出力され、抵抗Ｒ４ｍと抵抗Ｒ１との接続ノードから遅延信号ｄｌｙ［１］が出力される。例えば、遅延信号ｄｌｙ［２］は、分周信号ＬＯ１とＬＯ２とを、抵抗Ｒ１〜Ｒｍで分圧して得られる。分圧して得られた遅延信号ｄｌｙ［２］の遅延時間は、分周信号ＬＯ１の遅延時間と分周信号ＬＯ２の遅延時間との間の値となる。他の遅延信号も同様である。
【００４４】
なお、分周信号ＬＯ１と遅延信号ｄｌｙ［１］，ＬＯ２とｄｌｙ［ｍ＋１］，ＬＯ３とｄｌｙ［２ｍ＋１］，ＬＯ４とｄｌｙ［３ｍ＋１］はそれぞれ同じ信号である。
【００４５】
抵抗Ｒ１〜Ｒｍの抵抗値を適切な値に設定することにより、遅延時間ｄｌｙ［１］〜ｄｌｙ［４ｍ］の遅延時間を等間隔にすることができる。
【００４６】
図８は、ＰＰＧ３２の具体例を示す回路図である。図８のＰＰＧ３２は、図７においてｍ＝４とした例である。以下、図８のＰＰＧ３２で、遅延信号ｄｌｙ［１］〜ｄｌｙ［１６］の遅延時間を等間隔にするための条件を求める。
【００４７】
抵抗Ｒ１〜Ｒ１６の抵抗値は、任意の２つの分周信号間で対称でなければならない。そのため、分周信号の直近に配置される８個の抵抗の抵抗値をｒ１、他の抵抗の抵抗値をｒ２とする。また、ＬＯ信号およびその分周信号ＬＯ１〜ＬＯ４は２．４ＧＨｚ程度の高周波数であるため、その波形は矩形ではなく正弦波で近似できる。さらに、分周信号ＬＯ１〜ＬＯ４は互いに９０度ずつの位相差を有することを考慮すると、下記（１）〜（４）式で表される。
LO1 = sinωt ・・・（１）
LO2 = cosωt ・・・（２）
LO3 = -sinωt ・・・（３）
LO4 = -cosωt ・・・（４）
【００４８】
ここで、ω＝２π＊Ｆｌｏである。例えば遅延信号ｄｌｙ［２］〜ｄｌｙ［４］は、分周信号ＬＯ１とＬＯ２とを抵抗Ｒ１〜Ｒ４で分圧した電圧となる。よって、ｄｌｙ［１］〜ｄｌｙ［５］は下記（５）〜（９）式で表される。
【数１】
【数２】
【数３】
【数４】
【数５】
【００４９】
ここで、Ａ，α，βは下記（１０）〜（１２）式で表される。
【数６】
【数７】
【数８】
【００５０】
そこで、抵抗値ｒ１，ｒ２が下記（１３）式を満たすようにする。
ｒ１＝√２＊ｒ２ ・・・（１３）
【００５１】
これにより、α＝２２．５度、β＝６７．５度となり、遅延信号ｄｌｙ［１］〜ｄｌｙ［５］を位相が２２．５度ずつずれた信号とすることができる。結果として、遅延信号ｄｌｙ［１］〜ｄｌｙ［１６］は、３６０度を１６等分した位相差を有し、遅延時間が等間隔となる。これにより、半導体集積回路２００から出力されるスプリアスを小さくすることができる。
【００５２】
このように、本実施形態のＴＤＣ２４では、まず、分周器３１によりＬＯ信号を分周して複数の分周信号を生成する。次に、複数の抵抗により分周信号を分圧してＬＯ信号の遅延信号を生成する。そのため、複雑な演算を行って位相差情報を規格化する必要がない。よって、規格化のための回路が不要になり、回路の小規模化および低消費電力化が図れる。また、規格化演算が不要なため、フィードバックループの遅延時間が短くすることができ、Ｆｒｅｆ＊ＦＣＷを１００ＭＨｚ以上の値に設定して、高周波数（例えば２．４ＧＨｚ）のＬＯ信号（発振信号）を生成できる。また、ＴＤＣ２４内の抵抗値を調整することにより、複数の遅延信号の遅延時間を等間隔にすることができる。
【００５３】
なお、図７および図８において、抵抗に代えて、容量、インダクタ、ゲートが所定電位にバイアスされたトランジスタ等の一般的なインピーダンス素子でもよい。
【００５４】
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態には限定されるものではない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【００５５】
なお、本実施形態は、以下の態様も含む。
【００５６】
請求項１乃至３のいずれかに記載の半導体集積回路において、前記複数の遅延信号の遅延時間が等間隔になるよう、前記インピーダンス素子のインピーダンス値が設定されてもよい。
【００５７】
請求項１乃至３のいずれかに記載の半導体集積回路において、前記発振信号の周波数は１００ＭＨｚ以上であってもよい。
【００５８】
請求項１に記載の半導体集積回路において、前記分周器は、互いに９０度ずつの位相差を有する第１乃至第４の分周信号を生成し、前記複数のインピーダンス素子は、前記第ｌ（ｌは１乃至３の整数）の分周信号と前記第（ｌ＋１）の分周信号との間、および、前記第４の分周信号と前記第１の分周信号との間にそれぞれ直列接続される第１乃至第４のインピーダンス素子を含み、前記第１および第４のインピーダンス素子のインピーダンス値をｒ１、前記第２および第３のインピーダンス素子のインピーダンス値をｒ２とすると、下記（１４）式を満たすことにしてもよい。
【００５９】
ｒ１＝√２＊ｒ２ ・・・ （１４）。
【００６０】
前記分周器は、Ｑｕａｄｒａｔｕｒｅ ＶＣＯ、リング発振器およびポリフェーズフィルタのいずれかであってもよい。
【符号の説明】
【００６１】
１ アンテナ
３ 信号送出部
４ 信号受信部
６，１０ 半導体集積回路
２１ デジタル制御発振器
２３ カウンタ
２４ ＴＤＣ
２５ 加算器
２７ 制御信号生成部
３１ 分周器
３２ ＰＰＧ
３５ 位相差検出部
Ｒ１〜Ｒ４ｍ 抵抗
１００ 無線通信装置
２００ 半導体集積回路
【特許請求の範囲】
【請求項１】
第１のデジタル信号に応じた周波数の発振信号を生成するデジタル制御発振器と、
前記発振信号のパルス数をカウントし、参照信号に同期して、カウント値を第２のデジタル信号として出力するカウンタと、
前記発振信号と前記参照信号との位相差に対応する第３のデジタル信号を生成する時間デジタル変換器と、
前記第２および第３のデジタル信号を加算して第４のデジタル信号を生成する加算器と、
前記参照信号に同期して周波数設定値を積算した値と、前記第４のデジタル信号と、に基づいて、前記発振信号の周波数が所定値に近づくよう前記第１のデジタル信号を生成する制御信号生成部と、を備え、
前記時間デジタル変換器は、
前記発振信号を分周して複数の分周信号を生成する分周器と、
前記複数の分周信号を分圧して、前記発振信号を遅延させた複数の遅延信号を生成する複数のインピーダンス素子と、
前記参照信号と、前記複数の遅延信号のそれぞれと、を比較することにより、前記参照信号と前記発振信号との位相差に対応する前記第３のデジタル信号を出力する位相差検出部と、を有することを特徴とする半導体集積回路。
【請求項２】
前記分周器は、前記発振信号をｋ（ｋは整数）分周して、第１乃至第ｋの分周信号を生成し、
前記複数のインピーダンス素子は、前記第ｌ（ｌは１乃至（ｋ−１）の整数）の分周信号と前記第（ｌ＋１）の分周信号との間、および、前記第ｋの分周信号と前記第１の分周信号との間にそれぞれ複数個ずつ直列接続され、
前記複数のインピーダンス素子同士の接続ノードのそれぞれから、前記複数の遅延信号が出力されることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記直列接続されるインピーダンス素子のうち、前記分周信号の近くに接続される前記インピーダンス素子ほど、インピーダンス値が大きいことを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記複数のインピーダンス素子のそれぞれは、抵抗、容量、インダクタおよびゲートが所定電位にバイアスされたトランジスタのいずれかであることを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路。
【請求項５】
第１の半導体集積回路を有し、前記第１の半導体集積回路により生成される発振信号に基づいて外部から入力された入力信号を変調し、変調された前記入力信号をアンテナから送信する信号送出部と、
第２の半導体集積回路を有し、前記第２の半導体集積回路により生成される発振信号に基づいて前記アンテナで受信した受信信号を復調し、復調された前記受信信号を外部へ出力する信号受信部と、のうち少なくとも１つを備え、
前記第１および第２の半導体集積回路のそれぞれは、
第１のデジタル信号に応じた周波数の発振信号を生成するデジタル制御発振器と、
前記発振信号のパルス数をカウントし、参照信号に同期して、カウント値を第２のデジタル信号として出力するカウンタと、
前記発振信号と前記参照信号との位相差に対応する第３のデジタル信号を生成する時間デジタル変換器と、
前記第２および第３のデジタル信号を加算して第４のデジタル信号を生成する加算器と、
前記参照信号に同期して周波数設定値を積算した値と、前記第４のデジタル信号と、に基づいて、前記発振信号の周波数が所定値に近づくよう前記第１のデジタル信号を生成する制御信号生成部と、を備え、
前記時間デジタル変換器は、
前記発振信号を分周して複数の分周信号を生成する分周器と、
前記複数の分周信号を分圧して、前記発振信号を遅延させた複数の遅延信号を生成する複数のインピーダンス素子と、
前記参照信号と、前記複数の遅延信号のそれぞれと、を比較することにより、前記参照信号と前記発振信号との位相差に対応する前記第３のデジタル信号を出力する位相差検出部と、を有することを特徴とする無線通信装置。
【請求項１】
第１のデジタル信号に応じた周波数の発振信号を生成するデジタル制御発振器と、
前記発振信号のパルス数をカウントし、参照信号に同期して、カウント値を第２のデジタル信号として出力するカウンタと、
前記発振信号と前記参照信号との位相差に対応する第３のデジタル信号を生成する時間デジタル変換器と、
前記第２および第３のデジタル信号を加算して第４のデジタル信号を生成する加算器と、
前記参照信号に同期して周波数設定値を積算した値と、前記第４のデジタル信号と、に基づいて、前記発振信号の周波数が所定値に近づくよう前記第１のデジタル信号を生成する制御信号生成部と、を備え、
前記時間デジタル変換器は、
前記発振信号を分周して複数の分周信号を生成する分周器と、
前記複数の分周信号を分圧して、前記発振信号を遅延させた複数の遅延信号を生成する複数のインピーダンス素子と、
前記参照信号と、前記複数の遅延信号のそれぞれと、を比較することにより、前記参照信号と前記発振信号との位相差に対応する前記第３のデジタル信号を出力する位相差検出部と、を有することを特徴とする半導体集積回路。
【請求項２】
前記分周器は、前記発振信号をｋ（ｋは整数）分周して、第１乃至第ｋの分周信号を生成し、
前記複数のインピーダンス素子は、前記第ｌ（ｌは１乃至（ｋ−１）の整数）の分周信号と前記第（ｌ＋１）の分周信号との間、および、前記第ｋの分周信号と前記第１の分周信号との間にそれぞれ複数個ずつ直列接続され、
前記複数のインピーダンス素子同士の接続ノードのそれぞれから、前記複数の遅延信号が出力されることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記直列接続されるインピーダンス素子のうち、前記分周信号の近くに接続される前記インピーダンス素子ほど、インピーダンス値が大きいことを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記複数のインピーダンス素子のそれぞれは、抵抗、容量、インダクタおよびゲートが所定電位にバイアスされたトランジスタのいずれかであることを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路。
【請求項５】
第１の半導体集積回路を有し、前記第１の半導体集積回路により生成される発振信号に基づいて外部から入力された入力信号を変調し、変調された前記入力信号をアンテナから送信する信号送出部と、
第２の半導体集積回路を有し、前記第２の半導体集積回路により生成される発振信号に基づいて前記アンテナで受信した受信信号を復調し、復調された前記受信信号を外部へ出力する信号受信部と、のうち少なくとも１つを備え、
前記第１および第２の半導体集積回路のそれぞれは、
第１のデジタル信号に応じた周波数の発振信号を生成するデジタル制御発振器と、
前記発振信号のパルス数をカウントし、参照信号に同期して、カウント値を第２のデジタル信号として出力するカウンタと、
前記発振信号と前記参照信号との位相差に対応する第３のデジタル信号を生成する時間デジタル変換器と、
前記第２および第３のデジタル信号を加算して第４のデジタル信号を生成する加算器と、
前記参照信号に同期して周波数設定値を積算した値と、前記第４のデジタル信号と、に基づいて、前記発振信号の周波数が所定値に近づくよう前記第１のデジタル信号を生成する制御信号生成部と、を備え、
前記時間デジタル変換器は、
前記発振信号を分周して複数の分周信号を生成する分周器と、
前記複数の分周信号を分圧して、前記発振信号を遅延させた複数の遅延信号を生成する複数のインピーダンス素子と、
前記参照信号と、前記複数の遅延信号のそれぞれと、を比較することにより、前記参照信号と前記発振信号との位相差に対応する前記第３のデジタル信号を出力する位相差検出部と、を有することを特徴とする無線通信装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−６０６０３（Ｐ２０１２−６０６０３Ａ）
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願番号】特願２０１０−２０４６９５（Ｐ２０１０−２０４６９５）
【出願日】平成２２年９月１３日（２０１０．９．１３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願日】平成２２年９月１３日（２０１０．９．１３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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