アキュムレータおよび位相デジタル変換器を使用する２ポイント変調のデジタル位相同期ループ
２ポイント変調をサポートするデジタル位相同期ループ（ＤＰＬＬ）が説明される。１つの設計において、ＤＰＬＬは、位相デジタル変換器、ループ内で動作するループフィルタ、ローパス変調パスのための第１の処理ユニットおよびハイパス変調パスのための第２の処理ユニットを含む。第１の処理ユニットは、入力変調信号を受信し、位相デジタル変換器の後でループフィルタより前のループの内部の第１のポイントに対して第１の変調信号を供給する。第２の処理ユニットは、入力変調信号を受信し、ループフィルタより後のループの内部の第２のポイントに対して第２の変調信号を供給する。第１の処理ユニットは、周波数を位相に変換するために入力変調信号を累算するアキュムレータを含み得る。第２の処理ユニットは、可変利得で入力変調信号をスケールするスケーリングユニットを含み得る。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に、２ポイント変調の電子機器に関し、より詳細には、デジタル位相同期ループ（ＤＰＬＬ：digital phase-locked loop）に関する。
【背景技術】
【０００２】
ＤＰＬＬは、発振器の周波数および／または位相を調節するために一般に使用される回路である。１つの共通アプリケーションにおいて、ＤＰＬＬは、正確な周波数を有する基準信号に発振器の周波数および／または位相をロックするために使用され得る。
【０００３】
別のアプリケーションでは、ＤＰＬＬは、変調信号で発振器の周波数および／または位相を変調するために使用され得る。変調信号の帯域幅がＤＰＬＬの閉ループ帯域幅よりはるかに小さい場合、変調信号は、ＤＰＬＬの内のループフィルタに先立って適用され得る。しかしながら、変調信号の帯域幅が閉ループ帯域幅より広い場合、２ポイント変調が実行され得る。２ポイント変調のために変調信号は、狭帯域変調のための１つの変調パスおよび広帯域の変調のための別の変調パスである、ＤＰＬＬの２つの変調パスに適用され得る。２ポイント変調は、ＤＰＬＬの帯域幅を効率的に増加させるために使用されるため、発振器は、広帯域変調信号で周波数変調される一方でＤＰＬＬの通常オペレーションを最小限に妨害することができる。
【発明の概要】
【０００４】
２ポイント変調をサポートするＤＰＬＬは、本明細書に説明される。１つの設計では、ＤＰＬＬは、位相デジタル変換器（ＰＤＣ）、ループ内で動作するループフィルタ、ローパス変調パス（lowpass modulation path）のための第１の処理ユニットおよびハイパス変調パス（highpass modulation path）のための第２の処理ユニットを含む。ローパス変調パスは、発振器の周波数および／また位相の狭帯域変調をサポートする。ハイパス変調パスは、発振器の周波数および／または位相の広帯域変調をサポートする。第１の処理ユニットは、入力変調信号を受信し、位相デジタル変換器の後でループフィルタより前のループ内部の第１のポイントに対して第１の変調信号を供給する。第２の処理装置は、入力変調信号を受信し、ループフィルタの後のループ内部の第２のポイントに対して第２の変調信号を供給する。
【０００５】
１つの設計において、第１の処理ユニットは、アキュムレータを含み、第２の処理ユニットは、スケーリングユニットを含み、ＤＰＬＬは、第１および第２の加算器および分周器をさらに含む。アキュムレータは、周波数を位相に変換する（convert frequency to phase）ために入力変調信号を累算し、第１の変調信号を提供する。スケーリングユニットは、第２の変調信号を取得するために可変利得で入力変調信号をスケールする。位相デジタル変換器は、フィードバック信号と基準信号との間の位相差を決定し、位相差信号を提供する。第１の加算器は位相差信号と第１の変調信号との和を取り、位相誤差信号を提供する。ループフィルタは、位相誤差信号をフィルタに掛け、フィルタに掛けられた位相誤差信号を提供する。第２の加算器は、フィルタに掛けられた位相誤差信号と第２の変調信号との和を取り、発振器に制御信号を提供する。分周器は、発振器からの変調信号を周波数について分周し、フィードバック信号を提供する。第２の処理ユニットは、ローパス変調パスの遅延とハイパス変調パスの遅延とをマッチさせるために可変遅延によって入力変調信号を遅延させる、適応可能な遅延ユニットをさらに含み得る。
【０００６】
開示の様々な態様および特徴は、以下でさらに詳細に説明される。
【図面の簡単な説明】
【０００７】
【図１】図１は、２ポイント変調のＤＰＬＬのブロック図を示す。
【図２】図２は、アキュムレータおよび位相デジタル変換器を使用して、２ポイント変調のＤＰＬＬの２つのデザインのブロック図を示す。
【図３】図３は、アキュムレータおよび位相デジタル変換器を使用して、２ポイント変調でのＤＰＬＬの２つのデザインのブロック図を示す。
【図４】図４は、位相デジタル変換器のブロック図を示す。
【図５】図５は、適応可能なスケーリングユニットのブロック図を示す。
【図６】図６は、適応可能な遅延ユニットのブロック図を示す。
【図７】図７は、２ポイント変調のためのＤＰＬＬをオペレートするプロセスを示す。
【図８】図８は、ワイヤレス通信デバイスのブロック図を示す。
【発明を実施するための形態】
【０００８】
「例示的である」という用語は、「例、事例または例証するように役に立つ」ことを意味するために本明細書に使用される。「例示的である」として本明細書に説明された任意の設計は、必ずしも他の設計に対して好ましいまたは有利なものとして解釈されなくてもよい。
【０００９】
図１は、２ポイント変調のＤＰＬＬ１００のモデルのブロック図を示す。２ポイント変調は、デュアルポート変調と一般に呼ばれる。ＤＰＬＬ１００内では、入力変調信号ｆｍ（ｔ）は、ローパス変調パスのための第１の処理ユニット１１０およびハイパス変調パスのための第２の処理ユニット１２０の両方に提供される。第１の処理ユニット１１０は、入力変調信号を累算し、場合により適した量で入力変調信号を遅延し、変調位相信号である、第１の変調信号ｆｍ１（ｔ）を提供する。第２の処理ユニット１２０は、利得とともに入力変調信号をスケールし、場合により適した量で入力変調信号を遅延し、第２の変調信号ｆｍ２（ｔ）を提供する。
【００１０】
加算器１４２は、第１の変調信号とフィードバック信号との差を取り、位相誤差信号を提供する。ループフィルタ１５０は、位相誤差信号をフィルタに掛けて、フィルタに掛けられた位相誤差信号を提供する。ループフィルタ１５０は、ＤＰＬＬ１００のループダイナミクスをセットし、閉ループ帯域幅、ＤＰＬＬ１００の収集時間（acquisition time）および獲得範囲（acquisition range）、位相ノイズ性能などを決定する。加算器１５２は、フィルタに掛けられた位相誤差信号と第２の変調信号との和を取り、発振器１６０に制御信号を供給する。制御信号は、発振器の位相が変調の位相に従うように、発振器１６０の周波数を調節する。発振器１６０は、入力変調信号によって変調されたその周波数を有する変調信号ｍ（ｔ）を提供する。分周器１７０は、変調信号を周波数について分周し、加算器１４２にフィードバック信号を供給する。
【００１１】
図１に示されるように、ローパス変調パスのために変調ポイントは、ループフィルタ１５０より前にある、加算器１４２の入力であり得る。ハイパス変調パスのために変調ポイントは、ループフィルタ１５０より後にある、加算器１５２の入力であり得る。入力変調信号の帯域幅は、ＤＰＬＬ１００が使用され、ＤＰＬＬの閉ループ帯域幅より広いアプリケーションによって決定され得る。ローパス変調パスの帯域幅は、ループフィルタ１５０によって決定され、望まれるノイズフィルタリングおよびループダイナミクスを達成するために比較的狭く（例えば１００ｋＨｚ未満）なり得る。個別のハイパス変調パスおよびローパス変調パスを介して入力変調信号を適用することによって、ＤＰＬＬ１００は、ＤＰＬＬの閉ループ帯域幅より広い信号の帯域幅で発振器１６０を変調することができる。
【００１２】
発振器１６０は、デジタル制御発振器（ＤＣＯ）、電圧制御発振器（ＶＣＯ）、電流制御発振器（ＩＣＯ）、数値制御発振器（ＮＣＯ）、または制御信号によって周波数を制御することができる発振器のある他のタイプであり得る。発振器１６０は、ＤＰＬＬ１００が使用されるアプリケーションによって決定される、ｆｏｓｃの公称周波数で動作し得る。例えば、ＤＰＬＬ１００は、ワイヤレス通信デバイスに使用され、ｆｏｓｃは、数百メガヘルツ（ＭＨｚ）または数ギガヘルツ（ＧＨｚ）であり得る。
【００１３】
図１は、２ポイントの変調のＤＰＬＬのモデルを示す。図１のＤＰＬＬは、様々な設計でインプリメントされ得る。
【００１４】
図２は、アキュムレータおよび位相デジタル変換器（ＰＤＣ）を使用する２ポイント変調のＤＰＬＬ２００のデザインのブロック図を示す。ＤＰＬＬ２００内では、入力変調信号ｆｍ（ｔ）は、ローパス変調パスのための第１の処理ユニット２１０およびハイパス変調パスのための第２の処理ユニット２２０の両方に提供される。第１の処理ユニット２１０内では、アキュムレータ２１２は、周波数を位相に変換する、入力変調信号を累算し、変調位相信号である、第１の変調信号ｆｍ１（ｔ）を提供する。第２の処理ユニット２２０内では、適応可能なスケーリングユニット２２４は、可変利得ｇ（ｔ）で入力変調信号をスケールし、変調周波数信号である、第２の変調信号ｆｍ２（ｔ）を提供する。
【００１５】
位相デジタル変換器２４０は、基準信号ｆｒｅｆの位相とフィードバック信号ｆｆｂ（ｔ）の位相を比較し、位相差信号ｐｄ（ｔ）を提供する。基準信号は、固定され、正確な周波数を有し、基準クロックとさらに呼ばれ得る。加算器２４２は、位相差信号と第１の変調信号との和を取り、位相誤差信号ｐｅ（ｔ）を提供する。ループフィルタ２５０は、位相誤差信号をフィルタに掛けて、フィルタに掛けられた位相誤差信号を提供する。加算器２５２は、フィルタに掛けられた位相誤差信号と第２の変調信号との和を取り、ＤＣＯ２６０に制御信号を供給する。多重剰余分周器（multi-modulus divider）２７０は、ＤＣＯ２６０から変調信号ｍ（ｔ）を受信し、周波数分周器ファクタで変調信号を周波数について分周し、フィードバック信号を提供する。周波数分周器ファクタは、ＤＣＯ２６０の振動周波数ｆｏｓｃおよび基準信号の周波数ｆｒｅｆによって決定され得る。
【００１６】
基準信号は、水晶発振器（ＸＯ）、電圧制御水晶発振器（ＶＣＸＯ）、温度補償型水晶発振器（ＴＣＸＯ）、または正確な周波数を有する他のあるタイプの発振器に基づいて生成され得る。基準信号の周波数は、ＤＣＯ２６０の周波数よりはるかに低くなり得る。例えば、ｆｒｅｆは、数十ＭＨｚである一方ｆｏｓｃは、数ＧＨｚであり得る。
【００１７】
２ポイント変調の性能は、各変調パスのために適用された適切な利得および遅延に依存する。適応可能なスケーリングユニット２２４は、以下で説明されるように、ローパス変調パスの利得とマッチするために入力変調信号および位相誤差信号に基づいてハイパス変調パスの利得ｇ（ｔ）を適応可能に変更することができる。適応可能な遅延ユニットは、典型的により短い遅延の変調パスで、１つの変調パスを含み得る。適応可能な遅延ユニットは、他の変調パスの遅延とマッチするためにその変調パスの遅延を変更し得る。
【００１８】
図３は、アキュムレータおよび位相デジタル変換器を使用し、適応可能な遅延マッチングを有する２ポイント変調のＤＰＬＬ２０２の設計のブロック図を示す。ＤＰＬＬ２０２は、図３の第２の処理ユニット２２２で置き換えられている図２のハイパス変調パスのための第２の処理ユニット２２０を例外として、図２のＤＰＬＬ２００の回路ブロックをすべて含む。第２の処理ユニット２２２内では、適応可能なスケーリングユニット２２４は、可変利得ｇ（ｔ）で入力変調信号をスケールし、スケールされた変調信号を提供する。適応可能な遅延ユニット２２６は、可変遅延τ（ｔ）によってスケールされた変調信号を遅延させ、第２の変調信号ｆｍ２（ｔ）を提供する。
【００１９】
適応可能なスケーリングユニット２２４は、以下で説明されるように、入力変調信号および位相誤差信号に基づいてハイパス変調パスの利得ｇ（ｔ）を適用可能に変更し得る。適応可能な遅延ユニット２２６は、さらに以下で説明されるように、スケールされた変調信号および位相誤差信号に基づいてハイパス変調パスの遅延τ（ｔ）を変更し得る。適応可能な遅延ユニット２２６は、（図３に示されるように）適応可能なスケーリングユニット２２４の後、または（図３に示されない）適応可能なスケーリングユニット２２４より前に配置され得る。図３に示される設計において、適応可能な遅延ユニット２２６は、ハイパス変調パスにおいて使用される。別の設計において、適応可能な遅延ユニット２２６は、省略され、適応可能な遅延ユニットは、ローパス変調パスのための第１の処理ユニット２１０に含まれ得る（例えば、アキュムレータ２１２の後に挿入される）。
【００２０】
図３に示される設計において、ハイパス変調パスおよびローパス変調パスに対してマッチする利得および遅延は、適応可能なスケーリングユニット２２４および適応可能な遅延ユニット２２６によってそれぞれ達成され得る。一旦ＤＰＬＬ２０２がロックされれば、利得および遅延マッチングは、ハイパス変調パスおよびローパス変調パスを介して２ポイント変調の影響がループフィルタ２５０の入力でキャンセルされることを可能にし得る。その後、ローパス変調およびハイパス変調が適用されないかのように、ＤＰＬＬ２０２は、動作し得る。
【００２１】
図２および３は、アキュムレータおよび位相デジタル変換器を使用して、２ポイント変調のＤＰＬＬの２つの例示的な設計を示す。図２および３に示されるＤＰＬＬ設計において、ローパス変調パスは、ループ内のフィードフォワードパスに加えられる。これは、ある利点を備え得る。特に、（ＤＣＯ２６０から分周器２７０を通じて位相デジタル変換器２４０への）フィードバックパスに対する妨害は、位相デジタル変換器の後にフィードフォワードパスにローパス変調パスを加えることによって回避され得る。（時間デジタル変換器（time-to-digital converter）の代わりに）位相デジタル変換器２４０の使用は、位相デジタル変換器２４０の利得誤差に帰着し得る。２ポイント変調がなければ、位相デジタル変換器２４０の利得は、ループ利得の一部になり、キャリブレーションは、ＰＬＬループオペレーションに必要とされない。２ポイント変調があれば、位相デジタル変換器２４０の利得のキャリブレーションは、第１の変調信号と第２の変調信号との間の相対利得が利得によって影響されるので、実行され得る。
【００２２】
２ポイント変調のＤＰＬＬは、さらに他の設計でインプリメントされ得る。例えば、２ポイント変調のＤＰＬＬは、分周器からの出力信号を受信し、フィードバック信号を提供する、時間デジタル変換器（ＴＤＣ）を含み得る。その後、ローパス変調パスは、時間デジタル変換機の後の加算器へ（ｉ）ループの分周器外部にデルタシグマ変調器を介して、または（ｉｉ）アキュムレータを介して、追加され得る。両方の場合において、ＤＰＬＬの時間デジタル変換器の使用は、ある不利益を提供し得る。時間デジタル変換器の利得誤差は、特に変調信号のスプールに帰着し得る。正確な利得キャリブレーション（例えば１％の利得精度を達成すること）は、スプールおよび位相ノイズを低減するために時間デジタル変換器のために必要とされ得る。この高い利得精度は、達成するのが困難であり得る。従って、図２および図３のＤＰＬＬ設計は、時間デジタル変換器を使用するＤＰＬＬについて有利であり得る。
【００２３】
図２および図３の、ＤＰＬＬ２００および２０２は、すべてまたは大半がデジタル回路でインプリメントされ得る。例えば、場合によりＤＣＯ２６０を除いて、図２および図３の全ての回路ブロックは、デジタル回路でインプリメントされ得る。場合により分周器２７０を除いて、全てのデジタル回路ブロックは、ｆｓａｍｐの適した周波数でサンプルクロックに基づいて動作し得る。従って、デジタル回路ブロックに提供される、またはデジタル回路ブロックによって提供される信号は、ｆｓａｍｐのサンプルレートでサンプルのシーケンスから成り得る。デジタル回路ブロックは、十分なビット幅および解像度を有することを設計され得る。
【００２４】
図４は、図２および図３の位相デジタル変換器２４０の設計のブロック図を示す。位相デジタル変換器２４０は、早い／遅い（early/late）信号マルチプレクサ４１０および時間デジタル変換器４４０を含む。信号マルチプレクサ４１０は、基準信号およびフィードバック信号を受信し、より早い信号ように１つの信号を提供し、より遅い信号のように他の信号を提供する。時間デジタル変換器４４０は、より早い信号とより遅い信号との間の位相差を決定し、位相差を量子化し、位相差信号を提供する。
【００２５】
信号マルチプレクサ４１０内では、遅延ユニット４２２は、固定遅延によって基準信号を遅延させ、遅延された基準信号を提供する。遅延ユニット４２４は、同じ固定遅延でフィードバック信号を遅延させ、遅延されたフィードバック信号を提供する。１つの、早い／遅い検出器４２０は、基準信号がフィードバック信号より早い信号かどうか判断する、または逆もまた同様に判断する。検出器４２０は、基準信号がフィードバック信号より早い信号である場合に「０」にセットされる、あるいは基準信号がフィードバック信号より遅い場合に「１」にセットされる、早い／遅い制御制御信号を提供する。マルチプレクサ４２６は、２つの入力で遅延された基準信号および遅延されたフィードバック信号を受信し、早い／遅い制御信号に基づいて第１のマルチプレクサ出力信号のように信号のうちの１つを提供する。マルチプレクサ４２８は、さらに２つの入力で遅延された基準信号および遅延されたフィードバック信号を受信し、早い／遅い制御信号に基づいて第２のマルチプレクサ出力信号のように信号のうちの１つを提供する。パルス生成器４３０は、第１のマルチプレクサ出力信号を受信し、第１のマルチプレクサ出力信号の各リーディングエッジに対するパルスを有するより早い信号を生成する。同様に、パルス生成器４３２は、第２のマルチプレクサ出力信号を受信し、第２のマルチプレクサ出力信号の各リーディングエッジに対するパルスを有するより遅い信号を生成する。
【００２６】
時間デジタル変換器４４０は、Ｎ個の遅延エレメント４４２ａ乃至４４２ｎに、Ｎ Ｄ個のフリップフロップ４４４ａ乃至４４４ｎ、および検出器４４６を含む。ここで、Ｎ＝２ＢおよびＢは、量子化された位相誤差のためのビット数である。遅延エレメント４４２ａ乃至４４２ｎは、直列に接続され、第１の遅延エレメント４４２ａは、より早い信号を受信する。各遅延素子４４２は、Ｔｕｎｉｔの遅延を提供し、所望の遅延解像度を取得するためにインバータおよび／または他のタイプの論理エレメントでインプリメントされ得る。遅延エレメント４４２ａ乃至４４２ｎは、基準信号のうちのほぼ１サイクルの合計遅延を提供し得る。フリップフロップ４４４ａ乃至４４４ｎは、遅延エレメントの出力に結合されたＤ個の入力およびより遅い信号を受信するクロック入力を有する。各々フリップフロック４４４は、関連する遅延エレメント４４２をサンプルし、復号器にサンプルされた出力を供給する。論理低（logic low）におけるフリップフロップの数に対する論理高（logic high）におけるフリップフロップの数は、基準信号とフィードバック信号との間の位相差を示すものである。この位相差は、Ｔｕｎｉｔ／２の解像度を有し得る。インバータ４４８は、より遅い信号を受信し、復号器４４６にラッチ信号を供給する。復号器４４６は、フリップフロップ４４４ａから４４４ｎまでのＮ個の出力を受信し、ラッチ信号によってトリガされる時にＢビット２進値にＮ個の出力を変換し、位相差信号のためにＢビット２進値を供給する。
【００２７】
一般的に、位相デジタル変換器２４０は、解像度の任意のビット数で設計され得る。例えば、Ｂは、所望の遅延解像度、所定の集積回路（ＩＣ）プロセスで利用可能な最小遅延、等のような様々なファクタに依存する８またはそれ以上と等しくなり得る。所望の遅延解像度は、ＤＰＬＬが使用されるアプリケーション、基準信号周波数、等に依存し得る。
【００２８】
２ポイント変調を持ったＤＰＬＬのために、適応可能な利得スケーリングは、２つの変調パスの利得とマッチするために実行され得る。適応可能な利得スケーリングのために、ハイパス変調パスの利得は、２つの変調パス間の任意の利得差を占めるために適応的に調節され得る。適応可能な利得調節は、最小二乗平均（ＬＭＳ）アルゴリズム、最小二乗（ＬＳ）アルゴリズム、最小平均二乗誤差（ＭＭＳＥ）アルゴリズム、等のような様々な適応可能なアルゴリズムに基づくものであり得る。これらの様々な適応可能なアルゴリズムは、「適応可能なフィルタ理論（Ａｄａｐｔｉｖｅ Ｆｉｌｔｅｒ Ｔｈｅｏｒｙ）」（第３版、Ｐｒｅｎｔｉｃｅ Ｈａｌｌ １９９６年）と題された書籍のＳｉｍｏｎ Ｈａｙｋｉｎによって説明されている。明瞭さのために、ＬＭＳアルゴリズムに基づいてスケーリングする適応可能な利得は、以下で説明される。
【００２９】
ハイパス変調パスのための利得ｇ（ｔ）は、以下の式のように、ＬＭＳアルゴリズムに従う入力変調信号ｆｍ（ｔ）および位相誤差信号ｐｅ（ｔ）に基づいて適応的に決定され得る：
【数１】
【００３０】
ここで、γは、適応ステップサイズであり、
Δｇ（ｔ）は、サンプル期間ｔでの利得アップデート値であり、
ｇ（ｔ）は、サンプル期間ｔでの利得である
適応ステップ幅γは、終値への利得の収束レートを決定する。より大きな適応ステップサイズは、その終値への利得ｇ（ｔ）のより早い収束に帰着するが、より多くのジッタにさらに帰着し得る。反対に、より小さな適応ステップサイズは、より遅い収束に帰着するが、より少ないジッタに帰着し得る。適した適応ステップサイズは、収束率とジッタとの間のトレードオフに基づいて選択され得る。適応ステップサイズは、さらに変更され得る。例えば、より大きな適応ステップサイズは獲得（acquisition）に使用され、より小さな適応ステップサイズは、収束の後に追跡するために使用され得る。
【００３１】
図５は、図２および図３の適応可能なスケーリングユニット２２４の設計のブロック図を示す。適応可能なスケーリングユニット２２４は、利得計算ユニット５１０および乗算器５２０を含む。利得計算ユニット５１０内では、乗算器５１２は、入力変調信号に位相誤差信号を乗算する。乗算器５１４は、適応ステップサイズγで乗算器５１２の出力をスケールする。アキュムレータ５１６は、乗算器５１４の出力を累算し、利得ｇ（ｔ）を提供する。乗算器５２０は、入力変調信号に利得を乗算し、図２の第２の変調信号または図３のスケールされた変調信号を提供する。
【００３２】
２ポイント変調のＤＰＬＬのために、適応可能な遅延マッチングは、２つの変調パスの遅延とマッチするために実行され得る。適応可能な遅延マッチングのために、１つの変調パス（例えば、図３に示される設計のハイパス変調パス）の遅延は、（例えば、ＤＣＯ２６０の遅延の変動による）２つの変調パス間の任意の遅延差を占めるために適応的に調節され得る。適応可能な遅延調整は、ＬＭＳアルゴリズム、ＬＳアルゴリズム、ＭＭＳＥアルゴリズムなどのような様々な適応可能なアルゴリズムに基づき得る。明瞭さのために、ＬＭＳアルゴリズムに基づいた適応可能な遅延調整は以下で説明される。
【００３３】
ハイパス変調パスのために遅延τ（ｔ）は、以下で示されるように、ＬＭＳアルゴリズムに従うスケールされた変調信号ｆｍｓ（ｔ）および位相誤差信号ｐｅ（ｔ）に基づいて適応的に決定され得る：
【数２】
【００３４】
ここで、μは、適応ステップサイズであり、
Δτ（ｔ）は、サンプル期間ｔでの遅延アップデート値であり、
τ（ｔ）は、サンプル期間ｔでの遅延である。
【００３５】
より大きな順応ステップ幅は、遅延τ（ｔ）のより速い収束に帰着し得る一方、より小さな順応ステップ幅は、より少ないジッタに帰着し得る。適した適応ステップサイズは、収束率とジッタとの間のトレードオフに基づいて選択され得る。適応ステップサイズは、例えば、獲得および追跡のために、さらに変更され得る。
【００３６】
式（２）の遅延アップデート値Δτ（ｔ）を計算する中で乗算（multiplication）を回避するために、遅延は、以下のように適応的にアップデートされ得る：
【数３】
【００３７】
ここで、ｓｉｇｎ［ｆｍｓ（ｔ）］は、スケールされた変調信号の符号（ｓｉｇｎ）である。適応ステップサイズμは、２のべき乗であるように選択され得る。この場合、遅延アップデート値は、（ｉ）適応ステップサイズによって決定されたビットの特定の数によってｐｅ（ｔ）をビットシフトし、（ｉｉ）ｆｍｓ（ｔ）が０未満である場合、ビットシフトされたｐｅ（ｔ）の符号を反転（flip)することによって取得され得る。
【００３８】
遅延τ（ｔ）は、サンプル期間のユニットで与えられ、整数部分と分数部分へ分解され得る。τ（ｔ）の整数部分は、遅延のサンプル期間の整数値を提供することができるプログラマブル遅延ユニットで取得され得る。τ（ｔ）の分数部分は、１つのサンプル期間の分数である遅延を提供することができる補間回路で取得され得る。
【００３９】
任意の所定の遅延τに対して、ここでτは、正値または負値であり得る、スケールされた変調信号ｆｍｓ（ｔ）は、第２の変調信号ｆｍ２（ｔ）＝ｆｍｓ（ｔ−τ）を取得するためにτで遅延され得る。τの整数部分は、ｆｍｓ（ｔ−τ）に最も近接しているスケールされた変調信号のサンプルの選択することによって取得され得る。τの分数部分は、ｆｍｓ（ｔ−τ）の両側に配置された２つ以上のサンプルを補間することによって取得され得る。
【００４０】
１つの設計において、線形補間は、分数遅延を取得するために使用されてもよい。簡潔さのために、以下の説明は、−１≦τ（ｔ）≦１であり、３つの周波数変調サンプルｆ（ｔ−１）、ｆ（ｔ）、およびｆ（ｔ＋１）が利用可能であると仮定する。ここで、ｆ（ｔ）は、現在のサンプルであり、ｆ（ｔ−１）は、前の／古いサンプルであり、ｆ（ｔ＋１）は、次の／今後のサンプルである。これらの３つのサンプルは、スケールされた変調信号を遅延ｆ（ｔ＋１）として遅延信号の最新のサンプルを使用することで取得され得る。
【００４１】
分数遅延を取得する線形補間は、以下のように実行され得る：
【数４】
【００４２】
式（４）の設計は、２つの乗算を使用する、１つの乗算がτ（ｔ）を持ちおよび別の乗算が［１−τ（ｔ）］である。乗算の数は、以下のように、式（４）の項の再整理することによって１つに低減し得る：
【数５】
【００４３】
式（５）は、式（４）と等価である。しかしながら、τ（ｔ）とともに１つの乗算のみがｆｍ２（ｔ）を計算するために使用される。
【００４４】
式（４）および式（５）は、分数遅延を取得するために線形補間を利用する。分数遅延は、高次補間、例えば、二次補間、スプライン補間、等で取得され得る。
【００４５】
図６は、図３の適応可能な遅延ユニット２２６の設計のブロック図を示す。適応可能な遅延ユニット２２６内では、遅延計算ユニット６１０は、スケールされた変調信号ｆｍｓ（ｔ）および位相誤差信号ｐｅ（ｔ）を受信し、例えば、式（２）または（３）に示されたように、各サンプル期間に対する遅延τ（ｔ）を計算する。プログラマブル遅延ユニット６２０は、ユニット６１０からスケールされた変調信号および遅延の整数部分を受信し、サンプル期間の整数によってスケールされた変調信号を遅延させる。補間回路６３０は、プログラマブル遅延ユニット６２０からの出力信号およびユニット６１０からの遅延の分数部分を受信する。補間回路６３０は、例えば、式（４）または（５）で示されたように、分数遅延を取得するために補間を実行し、第２の変調信号ｆｍ２（ｔ）を提供する。
【００４６】
一般的に、装置（例えば集積回路、ワイヤレス通信デバイス、等）は、２ポイント変調を実行することができるＤＰＬＬを含み得る。ＤＰＬＬは、位相デジタル変換器、ループ内で動作するループフィルタ、ローパス変調パスのための第１の処理ユニット、およびハイパス変調パスのための第２の処理ユニットを含み得る。第１の処理ユニットは、入力変調信号を受信し、位相デジタル変換器の後でループフィルタより前のループ内部の第１のポイントに対して第１の変調信号を供給し得る。第２の処理ユニットは、入力変調信号を受信し、ループフィルタの後のループ内部の第２のポイントに対して第２の変調信号を供給し得る。位相デジタル変換器は、ループのフィードバック信号と基準信号との間の位相差を決定し、位相差信号を提供し得る。ループフィルタは、位相差信号に基づいて取得された位相誤差信号をフィルタに掛け、フィルタに掛けられた位相誤差信号を提供する。ＤＰＬＬは、他の回路ブロックを含み得る。
【００４７】
１つの設計において、第１の処理ユニットは、周波数位相変換をするために入力変調信号を累算し、第１の変調信号を提供するアキュムレータを含み得る。
【００４８】
１つの設計において、第２の処理ユニットは、可変利得で入力変調信号をスケールする適応可能なスケーリングユニットを含み得る。１つの設計において、適応可能なスケーリングユニットは、例えば、図５に示されるように、利得計算ユニットおよび乗算器を含み得る。利得計算ユニットは、ループフィルタに提供される入力変調信号および位相誤差信号に基づいて可変利得を決定し得る。乗算器は、入力変調信号に可変利得を乗算し得る。
【００４９】
第２の処理ユニットは、可変遅延によって入力変調信号を遅延する適応可能な遅延ユニットをさらに含み得る。１つの設計において、適応可能な遅延ユニットは、遅延計算ユニット、補間回路、およびプログラマブル遅延ユニットを含み得る。遅延計算ユニットは、入力変調信号および位相誤差信号に基づいて可変遅延を決定し得る。補間回路は、入力変調信号のために可変遅延の分数部分を供給し得る。ここで、分数部分は、＋１のサンプル期間と−１のサンプル期間との間である。プログラマブル遅延ユニットは、サンプル期間の整数を備える整数部分と共に、入力変調信号に可変遅延の整数部分を供給し得る。
【００５０】
１つの設計では、プロセッサは、位相デジタル変換器およびループ内で動作するループフィルタを備えるＤＰＬＬのローパス変調パスおよびハイパス変調パスを介して２ポイント変調を実行し得る。プロセッサは、第１の変調信号を取得するためにローパス変調パスのための入力変調信号を処理し、位相デジタル変換器の後でループフィルタより前のループ内部の第１のポイントに対して第１の変調信号を適用し得る。プロセッサは、さらに第２の変調信号を取得するためにハイパス変調パスのための入力変調信号を処理し、ループフィルタの後のループ内部の第２のポイントに対して第２の変調信号を適用し得る。プロセッサは、周波数を位相に変換するために入力変調信号を累算することによって、ローパス変調パスのための入力変調信号を処理し得る。プロセッサは、可変利得で入力変調信号をスケーリングすることによって、場合により可変遅延で入力変調信号を遅延させることによって、ハイパス変調パスのための入力変調信号を処理し得る。
【００５１】
１つの設計において、ＤＰＬＬは、図３および図３に示されるように、アキュムレータ、スケーリングユニット、位相デジタル変換器、第１の加算器および第２の加算器を含み得る。アキュムレータは、周波数を位相に変換するために、第１の変調信号提供するために入力変調信号を累算し得る。スケーリングユニットは、第２の変調信号を取得するために可変利得で入力変調信号をスケールし得る。位相デジタル変換器は、フィードバック信号と基準信号との間の位相差を決定し、位相差信号を提供し得る。第１の加算器は、位相差信号と第１の変調信号との和を取り、位相誤差信号を提供し得る。ループフィルタは、位相誤差信号をフィルタに掛け、フィルタに掛けられた位相誤差信号を提供し得る。第２の加算器は、フィルタに掛けられた位相誤差信号および第２の変調信号を合計し、発振器に制御信号を供給し得る。分周器は、発振器からの変調信号を周波数について分周し、フィードバック信号を提供し得る。ＤＰＬＬは、図３に示されるように、可変遅延による入力変調信号を遅延する適応可能な遅延ユニットをさらに含み得る。
【００５２】
図７は、２ポイント変調のためのＤＰＬＬをオペレートするプロセス７００の設計を示す。入力変調信号は、周波数を位相に変換するために、第１の変調信号を取得するために累算され得る（ブロック７１２）。入力変調信号は、可変利得でスケールされ、第２の変調信号を取得するために可変遅延でさらに遅延され得る（ブロック７１４）。可変利得および可変遅延は、例えば、式（１）、（２）、（３）に示されるように、入力変調信号および位相誤差信号に基づいて各々決定され得る。フィードバック信号と基準信号との間の位相差は、位相差信号を取得するために決定され得る（ブロック７１６）。位相差信号および第１の変調信号は、位相誤差信号を取得するために合計され得る（ブロック７１８）。位相誤差信号は、フィルタに掛けられた位相誤差信号を取得するためにフィルタに掛けられ得る（ブロック７２０）。フィルタに掛けられた位相誤差信号および第２の変調信号は、発振器のための制御信号を取得するために和を取り得る（ブロック７２２）。発振器からの変調信号は、フィードバック信号を取得するために周波数について分周され得る（ブロック７２４）。
【００５３】
本明細書に説明されたＤＰＬＬは、通信、コンピューティング、ネットワーキング、パーソナル電子機器、等のような様々なアプリケーションに使用され得る。例えば、ＤＰＬＬは、ワイヤレス通信デバイス、携帯電話、携帯情報端末（ＰＤＡ）、ハンドヘルドデバイス、ゲーミングデバイス、コンピューティングデバイス、ラップトップコンピュータ、家庭用電化製品デバイス、パーソナルコンピュータ、コードレス電話機、ワイヤレスローカルループ（ＷＬＬ）ステーション、等で使用され得る。ワイヤレス通信デバイスのＤＰＬＬの例示的な使用は、以下で説明される。
【００５４】
図８は、ワイヤレス通信システムのためのワイヤレス通信デバイス８００の設計のブロック図を示す。ワイヤレスデバイス８００は、携帯電話、端末、ハンドセット、ワイヤレスモデム、等であり得る。ワイヤレス通信システムは、符号分割多元接続（ＣＤＭＡ）システム、グローバルシステムフォーモバイルコミュニケーション（ＧＳＭ（登録商標））システム、直交周波数分割多元接続（ＯＦＤＭＡ）システム、等であり得る。
【００５５】
ワイヤレスデバイス８００は、受信パスおよび送信パスを介して双方向通信を提供することができる。受信パスにおいて、基地局（図示せず）によって送信された信号は、アンテナ８１０によって受信され、受信機８１２に提供される。受信機８１２は、受信信号を調整しデジタル化し、さらに処理するためのモジュール８２０にサンプルを供給する。送信パスにおいて、送信機８１６は、モジュール８２０（プロセス）から送信されるべきデータを受信し、データを処理し、調整し、基地局にアンテナ８１０を介して送信する、変調信号を生成する。受信機８１２および送信機８１６は、ＣＤＭＡ、ＧＳＭ、ＯＦＤＭＡ、等をサポートし得る。
【００５６】
モジュール８２０は、例えば、モデムプロセッサ８２２、インターフェース、縮小命令セットコンピュータ／デジタル信号プロセッサ（ＲＩＳＣ／ＤＳＰ）８２４、コントローラ／プロセッサ８２６、メモリ８２８、入出力（Ｉ／Ｏ）回路８３０、およびＤＰＬＬ８３２のような、様々な処理、インターフェース、および記憶ユニットを含む。モデムプロセッサ８２２は、データ送受信などのための処理（例えば、符号化、変調、復調、復号化）を実行し得る。ＲＩＳＣ／ＤＳＰ８２４は、ワイヤレスデバイス８００のための一般的でありかつ特定された処理を実行し得る。コントローラ／プロセッサ８２６は、モジュール８２０内の様々なユニットのオペレーションを指示し得る。メモリ８２８は、モジュール８２０内の様々なユニットのためにデータおよび／または命令を格納し得る。Ｉ／Ｏ回路８３０は、外部の入出力デバイス８４０と通信し得る。ＤＰＬＬ８３２は、モジュール８２０内の処理ユニットのためのクロックを生成し得る。
【００５７】
ＤＰＬＬ ８１４は、受信機８１２によって周波数ダウンコンバージョンおよび／または復調のために使用される受信局部発振器（ＬＯ）信号を生成し得る。ＤＰＬＬ８１８は、周波数アップコンバージョンおよび／または変調のために送信機８１６によって使用された送信ＬＯ信号を生成し得る。ＤＰＬＬ８１４および／または８１８は、図２のＤＰＬＬ２００、図３のＤＰＬＬ２０２または２ポイント変調（ＴＰＭ）の他のあるＤＰＬＬでインプリメントされ得る。基準発振器８４２は、ＤＰＬＬ８１４、８１８および／または８３２のための正確な基準信号を生成し得る。基準発振器８４２は、ＸＯ、ＶＣＸＯ、ＴＣＸＯ、等であり得る。
【００５８】
本明細書に説明されたＤＰＬＬは、ＩＣ、アナログＩＣ、無線周波数ＩＣ（ＲＦＩＣ）、混合信号ＩＣ、特定用途向け集積回路（ＡＳＩＣ）、プリント回路基板（ＰＣＢ）、電子機器デバイス、等の上でインプリメントされ得る。ＤＰＬＬは、さらに相補型金属酸化膜半導体（ＣＭＯＳ）、Ｎ型ＭＯＳ（ＮＭＯＳ）、Ｐ型ＭＯＳ（ＰＭＯＳ）、バイポーラ接合トランジスタ（ＢＪＴ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウム砒素（ＧａＡｓ）、等のような様々なＩＣプロセス技術でと製造され得る。
【００５９】
本明細書に説明されたＤＰＬＬをインプリメントする装置は、スタンドアロンデバイス、またはより大型のデバイスの一部であり得る。デバイスは（ｉ）スタンドアロンＩＣ、（ｉｉ）データおよび／または命令を格納するためのメモリＩＣを含み得る１つまたは複数のＩＣのセット、（ｉｉｉ）ＲＦ受信機（ＲＦＲ）またはＲＦ送信機／受信機（ＲＴＲ）のようなＲＦＩＣ、（ｉｖ）移動局モデム（ＭＳＭ）のようなＡＳＩＣ、（ｖ）他のデバイスに埋め込まれ得るモジュール、（ｖｉ）受信機、携帯電話、ワイヤレスデバイス、ハンドセット、またはモバイルユニット、（ｖｉｉ）等であり得る。
１つまたは複数の例示的な設計において、説明された機能は、ハードウェア、ソフトウェア、ファームウェアまたはその任意の組み合わせでインプリメントされ得る。ソフトウェアでインプリメントされる場合には、機能は、コンピュータ可読媒体上で、１つまたは複数の命令あるいはコードとして、記憶されてもよく、あるいは、送信されることができる。コンピュータ可読媒体は、１つの場所から別の場所へのコンピュータプログラムの転送（ｔｒａｎｓｆｅｒ）を容易にするいずれの媒体も含んでいる、コンピュータ記憶媒体（ｃｏｍｐｕｔｅｒ ｓｔｏｒａｇｅ ｍｅｄｉａ）と通信媒体（ｃｏｍｍｕｎｉｃａｔｉｏｎ ｍｅｄｉａ）の両方を含む。記憶媒体は、コンピュータによってアクセスされることができる、いずれの利用可能な媒体であることができる。例として、また限定されないが、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭあるいは他の光学ディスクストレージ、磁気ディスクストレージあるいは他の磁気ストレージデバイス、あるいは、命令あるいはデータストラクチャの形態において望まれるプログラムコードを保存あるいは搬送するために使用されることができる、また、コンピュータによってアクセスされることができる、任意の他の媒体も備えることができる。また、いずれの接続（ｃｏｎｎｅｃｔｉｏｎ）もコンピュータ可読メディア（ｃｏｍｐｕｔｅｒ−ｒｅａｄａｂｌｅ ｍｅｄｉｕｍ）と適切に名付けられる。例えば、ソフトウェアがウェブサイト、サーバ、あるいは、同軸ケーブル、光ファイバーケーブル、ツイストペア（ｔｗｉｓｔｅｄ ｐａｉｒ）、デジタル加入者ライン（ｄｉｇｉｔａｌ ｓｕｂｓｃｒｉｂｅｒ ｌｉｎｅ）（ＤＳＬ）、あるいは赤外線、無線、およびマイクロ波のような無線技術を使用している他の遠隔ソース、から送信される場合には、そのときには、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、あるいは赤外線、無線、およびマイクロ波のような無線技術は、媒体（ｍｅｄｉｕｍ）の定義に含まれている。ここに使用されているように、ディスク（ｄｉｓｋ）とディスク（ｄｉｓｃ）は、コンパクトディスク（ｃｏｍｐａｃｔ ｄｉｓｃ）（ＣＤ）、レーザーディスク（登録商標）（ｌａｓｅｒ ｄｉｓｃ）、光学ディスク（ｏｐｔｉｃａｌ ｄｉｓｃ）、デジタル汎用ディスク（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）（ＤＶＤ）、フロッピー（登録商標）ディスク（ｄｉｓｋ）およびブルーレイディスク（ｂｌｕ−ｒａｙ ｄｉｓｃ）を含んでおり、「ディスク（ｄｉｓｋｓ）」は、大抵、データを磁気で再生しているが、「ディスク（ｄｉｓｃｓ）」は、レーザで光学的に再生する。上記のものの組み合わせも、また、コンピュータ可読媒体の範囲内に含まれるべきである。
【００６０】
開示の先の説明は、任意の当業者が開示を行なうか使用することを可能にするために提供される。本開示に対する様々な修正は、当業者にとっては容易に明らかであろう、そして、ここにおいて定義された包括的な原理は、本開示の精神あるいは範囲から逸脱することなく、他の変形に適用されることができる。したがって、本開示は、ここにおいて記載される例および設計に限定されるようには意図されておらず、ここに開示された原理および新規な特徴に整合する最も広い範囲が与えられるべきである。
【技術分野】
【０００１】
本開示は、一般に、２ポイント変調の電子機器に関し、より詳細には、デジタル位相同期ループ（ＤＰＬＬ：digital phase-locked loop）に関する。
【背景技術】
【０００２】
ＤＰＬＬは、発振器の周波数および／または位相を調節するために一般に使用される回路である。１つの共通アプリケーションにおいて、ＤＰＬＬは、正確な周波数を有する基準信号に発振器の周波数および／または位相をロックするために使用され得る。
【０００３】
別のアプリケーションでは、ＤＰＬＬは、変調信号で発振器の周波数および／または位相を変調するために使用され得る。変調信号の帯域幅がＤＰＬＬの閉ループ帯域幅よりはるかに小さい場合、変調信号は、ＤＰＬＬの内のループフィルタに先立って適用され得る。しかしながら、変調信号の帯域幅が閉ループ帯域幅より広い場合、２ポイント変調が実行され得る。２ポイント変調のために変調信号は、狭帯域変調のための１つの変調パスおよび広帯域の変調のための別の変調パスである、ＤＰＬＬの２つの変調パスに適用され得る。２ポイント変調は、ＤＰＬＬの帯域幅を効率的に増加させるために使用されるため、発振器は、広帯域変調信号で周波数変調される一方でＤＰＬＬの通常オペレーションを最小限に妨害することができる。
【発明の概要】
【０００４】
２ポイント変調をサポートするＤＰＬＬは、本明細書に説明される。１つの設計では、ＤＰＬＬは、位相デジタル変換器（ＰＤＣ）、ループ内で動作するループフィルタ、ローパス変調パス（lowpass modulation path）のための第１の処理ユニットおよびハイパス変調パス（highpass modulation path）のための第２の処理ユニットを含む。ローパス変調パスは、発振器の周波数および／また位相の狭帯域変調をサポートする。ハイパス変調パスは、発振器の周波数および／または位相の広帯域変調をサポートする。第１の処理ユニットは、入力変調信号を受信し、位相デジタル変換器の後でループフィルタより前のループ内部の第１のポイントに対して第１の変調信号を供給する。第２の処理装置は、入力変調信号を受信し、ループフィルタの後のループ内部の第２のポイントに対して第２の変調信号を供給する。
【０００５】
１つの設計において、第１の処理ユニットは、アキュムレータを含み、第２の処理ユニットは、スケーリングユニットを含み、ＤＰＬＬは、第１および第２の加算器および分周器をさらに含む。アキュムレータは、周波数を位相に変換する（convert frequency to phase）ために入力変調信号を累算し、第１の変調信号を提供する。スケーリングユニットは、第２の変調信号を取得するために可変利得で入力変調信号をスケールする。位相デジタル変換器は、フィードバック信号と基準信号との間の位相差を決定し、位相差信号を提供する。第１の加算器は位相差信号と第１の変調信号との和を取り、位相誤差信号を提供する。ループフィルタは、位相誤差信号をフィルタに掛け、フィルタに掛けられた位相誤差信号を提供する。第２の加算器は、フィルタに掛けられた位相誤差信号と第２の変調信号との和を取り、発振器に制御信号を提供する。分周器は、発振器からの変調信号を周波数について分周し、フィードバック信号を提供する。第２の処理ユニットは、ローパス変調パスの遅延とハイパス変調パスの遅延とをマッチさせるために可変遅延によって入力変調信号を遅延させる、適応可能な遅延ユニットをさらに含み得る。
【０００６】
開示の様々な態様および特徴は、以下でさらに詳細に説明される。
【図面の簡単な説明】
【０００７】
【図１】図１は、２ポイント変調のＤＰＬＬのブロック図を示す。
【図２】図２は、アキュムレータおよび位相デジタル変換器を使用して、２ポイント変調のＤＰＬＬの２つのデザインのブロック図を示す。
【図３】図３は、アキュムレータおよび位相デジタル変換器を使用して、２ポイント変調でのＤＰＬＬの２つのデザインのブロック図を示す。
【図４】図４は、位相デジタル変換器のブロック図を示す。
【図５】図５は、適応可能なスケーリングユニットのブロック図を示す。
【図６】図６は、適応可能な遅延ユニットのブロック図を示す。
【図７】図７は、２ポイント変調のためのＤＰＬＬをオペレートするプロセスを示す。
【図８】図８は、ワイヤレス通信デバイスのブロック図を示す。
【発明を実施するための形態】
【０００８】
「例示的である」という用語は、「例、事例または例証するように役に立つ」ことを意味するために本明細書に使用される。「例示的である」として本明細書に説明された任意の設計は、必ずしも他の設計に対して好ましいまたは有利なものとして解釈されなくてもよい。
【０００９】
図１は、２ポイント変調のＤＰＬＬ１００のモデルのブロック図を示す。２ポイント変調は、デュアルポート変調と一般に呼ばれる。ＤＰＬＬ１００内では、入力変調信号ｆｍ（ｔ）は、ローパス変調パスのための第１の処理ユニット１１０およびハイパス変調パスのための第２の処理ユニット１２０の両方に提供される。第１の処理ユニット１１０は、入力変調信号を累算し、場合により適した量で入力変調信号を遅延し、変調位相信号である、第１の変調信号ｆｍ１（ｔ）を提供する。第２の処理ユニット１２０は、利得とともに入力変調信号をスケールし、場合により適した量で入力変調信号を遅延し、第２の変調信号ｆｍ２（ｔ）を提供する。
【００１０】
加算器１４２は、第１の変調信号とフィードバック信号との差を取り、位相誤差信号を提供する。ループフィルタ１５０は、位相誤差信号をフィルタに掛けて、フィルタに掛けられた位相誤差信号を提供する。ループフィルタ１５０は、ＤＰＬＬ１００のループダイナミクスをセットし、閉ループ帯域幅、ＤＰＬＬ１００の収集時間（acquisition time）および獲得範囲（acquisition range）、位相ノイズ性能などを決定する。加算器１５２は、フィルタに掛けられた位相誤差信号と第２の変調信号との和を取り、発振器１６０に制御信号を供給する。制御信号は、発振器の位相が変調の位相に従うように、発振器１６０の周波数を調節する。発振器１６０は、入力変調信号によって変調されたその周波数を有する変調信号ｍ（ｔ）を提供する。分周器１７０は、変調信号を周波数について分周し、加算器１４２にフィードバック信号を供給する。
【００１１】
図１に示されるように、ローパス変調パスのために変調ポイントは、ループフィルタ１５０より前にある、加算器１４２の入力であり得る。ハイパス変調パスのために変調ポイントは、ループフィルタ１５０より後にある、加算器１５２の入力であり得る。入力変調信号の帯域幅は、ＤＰＬＬ１００が使用され、ＤＰＬＬの閉ループ帯域幅より広いアプリケーションによって決定され得る。ローパス変調パスの帯域幅は、ループフィルタ１５０によって決定され、望まれるノイズフィルタリングおよびループダイナミクスを達成するために比較的狭く（例えば１００ｋＨｚ未満）なり得る。個別のハイパス変調パスおよびローパス変調パスを介して入力変調信号を適用することによって、ＤＰＬＬ１００は、ＤＰＬＬの閉ループ帯域幅より広い信号の帯域幅で発振器１６０を変調することができる。
【００１２】
発振器１６０は、デジタル制御発振器（ＤＣＯ）、電圧制御発振器（ＶＣＯ）、電流制御発振器（ＩＣＯ）、数値制御発振器（ＮＣＯ）、または制御信号によって周波数を制御することができる発振器のある他のタイプであり得る。発振器１６０は、ＤＰＬＬ１００が使用されるアプリケーションによって決定される、ｆｏｓｃの公称周波数で動作し得る。例えば、ＤＰＬＬ１００は、ワイヤレス通信デバイスに使用され、ｆｏｓｃは、数百メガヘルツ（ＭＨｚ）または数ギガヘルツ（ＧＨｚ）であり得る。
【００１３】
図１は、２ポイントの変調のＤＰＬＬのモデルを示す。図１のＤＰＬＬは、様々な設計でインプリメントされ得る。
【００１４】
図２は、アキュムレータおよび位相デジタル変換器（ＰＤＣ）を使用する２ポイント変調のＤＰＬＬ２００のデザインのブロック図を示す。ＤＰＬＬ２００内では、入力変調信号ｆｍ（ｔ）は、ローパス変調パスのための第１の処理ユニット２１０およびハイパス変調パスのための第２の処理ユニット２２０の両方に提供される。第１の処理ユニット２１０内では、アキュムレータ２１２は、周波数を位相に変換する、入力変調信号を累算し、変調位相信号である、第１の変調信号ｆｍ１（ｔ）を提供する。第２の処理ユニット２２０内では、適応可能なスケーリングユニット２２４は、可変利得ｇ（ｔ）で入力変調信号をスケールし、変調周波数信号である、第２の変調信号ｆｍ２（ｔ）を提供する。
【００１５】
位相デジタル変換器２４０は、基準信号ｆｒｅｆの位相とフィードバック信号ｆｆｂ（ｔ）の位相を比較し、位相差信号ｐｄ（ｔ）を提供する。基準信号は、固定され、正確な周波数を有し、基準クロックとさらに呼ばれ得る。加算器２４２は、位相差信号と第１の変調信号との和を取り、位相誤差信号ｐｅ（ｔ）を提供する。ループフィルタ２５０は、位相誤差信号をフィルタに掛けて、フィルタに掛けられた位相誤差信号を提供する。加算器２５２は、フィルタに掛けられた位相誤差信号と第２の変調信号との和を取り、ＤＣＯ２６０に制御信号を供給する。多重剰余分周器（multi-modulus divider）２７０は、ＤＣＯ２６０から変調信号ｍ（ｔ）を受信し、周波数分周器ファクタで変調信号を周波数について分周し、フィードバック信号を提供する。周波数分周器ファクタは、ＤＣＯ２６０の振動周波数ｆｏｓｃおよび基準信号の周波数ｆｒｅｆによって決定され得る。
【００１６】
基準信号は、水晶発振器（ＸＯ）、電圧制御水晶発振器（ＶＣＸＯ）、温度補償型水晶発振器（ＴＣＸＯ）、または正確な周波数を有する他のあるタイプの発振器に基づいて生成され得る。基準信号の周波数は、ＤＣＯ２６０の周波数よりはるかに低くなり得る。例えば、ｆｒｅｆは、数十ＭＨｚである一方ｆｏｓｃは、数ＧＨｚであり得る。
【００１７】
２ポイント変調の性能は、各変調パスのために適用された適切な利得および遅延に依存する。適応可能なスケーリングユニット２２４は、以下で説明されるように、ローパス変調パスの利得とマッチするために入力変調信号および位相誤差信号に基づいてハイパス変調パスの利得ｇ（ｔ）を適応可能に変更することができる。適応可能な遅延ユニットは、典型的により短い遅延の変調パスで、１つの変調パスを含み得る。適応可能な遅延ユニットは、他の変調パスの遅延とマッチするためにその変調パスの遅延を変更し得る。
【００１８】
図３は、アキュムレータおよび位相デジタル変換器を使用し、適応可能な遅延マッチングを有する２ポイント変調のＤＰＬＬ２０２の設計のブロック図を示す。ＤＰＬＬ２０２は、図３の第２の処理ユニット２２２で置き換えられている図２のハイパス変調パスのための第２の処理ユニット２２０を例外として、図２のＤＰＬＬ２００の回路ブロックをすべて含む。第２の処理ユニット２２２内では、適応可能なスケーリングユニット２２４は、可変利得ｇ（ｔ）で入力変調信号をスケールし、スケールされた変調信号を提供する。適応可能な遅延ユニット２２６は、可変遅延τ（ｔ）によってスケールされた変調信号を遅延させ、第２の変調信号ｆｍ２（ｔ）を提供する。
【００１９】
適応可能なスケーリングユニット２２４は、以下で説明されるように、入力変調信号および位相誤差信号に基づいてハイパス変調パスの利得ｇ（ｔ）を適用可能に変更し得る。適応可能な遅延ユニット２２６は、さらに以下で説明されるように、スケールされた変調信号および位相誤差信号に基づいてハイパス変調パスの遅延τ（ｔ）を変更し得る。適応可能な遅延ユニット２２６は、（図３に示されるように）適応可能なスケーリングユニット２２４の後、または（図３に示されない）適応可能なスケーリングユニット２２４より前に配置され得る。図３に示される設計において、適応可能な遅延ユニット２２６は、ハイパス変調パスにおいて使用される。別の設計において、適応可能な遅延ユニット２２６は、省略され、適応可能な遅延ユニットは、ローパス変調パスのための第１の処理ユニット２１０に含まれ得る（例えば、アキュムレータ２１２の後に挿入される）。
【００２０】
図３に示される設計において、ハイパス変調パスおよびローパス変調パスに対してマッチする利得および遅延は、適応可能なスケーリングユニット２２４および適応可能な遅延ユニット２２６によってそれぞれ達成され得る。一旦ＤＰＬＬ２０２がロックされれば、利得および遅延マッチングは、ハイパス変調パスおよびローパス変調パスを介して２ポイント変調の影響がループフィルタ２５０の入力でキャンセルされることを可能にし得る。その後、ローパス変調およびハイパス変調が適用されないかのように、ＤＰＬＬ２０２は、動作し得る。
【００２１】
図２および３は、アキュムレータおよび位相デジタル変換器を使用して、２ポイント変調のＤＰＬＬの２つの例示的な設計を示す。図２および３に示されるＤＰＬＬ設計において、ローパス変調パスは、ループ内のフィードフォワードパスに加えられる。これは、ある利点を備え得る。特に、（ＤＣＯ２６０から分周器２７０を通じて位相デジタル変換器２４０への）フィードバックパスに対する妨害は、位相デジタル変換器の後にフィードフォワードパスにローパス変調パスを加えることによって回避され得る。（時間デジタル変換器（time-to-digital converter）の代わりに）位相デジタル変換器２４０の使用は、位相デジタル変換器２４０の利得誤差に帰着し得る。２ポイント変調がなければ、位相デジタル変換器２４０の利得は、ループ利得の一部になり、キャリブレーションは、ＰＬＬループオペレーションに必要とされない。２ポイント変調があれば、位相デジタル変換器２４０の利得のキャリブレーションは、第１の変調信号と第２の変調信号との間の相対利得が利得によって影響されるので、実行され得る。
【００２２】
２ポイント変調のＤＰＬＬは、さらに他の設計でインプリメントされ得る。例えば、２ポイント変調のＤＰＬＬは、分周器からの出力信号を受信し、フィードバック信号を提供する、時間デジタル変換器（ＴＤＣ）を含み得る。その後、ローパス変調パスは、時間デジタル変換機の後の加算器へ（ｉ）ループの分周器外部にデルタシグマ変調器を介して、または（ｉｉ）アキュムレータを介して、追加され得る。両方の場合において、ＤＰＬＬの時間デジタル変換器の使用は、ある不利益を提供し得る。時間デジタル変換器の利得誤差は、特に変調信号のスプールに帰着し得る。正確な利得キャリブレーション（例えば１％の利得精度を達成すること）は、スプールおよび位相ノイズを低減するために時間デジタル変換器のために必要とされ得る。この高い利得精度は、達成するのが困難であり得る。従って、図２および図３のＤＰＬＬ設計は、時間デジタル変換器を使用するＤＰＬＬについて有利であり得る。
【００２３】
図２および図３の、ＤＰＬＬ２００および２０２は、すべてまたは大半がデジタル回路でインプリメントされ得る。例えば、場合によりＤＣＯ２６０を除いて、図２および図３の全ての回路ブロックは、デジタル回路でインプリメントされ得る。場合により分周器２７０を除いて、全てのデジタル回路ブロックは、ｆｓａｍｐの適した周波数でサンプルクロックに基づいて動作し得る。従って、デジタル回路ブロックに提供される、またはデジタル回路ブロックによって提供される信号は、ｆｓａｍｐのサンプルレートでサンプルのシーケンスから成り得る。デジタル回路ブロックは、十分なビット幅および解像度を有することを設計され得る。
【００２４】
図４は、図２および図３の位相デジタル変換器２４０の設計のブロック図を示す。位相デジタル変換器２４０は、早い／遅い（early/late）信号マルチプレクサ４１０および時間デジタル変換器４４０を含む。信号マルチプレクサ４１０は、基準信号およびフィードバック信号を受信し、より早い信号ように１つの信号を提供し、より遅い信号のように他の信号を提供する。時間デジタル変換器４４０は、より早い信号とより遅い信号との間の位相差を決定し、位相差を量子化し、位相差信号を提供する。
【００２５】
信号マルチプレクサ４１０内では、遅延ユニット４２２は、固定遅延によって基準信号を遅延させ、遅延された基準信号を提供する。遅延ユニット４２４は、同じ固定遅延でフィードバック信号を遅延させ、遅延されたフィードバック信号を提供する。１つの、早い／遅い検出器４２０は、基準信号がフィードバック信号より早い信号かどうか判断する、または逆もまた同様に判断する。検出器４２０は、基準信号がフィードバック信号より早い信号である場合に「０」にセットされる、あるいは基準信号がフィードバック信号より遅い場合に「１」にセットされる、早い／遅い制御制御信号を提供する。マルチプレクサ４２６は、２つの入力で遅延された基準信号および遅延されたフィードバック信号を受信し、早い／遅い制御信号に基づいて第１のマルチプレクサ出力信号のように信号のうちの１つを提供する。マルチプレクサ４２８は、さらに２つの入力で遅延された基準信号および遅延されたフィードバック信号を受信し、早い／遅い制御信号に基づいて第２のマルチプレクサ出力信号のように信号のうちの１つを提供する。パルス生成器４３０は、第１のマルチプレクサ出力信号を受信し、第１のマルチプレクサ出力信号の各リーディングエッジに対するパルスを有するより早い信号を生成する。同様に、パルス生成器４３２は、第２のマルチプレクサ出力信号を受信し、第２のマルチプレクサ出力信号の各リーディングエッジに対するパルスを有するより遅い信号を生成する。
【００２６】
時間デジタル変換器４４０は、Ｎ個の遅延エレメント４４２ａ乃至４４２ｎに、Ｎ Ｄ個のフリップフロップ４４４ａ乃至４４４ｎ、および検出器４４６を含む。ここで、Ｎ＝２ＢおよびＢは、量子化された位相誤差のためのビット数である。遅延エレメント４４２ａ乃至４４２ｎは、直列に接続され、第１の遅延エレメント４４２ａは、より早い信号を受信する。各遅延素子４４２は、Ｔｕｎｉｔの遅延を提供し、所望の遅延解像度を取得するためにインバータおよび／または他のタイプの論理エレメントでインプリメントされ得る。遅延エレメント４４２ａ乃至４４２ｎは、基準信号のうちのほぼ１サイクルの合計遅延を提供し得る。フリップフロップ４４４ａ乃至４４４ｎは、遅延エレメントの出力に結合されたＤ個の入力およびより遅い信号を受信するクロック入力を有する。各々フリップフロック４４４は、関連する遅延エレメント４４２をサンプルし、復号器にサンプルされた出力を供給する。論理低（logic low）におけるフリップフロップの数に対する論理高（logic high）におけるフリップフロップの数は、基準信号とフィードバック信号との間の位相差を示すものである。この位相差は、Ｔｕｎｉｔ／２の解像度を有し得る。インバータ４４８は、より遅い信号を受信し、復号器４４６にラッチ信号を供給する。復号器４４６は、フリップフロップ４４４ａから４４４ｎまでのＮ個の出力を受信し、ラッチ信号によってトリガされる時にＢビット２進値にＮ個の出力を変換し、位相差信号のためにＢビット２進値を供給する。
【００２７】
一般的に、位相デジタル変換器２４０は、解像度の任意のビット数で設計され得る。例えば、Ｂは、所望の遅延解像度、所定の集積回路（ＩＣ）プロセスで利用可能な最小遅延、等のような様々なファクタに依存する８またはそれ以上と等しくなり得る。所望の遅延解像度は、ＤＰＬＬが使用されるアプリケーション、基準信号周波数、等に依存し得る。
【００２８】
２ポイント変調を持ったＤＰＬＬのために、適応可能な利得スケーリングは、２つの変調パスの利得とマッチするために実行され得る。適応可能な利得スケーリングのために、ハイパス変調パスの利得は、２つの変調パス間の任意の利得差を占めるために適応的に調節され得る。適応可能な利得調節は、最小二乗平均（ＬＭＳ）アルゴリズム、最小二乗（ＬＳ）アルゴリズム、最小平均二乗誤差（ＭＭＳＥ）アルゴリズム、等のような様々な適応可能なアルゴリズムに基づくものであり得る。これらの様々な適応可能なアルゴリズムは、「適応可能なフィルタ理論（Ａｄａｐｔｉｖｅ Ｆｉｌｔｅｒ Ｔｈｅｏｒｙ）」（第３版、Ｐｒｅｎｔｉｃｅ Ｈａｌｌ １９９６年）と題された書籍のＳｉｍｏｎ Ｈａｙｋｉｎによって説明されている。明瞭さのために、ＬＭＳアルゴリズムに基づいてスケーリングする適応可能な利得は、以下で説明される。
【００２９】
ハイパス変調パスのための利得ｇ（ｔ）は、以下の式のように、ＬＭＳアルゴリズムに従う入力変調信号ｆｍ（ｔ）および位相誤差信号ｐｅ（ｔ）に基づいて適応的に決定され得る：
【数１】
【００３０】
ここで、γは、適応ステップサイズであり、
Δｇ（ｔ）は、サンプル期間ｔでの利得アップデート値であり、
ｇ（ｔ）は、サンプル期間ｔでの利得である
適応ステップ幅γは、終値への利得の収束レートを決定する。より大きな適応ステップサイズは、その終値への利得ｇ（ｔ）のより早い収束に帰着するが、より多くのジッタにさらに帰着し得る。反対に、より小さな適応ステップサイズは、より遅い収束に帰着するが、より少ないジッタに帰着し得る。適した適応ステップサイズは、収束率とジッタとの間のトレードオフに基づいて選択され得る。適応ステップサイズは、さらに変更され得る。例えば、より大きな適応ステップサイズは獲得（acquisition）に使用され、より小さな適応ステップサイズは、収束の後に追跡するために使用され得る。
【００３１】
図５は、図２および図３の適応可能なスケーリングユニット２２４の設計のブロック図を示す。適応可能なスケーリングユニット２２４は、利得計算ユニット５１０および乗算器５２０を含む。利得計算ユニット５１０内では、乗算器５１２は、入力変調信号に位相誤差信号を乗算する。乗算器５１４は、適応ステップサイズγで乗算器５１２の出力をスケールする。アキュムレータ５１６は、乗算器５１４の出力を累算し、利得ｇ（ｔ）を提供する。乗算器５２０は、入力変調信号に利得を乗算し、図２の第２の変調信号または図３のスケールされた変調信号を提供する。
【００３２】
２ポイント変調のＤＰＬＬのために、適応可能な遅延マッチングは、２つの変調パスの遅延とマッチするために実行され得る。適応可能な遅延マッチングのために、１つの変調パス（例えば、図３に示される設計のハイパス変調パス）の遅延は、（例えば、ＤＣＯ２６０の遅延の変動による）２つの変調パス間の任意の遅延差を占めるために適応的に調節され得る。適応可能な遅延調整は、ＬＭＳアルゴリズム、ＬＳアルゴリズム、ＭＭＳＥアルゴリズムなどのような様々な適応可能なアルゴリズムに基づき得る。明瞭さのために、ＬＭＳアルゴリズムに基づいた適応可能な遅延調整は以下で説明される。
【００３３】
ハイパス変調パスのために遅延τ（ｔ）は、以下で示されるように、ＬＭＳアルゴリズムに従うスケールされた変調信号ｆｍｓ（ｔ）および位相誤差信号ｐｅ（ｔ）に基づいて適応的に決定され得る：
【数２】
【００３４】
ここで、μは、適応ステップサイズであり、
Δτ（ｔ）は、サンプル期間ｔでの遅延アップデート値であり、
τ（ｔ）は、サンプル期間ｔでの遅延である。
【００３５】
より大きな順応ステップ幅は、遅延τ（ｔ）のより速い収束に帰着し得る一方、より小さな順応ステップ幅は、より少ないジッタに帰着し得る。適した適応ステップサイズは、収束率とジッタとの間のトレードオフに基づいて選択され得る。適応ステップサイズは、例えば、獲得および追跡のために、さらに変更され得る。
【００３６】
式（２）の遅延アップデート値Δτ（ｔ）を計算する中で乗算（multiplication）を回避するために、遅延は、以下のように適応的にアップデートされ得る：
【数３】
【００３７】
ここで、ｓｉｇｎ［ｆｍｓ（ｔ）］は、スケールされた変調信号の符号（ｓｉｇｎ）である。適応ステップサイズμは、２のべき乗であるように選択され得る。この場合、遅延アップデート値は、（ｉ）適応ステップサイズによって決定されたビットの特定の数によってｐｅ（ｔ）をビットシフトし、（ｉｉ）ｆｍｓ（ｔ）が０未満である場合、ビットシフトされたｐｅ（ｔ）の符号を反転（flip)することによって取得され得る。
【００３８】
遅延τ（ｔ）は、サンプル期間のユニットで与えられ、整数部分と分数部分へ分解され得る。τ（ｔ）の整数部分は、遅延のサンプル期間の整数値を提供することができるプログラマブル遅延ユニットで取得され得る。τ（ｔ）の分数部分は、１つのサンプル期間の分数である遅延を提供することができる補間回路で取得され得る。
【００３９】
任意の所定の遅延τに対して、ここでτは、正値または負値であり得る、スケールされた変調信号ｆｍｓ（ｔ）は、第２の変調信号ｆｍ２（ｔ）＝ｆｍｓ（ｔ−τ）を取得するためにτで遅延され得る。τの整数部分は、ｆｍｓ（ｔ−τ）に最も近接しているスケールされた変調信号のサンプルの選択することによって取得され得る。τの分数部分は、ｆｍｓ（ｔ−τ）の両側に配置された２つ以上のサンプルを補間することによって取得され得る。
【００４０】
１つの設計において、線形補間は、分数遅延を取得するために使用されてもよい。簡潔さのために、以下の説明は、−１≦τ（ｔ）≦１であり、３つの周波数変調サンプルｆ（ｔ−１）、ｆ（ｔ）、およびｆ（ｔ＋１）が利用可能であると仮定する。ここで、ｆ（ｔ）は、現在のサンプルであり、ｆ（ｔ−１）は、前の／古いサンプルであり、ｆ（ｔ＋１）は、次の／今後のサンプルである。これらの３つのサンプルは、スケールされた変調信号を遅延ｆ（ｔ＋１）として遅延信号の最新のサンプルを使用することで取得され得る。
【００４１】
分数遅延を取得する線形補間は、以下のように実行され得る：
【数４】
【００４２】
式（４）の設計は、２つの乗算を使用する、１つの乗算がτ（ｔ）を持ちおよび別の乗算が［１−τ（ｔ）］である。乗算の数は、以下のように、式（４）の項の再整理することによって１つに低減し得る：
【数５】
【００４３】
式（５）は、式（４）と等価である。しかしながら、τ（ｔ）とともに１つの乗算のみがｆｍ２（ｔ）を計算するために使用される。
【００４４】
式（４）および式（５）は、分数遅延を取得するために線形補間を利用する。分数遅延は、高次補間、例えば、二次補間、スプライン補間、等で取得され得る。
【００４５】
図６は、図３の適応可能な遅延ユニット２２６の設計のブロック図を示す。適応可能な遅延ユニット２２６内では、遅延計算ユニット６１０は、スケールされた変調信号ｆｍｓ（ｔ）および位相誤差信号ｐｅ（ｔ）を受信し、例えば、式（２）または（３）に示されたように、各サンプル期間に対する遅延τ（ｔ）を計算する。プログラマブル遅延ユニット６２０は、ユニット６１０からスケールされた変調信号および遅延の整数部分を受信し、サンプル期間の整数によってスケールされた変調信号を遅延させる。補間回路６３０は、プログラマブル遅延ユニット６２０からの出力信号およびユニット６１０からの遅延の分数部分を受信する。補間回路６３０は、例えば、式（４）または（５）で示されたように、分数遅延を取得するために補間を実行し、第２の変調信号ｆｍ２（ｔ）を提供する。
【００４６】
一般的に、装置（例えば集積回路、ワイヤレス通信デバイス、等）は、２ポイント変調を実行することができるＤＰＬＬを含み得る。ＤＰＬＬは、位相デジタル変換器、ループ内で動作するループフィルタ、ローパス変調パスのための第１の処理ユニット、およびハイパス変調パスのための第２の処理ユニットを含み得る。第１の処理ユニットは、入力変調信号を受信し、位相デジタル変換器の後でループフィルタより前のループ内部の第１のポイントに対して第１の変調信号を供給し得る。第２の処理ユニットは、入力変調信号を受信し、ループフィルタの後のループ内部の第２のポイントに対して第２の変調信号を供給し得る。位相デジタル変換器は、ループのフィードバック信号と基準信号との間の位相差を決定し、位相差信号を提供し得る。ループフィルタは、位相差信号に基づいて取得された位相誤差信号をフィルタに掛け、フィルタに掛けられた位相誤差信号を提供する。ＤＰＬＬは、他の回路ブロックを含み得る。
【００４７】
１つの設計において、第１の処理ユニットは、周波数位相変換をするために入力変調信号を累算し、第１の変調信号を提供するアキュムレータを含み得る。
【００４８】
１つの設計において、第２の処理ユニットは、可変利得で入力変調信号をスケールする適応可能なスケーリングユニットを含み得る。１つの設計において、適応可能なスケーリングユニットは、例えば、図５に示されるように、利得計算ユニットおよび乗算器を含み得る。利得計算ユニットは、ループフィルタに提供される入力変調信号および位相誤差信号に基づいて可変利得を決定し得る。乗算器は、入力変調信号に可変利得を乗算し得る。
【００４９】
第２の処理ユニットは、可変遅延によって入力変調信号を遅延する適応可能な遅延ユニットをさらに含み得る。１つの設計において、適応可能な遅延ユニットは、遅延計算ユニット、補間回路、およびプログラマブル遅延ユニットを含み得る。遅延計算ユニットは、入力変調信号および位相誤差信号に基づいて可変遅延を決定し得る。補間回路は、入力変調信号のために可変遅延の分数部分を供給し得る。ここで、分数部分は、＋１のサンプル期間と−１のサンプル期間との間である。プログラマブル遅延ユニットは、サンプル期間の整数を備える整数部分と共に、入力変調信号に可変遅延の整数部分を供給し得る。
【００５０】
１つの設計では、プロセッサは、位相デジタル変換器およびループ内で動作するループフィルタを備えるＤＰＬＬのローパス変調パスおよびハイパス変調パスを介して２ポイント変調を実行し得る。プロセッサは、第１の変調信号を取得するためにローパス変調パスのための入力変調信号を処理し、位相デジタル変換器の後でループフィルタより前のループ内部の第１のポイントに対して第１の変調信号を適用し得る。プロセッサは、さらに第２の変調信号を取得するためにハイパス変調パスのための入力変調信号を処理し、ループフィルタの後のループ内部の第２のポイントに対して第２の変調信号を適用し得る。プロセッサは、周波数を位相に変換するために入力変調信号を累算することによって、ローパス変調パスのための入力変調信号を処理し得る。プロセッサは、可変利得で入力変調信号をスケーリングすることによって、場合により可変遅延で入力変調信号を遅延させることによって、ハイパス変調パスのための入力変調信号を処理し得る。
【００５１】
１つの設計において、ＤＰＬＬは、図３および図３に示されるように、アキュムレータ、スケーリングユニット、位相デジタル変換器、第１の加算器および第２の加算器を含み得る。アキュムレータは、周波数を位相に変換するために、第１の変調信号提供するために入力変調信号を累算し得る。スケーリングユニットは、第２の変調信号を取得するために可変利得で入力変調信号をスケールし得る。位相デジタル変換器は、フィードバック信号と基準信号との間の位相差を決定し、位相差信号を提供し得る。第１の加算器は、位相差信号と第１の変調信号との和を取り、位相誤差信号を提供し得る。ループフィルタは、位相誤差信号をフィルタに掛け、フィルタに掛けられた位相誤差信号を提供し得る。第２の加算器は、フィルタに掛けられた位相誤差信号および第２の変調信号を合計し、発振器に制御信号を供給し得る。分周器は、発振器からの変調信号を周波数について分周し、フィードバック信号を提供し得る。ＤＰＬＬは、図３に示されるように、可変遅延による入力変調信号を遅延する適応可能な遅延ユニットをさらに含み得る。
【００５２】
図７は、２ポイント変調のためのＤＰＬＬをオペレートするプロセス７００の設計を示す。入力変調信号は、周波数を位相に変換するために、第１の変調信号を取得するために累算され得る（ブロック７１２）。入力変調信号は、可変利得でスケールされ、第２の変調信号を取得するために可変遅延でさらに遅延され得る（ブロック７１４）。可変利得および可変遅延は、例えば、式（１）、（２）、（３）に示されるように、入力変調信号および位相誤差信号に基づいて各々決定され得る。フィードバック信号と基準信号との間の位相差は、位相差信号を取得するために決定され得る（ブロック７１６）。位相差信号および第１の変調信号は、位相誤差信号を取得するために合計され得る（ブロック７１８）。位相誤差信号は、フィルタに掛けられた位相誤差信号を取得するためにフィルタに掛けられ得る（ブロック７２０）。フィルタに掛けられた位相誤差信号および第２の変調信号は、発振器のための制御信号を取得するために和を取り得る（ブロック７２２）。発振器からの変調信号は、フィードバック信号を取得するために周波数について分周され得る（ブロック７２４）。
【００５３】
本明細書に説明されたＤＰＬＬは、通信、コンピューティング、ネットワーキング、パーソナル電子機器、等のような様々なアプリケーションに使用され得る。例えば、ＤＰＬＬは、ワイヤレス通信デバイス、携帯電話、携帯情報端末（ＰＤＡ）、ハンドヘルドデバイス、ゲーミングデバイス、コンピューティングデバイス、ラップトップコンピュータ、家庭用電化製品デバイス、パーソナルコンピュータ、コードレス電話機、ワイヤレスローカルループ（ＷＬＬ）ステーション、等で使用され得る。ワイヤレス通信デバイスのＤＰＬＬの例示的な使用は、以下で説明される。
【００５４】
図８は、ワイヤレス通信システムのためのワイヤレス通信デバイス８００の設計のブロック図を示す。ワイヤレスデバイス８００は、携帯電話、端末、ハンドセット、ワイヤレスモデム、等であり得る。ワイヤレス通信システムは、符号分割多元接続（ＣＤＭＡ）システム、グローバルシステムフォーモバイルコミュニケーション（ＧＳＭ（登録商標））システム、直交周波数分割多元接続（ＯＦＤＭＡ）システム、等であり得る。
【００５５】
ワイヤレスデバイス８００は、受信パスおよび送信パスを介して双方向通信を提供することができる。受信パスにおいて、基地局（図示せず）によって送信された信号は、アンテナ８１０によって受信され、受信機８１２に提供される。受信機８１２は、受信信号を調整しデジタル化し、さらに処理するためのモジュール８２０にサンプルを供給する。送信パスにおいて、送信機８１６は、モジュール８２０（プロセス）から送信されるべきデータを受信し、データを処理し、調整し、基地局にアンテナ８１０を介して送信する、変調信号を生成する。受信機８１２および送信機８１６は、ＣＤＭＡ、ＧＳＭ、ＯＦＤＭＡ、等をサポートし得る。
【００５６】
モジュール８２０は、例えば、モデムプロセッサ８２２、インターフェース、縮小命令セットコンピュータ／デジタル信号プロセッサ（ＲＩＳＣ／ＤＳＰ）８２４、コントローラ／プロセッサ８２６、メモリ８２８、入出力（Ｉ／Ｏ）回路８３０、およびＤＰＬＬ８３２のような、様々な処理、インターフェース、および記憶ユニットを含む。モデムプロセッサ８２２は、データ送受信などのための処理（例えば、符号化、変調、復調、復号化）を実行し得る。ＲＩＳＣ／ＤＳＰ８２４は、ワイヤレスデバイス８００のための一般的でありかつ特定された処理を実行し得る。コントローラ／プロセッサ８２６は、モジュール８２０内の様々なユニットのオペレーションを指示し得る。メモリ８２８は、モジュール８２０内の様々なユニットのためにデータおよび／または命令を格納し得る。Ｉ／Ｏ回路８３０は、外部の入出力デバイス８４０と通信し得る。ＤＰＬＬ８３２は、モジュール８２０内の処理ユニットのためのクロックを生成し得る。
【００５７】
ＤＰＬＬ ８１４は、受信機８１２によって周波数ダウンコンバージョンおよび／または復調のために使用される受信局部発振器（ＬＯ）信号を生成し得る。ＤＰＬＬ８１８は、周波数アップコンバージョンおよび／または変調のために送信機８１６によって使用された送信ＬＯ信号を生成し得る。ＤＰＬＬ８１４および／または８１８は、図２のＤＰＬＬ２００、図３のＤＰＬＬ２０２または２ポイント変調（ＴＰＭ）の他のあるＤＰＬＬでインプリメントされ得る。基準発振器８４２は、ＤＰＬＬ８１４、８１８および／または８３２のための正確な基準信号を生成し得る。基準発振器８４２は、ＸＯ、ＶＣＸＯ、ＴＣＸＯ、等であり得る。
【００５８】
本明細書に説明されたＤＰＬＬは、ＩＣ、アナログＩＣ、無線周波数ＩＣ（ＲＦＩＣ）、混合信号ＩＣ、特定用途向け集積回路（ＡＳＩＣ）、プリント回路基板（ＰＣＢ）、電子機器デバイス、等の上でインプリメントされ得る。ＤＰＬＬは、さらに相補型金属酸化膜半導体（ＣＭＯＳ）、Ｎ型ＭＯＳ（ＮＭＯＳ）、Ｐ型ＭＯＳ（ＰＭＯＳ）、バイポーラ接合トランジスタ（ＢＪＴ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウム砒素（ＧａＡｓ）、等のような様々なＩＣプロセス技術でと製造され得る。
【００５９】
本明細書に説明されたＤＰＬＬをインプリメントする装置は、スタンドアロンデバイス、またはより大型のデバイスの一部であり得る。デバイスは（ｉ）スタンドアロンＩＣ、（ｉｉ）データおよび／または命令を格納するためのメモリＩＣを含み得る１つまたは複数のＩＣのセット、（ｉｉｉ）ＲＦ受信機（ＲＦＲ）またはＲＦ送信機／受信機（ＲＴＲ）のようなＲＦＩＣ、（ｉｖ）移動局モデム（ＭＳＭ）のようなＡＳＩＣ、（ｖ）他のデバイスに埋め込まれ得るモジュール、（ｖｉ）受信機、携帯電話、ワイヤレスデバイス、ハンドセット、またはモバイルユニット、（ｖｉｉ）等であり得る。
１つまたは複数の例示的な設計において、説明された機能は、ハードウェア、ソフトウェア、ファームウェアまたはその任意の組み合わせでインプリメントされ得る。ソフトウェアでインプリメントされる場合には、機能は、コンピュータ可読媒体上で、１つまたは複数の命令あるいはコードとして、記憶されてもよく、あるいは、送信されることができる。コンピュータ可読媒体は、１つの場所から別の場所へのコンピュータプログラムの転送（ｔｒａｎｓｆｅｒ）を容易にするいずれの媒体も含んでいる、コンピュータ記憶媒体（ｃｏｍｐｕｔｅｒ ｓｔｏｒａｇｅ ｍｅｄｉａ）と通信媒体（ｃｏｍｍｕｎｉｃａｔｉｏｎ ｍｅｄｉａ）の両方を含む。記憶媒体は、コンピュータによってアクセスされることができる、いずれの利用可能な媒体であることができる。例として、また限定されないが、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭあるいは他の光学ディスクストレージ、磁気ディスクストレージあるいは他の磁気ストレージデバイス、あるいは、命令あるいはデータストラクチャの形態において望まれるプログラムコードを保存あるいは搬送するために使用されることができる、また、コンピュータによってアクセスされることができる、任意の他の媒体も備えることができる。また、いずれの接続（ｃｏｎｎｅｃｔｉｏｎ）もコンピュータ可読メディア（ｃｏｍｐｕｔｅｒ−ｒｅａｄａｂｌｅ ｍｅｄｉｕｍ）と適切に名付けられる。例えば、ソフトウェアがウェブサイト、サーバ、あるいは、同軸ケーブル、光ファイバーケーブル、ツイストペア（ｔｗｉｓｔｅｄ ｐａｉｒ）、デジタル加入者ライン（ｄｉｇｉｔａｌ ｓｕｂｓｃｒｉｂｅｒ ｌｉｎｅ）（ＤＳＬ）、あるいは赤外線、無線、およびマイクロ波のような無線技術を使用している他の遠隔ソース、から送信される場合には、そのときには、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、あるいは赤外線、無線、およびマイクロ波のような無線技術は、媒体（ｍｅｄｉｕｍ）の定義に含まれている。ここに使用されているように、ディスク（ｄｉｓｋ）とディスク（ｄｉｓｃ）は、コンパクトディスク（ｃｏｍｐａｃｔ ｄｉｓｃ）（ＣＤ）、レーザーディスク（登録商標）（ｌａｓｅｒ ｄｉｓｃ）、光学ディスク（ｏｐｔｉｃａｌ ｄｉｓｃ）、デジタル汎用ディスク（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）（ＤＶＤ）、フロッピー（登録商標）ディスク（ｄｉｓｋ）およびブルーレイディスク（ｂｌｕ−ｒａｙ ｄｉｓｃ）を含んでおり、「ディスク（ｄｉｓｋｓ）」は、大抵、データを磁気で再生しているが、「ディスク（ｄｉｓｃｓ）」は、レーザで光学的に再生する。上記のものの組み合わせも、また、コンピュータ可読媒体の範囲内に含まれるべきである。
【００６０】
開示の先の説明は、任意の当業者が開示を行なうか使用することを可能にするために提供される。本開示に対する様々な修正は、当業者にとっては容易に明らかであろう、そして、ここにおいて定義された包括的な原理は、本開示の精神あるいは範囲から逸脱することなく、他の変形に適用されることができる。したがって、本開示は、ここにおいて記載される例および設計に限定されるようには意図されておらず、ここに開示された原理および新規な特徴に整合する最も広い範囲が与えられるべきである。
【特許請求の範囲】
【請求項１】
デジタル位相同期ループ（ＤＰＬＬ）を備える装置であって、
前記ＤＰＬＬは、
位相デジタル変換器とループ内で動作するループフィルタと、
ローパス変調パスのためであり、前記位相デジタル変換器の後で前記ループフィルタより前の前記ループの内部の第１のポイントに対して入力変調信号を受信し第１の変調信号を提供するように動作する第１の処理ユニットと、
ハイパス変調パスのためであり、前記ループフィルタの後の前記フィルタの内部の第２のポイントに対して前記入力変調信号を受信し第２の変調信号を提供するように動作する第２の処理ユニットと、
を備える、装置。
【請求項２】
前記第１の処理ユニットは、
周波数を位相に変換するために、前記第１の変調信号を提供するように前記入力変調信号を累算するように動作するアキュムレータを備える、
請求項１に記載の装置。
【請求項３】
前記第２の処理ユニットは、
可変利得で前記入力変調信号をスケールするように動作する適応可能なスケーリングユニットを備える、
請求項１に記載の装置。
【請求項４】
前記適応可能なスケーリングユニットは、
前記ループフィルタに提供される位相誤差信号および前記入力変調信号に基づいて前記可変利得を決定するように動作する利得計算ユニットと、
前記可変利得と前記入力変調信号を乗算するように動作する乗算器と、
を備える、請求項３に記載の装置。
【請求項５】
前記第２の処理ユニットは、
可変遅延で前記入力変調信号を遅延するように動作する適応可能な遅延ユニットをさらに備える、
請求項３に記載の装置。
【請求項６】
前記適応可能な遅延ユニットは、
前記ループフィルタに提供される位相誤差信号および前記入力変調信号に基づいて前記可変遅延を決定するように動作する遅延計算ユニットと、
前記入力変調信号のための前記可変遅延の分数部分を提供するように動作する補間器と、
を備え、前記分数部分は、マイナス１サンプル期間とプラス１サンプル期間との間である、
請求項５に記載の装置。
【請求項７】
前記適応可能な遅延ユニットは、
前記入力変調信号のための前記可変遅延の整数部分を提供するように動作するプログラマブル遅延ユニットをさらに備え、前記整数部分は、サンプル期間の整数を備える、
請求項６に記載の装置。
【請求項８】
前記位相デジタル変換器は、前記ループ中のフィードバック信号と基準信号との間の位相差を決定するように動作し、前記ループフィルタは、前記位相差信号に基づいて取得された位相誤差信号をフィルタに掛け、フィルタに掛けられた位相誤差信号を提供するように動作する、
請求項１に記載の装置。
【請求項９】
前記ＤＰＬＬは、
前記位相差信号と前記第１の変調信号との和を取り、前記位相誤差信号を提供するように動作する第１の加算器と、
前記フィルタに掛けられた位相誤差信号と前記第２の変調信号との和を取り、発振器のための制御信号を提供するように動作する第２の加算器と、
前記発振器からの変調信号を周波数について分周し、前記フィードバック信号を提供するように動作する分周器と、
をさらに備える請求項８に記載の装置。
【請求項１０】
前記位相デジタル変換器は、
前記基準信号および前記フィードバック信号を受信し、より早い信号として前記フィードバック信号および前記基準信号の前記より早い信号を提供し、より遅い信号として前記フィードバック信号および前記基準信号の前記より遅い信号を提供するように動作する信号マルチプレクサと、
前記より早い信号と前記より遅い信号との間の位相差を決定し、前記位相差信号を提供するように動作する時間デジタル変換器と、
を備える請求項８に記載の装置。
【請求項１１】
前記装置は、集積回路である、請求項１に記載の装置。
【請求項１２】
前記装置は、ワイヤレスデバイスである、請求項１に記載の装置。
【請求項１３】
プロセッサを備える装置であって、
前記プロセッサは、位相デジタル変換器およびループ内で動作するループフィルタを備える位相同期ループ（ＤＰＬＬ）のローパス変調パスおよびハイパス変調パスを介して２ポイント変調を実行し、第１の変調信号を取得するために前記ローパス変調パスのための入力変調信号を処理し、前記位相デジタル変換機の後で前記ループフィルタより前の前記ループの内部の第１のポイントに対して前記第１の変調信号を適用し、第２の変調信号を取得するために前記ハイパス変調パスのための前記入力変調信号を処理し、前記ループフィルタより後の前記ループの内部の第２のポイントに対して前記第２の変調信号を適用するように動作する、
装置。
【請求項１４】
前記プロセッサは、周波数を位相に変換するために、前記入力変調信号を累算することによって前記ローパス変調パスのための前記入力変調信号を処理し、可変利得で前記入力変調信号をスケーリングすることによって前記ハイパス変調パスのための前記入力変調信号を処理するように動作する、
請求項１３に記載の装置。
【請求項１５】
デジタル位相同期ループ（ＤＰＬＬ）を備える装置であって、前記ＤＰＬＬは、
第１の変調信号を取得するために周波数位相変換を行なうように入力変調信号を累算するように動作するアキュムレータと、
第２の変調信号を取得するために可変利得で前記入力変調信号をスケールするように動作するスケーリングユニットと、
フィードバック信号と基準信号との間の位相差を決定し、位相差信号を提供するように動作する位相デジタル変換器と、
前記位相差信号と前記変調信号との和を取り、位相誤差信号を提供するように動作する第１の加算器と、
前記位相誤差信号をフィルタに掛けフィルタに掛けられた位相誤差信号を提供するように動作するループフィルタと、
前記フィルタに掛けられた位相誤差信号と前記第２の変調信号との和を取り、発振器のための制御信号を提供する第２の加算器と、
を備える、装置。
【請求項１６】
前記ＤＰＬＬは、
前記発振器からの変調信号を周波数について分周し、前記フィードバック信号を提供するよう動作する分周器をさらに備える、
請求項１５に記載の装置。
【請求項１７】
前記ＤＰＬＬは、
可変遅延によって前記入力変調信号を遅延するように動作する適応可能な遅延ユニットをさらに備える、
請求項１５に記載の装置。
【請求項１８】
デジタル位相同期ループ（ＤＰＬＬ）を動作する方法であって、
周波数を位相に変換するために、第１の変調信号を取得するために入力変調信号を累算することと、
第２の変調信号を取得するために可変利得で前記入力変調信号をスケーリングすることと、
位相差信号を取得するためにフィードバック信号と基準信号との間の位相差を決定することと、
位相誤差信号を取得するために前記位相差信号と前記第１の変調信号との和を取ることと、
フィルタに掛けられた位相誤差信号を取得するために前記位相誤差信号をフィルタに掛けることと、
発振器のための制御信号を取得するために前記フィルタに掛けられた位相誤差信号と前記第２の変調信号との和を取ることと、
を備える方法。
【請求項１９】
前記フィードバック信号を取得するために前記発振器からの変調信号を周波数について分周することをさらに備える、
請求項１８に記載の方法。
【請求項２０】
前記第２の変調信号を取得するために可変遅延で前記入力変調信号を遅延させることをさらに備える、
請求項１８に記載の方法。
【請求項２１】
前記入力変調信号および前記位相誤差信号に基づいて前記可変遅延を決定することをさらに備える、
請求項２０に記載の方法。
【請求項２２】
前記入力変調信号および前記位相誤差信号に基づいて前記可変利得を決定することをさらに備える、
請求項１８に記載の方法。
【請求項２３】
周波数を位相に変換するために、第１の変調信号を取得するために入力変調信号を累算するための手段と、
第２の変調信号を取得するために可変利得で前記入力変調信号をスケーリングするための手段と、
位相差信号を取得するためにフィードバック信号と基準信号との間の位相差を決定するための手段と、
位相誤差信号を取得するために前記位相差信号と前記第１の変調信号との和を取るための手段と、
フィルタに掛けられた位相誤差信号を取得するために前記位相誤差信号をフィルタに掛けるための手段と、
発振器のための制御信号を取得するために前記フィルタに掛けられた位相誤差信号と前記第２の変調信号との和を取るための手段と、
を備える装置。
【請求項２４】
前記第２の変調信号を取得するために可変遅延で前記入力変調信号を遅延させるための手段をさらに備える、
請求項２３に記載の装置。
【請求項２５】
前記入力変調信号および前記位相誤差信号に基づいて前記可変遅延を決定するための手段をさらに備える、
請求項２４に記載の装置。
【請求項２６】
前記入力変調信号および前記位相誤差信号に基づいて前記可変利得を決定するための手段をさらに備える、
請求項２３に記載の装置。
【請求項２７】
コンピュータ可読媒体を備えるコンピュータプログラム製品であって、
前記コンピュータ可読媒体は、
少なくとも１つのコンピュータに、周波数を位相に変換するために、第１の変調信号を取得するために入力変調信号を累算させるためのコードと、
少なくとも１つのコンピュータに、第２の変調信号を取得するために可変利得で前記入力変調信号をスケーリングさせるためのコードと、
少なくとも１つのコンピュータに、位相差信号を取得するためにフィードバック信号と基準信号との間の位相差を決定させるためのコードと、
少なくとも１つのコンピュータに、位相誤差信号を取得するために前記位相差信号と前記第１の変調信号との和を取らせるためのコードと、
少なくとも１つのコンピュータに、フィルタに掛けられた位相誤差信号を取得するために前記位相誤差信号をフィルタに掛けさせるためのコードと、
少なくとも１つのコンピュータに、発振器のための制御信号を取得するために前記フィルタに掛けられた位相誤差信号と前記第２の変調信号との和を取らせるためのコードと、
を備える、コンピュータプログラム製品。
【請求項２８】
前記コンピュータ可読媒体は、
前記少なくとも１つのコンピュータに、前記第２の変調信号を取得するために可変遅延で前記入力変調信号を遅延させるためのコードをさらに備える、
請求項２７に記載のコンピュータ可読媒体。
【請求項１】
デジタル位相同期ループ（ＤＰＬＬ）を備える装置であって、
前記ＤＰＬＬは、
位相デジタル変換器とループ内で動作するループフィルタと、
ローパス変調パスのためであり、前記位相デジタル変換器の後で前記ループフィルタより前の前記ループの内部の第１のポイントに対して入力変調信号を受信し第１の変調信号を提供するように動作する第１の処理ユニットと、
ハイパス変調パスのためであり、前記ループフィルタの後の前記フィルタの内部の第２のポイントに対して前記入力変調信号を受信し第２の変調信号を提供するように動作する第２の処理ユニットと、
を備える、装置。
【請求項２】
前記第１の処理ユニットは、
周波数を位相に変換するために、前記第１の変調信号を提供するように前記入力変調信号を累算するように動作するアキュムレータを備える、
請求項１に記載の装置。
【請求項３】
前記第２の処理ユニットは、
可変利得で前記入力変調信号をスケールするように動作する適応可能なスケーリングユニットを備える、
請求項１に記載の装置。
【請求項４】
前記適応可能なスケーリングユニットは、
前記ループフィルタに提供される位相誤差信号および前記入力変調信号に基づいて前記可変利得を決定するように動作する利得計算ユニットと、
前記可変利得と前記入力変調信号を乗算するように動作する乗算器と、
を備える、請求項３に記載の装置。
【請求項５】
前記第２の処理ユニットは、
可変遅延で前記入力変調信号を遅延するように動作する適応可能な遅延ユニットをさらに備える、
請求項３に記載の装置。
【請求項６】
前記適応可能な遅延ユニットは、
前記ループフィルタに提供される位相誤差信号および前記入力変調信号に基づいて前記可変遅延を決定するように動作する遅延計算ユニットと、
前記入力変調信号のための前記可変遅延の分数部分を提供するように動作する補間器と、
を備え、前記分数部分は、マイナス１サンプル期間とプラス１サンプル期間との間である、
請求項５に記載の装置。
【請求項７】
前記適応可能な遅延ユニットは、
前記入力変調信号のための前記可変遅延の整数部分を提供するように動作するプログラマブル遅延ユニットをさらに備え、前記整数部分は、サンプル期間の整数を備える、
請求項６に記載の装置。
【請求項８】
前記位相デジタル変換器は、前記ループ中のフィードバック信号と基準信号との間の位相差を決定するように動作し、前記ループフィルタは、前記位相差信号に基づいて取得された位相誤差信号をフィルタに掛け、フィルタに掛けられた位相誤差信号を提供するように動作する、
請求項１に記載の装置。
【請求項９】
前記ＤＰＬＬは、
前記位相差信号と前記第１の変調信号との和を取り、前記位相誤差信号を提供するように動作する第１の加算器と、
前記フィルタに掛けられた位相誤差信号と前記第２の変調信号との和を取り、発振器のための制御信号を提供するように動作する第２の加算器と、
前記発振器からの変調信号を周波数について分周し、前記フィードバック信号を提供するように動作する分周器と、
をさらに備える請求項８に記載の装置。
【請求項１０】
前記位相デジタル変換器は、
前記基準信号および前記フィードバック信号を受信し、より早い信号として前記フィードバック信号および前記基準信号の前記より早い信号を提供し、より遅い信号として前記フィードバック信号および前記基準信号の前記より遅い信号を提供するように動作する信号マルチプレクサと、
前記より早い信号と前記より遅い信号との間の位相差を決定し、前記位相差信号を提供するように動作する時間デジタル変換器と、
を備える請求項８に記載の装置。
【請求項１１】
前記装置は、集積回路である、請求項１に記載の装置。
【請求項１２】
前記装置は、ワイヤレスデバイスである、請求項１に記載の装置。
【請求項１３】
プロセッサを備える装置であって、
前記プロセッサは、位相デジタル変換器およびループ内で動作するループフィルタを備える位相同期ループ（ＤＰＬＬ）のローパス変調パスおよびハイパス変調パスを介して２ポイント変調を実行し、第１の変調信号を取得するために前記ローパス変調パスのための入力変調信号を処理し、前記位相デジタル変換機の後で前記ループフィルタより前の前記ループの内部の第１のポイントに対して前記第１の変調信号を適用し、第２の変調信号を取得するために前記ハイパス変調パスのための前記入力変調信号を処理し、前記ループフィルタより後の前記ループの内部の第２のポイントに対して前記第２の変調信号を適用するように動作する、
装置。
【請求項１４】
前記プロセッサは、周波数を位相に変換するために、前記入力変調信号を累算することによって前記ローパス変調パスのための前記入力変調信号を処理し、可変利得で前記入力変調信号をスケーリングすることによって前記ハイパス変調パスのための前記入力変調信号を処理するように動作する、
請求項１３に記載の装置。
【請求項１５】
デジタル位相同期ループ（ＤＰＬＬ）を備える装置であって、前記ＤＰＬＬは、
第１の変調信号を取得するために周波数位相変換を行なうように入力変調信号を累算するように動作するアキュムレータと、
第２の変調信号を取得するために可変利得で前記入力変調信号をスケールするように動作するスケーリングユニットと、
フィードバック信号と基準信号との間の位相差を決定し、位相差信号を提供するように動作する位相デジタル変換器と、
前記位相差信号と前記変調信号との和を取り、位相誤差信号を提供するように動作する第１の加算器と、
前記位相誤差信号をフィルタに掛けフィルタに掛けられた位相誤差信号を提供するように動作するループフィルタと、
前記フィルタに掛けられた位相誤差信号と前記第２の変調信号との和を取り、発振器のための制御信号を提供する第２の加算器と、
を備える、装置。
【請求項１６】
前記ＤＰＬＬは、
前記発振器からの変調信号を周波数について分周し、前記フィードバック信号を提供するよう動作する分周器をさらに備える、
請求項１５に記載の装置。
【請求項１７】
前記ＤＰＬＬは、
可変遅延によって前記入力変調信号を遅延するように動作する適応可能な遅延ユニットをさらに備える、
請求項１５に記載の装置。
【請求項１８】
デジタル位相同期ループ（ＤＰＬＬ）を動作する方法であって、
周波数を位相に変換するために、第１の変調信号を取得するために入力変調信号を累算することと、
第２の変調信号を取得するために可変利得で前記入力変調信号をスケーリングすることと、
位相差信号を取得するためにフィードバック信号と基準信号との間の位相差を決定することと、
位相誤差信号を取得するために前記位相差信号と前記第１の変調信号との和を取ることと、
フィルタに掛けられた位相誤差信号を取得するために前記位相誤差信号をフィルタに掛けることと、
発振器のための制御信号を取得するために前記フィルタに掛けられた位相誤差信号と前記第２の変調信号との和を取ることと、
を備える方法。
【請求項１９】
前記フィードバック信号を取得するために前記発振器からの変調信号を周波数について分周することをさらに備える、
請求項１８に記載の方法。
【請求項２０】
前記第２の変調信号を取得するために可変遅延で前記入力変調信号を遅延させることをさらに備える、
請求項１８に記載の方法。
【請求項２１】
前記入力変調信号および前記位相誤差信号に基づいて前記可変遅延を決定することをさらに備える、
請求項２０に記載の方法。
【請求項２２】
前記入力変調信号および前記位相誤差信号に基づいて前記可変利得を決定することをさらに備える、
請求項１８に記載の方法。
【請求項２３】
周波数を位相に変換するために、第１の変調信号を取得するために入力変調信号を累算するための手段と、
第２の変調信号を取得するために可変利得で前記入力変調信号をスケーリングするための手段と、
位相差信号を取得するためにフィードバック信号と基準信号との間の位相差を決定するための手段と、
位相誤差信号を取得するために前記位相差信号と前記第１の変調信号との和を取るための手段と、
フィルタに掛けられた位相誤差信号を取得するために前記位相誤差信号をフィルタに掛けるための手段と、
発振器のための制御信号を取得するために前記フィルタに掛けられた位相誤差信号と前記第２の変調信号との和を取るための手段と、
を備える装置。
【請求項２４】
前記第２の変調信号を取得するために可変遅延で前記入力変調信号を遅延させるための手段をさらに備える、
請求項２３に記載の装置。
【請求項２５】
前記入力変調信号および前記位相誤差信号に基づいて前記可変遅延を決定するための手段をさらに備える、
請求項２４に記載の装置。
【請求項２６】
前記入力変調信号および前記位相誤差信号に基づいて前記可変利得を決定するための手段をさらに備える、
請求項２３に記載の装置。
【請求項２７】
コンピュータ可読媒体を備えるコンピュータプログラム製品であって、
前記コンピュータ可読媒体は、
少なくとも１つのコンピュータに、周波数を位相に変換するために、第１の変調信号を取得するために入力変調信号を累算させるためのコードと、
少なくとも１つのコンピュータに、第２の変調信号を取得するために可変利得で前記入力変調信号をスケーリングさせるためのコードと、
少なくとも１つのコンピュータに、位相差信号を取得するためにフィードバック信号と基準信号との間の位相差を決定させるためのコードと、
少なくとも１つのコンピュータに、位相誤差信号を取得するために前記位相差信号と前記第１の変調信号との和を取らせるためのコードと、
少なくとも１つのコンピュータに、フィルタに掛けられた位相誤差信号を取得するために前記位相誤差信号をフィルタに掛けさせるためのコードと、
少なくとも１つのコンピュータに、発振器のための制御信号を取得するために前記フィルタに掛けられた位相誤差信号と前記第２の変調信号との和を取らせるためのコードと、
を備える、コンピュータプログラム製品。
【請求項２８】
前記コンピュータ可読媒体は、
前記少なくとも１つのコンピュータに、前記第２の変調信号を取得するために可変遅延で前記入力変調信号を遅延させるためのコードをさらに備える、
請求項２７に記載のコンピュータ可読媒体。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公表番号】特表２０１２−５２５７９５（Ｐ２０１２−５２５７９５Ａ）
【公表日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１２−５０８７４９（Ｐ２０１２−５０８７４９）
【出願日】平成２２年４月２９日（２０１０．４．２９）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０３３０４４
【国際公開番号】ＷＯ２０１０／１２７１６８
【国際公開日】平成２２年１１月４日（２０１０．１１．４）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２２年４月２９日（２０１０．４．２９）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０３３０４４
【国際公開番号】ＷＯ２０１０／１２７１６８
【国際公開日】平成２２年１１月４日（２０１０．１１．４）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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