アナログ信号比較器
【課題】
アナログ信号の値を、比較的簡易な回路でかつ短時間で、所定の値と比較する。
【解決手段】
第１のパルス信号を生成する発振器２１Ａと、アナログ信号を入力し当該アナログ入力信号を第２のパルス信号に変換して出力するＶＣＯ２２と、発振器２１からの第１のパルス信号を入力する第１のシフトレジスタ２４１と、ＶＣＯ２２からの第２のパルス信号を入力する第２のシフトレジスタ２４２と、第１および第２のシフトレジスタ２４１，２４２の全ビットまたは一部ビットの値を検出し、これらの検出値に基づき、発振器２１Ａが生成する第１のパルス信号の個数と、ＶＣＯ２２が生成する第２のパルス信号の個数とを比較するパルス個数比較回路とを備えたことを特徴とするアナログ信号比較器。
アナログ信号の値を、比較的簡易な回路でかつ短時間で、所定の値と比較する。
【解決手段】
第１のパルス信号を生成する発振器２１Ａと、アナログ信号を入力し当該アナログ入力信号を第２のパルス信号に変換して出力するＶＣＯ２２と、発振器２１からの第１のパルス信号を入力する第１のシフトレジスタ２４１と、ＶＣＯ２２からの第２のパルス信号を入力する第２のシフトレジスタ２４２と、第１および第２のシフトレジスタ２４１，２４２の全ビットまたは一部ビットの値を検出し、これらの検出値に基づき、発振器２１Ａが生成する第１のパルス信号の個数と、ＶＣＯ２２が生成する第２のパルス信号の個数とを比較するパルス個数比較回路とを備えたことを特徴とするアナログ信号比較器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号の値を、比較的簡易な回路でかつ短時間で、所定の値と比較することができるアナログ信号比較器に関する。
【背景技術】
【０００２】
図１２（Ａ）に、信号レベルの検出に使用される従来のアナログ式の比較器２００を示す。この比較器８は、一方の入力端子（−）に基準信号Ｖ１がセットされ、他方の入力端子（＋）にアナログ電圧Ｖ２が入力され、出力端子から比較結果としての電圧Ｖｏ（＋１５〔Ｖ〕または−１５〔Ｖ〕）が出力される。
【０００３】
図１２（Ａ）の比較器２００では、
Ｖ２＜Ｖ１のとき、Ｖｏ＝−１５〔Ｖ〕
Ｖ２＝Ｖ１のとき、Ｖｏ＝０〔Ｖ〕
Ｖ２＞Ｖ１のとき、Ｖｏ＝＋１５〔Ｖ〕
となる。
【０００４】
ところが、図１２（Ｂ）に示すように、Ｖｏの出力が変化するときには、高速のものでも数十ｎｓ〜数百ｎｓの時間遅れＴｄが生じる。この時間遅れは、数十ＭＨｚオーダのデジタル信号の１周期に相当する。このため、図１２（Ａ）に示した比較器２００は、数百ＭＨｚ〜数ＧＨｚオーダのデジタル信号の信号レベル比較には不向きである。
【０００５】
図１３に、信号レベルの検出に使用される従来のデジタル式の比較器３００を示す。この比較器３００は、Ａ／Ｄ変換器３０１（図１３では４ビット）と、設定値（基準電圧Ｖ１）をセットできるデジタル値比較部３０２とからなる。Ａ／Ｄ変換器３０１は被測定アナログ信号Ｖ２を入力し、これを４ビットデータとしてデジタル値比較部３０２に出力する。
【０００６】
デジタル値比較部３０２は、予めセットされている基準電圧Ｖ１のデジタル値と、Ａ／Ｄ変換器３０１から入力されたデジタル値とを比較して、被測定アナログ信号Ｖ２が基準電圧Ｖ１よりも大きいか否か、すなわちＶ２＜Ｖ１、Ｖ２＝Ｖ１、Ｖ２＞Ｖ１を判断することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、図１３の比較器３０２でも、被測定アナログ信号Ｖ２の入力から、比較結果を得るまでに、ある時間が必要となり、せいぜい数十ＭＨｚのオーダのデジタル信号の信号レベル比較しかできない。
【０００８】
本発明の目的は、アナログ信号の値を、比較的簡易な回路でかつ短時間で、所定の値と比較することができるアナログ信号比較器を提供することにある。
【課題を解決するための手段】
【０００９】
第１発明のアナログ信号比較器は、第１のパルス信号を生成する第１の発振回路と、アナログ信号を入力し当該アナログ入力信号を第２のパルス信号に変換して出力する第２の発振回路と、前記第１の発振回路からの第１のパルス信号を入力する第１のシフトレジスタと、前記第２の発振回路からの第２のパルス信号を入力する第２のシフトレジスタと、前記第１および第２のシフトレジスタの全ビットまたは一部ビットの値を検出し、これらの検出値に基づき、前記第１の発振回路が生成する第１のパルス信号の個数と、第２の発振回路が生成する第２のパルス信号の個数とを比較するパルス個数比較回路とを備えたことを特徴とする。
【００１０】
第２発明のアナログ信号比較器は、第１のパルス信号を生成する第１の発振回路と、アナログ信号を入力し当該アナログ入力信号を第２のパルス信号に変換して出力する第２の発振回路と、前記第１の発振回路からの第１のパルス信号を入力する第１のカウンタと、前記第２の発振回路からの第２のパルス信号を入力する第２のカウンタと、前記第１および第２のカウンタの値を比較することで、第１の発振回路からのパルス個数と、第２の発振回路からのパルス個数とを比較するパルス個数比較回路とを備えたことを特徴とする。
【００１１】
第１，第２発明のアナログ信号比較器では、外部クロック、または前記パルス個数比較回路から生成されるクロックにより同期駆動するように構成できる。
【００１２】
第１，第２発明のアナログ信号比較器では、前記第１の発振回路は、アナログ信号を入力し当該アナログ信号を前記第１のパルス信号に変換して出力することができる。この場合、前記第１の発振回路および前記第２の発振回路を、電圧制御発振器または電流制御発振器とすることができる。
【００１３】
第３発明のアナログ信号比較器は、基準パルス信号を生成する基準パルス発生器と、共通のアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力する、動作レンジが段階的に異なる第１〜第ｍ（ｍは２以上の整数）の発振回路と、前記基準パルス発生器からのパルス信号を入力する基準シフトレジスタと、前記第１〜第ｍの発振回路からの第１〜第ｍのパルス信号を入力する第１〜第ｍのシフトレジスタと、前記基準シフトレジスタおよび前記第１〜第ｍのシフトレジスタの全ビットまたは一部ビットの値を検出し、これらの検出値に基づき、前記基準パルス発生器が生成するパルス信号の個数と、前記第１〜第ｍの発振回路が生成する第１〜第ｍのパルス信号の個数とを比較する第１〜第ｍのパルス個数比較回路とを備えたことを特徴とする。
【００１４】
第３発明のアナログ信号比較器は、基準パルス信号を生成する基準パルス発生器と、共通のアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力する、動作レンジが段階的に異なる第１〜第ｍ（ｍは２以上の整数）の発振回路と、前記基準パルス発生器からのパルス信号を入力する基準カウンタと、前記第１〜第ｍの発振回路からの第１〜第ｍのパルス信号を入力する第１〜第ｍのカウンタと、前記基準カウンタおよび前記第１〜第ｍのカウンタの値に基づき、前記基準パルス発生器が生成するパルス信号の個数と、前記第１〜第ｍの発振回路が生成する第１〜第ｍのパルス信号の個数とを比較する第１〜第ｍのパルス個数比較回路とを備えたことを特徴とする。
【００１５】
第３発明のアナログ信号比較器では、外部クロック、前記基準パルス発生器または前記発振回路が生成するクロック、または前記第１〜第ｍの比較回路から生成されるクロックにより同期駆動するように構成できる。
【００１６】
第３発明のアナログ信号比較器では、前記基準パルス発生器は、アナログ信号を入力し当該アナログ信号を前記基準パルス信号に変換して出力するように構成できる。
【００１７】
第３発明のアナログ信号比較器では、前記基準パルス発生器および前記第１〜第ｍの発振回路を、電圧制御発振器または電流制御発振器とすることができる。第３発明のアナログ信号比較器では、前記基準パルス発生器と前記第１〜第ｍの発振回路とが、外部クロックにより同期駆動し、または前記基準パルス発生器が生成するクロックにより同期駆動することができる。
【００１８】
第３発明のアナログ信号比較器では、外部クロック、前記比較回路から生成されるクロックにより同期駆動することができる。
【００１９】
第４発明のアナログ信号比較器は、第１〜第ｋのパルス信号を生成する第１〜第ｋの発振回路と、前記第１〜第ｋの発振回路からの第１〜第ｋのパルス信号を入力する第１〜第ｋのシフトレジスタと、前記第１〜第ｋのシフトレジスタの、それぞれの全ビットまたは一部ビットの値を検出し、これらの検出値に基づき、前記第１〜第ｋの発振回路が生成する第１〜第ｋのパルス信号の個数同士を比較するパルス個数比較回路とを備えたことを特徴とする。
【００２０】
第４発明のアナログ信号比較器では、前記第１〜第ｋの発振回路の少なくとも１つが、それぞれアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力することができる。
【００２１】
第５発明のアナログ信号比較器は、第１〜第ｋのパルス信号を生成する第１〜第ｋの発振回路と、前記第１〜第ｋの発振回路からの第１〜第ｋのパルス信号を入力する第１〜第ｋのカウンタと、前記第１〜第ｋのカウンタの値を相互に比較することで、第１〜第ｋの発振回路からのパルス個数同士を比較するパルス個数比較回路とを備えたことを特徴とする。
【００２２】
第５発明のアナログ信号比較器では、前記第１〜第ｋの発振回路の少なくとも１つが、それぞれアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力することができる。
【００２３】
第６発明のアナログ信号比較器は、基準パルス信号を生成する基準パルス発生器、および、共通のアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力する動作レンジが段階的に異なる第１〜第ｉ（ｉは２以上の整数）の発振回路と、基準パルス発生器からの基準パルス信号を入力する基本シフトレジスタと、前記第１〜第ｉの発振回路からの第１〜第ｉのパルス信号を入力する第１〜第ｉのシフトレジスタと、前記基本シフトレジスタの値と、前記第１〜第ｉのシフトレジスタの値とを比較する第１〜第ｉのパルス個数比較回路とからなる第１〜第ｊ（ｊは２以上の整数）の検出ユニットを備えたことを特徴とする。
【００２４】
第６発明のアナログ信号比較器は、基準パルス信号を生成する基準パルス発生器、および、共通のアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力する動作レンジが段階的に異なる第１〜第ｉ（ｉは２以上の整数）の発振回路と、基準パルス発生器からの基準パルス信号を入力する基本カウンタと、前記第１〜第ｉの発振回路からの第１〜第ｉのパルス信号を入力する第１〜第ｉのカウンタと、前記基本カウンタの値と、前記第１〜第ｉのカウンタの値とを比較する第１〜第ｉのパルス個数比較回路とからなる、第１〜第ｊ（ｊは２以上の整数）の検出ユニットを備えたことを特徴とする。
【００２５】
第６発明のアナログ信号比較器では、前記基準パルス発生器が、アナログ信号を入力し当該アナログ信号をパルス信号に変換して出力するように構成することができる。
【発明の効果】
【００２６】
本発明によれば、アナログ信号の比較を簡易な回路で、かつ短時間で行うことができる。また、本発明のアナログ信号比較器は、１つのＩＣチップ上に形成することもできる。
【発明を実施するための最良の形態】
【００２７】
図１（Ａ），（Ｂ）は、第１発明のアナログ信号比較器の実施形態を示す機能ブロック図である。
図１（Ａ）において、アナログ信号比較器２Ａは、発振器（第１発明における第１の発振回路）２１Ａと、ＶＣＯ２２（第１発明における第２の発振回路）と、パルス個数比較回路２３と、２つのシフトレジスタ２４１，２４２とからなる。
【００２８】
発振器２１Ａは、パルス信号Ｐｆ１（第１発明における第１のパルス信号：基準信号Ｓ１に相当する）を生成し、ＶＣＯ２２は比較するべきアナログ信号Ｓ２を入力し、これをパルス信号Ｐｆ２（第１発明における第２のパルス信号）に変換する。
【００２９】
図１（Ａ）では、発振器２１Ａ，ＶＣＯ２２およびパルス個数比較回路２３には、共通のクロックＣＬＣＫ１が入力されている。ＣＬＣＫ１の立上がりで、発振器２１Ａ，ＶＣＯ２２およびパルス個数比較回路２３はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、発振器２１Ａはパルス信号Ｐｆ１を生成し、ＶＣＯ２２はパルス信号Ｐｆ２を生成する。
【００３０】
パルス個数比較回路２３は、シフトレジスタ２４１の最終ビットと、シフトレジスタ２４１の最終ビットを、クロックＣＬＣＫ２（図１（Ａ）には示していない）に同期するタイミングで検出している。クロックＣＬＣＫ２は、クロックＣＬＣＫ１の逓倍クロックであるが、図１（Ａ）には示していない。
シフトレジスタ２４１，２４２は、発振器２１Ａからのパルス信号Ｐｆ１と、ＶＣＯ２２からのパルス信号Ｐｆ２とを入力し、それぞれパルス個数を記憶している。
【００３１】
発振器２１ＡおよびＶＣＯ２２は、シフトレジスタ２４１，２４２のビット数が小さいときには、最初のパルス信号Ｐｆ１とＰｆ２とを同期して生成する（後述する図４（Ａ），（Ｂ）では同期している場合を示す）が、シフトレジスタ２４１，２４２のビット数が多いときには、最初のパルス信号Ｐｆ１とＰｆ２とを同期して生成しなくてもよい。なお、シフトレジスタ２４１，２４２は、最低２ビットとすることができる。
【００３２】
図３（図１（Ｂ）のシフトレジスタの詳細説明図）に示すように、パルス個数比較回路２３は、シフトレジスタ２４１，２４２の各ビットの値を検出している。図３では、シフトレジスタ２４１，２４２の全ビットを検出しているが、一部のビットを検出するようにしてもよい。
【００３３】
各最終ビットの値のみを検出することで、パルスＰｆ１，Ｐｆ２の個数を比較することができる。たとえば、シフトレジスタ２４１，２４２の複数ビットを検出することで、Ｓ１とＳ２との差を検出することができる。具体的には、シフトレジスタ２４１の６ビット目が０、５ビット目が１であり、シフトレジスタ２４２の３ビット目が０、２ビット目が１であるときは、Ｓ２はＳ１の概ね２／５であることがわかる。
【００３４】
また、シフトレジスタ２４１，２４２の所定ビット（１つまたは複数）の値を利用して、あるいはパルス個数比較回路２３が生成する信号（たとえば端子Ｘ１，Ｘ２の出力）を利用してシフトレジスタ２４１，２４２の状態を保持する等の操作ができる。図３には、パルス個数比較回路２３が生成する出力を利用して、ゲートＧ１，Ｇ２をオフし、これによりシフトレジスタ２４１，２４２の状態を保持する回路が示されている。
【００３５】
また、図示はしないが、パルス個数比較回路２３は、シフトレジスタ２４１の連続する２ビットと、シフトレジスタ２４２の連続する２ビット同士を比較し、「１，１」，「０，０」または「０，０」，「１，１」の組合せがあるときに、端子Ｘ１，Ｘ２から「１」，「０」または「０」，「１」を出力するようにもできる。
【００３６】
パルス個数比較回路２３は、図４（Ａ），（Ｂ）に示されるようにＳ１がＳ２よりも大きいときは、パルス信号Ｐｆ１がパルス信号Ｐｆ２よりも先に、シフトレジスタ２４１の最終ビットを「１」にセットする。このとき、端子Ｘ１から「１」を出力し（端子Ｘ２の出力を「０」に維持する）、Ｓ１がＳ２より小さいときは、パルス信号ｐｆ２がｐｆ１よりも先にシフトレジスタ２４２の最終ビットを「１」にセットする。このとき、端子Ｘ２から「１」を出力する。なお、パルス信号Ｐｆ２とパルス信号Ｐｆ１とが同時に各シフトレジスタの最終ビットを１にセットしたときは、出力端子Ｘ１，Ｘ２から、同一値（ともに「１」またはともに「０」）を出力するようにできる。
【００３７】
図１（Ｂ）は、図１（Ａ）の発振器２１Ａに代えて、ＶＣＯ２１Ｂを用いたアナログ信号比較器を示すブロック図である。図１（Ｂ）において、ＶＣＯ２１Ｂは、アナログ信号Ｓ１を入力し、これを当該アナログ信号Ｓ１の大きさに対応する周波数信号（パルス信号）に変換してパルス個数比較回路２３に出力することができる。図１（Ｂ）におけるパルス個数比較回路２３の出力Ｘ１，Ｘ２は、図１（Ａ）のパルス個数比較回路２３の出力と同様である。
【００３８】
なお、図１（Ａ）のアナログ信号比較器２Ａでは、発振器２１Ａ、ＶＣＯ２２、パルス個数比較回路２３、シフトレジスタ２４１，２４２を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえばパルス個数比較回路２３が生成するクロックにより発振器２１Ａ、ＶＣＯ２２、シフトレジスタ２４１，２４２を駆動するようにしてもよいし、シフトレジスタ２４１，２４２の適宜のビットから生成したクロックにより発振器２１Ａ、ＶＣＯ２２、パルス個数比較回路２３を駆動するようにしてもよい（シフトレジスタ２４１，２４２の双方または一方があふれたときのタイミングにより、発振器２１Ａ，ＶＣＯ２２、パルス個数比較回路２３、シフトレジスタ２４１，２４２を駆動するようにしてもよい）。同様に、図１（Ｂ）のアナログ信号比較器２Ｂでは、ＶＣＯ２１Ｂ、ＶＣＯ２２、パルス個数比較回路２３、シフトレジスタ２４１，２４２を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば、パルス個数比較回路２３が生成するクロックによりＶＣＯ２１Ｂ、ＶＣＯ２２、シフトレジスタ２４１，２４２を駆動するようにしてもよいし、シフトレジスタ２４１，２４２の適宜のビットから生成したクロックによりＶＣＯ２１Ｂ、ＶＣＯ２２、パルス個数比較回路２３を駆動するようにしてもよい（シフトレジスタ２４１，２４２の双方または一方があふれたときのタイミングにより、ＶＣＯ２１Ｂ，ＶＣＯ２２、パルス個数比較回路２３、シフトレジスタ２４１，２４２を駆動するようにしてもよい）。
【００３９】
図２（Ａ）に、パルス個数比較回路２３の出力により、発振器２１Ｃ，ＶＣＯ２２，パルス幅比較回路２３を駆動するアナログ信号比較器２Ｃを示し、図２（Ｂ）に、パルス個数比較回路２３が生成するクロックにより、ＶＣＯ２１Ｄ，ＶＣＯ２２，パルス幅比較回路２３を駆動するアナログ信号比較器２Ｄを示す。これらの回路では、パルス個数比較回路２３の２つの出力端子Ｘ１，Ｘ２の何れかが「１」となったときに、この「１」の立上がりを駆動信号としている。
【００４０】
図１（Ａ）のアナログ信号比較器２Ａでは、図４（Ａ）に示したように、パルス信号Ｐｆ１のパルス数が所定数（ここでは６）に達したときに端子Ｘ１から「１」を出力し、パルス信号Ｐｆ２のパルス数が当該所定数に達したときに端子Ｘ１を「０」に戻すようにしたが、端子Ｘ１を「０」に戻すタイミングは図４（Ａ）には限定されず、たとえば次のクロックＣＬＣＫ１が入力されるまで端子Ｘ１の出力を「１」に維持するようにできる。同様に、図１（Ｂ）のアナログ信号比較器２Ｂでは、図４（Ｂ）に示したように、パルス信号Ｐｆ２のパルス数が所定数（ここでは６）に達したときに端子Ｘ２から「１」を出力し、パルス信号Ｐｆ１のパルス数が当該所定数に達したときに端子Ｘ２の出力を「０」に戻すようにしたが、端子Ｘ２の出力を「０」に戻すタイミングは図４（Ｂ）には限定されず、たとえば次のクロックＣＬＣＫ１が入力されるまで端子Ｘ２の出力を「１」に維持するようにできる。また、図１（Ａ），（Ｂ）では、パルス個数比較回路２３の出力端子から、２出力（Ｘ１，Ｘ２）を得るようにしたが、本発明はこれに限定されず、１つの出力あるいは３以上の出力を得るようにしてもよい。
【００４１】
図５（Ａ），（Ｂ）により、第１発明の応用例を説明する。図５（Ａ）では第１のシフトレジスタ２４１のビットをａ０〜ａｎ−１で示し、第２のシフトレジスタ２４２のビットをｂ０〜ｂｎ−１で示してある。
【００４２】
図５（Ｂ）では、第１のシフトレジスタ２４１がａ０〜ａ７、第２のシフトレジスタ２４２がｂ０〜ｂ７であり、ａ０〜ａ６＝１，ａ７＝０、ｂ０〜ｂ２＝１，ｂ３〜ｂ７＝０の場合を示している。この場合、Ｓ２＝（３／７）・Ｓ１として表すことができる。また、Ｓ１とＳ２との差分（７−３）＝４として表すこともできる。
【００４３】
さらに、たとえば第２のシフトレジスタ２４２の値を、そのまま第１のシフトレジスタ２４１の値と比較せずに、第２のシフトレジスタ２４２の値に１を加えたものと第１のシフトレジスタ２４１の値とを比較することで、Ｓ２に（１／８）Ｓ２のバイアスを加えたものとＳ１とを比較したと同様の効果を得ることができる。
【００４４】
図６（Ａ），（Ｂ）は、第２発明のアナログ信号比較器の実施形態を示す機能ブロック図である。図６（Ａ）において、アナログ信号比較器３Ａは、発振器（第２発明における第１の発振回路）３１Ａと、ＶＣＯ３２（第２発明における第２の発振回路）と、パルス個数比較回路３３と、２つのカウンタ３４１，３４２とからなる。
【００４５】
発振器３１Ａは、パルス信号Ｐｆ１（第１発明における第１のパルス信号：基準信号Ｓ１に相当する）を生成し、ＶＣＯ３２は比較するべきアナログ信号Ｓ２を入力し、これをパルス信号Ｐｆ２（第２発明における第２のパルス信号）に変換する。
【００４６】
図６（Ａ）では、発振器３１Ａ，ＶＣＯ３２およびパルス個数比較回路３３には、共通のクロックＣＬＣＫ１が入力されている。ＣＬＣＫ１の立上がりで、発振器３１Ａ，ＶＣＯ３２およびパルス個数比較回路３３はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、発振器３１Ａはパルス信号Ｐｆ１を生成し、ＶＣＯ３２はパルス信号Ｐｆ２を生成する。
【００４７】
カウンタ３４１，３４２は、発振器３１Ａからのパルス信号Ｐｆ１と、ＶＣＯ３２からのパルス信号Ｐｆ２とを入力し、それぞれパルス個数を記憶し、パルス個数比較回路３３は、カウンタ３４１の値（パルス信号Ｐｆ１の個数）と、カウンタ３４２の値（パルス信号Ｐｆ２の個数）とを、クロックＣＬＣＫ２（図６（Ａ）には示していない）に同期するタイミングで比較している。クロックＣＬＣＫ２は、クロックＣＬＣＫ１の逓倍クロックであるが、図６（Ａ）には示していない。図６（Ａ）では、パルス個数比較回路３３は、カウンタ３４１，３４２の各カウント値をチェックし、何れかのカウント値が所定のカウント値ＭＡＸに達したときに、どちらのカウンタが当該値に達したかに応じて、端子Ｘ１，Ｘ２から「０」や「１」を出力する。
【００４８】
発振器３１ＡおよびＶＣＯ３２は、前記所定のカウント値ＭＡＸが小さいときには同期駆動され、前記所定のカウント値ＭＡＸが大きいときには非同期駆動されるようようにしてもよい。
【００４９】
すなわち、発振器３１ＡおよびＶＣＯ３２は、前記所定のカウント値ＭＡＸが小さいときには、最初のパルス信号Ｐｆ１とパルス信号Ｐｆ２とを同期して生成し（後述する図８（Ａ），（Ｂ）では同期している場合を示す）、前記所定のカウント値ＭＡＸが大きいときには、最初のパルス信号Ｐｆ１とＰｆ２とを非同期で生成するようにできる。
【００５０】
パルス個数比較回路３３は、図８（Ａ），（Ｂ）に示されるように、カウンタ３４１がカウンタ３４２よりも先に所定のカウント値ＭＡＸに達したときは、出力端子Ｘ１から「１」を出力し（端子Ｘ２の出力を「０」に維持する）、カウンタ３４２がカウンタ３４１よりも先に所定のカウント値ＭＡＸに達したときは、端子Ｘ２から「１」を出力する（端子Ｘ２の出力を「０」に維持する）。
【００５１】
図８（Ａ）では、カウンタ３４１が所定のカウント値ＭＡＸに達し端子Ｘ１の出力が「１」となった後に、カウンタ３４２が所定のカウント値ＭＡＸに達し、これにより出力端子Ｘ１が「０」となる場合を示している。同様に、図８（Ｂ）では、カウンタ３４２が所定のカウント値ＭＡＸに達し出力端子Ｘ２が「１」となった後に、カウンタ３４１が所定のカウント値ＭＡＸに達し、これにより出力端子Ｘ２が「０」となる場合を示している。
【００５２】
また、図示はしないが、パルス個数比較回路３３は、カウンタ３４１のカウント値とカウンタ３４２のカウント値とを比較し、その差が２または−２となったときに、出力端子Ｘ１，Ｘ２から「１」，「０」または「０」，「１」を出力するようにもできる。
【００５３】
なお、カウンタ３４１，３４２とが同時に前記カウント値ＭＡＸに達したときは、出力端子Ｘ１，Ｘ２から、同一値（ともに「１」またはともに「０」）を出力するようにできる。
【００５４】
図６（Ｂ）は、図６（Ａ）の発振器３１Ａに代えて、ＶＣＯ３１Ｂを用いたアナログ信号比較器を示すブロック図である。図６（Ｂ）において、ＶＣＯ３１Ｂは、アナログ信号Ｓ１を入力し、これを当該アナログ信号Ｓ１の大きさに対応する周波数信号（パルス信号）に変換してパルス個数比較回路３３に出力することができる。図６（Ｂ）におけるパルス個数比較回路３３の出力Ｘ１，Ｘ２は、図６（Ａ）のパルス個数比較回路３３の出力と同様である。
【００５５】
なお、図６（Ａ）のアナログ信号比較器３Ａでは、発振器３１Ａ、ＶＣＯ３２、パルス個数比較回路３３、シフトレジスタ３４１，３４２を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえばパルス個数比較回路３３が生成するクロックにより発振器３１Ａ、ＶＣＯ３２、カウンタ３４１，３４２を駆動するようにしてもよいし、カウンタ３４１，３４２から生成したクロックにより発振器３１Ａ、ＶＣＯ３２、パルス個数比較回路３３を駆動するようにしてもよい（カウンタ３４１，３４２の双方または一方があふれたときのタイミングにより、発振器３１Ａ，ＶＣＯ３２、パルス個数比較回路３３、カウンタ３４１，３４２を駆動するようにしてもよい）。同様に、図６（Ｂ）のアナログ信号比較器３Ｂでは、ＶＣＯ３１Ｂ、ＶＣＯ３２、パルス個数比較回路３３、シフトレジスタ３４１，３４２を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえばパルス個数比較回路３３が生成するクロックによりＶＣＯ３１Ｂ、ＶＣＯ３２、カウンタ３４１，３４２を駆動するようにしてもよいし、カウンタ３４１，３４２から生成したクロックによりＶＣＯ３１Ｂ、ＶＣＯ３２、パルス個数比較回路３３を駆動するようにしてもよい（カウンタ３４１，３４２の双方または一方があふれたときのタイミングにより、ＶＣＯ３１Ｂ，ＶＣＯ３２、パルス個数比較回路３３、カウンタ３４１，３４２を駆動するようにしてもよい）。
【００５６】
図７（Ａ）に、パルス個数比較回路３３の出力により、発振器３１Ｃ，ＶＣＯ３２，パルス幅比較回路３３を駆動するアナログ信号比較器３Ｃを示し、図７（Ｂ）に、パルス個数比較回路３３が生成するクロックにより、ＶＣＯ３１Ｄ，ＶＣＯ３２，パルス幅比較回路３３を駆動するアナログ信号比較器３Ｄを示す。これらの回路では、パルス個数比較回路３３の２つの出力端子Ｘ１，Ｘ２の何れかが「１」となったときに、この「１」の立上がりを駆動信号としている。
【００５７】
図６（Ａ）のアナログ信号比較器３Ａでは、図８（Ａ）に示したように、パルス信号Ｐｆ１のパルス数が所定数（ここでは６）に達したときに出力端子Ｘ１から「１」を出力し、パルス信号Ｐｆ２のパルス数が当該所定数に達したときに出力端子Ｘ１を「０」に戻すようにしたが、出力端子Ｘ１を「０」に戻すタイミングは図６（Ａ）には限定されず、たとえば次のクロックＣＬＣＫ１が入力されるまで出力端子Ｘ１の出力を「１」に維持するようにできる。同様に、図６（Ｂ）のアナログ信号比較器３Ｂでは、図８（Ｂ）に示したように、パルス信号Ｐｆ２のパルス数が所定数（ここでは６）に達したときに出力端子Ｘ２から「１」を出力し、パルス信号Ｐｆ１のパルス数が当該所定数に達したときに出力端子Ｘ２を「０」に戻すようにしたが、出力端子Ｘ２を「０」に戻すタイミングは図８（Ｂ）には限定されず、たとえば次のクロックＣＬＣＫ１が入力されるまで出力端子Ｘ２の出力を「１」に維持するようにできる。
【００５８】
また、図６（Ａ），（Ｂ）では、パルス個数比較回路３３の出力端子から、２出力（Ｘ１，Ｘ２）を得るようにしたが、本発明はこれに限定されず、１つの出力あるいは３以上の出力を得るようにしてもよい。
【００５９】
図９（Ａ）〜（Ｃ）により、第１発明の応用例を説明する。図９（Ａ）では、第１のカウンタ３４１をｐ０〜ｐｎ−１で示し、第２のカウンタ３４２をｑ０〜ｑｎ−１で示してある。第２のカウンタ３４２の値を左にｘビットシフトすることで、その値を２のｘ乗することができ、また第２のカウンタ３４２の値を右にｙビットシフトすることで、その値を２の−ｙ乗することができる。図９（Ｂ）では、第２のカウンタ３４２の値を左に１ビットシフトすることで、その値を２乗した場合を示し、図９（Ｃ）では第２のカウンタ３４２の値を右に１ビットシフトすることで、その値を（１／２）乗した場合を示している。第１のカウンタ３４１と、第２のカウンタ３４２との差を演算した値を所定のレジスタに格納し、これをさらに右または左にｚビットシフトすることでさらにこの値を２のｚ乗（または−ｚ乗）することもできる。
【００６０】
もちろん、図示はしないが、図１〜図４において説明したシフトレジスタを用いてパルス個数を比較することもできるし、図６〜図８において説明したカウンタを用いてパルス個数を比較することもできる。
【００６１】
図１０は、第４発明のアナログ信号比較器の実施形態を示す機能ブロック図である。図１０において、アナログ信号比較器７は、第１〜第ｋのパルス信号を生成する第１〜第ｋの発振回路７１、７２／１，７２／２，・・・，７２／ｋ−１と、第１〜第ｋの発振回路からの第１〜第ｋのパルス信号を入力する第１〜第ｋのシフトレジスタ７４／１，７４／２，・・・，７４／ｋと、第１〜第ｋのシフトレジスタの、それぞれの全ビットまたは一部ビットの値を検出し、これらの検出値に基づき、第１〜第ｋの発振回路が生成する第１〜第ｋのパルス信号の個数同士を比較するパルス個数比較回路７３とを備えている。ここで、第１〜第ｋの発振回路の少なくとも１つが、それぞれアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力するように構成できる。パルス個数比較回路７３は、第１〜第ｋの発振回路からの出力を利用して、種々の処理を行うことができる。
【００６２】
図１１は、第５発明のアナログ信号比較器の実施形態を示す機能ブロック図である。図１１において、アナログ信号比較器８は、第１〜第ｋのパルス信号を生成する第１〜第ｋの発振回路８１、８２／１，８２／２，・・・，８２／ｋ−１と、第１〜第ｋの発振回路からの第１〜第ｋのパルス信号を入力する第１〜第ｋのカウンタ８４／１，８４／２，・・・，８４／ｋと、第１〜第ｋのカウンタの値を相互に比較することで、第１〜第ｋの発振回路からのパルス個数同士を比較するパルス個数比較回路８３とを備えている。ここで、第１〜第ｋの発振回路の少なくとも１つが、それぞれアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力するように構成できる。パルス個数比較回路８３は、第１〜第ｋの発振回路からの出力を利用して種々の処理を行うことができる。
【００６３】
なお、第６発明のアナログ信号比較器では、図示はしないが、上記した第１〜第ｉのパルス幅比較回路に代えて、第１〜第ｉのパルス個数比較回路を採用することができる。この場合、第１〜第ｉのパルス個数比較回路は、シフトレジスタ、カウンタにより各ＶＣＯからのパルス個数を検出してこれを比較することができる。
【００６４】
以上の実施形態では、アナログ信号が電圧の場合を説明したが、アナログ信号が電流であるときも、本発明が適用できる。この場合、ＶＣＯに代えて、電流制御発振器が用いられる。
【図面の簡単な説明】
【００６５】
【図１】（Ａ），（Ｂ）は、第１発明のアナログ信号比較器の実施形態を示す機能ブロック図である。
【図２】（Ａ），（Ｂ）は、第１発明のアナログ信号比較器の他の実施形態を示す機能ブロック図である。
【図３】図１（Ｂ）のシフトレジスタの詳細説明図である。
【図４】（Ａ），（Ｂ）は、第１発明のアナログ信号比較器の動作説明図である。
【図５】（Ａ），（Ｂ）は、第１発明の応用例を示す説明図である。
【図６】（Ａ），（Ｂ）は、第２発明のアナログ信号比較器の実施形態を示す機能ブロック図である。
【図７】（Ａ），（Ｂ）は、第２発明のアナログ信号比較器の他の実施形態を示す機能ブロック図である。
【図８】（Ａ），（Ｂ）は、第２発明のアナログ信号比較器の動作説明図である。
【図９】（Ａ），（Ｂ）は、第２発明の応用例を示す説明図である。
【図１０】第４発明のアナログ信号比較器の実施形態を示す機能ブロック図である。
【図１１】第５発明のアナログ信号比較器の実施形態を示す機能ブロック図である。
【図１２】（Ａ）は従来のアナログ式比較器を示す図、（Ｂ）はその動作を示す説明図である。
【図１３】従来のデジタル式比較器を示す機能ブロック図である。
【符号の説明】
【００６６】
２Ａ，２Ｂ，２Ｃ，２Ｄ，３Ａ，３Ｂ，３Ｃ，３Ｄ アナログ信号比較器
２１Ａ，２１Ｃ，３１Ａ，３１Ｃ 発振器
２１Ｂ，２１Ｄ，２２，３１Ｂ，３１Ｄ，３２ ＶＣＯ
２３，３３ パルス個数比較回路
２４１，２４２ シフトレジスタ
３４１，３４２ カウンタ
【技術分野】
【０００１】
本発明は、アナログ信号の値を、比較的簡易な回路でかつ短時間で、所定の値と比較することができるアナログ信号比較器に関する。
【背景技術】
【０００２】
図１２（Ａ）に、信号レベルの検出に使用される従来のアナログ式の比較器２００を示す。この比較器８は、一方の入力端子（−）に基準信号Ｖ１がセットされ、他方の入力端子（＋）にアナログ電圧Ｖ２が入力され、出力端子から比較結果としての電圧Ｖｏ（＋１５〔Ｖ〕または−１５〔Ｖ〕）が出力される。
【０００３】
図１２（Ａ）の比較器２００では、
Ｖ２＜Ｖ１のとき、Ｖｏ＝−１５〔Ｖ〕
Ｖ２＝Ｖ１のとき、Ｖｏ＝０〔Ｖ〕
Ｖ２＞Ｖ１のとき、Ｖｏ＝＋１５〔Ｖ〕
となる。
【０００４】
ところが、図１２（Ｂ）に示すように、Ｖｏの出力が変化するときには、高速のものでも数十ｎｓ〜数百ｎｓの時間遅れＴｄが生じる。この時間遅れは、数十ＭＨｚオーダのデジタル信号の１周期に相当する。このため、図１２（Ａ）に示した比較器２００は、数百ＭＨｚ〜数ＧＨｚオーダのデジタル信号の信号レベル比較には不向きである。
【０００５】
図１３に、信号レベルの検出に使用される従来のデジタル式の比較器３００を示す。この比較器３００は、Ａ／Ｄ変換器３０１（図１３では４ビット）と、設定値（基準電圧Ｖ１）をセットできるデジタル値比較部３０２とからなる。Ａ／Ｄ変換器３０１は被測定アナログ信号Ｖ２を入力し、これを４ビットデータとしてデジタル値比較部３０２に出力する。
【０００６】
デジタル値比較部３０２は、予めセットされている基準電圧Ｖ１のデジタル値と、Ａ／Ｄ変換器３０１から入力されたデジタル値とを比較して、被測定アナログ信号Ｖ２が基準電圧Ｖ１よりも大きいか否か、すなわちＶ２＜Ｖ１、Ｖ２＝Ｖ１、Ｖ２＞Ｖ１を判断することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、図１３の比較器３０２でも、被測定アナログ信号Ｖ２の入力から、比較結果を得るまでに、ある時間が必要となり、せいぜい数十ＭＨｚのオーダのデジタル信号の信号レベル比較しかできない。
【０００８】
本発明の目的は、アナログ信号の値を、比較的簡易な回路でかつ短時間で、所定の値と比較することができるアナログ信号比較器を提供することにある。
【課題を解決するための手段】
【０００９】
第１発明のアナログ信号比較器は、第１のパルス信号を生成する第１の発振回路と、アナログ信号を入力し当該アナログ入力信号を第２のパルス信号に変換して出力する第２の発振回路と、前記第１の発振回路からの第１のパルス信号を入力する第１のシフトレジスタと、前記第２の発振回路からの第２のパルス信号を入力する第２のシフトレジスタと、前記第１および第２のシフトレジスタの全ビットまたは一部ビットの値を検出し、これらの検出値に基づき、前記第１の発振回路が生成する第１のパルス信号の個数と、第２の発振回路が生成する第２のパルス信号の個数とを比較するパルス個数比較回路とを備えたことを特徴とする。
【００１０】
第２発明のアナログ信号比較器は、第１のパルス信号を生成する第１の発振回路と、アナログ信号を入力し当該アナログ入力信号を第２のパルス信号に変換して出力する第２の発振回路と、前記第１の発振回路からの第１のパルス信号を入力する第１のカウンタと、前記第２の発振回路からの第２のパルス信号を入力する第２のカウンタと、前記第１および第２のカウンタの値を比較することで、第１の発振回路からのパルス個数と、第２の発振回路からのパルス個数とを比較するパルス個数比較回路とを備えたことを特徴とする。
【００１１】
第１，第２発明のアナログ信号比較器では、外部クロック、または前記パルス個数比較回路から生成されるクロックにより同期駆動するように構成できる。
【００１２】
第１，第２発明のアナログ信号比較器では、前記第１の発振回路は、アナログ信号を入力し当該アナログ信号を前記第１のパルス信号に変換して出力することができる。この場合、前記第１の発振回路および前記第２の発振回路を、電圧制御発振器または電流制御発振器とすることができる。
【００１３】
第３発明のアナログ信号比較器は、基準パルス信号を生成する基準パルス発生器と、共通のアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力する、動作レンジが段階的に異なる第１〜第ｍ（ｍは２以上の整数）の発振回路と、前記基準パルス発生器からのパルス信号を入力する基準シフトレジスタと、前記第１〜第ｍの発振回路からの第１〜第ｍのパルス信号を入力する第１〜第ｍのシフトレジスタと、前記基準シフトレジスタおよび前記第１〜第ｍのシフトレジスタの全ビットまたは一部ビットの値を検出し、これらの検出値に基づき、前記基準パルス発生器が生成するパルス信号の個数と、前記第１〜第ｍの発振回路が生成する第１〜第ｍのパルス信号の個数とを比較する第１〜第ｍのパルス個数比較回路とを備えたことを特徴とする。
【００１４】
第３発明のアナログ信号比較器は、基準パルス信号を生成する基準パルス発生器と、共通のアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力する、動作レンジが段階的に異なる第１〜第ｍ（ｍは２以上の整数）の発振回路と、前記基準パルス発生器からのパルス信号を入力する基準カウンタと、前記第１〜第ｍの発振回路からの第１〜第ｍのパルス信号を入力する第１〜第ｍのカウンタと、前記基準カウンタおよび前記第１〜第ｍのカウンタの値に基づき、前記基準パルス発生器が生成するパルス信号の個数と、前記第１〜第ｍの発振回路が生成する第１〜第ｍのパルス信号の個数とを比較する第１〜第ｍのパルス個数比較回路とを備えたことを特徴とする。
【００１５】
第３発明のアナログ信号比較器では、外部クロック、前記基準パルス発生器または前記発振回路が生成するクロック、または前記第１〜第ｍの比較回路から生成されるクロックにより同期駆動するように構成できる。
【００１６】
第３発明のアナログ信号比較器では、前記基準パルス発生器は、アナログ信号を入力し当該アナログ信号を前記基準パルス信号に変換して出力するように構成できる。
【００１７】
第３発明のアナログ信号比較器では、前記基準パルス発生器および前記第１〜第ｍの発振回路を、電圧制御発振器または電流制御発振器とすることができる。第３発明のアナログ信号比較器では、前記基準パルス発生器と前記第１〜第ｍの発振回路とが、外部クロックにより同期駆動し、または前記基準パルス発生器が生成するクロックにより同期駆動することができる。
【００１８】
第３発明のアナログ信号比較器では、外部クロック、前記比較回路から生成されるクロックにより同期駆動することができる。
【００１９】
第４発明のアナログ信号比較器は、第１〜第ｋのパルス信号を生成する第１〜第ｋの発振回路と、前記第１〜第ｋの発振回路からの第１〜第ｋのパルス信号を入力する第１〜第ｋのシフトレジスタと、前記第１〜第ｋのシフトレジスタの、それぞれの全ビットまたは一部ビットの値を検出し、これらの検出値に基づき、前記第１〜第ｋの発振回路が生成する第１〜第ｋのパルス信号の個数同士を比較するパルス個数比較回路とを備えたことを特徴とする。
【００２０】
第４発明のアナログ信号比較器では、前記第１〜第ｋの発振回路の少なくとも１つが、それぞれアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力することができる。
【００２１】
第５発明のアナログ信号比較器は、第１〜第ｋのパルス信号を生成する第１〜第ｋの発振回路と、前記第１〜第ｋの発振回路からの第１〜第ｋのパルス信号を入力する第１〜第ｋのカウンタと、前記第１〜第ｋのカウンタの値を相互に比較することで、第１〜第ｋの発振回路からのパルス個数同士を比較するパルス個数比較回路とを備えたことを特徴とする。
【００２２】
第５発明のアナログ信号比較器では、前記第１〜第ｋの発振回路の少なくとも１つが、それぞれアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力することができる。
【００２３】
第６発明のアナログ信号比較器は、基準パルス信号を生成する基準パルス発生器、および、共通のアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力する動作レンジが段階的に異なる第１〜第ｉ（ｉは２以上の整数）の発振回路と、基準パルス発生器からの基準パルス信号を入力する基本シフトレジスタと、前記第１〜第ｉの発振回路からの第１〜第ｉのパルス信号を入力する第１〜第ｉのシフトレジスタと、前記基本シフトレジスタの値と、前記第１〜第ｉのシフトレジスタの値とを比較する第１〜第ｉのパルス個数比較回路とからなる第１〜第ｊ（ｊは２以上の整数）の検出ユニットを備えたことを特徴とする。
【００２４】
第６発明のアナログ信号比較器は、基準パルス信号を生成する基準パルス発生器、および、共通のアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力する動作レンジが段階的に異なる第１〜第ｉ（ｉは２以上の整数）の発振回路と、基準パルス発生器からの基準パルス信号を入力する基本カウンタと、前記第１〜第ｉの発振回路からの第１〜第ｉのパルス信号を入力する第１〜第ｉのカウンタと、前記基本カウンタの値と、前記第１〜第ｉのカウンタの値とを比較する第１〜第ｉのパルス個数比較回路とからなる、第１〜第ｊ（ｊは２以上の整数）の検出ユニットを備えたことを特徴とする。
【００２５】
第６発明のアナログ信号比較器では、前記基準パルス発生器が、アナログ信号を入力し当該アナログ信号をパルス信号に変換して出力するように構成することができる。
【発明の効果】
【００２６】
本発明によれば、アナログ信号の比較を簡易な回路で、かつ短時間で行うことができる。また、本発明のアナログ信号比較器は、１つのＩＣチップ上に形成することもできる。
【発明を実施するための最良の形態】
【００２７】
図１（Ａ），（Ｂ）は、第１発明のアナログ信号比較器の実施形態を示す機能ブロック図である。
図１（Ａ）において、アナログ信号比較器２Ａは、発振器（第１発明における第１の発振回路）２１Ａと、ＶＣＯ２２（第１発明における第２の発振回路）と、パルス個数比較回路２３と、２つのシフトレジスタ２４１，２４２とからなる。
【００２８】
発振器２１Ａは、パルス信号Ｐｆ１（第１発明における第１のパルス信号：基準信号Ｓ１に相当する）を生成し、ＶＣＯ２２は比較するべきアナログ信号Ｓ２を入力し、これをパルス信号Ｐｆ２（第１発明における第２のパルス信号）に変換する。
【００２９】
図１（Ａ）では、発振器２１Ａ，ＶＣＯ２２およびパルス個数比較回路２３には、共通のクロックＣＬＣＫ１が入力されている。ＣＬＣＫ１の立上がりで、発振器２１Ａ，ＶＣＯ２２およびパルス個数比較回路２３はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、発振器２１Ａはパルス信号Ｐｆ１を生成し、ＶＣＯ２２はパルス信号Ｐｆ２を生成する。
【００３０】
パルス個数比較回路２３は、シフトレジスタ２４１の最終ビットと、シフトレジスタ２４１の最終ビットを、クロックＣＬＣＫ２（図１（Ａ）には示していない）に同期するタイミングで検出している。クロックＣＬＣＫ２は、クロックＣＬＣＫ１の逓倍クロックであるが、図１（Ａ）には示していない。
シフトレジスタ２４１，２４２は、発振器２１Ａからのパルス信号Ｐｆ１と、ＶＣＯ２２からのパルス信号Ｐｆ２とを入力し、それぞれパルス個数を記憶している。
【００３１】
発振器２１ＡおよびＶＣＯ２２は、シフトレジスタ２４１，２４２のビット数が小さいときには、最初のパルス信号Ｐｆ１とＰｆ２とを同期して生成する（後述する図４（Ａ），（Ｂ）では同期している場合を示す）が、シフトレジスタ２４１，２４２のビット数が多いときには、最初のパルス信号Ｐｆ１とＰｆ２とを同期して生成しなくてもよい。なお、シフトレジスタ２４１，２４２は、最低２ビットとすることができる。
【００３２】
図３（図１（Ｂ）のシフトレジスタの詳細説明図）に示すように、パルス個数比較回路２３は、シフトレジスタ２４１，２４２の各ビットの値を検出している。図３では、シフトレジスタ２４１，２４２の全ビットを検出しているが、一部のビットを検出するようにしてもよい。
【００３３】
各最終ビットの値のみを検出することで、パルスＰｆ１，Ｐｆ２の個数を比較することができる。たとえば、シフトレジスタ２４１，２４２の複数ビットを検出することで、Ｓ１とＳ２との差を検出することができる。具体的には、シフトレジスタ２４１の６ビット目が０、５ビット目が１であり、シフトレジスタ２４２の３ビット目が０、２ビット目が１であるときは、Ｓ２はＳ１の概ね２／５であることがわかる。
【００３４】
また、シフトレジスタ２４１，２４２の所定ビット（１つまたは複数）の値を利用して、あるいはパルス個数比較回路２３が生成する信号（たとえば端子Ｘ１，Ｘ２の出力）を利用してシフトレジスタ２４１，２４２の状態を保持する等の操作ができる。図３には、パルス個数比較回路２３が生成する出力を利用して、ゲートＧ１，Ｇ２をオフし、これによりシフトレジスタ２４１，２４２の状態を保持する回路が示されている。
【００３５】
また、図示はしないが、パルス個数比較回路２３は、シフトレジスタ２４１の連続する２ビットと、シフトレジスタ２４２の連続する２ビット同士を比較し、「１，１」，「０，０」または「０，０」，「１，１」の組合せがあるときに、端子Ｘ１，Ｘ２から「１」，「０」または「０」，「１」を出力するようにもできる。
【００３６】
パルス個数比較回路２３は、図４（Ａ），（Ｂ）に示されるようにＳ１がＳ２よりも大きいときは、パルス信号Ｐｆ１がパルス信号Ｐｆ２よりも先に、シフトレジスタ２４１の最終ビットを「１」にセットする。このとき、端子Ｘ１から「１」を出力し（端子Ｘ２の出力を「０」に維持する）、Ｓ１がＳ２より小さいときは、パルス信号ｐｆ２がｐｆ１よりも先にシフトレジスタ２４２の最終ビットを「１」にセットする。このとき、端子Ｘ２から「１」を出力する。なお、パルス信号Ｐｆ２とパルス信号Ｐｆ１とが同時に各シフトレジスタの最終ビットを１にセットしたときは、出力端子Ｘ１，Ｘ２から、同一値（ともに「１」またはともに「０」）を出力するようにできる。
【００３７】
図１（Ｂ）は、図１（Ａ）の発振器２１Ａに代えて、ＶＣＯ２１Ｂを用いたアナログ信号比較器を示すブロック図である。図１（Ｂ）において、ＶＣＯ２１Ｂは、アナログ信号Ｓ１を入力し、これを当該アナログ信号Ｓ１の大きさに対応する周波数信号（パルス信号）に変換してパルス個数比較回路２３に出力することができる。図１（Ｂ）におけるパルス個数比較回路２３の出力Ｘ１，Ｘ２は、図１（Ａ）のパルス個数比較回路２３の出力と同様である。
【００３８】
なお、図１（Ａ）のアナログ信号比較器２Ａでは、発振器２１Ａ、ＶＣＯ２２、パルス個数比較回路２３、シフトレジスタ２４１，２４２を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえばパルス個数比較回路２３が生成するクロックにより発振器２１Ａ、ＶＣＯ２２、シフトレジスタ２４１，２４２を駆動するようにしてもよいし、シフトレジスタ２４１，２４２の適宜のビットから生成したクロックにより発振器２１Ａ、ＶＣＯ２２、パルス個数比較回路２３を駆動するようにしてもよい（シフトレジスタ２４１，２４２の双方または一方があふれたときのタイミングにより、発振器２１Ａ，ＶＣＯ２２、パルス個数比較回路２３、シフトレジスタ２４１，２４２を駆動するようにしてもよい）。同様に、図１（Ｂ）のアナログ信号比較器２Ｂでは、ＶＣＯ２１Ｂ、ＶＣＯ２２、パルス個数比較回路２３、シフトレジスタ２４１，２４２を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば、パルス個数比較回路２３が生成するクロックによりＶＣＯ２１Ｂ、ＶＣＯ２２、シフトレジスタ２４１，２４２を駆動するようにしてもよいし、シフトレジスタ２４１，２４２の適宜のビットから生成したクロックによりＶＣＯ２１Ｂ、ＶＣＯ２２、パルス個数比較回路２３を駆動するようにしてもよい（シフトレジスタ２４１，２４２の双方または一方があふれたときのタイミングにより、ＶＣＯ２１Ｂ，ＶＣＯ２２、パルス個数比較回路２３、シフトレジスタ２４１，２４２を駆動するようにしてもよい）。
【００３９】
図２（Ａ）に、パルス個数比較回路２３の出力により、発振器２１Ｃ，ＶＣＯ２２，パルス幅比較回路２３を駆動するアナログ信号比較器２Ｃを示し、図２（Ｂ）に、パルス個数比較回路２３が生成するクロックにより、ＶＣＯ２１Ｄ，ＶＣＯ２２，パルス幅比較回路２３を駆動するアナログ信号比較器２Ｄを示す。これらの回路では、パルス個数比較回路２３の２つの出力端子Ｘ１，Ｘ２の何れかが「１」となったときに、この「１」の立上がりを駆動信号としている。
【００４０】
図１（Ａ）のアナログ信号比較器２Ａでは、図４（Ａ）に示したように、パルス信号Ｐｆ１のパルス数が所定数（ここでは６）に達したときに端子Ｘ１から「１」を出力し、パルス信号Ｐｆ２のパルス数が当該所定数に達したときに端子Ｘ１を「０」に戻すようにしたが、端子Ｘ１を「０」に戻すタイミングは図４（Ａ）には限定されず、たとえば次のクロックＣＬＣＫ１が入力されるまで端子Ｘ１の出力を「１」に維持するようにできる。同様に、図１（Ｂ）のアナログ信号比較器２Ｂでは、図４（Ｂ）に示したように、パルス信号Ｐｆ２のパルス数が所定数（ここでは６）に達したときに端子Ｘ２から「１」を出力し、パルス信号Ｐｆ１のパルス数が当該所定数に達したときに端子Ｘ２の出力を「０」に戻すようにしたが、端子Ｘ２の出力を「０」に戻すタイミングは図４（Ｂ）には限定されず、たとえば次のクロックＣＬＣＫ１が入力されるまで端子Ｘ２の出力を「１」に維持するようにできる。また、図１（Ａ），（Ｂ）では、パルス個数比較回路２３の出力端子から、２出力（Ｘ１，Ｘ２）を得るようにしたが、本発明はこれに限定されず、１つの出力あるいは３以上の出力を得るようにしてもよい。
【００４１】
図５（Ａ），（Ｂ）により、第１発明の応用例を説明する。図５（Ａ）では第１のシフトレジスタ２４１のビットをａ０〜ａｎ−１で示し、第２のシフトレジスタ２４２のビットをｂ０〜ｂｎ−１で示してある。
【００４２】
図５（Ｂ）では、第１のシフトレジスタ２４１がａ０〜ａ７、第２のシフトレジスタ２４２がｂ０〜ｂ７であり、ａ０〜ａ６＝１，ａ７＝０、ｂ０〜ｂ２＝１，ｂ３〜ｂ７＝０の場合を示している。この場合、Ｓ２＝（３／７）・Ｓ１として表すことができる。また、Ｓ１とＳ２との差分（７−３）＝４として表すこともできる。
【００４３】
さらに、たとえば第２のシフトレジスタ２４２の値を、そのまま第１のシフトレジスタ２４１の値と比較せずに、第２のシフトレジスタ２４２の値に１を加えたものと第１のシフトレジスタ２４１の値とを比較することで、Ｓ２に（１／８）Ｓ２のバイアスを加えたものとＳ１とを比較したと同様の効果を得ることができる。
【００４４】
図６（Ａ），（Ｂ）は、第２発明のアナログ信号比較器の実施形態を示す機能ブロック図である。図６（Ａ）において、アナログ信号比較器３Ａは、発振器（第２発明における第１の発振回路）３１Ａと、ＶＣＯ３２（第２発明における第２の発振回路）と、パルス個数比較回路３３と、２つのカウンタ３４１，３４２とからなる。
【００４５】
発振器３１Ａは、パルス信号Ｐｆ１（第１発明における第１のパルス信号：基準信号Ｓ１に相当する）を生成し、ＶＣＯ３２は比較するべきアナログ信号Ｓ２を入力し、これをパルス信号Ｐｆ２（第２発明における第２のパルス信号）に変換する。
【００４６】
図６（Ａ）では、発振器３１Ａ，ＶＣＯ３２およびパルス個数比較回路３３には、共通のクロックＣＬＣＫ１が入力されている。ＣＬＣＫ１の立上がりで、発振器３１Ａ，ＶＣＯ３２およびパルス個数比較回路３３はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、発振器３１Ａはパルス信号Ｐｆ１を生成し、ＶＣＯ３２はパルス信号Ｐｆ２を生成する。
【００４７】
カウンタ３４１，３４２は、発振器３１Ａからのパルス信号Ｐｆ１と、ＶＣＯ３２からのパルス信号Ｐｆ２とを入力し、それぞれパルス個数を記憶し、パルス個数比較回路３３は、カウンタ３４１の値（パルス信号Ｐｆ１の個数）と、カウンタ３４２の値（パルス信号Ｐｆ２の個数）とを、クロックＣＬＣＫ２（図６（Ａ）には示していない）に同期するタイミングで比較している。クロックＣＬＣＫ２は、クロックＣＬＣＫ１の逓倍クロックであるが、図６（Ａ）には示していない。図６（Ａ）では、パルス個数比較回路３３は、カウンタ３４１，３４２の各カウント値をチェックし、何れかのカウント値が所定のカウント値ＭＡＸに達したときに、どちらのカウンタが当該値に達したかに応じて、端子Ｘ１，Ｘ２から「０」や「１」を出力する。
【００４８】
発振器３１ＡおよびＶＣＯ３２は、前記所定のカウント値ＭＡＸが小さいときには同期駆動され、前記所定のカウント値ＭＡＸが大きいときには非同期駆動されるようようにしてもよい。
【００４９】
すなわち、発振器３１ＡおよびＶＣＯ３２は、前記所定のカウント値ＭＡＸが小さいときには、最初のパルス信号Ｐｆ１とパルス信号Ｐｆ２とを同期して生成し（後述する図８（Ａ），（Ｂ）では同期している場合を示す）、前記所定のカウント値ＭＡＸが大きいときには、最初のパルス信号Ｐｆ１とＰｆ２とを非同期で生成するようにできる。
【００５０】
パルス個数比較回路３３は、図８（Ａ），（Ｂ）に示されるように、カウンタ３４１がカウンタ３４２よりも先に所定のカウント値ＭＡＸに達したときは、出力端子Ｘ１から「１」を出力し（端子Ｘ２の出力を「０」に維持する）、カウンタ３４２がカウンタ３４１よりも先に所定のカウント値ＭＡＸに達したときは、端子Ｘ２から「１」を出力する（端子Ｘ２の出力を「０」に維持する）。
【００５１】
図８（Ａ）では、カウンタ３４１が所定のカウント値ＭＡＸに達し端子Ｘ１の出力が「１」となった後に、カウンタ３４２が所定のカウント値ＭＡＸに達し、これにより出力端子Ｘ１が「０」となる場合を示している。同様に、図８（Ｂ）では、カウンタ３４２が所定のカウント値ＭＡＸに達し出力端子Ｘ２が「１」となった後に、カウンタ３４１が所定のカウント値ＭＡＸに達し、これにより出力端子Ｘ２が「０」となる場合を示している。
【００５２】
また、図示はしないが、パルス個数比較回路３３は、カウンタ３４１のカウント値とカウンタ３４２のカウント値とを比較し、その差が２または−２となったときに、出力端子Ｘ１，Ｘ２から「１」，「０」または「０」，「１」を出力するようにもできる。
【００５３】
なお、カウンタ３４１，３４２とが同時に前記カウント値ＭＡＸに達したときは、出力端子Ｘ１，Ｘ２から、同一値（ともに「１」またはともに「０」）を出力するようにできる。
【００５４】
図６（Ｂ）は、図６（Ａ）の発振器３１Ａに代えて、ＶＣＯ３１Ｂを用いたアナログ信号比較器を示すブロック図である。図６（Ｂ）において、ＶＣＯ３１Ｂは、アナログ信号Ｓ１を入力し、これを当該アナログ信号Ｓ１の大きさに対応する周波数信号（パルス信号）に変換してパルス個数比較回路３３に出力することができる。図６（Ｂ）におけるパルス個数比較回路３３の出力Ｘ１，Ｘ２は、図６（Ａ）のパルス個数比較回路３３の出力と同様である。
【００５５】
なお、図６（Ａ）のアナログ信号比較器３Ａでは、発振器３１Ａ、ＶＣＯ３２、パルス個数比較回路３３、シフトレジスタ３４１，３４２を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえばパルス個数比較回路３３が生成するクロックにより発振器３１Ａ、ＶＣＯ３２、カウンタ３４１，３４２を駆動するようにしてもよいし、カウンタ３４１，３４２から生成したクロックにより発振器３１Ａ、ＶＣＯ３２、パルス個数比較回路３３を駆動するようにしてもよい（カウンタ３４１，３４２の双方または一方があふれたときのタイミングにより、発振器３１Ａ，ＶＣＯ３２、パルス個数比較回路３３、カウンタ３４１，３４２を駆動するようにしてもよい）。同様に、図６（Ｂ）のアナログ信号比較器３Ｂでは、ＶＣＯ３１Ｂ、ＶＣＯ３２、パルス個数比較回路３３、シフトレジスタ３４１，３４２を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえばパルス個数比較回路３３が生成するクロックによりＶＣＯ３１Ｂ、ＶＣＯ３２、カウンタ３４１，３４２を駆動するようにしてもよいし、カウンタ３４１，３４２から生成したクロックによりＶＣＯ３１Ｂ、ＶＣＯ３２、パルス個数比較回路３３を駆動するようにしてもよい（カウンタ３４１，３４２の双方または一方があふれたときのタイミングにより、ＶＣＯ３１Ｂ，ＶＣＯ３２、パルス個数比較回路３３、カウンタ３４１，３４２を駆動するようにしてもよい）。
【００５６】
図７（Ａ）に、パルス個数比較回路３３の出力により、発振器３１Ｃ，ＶＣＯ３２，パルス幅比較回路３３を駆動するアナログ信号比較器３Ｃを示し、図７（Ｂ）に、パルス個数比較回路３３が生成するクロックにより、ＶＣＯ３１Ｄ，ＶＣＯ３２，パルス幅比較回路３３を駆動するアナログ信号比較器３Ｄを示す。これらの回路では、パルス個数比較回路３３の２つの出力端子Ｘ１，Ｘ２の何れかが「１」となったときに、この「１」の立上がりを駆動信号としている。
【００５７】
図６（Ａ）のアナログ信号比較器３Ａでは、図８（Ａ）に示したように、パルス信号Ｐｆ１のパルス数が所定数（ここでは６）に達したときに出力端子Ｘ１から「１」を出力し、パルス信号Ｐｆ２のパルス数が当該所定数に達したときに出力端子Ｘ１を「０」に戻すようにしたが、出力端子Ｘ１を「０」に戻すタイミングは図６（Ａ）には限定されず、たとえば次のクロックＣＬＣＫ１が入力されるまで出力端子Ｘ１の出力を「１」に維持するようにできる。同様に、図６（Ｂ）のアナログ信号比較器３Ｂでは、図８（Ｂ）に示したように、パルス信号Ｐｆ２のパルス数が所定数（ここでは６）に達したときに出力端子Ｘ２から「１」を出力し、パルス信号Ｐｆ１のパルス数が当該所定数に達したときに出力端子Ｘ２を「０」に戻すようにしたが、出力端子Ｘ２を「０」に戻すタイミングは図８（Ｂ）には限定されず、たとえば次のクロックＣＬＣＫ１が入力されるまで出力端子Ｘ２の出力を「１」に維持するようにできる。
【００５８】
また、図６（Ａ），（Ｂ）では、パルス個数比較回路３３の出力端子から、２出力（Ｘ１，Ｘ２）を得るようにしたが、本発明はこれに限定されず、１つの出力あるいは３以上の出力を得るようにしてもよい。
【００５９】
図９（Ａ）〜（Ｃ）により、第１発明の応用例を説明する。図９（Ａ）では、第１のカウンタ３４１をｐ０〜ｐｎ−１で示し、第２のカウンタ３４２をｑ０〜ｑｎ−１で示してある。第２のカウンタ３４２の値を左にｘビットシフトすることで、その値を２のｘ乗することができ、また第２のカウンタ３４２の値を右にｙビットシフトすることで、その値を２の−ｙ乗することができる。図９（Ｂ）では、第２のカウンタ３４２の値を左に１ビットシフトすることで、その値を２乗した場合を示し、図９（Ｃ）では第２のカウンタ３４２の値を右に１ビットシフトすることで、その値を（１／２）乗した場合を示している。第１のカウンタ３４１と、第２のカウンタ３４２との差を演算した値を所定のレジスタに格納し、これをさらに右または左にｚビットシフトすることでさらにこの値を２のｚ乗（または−ｚ乗）することもできる。
【００６０】
もちろん、図示はしないが、図１〜図４において説明したシフトレジスタを用いてパルス個数を比較することもできるし、図６〜図８において説明したカウンタを用いてパルス個数を比較することもできる。
【００６１】
図１０は、第４発明のアナログ信号比較器の実施形態を示す機能ブロック図である。図１０において、アナログ信号比較器７は、第１〜第ｋのパルス信号を生成する第１〜第ｋの発振回路７１、７２／１，７２／２，・・・，７２／ｋ−１と、第１〜第ｋの発振回路からの第１〜第ｋのパルス信号を入力する第１〜第ｋのシフトレジスタ７４／１，７４／２，・・・，７４／ｋと、第１〜第ｋのシフトレジスタの、それぞれの全ビットまたは一部ビットの値を検出し、これらの検出値に基づき、第１〜第ｋの発振回路が生成する第１〜第ｋのパルス信号の個数同士を比較するパルス個数比較回路７３とを備えている。ここで、第１〜第ｋの発振回路の少なくとも１つが、それぞれアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力するように構成できる。パルス個数比較回路７３は、第１〜第ｋの発振回路からの出力を利用して、種々の処理を行うことができる。
【００６２】
図１１は、第５発明のアナログ信号比較器の実施形態を示す機能ブロック図である。図１１において、アナログ信号比較器８は、第１〜第ｋのパルス信号を生成する第１〜第ｋの発振回路８１、８２／１，８２／２，・・・，８２／ｋ−１と、第１〜第ｋの発振回路からの第１〜第ｋのパルス信号を入力する第１〜第ｋのカウンタ８４／１，８４／２，・・・，８４／ｋと、第１〜第ｋのカウンタの値を相互に比較することで、第１〜第ｋの発振回路からのパルス個数同士を比較するパルス個数比較回路８３とを備えている。ここで、第１〜第ｋの発振回路の少なくとも１つが、それぞれアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力するように構成できる。パルス個数比較回路８３は、第１〜第ｋの発振回路からの出力を利用して種々の処理を行うことができる。
【００６３】
なお、第６発明のアナログ信号比較器では、図示はしないが、上記した第１〜第ｉのパルス幅比較回路に代えて、第１〜第ｉのパルス個数比較回路を採用することができる。この場合、第１〜第ｉのパルス個数比較回路は、シフトレジスタ、カウンタにより各ＶＣＯからのパルス個数を検出してこれを比較することができる。
【００６４】
以上の実施形態では、アナログ信号が電圧の場合を説明したが、アナログ信号が電流であるときも、本発明が適用できる。この場合、ＶＣＯに代えて、電流制御発振器が用いられる。
【図面の簡単な説明】
【００６５】
【図１】（Ａ），（Ｂ）は、第１発明のアナログ信号比較器の実施形態を示す機能ブロック図である。
【図２】（Ａ），（Ｂ）は、第１発明のアナログ信号比較器の他の実施形態を示す機能ブロック図である。
【図３】図１（Ｂ）のシフトレジスタの詳細説明図である。
【図４】（Ａ），（Ｂ）は、第１発明のアナログ信号比較器の動作説明図である。
【図５】（Ａ），（Ｂ）は、第１発明の応用例を示す説明図である。
【図６】（Ａ），（Ｂ）は、第２発明のアナログ信号比較器の実施形態を示す機能ブロック図である。
【図７】（Ａ），（Ｂ）は、第２発明のアナログ信号比較器の他の実施形態を示す機能ブロック図である。
【図８】（Ａ），（Ｂ）は、第２発明のアナログ信号比較器の動作説明図である。
【図９】（Ａ），（Ｂ）は、第２発明の応用例を示す説明図である。
【図１０】第４発明のアナログ信号比較器の実施形態を示す機能ブロック図である。
【図１１】第５発明のアナログ信号比較器の実施形態を示す機能ブロック図である。
【図１２】（Ａ）は従来のアナログ式比較器を示す図、（Ｂ）はその動作を示す説明図である。
【図１３】従来のデジタル式比較器を示す機能ブロック図である。
【符号の説明】
【００６６】
２Ａ，２Ｂ，２Ｃ，２Ｄ，３Ａ，３Ｂ，３Ｃ，３Ｄ アナログ信号比較器
２１Ａ，２１Ｃ，３１Ａ，３１Ｃ 発振器
２１Ｂ，２１Ｄ，２２，３１Ｂ，３１Ｄ，３２ ＶＣＯ
２３，３３ パルス個数比較回路
２４１，２４２ シフトレジスタ
３４１，３４２ カウンタ
【特許請求の範囲】
【請求項１】
第１のパルス信号を生成する第１の発振回路と、
アナログ信号を入力し当該アナログ入力信号を第２のパルス信号に変換して出力する第２の発振回路と、
前記第１の発振回路からの第１のパルス信号を入力する第１のシフトレジスタと、
前記第２の発振回路からの第２のパルス信号を入力する第２のシフトレジスタと、
前記第１および第２のシフトレジスタの全ビットまたは一部ビットの値を検出し、これらの検出値に基づき、前記第１の発振回路が生成する第１のパルス信号の個数と、第２の発振回路が生成する第２のパルス信号の個数とを比較するパルス個数比較回路と、
を備えたことを特徴とするアナログ信号比較器。
【請求項２】
第１のパルス信号を生成する第１の発振回路と、
アナログ信号を入力し当該アナログ入力信号を第２のパルス信号に変換して出力する第２の発振回路と、
前記第１の発振回路からの第１のパルス信号を入力する第１のカウンタと、
前記第２の発振回路からの第２のパルス信号を入力する第２のカウンタと、
前記第１および第２のカウンタの値を比較することで、第１の発振回路からのパルス個数と、第２の発振回路からのパルス個数とを比較するパルス個数比較回路と、
を備えたことを特徴とするアナログ信号比較器。
【請求項３】
外部クロック、または前記パルス個数比較回路から生成されるクロックにより同期駆動することを特徴とする請求項１または２に記載のアナログ信号比較器。
【請求項４】
前記第１の発振回路は、アナログ信号を入力し当該アナログ信号を前記第１のパルス信号に変換して出力することを特徴とする請求項１から３の何れかに記載のアナログ信号比較器。
【請求項５】
前記第１の発振回路および前記第２の発振回路が、電圧制御発振器または電流制御発振器であることを特徴とする請求項４に記載のアナログ信号比較器。
【請求項６】
基準パルス信号を生成する基準パルス発生器と、
共通のアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力する、動作レンジが段階的に異なる第１〜第ｍ（ｍは２以上の整数）の発振回路と
前記基準パルス発生器からのパルス信号を入力する基準シフトレジスタと、
前記第１〜第ｍの発振回路からの第１〜第ｍのパルス信号を入力する第１〜第ｍのシフトレジスタと、
前記基準シフトレジスタおよび前記第１〜第ｍのシフトレジスタの全ビットまたは一部ビットの値を検出し、これらの検出値に基づき、前記基準パルス発生器が生成するパルス信号の個数と、前記第１〜第ｍの発振回路が生成する第１〜第ｍのパルス信号の個数とを比較する第１〜第ｍのパルス個数比較回路と、
を備えたことを特徴とするアナログ信号比較器。
【請求項７】
基準パルス信号を生成する基準パルス発生器と、
共通のアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力する、動作レンジが段階的に異なる第１〜第ｍ（ｍは２以上の整数）の発振回路と
前記基準パルス発生器からのパルス信号を入力する基準カウンタと、
前記第１〜第ｍの発振回路からの第１〜第ｍのパルス信号を入力する第１〜第ｍのカウンタと、
前記基準カウンタおよび前記第１〜第ｍのカウンタの値に基づき、前記基準パルス発生器が生成するパルス信号の個数と、前記第１〜第ｍの発振回路が生成する第１〜第ｍのパルス信号の個数とを比較する第１〜第ｍのパルス個数比較回路と、
を備えたことを特徴とするアナログ信号比較器。
【請求項８】
外部クロック、前記基準パルス発生器または前記第１から第ｍの発振回路が生成するクロック、または前記第１〜第ｍの比較回路から生成されるクロックにより同期駆動することを特徴とする請求項６または７に記載のアナログ信号比較器。
【請求項９】
前記基準パルス発生器は、アナログ信号を入力し当該アナログ信号を前記基準パルス信号に変換して出力することを特徴とする請求項６から８の何れかに記載のアナログ信号比較器。
【請求項１０】
前記基準パルス発生器および前記第１〜第ｍの発振回路が、電圧制御発振器または電流制御発振器であることを特徴とする請求項６から９の何れかに記載のアナログ信号比較器。
【請求項１１】
前記基準パルス発生器と前記第１〜第ｍの発振回路とが、外部クロックにより同期駆動し、または前記基準パルス発生器が生成するクロックにより同期駆動することを特徴とする請求項６から１０の何れかに記載のアナログ信号比較器。
【請求項１２】
第１〜第ｋのパルス信号を生成する第１〜第ｋの発振回路と、
前記第１〜第ｋの発振回路からの第１〜第ｋのパルス信号を入力する第１〜第ｋのシフトレジスタと、
前記第１〜第ｋのシフトレジスタの、それぞれの全ビットまたは一部ビットの値を検出し、これらの検出値に基づき、前記第１〜第ｋの発振回路が生成する第１〜第ｋのパルス信号の個数同士を比較するパルス個数比較回路と、
を備えたことを特徴とするアナログ信号比較器。
【請求項１３】
第１〜第ｋのパルス信号を生成する第１〜第ｋの発振回路と、
前記第１〜第ｋの発振回路からの第１〜第ｋのパルス信号を入力する第１〜第ｋのカウンタと、
前記第１〜第ｋのカウンタの値を相互に比較することで、第１〜第ｋの発振回路からのパルス個数同士を比較するパルス個数比較回路と、
を備えたことを特徴とするアナログ信号比較器。
【請求項１４】
前記第１〜第ｋの発振回路の少なくとも１つが、それぞれアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力することを特徴とする請求項１２または１３に記載のアナログ信号比較器。
【請求項１５】
基準パルス信号を生成する基準パルス発生器、および、
共通のアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力する動作レンジが段階的に異なる第１〜第ｉ（ｉは２以上の整数）の発振回路と、基準パルス発生器からの基準パルス信号を入力する基本シフトレジスタと、前記第１〜第ｉの発振回路からの第１〜第ｉのパルス信号を入力する第１〜第ｉのシフトレジスタと、前記基本シフトレジスタの値と、前記第１〜第ｉのシフトレジスタの値とを比較する第１〜第ｉのパルス個数比較回路とからなる、第１〜第ｊ（ｊは２以上の整数）の検出ユニット、
を備えたことを特徴とするアナログ信号比較器。
【請求項１６】
基準パルス信号を生成する基準パルス発生器、および、
共通のアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力する動作レンジが段階的に異なる第１〜第ｉ（ｉは２以上の整数）の発振回路と、基準パルス発生器からの基準パルス信号を入力する基本カウンタと、前記第１〜第ｉの発振回路からの第１〜第ｉのパルス信号を入力する第１〜第ｉのカウンタと、前記基本カウンタの値と、前記第１〜第ｉのカウンタの値とを比較する第１〜第ｉのパルス個数比較回路とからなる、第１〜第ｊ（ｊは２以上の整数）の検出ユニット、
を備えたことを特徴とするアナログ信号比較器。
【請求項１７】
前記基準パルス発生器が、アナログ信号を入力し当該アナログ信号をパルス信号に変換して出力することを特徴とする請求項１５または１６に記載のアナログ信号比較器。
【請求項１】
第１のパルス信号を生成する第１の発振回路と、
アナログ信号を入力し当該アナログ入力信号を第２のパルス信号に変換して出力する第２の発振回路と、
前記第１の発振回路からの第１のパルス信号を入力する第１のシフトレジスタと、
前記第２の発振回路からの第２のパルス信号を入力する第２のシフトレジスタと、
前記第１および第２のシフトレジスタの全ビットまたは一部ビットの値を検出し、これらの検出値に基づき、前記第１の発振回路が生成する第１のパルス信号の個数と、第２の発振回路が生成する第２のパルス信号の個数とを比較するパルス個数比較回路と、
を備えたことを特徴とするアナログ信号比較器。
【請求項２】
第１のパルス信号を生成する第１の発振回路と、
アナログ信号を入力し当該アナログ入力信号を第２のパルス信号に変換して出力する第２の発振回路と、
前記第１の発振回路からの第１のパルス信号を入力する第１のカウンタと、
前記第２の発振回路からの第２のパルス信号を入力する第２のカウンタと、
前記第１および第２のカウンタの値を比較することで、第１の発振回路からのパルス個数と、第２の発振回路からのパルス個数とを比較するパルス個数比較回路と、
を備えたことを特徴とするアナログ信号比較器。
【請求項３】
外部クロック、または前記パルス個数比較回路から生成されるクロックにより同期駆動することを特徴とする請求項１または２に記載のアナログ信号比較器。
【請求項４】
前記第１の発振回路は、アナログ信号を入力し当該アナログ信号を前記第１のパルス信号に変換して出力することを特徴とする請求項１から３の何れかに記載のアナログ信号比較器。
【請求項５】
前記第１の発振回路および前記第２の発振回路が、電圧制御発振器または電流制御発振器であることを特徴とする請求項４に記載のアナログ信号比較器。
【請求項６】
基準パルス信号を生成する基準パルス発生器と、
共通のアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力する、動作レンジが段階的に異なる第１〜第ｍ（ｍは２以上の整数）の発振回路と
前記基準パルス発生器からのパルス信号を入力する基準シフトレジスタと、
前記第１〜第ｍの発振回路からの第１〜第ｍのパルス信号を入力する第１〜第ｍのシフトレジスタと、
前記基準シフトレジスタおよび前記第１〜第ｍのシフトレジスタの全ビットまたは一部ビットの値を検出し、これらの検出値に基づき、前記基準パルス発生器が生成するパルス信号の個数と、前記第１〜第ｍの発振回路が生成する第１〜第ｍのパルス信号の個数とを比較する第１〜第ｍのパルス個数比較回路と、
を備えたことを特徴とするアナログ信号比較器。
【請求項７】
基準パルス信号を生成する基準パルス発生器と、
共通のアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力する、動作レンジが段階的に異なる第１〜第ｍ（ｍは２以上の整数）の発振回路と
前記基準パルス発生器からのパルス信号を入力する基準カウンタと、
前記第１〜第ｍの発振回路からの第１〜第ｍのパルス信号を入力する第１〜第ｍのカウンタと、
前記基準カウンタおよび前記第１〜第ｍのカウンタの値に基づき、前記基準パルス発生器が生成するパルス信号の個数と、前記第１〜第ｍの発振回路が生成する第１〜第ｍのパルス信号の個数とを比較する第１〜第ｍのパルス個数比較回路と、
を備えたことを特徴とするアナログ信号比較器。
【請求項８】
外部クロック、前記基準パルス発生器または前記第１から第ｍの発振回路が生成するクロック、または前記第１〜第ｍの比較回路から生成されるクロックにより同期駆動することを特徴とする請求項６または７に記載のアナログ信号比較器。
【請求項９】
前記基準パルス発生器は、アナログ信号を入力し当該アナログ信号を前記基準パルス信号に変換して出力することを特徴とする請求項６から８の何れかに記載のアナログ信号比較器。
【請求項１０】
前記基準パルス発生器および前記第１〜第ｍの発振回路が、電圧制御発振器または電流制御発振器であることを特徴とする請求項６から９の何れかに記載のアナログ信号比較器。
【請求項１１】
前記基準パルス発生器と前記第１〜第ｍの発振回路とが、外部クロックにより同期駆動し、または前記基準パルス発生器が生成するクロックにより同期駆動することを特徴とする請求項６から１０の何れかに記載のアナログ信号比較器。
【請求項１２】
第１〜第ｋのパルス信号を生成する第１〜第ｋの発振回路と、
前記第１〜第ｋの発振回路からの第１〜第ｋのパルス信号を入力する第１〜第ｋのシフトレジスタと、
前記第１〜第ｋのシフトレジスタの、それぞれの全ビットまたは一部ビットの値を検出し、これらの検出値に基づき、前記第１〜第ｋの発振回路が生成する第１〜第ｋのパルス信号の個数同士を比較するパルス個数比較回路と、
を備えたことを特徴とするアナログ信号比較器。
【請求項１３】
第１〜第ｋのパルス信号を生成する第１〜第ｋの発振回路と、
前記第１〜第ｋの発振回路からの第１〜第ｋのパルス信号を入力する第１〜第ｋのカウンタと、
前記第１〜第ｋのカウンタの値を相互に比較することで、第１〜第ｋの発振回路からのパルス個数同士を比較するパルス個数比較回路と、
を備えたことを特徴とするアナログ信号比較器。
【請求項１４】
前記第１〜第ｋの発振回路の少なくとも１つが、それぞれアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力することを特徴とする請求項１２または１３に記載のアナログ信号比較器。
【請求項１５】
基準パルス信号を生成する基準パルス発生器、および、
共通のアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力する動作レンジが段階的に異なる第１〜第ｉ（ｉは２以上の整数）の発振回路と、基準パルス発生器からの基準パルス信号を入力する基本シフトレジスタと、前記第１〜第ｉの発振回路からの第１〜第ｉのパルス信号を入力する第１〜第ｉのシフトレジスタと、前記基本シフトレジスタの値と、前記第１〜第ｉのシフトレジスタの値とを比較する第１〜第ｉのパルス個数比較回路とからなる、第１〜第ｊ（ｊは２以上の整数）の検出ユニット、
を備えたことを特徴とするアナログ信号比較器。
【請求項１６】
基準パルス信号を生成する基準パルス発生器、および、
共通のアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力する動作レンジが段階的に異なる第１〜第ｉ（ｉは２以上の整数）の発振回路と、基準パルス発生器からの基準パルス信号を入力する基本カウンタと、前記第１〜第ｉの発振回路からの第１〜第ｉのパルス信号を入力する第１〜第ｉのカウンタと、前記基本カウンタの値と、前記第１〜第ｉのカウンタの値とを比較する第１〜第ｉのパルス個数比較回路とからなる、第１〜第ｊ（ｊは２以上の整数）の検出ユニット、
を備えたことを特徴とするアナログ信号比較器。
【請求項１７】
前記基準パルス発生器が、アナログ信号を入力し当該アナログ信号をパルス信号に変換して出力することを特徴とする請求項１５または１６に記載のアナログ信号比較器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００９−１７５９４（Ｐ２００９−１７５９４Ａ）
【公開日】平成２１年１月２２日（２００９．１．２２）
【国際特許分類】
【出願番号】特願２００８−２４３３１４（Ｐ２００８−２４３３１４）
【出願日】平成２０年９月２２日（２００８．９．２２）
【分割の表示】特願２００３−５６１７７（Ｐ２００３−５６１７７）の分割
【原出願日】平成１５年３月３日（２００３．３．３）
【出願人】（５９２１３５８０１）
【出願人】（０００００２０３７）新電元工業株式会社 (776)
【Ｆターム（参考）】
【公開日】平成２１年１月２２日（２００９．１．２２）
【国際特許分類】
【出願日】平成２０年９月２２日（２００８．９．２２）
【分割の表示】特願２００３−５６１７７（Ｐ２００３−５６１７７）の分割
【原出願日】平成１５年３月３日（２００３．３．３）
【出願人】（５９２１３５８０１）
【出願人】（０００００２０３７）新電元工業株式会社 (776)
【Ｆターム（参考）】
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