コンパレータ回路
【課題】コンパレータ回路において、従来技術に比較して高速で消費電力を低下させる。
【解決手段】入力される２つの入力電圧に応じて、第１及び第２のＭＯＳトランジスタからなる入力差動対のいずれか１つのＭＯＳトランジスタにおいて、当該１つのＭＯＳトランジスタとスイッチトランジスタとを含むループにより適応バイアス電流を発生する入力差動対及び適応バイアス電流発生回路と、上記適応バイアス電流に対応する電流を検出してラッチ論理を変化させた後、上記スイッチトランジスタをオンからオフに切り換えることにより上記適応バイアス電流を遮断するラッチ回路とを備える。
【解決手段】入力される２つの入力電圧に応じて、第１及び第２のＭＯＳトランジスタからなる入力差動対のいずれか１つのＭＯＳトランジスタにおいて、当該１つのＭＯＳトランジスタとスイッチトランジスタとを含むループにより適応バイアス電流を発生する入力差動対及び適応バイアス電流発生回路と、上記適応バイアス電流に対応する電流を検出してラッチ論理を変化させた後、上記スイッチトランジスタをオンからオフに切り換えることにより上記適応バイアス電流を遮断するラッチ回路とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、従来技術に比較して高速でかつ低消費電力で動作可能なコンパレータ回路に関する。
【背景技術】
【０００２】
近年の研究において、ＬＳＩ（Large Scaled Integrated circuit）の超低消費電力化を実現するためにＭＯＳ電界効果トランジスタ（以下、ＭＯＳトランジスタという。）のサブスレッショルド領域動作を利用したサブスレッショルドＬＳＩが注目されている。しかし、これらの設計方法論は発展の初期段階にあるため超低消費電力回路の設計技術が強く求められている。そのようなＬＳＩを実現するために、様々な研究が行われてきた（例えば、非特許文献１〜４参照。）。なお、本明細書において、スイッチ素子として用いるＭＯＳトランジスタをスイッチトランジスタという。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−３１１０６３号公報
【特許文献２】米国特許第６９２２３１９号明細書
【非特許文献】
【０００４】
【非特許文献１】Anantha P. Chandrakasan et al., "Next generation micro-power systems", Symposium VLSI Circuits Digest, pp. 2-5, June 2008.
【非特許文献２】Ken Ueno et al., “A 300-nW, 15-ppm/℃, 20-ppm/V CMOS voltage reference circuit consisting of subthreshold MOSFETs”, IEEE Journal of Solid-状態 Circuits, vol. 44, no.7, pp. 2047-2054, 2009.
【非特許文献３】Tetsuya Hirose et al., "A nano-ampere current reference circuit and its temperature dependence control by using temperature characteristics of carrier mobilities", Proceedings of the 36th European Solid-state Circuits Conference, pp. 114-117, September 2010.
【非特許文献４】Tetsuya Hirose et al., "A CMOS Bandgap and Sub-Bandgap Voltage Reference Circuits for Nanowatt Power LSIs", IEEE Asian Solid-state Circuits Conference, pp. 77-80, November 2010.
【非特許文献５】Marc Degrauwe et al., "Adaptive biasing CMOS amplifiers", IEEE Journal of Solid-state Circuits, vol. 17, pp. 522-528, June, 1982.
【非特許文献６】R. Jacob Baker et al., "CMOS Circuit Design, Layout, and Simulation", Second Edition, IEEE Press, 2004.
【非特許文献７】Hui Shao et al., "Low Energy Level Converter Design for Sub-VTH Logics", ASP-DAC 2009, pp. 107-108, 19-22, January 2009.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
コンパレータ回路は、ＬＳＩにおいて様々なアナログ・ディジタル信号の処理を行うための重要な要素回路である。コンパレータの電力を削減するための効果的な方法の一つとしてバイアス電流をマイクロアンペア以下まで削減することが挙げられる。しかし、従来技術に係るステージ型コンパレータにおいてバイアス電流をナノアンペアオーダーとした場合、入力電圧の比較や比較結果であるディジタル信号の出力に長時間が必要となる。よって、実際にはナノアンペアオーダーのバイアス電流でコンパレータを使用することはできない。
【０００６】
ＣＭＯＳ増幅器のための適応バイアス技術が非特許文献５において紹介されている。この技術はＯＴＡ（Operational Transconductance Amplifier）設計において有用であるが、コンパレータ設計に適応する場合には消費電力が増加するため実用的とは言えない（例えば、非特許文献６参照。）。
【０００７】
最近の研究では、低消費電力コンパレータの低速動作を改善するための適応バイアス電流発生回路を用いたコンパレータ回路が提案されている（例えば、特許文献１及び２参照。）。しかし、この回路においても高速かつ低消費電力という要求を満たすには不十分である。これは、この適応バイアス技術はコンパレータの動作速度を上げることができるが、必要以上の電流を発生するため、結果として消費電力が増加するためである。その上、複数の差動対が必要となることで回路規模が大きくなることも問題点である。
【０００８】
本発明の目的は以上の問題点を解決し、サブスレッショルド領域動作で動作するコンパレータ回路において、従来技術に比較して高速でかつ消費電力を低下させることができるコンパレータ回路を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係るコンパレータ回路（１）は、
入力される２つの入力電圧（ＶＩＮＰ，ＶＩＮＭ）に応じて、第１及び第２のＭＯＳトランジスタ（ＭＰ１，ＭＰ２）からなる入力差動対のいずれか１つのＭＯＳトランジスタにおいて、当該１つのＭＯＳトランジスタとスイッチトランジスタ（ＭＳＷ１，又はＭＳＷ２）とを含むループ（Ｌ１，又はＬ２）により適応バイアス電流（ＩＡＤＰ）を発生する入力差動対及び適応バイアス電流発生回路（１２）と、
上記適応バイアス電流（ＩＡＤＰ）に対応する電流を検出してラッチ論理を変化させた後、上記スイッチトランジスタ（ＭＳＷ１，又はＭＳＷ２）をオンからオフに切り換えることにより上記適応バイアス電流を遮断するラッチ回路（１３）とを備えたことを特徴とする。
【００１０】
上記コンパレータ回路（１）において、上記入力差動対及び適応バイアス電流発生回路（１２）は第１及び第２のループ（Ｌ１，Ｌ２）を含み、
上記第１のループ（Ｌ１）は、上記第１のＭＯＳトランジスタ（ＭＰ１）と、第１のスイッチトランジスタ（ＭＳＷ１）と、第３及び第４のＭＯＳトランジスタ（ＭＮ３，ＭＮ４）を含み上記第４のＭＯＳトランジスタ（ＭＮ４）のアスペクト比が上記第３のＭＯＳトランジスタ（ＭＮ３）のアスペクト比よりも大きくなるように構成された第１のカレントミラー回路（ＭＮ３，ＭＮ４）とが直列に接続されて構成され、
上記第２のループ（Ｌ２）は、上記第２のＭＯＳトランジスタ（ＭＰ２）と、第２のスイッチトランジスタ（ＭＳＷ２）と、第５及び第６のＭＯＳトランジスタ（ＭＮ５，ＭＮ６）を含み上記第６のＭＯＳトランジスタ（ＭＮ６）のアスペクト比が上記第５のＭＯＳトランジスタ（ＭＮ５）のアスペクト比よりも大きくなるように構成された第２のカレントミラー回路（ＭＮ５，ＭＮ６）とが直列に接続されて構成され、
上記第１又は第２のカレントミラー回路（ＭＮ３，ＭＮ４；ＭＮ５，ＭＮ６）により上記適応バイアス電流（ＩＡＤＰ）を発生することを特徴とする。
【００１１】
また、上記コンパレータ回路（１）において、
上記第３のＭＯＳトランジスタ（ＭＮ３）は上記第１のＭＯＳトランジスタ（ＭＰ１）に直列に接続され、
上記第５のＭＯＳトランジスタ（ＭＮ５）は上記第２のＭＯＳトランジスタ（ＭＰ２）に直列に接続され、
上記入力差動対及び適応バイアス電流発生回路（１２）は、
上記第３のＭＯＳトランジスタ（ＭＮ３）に流れる電流を検出して、第１及び第２のトランジスタ（ＭＰ１，ＭＰ２）からなる入力差動対（ＭＰ１，ＭＰ２の接続点）に電流を出力する第７のＭＯＳトランジスタ（ＭＰ４）と、
上記第５のＭＯＳトランジスタ（ＭＮ５）に流れる電流を検出して、第１及び第２のトランジスタ（ＭＰ１，ＭＰ２）からなる入力差動対（ＭＰ１，ＭＰ２の接続点）に電流を出力する第８のＭＯＳトランジスタ（ＭＰ６）と、
上記第３のＭＯＳトランジスタ（ＭＮ３）と並列に接続された第９のＭＯＳトランジスタ（ＭＮ１）と、
上記第５のＭＯＳトランジスタ（ＭＮ５）と並列に接続された第１０のＭＯＳトランジスタ（ＭＮ２）とをさらに備え、
上記第９のＭＯＳトランジスタ（ＭＮ１）と上記第１０のＭＯＳトランジスタ（ＭＮ２）とがクロスゲート接続されて、上記２つの入力電圧（ＶＩＮＰ，ＶＩＮＭ）のうちのいずれかの入力電圧に対して、上記第１の検出電圧又は上記第２の検出電圧がヒステリシス特性を有する正帰還のヒステリシス回路を含むことを特徴とする。
【００１２】
さらに、上記コンパレータ回路（１）において、上記入力差動対及び適応バイアス電流発生回路（１２）は、上記２つの入力電圧（ＶＩＮＰ，ＶＩＮＭ）が互いに実質的に一致したとき、もしくは、上記第１と第２のスイッチトランジスタ（ＭＳＷ１，ＭＳＷ２）がともにオンとなったときに、上記第１及び第２のループ（Ｌ１，Ｌ２）に流れる電流を減少させる回路（ＭＰ９，ＭＰ１０）をさらに備えたことを特徴とする。
【００１３】
またさらに、上記コンパレータ回路（１）は、ＣＭＯＳ回路のみで構成されたことを特徴とする。
【００１４】
またさらに、上記コンパレータ回路（１）は、上記ラッチ回路（１３）の後段に接続され、上記ラッチ回路の出力電圧を緩衝増幅して出力するバッファ回路（２）をさらに備えたことを特徴とする。
【発明の効果】
【００１５】
従って、本発明に係るコンパレータ回路によれば、サブスレッショルド領域動作で動作するコンパレータ回路において、従来技術に比較して高速でかつ消費電力を低下させることができるコンパレータ回路を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態に係るコンパレータ回路１及びバッファ回路２を備えた回路の構成を示す回路図である。
【図２】図１のコンパレータ回路１の動作例１を示す回路図である。
【図３】図１のコンパレータ回路１の動作例２を示す回路図である。
【図４】図１のコンパレータ回路１の実施例（試作例）及び図８の従来例に係るコンパレータ回路の実験結果であって、（ａ）は入力周波数が１０ｋＨｚであるときの入力参照電圧ＶＩＮ＋、実施例の出力電圧及び従来例の出力電圧を示す測定波形図であり、（ｂ）は入力周波数が２０ｋＨｚであるときの入力参照電圧ＶＩＮ＋、実施例の出力電圧及び従来例の出力電圧を示す測定波形図である。
【図５】実施例及び従来例に係るコンパレータ回路の実験結果であって、バイアス電流ＩＲＥＦに対する動作最大周波数ｆｍａｘを示すグラフである。
【図６】実施例及び従来例に係るコンパレータ回路の実験結果であって、入力周波数に対する消費電流を示すグラフである。
【図７】実施例及び従来例に係るコンパレータ回路の実験結果であって、入力周波数に対する出力パルスのデューティ比を示すグラフである。
【図８】従来例に係るコンパレータ回路の構成を示す回路図である。
【図９】実施例に係るコンパレータ回路１の動作状態を示す表である。
【図１０】実施例及び従来例に係るコンパレータ回路の性能諸元を示す表である。
【発明を実施するための形態】
【００１７】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００１８】
図１は本発明の一実施形態に係るコンパレータ回路１及びバッファ回路２を備えた回路の構成を示す回路図である。本実施形態では、上述の従来技術の問題点を解決するために、サブスレッショルド領域動作で動作するコンパレータ回路において、入力差動対及び適応バイアス電流発生回路１２を用いた高速かつ低消費電力を実現するコンパレータを提案する。提案するコンパレータ回路１は、電流発生のための２つの正帰還ループＬ１及びｌ２を使用し、ラッチ回路１３を用いて出力電圧の論理の決定と、入力差動対及び適応バイアス電流発生回路１２の電流制御を行うことを特徴としている。
【００１９】
図１において、本実施形態に係るコンパレータ回路１は、
（ａ）ナノアンペアオーダーの微小電流である基準バイアス電流（以下、バイアス電流という。）ＩＲＥＦを発生する電流源２０と、バイアス電流ＩＲＥＦをモニタするＭＯＳトランジスタＭＰＢ１とを備えたバイアス電流発生回路１１（例えば、非特許文献３参照。）と、
（ｂ）バイアス電流ＩＲＥＦから、カレントミラーによる電流発生回路１４により発生される電流に基づいて動作する回路１２であって、入力端子２１，２２を有する入力差動対回路（ＭＯＳトランジスタＭＰＢ２，ＭＰ１，ＭＰ２，ＭＮ３，ＭＮ５）と、ヒステリシス制御を有する適応バイアス電流発生回路（ＭＯＳトランジスタＭＰ３，ＭＰ４，ＭＰ９，ＭＳＷ１，ＭＮ１，ＭＮ４；ＭＯＳトランジスタＭＰ５，ＭＰ６，ＭＰ１０，ＭＳＷ２，ＭＮ２，ＭＮ６）とを備えた入力差動対及び適応バイアス電流発生回路１２と、（ｃ）電流供給用ＭＯＳトランジスタＭＰ７，ＭＰ８と、クロスカップル接続された４個のＭＯＳトランジスタＭＮ７〜ＭＮ１０とを含み、入力差動対及び適応バイアス電流発生回路１２に流れる適応バイアス電流ＩＡＤＰに基づいて、詳細後述するように、上記クロスカップル接続された４個のＭＯＳトランジスタＭＮ９，ＭＮ７，ＭＮ１０，ＭＮ８からなるラッチの内部論理を変化させるとともに、スイッチトランジスタＭＳＷ１及びＭＳＷ２をオン／オフ制御して適応バイアス電流ＩＡＤＰを制御するラッチ回路１３とを備えて構成される。
【００２０】
なお、コンパレータ回路１の後段には、出力電流容量を増大させるために、クロスゲート接続されたＭＯＳトランジスタＱ１〜Ｑ４と、ソース接地型増幅ＭＯＳトランジスタＱ５，Ｑ６と、出力端子２３，２４とを備えたバッファ回路２が設けられる。また、コンパレータ回路１及びバッファ回路２は、すべてｐＭＯＳトランジスタ及びｎＭＯＳトランジスタからなるＣＭＯＳ回路で構成される。なお、コンパレータ回路１の待機時はサブスレッショルド領域で動作し、適応バイアス電流が発生する動作時には、大電流動作となるのでサブスレッショルド動作から強反転領域動作になる。後述するように、適応バイアス電流が生成され、論理反転が完了した後には、再びサブスレッショルド領域で動作する。
【００２１】
本実施形態では、超低消費電力を実現するためにナノアンペア電流の微小電流を発生するバイアス電流発生回路（例えば、非特許文献３参照。）を使用する。ラッチ回路１３は、その初期状態及び入力端子２１，２２に入力される入力電圧ＶＩＮＰ，ＶＩＮＭの関係に応じて出力電圧ＶＰとＶＭの論理を決定し、スイッチトランジスタスイッチＭＳＷ１、ＭＳＷ２をオン／オフ制御することにより入力差動対及び適応バイアス電流発生回路１２を制御する。
【００２２】
入力差動対及び適応バイアス電流発生回路１２は２つの正帰還ループＬ１とＬ２を含む。ループＬ１の経路はＭＯＳトランジスタＭＰ１−ＭＮ３−ＭＮ４−ＭＳＷ１−ＭＰ３−ＭＰ４であり、ループＬ２の経路はＭＯＳトランジスタＭＰ２−ＭＮ５−ＭＮ６−ＭＳＷ２−ＭＰ５−ＭＰ６である。両者のループＬ１，Ｌ２において、ＭＯＳトランジスタＭＮ４のＭＯＳトランジスタＭＮ３に対するＷ／Ｌに関するアスペクト比をＫ（＞１）倍とし、ＭＯＳトランジスタＭＮ６のＭＯＳトランジスタＭＮ５に対するＷ／Ｌに関するアスペクト比をＫ（＞１）倍とする。ここで、ＷはＭＯＳトランジスタのゲート幅であり、ＬはＭＯＳトランジスタのゲート長であり、Ｋはカレントミラー回路を構成する２つのＭＯＳトランジスタのアクペクト比により決まる電流利得因子である。電流利得因子Ｋを１より大きくすることで、正帰還ループは適応バイアス電流ＩＡＤＰを発生する。入力差動対及び適応バイアス電流発生回路１２は、入力端子２１への入力電圧ＶＩＮＰと、入力端子２２への入力電圧ＶＩＮＭに応じてループＬ１とループＬ２のどちらかに適応バイアス電流ＩＡＤＰを発生する。
【００２３】
ラッチ回路１３は、ＭＯＳトランジスタＭＰ７、ＭＰ８を通して電流を受け取ることにより適応バイアス電流ＩＡＤＰを検出して、内部論理を変化させる。論理が決定した後、適応バイアス電流ＩＡＤＰは不要なので、ラッチ回路１３の論理とスイッチングトランジスタＭＳＷ１、ＭＳＷ２に応じて適応バイアス電流ＩＡＤＰを遮断する。
【００２４】
次いで、コンパレータ回路１の動作原理について、図１、図２、図３及び図９を参照して以下詳細説明する。図２は図１のコンパレータ回路１の動作例１（図９の状態１及び２）を示す回路図であり、図３は図１のコンパレータ回路１の動作例２（図９の状態３及び４）を示す回路図である。また、図９は実施例に係るコンパレータ回路１の動作状態を示す表である。このコンパレータ回路１において、ラッチ回路１３の論理が本実施形態に係るコンパレータ回路の動作の中で重要な役割を担うため、ラッチ回路１３の論理による回路動作について以下説明する。
【００２５】
（１）状態１（図２）：ラッチ論理が出力電圧ＶＰ＝Ｌレベル、出力電圧ＶＭ＝Ｈレベルであるときの回路動作は以下の通りである。
入力電圧ＶＩＮＰが入力電圧ＶＩＮＭより高いとき（ＶＩＮＰ＞ＶＩＮＭ）、バイアス電流ＩＲＥＦのほとんどがＭＯＳトランジスタＭＰ１に流れる。それにより、適応バイアス電流ＩＡＤＰが正帰還ループＬ１で発生され、電流利得因子Ｋを有するカレントミラー回路（ＭＯＳトランジスタＭＮ３，ＭＮ４）によって増幅される。すなわち、ＭＯＳトランジスタＭＮ４に流れる電流はＭＯＳトランジスタＭＮ３に流れる電流のＫ倍になる。ここで発生された適応バイアス電流ＩＡＤＰはカレントミラー回路（ＭＯＳトランジスタＭＰ３，ＭＰ７）によってコピーされ、すなわち、適応バイアス電流ＩＡＤＰはＭＯＳトランジスタＭＰ３で検出されてそれに対応した電流がＭＯＳトランジスタＭＰ７に流れることにより、出力電圧ＶＰをＬレベルからＨレベルに変化させる。これで、ラッチ回路１３の内部論理は反転する。出力電圧ＶＭの論理がＨレベルからＬレベルに反転すると、出力電圧ＶＭによりスイッチトランジスタＭＳＷ１はオフとなり、適応バイアス電流ＩＡＤＰは遮断され、状態３に移行する。
【００２６】
（２）状態２（図２）：ラッチ論理（ＶＰ＝Ｌレベル、ＶＭ＝Ｈレベル）であるときの回路動作は以下の通りである。
入力電圧ＶＩＮＰが入力電圧ＶＩＮＭより低いとき（ＶＩＮＰ＜ＶＩＮＭ）、バイアス電流ＩＲＥＦのほとんどがＭＯＳトランジスタＭＰ２に流れる。しかし、出力電圧ＶＰはスイッチトランジスタＭＳＷ２をオフにしているため、ループＬ２は機能せず、適応バイアス電流ＩＡＤＰは発生されない。この場合、ラッチ回路１３は内部論理を保持する。
【００２７】
（３）状態３（図３）ラッチ論理：ＶＰ＝Ｈレベル、ＶＭ＝Ｌレベル）であるときの回路動作は以下の通りである。
入力電圧ＶＩＮＰが入力電圧ＶＩＮＭより高いとき（ＶＩＮＰ＞ＶＩＮＭ）、バイアス電流ＩＲＥＦのほとんどがＭＯＳトランジスタＭＰ１に流れる。しかし、出力電圧ＶＭはスイッチトランジスタＭＳＷ１をオフにしているため、ループＬ１は機能せず、適応バイアス電流ＩＡＤＰは発生されない。この場合、ラッチ回路１３は内部論理を保持する。
【００２８】
（４）状態４（図３）ラッチ論理：ＶＰ＝Ｈレベル、ＶＭ＝Ｌレベル）であるときの回路動作は以下の通りである。
入力電圧ＶＩＮＰが入力電圧ＶＩＮＭより低いとき（ＶＩＮＰ＜ＶＩＮＭ）、バイアス電流ＩＲＥＦのほとんどがＭＯＳトランジスタＭＰ２に流れる。それにより、適応バイアス電流ＩＡＤＰが正帰還ループＬ２で発生され、電流利得因子Ｋを有するカレントミラー回路（ＭＯＳトランジスタＭＰ５，ＭＰ６）によって増幅される。すなわち、ＭＯＳトランジスタＭＮ６に流れる電流はＭＯＳトランジスタＭＮ５に流れる電流のＫ倍になる。ここで発生された適応バイアス電流ＩＡＤＰはカレントミラー回路（ＭＯＳトランジスタＭＰ５，ＭＰ８）によってコピーされ、すなわち、適応バイアス電流ＩＡＤＰはＭＯＳトランジスタＭＰ５で検出されてそれに対応した電流がＭＯＳトランジスタＭＰ８に流れることにより、出力電圧ＶＭをＬレベルからＨレベルに変化させる。これで、ラッチ回路１３の内部論理は反転する。出力電圧ＶＰの論理がＨレベルからＬレベルに反転すると、出力電圧ＶＰによりスイッチトランジスタＭＳＷ２はオフとなり、適応バイアス電流ＩＡＤＰは遮断され、状態２に移行する。
【００２９】
図９から明らかなように、適応バイアス電流ＩＡＤＰはラッチ回路１３の論理と入力電圧レベルが互いに一致しない場合（状態１、４）においてのみ発生される。そして、状態１は状態３に移行して定常状態となる一方、状態４は状態２に移行して定常状態となる。
【００３０】
発生される適応バイアス電流ＩＡＤＰは次式のように表される。まず、ゲート電位の低い方のＭＯＳトランジスタに流れる電流をαＩＲＥＦとする。ここで、α（０．５＜α＜１）は入力電圧ＶＩＮＰ，ＶＩＮＭに依存した比率となる。これにより、適応バイアス電流ＩＡＤＰは次式で表される。
【００３１】
【数１】
【００３２】
ここで、Ｋを１より大きい値に設定すると、適応バイアス電流ＩＡＤＰを得ることができる。発生された適応バイアス電流ＩＡＤＰはラッチ回路１３の内部論理を変化させて適応バイアス電流を遮断する。この方法によってコンパレータの高速かつ低消費電力動作を実現することができる。
【００３３】
次いで、入力差動対及び適応バイアス電流発生回路１２が有するヒステリシス特性について以下に説明する。
【００３４】
入力信号に重畳されるノイズの影響を抑え、ｍＶオーダーの信号レベルの識別を行うために用いるヒステリシス回路について説明する。このヒステリシス回路はＭＯＳトランジスタＭＮ１とＭＮ２の、クロスゲート接続による正帰還を用いて実現する。入力差動対回路を流れる電流ＩＰ１及びＩＰ２は次式で表せる。ここで、電流ＩＰ１はＭＯＳトランジスタＭＮ１に流れ込む電流であり、ＩＰ２はＭＯＳトランジスタＭＮ２に流れ込む電流である。
【００３５】
【数２】
【００３６】
ここで、ｇｍは入力差動対回路の相互コンダクタンス、ＩＳＳは入力差動対回路のソース電流である。また、β３＝β５＝βＡかつβ１＝β２＝βＢとする。βｉ＝Ｗ／Ｌ（ｉ＝１，２，３，５）であり、ここで、ＷはＭＯＳトランジスタのゲート幅、ＬはＭＯＳトランジスタのゲート長である。また、β１はＭＯＳトランジスタＭＮ１のアスペクト比であり、β２はＭＯＳトランジスタＭＮ２のアスペクト比であり、β３はＭＯＳトランジスタＭＮ３のアスペクト比であり、β５はＭＯＳトランジスタＭＮ５のアスペクト比である。
【００３７】
ここで、入力電圧ＶＩＮＭが入力電圧ＶＩＮＰよりも十分に低い電圧から上昇し、ＭＯＳトランジスタＭＮ３のゲート・ソース間電圧Ｖｇｓ（ＭＮ３）がゼロに反転する場合を考える。初期状態では、ＭＯＳトランジスタＭＮ３のゲート・ソース間電圧Ｖｇｓ（ＭＮ３）は当該ＭＯＳトランジスタのしきい値電圧ＶＴＨ近傍の電圧であり、他方のＭＯＳトランジスタＭＮ５のゲート・ソース間電圧Ｖｇｓ（ＭＮ５）は０Ｖとなっている。ここで、ＭＯＳトランジスタＭＮ３のゲート・ソース間電圧Ｖｇｓ（ＭＮ３）がゼロに反転する条件は、（ｉ）電流ＩＰ１によって誘起されるＭＯＳトランジスタＭＮ１の電流と、（ｉｉ）電流ＩＰ２によって誘起されるＭＯＳトランジスタＭＮ１の電流とが等しくなることである。すなわち、次式で表される。
【００３８】
【数３】
【００３９】
一方、入力電圧ＶＩＮＭが入力電圧ＶＩＮＰよりも十分に高い電圧から低下し、ＭＯＳトランジスタＭＮ５のゲート・ソース間電圧Ｖｇｓ（ＭＮ５）がゼロに反転する場合を考える。初期状態では、ＭＯＳトランジスタＭＮ５のゲート・ソース間電圧Ｖｇｓ（ＭＮ５）は当該ＭＯＳトランジスタのしきい値電圧ＶＴＨ近傍の電圧であり、ＭＯＳトランジスタＭＮ５のゲート・ソース間電圧Ｖｇｓ（ＭＮ５）は０Ｖとなっている。上記の場合と同様に、ＭＯＳトランジスタＭＮ５のゲート・ソース間電圧Ｖｇｓ（ＭＮ５）が反転する条件は、（ｉ）電流ＩＰ２によって誘起されるＭＯＳトランジスタＭＮ２の電流と、（ｉｉ）電流ＩＰ１によって誘起されるＭＯＳトランジスタＭＮ２の電流とが等しくなることである。すなわち、次式で表される。
【００４０】
【数４】
【００４１】
従って、式（２）〜（４）より、スイッチングポイントの電圧ＶＳＰＨ、ＶＳＰＬは次式で表される。
【００４２】
【数５】
【００４３】
【数６】
【００４４】
上記式（５）から明らかなように、βＡ＝βＢの場合には、ヒステリシス特性は現れない。一方、βＢ＞βＡの場合には、コンパレータ回路１の入力差動対及び適応バイアス電流発生回路１２においてヒステリシス特性が現れる。ヒステリシスは、ＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ３，ＭＮ５のトランジスタサイズを調整することで制御することができる。
【００４５】
次いで、消費電流の抑制について以下に説明する。
【００４６】
上述したように、本実施形態に係るコンパレータ回路１は、適応バイアス電流発生技術とラッチ回路１３とを用いることで高速かつ低消費電力動作を実現する。適応バイアス電流ＩＡＤＰはラッチ回路１３の論理レベルと入力電圧レベルが互いに実質的に一致していないときのみ発生される。これにより、消費電流を最小限にすることができる。
【００４７】
しかし、両方の入力電圧が等しい場合（ＶＩＮＰ＝ＶＩＮＭ）やスイッチトランジスタＭＳＷ１，ＭＳＷ２をオン／オフするタイミングに違いが生じるような特別な状態（例えば、スイッチトランジスタＭＳＷ１，ＭＳＷ２がともにオンとなる状態）においては両方の正帰還ループＬ１及びＬ２において消費電流が増加する。この状態では、バイアス電流ＩＲＥＦの半分が入力ＭＯＳトランジスタＭＰ１とＭＰ２に流れ、両方の正帰還ループＬ１，Ｌ２がアクティブになることで、適応バイアス電流ＩＡＤＰは両方の正帰還ループＬ１，Ｌ２において発生される。このような現象が生じた場合、回路の消費電流が増加してしまう問題点がある。
【００４８】
この問題点を解決するために、図１に示すＭＯＳトランジスタＭＰ９、ＭＰ１０を追加する。ＭＯＳトランジスタＭＰ９のアスペクト比はＭＯＳトランジスタＭＰ５のアスペクト比のＫ’倍になるように設定し、ＭＯＳトランジスタＭＰ１０のアスペクト比はＭＯＳトランジスタＭＰ３のアスペクト比のＫ’倍になるように設定する。ここで、ＭＯＳトランジスタＭＰ９、ＭＰ１０はそれぞれＭＯＳトランジスタＭＰ５、ＭＰ３に流れる電流をモニタする。これらのトランジスタからなる２つのカレントミラー回路を用いることによって、両方の正帰還ループＬ１，Ｌ２の適応バイアス電流が同時に発生されるときにトランジスタＭＰ３、ＭＰ５に流れる電流を減少させて削減することができる。これを以下に説明する。
【００４９】
まず、入力トランジスタＭＰ１とＭＰ２と、ＭＯＳトランジスタＭＰ３、ＭＰ５に流れる電流をそれぞれＩＲＥＦ／２とＩ１とする。これにより、キルヒホッフの法則から次式を導くことができる。
【００５０】
【数７】
【００５１】
式（７）より、電流Ｉ１は次式で表される。
【００５２】
【数８】
【００５３】
ここから、適応バイアス電流ＩＡＤＰは次式で表される。
【００５４】
【数９】
【００５５】
このとき、Ｋ／（１＋Ｋ’）を１以下になるように設計すると、式（４）は次式のように簡単化することができる。
【００５６】
【数１０】
【００５７】
式（１０）より、同じ入力電圧ＭＰ１，ＭＰ２が入力差動対（ＭＯＳトランジスタＭＰ１，ＭＰ２）に適応されたときやスイッチトランジスタＭＳＷ１，ＭＳＷ２をオン／オフするタイミングに違いが生じた場合においても、適応バイアス電流ＩＡＤＰを抑制することができる。
【００５８】
以上のように構成されたコンパレータ回路（１）においては、以下の構成を有することを特徴としている。すなわち、コンパレータ回路（１）は、入力される２つの入力電圧（ＶＩＮＰ，ＶＩＮＭ）に応じて、第１及び第２のＭＯＳトランジスタ（ＭＰ１，ＭＰ２）からなる入力差動対のいずれか１つのＭＯＳトランジスタにおいて、当該１つのＭＯＳトランジスタとスイッチトランジスタ（ＭＳＷ１，又はＭＳＷ２）とを含むループ（Ｌ１，又はＬ２）により適応バイアス電流（ＩＡＤＰ）を発生する入力差動対及び適応バイアス電流発生回路（１２）と、上記適応バイアス電流（ＩＡＤＰ）に対応する電流を検出してラッチ論理を変化させた後、上記スイッチトランジスタ（ＭＳＷ１，又はＭＳＷ２）をオンからオフに切り換えることにより上記適応バイアス電流を遮断するラッチ回路（１３）とを備えたことを特徴としている。
【００５９】
上記コンパレータ回路（１）において、上記入力差動対及び適応バイアス電流発生回路（１２）は第１及び第２のループ（Ｌ１，Ｌ２）を含み、
上記第１のループ（Ｌ１）は、上記第１のＭＯＳトランジスタ（ＭＰ１）と、第１のスイッチトランジスタ（ＭＳＷ１）と、第３及び第４のＭＯＳトランジスタ（ＭＮ３，ＭＮ４）を含み上記第４のＭＯＳトランジスタ（ＭＮ４）のアスペクト比が上記第３のＭＯＳトランジスタ（ＭＮ３）のアスペクト比よりも大きくなるように構成された第１のカレントミラー回路（ＭＮ３，ＭＮ４）とが直列に接続されて構成され、
上記第２のループ（Ｌ２）は、上記第２のＭＯＳトランジスタ（ＭＰ２）と、第２のスイッチトランジスタ（ＭＳＷ２）と、第５及び第６のＭＯＳトランジスタ（ＭＮ５，ＭＮ６）を含み上記第６のＭＯＳトランジスタ（ＭＮ６）のアスペクト比が上記第５のＭＯＳトランジスタ（ＭＮ５）のアスペクト比よりも大きくなるように構成された第２のカレントミラー回路（ＭＮ５，ＭＮ６）とが直列に接続されて構成され、
上記第１又は第２のカレントミラー回路（ＭＮ３，ＭＮ４；ＭＮ５，ＭＮ６）により上記適応バイアス電流（ＩＡＤＰ）を発生する。
【００６０】
また、上記コンパレータ回路（１）において、上記第３のＭＯＳトランジスタ（ＭＮ３）は上記第１のＭＯＳトランジスタ（ＭＰ１）に直列に接続され、上記第５のＭＯＳトランジスタ（ＭＮ５）は上記第２のＭＯＳトランジスタ（ＭＰ２）に直列に接続され、
上記入力差動対及び適応バイアス電流発生回路（１２）は、
上記第３のＭＯＳトランジスタ（ＭＮ３）に流れる電流を検出して、第１及び第２のトランジスタ（ＭＰ１，ＭＰ２）からなる入力差動対（ＭＰ１，ＭＰ２の接続点）に電流を出力する第７のＭＯＳトランジスタ（ＭＰ４）と、
上記第５のＭＯＳトランジスタ（ＭＮ５）に流れる電流を検出して、第１及び第２のトランジスタ（ＭＰ１，ＭＰ２）からなる入力差動対（ＭＰ１，ＭＰ２の接続点）に電流を出力する第８のＭＯＳトランジスタ（ＭＰ６）と、
上記第３のＭＯＳトランジスタ（ＭＮ３）と並列に接続された第９のＭＯＳトランジスタ（ＭＮ１）と、
上記第５のＭＯＳトランジスタ（ＭＮ５）と並列に接続された第１０のＭＯＳトランジスタ（ＭＮ２）とをさらに備え、
上記第９のＭＯＳトランジスタ（ＭＮ１）と上記第１０のＭＯＳトランジスタ（ＭＮ２）とがクロスゲート接続されて、上記２つの入力電圧（ＶＩＮＰ，ＶＩＮＭ）のうちのいずれかの入力電圧に対して、上記第１の検出電圧又は上記第２の検出電圧がヒステリシス特性を有する正帰還のヒステリシス回路を含む。
【００６１】
さらに、上記コンパレータ回路（１）において、上記入力差動対及び適応バイアス電流発生回路（１２）は、上記２つの入力電圧（ＶＩＮＰ，ＶＩＮＭ）が互いに実質的に一致したとき、もしくは、上記第１と第２のスイッチトランジスタ（ＭＳＷ１，ＭＳＷ２）がともにオンとなったときに、上記第１及び第２のループ（Ｌ１，Ｌ２）に流れる電流を減少させる回路（ＭＰ９，ＭＰ１０）をさらに備える。
【実施例】
【００６２】
図４は図１のコンパレータ回路１の実施例（試作例）及び図８の従来例に係るコンパレータ回路の実験結果であって、図４（ａ）は入力周波数が１０ｋＨｚであるときの入力参照電圧ＶＩＮ＋、実施例の出力電圧及び従来例の出力電圧を示す測定波形図であり、図４（ｂ）は入力周波数が２０ｋＨｚであるときの入力参照電圧ＶＩＮ＋、実施例の出力電圧及び従来例の出力電圧を示す測定波形図である。図８は従来例に係るコンパレータ回路の構成を示す回路図である。
【００６３】
本発明者らは、本発明の実施形態に係る図１のコンパレータ回路１を０．３５μｍ、２−ポリ、４−メタル、スタンダードＣＭＯＳプロセスにより実施例（試作例）として試作した。比較のために従来例に係る２ステージ型コンパレータ回路も設計を行って試作した。実施例に係るコンパレータ回路１と、従来例に係る２ステージ型コンパレータの面積はそれぞれ３６００μｍ２と２７００μｍ２となった。１：Ｋ：Ｋ’の比率は１：２：３となるように設計した。測定条件として、電源電圧Ｖｄｄ、入力参照電圧、入力正弦波信号はそれぞれ３．０Ｖ、１．５Ｖ、１．５＋０．０５×ｓｉｎ２πｆＩＮｔとした。
【００６４】
図４は図１のコンパレータ回路１の実施例（試作例）及び図８の従来例に係るコンパレータ回路の実験結果であって、図４（ａ）は入力周波数が１０ｋＨｚであるときの入力参照電圧（ＶＩＮ＋）、実施例の出力電圧（ｐｒｏｐ．）及び従来例の出力電圧（ｃｏｎｖ．（２ｓｔａｇｅ））を示す測定波形図であり、図４（ｂ）は入力周波数が２０ｋＨｚであるときの入力参照電圧（ＶＩＮ＋）、実施例の出力電圧（ｐｒｏｐ．）及び従来例の出力電圧（ｃｏｎｖ．（２ｓｔａｇｅ））を示す測定波形図である。ここで、バイアス電流ＩＲＥＦは３０ｎＡとした。図４（ａ）から明らかなように、入力周波数が１０ｋＨｚの条件において、両方のコンパレータ回路はともに正確に出力パルスを発生することができることを確認した。従来例に係る２ステージ型コンパレータ回路の出力電圧の立ち上がりは著しく遅れている。これはバイアス電流が３０ｎＡと少ないために、従来例に係る２ステージ型コンパレータにおいて、バイアス電流が出力電圧を充電することができないためである。一方、実施例に係るコンパレータ回路１では遅延を生じることなく動作している。また、図４（ｂ）から明らかなように、入力周波数が２０ｋＨｚの条件では、従来例に係る２ステージ型コンパレータ回路は正しく動作していない。これは、コンパレータ回路の遅延が入力正弦波の周期を超えたためである。しかし、この条件でも、実施例に係るコンパレータ回路１では正しく動作できることを確認した。
【００６５】
図５は実施例及び従来例に係るコンパレータ回路の実験結果であって、バイアス電流ＩＲＥＦに対する動作最大周波数ｆｍａｘを示すグラフである。ここで、ｆｍａｘはコンパレータが出力パルスを発生できる最大の周波数である。図５から明らかなように、バイアス電流ＩＲＥＦが増加するにつれて、各コンパレータ回路の最大周波数ｆｍａｘも増加する結果となった。バイアス電流ＩＲＥＦ＝１０ｎＡにおける実施例及び従来例に係るコンパレータ回路の動作最大周波数ｆｍａｘはそれぞれ４０ｋＨｚと５ｋＨｚである。実施例に係るコンパレータ回路１は従来例に係る２ステージ型コンパレータ回路と比べて８倍高速に動作することができる。また、バイアス電流ＩＲＥＦ＝１０ｎＡにおける実施例に係るコンパレータ回路１の待機電流は１８．９ｎＡであった。さらに、この図５から入力周波数を固定した場合に提案コンパレータは、より低いバイアス電流ＩＲＥＦで動作できることが示される。
【００６６】
図６は実施例及び従来例に係るコンパレータ回路の実験結果であって、入力周波数に対する消費電流を示すグラフである。ここで、実施例に係るコンパレータ回路１と従来例に係るコンパレータ回路のバイアス電流ＩＲＥＦはそれぞれ３３ｎＡと５０ｎＡとした。バイアス電流ＩＲＥＦは入力周波数１０ｋＨｚにおいて各コンパレータ回路の消費電流が同じになるように設定した。この状態で、両方のコンパレータ回路の消費電流は１５１ｎＡとなった。入力周波数が低下すると、実施例に係るコンパレータ回路の消費電流は従来例に係る２ステージ型コンパレータ回路の消費電流よりも低くなった。
【００６７】
図７は実施例及び従来例に係るコンパレータ回路の実験結果であって、入力周波数に対する出力パルスのデューティ比を示すグラフである。図７は図６と同じ入力周波数領域でのコンパレータ回路の出力パルスのデューティ比を示す。図７から明らかなように、実施例に係るコンパレータ回路１のデューティ比はほぼ５０％となった。しかし、従来例に係る２ステージ型コンパレータは入力周波数が高くなるにつれてデューティ比が減少する。バイアス電流が出力を充電できないため、入力周波数が高くなるにつれて出力の立ち上がりが遅れる。この結果は図４の結果と一致する。
【００６８】
図１０は実施例及び従来例に係るコンパレータ回路の性能諸元を示す表である。これより、実施例に係るコンパレータ回路１は高速かつ低消費電力での動作を実現できることを確認した。このコンパレータ回路１は低消費電力ＬＳＩ用途として、とても有用である。
【００６９】
以上説明したように、本発明の実施形態において、入力差動対及び適応バイアス電流発生回路１２を用いた超低消費電力コンパレータ回路１を提案した。入力差動対及び適応バイアス電流発生回路１２は動作電流を発生し、ラッチ回路１３が入力差動対及び適応バイアス電流発生回路１２の動作を制御することで消費電力を抑えることができる。入力信号レベルとラッチ回路１３の論理が互いに一致しない場合のみ、入力差動対及び適応バイアス電流発生回路１２とラッチ回路１３が動作するため、実施例に係るコンパレータ回路は高速かつ低消費電力を実現することができる。測定結果より、このコンパレータ回路１が高速かつ低消費電力で動作することを確認した。待機電流はバイアス電流１０ｎＡのとき１８．９ｎＡとなり、消費電力は入力周波数１ｋＨｚ、電源電圧３Ｖにおいて８８．５ｎＷとなった。
【産業上の利用可能性】
【００７０】
以上詳述したように、従来技術に比較して高速でかつ消費電力を低下させることができるコンパレータ回路を提供することができる。
【符号の説明】
【００７１】
１…コントロール回路、
２…バッファ回路、
１１…バイアス電流発生回路、
１２…入力差動対及び適応バイアス電流発生回路、
１３…ラッチ回路、
１４…カレントミラーによる電流発生回路、
２０…基準電流源、
２１，２２…入力端子、
２３，２４…出力端子、
ＭＰ１〜ＭＰ１０，ＭＰＢ１，ＭＰＢ２，Ｑ１〜Ｑ４…ｐチャンネルＭＯＳトランジスタ、
ＭＮ１〜ＭＮ１０，ＭＳＷ１，ＭＳＷ２，Ｑ５，Ｑ６…ｎチャンネルＭＯＳトランジスタ。
【技術分野】
【０００１】
本発明は、従来技術に比較して高速でかつ低消費電力で動作可能なコンパレータ回路に関する。
【背景技術】
【０００２】
近年の研究において、ＬＳＩ（Large Scaled Integrated circuit）の超低消費電力化を実現するためにＭＯＳ電界効果トランジスタ（以下、ＭＯＳトランジスタという。）のサブスレッショルド領域動作を利用したサブスレッショルドＬＳＩが注目されている。しかし、これらの設計方法論は発展の初期段階にあるため超低消費電力回路の設計技術が強く求められている。そのようなＬＳＩを実現するために、様々な研究が行われてきた（例えば、非特許文献１〜４参照。）。なお、本明細書において、スイッチ素子として用いるＭＯＳトランジスタをスイッチトランジスタという。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−３１１０６３号公報
【特許文献２】米国特許第６９２２３１９号明細書
【非特許文献】
【０００４】
【非特許文献１】Anantha P. Chandrakasan et al., "Next generation micro-power systems", Symposium VLSI Circuits Digest, pp. 2-5, June 2008.
【非特許文献２】Ken Ueno et al., “A 300-nW, 15-ppm/℃, 20-ppm/V CMOS voltage reference circuit consisting of subthreshold MOSFETs”, IEEE Journal of Solid-状態 Circuits, vol. 44, no.7, pp. 2047-2054, 2009.
【非特許文献３】Tetsuya Hirose et al., "A nano-ampere current reference circuit and its temperature dependence control by using temperature characteristics of carrier mobilities", Proceedings of the 36th European Solid-state Circuits Conference, pp. 114-117, September 2010.
【非特許文献４】Tetsuya Hirose et al., "A CMOS Bandgap and Sub-Bandgap Voltage Reference Circuits for Nanowatt Power LSIs", IEEE Asian Solid-state Circuits Conference, pp. 77-80, November 2010.
【非特許文献５】Marc Degrauwe et al., "Adaptive biasing CMOS amplifiers", IEEE Journal of Solid-state Circuits, vol. 17, pp. 522-528, June, 1982.
【非特許文献６】R. Jacob Baker et al., "CMOS Circuit Design, Layout, and Simulation", Second Edition, IEEE Press, 2004.
【非特許文献７】Hui Shao et al., "Low Energy Level Converter Design for Sub-VTH Logics", ASP-DAC 2009, pp. 107-108, 19-22, January 2009.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
コンパレータ回路は、ＬＳＩにおいて様々なアナログ・ディジタル信号の処理を行うための重要な要素回路である。コンパレータの電力を削減するための効果的な方法の一つとしてバイアス電流をマイクロアンペア以下まで削減することが挙げられる。しかし、従来技術に係るステージ型コンパレータにおいてバイアス電流をナノアンペアオーダーとした場合、入力電圧の比較や比較結果であるディジタル信号の出力に長時間が必要となる。よって、実際にはナノアンペアオーダーのバイアス電流でコンパレータを使用することはできない。
【０００６】
ＣＭＯＳ増幅器のための適応バイアス技術が非特許文献５において紹介されている。この技術はＯＴＡ（Operational Transconductance Amplifier）設計において有用であるが、コンパレータ設計に適応する場合には消費電力が増加するため実用的とは言えない（例えば、非特許文献６参照。）。
【０００７】
最近の研究では、低消費電力コンパレータの低速動作を改善するための適応バイアス電流発生回路を用いたコンパレータ回路が提案されている（例えば、特許文献１及び２参照。）。しかし、この回路においても高速かつ低消費電力という要求を満たすには不十分である。これは、この適応バイアス技術はコンパレータの動作速度を上げることができるが、必要以上の電流を発生するため、結果として消費電力が増加するためである。その上、複数の差動対が必要となることで回路規模が大きくなることも問題点である。
【０００８】
本発明の目的は以上の問題点を解決し、サブスレッショルド領域動作で動作するコンパレータ回路において、従来技術に比較して高速でかつ消費電力を低下させることができるコンパレータ回路を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係るコンパレータ回路（１）は、
入力される２つの入力電圧（ＶＩＮＰ，ＶＩＮＭ）に応じて、第１及び第２のＭＯＳトランジスタ（ＭＰ１，ＭＰ２）からなる入力差動対のいずれか１つのＭＯＳトランジスタにおいて、当該１つのＭＯＳトランジスタとスイッチトランジスタ（ＭＳＷ１，又はＭＳＷ２）とを含むループ（Ｌ１，又はＬ２）により適応バイアス電流（ＩＡＤＰ）を発生する入力差動対及び適応バイアス電流発生回路（１２）と、
上記適応バイアス電流（ＩＡＤＰ）に対応する電流を検出してラッチ論理を変化させた後、上記スイッチトランジスタ（ＭＳＷ１，又はＭＳＷ２）をオンからオフに切り換えることにより上記適応バイアス電流を遮断するラッチ回路（１３）とを備えたことを特徴とする。
【００１０】
上記コンパレータ回路（１）において、上記入力差動対及び適応バイアス電流発生回路（１２）は第１及び第２のループ（Ｌ１，Ｌ２）を含み、
上記第１のループ（Ｌ１）は、上記第１のＭＯＳトランジスタ（ＭＰ１）と、第１のスイッチトランジスタ（ＭＳＷ１）と、第３及び第４のＭＯＳトランジスタ（ＭＮ３，ＭＮ４）を含み上記第４のＭＯＳトランジスタ（ＭＮ４）のアスペクト比が上記第３のＭＯＳトランジスタ（ＭＮ３）のアスペクト比よりも大きくなるように構成された第１のカレントミラー回路（ＭＮ３，ＭＮ４）とが直列に接続されて構成され、
上記第２のループ（Ｌ２）は、上記第２のＭＯＳトランジスタ（ＭＰ２）と、第２のスイッチトランジスタ（ＭＳＷ２）と、第５及び第６のＭＯＳトランジスタ（ＭＮ５，ＭＮ６）を含み上記第６のＭＯＳトランジスタ（ＭＮ６）のアスペクト比が上記第５のＭＯＳトランジスタ（ＭＮ５）のアスペクト比よりも大きくなるように構成された第２のカレントミラー回路（ＭＮ５，ＭＮ６）とが直列に接続されて構成され、
上記第１又は第２のカレントミラー回路（ＭＮ３，ＭＮ４；ＭＮ５，ＭＮ６）により上記適応バイアス電流（ＩＡＤＰ）を発生することを特徴とする。
【００１１】
また、上記コンパレータ回路（１）において、
上記第３のＭＯＳトランジスタ（ＭＮ３）は上記第１のＭＯＳトランジスタ（ＭＰ１）に直列に接続され、
上記第５のＭＯＳトランジスタ（ＭＮ５）は上記第２のＭＯＳトランジスタ（ＭＰ２）に直列に接続され、
上記入力差動対及び適応バイアス電流発生回路（１２）は、
上記第３のＭＯＳトランジスタ（ＭＮ３）に流れる電流を検出して、第１及び第２のトランジスタ（ＭＰ１，ＭＰ２）からなる入力差動対（ＭＰ１，ＭＰ２の接続点）に電流を出力する第７のＭＯＳトランジスタ（ＭＰ４）と、
上記第５のＭＯＳトランジスタ（ＭＮ５）に流れる電流を検出して、第１及び第２のトランジスタ（ＭＰ１，ＭＰ２）からなる入力差動対（ＭＰ１，ＭＰ２の接続点）に電流を出力する第８のＭＯＳトランジスタ（ＭＰ６）と、
上記第３のＭＯＳトランジスタ（ＭＮ３）と並列に接続された第９のＭＯＳトランジスタ（ＭＮ１）と、
上記第５のＭＯＳトランジスタ（ＭＮ５）と並列に接続された第１０のＭＯＳトランジスタ（ＭＮ２）とをさらに備え、
上記第９のＭＯＳトランジスタ（ＭＮ１）と上記第１０のＭＯＳトランジスタ（ＭＮ２）とがクロスゲート接続されて、上記２つの入力電圧（ＶＩＮＰ，ＶＩＮＭ）のうちのいずれかの入力電圧に対して、上記第１の検出電圧又は上記第２の検出電圧がヒステリシス特性を有する正帰還のヒステリシス回路を含むことを特徴とする。
【００１２】
さらに、上記コンパレータ回路（１）において、上記入力差動対及び適応バイアス電流発生回路（１２）は、上記２つの入力電圧（ＶＩＮＰ，ＶＩＮＭ）が互いに実質的に一致したとき、もしくは、上記第１と第２のスイッチトランジスタ（ＭＳＷ１，ＭＳＷ２）がともにオンとなったときに、上記第１及び第２のループ（Ｌ１，Ｌ２）に流れる電流を減少させる回路（ＭＰ９，ＭＰ１０）をさらに備えたことを特徴とする。
【００１３】
またさらに、上記コンパレータ回路（１）は、ＣＭＯＳ回路のみで構成されたことを特徴とする。
【００１４】
またさらに、上記コンパレータ回路（１）は、上記ラッチ回路（１３）の後段に接続され、上記ラッチ回路の出力電圧を緩衝増幅して出力するバッファ回路（２）をさらに備えたことを特徴とする。
【発明の効果】
【００１５】
従って、本発明に係るコンパレータ回路によれば、サブスレッショルド領域動作で動作するコンパレータ回路において、従来技術に比較して高速でかつ消費電力を低下させることができるコンパレータ回路を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態に係るコンパレータ回路１及びバッファ回路２を備えた回路の構成を示す回路図である。
【図２】図１のコンパレータ回路１の動作例１を示す回路図である。
【図３】図１のコンパレータ回路１の動作例２を示す回路図である。
【図４】図１のコンパレータ回路１の実施例（試作例）及び図８の従来例に係るコンパレータ回路の実験結果であって、（ａ）は入力周波数が１０ｋＨｚであるときの入力参照電圧ＶＩＮ＋、実施例の出力電圧及び従来例の出力電圧を示す測定波形図であり、（ｂ）は入力周波数が２０ｋＨｚであるときの入力参照電圧ＶＩＮ＋、実施例の出力電圧及び従来例の出力電圧を示す測定波形図である。
【図５】実施例及び従来例に係るコンパレータ回路の実験結果であって、バイアス電流ＩＲＥＦに対する動作最大周波数ｆｍａｘを示すグラフである。
【図６】実施例及び従来例に係るコンパレータ回路の実験結果であって、入力周波数に対する消費電流を示すグラフである。
【図７】実施例及び従来例に係るコンパレータ回路の実験結果であって、入力周波数に対する出力パルスのデューティ比を示すグラフである。
【図８】従来例に係るコンパレータ回路の構成を示す回路図である。
【図９】実施例に係るコンパレータ回路１の動作状態を示す表である。
【図１０】実施例及び従来例に係るコンパレータ回路の性能諸元を示す表である。
【発明を実施するための形態】
【００１７】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００１８】
図１は本発明の一実施形態に係るコンパレータ回路１及びバッファ回路２を備えた回路の構成を示す回路図である。本実施形態では、上述の従来技術の問題点を解決するために、サブスレッショルド領域動作で動作するコンパレータ回路において、入力差動対及び適応バイアス電流発生回路１２を用いた高速かつ低消費電力を実現するコンパレータを提案する。提案するコンパレータ回路１は、電流発生のための２つの正帰還ループＬ１及びｌ２を使用し、ラッチ回路１３を用いて出力電圧の論理の決定と、入力差動対及び適応バイアス電流発生回路１２の電流制御を行うことを特徴としている。
【００１９】
図１において、本実施形態に係るコンパレータ回路１は、
（ａ）ナノアンペアオーダーの微小電流である基準バイアス電流（以下、バイアス電流という。）ＩＲＥＦを発生する電流源２０と、バイアス電流ＩＲＥＦをモニタするＭＯＳトランジスタＭＰＢ１とを備えたバイアス電流発生回路１１（例えば、非特許文献３参照。）と、
（ｂ）バイアス電流ＩＲＥＦから、カレントミラーによる電流発生回路１４により発生される電流に基づいて動作する回路１２であって、入力端子２１，２２を有する入力差動対回路（ＭＯＳトランジスタＭＰＢ２，ＭＰ１，ＭＰ２，ＭＮ３，ＭＮ５）と、ヒステリシス制御を有する適応バイアス電流発生回路（ＭＯＳトランジスタＭＰ３，ＭＰ４，ＭＰ９，ＭＳＷ１，ＭＮ１，ＭＮ４；ＭＯＳトランジスタＭＰ５，ＭＰ６，ＭＰ１０，ＭＳＷ２，ＭＮ２，ＭＮ６）とを備えた入力差動対及び適応バイアス電流発生回路１２と、（ｃ）電流供給用ＭＯＳトランジスタＭＰ７，ＭＰ８と、クロスカップル接続された４個のＭＯＳトランジスタＭＮ７〜ＭＮ１０とを含み、入力差動対及び適応バイアス電流発生回路１２に流れる適応バイアス電流ＩＡＤＰに基づいて、詳細後述するように、上記クロスカップル接続された４個のＭＯＳトランジスタＭＮ９，ＭＮ７，ＭＮ１０，ＭＮ８からなるラッチの内部論理を変化させるとともに、スイッチトランジスタＭＳＷ１及びＭＳＷ２をオン／オフ制御して適応バイアス電流ＩＡＤＰを制御するラッチ回路１３とを備えて構成される。
【００２０】
なお、コンパレータ回路１の後段には、出力電流容量を増大させるために、クロスゲート接続されたＭＯＳトランジスタＱ１〜Ｑ４と、ソース接地型増幅ＭＯＳトランジスタＱ５，Ｑ６と、出力端子２３，２４とを備えたバッファ回路２が設けられる。また、コンパレータ回路１及びバッファ回路２は、すべてｐＭＯＳトランジスタ及びｎＭＯＳトランジスタからなるＣＭＯＳ回路で構成される。なお、コンパレータ回路１の待機時はサブスレッショルド領域で動作し、適応バイアス電流が発生する動作時には、大電流動作となるのでサブスレッショルド動作から強反転領域動作になる。後述するように、適応バイアス電流が生成され、論理反転が完了した後には、再びサブスレッショルド領域で動作する。
【００２１】
本実施形態では、超低消費電力を実現するためにナノアンペア電流の微小電流を発生するバイアス電流発生回路（例えば、非特許文献３参照。）を使用する。ラッチ回路１３は、その初期状態及び入力端子２１，２２に入力される入力電圧ＶＩＮＰ，ＶＩＮＭの関係に応じて出力電圧ＶＰとＶＭの論理を決定し、スイッチトランジスタスイッチＭＳＷ１、ＭＳＷ２をオン／オフ制御することにより入力差動対及び適応バイアス電流発生回路１２を制御する。
【００２２】
入力差動対及び適応バイアス電流発生回路１２は２つの正帰還ループＬ１とＬ２を含む。ループＬ１の経路はＭＯＳトランジスタＭＰ１−ＭＮ３−ＭＮ４−ＭＳＷ１−ＭＰ３−ＭＰ４であり、ループＬ２の経路はＭＯＳトランジスタＭＰ２−ＭＮ５−ＭＮ６−ＭＳＷ２−ＭＰ５−ＭＰ６である。両者のループＬ１，Ｌ２において、ＭＯＳトランジスタＭＮ４のＭＯＳトランジスタＭＮ３に対するＷ／Ｌに関するアスペクト比をＫ（＞１）倍とし、ＭＯＳトランジスタＭＮ６のＭＯＳトランジスタＭＮ５に対するＷ／Ｌに関するアスペクト比をＫ（＞１）倍とする。ここで、ＷはＭＯＳトランジスタのゲート幅であり、ＬはＭＯＳトランジスタのゲート長であり、Ｋはカレントミラー回路を構成する２つのＭＯＳトランジスタのアクペクト比により決まる電流利得因子である。電流利得因子Ｋを１より大きくすることで、正帰還ループは適応バイアス電流ＩＡＤＰを発生する。入力差動対及び適応バイアス電流発生回路１２は、入力端子２１への入力電圧ＶＩＮＰと、入力端子２２への入力電圧ＶＩＮＭに応じてループＬ１とループＬ２のどちらかに適応バイアス電流ＩＡＤＰを発生する。
【００２３】
ラッチ回路１３は、ＭＯＳトランジスタＭＰ７、ＭＰ８を通して電流を受け取ることにより適応バイアス電流ＩＡＤＰを検出して、内部論理を変化させる。論理が決定した後、適応バイアス電流ＩＡＤＰは不要なので、ラッチ回路１３の論理とスイッチングトランジスタＭＳＷ１、ＭＳＷ２に応じて適応バイアス電流ＩＡＤＰを遮断する。
【００２４】
次いで、コンパレータ回路１の動作原理について、図１、図２、図３及び図９を参照して以下詳細説明する。図２は図１のコンパレータ回路１の動作例１（図９の状態１及び２）を示す回路図であり、図３は図１のコンパレータ回路１の動作例２（図９の状態３及び４）を示す回路図である。また、図９は実施例に係るコンパレータ回路１の動作状態を示す表である。このコンパレータ回路１において、ラッチ回路１３の論理が本実施形態に係るコンパレータ回路の動作の中で重要な役割を担うため、ラッチ回路１３の論理による回路動作について以下説明する。
【００２５】
（１）状態１（図２）：ラッチ論理が出力電圧ＶＰ＝Ｌレベル、出力電圧ＶＭ＝Ｈレベルであるときの回路動作は以下の通りである。
入力電圧ＶＩＮＰが入力電圧ＶＩＮＭより高いとき（ＶＩＮＰ＞ＶＩＮＭ）、バイアス電流ＩＲＥＦのほとんどがＭＯＳトランジスタＭＰ１に流れる。それにより、適応バイアス電流ＩＡＤＰが正帰還ループＬ１で発生され、電流利得因子Ｋを有するカレントミラー回路（ＭＯＳトランジスタＭＮ３，ＭＮ４）によって増幅される。すなわち、ＭＯＳトランジスタＭＮ４に流れる電流はＭＯＳトランジスタＭＮ３に流れる電流のＫ倍になる。ここで発生された適応バイアス電流ＩＡＤＰはカレントミラー回路（ＭＯＳトランジスタＭＰ３，ＭＰ７）によってコピーされ、すなわち、適応バイアス電流ＩＡＤＰはＭＯＳトランジスタＭＰ３で検出されてそれに対応した電流がＭＯＳトランジスタＭＰ７に流れることにより、出力電圧ＶＰをＬレベルからＨレベルに変化させる。これで、ラッチ回路１３の内部論理は反転する。出力電圧ＶＭの論理がＨレベルからＬレベルに反転すると、出力電圧ＶＭによりスイッチトランジスタＭＳＷ１はオフとなり、適応バイアス電流ＩＡＤＰは遮断され、状態３に移行する。
【００２６】
（２）状態２（図２）：ラッチ論理（ＶＰ＝Ｌレベル、ＶＭ＝Ｈレベル）であるときの回路動作は以下の通りである。
入力電圧ＶＩＮＰが入力電圧ＶＩＮＭより低いとき（ＶＩＮＰ＜ＶＩＮＭ）、バイアス電流ＩＲＥＦのほとんどがＭＯＳトランジスタＭＰ２に流れる。しかし、出力電圧ＶＰはスイッチトランジスタＭＳＷ２をオフにしているため、ループＬ２は機能せず、適応バイアス電流ＩＡＤＰは発生されない。この場合、ラッチ回路１３は内部論理を保持する。
【００２７】
（３）状態３（図３）ラッチ論理：ＶＰ＝Ｈレベル、ＶＭ＝Ｌレベル）であるときの回路動作は以下の通りである。
入力電圧ＶＩＮＰが入力電圧ＶＩＮＭより高いとき（ＶＩＮＰ＞ＶＩＮＭ）、バイアス電流ＩＲＥＦのほとんどがＭＯＳトランジスタＭＰ１に流れる。しかし、出力電圧ＶＭはスイッチトランジスタＭＳＷ１をオフにしているため、ループＬ１は機能せず、適応バイアス電流ＩＡＤＰは発生されない。この場合、ラッチ回路１３は内部論理を保持する。
【００２８】
（４）状態４（図３）ラッチ論理：ＶＰ＝Ｈレベル、ＶＭ＝Ｌレベル）であるときの回路動作は以下の通りである。
入力電圧ＶＩＮＰが入力電圧ＶＩＮＭより低いとき（ＶＩＮＰ＜ＶＩＮＭ）、バイアス電流ＩＲＥＦのほとんどがＭＯＳトランジスタＭＰ２に流れる。それにより、適応バイアス電流ＩＡＤＰが正帰還ループＬ２で発生され、電流利得因子Ｋを有するカレントミラー回路（ＭＯＳトランジスタＭＰ５，ＭＰ６）によって増幅される。すなわち、ＭＯＳトランジスタＭＮ６に流れる電流はＭＯＳトランジスタＭＮ５に流れる電流のＫ倍になる。ここで発生された適応バイアス電流ＩＡＤＰはカレントミラー回路（ＭＯＳトランジスタＭＰ５，ＭＰ８）によってコピーされ、すなわち、適応バイアス電流ＩＡＤＰはＭＯＳトランジスタＭＰ５で検出されてそれに対応した電流がＭＯＳトランジスタＭＰ８に流れることにより、出力電圧ＶＭをＬレベルからＨレベルに変化させる。これで、ラッチ回路１３の内部論理は反転する。出力電圧ＶＰの論理がＨレベルからＬレベルに反転すると、出力電圧ＶＰによりスイッチトランジスタＭＳＷ２はオフとなり、適応バイアス電流ＩＡＤＰは遮断され、状態２に移行する。
【００２９】
図９から明らかなように、適応バイアス電流ＩＡＤＰはラッチ回路１３の論理と入力電圧レベルが互いに一致しない場合（状態１、４）においてのみ発生される。そして、状態１は状態３に移行して定常状態となる一方、状態４は状態２に移行して定常状態となる。
【００３０】
発生される適応バイアス電流ＩＡＤＰは次式のように表される。まず、ゲート電位の低い方のＭＯＳトランジスタに流れる電流をαＩＲＥＦとする。ここで、α（０．５＜α＜１）は入力電圧ＶＩＮＰ，ＶＩＮＭに依存した比率となる。これにより、適応バイアス電流ＩＡＤＰは次式で表される。
【００３１】
【数１】
【００３２】
ここで、Ｋを１より大きい値に設定すると、適応バイアス電流ＩＡＤＰを得ることができる。発生された適応バイアス電流ＩＡＤＰはラッチ回路１３の内部論理を変化させて適応バイアス電流を遮断する。この方法によってコンパレータの高速かつ低消費電力動作を実現することができる。
【００３３】
次いで、入力差動対及び適応バイアス電流発生回路１２が有するヒステリシス特性について以下に説明する。
【００３４】
入力信号に重畳されるノイズの影響を抑え、ｍＶオーダーの信号レベルの識別を行うために用いるヒステリシス回路について説明する。このヒステリシス回路はＭＯＳトランジスタＭＮ１とＭＮ２の、クロスゲート接続による正帰還を用いて実現する。入力差動対回路を流れる電流ＩＰ１及びＩＰ２は次式で表せる。ここで、電流ＩＰ１はＭＯＳトランジスタＭＮ１に流れ込む電流であり、ＩＰ２はＭＯＳトランジスタＭＮ２に流れ込む電流である。
【００３５】
【数２】
【００３６】
ここで、ｇｍは入力差動対回路の相互コンダクタンス、ＩＳＳは入力差動対回路のソース電流である。また、β３＝β５＝βＡかつβ１＝β２＝βＢとする。βｉ＝Ｗ／Ｌ（ｉ＝１，２，３，５）であり、ここで、ＷはＭＯＳトランジスタのゲート幅、ＬはＭＯＳトランジスタのゲート長である。また、β１はＭＯＳトランジスタＭＮ１のアスペクト比であり、β２はＭＯＳトランジスタＭＮ２のアスペクト比であり、β３はＭＯＳトランジスタＭＮ３のアスペクト比であり、β５はＭＯＳトランジスタＭＮ５のアスペクト比である。
【００３７】
ここで、入力電圧ＶＩＮＭが入力電圧ＶＩＮＰよりも十分に低い電圧から上昇し、ＭＯＳトランジスタＭＮ３のゲート・ソース間電圧Ｖｇｓ（ＭＮ３）がゼロに反転する場合を考える。初期状態では、ＭＯＳトランジスタＭＮ３のゲート・ソース間電圧Ｖｇｓ（ＭＮ３）は当該ＭＯＳトランジスタのしきい値電圧ＶＴＨ近傍の電圧であり、他方のＭＯＳトランジスタＭＮ５のゲート・ソース間電圧Ｖｇｓ（ＭＮ５）は０Ｖとなっている。ここで、ＭＯＳトランジスタＭＮ３のゲート・ソース間電圧Ｖｇｓ（ＭＮ３）がゼロに反転する条件は、（ｉ）電流ＩＰ１によって誘起されるＭＯＳトランジスタＭＮ１の電流と、（ｉｉ）電流ＩＰ２によって誘起されるＭＯＳトランジスタＭＮ１の電流とが等しくなることである。すなわち、次式で表される。
【００３８】
【数３】
【００３９】
一方、入力電圧ＶＩＮＭが入力電圧ＶＩＮＰよりも十分に高い電圧から低下し、ＭＯＳトランジスタＭＮ５のゲート・ソース間電圧Ｖｇｓ（ＭＮ５）がゼロに反転する場合を考える。初期状態では、ＭＯＳトランジスタＭＮ５のゲート・ソース間電圧Ｖｇｓ（ＭＮ５）は当該ＭＯＳトランジスタのしきい値電圧ＶＴＨ近傍の電圧であり、ＭＯＳトランジスタＭＮ５のゲート・ソース間電圧Ｖｇｓ（ＭＮ５）は０Ｖとなっている。上記の場合と同様に、ＭＯＳトランジスタＭＮ５のゲート・ソース間電圧Ｖｇｓ（ＭＮ５）が反転する条件は、（ｉ）電流ＩＰ２によって誘起されるＭＯＳトランジスタＭＮ２の電流と、（ｉｉ）電流ＩＰ１によって誘起されるＭＯＳトランジスタＭＮ２の電流とが等しくなることである。すなわち、次式で表される。
【００４０】
【数４】
【００４１】
従って、式（２）〜（４）より、スイッチングポイントの電圧ＶＳＰＨ、ＶＳＰＬは次式で表される。
【００４２】
【数５】
【００４３】
【数６】
【００４４】
上記式（５）から明らかなように、βＡ＝βＢの場合には、ヒステリシス特性は現れない。一方、βＢ＞βＡの場合には、コンパレータ回路１の入力差動対及び適応バイアス電流発生回路１２においてヒステリシス特性が現れる。ヒステリシスは、ＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ３，ＭＮ５のトランジスタサイズを調整することで制御することができる。
【００４５】
次いで、消費電流の抑制について以下に説明する。
【００４６】
上述したように、本実施形態に係るコンパレータ回路１は、適応バイアス電流発生技術とラッチ回路１３とを用いることで高速かつ低消費電力動作を実現する。適応バイアス電流ＩＡＤＰはラッチ回路１３の論理レベルと入力電圧レベルが互いに実質的に一致していないときのみ発生される。これにより、消費電流を最小限にすることができる。
【００４７】
しかし、両方の入力電圧が等しい場合（ＶＩＮＰ＝ＶＩＮＭ）やスイッチトランジスタＭＳＷ１，ＭＳＷ２をオン／オフするタイミングに違いが生じるような特別な状態（例えば、スイッチトランジスタＭＳＷ１，ＭＳＷ２がともにオンとなる状態）においては両方の正帰還ループＬ１及びＬ２において消費電流が増加する。この状態では、バイアス電流ＩＲＥＦの半分が入力ＭＯＳトランジスタＭＰ１とＭＰ２に流れ、両方の正帰還ループＬ１，Ｌ２がアクティブになることで、適応バイアス電流ＩＡＤＰは両方の正帰還ループＬ１，Ｌ２において発生される。このような現象が生じた場合、回路の消費電流が増加してしまう問題点がある。
【００４８】
この問題点を解決するために、図１に示すＭＯＳトランジスタＭＰ９、ＭＰ１０を追加する。ＭＯＳトランジスタＭＰ９のアスペクト比はＭＯＳトランジスタＭＰ５のアスペクト比のＫ’倍になるように設定し、ＭＯＳトランジスタＭＰ１０のアスペクト比はＭＯＳトランジスタＭＰ３のアスペクト比のＫ’倍になるように設定する。ここで、ＭＯＳトランジスタＭＰ９、ＭＰ１０はそれぞれＭＯＳトランジスタＭＰ５、ＭＰ３に流れる電流をモニタする。これらのトランジスタからなる２つのカレントミラー回路を用いることによって、両方の正帰還ループＬ１，Ｌ２の適応バイアス電流が同時に発生されるときにトランジスタＭＰ３、ＭＰ５に流れる電流を減少させて削減することができる。これを以下に説明する。
【００４９】
まず、入力トランジスタＭＰ１とＭＰ２と、ＭＯＳトランジスタＭＰ３、ＭＰ５に流れる電流をそれぞれＩＲＥＦ／２とＩ１とする。これにより、キルヒホッフの法則から次式を導くことができる。
【００５０】
【数７】
【００５１】
式（７）より、電流Ｉ１は次式で表される。
【００５２】
【数８】
【００５３】
ここから、適応バイアス電流ＩＡＤＰは次式で表される。
【００５４】
【数９】
【００５５】
このとき、Ｋ／（１＋Ｋ’）を１以下になるように設計すると、式（４）は次式のように簡単化することができる。
【００５６】
【数１０】
【００５７】
式（１０）より、同じ入力電圧ＭＰ１，ＭＰ２が入力差動対（ＭＯＳトランジスタＭＰ１，ＭＰ２）に適応されたときやスイッチトランジスタＭＳＷ１，ＭＳＷ２をオン／オフするタイミングに違いが生じた場合においても、適応バイアス電流ＩＡＤＰを抑制することができる。
【００５８】
以上のように構成されたコンパレータ回路（１）においては、以下の構成を有することを特徴としている。すなわち、コンパレータ回路（１）は、入力される２つの入力電圧（ＶＩＮＰ，ＶＩＮＭ）に応じて、第１及び第２のＭＯＳトランジスタ（ＭＰ１，ＭＰ２）からなる入力差動対のいずれか１つのＭＯＳトランジスタにおいて、当該１つのＭＯＳトランジスタとスイッチトランジスタ（ＭＳＷ１，又はＭＳＷ２）とを含むループ（Ｌ１，又はＬ２）により適応バイアス電流（ＩＡＤＰ）を発生する入力差動対及び適応バイアス電流発生回路（１２）と、上記適応バイアス電流（ＩＡＤＰ）に対応する電流を検出してラッチ論理を変化させた後、上記スイッチトランジスタ（ＭＳＷ１，又はＭＳＷ２）をオンからオフに切り換えることにより上記適応バイアス電流を遮断するラッチ回路（１３）とを備えたことを特徴としている。
【００５９】
上記コンパレータ回路（１）において、上記入力差動対及び適応バイアス電流発生回路（１２）は第１及び第２のループ（Ｌ１，Ｌ２）を含み、
上記第１のループ（Ｌ１）は、上記第１のＭＯＳトランジスタ（ＭＰ１）と、第１のスイッチトランジスタ（ＭＳＷ１）と、第３及び第４のＭＯＳトランジスタ（ＭＮ３，ＭＮ４）を含み上記第４のＭＯＳトランジスタ（ＭＮ４）のアスペクト比が上記第３のＭＯＳトランジスタ（ＭＮ３）のアスペクト比よりも大きくなるように構成された第１のカレントミラー回路（ＭＮ３，ＭＮ４）とが直列に接続されて構成され、
上記第２のループ（Ｌ２）は、上記第２のＭＯＳトランジスタ（ＭＰ２）と、第２のスイッチトランジスタ（ＭＳＷ２）と、第５及び第６のＭＯＳトランジスタ（ＭＮ５，ＭＮ６）を含み上記第６のＭＯＳトランジスタ（ＭＮ６）のアスペクト比が上記第５のＭＯＳトランジスタ（ＭＮ５）のアスペクト比よりも大きくなるように構成された第２のカレントミラー回路（ＭＮ５，ＭＮ６）とが直列に接続されて構成され、
上記第１又は第２のカレントミラー回路（ＭＮ３，ＭＮ４；ＭＮ５，ＭＮ６）により上記適応バイアス電流（ＩＡＤＰ）を発生する。
【００６０】
また、上記コンパレータ回路（１）において、上記第３のＭＯＳトランジスタ（ＭＮ３）は上記第１のＭＯＳトランジスタ（ＭＰ１）に直列に接続され、上記第５のＭＯＳトランジスタ（ＭＮ５）は上記第２のＭＯＳトランジスタ（ＭＰ２）に直列に接続され、
上記入力差動対及び適応バイアス電流発生回路（１２）は、
上記第３のＭＯＳトランジスタ（ＭＮ３）に流れる電流を検出して、第１及び第２のトランジスタ（ＭＰ１，ＭＰ２）からなる入力差動対（ＭＰ１，ＭＰ２の接続点）に電流を出力する第７のＭＯＳトランジスタ（ＭＰ４）と、
上記第５のＭＯＳトランジスタ（ＭＮ５）に流れる電流を検出して、第１及び第２のトランジスタ（ＭＰ１，ＭＰ２）からなる入力差動対（ＭＰ１，ＭＰ２の接続点）に電流を出力する第８のＭＯＳトランジスタ（ＭＰ６）と、
上記第３のＭＯＳトランジスタ（ＭＮ３）と並列に接続された第９のＭＯＳトランジスタ（ＭＮ１）と、
上記第５のＭＯＳトランジスタ（ＭＮ５）と並列に接続された第１０のＭＯＳトランジスタ（ＭＮ２）とをさらに備え、
上記第９のＭＯＳトランジスタ（ＭＮ１）と上記第１０のＭＯＳトランジスタ（ＭＮ２）とがクロスゲート接続されて、上記２つの入力電圧（ＶＩＮＰ，ＶＩＮＭ）のうちのいずれかの入力電圧に対して、上記第１の検出電圧又は上記第２の検出電圧がヒステリシス特性を有する正帰還のヒステリシス回路を含む。
【００６１】
さらに、上記コンパレータ回路（１）において、上記入力差動対及び適応バイアス電流発生回路（１２）は、上記２つの入力電圧（ＶＩＮＰ，ＶＩＮＭ）が互いに実質的に一致したとき、もしくは、上記第１と第２のスイッチトランジスタ（ＭＳＷ１，ＭＳＷ２）がともにオンとなったときに、上記第１及び第２のループ（Ｌ１，Ｌ２）に流れる電流を減少させる回路（ＭＰ９，ＭＰ１０）をさらに備える。
【実施例】
【００６２】
図４は図１のコンパレータ回路１の実施例（試作例）及び図８の従来例に係るコンパレータ回路の実験結果であって、図４（ａ）は入力周波数が１０ｋＨｚであるときの入力参照電圧ＶＩＮ＋、実施例の出力電圧及び従来例の出力電圧を示す測定波形図であり、図４（ｂ）は入力周波数が２０ｋＨｚであるときの入力参照電圧ＶＩＮ＋、実施例の出力電圧及び従来例の出力電圧を示す測定波形図である。図８は従来例に係るコンパレータ回路の構成を示す回路図である。
【００６３】
本発明者らは、本発明の実施形態に係る図１のコンパレータ回路１を０．３５μｍ、２−ポリ、４−メタル、スタンダードＣＭＯＳプロセスにより実施例（試作例）として試作した。比較のために従来例に係る２ステージ型コンパレータ回路も設計を行って試作した。実施例に係るコンパレータ回路１と、従来例に係る２ステージ型コンパレータの面積はそれぞれ３６００μｍ２と２７００μｍ２となった。１：Ｋ：Ｋ’の比率は１：２：３となるように設計した。測定条件として、電源電圧Ｖｄｄ、入力参照電圧、入力正弦波信号はそれぞれ３．０Ｖ、１．５Ｖ、１．５＋０．０５×ｓｉｎ２πｆＩＮｔとした。
【００６４】
図４は図１のコンパレータ回路１の実施例（試作例）及び図８の従来例に係るコンパレータ回路の実験結果であって、図４（ａ）は入力周波数が１０ｋＨｚであるときの入力参照電圧（ＶＩＮ＋）、実施例の出力電圧（ｐｒｏｐ．）及び従来例の出力電圧（ｃｏｎｖ．（２ｓｔａｇｅ））を示す測定波形図であり、図４（ｂ）は入力周波数が２０ｋＨｚであるときの入力参照電圧（ＶＩＮ＋）、実施例の出力電圧（ｐｒｏｐ．）及び従来例の出力電圧（ｃｏｎｖ．（２ｓｔａｇｅ））を示す測定波形図である。ここで、バイアス電流ＩＲＥＦは３０ｎＡとした。図４（ａ）から明らかなように、入力周波数が１０ｋＨｚの条件において、両方のコンパレータ回路はともに正確に出力パルスを発生することができることを確認した。従来例に係る２ステージ型コンパレータ回路の出力電圧の立ち上がりは著しく遅れている。これはバイアス電流が３０ｎＡと少ないために、従来例に係る２ステージ型コンパレータにおいて、バイアス電流が出力電圧を充電することができないためである。一方、実施例に係るコンパレータ回路１では遅延を生じることなく動作している。また、図４（ｂ）から明らかなように、入力周波数が２０ｋＨｚの条件では、従来例に係る２ステージ型コンパレータ回路は正しく動作していない。これは、コンパレータ回路の遅延が入力正弦波の周期を超えたためである。しかし、この条件でも、実施例に係るコンパレータ回路１では正しく動作できることを確認した。
【００６５】
図５は実施例及び従来例に係るコンパレータ回路の実験結果であって、バイアス電流ＩＲＥＦに対する動作最大周波数ｆｍａｘを示すグラフである。ここで、ｆｍａｘはコンパレータが出力パルスを発生できる最大の周波数である。図５から明らかなように、バイアス電流ＩＲＥＦが増加するにつれて、各コンパレータ回路の最大周波数ｆｍａｘも増加する結果となった。バイアス電流ＩＲＥＦ＝１０ｎＡにおける実施例及び従来例に係るコンパレータ回路の動作最大周波数ｆｍａｘはそれぞれ４０ｋＨｚと５ｋＨｚである。実施例に係るコンパレータ回路１は従来例に係る２ステージ型コンパレータ回路と比べて８倍高速に動作することができる。また、バイアス電流ＩＲＥＦ＝１０ｎＡにおける実施例に係るコンパレータ回路１の待機電流は１８．９ｎＡであった。さらに、この図５から入力周波数を固定した場合に提案コンパレータは、より低いバイアス電流ＩＲＥＦで動作できることが示される。
【００６６】
図６は実施例及び従来例に係るコンパレータ回路の実験結果であって、入力周波数に対する消費電流を示すグラフである。ここで、実施例に係るコンパレータ回路１と従来例に係るコンパレータ回路のバイアス電流ＩＲＥＦはそれぞれ３３ｎＡと５０ｎＡとした。バイアス電流ＩＲＥＦは入力周波数１０ｋＨｚにおいて各コンパレータ回路の消費電流が同じになるように設定した。この状態で、両方のコンパレータ回路の消費電流は１５１ｎＡとなった。入力周波数が低下すると、実施例に係るコンパレータ回路の消費電流は従来例に係る２ステージ型コンパレータ回路の消費電流よりも低くなった。
【００６７】
図７は実施例及び従来例に係るコンパレータ回路の実験結果であって、入力周波数に対する出力パルスのデューティ比を示すグラフである。図７は図６と同じ入力周波数領域でのコンパレータ回路の出力パルスのデューティ比を示す。図７から明らかなように、実施例に係るコンパレータ回路１のデューティ比はほぼ５０％となった。しかし、従来例に係る２ステージ型コンパレータは入力周波数が高くなるにつれてデューティ比が減少する。バイアス電流が出力を充電できないため、入力周波数が高くなるにつれて出力の立ち上がりが遅れる。この結果は図４の結果と一致する。
【００６８】
図１０は実施例及び従来例に係るコンパレータ回路の性能諸元を示す表である。これより、実施例に係るコンパレータ回路１は高速かつ低消費電力での動作を実現できることを確認した。このコンパレータ回路１は低消費電力ＬＳＩ用途として、とても有用である。
【００６９】
以上説明したように、本発明の実施形態において、入力差動対及び適応バイアス電流発生回路１２を用いた超低消費電力コンパレータ回路１を提案した。入力差動対及び適応バイアス電流発生回路１２は動作電流を発生し、ラッチ回路１３が入力差動対及び適応バイアス電流発生回路１２の動作を制御することで消費電力を抑えることができる。入力信号レベルとラッチ回路１３の論理が互いに一致しない場合のみ、入力差動対及び適応バイアス電流発生回路１２とラッチ回路１３が動作するため、実施例に係るコンパレータ回路は高速かつ低消費電力を実現することができる。測定結果より、このコンパレータ回路１が高速かつ低消費電力で動作することを確認した。待機電流はバイアス電流１０ｎＡのとき１８．９ｎＡとなり、消費電力は入力周波数１ｋＨｚ、電源電圧３Ｖにおいて８８．５ｎＷとなった。
【産業上の利用可能性】
【００７０】
以上詳述したように、従来技術に比較して高速でかつ消費電力を低下させることができるコンパレータ回路を提供することができる。
【符号の説明】
【００７１】
１…コントロール回路、
２…バッファ回路、
１１…バイアス電流発生回路、
１２…入力差動対及び適応バイアス電流発生回路、
１３…ラッチ回路、
１４…カレントミラーによる電流発生回路、
２０…基準電流源、
２１，２２…入力端子、
２３，２４…出力端子、
ＭＰ１〜ＭＰ１０，ＭＰＢ１，ＭＰＢ２，Ｑ１〜Ｑ４…ｐチャンネルＭＯＳトランジスタ、
ＭＮ１〜ＭＮ１０，ＭＳＷ１，ＭＳＷ２，Ｑ５，Ｑ６…ｎチャンネルＭＯＳトランジスタ。
【特許請求の範囲】
【請求項１】
入力される２つの入力電圧に応じて、第１及び第２のＭＯＳトランジスタからなる入力差動対のいずれか１つのＭＯＳトランジスタにおいて、当該１つのＭＯＳトランジスタとスイッチトランジスタとを含むループにより適応バイアス電流を発生する入力差動対及び適応バイアス電流発生回路と、
上記適応バイアス電流に対応する電流を検出してラッチ論理を変化させた後、上記スイッチトランジスタをオンからオフに切り換えることにより上記適応バイアス電流を遮断するラッチ回路とを備えたことを特徴とするコンパレータ回路。
【請求項２】
上記入力差動対及び適応バイアス電流発生回路は第１及び第２のループを含み、
上記第１のループは、上記第１のＭＯＳトランジスタと、第１のスイッチトランジスタと、第３及び第４のＭＯＳトランジスタを含み上記第４のＭＯＳトランジスタのアスペクト比が上記第３のＭＯＳトランジスタのアスペクト比よりも大きくなるように構成された第１のカレントミラー回路とが直列に接続されて構成され、
上記第２のループは、上記第２のＭＯＳトランジスタと、第２のスイッチトランジスタと、第５及び第６のＭＯＳトランジスタを含み上記第６のＭＯＳトランジスタのアスペクト比が上記第５のＭＯＳトランジスタのアスペクト比よりも大きくなるように構成された第２のカレントミラー回路とが直列に接続されて構成され、
上記第１又は第２のカレントミラー回路により上記適応バイアス電流を発生することを特徴とする請求項１記載のコンパレータ回路。
【請求項３】
上記第３のＭＯＳトランジスタは上記第１のＭＯＳトランジスタに直列に接続され、
上記第５のＭＯＳトランジスタは上記第２のＭＯＳトランジスタに直列に接続され、
上記入力差動対及び適応バイアス電流発生回路は、
上記第３のＭＯＳトランジスタに流れる電流を検出して、第１及び第２のトランジスタからなる入力差動対に電流を出力する第７のＭＯＳトランジスタと、
上記第５のＭＯＳトランジスタに流れる電流を検出して、第１及び第２のトランジスタからなる入力差動対に電流を出力する第８のＭＯＳトランジスタと、
上記第３のＭＯＳトランジスタと並列に接続された第９のＭＯＳトランジスタと、
上記第５のＭＯＳトランジスタと並列に接続された第１０のＭＯＳトランジスタとをさらに備え、
上記第９のＭＯＳトランジスタと上記第１０のＭＯＳトランジスタとがクロスゲート接続されて、上記２つの入力電圧のうちのいずれかの入力電圧に対して、上記第１の検出電圧又は上記第２の検出電圧がヒステリシス特性を有する正帰還のヒステリシス回路を含むことを特徴とする請求項２記載のコンパレータ回路。
【請求項４】
上記入力差動対及び適応バイアス電流発生回路は、上記２つの入力電圧が互いに実質的に一致したとき、もしくは、上記第１と第２のスイッチトランジスタがともにオンとなったときに、上記第１及び第２のループに流れる電流を減少させる回路をさらに備えたことを特徴とする請求項２又は３記載のコンパレータ回路。
【請求項５】
上記コンパレータ回路は、ＣＭＯＳ回路のみで構成されたことを特徴とする請求項１乃至４のうちのいずれか１つに記載のコンパレータ回路。
【請求項６】
上記ラッチ回路の後段に接続され、上記ラッチ回路の出力電圧を緩衝増幅して出力するバッファ回路をさらに備えたことを特徴とする請求項１乃至５のうちのいずれか１つに記載のコンパレータ回路。
【請求項１】
入力される２つの入力電圧に応じて、第１及び第２のＭＯＳトランジスタからなる入力差動対のいずれか１つのＭＯＳトランジスタにおいて、当該１つのＭＯＳトランジスタとスイッチトランジスタとを含むループにより適応バイアス電流を発生する入力差動対及び適応バイアス電流発生回路と、
上記適応バイアス電流に対応する電流を検出してラッチ論理を変化させた後、上記スイッチトランジスタをオンからオフに切り換えることにより上記適応バイアス電流を遮断するラッチ回路とを備えたことを特徴とするコンパレータ回路。
【請求項２】
上記入力差動対及び適応バイアス電流発生回路は第１及び第２のループを含み、
上記第１のループは、上記第１のＭＯＳトランジスタと、第１のスイッチトランジスタと、第３及び第４のＭＯＳトランジスタを含み上記第４のＭＯＳトランジスタのアスペクト比が上記第３のＭＯＳトランジスタのアスペクト比よりも大きくなるように構成された第１のカレントミラー回路とが直列に接続されて構成され、
上記第２のループは、上記第２のＭＯＳトランジスタと、第２のスイッチトランジスタと、第５及び第６のＭＯＳトランジスタを含み上記第６のＭＯＳトランジスタのアスペクト比が上記第５のＭＯＳトランジスタのアスペクト比よりも大きくなるように構成された第２のカレントミラー回路とが直列に接続されて構成され、
上記第１又は第２のカレントミラー回路により上記適応バイアス電流を発生することを特徴とする請求項１記載のコンパレータ回路。
【請求項３】
上記第３のＭＯＳトランジスタは上記第１のＭＯＳトランジスタに直列に接続され、
上記第５のＭＯＳトランジスタは上記第２のＭＯＳトランジスタに直列に接続され、
上記入力差動対及び適応バイアス電流発生回路は、
上記第３のＭＯＳトランジスタに流れる電流を検出して、第１及び第２のトランジスタからなる入力差動対に電流を出力する第７のＭＯＳトランジスタと、
上記第５のＭＯＳトランジスタに流れる電流を検出して、第１及び第２のトランジスタからなる入力差動対に電流を出力する第８のＭＯＳトランジスタと、
上記第３のＭＯＳトランジスタと並列に接続された第９のＭＯＳトランジスタと、
上記第５のＭＯＳトランジスタと並列に接続された第１０のＭＯＳトランジスタとをさらに備え、
上記第９のＭＯＳトランジスタと上記第１０のＭＯＳトランジスタとがクロスゲート接続されて、上記２つの入力電圧のうちのいずれかの入力電圧に対して、上記第１の検出電圧又は上記第２の検出電圧がヒステリシス特性を有する正帰還のヒステリシス回路を含むことを特徴とする請求項２記載のコンパレータ回路。
【請求項４】
上記入力差動対及び適応バイアス電流発生回路は、上記２つの入力電圧が互いに実質的に一致したとき、もしくは、上記第１と第２のスイッチトランジスタがともにオンとなったときに、上記第１及び第２のループに流れる電流を減少させる回路をさらに備えたことを特徴とする請求項２又は３記載のコンパレータ回路。
【請求項５】
上記コンパレータ回路は、ＣＭＯＳ回路のみで構成されたことを特徴とする請求項１乃至４のうちのいずれか１つに記載のコンパレータ回路。
【請求項６】
上記ラッチ回路の後段に接続され、上記ラッチ回路の出力電圧を緩衝増幅して出力するバッファ回路をさらに備えたことを特徴とする請求項１乃至５のうちのいずれか１つに記載のコンパレータ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１３−７４３１１（Ｐ２０１３−７４３１１Ａ）
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願番号】特願２０１１−２０９５８７（Ｐ２０１１−２０９５８７）
【出願日】平成２３年９月２６日（２０１１．９．２６）
【出願人】（５０４１５０４５０）国立大学法人神戸大学 (421)
【Ｆターム（参考）】
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願日】平成２３年９月２６日（２０１１．９．２６）
【出願人】（５０４１５０４５０）国立大学法人神戸大学 (421)
【Ｆターム（参考）】
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