遅延回路、及び試験装置
【課題】所望の遅延量、所望の遅延分解能、及び所望の可変遅延範囲を生成する遅延回路を提供する。
【解決手段】入力信号を所望の時間遅延させた遅延信号を出力する遅延回路であって、入力信号に応じて発光し、遅延信号を出力する発光素子と、第１発光素子の発光閾電流より小さいバイアス電流を、第１発光素子に予め供給するバイアス電流源と、所望の遅延時間に基づいて、バイアス電流を制御するバイアス電流制御部と、入力信号に応じて、発光素子を発光させるための変調電流を発光素子に供給する変調電流源と、遅延回路における遅延分解能に基づいて、変調電流を制御する変調電流制御部とを備える。変調電流制御部は、遅延回路における可変遅延範囲に更に基づいて、変調電流を制御する。
【解決手段】入力信号を所望の時間遅延させた遅延信号を出力する遅延回路であって、入力信号に応じて発光し、遅延信号を出力する発光素子と、第１発光素子の発光閾電流より小さいバイアス電流を、第１発光素子に予め供給するバイアス電流源と、所望の遅延時間に基づいて、バイアス電流を制御するバイアス電流制御部と、入力信号に応じて、発光素子を発光させるための変調電流を発光素子に供給する変調電流源と、遅延回路における遅延分解能に基づいて、変調電流を制御する変調電流制御部とを備える。変調電流制御部は、遅延回路における可変遅延範囲に更に基づいて、変調電流を制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号を所望の時間遅延させる遅延回路、及び電子デバイスを試験する試験装置に関する。特に本発明は、発光素子を用いた遅延回路に関する。
【背景技術】
【０００２】
従来、半導体デバイス等の電子デバイスを試験する試験装置は、試験信号を所望の時間だけ遅延させる遅延回路を備えている。当該遅延回路は、遅延時間を所望の時間に変化できる可変遅延回路であって、リニアライズメモリ等に格納した情報に基づいて、遅延時間を制御していた。
【０００３】
当該遅延回路は、複数の遅延素子を有し、遅延設定値とリニアライズメモリ等に格納した情報とに基づいて、任意の遅延素子に入力信号を通過させ、所望の遅延時間を生成していた。当該遅延素子は、バッファ等の電気回路素子により構成される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、近年の電子デバイスの高精度化、高速化に伴い、電子デバイスを試験する試験装置及び遅延回路においても、より高精度化、高速化が要求される。しかし、従来の電気回路素子による遅延回路、及び試験装置は、高精度化、高速化に対してほぼ限界に達し、新たな手段による遅延回路等が望まれていた。また、高精度の遅延回路を構成する場合、直線性の極めて良い可変遅延の実現が困難となっていた。
【課題を解決するための手段】
【０００５】
そこで本発明は、上記の課題を解決することのできる遅延回路、及び試験装置を提供することを目的とする。この目的は、特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【０００６】
上記課題を解決するために、本発明の第１の形態においては、入力信号を所望の時間遅延させた遅延信号を出力する遅延回路であって、入力信号に応じて発光し、発光信号を遅延信号として出力する第１発光素子と、第１発光素子が発光を開始する発光閾電流より小さいバイアス電流を、第１発光素子に予め供給する第１バイアス電流源とを備えることを特徴とする遅延回路を提供する。
【０００７】
また、遅延回路は、所望の時間に基づいて、バイアス電流源におけるバイアス電流を制御するバイアス電流制御部を更に備えてよい。また、遅延回路は、入力信号に応じて、第１発光素子を発光させるための変調電流を第１発光素子に供給する変調電流源と、遅延回路における遅延分解能に基づいて、変調電流源における変調電流を制御する変調電流制御部とを更に備えてよい。
【０００８】
変調電流制御部は、遅延回路における可変遅延範囲に更に基づいて、変調電流源における変調電流を制御してよい。また、バイアス電流制御部は、第１発光素子の温度に更に基づいて、バイアス電流源におけるバイアス電流を制御してよい。また、遅延回路は、第１発光素子を加熱又は冷却する温度制御部を更に備えてよい。温度制御部は、遅延回路における可変遅延範囲に基づいて、第１発光素子を加熱又は冷却してよい。
【０００９】
また、遅延回路は、第１発光素子が出力した発光信号を電気信号に変換し、電気信号を遅延信号として出力する光電変換部を更に備えてよい。また、遅延回路は、入力信号に応じて発光し、発光信号を遅延信号として出力し、第１発光素子とバンド間遷移時間時定数の異なる第２発光素子と、第２発光素子が発光を開始する発光閾電流より小さいバイアス電流を、第２発光素子に予め供給する第２バイアス電流源と、所望の時間に基づいて、第１発光素子又は第２発光素子のいずれかに入力信号を供給する選択部とを更に備えてよい。また、第１発光素子及び第２発光素子はレーザダイオードであって、第１発光素子のベース材料と、第２発光素子のベース材料とは異なる材料であってよい。
【００１０】
本発明の第２の形態においては、電子デバイスを試験する試験装置であって、電子デバイスを試験するための試験信号を生成するパターン発生部と、試験信号を整形した信号を電子デバイスに供給する波形整形部と、所望のタイミングを発生するタイミング発生部と、試験信号に基づいて、電子デバイスが出力する出力信号を、タイミング発生部が発生したタイミングでサンプリングするサンプリング部と、サンプリング部におけるサンプリング結果に基づいて、電子デバイスの良否を判定する判定部とを備え、タイミング発生部は、基準クロックを発生する基準クロック発生部と、基準クロックを所望の時間遅延させた遅延信号を、所望のタイミングとして出力する遅延回路とを有し、遅延回路は、基準クロックに応じて発光し、発光信号を遅延信号として出力する第１発光素子と、発光素子が発光を開始する発光閾電流より小さいバイアス電流を、発光素子に予め供給するバイアス電流制御部とを有することを特徴とする試験装置を提供する。
【００１１】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明の効果】
【００１２】
本発明に係る遅延回路によれば、所望の遅延を容易に生成することができる。また、所望の遅延分解能及び所望の可変遅延範囲を有する遅延を容易に生成することができる。また、本発明に係る試験装置によれば、容易に電子デバイスの試験を行うことができる。
【発明を実施するための最良の形態】
【００１３】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１４】
図１は、本発明に係る試験装置１００の構成の一例を示す。試験装置１００は、電子デバイス１０を試験する。試験装置１００は、パターン発生部２０、波形整形部２２、遅延回路３０、信号入出力部２４、及び判定部２６を備える。パターン発生部２０は、電子デバイス１０を試験するための試験信号を生成し、波形整形部２２又は遅延回路３０に供給する。
【００１５】
遅延回路３０は、入力信号を所望の時間遅延させる。本例において、遅延回路３０は、パターン発生部２０から受け取った試験信号を所望の時間遅延させ、波形整形部２２に供給する。遅延回路３０は可変遅延回路であって、電子デバイス１０を試験するべき試験パターンに基づいて、試験信号を遅延させてよい。
【００１６】
波形整形部２２は、受け取った試験信号を整形し、整形した試験信号を信号入出力部２４を介して電子デバイス１０に供給する。信号入出力部２４は、電子デバイス１０に試験信号を供給し、電子デバイス１０が試験信号に基づいて出力する出力信号を受け取る。信号入出力部２４は、受け取った出力信号を判定部２６に供給する。
【００１７】
判定部２６は、試験信号に基づいて電子デバイス１０が出力する出力信号に基づいて、電子デバイス１０の良否を判定する。判定部２６は、例えば電子デバイス１０が試験信号に基づいて出力するべき期待値信号と、電子デバイス１０が出力した出力信号とを比較して電子デバイス１０の良否を判定してよい。この場合、パターン発生部２０は、発生した試験信号に基づいて当該期待値信号を生成し、判定部２６に供給してよい。
【００１８】
また、遅延回路３０は、所望のタイミングを生成し、当該タイミングを判定部２６に供給してよい。つまり、遅延回路３０はタイミング発生器であってよい。例えば、遅延回路３０は基準クロックを受け取り、受け取った基準クロックに基づいて所望のタイミングを生成してよい。判定部２６は、当該タイミングに基づいて、電子デバイス１０の出力信号をサンプリングし、当該サンプリング結果に基づいて電子デバイス１０の良否を判定してよい。
【００１９】
図２は、遅延回路３０の構成の一例を示す。遅延回路３０は、入力信号を所望の時間遅延させた遅延信号を出力する。本例において、遅延回路３０は、試験信号を入力信号として受け取り、試験信号を所望の時間遅延させた遅延信号を、試験信号として信号入出力部２４に供給する。また、他の例においては、遅延回路３０は、基準クロックを入力信号として受け取り、基準クロックを所望の時間遅延させた遅延信号を、所望のタイミングとして判定部２６に供給してよい。遅延回路３０は、発光素子３２、バイアス電流源３４、変調電流源３６、バイアス電流制御部３８、変調電流制御部４２、温度制御部４６、光電変換部４８、及びトランジスタ（５２、５４）を備える。
【００２０】
発光素子３２は、入力信号に応じて発光し、発光信号を遅延信号として出力する。バイアス電流源３４は、発光素子３２が発光を開始する発光閾電流より小さい順方向のバイアス電流を、発光素子３２に供給する。そして、発光素子３２には、バイアス電流源３４によるバイアス電流が流れる。当該バイアス電流の電流量は、プログラマブルに制御可能である。発光素子３２は、例えばレーザダイオードであってよい。
【００２１】
バイアス電流制御部３８は、入力信号を遅延させるべき所望の時間を示す、遅延量設定データに基づいて、バイアス電流源３４におけるバイアス電流を制御する。例えば、バイアス電流制御部３８は、ユーザによって指示された遅延設定値に基づく遅延量設定データを受け取ってよい。また、バイアス電流制御部３８は、当該遅延量設定データと、当該遅延量設定データが示す遅延量を生成するための当該バイアス電流の電流値を示すデータとを対応付けて格納するバイアスデータメモリと、バイアスデータメモリに格納したディジタルデータをアナログデータに変換するディジタルアナログコンバータとを有してよい。この場合、バイアス電流制御部３８は、バイアスデータメモリが格納したデータに基づいて、バイアス電流を制御する。
【００２２】
発光素子３２は、入力信号に応じて発光するが、遅延回路３０が入力信号を受け取ってから、発光素子３２が発光する間には、発光素子３２による発光遅延が生じる。発光素子３２における発光遅延時間は、図５において後述するように発光素子３２に流れるバイアス電流に基づいて定まる。バイアス電流制御部３８が、当該バイアス電流を制御することにより、所望の時間遅延させた遅延信号を生成することができる。
【００２３】
また、バイアス電流制御部３８は、発光素子３２の温度を示す温度データに更に基づいて、バイアス電流源３４におけるバイアス電流を制御する。図６において後述するように、発光素子３２における発光遅延時間は、発光素子３２の温度に依存する。発光素子３２の温度に基づいて、バイアス電流源３４におけるバイアス電流を制御することにより、発光素子３２の温度変化による遅延時間の誤差を低減することができる。バイアス電流制御部３８は、遅延量設定データに対応するバイアスデータメモリのデータが示す電流値に、発光素子３２の温度に基づく係数を乗算した電流値に、バイアス電流源３４におけるバイアス電流を制御する。当該バイアスデータメモリは、発光素子３２の温度に対応する係数を更に格納してよい。
【００２４】
変調電流源３６は、入力信号に応じて、発光素子３２を発光させるための順方向の変調電流を発光素子３２に供給する。変調電流源３６は、トランジスタ５２を介して発光素子３２と電気的に接続される。トランジスタ５２は、ベースに入力信号を受け取り、入力信号に応じた変調電流を発光素子３２に流す。つまり、変調電流源３６は、入力信号を増幅した変調電流を発光素子３２に供給する。
【００２５】
変調電流制御部４２は、遅延回路３０における遅延分解能を示す分解能データに基づいて、変調電流源３６における変調電流を制御する。つまり、変調電流制御部４２は、遅延回路３０において要求される遅延分解能に応じて変調電流を制御する。図５において後述するように、発光素子３２に流れる変調電流を制御することにより、発光素子３２における発光遅延時間の分解能を制御することができる。変調電流制御部４２は、変調電流の電流値を遅延回路３０における遅延分解能に対応付けて格納する変調データメモリと、変調データメモリに格納したディジタルデータをアナログデータに変換するディジタルアナログコンバータとを有してよい。
【００２６】
また、変調電流制御部４２は、遅延回路３０における可変遅延範囲を示すダイナミックレンジデータに基づいて、変調電流源３６における変調電流を制御してよい。図５において後述するように、発光素子３２に流れる変調電流を制御することにより、発光素子３２における発光遅延時間の可変範囲を制御することができる。前述した変調データメモリは、変調電流の電流値を遅延回路３０における可変遅延範囲に対応付けて格納してよい。
【００２７】
温度制御部４６は、発光素子３２を加熱又は冷却する。例えば、温度制御部４６は、発光素子３２を一定の温度に保つように発光素子３２を加熱又は冷却してよい。発光素子３２の温度を制御することにより、発光素子３２の温度変化による遅延時間の誤差を低減することができる。
【００２８】
また、温度制御部４６は、遅延回路３０における可変遅延範囲に基づいて、発光素子３２を加熱又は冷却してよい。発光素子３２の温度を制御することにより、発光素子３２の発光閾電流を制御することができる。このため、図６において後述するように、発光素子３２の温度を制御することにより、発光素子３２における発光遅延時間の可変範囲を制御することができる。温度制御部４６は、発光素子３２の温度と、遅延回路３０における可変遅延範囲とを対応付けて格納する温度データメモリと、温度データメモリに格納したディジタルデータをアナログデータに変換するディジタルアナログコンバータとを有してよい。
【００２９】
トランジスタ５４は、ベース端子にベース電圧Ｖｂが与えられる。可変遅延回路３０の入力信号がディジタル信号である場合、ベース電圧Ｖｂは、当該ディジタル信号のＨ論理レベルとＬ論理レベルとの中間のレベルを示す電圧値であることが好ましい。当該入力信号は、トランジスタ５２のベース端子に入力される。また、トランジスタ５２及びトランジスタ５４のベース端子に与えられる信号は、当該入力信号に基づく差動信号であってもよい。トランジスタ５２への入力信号がＨ論理を示す場合、トランジスタ５４はカットオフ状態となり、トランジスタ５２に変調電流が流れ、発光素子３２にはバイアス電流と変調電流との和の電流が流れる。また、入力信号がＬ論理を示す場合、トランジスタ５２はカットオフ状態となり、トランジスタ５４に変調電流が流れ、発光素子３２にはバイアス電流が流れる。以上のように、発光素子３２に流れる電流をスイッチング制御することにより、発光素子３２に流れる電流を精度よく制御することができる。
【００３０】
光電変換部４８は、発光素子３２が出力した発光信号を電気信号に変換し、当該電気信号を遅延信号として出力する。光電変換部４８は、例えばフォトダイオードを有する回路であってよい。
【００３１】
以上説明した遅延回路３０によれば、発光素子３２の発光遅延時間を利用することにより、所望の時間の遅延を生成することができる。また、発光素子３２に供給するバイアス電流、変調電流、及び発光素子３２の温度を制御することにより、所望の分解能、及び所望の可変遅延範囲を有する遅延を精度よく生成することができる。
【００３２】
図３は、発光素子３２の発光遅延時間の原理を説明する図である。本例では、発光素子３２がレーザダイオードである場合について説明する。図３において、発光素子３２の発光閾電流密度をＪthとして説明する。図３上段のグラフに示すように、発光素子３２に発光閾電流密度Ｊthより小さい、電流密度Ｊbの電流が流れている場合、発光素子３２の注入キャリア密度は図３中段のグラフに示すように発光閾キャリア密度ｎthより小さいｎbとなる。
【００３３】
この状態で、発光素子３２に電流密度Ｊpの変調電流が供給された場合、発光素子３２の注入キャリア密度は時定数τnで増加する。変調電流が供給されてから時間ｔｄ経過し、注入キャリア密度は発光閾キャリア密度ｎthに達した場合に、発光素子３２はレーザ発振を開始し、図３下段に示すように光子密度の増加が開始する。当該時間ｔdが、発光素子３２の発光遅延時間となる。
【００３４】
ここで、発光遅延時間ｔｄは下式で与えられる。
【数１】
ただし、Ｊは注入キャリア密度、Ｉpは変調電流、Ｉbはバイアス電流、Ｉthは発光閾電流を指す。上式から明らかなように、変調電流、バイアス電流、及び発光閾電流を制御することにより、発光素子３２の発光遅延時間を制御できる。
【００３５】
図４は、発光素子３２の変調電流及び発光閾電流と、発光遅延時間との関係の一例を示す。図４において、横軸は変調電流を示し、縦軸は発光遅延時間を示す。図４に示すように、変調電流が増大した場合に、発光素子３２の発光遅延時間は減少し、発光閾電流Ｉthが増大した場合、発光素子３２の発光遅延時間は増大する。
【００３６】
図５は、発光素子３２のバイアス電流及び変調電流と、発光遅延時間との関係を示す。図５において、横軸はバイアス電流を示し、縦軸は発光遅延時間を示す。図４に示すように、変調電流Ｉpを固定し、バイアス電流を増大した場合、発光素子３２の発光遅延時間は直線的に減少する。
【００３７】
図２に関連して説明した遅延回路３０においては、バイアス電流を制御し発光素子３２の発光遅延時間を制御する。発光遅延時間はバイアス電流に対して直線的に変化するため、バイアス電流を制御することにより、遅延回路３０における遅延時間を精度よく制御することができる。
【００３８】
また、図２に関連して説明した遅延回路３０においては、変調電流を制御し発光素子３２における遅延分解能及び可変遅延範囲を制御する。図５に示すように、変調電流を増加させた場合、発光素子３２における可変遅延範囲は増大する。また、バイアス電流を予め定められた階調数で変化させ、所望の遅延量を生成する場合、変調電流を増大させるとバイアス電流の１階調毎の遅延変化量が増加する。すなわち、変調電流を制御することにより、遅延回路３０の遅延分解能を制御することができる。
【００３９】
図６は、発光素子３２のバイアス電流及び発光閾電流と、発光遅延時間との関係を示す。図６において横軸はバイアス電流を示し、縦軸は発光遅延時間を示す。図６に示すように、バイアス電流を同一の範囲で変化させる場合、発光閾電流Ｉthを増加させると発光素子３２における発光遅延時間の可変範囲は、増加方向にシフトする。すなわち、発光素子３２の発光閾電流Ｉthを制御することにより、発光素子３２における発光遅延時間の可変範囲を制御することができる。図２に関連して説明した遅延回路３０は、発光素子３２の温度を制御することにより発光素子３２の発光閾電流を制御し、遅延回路３０の可変遅延範囲を制御する。
【００４０】
図７は、遅延回路３０の構成の他の例を示す。遅延回路３０は、複数の発光素子３２、複数のバイアス電流源３４、複数の変調電流源３６、バイアス電流制御部３８、変調電流制御部４２、温度制御部４６、複数の光電変換部４８、複数のトランジスタ（５２、５４）、及び選択部５６を備える。図７において、図２と同一の符号を附したものは、図２に関連して説明したものと同一又は同様の機能及び構成を有する。本例において、遅延回路３０は、第１発光素子３２ａ、第２発光素子３２ｂ、第１バイアス電流源３４ａ、第２バイアス電流源３４ｂ、第１光電変換部４８ａ、第２光電変換部４８ｂ、第１トランジスタ５２ａ、第２トランジスタ５２ｂ、第３トランジスタ５４ａ、及び第４トランジスタ５４ｂを備える。
【００４１】
第１発光素子３２ａ及び第２発光素子３２ｂは、図２に関連して説明した発光素子３２と同一又は同様の機能及び構成を有する。第２発光素子３２ｂは、第１発光素子３２ａとは異なるバンド間遷移時間時定数τnを有する。
【００４２】
第１バイアス電流源３４ａ及び第２バイアス電流源３４ｂは、図２に関連して説明したバイアス電流源３４と同一又は同様の機能及び構成を有する。第１バイアス電流源３４ａ及び第２バイアス電流源３４ｂは、それぞれ対応する発光素子３２に、対応する発光素子３２の発光閾電流より小さいバイアス電流を発光素子３２に予め供給する。
【００４３】
第１変調電流源３６ａ及び第２変調電流源３６ｂは、図２に関連して説明した変調電流源３６と同一又は同様の機能及び構成を有する。第１変調電流源３６ａ及び第２変調電流源３６ｂは、それぞれ対応する発光素子３２に、入力信号に応じて変調電流を供給する。第１光電変換部４８ａ及び第２光電変換部４８ｂは、図２に関連して説明した光電変換部４８と同一又は同様の機能及び構成を有する。
【００４４】
選択部５６は、遅延回路３０における所望の遅延時間に基づいて、第１発光素子３２ａ又は第２発光素子３２ｂのいずれかに入力信号を供給するかを選択する。本例において、選択部５６は、第１発光素子３２ａ又は第２発光素子３２ｂのいずれかに入力信号に基づく変調電流を供給するかを選択する。選択部５６は、選択した発光素子３２に対応するトランジスタ５２のベース端子５８に、入力信号を供給する。第１発光素子３２ａ及び第２発光素子３２ｂは、異なるバンド間遷移時間時定数τnを有する。このため、図９において後述するように第１発光素子３２ａにおける遅延分解能及び可変遅延範囲と、第２発光素子３２ｂにおける遅延分解能及び可変遅延範囲とは、それぞれ異なる。
【００４５】
選択部５６は、遅延回路３０における遅延時間の遅延分解能及び／又は可変遅延範囲に基づいて、いずれの発光素子３２に入力信号を供給するかを選択する。選択部５６は、発光素子３２毎の遅延分解能及び遅延範囲を示す特性テーブルを格納する特性テーブルメモリを有してよい。選択部５６は、当該特性テーブルに基づいて、いずれの発光素子３２に入力信号を供給するかを選択する。本例における遅延回路３０によれば、所望の分解能の遅延を容易に生成することができる。また、広い可変遅延範囲の遅延を容易に生成することができる。
【００４６】
図８は、特性テーブルの一例を示す。特性テーブルメモリは、図８に示すような特性テーブルを格納する。特性テーブルは、複数の発光素子３２のそれぞれの遅延分解能及び適正遅延範囲を、それぞれの発光素子３２毎に示す。
【００４７】
図９は、発光素子３２のバイアス電流及びバンド間遷移時間時定数τnと、発光遅延時間との関係を示す。図９において、横軸はバイアス電流を示し、縦軸は発光遅延時間を示す。図７に関連して説明した遅延回路３０においては、バンド間遷移時間時定数τnの異なる発光素子３２のいずれかを選択することにより、所望の遅延分解能及び所望の可変遅延範囲を有する遅延を生成する。図９に示すように、バンド間遷移時間時定数τnが大きい場合、発光素子３２における可変遅延範囲は増大する。また、バイアス電流を予め定められた階調数で変化させ、所望の遅延量を生成する場合、バンド間遷移時間時定数が大きいとバイアス電流の１階調毎の遅延変化量が増加する。すなわち、バンド間遷移時間時定数τnの異なる発光素子３２のいずれかを選択することにより、遅延回路３０の遅延分解能及び可変遅延範囲を制御することができる。
【００４８】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更または改良を加えることができる。そのような変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００４９】
また、本実施の形態においては、試験装置に含まれる遅延回路を一実施形態として説明したが、本発明が試験装置に限定されないことは明らかである。例えば、タイミング発生器、通信装置、コンピュータ、時計等の様々なアプリケーションに応用可能であることは明らかである。
【００５０】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００５１】
【図１】本発明に係る試験装置１００の構成の一例を示す図である。
【図２】遅延回路３０の構成の一例を示す図である。
【図３】発光素子３２の発光遅延時間の原理を説明する図である。
【図４】発光素子３２の変調電流及び発光閾電流と、発光遅延時間との関係の一例を示す図である。
【図５】発光素子３２のバイアス電流及び変調電流と、発光遅延時間との関係を示す図である。
【図６】発光素子３２のバイアス電流及び発光閾電流と、発光遅延時間との関係を示す図である。
【図７】遅延回路３０の構成の他の例を示す図である。
【図８】特性テーブルの一例を示す図である。
【図９】発光素子３２のバイアス電流及びバンド間遷移時間時定数τnと、発光遅延時間との関係を示す図である。
【符号の説明】
【００５２】
１０・・・電子デバイス、２０・・・パターン発生部、２２・・・波形整形部、２４・・・信号入出力部、２６・・・判定部、３０・・・遅延回路、３２・・・発光素子、３４・・・バイアス電流源、３６・・・変調電流源、３８・・・バイアス電流制御部、４２・・・変調電流制御部、４６・・・温度制御部、４８・・・光電変換回路、５２・・・トランジスタ、５４・・・トランジスタ、５６・・・選択部、５８・・・ベース端子、１００・・・試験装置
【技術分野】
【０００１】
本発明は、入力信号を所望の時間遅延させる遅延回路、及び電子デバイスを試験する試験装置に関する。特に本発明は、発光素子を用いた遅延回路に関する。
【背景技術】
【０００２】
従来、半導体デバイス等の電子デバイスを試験する試験装置は、試験信号を所望の時間だけ遅延させる遅延回路を備えている。当該遅延回路は、遅延時間を所望の時間に変化できる可変遅延回路であって、リニアライズメモリ等に格納した情報に基づいて、遅延時間を制御していた。
【０００３】
当該遅延回路は、複数の遅延素子を有し、遅延設定値とリニアライズメモリ等に格納した情報とに基づいて、任意の遅延素子に入力信号を通過させ、所望の遅延時間を生成していた。当該遅延素子は、バッファ等の電気回路素子により構成される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、近年の電子デバイスの高精度化、高速化に伴い、電子デバイスを試験する試験装置及び遅延回路においても、より高精度化、高速化が要求される。しかし、従来の電気回路素子による遅延回路、及び試験装置は、高精度化、高速化に対してほぼ限界に達し、新たな手段による遅延回路等が望まれていた。また、高精度の遅延回路を構成する場合、直線性の極めて良い可変遅延の実現が困難となっていた。
【課題を解決するための手段】
【０００５】
そこで本発明は、上記の課題を解決することのできる遅延回路、及び試験装置を提供することを目的とする。この目的は、特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【０００６】
上記課題を解決するために、本発明の第１の形態においては、入力信号を所望の時間遅延させた遅延信号を出力する遅延回路であって、入力信号に応じて発光し、発光信号を遅延信号として出力する第１発光素子と、第１発光素子が発光を開始する発光閾電流より小さいバイアス電流を、第１発光素子に予め供給する第１バイアス電流源とを備えることを特徴とする遅延回路を提供する。
【０００７】
また、遅延回路は、所望の時間に基づいて、バイアス電流源におけるバイアス電流を制御するバイアス電流制御部を更に備えてよい。また、遅延回路は、入力信号に応じて、第１発光素子を発光させるための変調電流を第１発光素子に供給する変調電流源と、遅延回路における遅延分解能に基づいて、変調電流源における変調電流を制御する変調電流制御部とを更に備えてよい。
【０００８】
変調電流制御部は、遅延回路における可変遅延範囲に更に基づいて、変調電流源における変調電流を制御してよい。また、バイアス電流制御部は、第１発光素子の温度に更に基づいて、バイアス電流源におけるバイアス電流を制御してよい。また、遅延回路は、第１発光素子を加熱又は冷却する温度制御部を更に備えてよい。温度制御部は、遅延回路における可変遅延範囲に基づいて、第１発光素子を加熱又は冷却してよい。
【０００９】
また、遅延回路は、第１発光素子が出力した発光信号を電気信号に変換し、電気信号を遅延信号として出力する光電変換部を更に備えてよい。また、遅延回路は、入力信号に応じて発光し、発光信号を遅延信号として出力し、第１発光素子とバンド間遷移時間時定数の異なる第２発光素子と、第２発光素子が発光を開始する発光閾電流より小さいバイアス電流を、第２発光素子に予め供給する第２バイアス電流源と、所望の時間に基づいて、第１発光素子又は第２発光素子のいずれかに入力信号を供給する選択部とを更に備えてよい。また、第１発光素子及び第２発光素子はレーザダイオードであって、第１発光素子のベース材料と、第２発光素子のベース材料とは異なる材料であってよい。
【００１０】
本発明の第２の形態においては、電子デバイスを試験する試験装置であって、電子デバイスを試験するための試験信号を生成するパターン発生部と、試験信号を整形した信号を電子デバイスに供給する波形整形部と、所望のタイミングを発生するタイミング発生部と、試験信号に基づいて、電子デバイスが出力する出力信号を、タイミング発生部が発生したタイミングでサンプリングするサンプリング部と、サンプリング部におけるサンプリング結果に基づいて、電子デバイスの良否を判定する判定部とを備え、タイミング発生部は、基準クロックを発生する基準クロック発生部と、基準クロックを所望の時間遅延させた遅延信号を、所望のタイミングとして出力する遅延回路とを有し、遅延回路は、基準クロックに応じて発光し、発光信号を遅延信号として出力する第１発光素子と、発光素子が発光を開始する発光閾電流より小さいバイアス電流を、発光素子に予め供給するバイアス電流制御部とを有することを特徴とする試験装置を提供する。
【００１１】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明の効果】
【００１２】
本発明に係る遅延回路によれば、所望の遅延を容易に生成することができる。また、所望の遅延分解能及び所望の可変遅延範囲を有する遅延を容易に生成することができる。また、本発明に係る試験装置によれば、容易に電子デバイスの試験を行うことができる。
【発明を実施するための最良の形態】
【００１３】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１４】
図１は、本発明に係る試験装置１００の構成の一例を示す。試験装置１００は、電子デバイス１０を試験する。試験装置１００は、パターン発生部２０、波形整形部２２、遅延回路３０、信号入出力部２４、及び判定部２６を備える。パターン発生部２０は、電子デバイス１０を試験するための試験信号を生成し、波形整形部２２又は遅延回路３０に供給する。
【００１５】
遅延回路３０は、入力信号を所望の時間遅延させる。本例において、遅延回路３０は、パターン発生部２０から受け取った試験信号を所望の時間遅延させ、波形整形部２２に供給する。遅延回路３０は可変遅延回路であって、電子デバイス１０を試験するべき試験パターンに基づいて、試験信号を遅延させてよい。
【００１６】
波形整形部２２は、受け取った試験信号を整形し、整形した試験信号を信号入出力部２４を介して電子デバイス１０に供給する。信号入出力部２４は、電子デバイス１０に試験信号を供給し、電子デバイス１０が試験信号に基づいて出力する出力信号を受け取る。信号入出力部２４は、受け取った出力信号を判定部２６に供給する。
【００１７】
判定部２６は、試験信号に基づいて電子デバイス１０が出力する出力信号に基づいて、電子デバイス１０の良否を判定する。判定部２６は、例えば電子デバイス１０が試験信号に基づいて出力するべき期待値信号と、電子デバイス１０が出力した出力信号とを比較して電子デバイス１０の良否を判定してよい。この場合、パターン発生部２０は、発生した試験信号に基づいて当該期待値信号を生成し、判定部２６に供給してよい。
【００１８】
また、遅延回路３０は、所望のタイミングを生成し、当該タイミングを判定部２６に供給してよい。つまり、遅延回路３０はタイミング発生器であってよい。例えば、遅延回路３０は基準クロックを受け取り、受け取った基準クロックに基づいて所望のタイミングを生成してよい。判定部２６は、当該タイミングに基づいて、電子デバイス１０の出力信号をサンプリングし、当該サンプリング結果に基づいて電子デバイス１０の良否を判定してよい。
【００１９】
図２は、遅延回路３０の構成の一例を示す。遅延回路３０は、入力信号を所望の時間遅延させた遅延信号を出力する。本例において、遅延回路３０は、試験信号を入力信号として受け取り、試験信号を所望の時間遅延させた遅延信号を、試験信号として信号入出力部２４に供給する。また、他の例においては、遅延回路３０は、基準クロックを入力信号として受け取り、基準クロックを所望の時間遅延させた遅延信号を、所望のタイミングとして判定部２６に供給してよい。遅延回路３０は、発光素子３２、バイアス電流源３４、変調電流源３６、バイアス電流制御部３８、変調電流制御部４２、温度制御部４６、光電変換部４８、及びトランジスタ（５２、５４）を備える。
【００２０】
発光素子３２は、入力信号に応じて発光し、発光信号を遅延信号として出力する。バイアス電流源３４は、発光素子３２が発光を開始する発光閾電流より小さい順方向のバイアス電流を、発光素子３２に供給する。そして、発光素子３２には、バイアス電流源３４によるバイアス電流が流れる。当該バイアス電流の電流量は、プログラマブルに制御可能である。発光素子３２は、例えばレーザダイオードであってよい。
【００２１】
バイアス電流制御部３８は、入力信号を遅延させるべき所望の時間を示す、遅延量設定データに基づいて、バイアス電流源３４におけるバイアス電流を制御する。例えば、バイアス電流制御部３８は、ユーザによって指示された遅延設定値に基づく遅延量設定データを受け取ってよい。また、バイアス電流制御部３８は、当該遅延量設定データと、当該遅延量設定データが示す遅延量を生成するための当該バイアス電流の電流値を示すデータとを対応付けて格納するバイアスデータメモリと、バイアスデータメモリに格納したディジタルデータをアナログデータに変換するディジタルアナログコンバータとを有してよい。この場合、バイアス電流制御部３８は、バイアスデータメモリが格納したデータに基づいて、バイアス電流を制御する。
【００２２】
発光素子３２は、入力信号に応じて発光するが、遅延回路３０が入力信号を受け取ってから、発光素子３２が発光する間には、発光素子３２による発光遅延が生じる。発光素子３２における発光遅延時間は、図５において後述するように発光素子３２に流れるバイアス電流に基づいて定まる。バイアス電流制御部３８が、当該バイアス電流を制御することにより、所望の時間遅延させた遅延信号を生成することができる。
【００２３】
また、バイアス電流制御部３８は、発光素子３２の温度を示す温度データに更に基づいて、バイアス電流源３４におけるバイアス電流を制御する。図６において後述するように、発光素子３２における発光遅延時間は、発光素子３２の温度に依存する。発光素子３２の温度に基づいて、バイアス電流源３４におけるバイアス電流を制御することにより、発光素子３２の温度変化による遅延時間の誤差を低減することができる。バイアス電流制御部３８は、遅延量設定データに対応するバイアスデータメモリのデータが示す電流値に、発光素子３２の温度に基づく係数を乗算した電流値に、バイアス電流源３４におけるバイアス電流を制御する。当該バイアスデータメモリは、発光素子３２の温度に対応する係数を更に格納してよい。
【００２４】
変調電流源３６は、入力信号に応じて、発光素子３２を発光させるための順方向の変調電流を発光素子３２に供給する。変調電流源３６は、トランジスタ５２を介して発光素子３２と電気的に接続される。トランジスタ５２は、ベースに入力信号を受け取り、入力信号に応じた変調電流を発光素子３２に流す。つまり、変調電流源３６は、入力信号を増幅した変調電流を発光素子３２に供給する。
【００２５】
変調電流制御部４２は、遅延回路３０における遅延分解能を示す分解能データに基づいて、変調電流源３６における変調電流を制御する。つまり、変調電流制御部４２は、遅延回路３０において要求される遅延分解能に応じて変調電流を制御する。図５において後述するように、発光素子３２に流れる変調電流を制御することにより、発光素子３２における発光遅延時間の分解能を制御することができる。変調電流制御部４２は、変調電流の電流値を遅延回路３０における遅延分解能に対応付けて格納する変調データメモリと、変調データメモリに格納したディジタルデータをアナログデータに変換するディジタルアナログコンバータとを有してよい。
【００２６】
また、変調電流制御部４２は、遅延回路３０における可変遅延範囲を示すダイナミックレンジデータに基づいて、変調電流源３６における変調電流を制御してよい。図５において後述するように、発光素子３２に流れる変調電流を制御することにより、発光素子３２における発光遅延時間の可変範囲を制御することができる。前述した変調データメモリは、変調電流の電流値を遅延回路３０における可変遅延範囲に対応付けて格納してよい。
【００２７】
温度制御部４６は、発光素子３２を加熱又は冷却する。例えば、温度制御部４６は、発光素子３２を一定の温度に保つように発光素子３２を加熱又は冷却してよい。発光素子３２の温度を制御することにより、発光素子３２の温度変化による遅延時間の誤差を低減することができる。
【００２８】
また、温度制御部４６は、遅延回路３０における可変遅延範囲に基づいて、発光素子３２を加熱又は冷却してよい。発光素子３２の温度を制御することにより、発光素子３２の発光閾電流を制御することができる。このため、図６において後述するように、発光素子３２の温度を制御することにより、発光素子３２における発光遅延時間の可変範囲を制御することができる。温度制御部４６は、発光素子３２の温度と、遅延回路３０における可変遅延範囲とを対応付けて格納する温度データメモリと、温度データメモリに格納したディジタルデータをアナログデータに変換するディジタルアナログコンバータとを有してよい。
【００２９】
トランジスタ５４は、ベース端子にベース電圧Ｖｂが与えられる。可変遅延回路３０の入力信号がディジタル信号である場合、ベース電圧Ｖｂは、当該ディジタル信号のＨ論理レベルとＬ論理レベルとの中間のレベルを示す電圧値であることが好ましい。当該入力信号は、トランジスタ５２のベース端子に入力される。また、トランジスタ５２及びトランジスタ５４のベース端子に与えられる信号は、当該入力信号に基づく差動信号であってもよい。トランジスタ５２への入力信号がＨ論理を示す場合、トランジスタ５４はカットオフ状態となり、トランジスタ５２に変調電流が流れ、発光素子３２にはバイアス電流と変調電流との和の電流が流れる。また、入力信号がＬ論理を示す場合、トランジスタ５２はカットオフ状態となり、トランジスタ５４に変調電流が流れ、発光素子３２にはバイアス電流が流れる。以上のように、発光素子３２に流れる電流をスイッチング制御することにより、発光素子３２に流れる電流を精度よく制御することができる。
【００３０】
光電変換部４８は、発光素子３２が出力した発光信号を電気信号に変換し、当該電気信号を遅延信号として出力する。光電変換部４８は、例えばフォトダイオードを有する回路であってよい。
【００３１】
以上説明した遅延回路３０によれば、発光素子３２の発光遅延時間を利用することにより、所望の時間の遅延を生成することができる。また、発光素子３２に供給するバイアス電流、変調電流、及び発光素子３２の温度を制御することにより、所望の分解能、及び所望の可変遅延範囲を有する遅延を精度よく生成することができる。
【００３２】
図３は、発光素子３２の発光遅延時間の原理を説明する図である。本例では、発光素子３２がレーザダイオードである場合について説明する。図３において、発光素子３２の発光閾電流密度をＪthとして説明する。図３上段のグラフに示すように、発光素子３２に発光閾電流密度Ｊthより小さい、電流密度Ｊbの電流が流れている場合、発光素子３２の注入キャリア密度は図３中段のグラフに示すように発光閾キャリア密度ｎthより小さいｎbとなる。
【００３３】
この状態で、発光素子３２に電流密度Ｊpの変調電流が供給された場合、発光素子３２の注入キャリア密度は時定数τnで増加する。変調電流が供給されてから時間ｔｄ経過し、注入キャリア密度は発光閾キャリア密度ｎthに達した場合に、発光素子３２はレーザ発振を開始し、図３下段に示すように光子密度の増加が開始する。当該時間ｔdが、発光素子３２の発光遅延時間となる。
【００３４】
ここで、発光遅延時間ｔｄは下式で与えられる。
【数１】
ただし、Ｊは注入キャリア密度、Ｉpは変調電流、Ｉbはバイアス電流、Ｉthは発光閾電流を指す。上式から明らかなように、変調電流、バイアス電流、及び発光閾電流を制御することにより、発光素子３２の発光遅延時間を制御できる。
【００３５】
図４は、発光素子３２の変調電流及び発光閾電流と、発光遅延時間との関係の一例を示す。図４において、横軸は変調電流を示し、縦軸は発光遅延時間を示す。図４に示すように、変調電流が増大した場合に、発光素子３２の発光遅延時間は減少し、発光閾電流Ｉthが増大した場合、発光素子３２の発光遅延時間は増大する。
【００３６】
図５は、発光素子３２のバイアス電流及び変調電流と、発光遅延時間との関係を示す。図５において、横軸はバイアス電流を示し、縦軸は発光遅延時間を示す。図４に示すように、変調電流Ｉpを固定し、バイアス電流を増大した場合、発光素子３２の発光遅延時間は直線的に減少する。
【００３７】
図２に関連して説明した遅延回路３０においては、バイアス電流を制御し発光素子３２の発光遅延時間を制御する。発光遅延時間はバイアス電流に対して直線的に変化するため、バイアス電流を制御することにより、遅延回路３０における遅延時間を精度よく制御することができる。
【００３８】
また、図２に関連して説明した遅延回路３０においては、変調電流を制御し発光素子３２における遅延分解能及び可変遅延範囲を制御する。図５に示すように、変調電流を増加させた場合、発光素子３２における可変遅延範囲は増大する。また、バイアス電流を予め定められた階調数で変化させ、所望の遅延量を生成する場合、変調電流を増大させるとバイアス電流の１階調毎の遅延変化量が増加する。すなわち、変調電流を制御することにより、遅延回路３０の遅延分解能を制御することができる。
【００３９】
図６は、発光素子３２のバイアス電流及び発光閾電流と、発光遅延時間との関係を示す。図６において横軸はバイアス電流を示し、縦軸は発光遅延時間を示す。図６に示すように、バイアス電流を同一の範囲で変化させる場合、発光閾電流Ｉthを増加させると発光素子３２における発光遅延時間の可変範囲は、増加方向にシフトする。すなわち、発光素子３２の発光閾電流Ｉthを制御することにより、発光素子３２における発光遅延時間の可変範囲を制御することができる。図２に関連して説明した遅延回路３０は、発光素子３２の温度を制御することにより発光素子３２の発光閾電流を制御し、遅延回路３０の可変遅延範囲を制御する。
【００４０】
図７は、遅延回路３０の構成の他の例を示す。遅延回路３０は、複数の発光素子３２、複数のバイアス電流源３４、複数の変調電流源３６、バイアス電流制御部３８、変調電流制御部４２、温度制御部４６、複数の光電変換部４８、複数のトランジスタ（５２、５４）、及び選択部５６を備える。図７において、図２と同一の符号を附したものは、図２に関連して説明したものと同一又は同様の機能及び構成を有する。本例において、遅延回路３０は、第１発光素子３２ａ、第２発光素子３２ｂ、第１バイアス電流源３４ａ、第２バイアス電流源３４ｂ、第１光電変換部４８ａ、第２光電変換部４８ｂ、第１トランジスタ５２ａ、第２トランジスタ５２ｂ、第３トランジスタ５４ａ、及び第４トランジスタ５４ｂを備える。
【００４１】
第１発光素子３２ａ及び第２発光素子３２ｂは、図２に関連して説明した発光素子３２と同一又は同様の機能及び構成を有する。第２発光素子３２ｂは、第１発光素子３２ａとは異なるバンド間遷移時間時定数τnを有する。
【００４２】
第１バイアス電流源３４ａ及び第２バイアス電流源３４ｂは、図２に関連して説明したバイアス電流源３４と同一又は同様の機能及び構成を有する。第１バイアス電流源３４ａ及び第２バイアス電流源３４ｂは、それぞれ対応する発光素子３２に、対応する発光素子３２の発光閾電流より小さいバイアス電流を発光素子３２に予め供給する。
【００４３】
第１変調電流源３６ａ及び第２変調電流源３６ｂは、図２に関連して説明した変調電流源３６と同一又は同様の機能及び構成を有する。第１変調電流源３６ａ及び第２変調電流源３６ｂは、それぞれ対応する発光素子３２に、入力信号に応じて変調電流を供給する。第１光電変換部４８ａ及び第２光電変換部４８ｂは、図２に関連して説明した光電変換部４８と同一又は同様の機能及び構成を有する。
【００４４】
選択部５６は、遅延回路３０における所望の遅延時間に基づいて、第１発光素子３２ａ又は第２発光素子３２ｂのいずれかに入力信号を供給するかを選択する。本例において、選択部５６は、第１発光素子３２ａ又は第２発光素子３２ｂのいずれかに入力信号に基づく変調電流を供給するかを選択する。選択部５６は、選択した発光素子３２に対応するトランジスタ５２のベース端子５８に、入力信号を供給する。第１発光素子３２ａ及び第２発光素子３２ｂは、異なるバンド間遷移時間時定数τnを有する。このため、図９において後述するように第１発光素子３２ａにおける遅延分解能及び可変遅延範囲と、第２発光素子３２ｂにおける遅延分解能及び可変遅延範囲とは、それぞれ異なる。
【００４５】
選択部５６は、遅延回路３０における遅延時間の遅延分解能及び／又は可変遅延範囲に基づいて、いずれの発光素子３２に入力信号を供給するかを選択する。選択部５６は、発光素子３２毎の遅延分解能及び遅延範囲を示す特性テーブルを格納する特性テーブルメモリを有してよい。選択部５６は、当該特性テーブルに基づいて、いずれの発光素子３２に入力信号を供給するかを選択する。本例における遅延回路３０によれば、所望の分解能の遅延を容易に生成することができる。また、広い可変遅延範囲の遅延を容易に生成することができる。
【００４６】
図８は、特性テーブルの一例を示す。特性テーブルメモリは、図８に示すような特性テーブルを格納する。特性テーブルは、複数の発光素子３２のそれぞれの遅延分解能及び適正遅延範囲を、それぞれの発光素子３２毎に示す。
【００４７】
図９は、発光素子３２のバイアス電流及びバンド間遷移時間時定数τnと、発光遅延時間との関係を示す。図９において、横軸はバイアス電流を示し、縦軸は発光遅延時間を示す。図７に関連して説明した遅延回路３０においては、バンド間遷移時間時定数τnの異なる発光素子３２のいずれかを選択することにより、所望の遅延分解能及び所望の可変遅延範囲を有する遅延を生成する。図９に示すように、バンド間遷移時間時定数τnが大きい場合、発光素子３２における可変遅延範囲は増大する。また、バイアス電流を予め定められた階調数で変化させ、所望の遅延量を生成する場合、バンド間遷移時間時定数が大きいとバイアス電流の１階調毎の遅延変化量が増加する。すなわち、バンド間遷移時間時定数τnの異なる発光素子３２のいずれかを選択することにより、遅延回路３０の遅延分解能及び可変遅延範囲を制御することができる。
【００４８】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更または改良を加えることができる。そのような変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００４９】
また、本実施の形態においては、試験装置に含まれる遅延回路を一実施形態として説明したが、本発明が試験装置に限定されないことは明らかである。例えば、タイミング発生器、通信装置、コンピュータ、時計等の様々なアプリケーションに応用可能であることは明らかである。
【００５０】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００５１】
【図１】本発明に係る試験装置１００の構成の一例を示す図である。
【図２】遅延回路３０の構成の一例を示す図である。
【図３】発光素子３２の発光遅延時間の原理を説明する図である。
【図４】発光素子３２の変調電流及び発光閾電流と、発光遅延時間との関係の一例を示す図である。
【図５】発光素子３２のバイアス電流及び変調電流と、発光遅延時間との関係を示す図である。
【図６】発光素子３２のバイアス電流及び発光閾電流と、発光遅延時間との関係を示す図である。
【図７】遅延回路３０の構成の他の例を示す図である。
【図８】特性テーブルの一例を示す図である。
【図９】発光素子３２のバイアス電流及びバンド間遷移時間時定数τnと、発光遅延時間との関係を示す図である。
【符号の説明】
【００５２】
１０・・・電子デバイス、２０・・・パターン発生部、２２・・・波形整形部、２４・・・信号入出力部、２６・・・判定部、３０・・・遅延回路、３２・・・発光素子、３４・・・バイアス電流源、３６・・・変調電流源、３８・・・バイアス電流制御部、４２・・・変調電流制御部、４６・・・温度制御部、４８・・・光電変換回路、５２・・・トランジスタ、５４・・・トランジスタ、５６・・・選択部、５８・・・ベース端子、１００・・・試験装置
【特許請求の範囲】
【請求項１】
入力信号を所望の時間遅延させた遅延信号を出力する遅延回路であって、
前記入力信号に応じて発光し、発光信号を前記遅延信号として出力する第１発光素子と、
前記第１発光素子が発光を開始する発光閾電流より小さいバイアス電流を、前記第１発光素子に予め供給する第１バイアス電流源と
を備えることを特徴とする遅延回路。
【請求項２】
前記所望の時間に基づいて、前記バイアス電流源における前記バイアス電流を制御するバイアス電流制御部を更に備えることを特徴とする請求項１に記載の遅延回路。
【請求項３】
前記入力信号に応じて、前記第１発光素子を発光させるための変調電流を前記第１発光素子に供給する変調電流源と、
前記遅延回路における遅延分解能に基づいて、前記変調電流源における前記変調電流を制御する変調電流制御部と
を更に備えることを特徴とする請求項１に記載の遅延回路。
【請求項４】
前記変調電流制御部は、前記遅延回路における可変遅延範囲に更に基づいて、前記変調電流源における前記変調電流を制御することを特徴とする請求項３に記載の遅延回路。
【請求項５】
前記第１発光素子が出力した前記発光信号を電気信号に変換し、前記電気信号を前記遅延信号として出力する光電変換部を更に備えることを特徴とする請求項１に記載の遅延回路。
【請求項６】
電子デバイスを試験する試験装置であって、
前記電子デバイスを試験するための試験信号を生成するパターン発生部と、
前記試験信号を整形した信号を前記電子デバイスに供給する波形整形部と、
所望のタイミングを発生するタイミング発生部と、
前記試験信号に基づいて、前記電子デバイスが出力する出力信号を、前記タイミング発生部が発生した前記タイミングでサンプリングするサンプリング部と、
前記サンプリング部におけるサンプリング結果に基づいて、前記電子デバイスの良否を判定する判定部と
を備え、
前記タイミング発生部は、
基準クロックを発生する基準クロック発生部と、
前記基準クロックを所望の時間遅延させた遅延信号を、前記所望のタイミングとして出力する遅延回路と
を有し、
前記遅延回路は、
前記基準クロックに応じて発光し、発光信号を前記遅延信号として出力する第１発光素子と、
前記発光素子が発光を開始する発光閾電流より小さいバイアス電流を、前記発光素子に予め供給するバイアス電流制御部と
を有することを特徴とする試験装置。
【請求項１】
入力信号を所望の時間遅延させた遅延信号を出力する遅延回路であって、
前記入力信号に応じて発光し、発光信号を前記遅延信号として出力する第１発光素子と、
前記第１発光素子が発光を開始する発光閾電流より小さいバイアス電流を、前記第１発光素子に予め供給する第１バイアス電流源と
を備えることを特徴とする遅延回路。
【請求項２】
前記所望の時間に基づいて、前記バイアス電流源における前記バイアス電流を制御するバイアス電流制御部を更に備えることを特徴とする請求項１に記載の遅延回路。
【請求項３】
前記入力信号に応じて、前記第１発光素子を発光させるための変調電流を前記第１発光素子に供給する変調電流源と、
前記遅延回路における遅延分解能に基づいて、前記変調電流源における前記変調電流を制御する変調電流制御部と
を更に備えることを特徴とする請求項１に記載の遅延回路。
【請求項４】
前記変調電流制御部は、前記遅延回路における可変遅延範囲に更に基づいて、前記変調電流源における前記変調電流を制御することを特徴とする請求項３に記載の遅延回路。
【請求項５】
前記第１発光素子が出力した前記発光信号を電気信号に変換し、前記電気信号を前記遅延信号として出力する光電変換部を更に備えることを特徴とする請求項１に記載の遅延回路。
【請求項６】
電子デバイスを試験する試験装置であって、
前記電子デバイスを試験するための試験信号を生成するパターン発生部と、
前記試験信号を整形した信号を前記電子デバイスに供給する波形整形部と、
所望のタイミングを発生するタイミング発生部と、
前記試験信号に基づいて、前記電子デバイスが出力する出力信号を、前記タイミング発生部が発生した前記タイミングでサンプリングするサンプリング部と、
前記サンプリング部におけるサンプリング結果に基づいて、前記電子デバイスの良否を判定する判定部と
を備え、
前記タイミング発生部は、
基準クロックを発生する基準クロック発生部と、
前記基準クロックを所望の時間遅延させた遅延信号を、前記所望のタイミングとして出力する遅延回路と
を有し、
前記遅延回路は、
前記基準クロックに応じて発光し、発光信号を前記遅延信号として出力する第１発光素子と、
前記発光素子が発光を開始する発光閾電流より小さいバイアス電流を、前記発光素子に予め供給するバイアス電流制御部と
を有することを特徴とする試験装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００７−１４００９（Ｐ２００７−１４００９Ａ）
【公開日】平成１９年１月１８日（２００７．１．１８）
【国際特許分類】
【出願番号】特願２００６−２２７１１７（Ｐ２００６−２２７１１７）
【出願日】平成１８年８月２３日（２００６．８．２３）
【分割の表示】特願２００２−２３４９（Ｐ２００２−２３４９）の分割
【原出願日】平成１４年１月９日（２００２．１．９）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
【公開日】平成１９年１月１８日（２００７．１．１８）
【国際特許分類】
【出願日】平成１８年８月２３日（２００６．８．２３）
【分割の表示】特願２００２−２３４９（Ｐ２００２−２３４９）の分割
【原出願日】平成１４年１月９日（２００２．１．９）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
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