半導体装置
【課題】切り替えスイッチのオンオフに伴うノイズがバイアスラインに重畳するのを防ぐ。
【解決手段】バイアス電流が流れるバイアスラインＶＬと、バイアス電流の量を制御信号ＤＤに基づいて切り替える切り替えスイッチ７０と、制御信号ＤＤが供給される制御ラインとバイアスラインＶＬとの間の寄生容量を介して制御信号ＤＤの変化時に生じるバイアスラインＶＬの電位変動を相殺する相殺回路９１〜９３とを備える。本発明によれば、切り替えスイッチ７０のオンオフに伴ってバイアスラインＶＬに生じるノイズを相殺することが可能となる。
【解決手段】バイアス電流が流れるバイアスラインＶＬと、バイアス電流の量を制御信号ＤＤに基づいて切り替える切り替えスイッチ７０と、制御信号ＤＤが供給される制御ラインとバイアスラインＶＬとの間の寄生容量を介して制御信号ＤＤの変化時に生じるバイアスラインＶＬの電位変動を相殺する相殺回路９１〜９３とを備える。本発明によれば、切り替えスイッチ７０のオンオフに伴ってバイアスラインＶＬに生じるノイズを相殺することが可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、バイアスラインに流れるバイアス電流を切り替え可能な半導体装置に関する。
【背景技術】
【０００２】
半導体装置においては、バイアスラインに流れるバイアス電流量が切り替えられる場合がある。一例として、クロック信号のデューティを制御するデューティ制御回路の中には、バイアス電流に基づいてクロック信号のデューティを変化させるタイプのものが存在する（特許文献１参照）。このようなタイプのデューティ制御回路においては、クロック信号の現在のデューティに応じてバイアスラインに流すバイアス電流量を変化させるフィードバック制御を行うことにより、クロック信号のデューティを所望の値（典型的には５０％）に安定させることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−６５６３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、バイアスラインに流すバイアス電流を変化させる際には、切り替えスイッチのオンオフに伴うノイズがバイアスラインに重畳することがある。このような場合、バイアス電流を変化させる度にノイズが発生することから、バイアス電流を例えばデューティ制御回路において用いると、クロック信号のデューティを所望の値とすることができないおそれが生じる。
【課題を解決するための手段】
【０００５】
本発明の一側面による半導体装置は、バイアス電流が流れるバイアスラインと、前記バイアス電流の量を制御信号に基づいて切り替える切り替えスイッチと、前記制御信号が供給される制御ラインと、前記制御ラインと前記バイアスラインとの間の寄生容量を介して前記制御信号の変化時に生じる前記バイアスラインの電位変動を相殺する相殺回路とを備えることを特徴とする。
【０００６】
本発明の他の側面による半導体装置は、バイアス電流が流れるバイアスラインと、ゲート幅が互いに異なり、ドレインが前記バイアスラインに共通接続された複数のＭＯＳトランジスタからなる切り替えスイッチと、前記複数のＭＯＳトランジスタのゲートにそれぞれ個別の制御信号を供給する制御回路と、容量値が互いに異なり、一端が前記バイアスラインに共通接続され、他端にそれぞれ対応する前記制御信号の反転信号が供給される複数のバランス容量とを備えることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、切り替えスイッチのオンオフに伴ってバイアスラインに生じるノイズを相殺することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】ＤＬＬ回路２０の構成の一例を示すブロック図である。
【図３】デューティ調整回路２２の一例を示す回路図である。
【図４】デューティ調整回路２２の動作を説明するための波形図である。
【図５】バイアス回路２６の一例を示す回路図である。
【図６】バイアス回路２６の動作を説明するための模式的な波形図である。
【図７】本発明を適用したディレイライン２１の回路図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１０】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１１】
図１に示すように、本実施形態による半導体装置１０は、主回路１１と、主回路１１から出力される内部データＲＤに基づいてデータ出力端子１３を駆動する出力バッファ１２とを備えている。半導体装置１０の種類については特に限定されないが、一例としてＤＲＡＭ（Dynamic Random Access Memory）を挙げることができる。半導体装置１０がＤＲＡＭである場合、主回路１１はメモリセルアレイ及びこれにアクセスするためのアクセス回路（デコーダなど）を含む。この場合、主回路１１にはアドレス端子１４及びコマンド端子１５を介してアドレス信号ＡＤＤ及びコマンド信号ＣＭＤが入力され、コマンド信号ＣＭＤがリードコマンドを示していることに応答して、アドレス信号ＡＤＤにより特定されるメモリセルのデータが読み出され、データ出力端子１３からリードデータＤＱとして出力される。但し、本発明の対象がＤＲＡＭに限定されるものではなく、他の半導体メモリであっても構わないし、メモリ以外の半導体装置であっても構わない。
【００１２】
出力バッファ１２の動作は内部クロック信号ＬＣＬＫに同期して行われる。内部クロック信号ＬＣＬＫは、クロック端子１６を介して外部から供給される外部クロック信号ＣＫをＤＬＬ回路２０によって遅延させることによって生成される。ＤＬＬ回路２０によって生成された内部クロック信号ＬＣＬＫは、出力バッファ１２と実質的に同じ回路構成を有するレプリカバッファ３０に供給され、その出力であるレプリカクロックＲｅｐＣＬＫがＤＬＬ回路２０にフィードバックされる。レプリカバッファ３０は出力バッファ１２と実質的に同じ回路構成を有しているため、レプリカバッファ３０から出力されるレプリカクロックＲｅｐＣＬＫの位相は、出力バッファ１２から出力されるリードデータＤＱの位相と正確に一致する。ＤＬＬ回路２０は、レプリカクロックＲｅｐＣＬＫを受けて外部クロック信号ＣＫの遅延量を決定するとともに、出力される内部クロック信号ＬＣＬＫのデューティを５０％に制御する。
【００１３】
図２は、ＤＬＬ回路２０の構成の一例を示すブロック図である。
【００１４】
図２に示すＤＬＬ回路２０は、外部クロック信号ＣＫを遅延させるディレイライン２１と、ディレイライン２１から出力される内部クロック信号ＬＣＬＫａのデューティを調整するデューティ調整回路２２とを備えており、デューティ調整回路２２の出力が内部クロック信号ＬＣＬＫとして用いられる。さらに、ＤＬＬ回路２０には位相検出回路２３、カウンタ回路２４、デューティ検出回路２５及びバイアス回路２６が含まれている。
【００１５】
位相検出回路２３は、外部クロック信号ＣＫとレプリカクロックＲｅｐＣＬＫの位相を比較し、その結果に基づいて位相判定信号ＰＤを生成する回路である。例えば、レプリカクロックＲｅｐＣＬＫの位相が外部クロック信号ＣＫに対して遅れている場合には位相判定信号ＰＤをローレベルとし、レプリカクロックＲｅｐＣＬＫの位相が外部クロック信号ＣＫに対して進んでいる場合には位相判定信号ＰＤをハイレベルとする。位相判定信号ＰＤは、カウンタ回路２４に供給される。カウンタ回路２４は、位相判定信号ＰＤに基づいてそのカウント値ＣＯＵＮＴをカウントアップ又はカウントダウンする回路である。
【００１６】
カウンタ回路２４のカウント値ＣＯＵＮＴはディレイライン２１に供給され、ディレイライン２１はカウント値ＣＯＵＮＴに基づいて外部クロック信号ＣＫの遅延量を変化させる。これにより、例えば、位相判定信号ＰＤがローレベルを示している場合にはカウンタ回路２４がカウントダウンされ、ディレイライン２１による外部クロック信号ＣＫの遅延量が減少する。これにより、外部クロック信号ＣＫの位相と一致するまでレプリカクロックＲｅｐＣＬＫの位相が進められる。逆に、位相判定信号ＰＤがハイレベルを示している場合にはカウンタ回路２４がカウントアップされ、ディレイライン２１による外部クロック信号ＣＫの遅延量が増加する。これにより、外部クロック信号ＣＫの位相と一致するまでレプリカクロックＲｅｐＣＬＫの位相が遅延される。
【００１７】
一方、デューティ検出回路２５は、レプリカクロックＲｅｐＣＬＫのデューティを検出し、その結果に基づいてデューティ制御信号ＤＤを生成する回路である。特に限定されるものではないが、本実施形態ではデューティ制御信号ＤＤは３ビットのバイナリ信号である。デューティ制御信号ＤＤはバイアス回路２６に供給される。
【００１８】
バイアス回路２６は、デューティ制御信号ＤＤに基づいてバイアス電圧Ｖｂｉａｓを生成する回路である。上述の通り、デューティ制御信号ＤＤが３ビットのバイナリ信号である場合、バイアス回路２６はバイアス電圧Ｖｂｉａｓのレベルを８段階（＝２３）に変化させる。バイアス回路２６の詳細については後述する。バイアス回路２６によって生成されるバイアス電圧Ｖｂｉａｓは、デューティ調整回路２２に供給される。
【００１９】
図３は、デューティ調整回路２２の一例を示す回路図である。
【００２０】
図３に示すデューティ調整回路２２は、直列接続された３段のインバータ４１〜４３を含む。初段のインバータ４１には内部クロック信号ＬＣＬＫａが供給され、最終段のインバータ４３からは内部クロック信号ＬＣＬＫが出力される。また、インバータ４１とインバータ４２を繋ぐクロック伝送ライン４４にはバイアストランジスタ４５が接続され、インバータ４２とインバータ４３を繋ぐクロック伝送ライン４６にはバイアストランジスタ４７が接続されている。これらバイアストランジスタ４５，４７のゲートにはいずれもバイアス電圧Ｖｂｉａｓが供給され、ソースはいずれも接地電位ＶＳＳＤＬに接続されている。このため、バイアス電圧Ｖｂｉａｓに応じてクロック伝送ライン４４，４６の伝送特性が変化する。
【００２１】
図４は、デューティ調整回路２２の動作を説明するための波形図である。
【００２２】
図４には、内部クロック信号ＬＣＬＫａのデューティが５０％を超えている状態が示されており、この場合、バイアス電圧Ｖｂｉａｓのレベルが高められる。つまり、バイアストランジスタ４５，４７による電荷の引き抜き量を増大させる。その結果、図４に示すように、クロック伝送ライン４４，４６を伝送するクロック信号ＬＣＬＫｂ，ＬＣＬＫｃの立ち上がり時間がより長くなる。そして、最終段のインバータ４３から出力される内部クロック信号ＬＣＬＫは、クロック伝送ライン４６上のクロック信号ＬＣＬＫｃがインバータ４３のしきい値Ｖｔを超える度に反転するため、最終的に得られる内部クロック信号ＬＣＬＫのデューティは、内部クロック信号ＬＣＬＫａのデューティよりも小さくなる。このような制御により、内部クロック信号ＬＣＬＫのデューティが５０％となるよう制御される。
【００２３】
図５は、バイアス回路２６の一例を示す回路図である。
【００２４】
図５に示すバイアス回路２６は、カレントミラー回路の入力側を構成するバイアス源５０と、カレントミラー回路の出力側を構成する電流源６０と、電流源６０とバイアスラインＶＬとの間に接続された切り替えスイッチ７０とを備えている。
【００２５】
バイアス源５０は、電源電位ＶＰＥＲＤと接地電位ＶＳＳＤＬとの間に直列接続されたＰチャンネル型ＭＯＳトランジスタ５１、抵抗５２及びＮチャンネル型ＭＯＳトランジスタ５３を含んでいる。トランジスタ５１のゲートとドレインは短絡されており、これによりカレントミラー回路の入力トランジスタを構成する。トランジスタ５３はバイアス源５０を活性化させるためのトランジスタであり、そのゲートには活性化信号ＡＣＴが入力される。これにより、活性化信号ＡＣＴがハイレベルになるとバイアス源５０に定電流が流れ、ノードＡの電位が所定の電位となる。
【００２６】
電流源６０は、ソースが電源電位ＶＰＥＲＤに接続され、ゲートがノードＡに接続された３つのＰチャンネル型ＭＯＳトランジスタ６１〜６３を備える。したがって、これらトランジスタ６１〜６３はカレントミラー回路の出力トランジスタを構成する。トランジスタ６１〜６３のチャネル幅は互いに相違しており、本実施形態では、トランジスタ６１のチャネル幅をＷａとした場合、トランジスタ６２，６３のチャネル幅がそれぞれ２Ｗａ、４Ｗａに設定されている。このため、トランジスタ６１のドレイン電流をＩａとした場合、トランジスタ６２，６３のドレイン電流はそれぞれ２Ｉａ，４Ｉａとなる。
【００２７】
切り替えスイッチ７０は、電流源６０とバイアスラインＶＬとの間に接続された３つのＰチャンネル型ＭＯＳトランジスタ７１〜７３を備える。トランジスタ７１〜７３のソースは、それぞれ対応するトランジスタ６１〜６３のドレインに接続されている。また、トランジスタ７１〜７３のゲートには、デューティ制御信号ＤＤを構成する各ビットＤＤ１〜ＤＤ３がそれぞれ供給される。これにより、トランジスタ７１〜７３はデューティ制御信号ＤＤの各ビットＤＤ１〜ＤＤ３に基づいて個別にオンオフ制御がされることになる。本実施形態では、オン抵抗を減らすため、トランジスタ７１〜７３のチャネル幅についても互いに相違しており、トランジスタ７１のチャネル幅をＷｂとした場合、トランジスタ７２，７３のチャネル幅がそれぞれ２Ｗｂ、４Ｗｂに設定されている。ＷａとＷｂの値は同じであっても構わない。
【００２８】
かかる構成により、電流源６０からバイアスラインＶＬに流れるバイアス電流量は、デューティ制御信号ＤＤの値に基づいて８段階に制御されることになる。図５に示すように、バイアスラインＶＬにはダイオード接続されたＮチャンネル型ＭＯＳトランジスタからなる電流電圧変換回路８０が接続されている。これにより、バイアスラインＶＬの電位は、バイアスラインＶＬに流れ込むバイアス電流量、すなわちデューティ制御信号ＤＤの値に応じたレベルに制御される。
【００２９】
さらに、本実施形態においては、バイアスラインＶＬにバランス容量９１〜９３が接続されている。バランス容量９１〜９３は、ソースとドレインが短絡されたＰチャンネル型ＭＯＳトランジスタからなり、そのソース及びドレインがバイアスラインＶＬに接続され、ゲートにデューティ制御信号ＤＤを構成する各ビットＤＤ１〜ＤＤ３の反転信号がそれぞれ供給される。本実施形態では、バランス容量９１〜９３を構成する各トランジスタのチャネル幅についても互いに相違しており、バランス容量９１を構成するトランジスタのチャネル幅をＷｃとした場合、バランス容量９２，９３を構成するトランジスタのチャネル幅がそれぞれ２Ｗｃ、４Ｗｃに設定されている。Ｗｃの値はＷｂの半分であることが好ましい。
【００３０】
バランス容量９１〜９３は、切り替えスイッチ７０を構成するトランジスタ７１〜７３がオンからオフ又はオフからオンに変化する際、バイアスラインＶＬに生じるノイズを相殺する役割を果たす。つまり、デューティ制御信号ＤＤを構成する各ビットＤＤ１〜ＤＤ３の論理レベルが変化すると、各ビットＤＤ１〜ＤＤ３を伝送する制御ラインとバイアスラインＶＬとの間の寄生容量によってバイアスラインＶＬにノイズが重畳する。この寄生容量は、主にトランジスタ７１〜７３に含まれるゲートドレイン間の寄生容量Ｃｇｄからなる。したがって、ビットＤＤ１がローレベルからハイレベルに変化すると、トランジスタ７１に含まれる寄生容量ＣｇｄによってバイアスラインＶＬのレベルが瞬間的に高くなる。逆に、ビットＤＤ１がハイレベルからローレベルに変化すると、バイアスラインＶＬのレベルが瞬間的に低くなる。このようなノイズは、バイアスラインＶＬに接続する補償容量８１の容量値を大きく設計することによってある程度緩和することができるが、この場合にはデューティ制御信号ＤＤの値の変化に伴うバイアス電圧Ｖｂｉａｓの変化が遅くなる。
【００３１】
この問題はバランス容量９１〜９３によって解決される。つまり、バランス容量９１〜９３には各ビットＤＤ１〜ＤＤ３の反転信号がそれぞれ供給されるため、各ビットＤＤ１〜ＤＤ３の変化によってトランジスタ７１〜７３経由でバイアスラインＶＬに与えられるノイズは、各ビットＤＤ１〜ＤＤ３の変化によってバランス容量９１〜９３経由でバイアスラインＶＬに与えられるノイズによって打ち消される。例えば、ビットＤＤ１がローレベルからハイレベルに変化した場合、トランジスタ７１経由のノイズによってバイアスラインＶＬのレベルは瞬間的に高くなろうとするが、同時に、バランス容量９１経由のノイズによってバイアスラインＶＬのレベルは瞬間的に低くなろうとするため、結果的にバイアス電圧Ｖｂｉａｓにはノイズは現れない。このように、バランス容量９１〜９３は、デューティ制御信号ＤＤの変化時に生じるバイアスラインＶＬの電位変動を相殺する相殺回路として機能する。
【００３２】
しかも、上述の通りＷｃの値をＷｂの半分に設計すれば、ノイズはほぼ完全に相殺される。これは、トランジスタ７１〜７３経由のノイズはゲートドレイン間の寄生容量Ｃｇｄによるものであるのに対し、バランス容量９１〜９３経由のノイズはゲートドレイン間の寄生容量Ｃｇｄとゲートソース間の寄生容量Ｃｇｓの両方によるものであるため、チャネル幅が同じであればバランス容量９１〜９３の方が２倍の容量値となるためである。したがって、バランス容量９１〜９３を構成するトランジスタのチャネル幅をトランジスタ７１〜７３のチャネル幅の半分とすれば、ノイズをほぼ完全に相殺することが可能となる。尚、上記はチャネル長が一定である場合を前提とした説明であり、チャネル長を考慮する場合には上述した「チャネル幅」を「ゲート面積」と読み替えればよい。
【００３３】
図６は、バイアス回路２６の動作を説明するための模式的な波形図である。
【００３４】
バランス容量９１〜９３を用いない比較例においては、図６の波形ａに示すようにデューティ制御信号ＤＤの値が変化（２，３，４，５，６・・・）すると、変化の前後においてバイアス電圧Ｖｂｉａｓに大きなノイズが重畳する。特に、図３に示すデューティ調整回路２２では、バイアスラインＶＬがバイアストランジスタ４５，４７のゲートに直接接続されているため、バイアス電圧Ｖｂｉａｓにノイズが重畳すると、バイアストランジスタ４５，４７が直接的に影響を受け、その結果、内部クロック信号ＬＣＬＫのデューティが所望の値とは異なる値となる可能性がある。
【００３５】
これに対し、本実施形態においては、図６の波形ｂに示すようにデューティ制御信号ＤＤの値が変化すると、バイアス電圧Ｖｂｉａｓのレベルが正しく変化し、且つ、変化の前後においてノイズは生じない。これにより、バイアストランジスタ４５，４７による電荷の引き抜き量は所望の量となり、その結果、内部クロック信号ＬＣＬＫのデューティを所望の値（典型的には５０％）とすることが可能となる。このように、本実施形態では、制御対象であるバイアストランジスタ４５，４７のゲートがバイアスラインＶＬに直接接続されており、このため、バイアスラインＶＬのノイズがデューティに大きく影響を与える回路構成であるにもかかわらず、バイアスラインＶＬのノイズが相殺されることから、デューティを所望の値に正しく制御することが可能となる。
【００３６】
以上、デューティ調整回路２２を制御するバイアス回路２６に本発明を適用した場合を例に説明したが、本発明の適用範囲がこれに限定されるものではない。例えば、本発明をディレイライン２１に適用することも可能である。
【００３７】
図７は、本発明を適用したディレイライン２１の回路図である。
【００３８】
図７に示すディレイライン２１は、複数段（本例では４段）のインバータからなるインバータ列２２０と、インバータ列２２０を構成するＰチャンネル型ＭＯＳトランジスタのソースに動作電流を与える定電流回路２３１と、インバータ列２２０を構成するＮチャンネル型ＭＯＳトランジスタのソースに動作電流を与える定電流回路２３２と、定電流回路２３１，２３２の電流値Ｉｂを決める電流調整回路２４０とを備えている。
【００３９】
電流調整回路２４０は、並列接続された３つの選択トランジスタ２４１〜２４３を含んでいる。選択トランジスタ２４１〜２４３の電流供給能力には重み付けがされており、選択トランジスタ２４１のチャネル幅をＷｄとした場合、選択トランジスタ２４２のチャネル幅は２Ｗｄ、選択トランジスタ２４３のチャネル幅は４Ｗｄに設計されている。また、選択トランジスタ２４１〜２４３のゲートには、カウンタ回路２４のカウント値ＣＯＵＮＴを構成する各ビットＣ１〜Ｃ３の反転信号がそれぞれ供給される。これにより、３ビットのカウント値ＣＯＵＮＴに基づいて８種類の電流値のいずれかが選択されることになる。
【００４０】
カウント値に基づいて電流調整回路２４０により生成される電流Ｉｂは、定電流回路２３１，２３２に含まれるカレントミラー回路によって複製され、インバータ列２２０に動作電流として与えられる。そして、インバータ列２２０の遅延量を決める伝送特性は動作電流によって変化することから、カウント値によって内部クロック信号ＬＣＬＫの位相を制御することが可能となる。
【００４１】
さらに、本実施形態では、選択トランジスタ２４１〜２４３のドレインにバランス容量２９１〜２９３が接続されており、これらバランス容量２９１〜２９３を構成するトランジスタのゲートには、カウント値ＣＯＵＮＴを構成する各ビットＣ１〜Ｃ３がそれぞれ供給される。バランス容量２９１〜２９３を構成するトランジスタのチャネル幅は、それぞれＷｄ／２、Ｗｄ、２Ｗｄとすることが好ましい。その理由は既に説明したとおりである。これにより、カウント値ＣＯＵＮＴの変化によって生じるノイズがバランス容量２９１〜２９３によって相殺されるため、内部クロック信号ＬＣＬＫの位相を正しく制御することが可能となる。
【００４２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００４３】
例えば、上記実施形態では、デューティ制御信号ＤＤ及びカウント値ＣＯＵＮＴをいずれも３ビットとしているが、これら信号のビット数についてはこれに限定されるものではない。
【００４４】
また、上記実施形態では、バランス容量としてソースとドレインが短絡されたＭＯＳトランジスタを用いているが、本発明においてこの点は必須でない。また、バランス容量としてソースとドレインが短絡されたＭＯＳトランジスタを用いる場合であっても、上記実施形態のようにゲートに信号を入力し、ソース及びドレインをバイアスラインに接続することは必須でなく、その逆であっても構わない。
【符号の説明】
【００４５】
１０ 半導体装置
１１ 主回路
１２ 出力バッファ
１３ データ出力端子
１４ アドレス端子
１５ コマンド端子
１６ クロック端子
２０ ＤＬＬ回路
２１ ディレイライン
２２ デューティ調整回路
２３ 位相検出回路
２４ カウンタ回路
２５ デューティ検出回路
２６ バイアス回路
３０ レプリカバッファ
４１〜４３ インバータ
４４，４６ クロック伝送ライン
４５，４７ バイアストランジスタ
５０ バイアス源
５１，５３ トランジスタ
５２ 抵抗
６０ 電流源
６１〜６３ トランジスタ
７０ 切り替えスイッチ
７１〜７３ トランジスタ
８０ 電流電圧変換回路
８１ 補償容量
９１〜９３ バランス容量（相殺回路）
２２０ インバータ列
２３１，２３２ 定電流回路
２４０ 電流調整回路
２４１〜２４３ 選択トランジスタ
２９１〜２９３ バランス容量（相殺回路）
ＶＬ バイアスライン
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、バイアスラインに流れるバイアス電流を切り替え可能な半導体装置に関する。
【背景技術】
【０００２】
半導体装置においては、バイアスラインに流れるバイアス電流量が切り替えられる場合がある。一例として、クロック信号のデューティを制御するデューティ制御回路の中には、バイアス電流に基づいてクロック信号のデューティを変化させるタイプのものが存在する（特許文献１参照）。このようなタイプのデューティ制御回路においては、クロック信号の現在のデューティに応じてバイアスラインに流すバイアス電流量を変化させるフィードバック制御を行うことにより、クロック信号のデューティを所望の値（典型的には５０％）に安定させることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−６５６３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、バイアスラインに流すバイアス電流を変化させる際には、切り替えスイッチのオンオフに伴うノイズがバイアスラインに重畳することがある。このような場合、バイアス電流を変化させる度にノイズが発生することから、バイアス電流を例えばデューティ制御回路において用いると、クロック信号のデューティを所望の値とすることができないおそれが生じる。
【課題を解決するための手段】
【０００５】
本発明の一側面による半導体装置は、バイアス電流が流れるバイアスラインと、前記バイアス電流の量を制御信号に基づいて切り替える切り替えスイッチと、前記制御信号が供給される制御ラインと、前記制御ラインと前記バイアスラインとの間の寄生容量を介して前記制御信号の変化時に生じる前記バイアスラインの電位変動を相殺する相殺回路とを備えることを特徴とする。
【０００６】
本発明の他の側面による半導体装置は、バイアス電流が流れるバイアスラインと、ゲート幅が互いに異なり、ドレインが前記バイアスラインに共通接続された複数のＭＯＳトランジスタからなる切り替えスイッチと、前記複数のＭＯＳトランジスタのゲートにそれぞれ個別の制御信号を供給する制御回路と、容量値が互いに異なり、一端が前記バイアスラインに共通接続され、他端にそれぞれ対応する前記制御信号の反転信号が供給される複数のバランス容量とを備えることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、切り替えスイッチのオンオフに伴ってバイアスラインに生じるノイズを相殺することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】ＤＬＬ回路２０の構成の一例を示すブロック図である。
【図３】デューティ調整回路２２の一例を示す回路図である。
【図４】デューティ調整回路２２の動作を説明するための波形図である。
【図５】バイアス回路２６の一例を示す回路図である。
【図６】バイアス回路２６の動作を説明するための模式的な波形図である。
【図７】本発明を適用したディレイライン２１の回路図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１０】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１１】
図１に示すように、本実施形態による半導体装置１０は、主回路１１と、主回路１１から出力される内部データＲＤに基づいてデータ出力端子１３を駆動する出力バッファ１２とを備えている。半導体装置１０の種類については特に限定されないが、一例としてＤＲＡＭ（Dynamic Random Access Memory）を挙げることができる。半導体装置１０がＤＲＡＭである場合、主回路１１はメモリセルアレイ及びこれにアクセスするためのアクセス回路（デコーダなど）を含む。この場合、主回路１１にはアドレス端子１４及びコマンド端子１５を介してアドレス信号ＡＤＤ及びコマンド信号ＣＭＤが入力され、コマンド信号ＣＭＤがリードコマンドを示していることに応答して、アドレス信号ＡＤＤにより特定されるメモリセルのデータが読み出され、データ出力端子１３からリードデータＤＱとして出力される。但し、本発明の対象がＤＲＡＭに限定されるものではなく、他の半導体メモリであっても構わないし、メモリ以外の半導体装置であっても構わない。
【００１２】
出力バッファ１２の動作は内部クロック信号ＬＣＬＫに同期して行われる。内部クロック信号ＬＣＬＫは、クロック端子１６を介して外部から供給される外部クロック信号ＣＫをＤＬＬ回路２０によって遅延させることによって生成される。ＤＬＬ回路２０によって生成された内部クロック信号ＬＣＬＫは、出力バッファ１２と実質的に同じ回路構成を有するレプリカバッファ３０に供給され、その出力であるレプリカクロックＲｅｐＣＬＫがＤＬＬ回路２０にフィードバックされる。レプリカバッファ３０は出力バッファ１２と実質的に同じ回路構成を有しているため、レプリカバッファ３０から出力されるレプリカクロックＲｅｐＣＬＫの位相は、出力バッファ１２から出力されるリードデータＤＱの位相と正確に一致する。ＤＬＬ回路２０は、レプリカクロックＲｅｐＣＬＫを受けて外部クロック信号ＣＫの遅延量を決定するとともに、出力される内部クロック信号ＬＣＬＫのデューティを５０％に制御する。
【００１３】
図２は、ＤＬＬ回路２０の構成の一例を示すブロック図である。
【００１４】
図２に示すＤＬＬ回路２０は、外部クロック信号ＣＫを遅延させるディレイライン２１と、ディレイライン２１から出力される内部クロック信号ＬＣＬＫａのデューティを調整するデューティ調整回路２２とを備えており、デューティ調整回路２２の出力が内部クロック信号ＬＣＬＫとして用いられる。さらに、ＤＬＬ回路２０には位相検出回路２３、カウンタ回路２４、デューティ検出回路２５及びバイアス回路２６が含まれている。
【００１５】
位相検出回路２３は、外部クロック信号ＣＫとレプリカクロックＲｅｐＣＬＫの位相を比較し、その結果に基づいて位相判定信号ＰＤを生成する回路である。例えば、レプリカクロックＲｅｐＣＬＫの位相が外部クロック信号ＣＫに対して遅れている場合には位相判定信号ＰＤをローレベルとし、レプリカクロックＲｅｐＣＬＫの位相が外部クロック信号ＣＫに対して進んでいる場合には位相判定信号ＰＤをハイレベルとする。位相判定信号ＰＤは、カウンタ回路２４に供給される。カウンタ回路２４は、位相判定信号ＰＤに基づいてそのカウント値ＣＯＵＮＴをカウントアップ又はカウントダウンする回路である。
【００１６】
カウンタ回路２４のカウント値ＣＯＵＮＴはディレイライン２１に供給され、ディレイライン２１はカウント値ＣＯＵＮＴに基づいて外部クロック信号ＣＫの遅延量を変化させる。これにより、例えば、位相判定信号ＰＤがローレベルを示している場合にはカウンタ回路２４がカウントダウンされ、ディレイライン２１による外部クロック信号ＣＫの遅延量が減少する。これにより、外部クロック信号ＣＫの位相と一致するまでレプリカクロックＲｅｐＣＬＫの位相が進められる。逆に、位相判定信号ＰＤがハイレベルを示している場合にはカウンタ回路２４がカウントアップされ、ディレイライン２１による外部クロック信号ＣＫの遅延量が増加する。これにより、外部クロック信号ＣＫの位相と一致するまでレプリカクロックＲｅｐＣＬＫの位相が遅延される。
【００１７】
一方、デューティ検出回路２５は、レプリカクロックＲｅｐＣＬＫのデューティを検出し、その結果に基づいてデューティ制御信号ＤＤを生成する回路である。特に限定されるものではないが、本実施形態ではデューティ制御信号ＤＤは３ビットのバイナリ信号である。デューティ制御信号ＤＤはバイアス回路２６に供給される。
【００１８】
バイアス回路２６は、デューティ制御信号ＤＤに基づいてバイアス電圧Ｖｂｉａｓを生成する回路である。上述の通り、デューティ制御信号ＤＤが３ビットのバイナリ信号である場合、バイアス回路２６はバイアス電圧Ｖｂｉａｓのレベルを８段階（＝２３）に変化させる。バイアス回路２６の詳細については後述する。バイアス回路２６によって生成されるバイアス電圧Ｖｂｉａｓは、デューティ調整回路２２に供給される。
【００１９】
図３は、デューティ調整回路２２の一例を示す回路図である。
【００２０】
図３に示すデューティ調整回路２２は、直列接続された３段のインバータ４１〜４３を含む。初段のインバータ４１には内部クロック信号ＬＣＬＫａが供給され、最終段のインバータ４３からは内部クロック信号ＬＣＬＫが出力される。また、インバータ４１とインバータ４２を繋ぐクロック伝送ライン４４にはバイアストランジスタ４５が接続され、インバータ４２とインバータ４３を繋ぐクロック伝送ライン４６にはバイアストランジスタ４７が接続されている。これらバイアストランジスタ４５，４７のゲートにはいずれもバイアス電圧Ｖｂｉａｓが供給され、ソースはいずれも接地電位ＶＳＳＤＬに接続されている。このため、バイアス電圧Ｖｂｉａｓに応じてクロック伝送ライン４４，４６の伝送特性が変化する。
【００２１】
図４は、デューティ調整回路２２の動作を説明するための波形図である。
【００２２】
図４には、内部クロック信号ＬＣＬＫａのデューティが５０％を超えている状態が示されており、この場合、バイアス電圧Ｖｂｉａｓのレベルが高められる。つまり、バイアストランジスタ４５，４７による電荷の引き抜き量を増大させる。その結果、図４に示すように、クロック伝送ライン４４，４６を伝送するクロック信号ＬＣＬＫｂ，ＬＣＬＫｃの立ち上がり時間がより長くなる。そして、最終段のインバータ４３から出力される内部クロック信号ＬＣＬＫは、クロック伝送ライン４６上のクロック信号ＬＣＬＫｃがインバータ４３のしきい値Ｖｔを超える度に反転するため、最終的に得られる内部クロック信号ＬＣＬＫのデューティは、内部クロック信号ＬＣＬＫａのデューティよりも小さくなる。このような制御により、内部クロック信号ＬＣＬＫのデューティが５０％となるよう制御される。
【００２３】
図５は、バイアス回路２６の一例を示す回路図である。
【００２４】
図５に示すバイアス回路２６は、カレントミラー回路の入力側を構成するバイアス源５０と、カレントミラー回路の出力側を構成する電流源６０と、電流源６０とバイアスラインＶＬとの間に接続された切り替えスイッチ７０とを備えている。
【００２５】
バイアス源５０は、電源電位ＶＰＥＲＤと接地電位ＶＳＳＤＬとの間に直列接続されたＰチャンネル型ＭＯＳトランジスタ５１、抵抗５２及びＮチャンネル型ＭＯＳトランジスタ５３を含んでいる。トランジスタ５１のゲートとドレインは短絡されており、これによりカレントミラー回路の入力トランジスタを構成する。トランジスタ５３はバイアス源５０を活性化させるためのトランジスタであり、そのゲートには活性化信号ＡＣＴが入力される。これにより、活性化信号ＡＣＴがハイレベルになるとバイアス源５０に定電流が流れ、ノードＡの電位が所定の電位となる。
【００２６】
電流源６０は、ソースが電源電位ＶＰＥＲＤに接続され、ゲートがノードＡに接続された３つのＰチャンネル型ＭＯＳトランジスタ６１〜６３を備える。したがって、これらトランジスタ６１〜６３はカレントミラー回路の出力トランジスタを構成する。トランジスタ６１〜６３のチャネル幅は互いに相違しており、本実施形態では、トランジスタ６１のチャネル幅をＷａとした場合、トランジスタ６２，６３のチャネル幅がそれぞれ２Ｗａ、４Ｗａに設定されている。このため、トランジスタ６１のドレイン電流をＩａとした場合、トランジスタ６２，６３のドレイン電流はそれぞれ２Ｉａ，４Ｉａとなる。
【００２７】
切り替えスイッチ７０は、電流源６０とバイアスラインＶＬとの間に接続された３つのＰチャンネル型ＭＯＳトランジスタ７１〜７３を備える。トランジスタ７１〜７３のソースは、それぞれ対応するトランジスタ６１〜６３のドレインに接続されている。また、トランジスタ７１〜７３のゲートには、デューティ制御信号ＤＤを構成する各ビットＤＤ１〜ＤＤ３がそれぞれ供給される。これにより、トランジスタ７１〜７３はデューティ制御信号ＤＤの各ビットＤＤ１〜ＤＤ３に基づいて個別にオンオフ制御がされることになる。本実施形態では、オン抵抗を減らすため、トランジスタ７１〜７３のチャネル幅についても互いに相違しており、トランジスタ７１のチャネル幅をＷｂとした場合、トランジスタ７２，７３のチャネル幅がそれぞれ２Ｗｂ、４Ｗｂに設定されている。ＷａとＷｂの値は同じであっても構わない。
【００２８】
かかる構成により、電流源６０からバイアスラインＶＬに流れるバイアス電流量は、デューティ制御信号ＤＤの値に基づいて８段階に制御されることになる。図５に示すように、バイアスラインＶＬにはダイオード接続されたＮチャンネル型ＭＯＳトランジスタからなる電流電圧変換回路８０が接続されている。これにより、バイアスラインＶＬの電位は、バイアスラインＶＬに流れ込むバイアス電流量、すなわちデューティ制御信号ＤＤの値に応じたレベルに制御される。
【００２９】
さらに、本実施形態においては、バイアスラインＶＬにバランス容量９１〜９３が接続されている。バランス容量９１〜９３は、ソースとドレインが短絡されたＰチャンネル型ＭＯＳトランジスタからなり、そのソース及びドレインがバイアスラインＶＬに接続され、ゲートにデューティ制御信号ＤＤを構成する各ビットＤＤ１〜ＤＤ３の反転信号がそれぞれ供給される。本実施形態では、バランス容量９１〜９３を構成する各トランジスタのチャネル幅についても互いに相違しており、バランス容量９１を構成するトランジスタのチャネル幅をＷｃとした場合、バランス容量９２，９３を構成するトランジスタのチャネル幅がそれぞれ２Ｗｃ、４Ｗｃに設定されている。Ｗｃの値はＷｂの半分であることが好ましい。
【００３０】
バランス容量９１〜９３は、切り替えスイッチ７０を構成するトランジスタ７１〜７３がオンからオフ又はオフからオンに変化する際、バイアスラインＶＬに生じるノイズを相殺する役割を果たす。つまり、デューティ制御信号ＤＤを構成する各ビットＤＤ１〜ＤＤ３の論理レベルが変化すると、各ビットＤＤ１〜ＤＤ３を伝送する制御ラインとバイアスラインＶＬとの間の寄生容量によってバイアスラインＶＬにノイズが重畳する。この寄生容量は、主にトランジスタ７１〜７３に含まれるゲートドレイン間の寄生容量Ｃｇｄからなる。したがって、ビットＤＤ１がローレベルからハイレベルに変化すると、トランジスタ７１に含まれる寄生容量ＣｇｄによってバイアスラインＶＬのレベルが瞬間的に高くなる。逆に、ビットＤＤ１がハイレベルからローレベルに変化すると、バイアスラインＶＬのレベルが瞬間的に低くなる。このようなノイズは、バイアスラインＶＬに接続する補償容量８１の容量値を大きく設計することによってある程度緩和することができるが、この場合にはデューティ制御信号ＤＤの値の変化に伴うバイアス電圧Ｖｂｉａｓの変化が遅くなる。
【００３１】
この問題はバランス容量９１〜９３によって解決される。つまり、バランス容量９１〜９３には各ビットＤＤ１〜ＤＤ３の反転信号がそれぞれ供給されるため、各ビットＤＤ１〜ＤＤ３の変化によってトランジスタ７１〜７３経由でバイアスラインＶＬに与えられるノイズは、各ビットＤＤ１〜ＤＤ３の変化によってバランス容量９１〜９３経由でバイアスラインＶＬに与えられるノイズによって打ち消される。例えば、ビットＤＤ１がローレベルからハイレベルに変化した場合、トランジスタ７１経由のノイズによってバイアスラインＶＬのレベルは瞬間的に高くなろうとするが、同時に、バランス容量９１経由のノイズによってバイアスラインＶＬのレベルは瞬間的に低くなろうとするため、結果的にバイアス電圧Ｖｂｉａｓにはノイズは現れない。このように、バランス容量９１〜９３は、デューティ制御信号ＤＤの変化時に生じるバイアスラインＶＬの電位変動を相殺する相殺回路として機能する。
【００３２】
しかも、上述の通りＷｃの値をＷｂの半分に設計すれば、ノイズはほぼ完全に相殺される。これは、トランジスタ７１〜７３経由のノイズはゲートドレイン間の寄生容量Ｃｇｄによるものであるのに対し、バランス容量９１〜９３経由のノイズはゲートドレイン間の寄生容量Ｃｇｄとゲートソース間の寄生容量Ｃｇｓの両方によるものであるため、チャネル幅が同じであればバランス容量９１〜９３の方が２倍の容量値となるためである。したがって、バランス容量９１〜９３を構成するトランジスタのチャネル幅をトランジスタ７１〜７３のチャネル幅の半分とすれば、ノイズをほぼ完全に相殺することが可能となる。尚、上記はチャネル長が一定である場合を前提とした説明であり、チャネル長を考慮する場合には上述した「チャネル幅」を「ゲート面積」と読み替えればよい。
【００３３】
図６は、バイアス回路２６の動作を説明するための模式的な波形図である。
【００３４】
バランス容量９１〜９３を用いない比較例においては、図６の波形ａに示すようにデューティ制御信号ＤＤの値が変化（２，３，４，５，６・・・）すると、変化の前後においてバイアス電圧Ｖｂｉａｓに大きなノイズが重畳する。特に、図３に示すデューティ調整回路２２では、バイアスラインＶＬがバイアストランジスタ４５，４７のゲートに直接接続されているため、バイアス電圧Ｖｂｉａｓにノイズが重畳すると、バイアストランジスタ４５，４７が直接的に影響を受け、その結果、内部クロック信号ＬＣＬＫのデューティが所望の値とは異なる値となる可能性がある。
【００３５】
これに対し、本実施形態においては、図６の波形ｂに示すようにデューティ制御信号ＤＤの値が変化すると、バイアス電圧Ｖｂｉａｓのレベルが正しく変化し、且つ、変化の前後においてノイズは生じない。これにより、バイアストランジスタ４５，４７による電荷の引き抜き量は所望の量となり、その結果、内部クロック信号ＬＣＬＫのデューティを所望の値（典型的には５０％）とすることが可能となる。このように、本実施形態では、制御対象であるバイアストランジスタ４５，４７のゲートがバイアスラインＶＬに直接接続されており、このため、バイアスラインＶＬのノイズがデューティに大きく影響を与える回路構成であるにもかかわらず、バイアスラインＶＬのノイズが相殺されることから、デューティを所望の値に正しく制御することが可能となる。
【００３６】
以上、デューティ調整回路２２を制御するバイアス回路２６に本発明を適用した場合を例に説明したが、本発明の適用範囲がこれに限定されるものではない。例えば、本発明をディレイライン２１に適用することも可能である。
【００３７】
図７は、本発明を適用したディレイライン２１の回路図である。
【００３８】
図７に示すディレイライン２１は、複数段（本例では４段）のインバータからなるインバータ列２２０と、インバータ列２２０を構成するＰチャンネル型ＭＯＳトランジスタのソースに動作電流を与える定電流回路２３１と、インバータ列２２０を構成するＮチャンネル型ＭＯＳトランジスタのソースに動作電流を与える定電流回路２３２と、定電流回路２３１，２３２の電流値Ｉｂを決める電流調整回路２４０とを備えている。
【００３９】
電流調整回路２４０は、並列接続された３つの選択トランジスタ２４１〜２４３を含んでいる。選択トランジスタ２４１〜２４３の電流供給能力には重み付けがされており、選択トランジスタ２４１のチャネル幅をＷｄとした場合、選択トランジスタ２４２のチャネル幅は２Ｗｄ、選択トランジスタ２４３のチャネル幅は４Ｗｄに設計されている。また、選択トランジスタ２４１〜２４３のゲートには、カウンタ回路２４のカウント値ＣＯＵＮＴを構成する各ビットＣ１〜Ｃ３の反転信号がそれぞれ供給される。これにより、３ビットのカウント値ＣＯＵＮＴに基づいて８種類の電流値のいずれかが選択されることになる。
【００４０】
カウント値に基づいて電流調整回路２４０により生成される電流Ｉｂは、定電流回路２３１，２３２に含まれるカレントミラー回路によって複製され、インバータ列２２０に動作電流として与えられる。そして、インバータ列２２０の遅延量を決める伝送特性は動作電流によって変化することから、カウント値によって内部クロック信号ＬＣＬＫの位相を制御することが可能となる。
【００４１】
さらに、本実施形態では、選択トランジスタ２４１〜２４３のドレインにバランス容量２９１〜２９３が接続されており、これらバランス容量２９１〜２９３を構成するトランジスタのゲートには、カウント値ＣＯＵＮＴを構成する各ビットＣ１〜Ｃ３がそれぞれ供給される。バランス容量２９１〜２９３を構成するトランジスタのチャネル幅は、それぞれＷｄ／２、Ｗｄ、２Ｗｄとすることが好ましい。その理由は既に説明したとおりである。これにより、カウント値ＣＯＵＮＴの変化によって生じるノイズがバランス容量２９１〜２９３によって相殺されるため、内部クロック信号ＬＣＬＫの位相を正しく制御することが可能となる。
【００４２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００４３】
例えば、上記実施形態では、デューティ制御信号ＤＤ及びカウント値ＣＯＵＮＴをいずれも３ビットとしているが、これら信号のビット数についてはこれに限定されるものではない。
【００４４】
また、上記実施形態では、バランス容量としてソースとドレインが短絡されたＭＯＳトランジスタを用いているが、本発明においてこの点は必須でない。また、バランス容量としてソースとドレインが短絡されたＭＯＳトランジスタを用いる場合であっても、上記実施形態のようにゲートに信号を入力し、ソース及びドレインをバイアスラインに接続することは必須でなく、その逆であっても構わない。
【符号の説明】
【００４５】
１０ 半導体装置
１１ 主回路
１２ 出力バッファ
１３ データ出力端子
１４ アドレス端子
１５ コマンド端子
１６ クロック端子
２０ ＤＬＬ回路
２１ ディレイライン
２２ デューティ調整回路
２３ 位相検出回路
２４ カウンタ回路
２５ デューティ検出回路
２６ バイアス回路
３０ レプリカバッファ
４１〜４３ インバータ
４４，４６ クロック伝送ライン
４５，４７ バイアストランジスタ
５０ バイアス源
５１，５３ トランジスタ
５２ 抵抗
６０ 電流源
６１〜６３ トランジスタ
７０ 切り替えスイッチ
７１〜７３ トランジスタ
８０ 電流電圧変換回路
８１ 補償容量
９１〜９３ バランス容量（相殺回路）
２２０ インバータ列
２３１，２３２ 定電流回路
２４０ 電流調整回路
２４１〜２４３ 選択トランジスタ
２９１〜２９３ バランス容量（相殺回路）
ＶＬ バイアスライン
【特許請求の範囲】
【請求項１】
バイアス電流が流れるバイアスラインと、
前記バイアス電流の量を制御信号に基づいて切り替える切り替えスイッチと、
前記制御信号が供給される制御ラインと、
前記制御ラインと前記バイアスラインとの間の寄生容量を介して前記制御信号の変化時に生じる前記バイアスラインの電位変動を相殺する相殺回路と、を備えることを特徴とする半導体装置。
【請求項２】
前記相殺回路は、一端が前記バイアスラインに接続され、他端に前記制御信号の反転信号が供給されるバランス容量を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記切り替えスイッチはＭＯＳトランジスタからなり、前記寄生容量は前記切り替えスイッチを構成するＭＯＳトランジスタのゲートドレイン間容量からなることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記バランス容量はソースとドレインが短絡されたＭＯＳトランジスタからなることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記バランス容量を構成するＭＯＳトランジスタのゲート面積は、前記切り替えスイッチを構成するＭＯＳトランジスタのゲート面積の半分であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記バイアス電流をバイアス電圧に変換する電流電圧変換回路と、前記バイアス電圧が制御電極に供給されるバイアストランジスタとをさらに備えることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
クロック信号を伝送するクロック伝送ラインをさらに備え、前記バイアストランジスタは前記クロック伝送ラインに接続され、これにより前記バイアス電圧に応じて前記クロック伝送ラインの伝送特性が変化することを特徴とする請求項６に記載の半導体装置。
【請求項８】
クロック信号を伝送するインバータ列をさらに備え、前記バイアストランジスタは前記インバータ列を構成するトランジスタと電源ラインとの間に挿入され、これにより前記バイアス電圧に応じて前記インバータ列の伝送特性が変化することを特徴とする請求項６に記載の半導体装置。
【請求項９】
バイアス電流が流れるバイアスラインと、
ゲート幅が互いに異なり、ドレインが前記バイアスラインに共通接続された複数のＭＯＳトランジスタからなる切り替えスイッチと、
前記複数のＭＯＳトランジスタのゲートにそれぞれ個別の制御信号を供給する制御回路と、
容量値が互いに異なり、一端が前記バイアスラインに共通接続され、他端にそれぞれ対応する前記制御信号の反転信号が供給される複数のバランス容量と、を備えることを特徴とする半導体装置。
【請求項１０】
ゲートに所定の制御信号が供給されるＭＯＳトランジスタのゲートドレイン間容量は、前記所定の制御信号の反転信号が供給されるバランス容量の容量値と等しいことを特徴とする請求項９に記載の半導体装置。
【請求項１】
バイアス電流が流れるバイアスラインと、
前記バイアス電流の量を制御信号に基づいて切り替える切り替えスイッチと、
前記制御信号が供給される制御ラインと、
前記制御ラインと前記バイアスラインとの間の寄生容量を介して前記制御信号の変化時に生じる前記バイアスラインの電位変動を相殺する相殺回路と、を備えることを特徴とする半導体装置。
【請求項２】
前記相殺回路は、一端が前記バイアスラインに接続され、他端に前記制御信号の反転信号が供給されるバランス容量を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記切り替えスイッチはＭＯＳトランジスタからなり、前記寄生容量は前記切り替えスイッチを構成するＭＯＳトランジスタのゲートドレイン間容量からなることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記バランス容量はソースとドレインが短絡されたＭＯＳトランジスタからなることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記バランス容量を構成するＭＯＳトランジスタのゲート面積は、前記切り替えスイッチを構成するＭＯＳトランジスタのゲート面積の半分であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記バイアス電流をバイアス電圧に変換する電流電圧変換回路と、前記バイアス電圧が制御電極に供給されるバイアストランジスタとをさらに備えることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
クロック信号を伝送するクロック伝送ラインをさらに備え、前記バイアストランジスタは前記クロック伝送ラインに接続され、これにより前記バイアス電圧に応じて前記クロック伝送ラインの伝送特性が変化することを特徴とする請求項６に記載の半導体装置。
【請求項８】
クロック信号を伝送するインバータ列をさらに備え、前記バイアストランジスタは前記インバータ列を構成するトランジスタと電源ラインとの間に挿入され、これにより前記バイアス電圧に応じて前記インバータ列の伝送特性が変化することを特徴とする請求項６に記載の半導体装置。
【請求項９】
バイアス電流が流れるバイアスラインと、
ゲート幅が互いに異なり、ドレインが前記バイアスラインに共通接続された複数のＭＯＳトランジスタからなる切り替えスイッチと、
前記複数のＭＯＳトランジスタのゲートにそれぞれ個別の制御信号を供給する制御回路と、
容量値が互いに異なり、一端が前記バイアスラインに共通接続され、他端にそれぞれ対応する前記制御信号の反転信号が供給される複数のバランス容量と、を備えることを特徴とする半導体装置。
【請求項１０】
ゲートに所定の制御信号が供給されるＭＯＳトランジスタのゲートドレイン間容量は、前記所定の制御信号の反転信号が供給されるバランス容量の容量値と等しいことを特徴とする請求項９に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−１７５４４１（Ｐ２０１２−１７５４４１Ａ）
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願番号】特願２０１１−３６０４１（Ｐ２０１１−３６０４１）
【出願日】平成２３年２月２２日（２０１１．２．２２）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【出願人】（０００２３３１６９）株式会社日立超エル・エス・アイ・システムズ (327)
【Ｆターム（参考）】
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願日】平成２３年２月２２日（２０１１．２．２２）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【出願人】（０００２３３１６９）株式会社日立超エル・エス・アイ・システムズ (327)
【Ｆターム（参考）】
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