ＣＭＯＳインバータ
【課題】 入力波形が急峻な場合でも反転電位を用いずに容易にデューティを補正することができるＣＭＯＳインバータを提供する。
【解決手段】 ＰＭＯＳトランジスタＰ１と、ＮＭＯＳトランジスタＮ１と、入力端子ＮＧと、出力端子ＮＤとを具備し、前記ＰＭＯＳトランジスタ側もしくは前記ＮＭＯＳトランジスタ側に接続されたスイッチを有している。前記スイッチがＰＭＯＳスイッチＰ２の場合には前記ＰＭＯＳトランジスタ側に接続され、前記スイッチがＮＭＯＳスイッチの場合には前記ＮＭＯＳトランジスタ側に接続される。入力端子ＮＧに入力信号を入力した後に、前記スイッチに設けられた制御端子Ｇ１に制御信号を前記入力信号とずらして入力することによって前記入力信号の電圧を保持させ出力信号のデューティ補正を行う。
【解決手段】 ＰＭＯＳトランジスタＰ１と、ＮＭＯＳトランジスタＮ１と、入力端子ＮＧと、出力端子ＮＤとを具備し、前記ＰＭＯＳトランジスタ側もしくは前記ＮＭＯＳトランジスタ側に接続されたスイッチを有している。前記スイッチがＰＭＯＳスイッチＰ２の場合には前記ＰＭＯＳトランジスタ側に接続され、前記スイッチがＮＭＯＳスイッチの場合には前記ＮＭＯＳトランジスタ側に接続される。入力端子ＮＧに入力信号を入力した後に、前記スイッチに設けられた制御端子Ｇ１に制御信号を前記入力信号とずらして入力することによって前記入力信号の電圧を保持させ出力信号のデューティ補正を行う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力波形によらないでデューティ（ＤＵＴＹ）調整が可能なＣＭＯＳインバータに関するものである。
【背景技術】
【０００２】
従来、時計などにおいて基準クロック発生源として用いられる発振回路は、例えば、図７に示されているように、ＣＭＯＳインバータ１０１と、このＣＭＯＳインバータ１０１に並列に接続された帰還抵抗１０２および水晶振動子１０３と、ＣＭＯＳインバータ１０１の入力端子と出力端子のそれぞれに接続された負荷容量１０４と、ＣＭＯＳインバータ１０１の出力を受ける発振バッファ用のインバータ１０５と、このインバータ１０５の出力を受けるデューティー調節用のインバータ１０６と、このデューティ調節用のインバータ１０６の出力を受け出力端子に出力させる出力バッファ用インバータ１０７と、出力バッファ用インバータ１０７に接続された外部端子ＯＵＴから構成されている。
【０００３】
特許文献１には図７に示す出力パルスのデューティが変更可能な発振用集積回路および発振回路が開示されている。ＣＭＯＳインバータの入力端子および出力端子に負荷容量を接続し、ＣＭＯＳインバータに並列に帰還抵抗および水晶振動子を接続して発振させ、この発振出力を受ける発振バッファ用のＣＭＯＳインバータによりこれを増幅して、異なる反転電位のクロックドインバータに出力する。選択端子の状態を設定することにより、クロックドインバータを選択的に作動させ、ＣＭＯＳインバータの出力信号のデューティを変更することにより、出力バッファ用のＣＭＯＳインバータを介して異なるデューティの信号を選択的に出力する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−１５４１４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来ＣＭＯＳインバータは、デュ−ティ（ＤＵＴＹ）を５０％に補正する場合、通常ＰＭＯＳトランジスタとＮＭＯＳトランジスタで決まる反転電位を変えることにより行っていた。しかし、入力波形の立ち上がり・立ち下がり時間が急峻であると、反転電位を変えても出力のデューティを調整することは困難であった。
図８は、従来のＣＭＯＳインバータを示し、図９及び図１０は、その入出力波形を示している。このＣＭＯＳインバータは、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１からなり、ＰＭＯＳトランジスタＰ１のソースは電源に接続され、ドレインはＮＭＯＳトランジスタＮ１のドレインに接続され、ＮＭＯＳトランジスタＮ１のソースは、接地されている。入力端子ＮＧは、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のゲートに接続され、出力端子ＮＤは、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のドレインに接続されている。ここで説明したインバータは、例えば、図７に記載した発振回路のインバータ１０７に適用される。
【０００６】
図９は、図８に示すインバータに入力波形の立ち上がり・立ち下がりが遅い信号が入力した場合を説明している。入力端子ＮＧに入力する信号は、デューティ４２％と低い場合であり、反転電位は図示のように設定してある（図９（ａ））。この時の出力端子ＮＤにはデューティ５８％の信号が出力する（図９（ｂ））。
従来、ＣＭＯＳで構成されるインバータのデューティを５０％に補正するには通常ＣＭＯＳトランジスタとＮＭＯＳトランジスタで決まる反転電位を変えることによって行っている。反転電位は、ＰＭＯＳ及びＮＭＯＳトランジスタの大きさで決まるものである。この例では、入力波形のデューティが低い（４２％）場合であり、出力波形のデューティは５８％である。
この出力波形のデューティを５０％に補正するために、デューティ４２％で反転電位が図９（ａ）の入力信号より小さく設定された入力信号を入力端子に入力する（図９（ｃ））。この時の出力端子ＮＤにはデューティ５０％の信号が出力され、正しく補正されたことが分かる（図９（ｄ））。
【０００７】
これに対して、図１０は、図８に示すインバータに入力波形の立ち上がり・立ち下がりが早い信号が入力した場合を説明している。入力端子ＮＧに入力する信号はデューティ４２％と低い場合であり、反転電位は図示のように設定してある（図１０（ａ））。この時の出力端子ＮＤにはデューティ５８％の信号が出力する（図１０（ｂ））。この信号の出力波形のデューティを５０％に補正するために、デューティ４２％で反転電位が図１０（ａ）の入力信号より小さく設定された信号を入力端子に入力する（図１０（ｃ））と、出力端子ＮＤにはデューティ５６％の信号が出力し、正しく補正されない（図１０（ｄ））。このように、従来デューティ補正は反転電位を利用して行われる。
本発明は、このような事情によりなされたもので、入力波形が急峻な場合、反転電位を用いずにデューティを補正することができるＣＭＯＳインバータを提供する。
【課題を解決するための手段】
【０００８】
本発明のＣＭＯＳインバータは、ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタと、入力端子と、出力端子とを具備し、前記ＰＭＯＳトランジスタ側もしくは前記ＮＭＯＳトランジスタ側に接続されたスイッチを有し、前記スイッチがＰＭＯＳスイッチの場合には前記ＰＭＯＳトランジスタ側に接続され、前記スイッチがＮＭＯＳスイッチの場合には前記ＮＭＯＳトランジスタ側に接続され、前記入力端子に入力信号を入力した後に、前記スイッチに設けられた制御端子に制御信号を前記入力信号とずらして入力することによって前記入力信号の電圧を保持させ出力信号のデューティ補正を行うことを特徴としている。前記ＰＭＯＳスイッチ及び前記ＮＭＯＳスイッチのゲートは前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのゲートに接続されているようにしても良い。
【発明の効果】
【０００９】
本発明のＣＭＯＳインバータは、入力波形の立ち上がり・立ち下がり時間が急峻であっても出力波形のデューティ補正を容易に行うことができるものである。
【図面の簡単な説明】
【００１０】
【図１】実施例１に係るＣＭＯＳインバータの回路図。
【図２】図１のＣＭＯＳインバータの入力波形図（ａ）、図１のＣＭＯＳインバータに付加されたＰＭＯＳスイッチのゲートに入力する波形図（ｂ）、図１のＣＭＯＳインバータの出力波形図（ｃ）。
【図３】実施例２に係るＣＭＯＳインバータの回路図。
【図４】図３のＣＭＯＳインバータの入力波形図（ａ）、図３のＣＭＯＳインバータに付加されたＰＭＯＳスイッチのゲートに入力する波形図（ｂ）、図３のＣＭＯＳインバータの出力波形図（ｃ）。
【図５】実施例３に係るＣＭＯＳインバータの回路図。
【図６】図５のＣＭＯＳインバータの入力波形図（ａ）、図５のＣＭＯＳインバータに付加されたＰＭＯＳスイッチのゲートに入力する波形図（ｂ）、図５のＣＭＯＳインバータの出力波形図（ｃ）。
【図７】実施例及び従来例のＣＭＯＳインバータが適用される発振回路を示す回路図。
【図８】従来のＣＭＯＳインバータの回路図。
【図９】図８のＣＭＯＳインバータの入力波形図（ａ）、（ｃ）及び出力波形図（ｂ）、（ｄ）。
【図１０】図８のＣＭＯＳインバータの入力波形図（ａ）、（ｃ）及び出力波形図（ｂ）、（ｄ）。
【発明を実施するための形態】
【００１１】
以下、実施例を参照して発明の実施の形態を説明する。
【実施例１】
【００１２】
図１及び図２を参照して実施例１を説明する。
図１は、この実施例のＣＭＯＳインバータを示し、図２は、その入出力波形を示している。このＣＭＯＳインバータは、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１からなり、ＰＭＯＳトランジスタＰ１のドレインはＮＭＯＳトランジスタＮ１のドレインに接続され、ＮＭＯＳトランジスタＮ１のソースは、接地されている。入力端子ＮＧは、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のゲートに接続され、出力端子ＮＤは、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のドレインに接続されている。
この実施例は、ＰＭＯＳトランジスタ側に設けられ、デューティ調整を行うスイッチに特徴がある。このスイッチは、ＰＭＯＳスイッチＰ２であり、ソースは電源に接続され、ドレインはＰＭＯＳトランジスタＰ１のドレインに接続されている。
【００１３】
このインバータは、ＰＭＯＳスイッチを付加するものであって、このスイッチのゲートに制御信号を入力することによって、デューティ補正を行う。インバータの入力信号が急峻な波形であってもこの補正は正しく行われる。
図２（ａ）に示すように、入力端子ＮＧに入力波形の立ち上がり、立ち下がりが早い（急峻な）波形の入力信号が入る（図２（ａ））。ついで、この入力信号に遅れて、この信号の電圧を保持するように制御端子Ｇ１に制御信号を入力する（図２（ｂ））。制御端子Ｇ１の制御信号によって出力端子ＮＤから出力する出力信号をハイインピーダンス（Ｈｉ−Ｚ）状態とし、電圧を保持させることによってデューティ調整を行う（図２（ｃ））。その際に、反転電位を変えることはない。
この実施例で説明したＣＭＯＳインバータは、反転電位を変化させずに、入力波形の立ち上がり・立ち下がり時間が急峻であっても出力波形のデューティ補正を容易に行うことができるものである。
【実施例２】
【００１４】
次に、図３及び図４を参照して実施例２を説明する。
図３は、この実施例のＣＭＯＳインバータを示し、図４は、その入出力波形を示している。このＣＭＯＳインバータは、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１からなり、ＰＭＯＳトランジスタＰ１のドレインはＮＭＯＳトランジスタＮ１のドレインに接続され、ＮＭＯＳトランジスタＮ１のソースは、接地されている。入力端子ＮＧは、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のゲートに接続され、出力端子ＮＤは、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のドレインに接続されている。
【００１５】
この実施例は、ＰＭＯＳトランジスタ側に設けられ、デューティ調整を行うスイッチ及びこれに付随する抵抗に特徴がある。このスイッチは、ＰＭＯＳスイッチＰ２であり、ソースは電源（ＶＤＤ）に接続され、ドレインはＰＭＯＳトランジスタＰ１のドレインに接続されている。また、入力端子ＮＧとＰＭＯＳスイッチＰ２の入力端子（インバータの制御端子Ｇ１）との間に抵抗Ｒ１が接続されている。
このインバータは、ＰＭＯＳスイッチを付加するものであって、このスイッチのゲートに制御信号を入力することによって、デューティ補正を行う。インバータの入力信号が急峻な波形であってもこの補正は正しく行われる。
【００１６】
図４（ａ）に示すように、入力端子ＮＧに入力波形の立ち上がり、立ち下がりが早い（急峻な）波形の入力信号が入る（図４（ａ））。このとき、入力端子ＮＧは制御端子Ｇ１に接続されているので、 制御端子Ｇ１には、入力信号が入力し、さらに、入力端子ＮＧと制御端子Ｇ１との間には抵抗Ｒ１が接続されているので、入力信号が鈍った波形の信号が入力し（図４（ｂ））、出力端子ＮＧにはハイインピーダンス（ＨＩ−Ｚ）の区間が形成された出力信号が出力する（図４（ｃ））。これによりデューティは５０％に近づく。
【００１７】
ここでは、抵抗Ｒ１は、遅延回路として働き、入力信号につづいて、ずれて制御端子Ｇ１に制御信号が入力する。この制御信号によって出力端子ＮＤから出力する出力信号をハイインピーダンス（Ｈｉ−Ｚ）状態とし、電圧を保持させることによってデューティ調整を行うことができる。その際に、反転電位を変えることはない。
以上、この実施例で説明したＣＭＯＳインバータは、反転電位を変化させずに、入力波形の立ち上がり・立ち下がり時間が急峻であっても出力波形のデューティ補正を容易に行うことができる。
【実施例３】
【００１８】
次に、図５及び図６を参照して実施例３を説明する。
図５は、この実施例のＣＭＯＳインバータを示し、図６は、その入出力波形を示している。このＣＭＯＳインバータは、基本的なインバータ構成が実施例１及び実施例２と同じであるのでこの部分は説明を略する。
この実施例は、ＮＭＯＳトランジスタ側に設けられ、デューティ調整を行うスイッチ及びこれに付随する抵抗に特徴がある。このスイッチは、ＮＭＯＳスイッチＮ２であり、ソースは接地（ＶＳＳ）され、ドレインはＮＭＯＳトランジスタＮ１のソースに接続されている。また、入力端子ＮＧとＮＭＯＳスイッチＮ２の入力端子（インバータの制御端子Ｇ２）との間に抵抗Ｒ２が接続されている。
このインバータは、ＮＭＯＳスイッチを付加するものであって、このスイッチのゲートに制御信号を入力することによって、デューティ補正を行う。インバータの入力信号が急峻な波形であってもこの補正は正しく行われる。
【００１９】
図６（ａ）に示すように、入力端子ＮＧに入力波形の立ち上がり、立ち下がりが早い（急峻な）波形の入力信号が入る（図６（ａ））。このとき、入力端子ＮＧは制御端子Ｇ２に接続されているので、 制御端子Ｇ２には、入力信号が入力し、さらに、入力端子ＮＧと制御端子Ｇ２との間には抵抗Ｒ２が接続されているので、入力信号が鈍った波形の信号が入力し（図６（ｂ））、出力端子ＮＧにはハイインピーダンス（Ｈｉ−Ｚ）の区間が形成された出力信号が出力する（図６（ｃ））。これによりデューティは５０％に近づく。
ここでは、抵抗Ｒ２は、遅延回路として働き、入力信号につづいて、ずれて制御端子Ｇ２に制御信号が入力する。この制御信号によって出力端子ＮＤから出力する出力信号をハイインピーダンス（Ｈｉ−Ｚ）状態とし、電圧を保持させることによってデューティ調整を行うことができる。その際に、反転電位を変えることはない。
【００２０】
以上、この実施例で説明したＣＭＯＳインバータは、反転電位を変化させずに、入力波形の立ち上がり・立ち下がり時間が急峻であっても出力波形のデューティ補正を容易に行うことができる。なお、実施例１−３において説明したＣＭＯＳインバータは、例えば、図７に記載した発振回路のインバータ１０７に適用される。
【符号の説明】
【００２１】
Ｇ１、Ｇ２・・・制御端子
Ｎ１・・・ＮＭＯＳトランジスタ
Ｎ２・・・ＮＭＯＳスイッチ
ＮＤ、ＯＵＴ・・・出力端子
ＮＧ・・・入力端子
Ｐ１・・・ＰＭＯＳトランジスタ
Ｐ２・・・ＰＭＯＳスイッチ
Ｒ１、Ｒ２・・・抵抗
１０１・・・ＣＭＯＳインバータ
１０２・・・帰還抵抗
１０３・・・水晶振動子
１０４・・・負荷容量
１０５・・・発振バッファ用インバータ
１０６・・・デューティ調節用インバータ
１０７・・・出力バッファ用インバータ
【技術分野】
【０００１】
本発明は、入力波形によらないでデューティ（ＤＵＴＹ）調整が可能なＣＭＯＳインバータに関するものである。
【背景技術】
【０００２】
従来、時計などにおいて基準クロック発生源として用いられる発振回路は、例えば、図７に示されているように、ＣＭＯＳインバータ１０１と、このＣＭＯＳインバータ１０１に並列に接続された帰還抵抗１０２および水晶振動子１０３と、ＣＭＯＳインバータ１０１の入力端子と出力端子のそれぞれに接続された負荷容量１０４と、ＣＭＯＳインバータ１０１の出力を受ける発振バッファ用のインバータ１０５と、このインバータ１０５の出力を受けるデューティー調節用のインバータ１０６と、このデューティ調節用のインバータ１０６の出力を受け出力端子に出力させる出力バッファ用インバータ１０７と、出力バッファ用インバータ１０７に接続された外部端子ＯＵＴから構成されている。
【０００３】
特許文献１には図７に示す出力パルスのデューティが変更可能な発振用集積回路および発振回路が開示されている。ＣＭＯＳインバータの入力端子および出力端子に負荷容量を接続し、ＣＭＯＳインバータに並列に帰還抵抗および水晶振動子を接続して発振させ、この発振出力を受ける発振バッファ用のＣＭＯＳインバータによりこれを増幅して、異なる反転電位のクロックドインバータに出力する。選択端子の状態を設定することにより、クロックドインバータを選択的に作動させ、ＣＭＯＳインバータの出力信号のデューティを変更することにより、出力バッファ用のＣＭＯＳインバータを介して異なるデューティの信号を選択的に出力する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−１５４１４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来ＣＭＯＳインバータは、デュ−ティ（ＤＵＴＹ）を５０％に補正する場合、通常ＰＭＯＳトランジスタとＮＭＯＳトランジスタで決まる反転電位を変えることにより行っていた。しかし、入力波形の立ち上がり・立ち下がり時間が急峻であると、反転電位を変えても出力のデューティを調整することは困難であった。
図８は、従来のＣＭＯＳインバータを示し、図９及び図１０は、その入出力波形を示している。このＣＭＯＳインバータは、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１からなり、ＰＭＯＳトランジスタＰ１のソースは電源に接続され、ドレインはＮＭＯＳトランジスタＮ１のドレインに接続され、ＮＭＯＳトランジスタＮ１のソースは、接地されている。入力端子ＮＧは、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のゲートに接続され、出力端子ＮＤは、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のドレインに接続されている。ここで説明したインバータは、例えば、図７に記載した発振回路のインバータ１０７に適用される。
【０００６】
図９は、図８に示すインバータに入力波形の立ち上がり・立ち下がりが遅い信号が入力した場合を説明している。入力端子ＮＧに入力する信号は、デューティ４２％と低い場合であり、反転電位は図示のように設定してある（図９（ａ））。この時の出力端子ＮＤにはデューティ５８％の信号が出力する（図９（ｂ））。
従来、ＣＭＯＳで構成されるインバータのデューティを５０％に補正するには通常ＣＭＯＳトランジスタとＮＭＯＳトランジスタで決まる反転電位を変えることによって行っている。反転電位は、ＰＭＯＳ及びＮＭＯＳトランジスタの大きさで決まるものである。この例では、入力波形のデューティが低い（４２％）場合であり、出力波形のデューティは５８％である。
この出力波形のデューティを５０％に補正するために、デューティ４２％で反転電位が図９（ａ）の入力信号より小さく設定された入力信号を入力端子に入力する（図９（ｃ））。この時の出力端子ＮＤにはデューティ５０％の信号が出力され、正しく補正されたことが分かる（図９（ｄ））。
【０００７】
これに対して、図１０は、図８に示すインバータに入力波形の立ち上がり・立ち下がりが早い信号が入力した場合を説明している。入力端子ＮＧに入力する信号はデューティ４２％と低い場合であり、反転電位は図示のように設定してある（図１０（ａ））。この時の出力端子ＮＤにはデューティ５８％の信号が出力する（図１０（ｂ））。この信号の出力波形のデューティを５０％に補正するために、デューティ４２％で反転電位が図１０（ａ）の入力信号より小さく設定された信号を入力端子に入力する（図１０（ｃ））と、出力端子ＮＤにはデューティ５６％の信号が出力し、正しく補正されない（図１０（ｄ））。このように、従来デューティ補正は反転電位を利用して行われる。
本発明は、このような事情によりなされたもので、入力波形が急峻な場合、反転電位を用いずにデューティを補正することができるＣＭＯＳインバータを提供する。
【課題を解決するための手段】
【０００８】
本発明のＣＭＯＳインバータは、ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタと、入力端子と、出力端子とを具備し、前記ＰＭＯＳトランジスタ側もしくは前記ＮＭＯＳトランジスタ側に接続されたスイッチを有し、前記スイッチがＰＭＯＳスイッチの場合には前記ＰＭＯＳトランジスタ側に接続され、前記スイッチがＮＭＯＳスイッチの場合には前記ＮＭＯＳトランジスタ側に接続され、前記入力端子に入力信号を入力した後に、前記スイッチに設けられた制御端子に制御信号を前記入力信号とずらして入力することによって前記入力信号の電圧を保持させ出力信号のデューティ補正を行うことを特徴としている。前記ＰＭＯＳスイッチ及び前記ＮＭＯＳスイッチのゲートは前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのゲートに接続されているようにしても良い。
【発明の効果】
【０００９】
本発明のＣＭＯＳインバータは、入力波形の立ち上がり・立ち下がり時間が急峻であっても出力波形のデューティ補正を容易に行うことができるものである。
【図面の簡単な説明】
【００１０】
【図１】実施例１に係るＣＭＯＳインバータの回路図。
【図２】図１のＣＭＯＳインバータの入力波形図（ａ）、図１のＣＭＯＳインバータに付加されたＰＭＯＳスイッチのゲートに入力する波形図（ｂ）、図１のＣＭＯＳインバータの出力波形図（ｃ）。
【図３】実施例２に係るＣＭＯＳインバータの回路図。
【図４】図３のＣＭＯＳインバータの入力波形図（ａ）、図３のＣＭＯＳインバータに付加されたＰＭＯＳスイッチのゲートに入力する波形図（ｂ）、図３のＣＭＯＳインバータの出力波形図（ｃ）。
【図５】実施例３に係るＣＭＯＳインバータの回路図。
【図６】図５のＣＭＯＳインバータの入力波形図（ａ）、図５のＣＭＯＳインバータに付加されたＰＭＯＳスイッチのゲートに入力する波形図（ｂ）、図５のＣＭＯＳインバータの出力波形図（ｃ）。
【図７】実施例及び従来例のＣＭＯＳインバータが適用される発振回路を示す回路図。
【図８】従来のＣＭＯＳインバータの回路図。
【図９】図８のＣＭＯＳインバータの入力波形図（ａ）、（ｃ）及び出力波形図（ｂ）、（ｄ）。
【図１０】図８のＣＭＯＳインバータの入力波形図（ａ）、（ｃ）及び出力波形図（ｂ）、（ｄ）。
【発明を実施するための形態】
【００１１】
以下、実施例を参照して発明の実施の形態を説明する。
【実施例１】
【００１２】
図１及び図２を参照して実施例１を説明する。
図１は、この実施例のＣＭＯＳインバータを示し、図２は、その入出力波形を示している。このＣＭＯＳインバータは、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１からなり、ＰＭＯＳトランジスタＰ１のドレインはＮＭＯＳトランジスタＮ１のドレインに接続され、ＮＭＯＳトランジスタＮ１のソースは、接地されている。入力端子ＮＧは、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のゲートに接続され、出力端子ＮＤは、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のドレインに接続されている。
この実施例は、ＰＭＯＳトランジスタ側に設けられ、デューティ調整を行うスイッチに特徴がある。このスイッチは、ＰＭＯＳスイッチＰ２であり、ソースは電源に接続され、ドレインはＰＭＯＳトランジスタＰ１のドレインに接続されている。
【００１３】
このインバータは、ＰＭＯＳスイッチを付加するものであって、このスイッチのゲートに制御信号を入力することによって、デューティ補正を行う。インバータの入力信号が急峻な波形であってもこの補正は正しく行われる。
図２（ａ）に示すように、入力端子ＮＧに入力波形の立ち上がり、立ち下がりが早い（急峻な）波形の入力信号が入る（図２（ａ））。ついで、この入力信号に遅れて、この信号の電圧を保持するように制御端子Ｇ１に制御信号を入力する（図２（ｂ））。制御端子Ｇ１の制御信号によって出力端子ＮＤから出力する出力信号をハイインピーダンス（Ｈｉ−Ｚ）状態とし、電圧を保持させることによってデューティ調整を行う（図２（ｃ））。その際に、反転電位を変えることはない。
この実施例で説明したＣＭＯＳインバータは、反転電位を変化させずに、入力波形の立ち上がり・立ち下がり時間が急峻であっても出力波形のデューティ補正を容易に行うことができるものである。
【実施例２】
【００１４】
次に、図３及び図４を参照して実施例２を説明する。
図３は、この実施例のＣＭＯＳインバータを示し、図４は、その入出力波形を示している。このＣＭＯＳインバータは、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１からなり、ＰＭＯＳトランジスタＰ１のドレインはＮＭＯＳトランジスタＮ１のドレインに接続され、ＮＭＯＳトランジスタＮ１のソースは、接地されている。入力端子ＮＧは、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のゲートに接続され、出力端子ＮＤは、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のドレインに接続されている。
【００１５】
この実施例は、ＰＭＯＳトランジスタ側に設けられ、デューティ調整を行うスイッチ及びこれに付随する抵抗に特徴がある。このスイッチは、ＰＭＯＳスイッチＰ２であり、ソースは電源（ＶＤＤ）に接続され、ドレインはＰＭＯＳトランジスタＰ１のドレインに接続されている。また、入力端子ＮＧとＰＭＯＳスイッチＰ２の入力端子（インバータの制御端子Ｇ１）との間に抵抗Ｒ１が接続されている。
このインバータは、ＰＭＯＳスイッチを付加するものであって、このスイッチのゲートに制御信号を入力することによって、デューティ補正を行う。インバータの入力信号が急峻な波形であってもこの補正は正しく行われる。
【００１６】
図４（ａ）に示すように、入力端子ＮＧに入力波形の立ち上がり、立ち下がりが早い（急峻な）波形の入力信号が入る（図４（ａ））。このとき、入力端子ＮＧは制御端子Ｇ１に接続されているので、 制御端子Ｇ１には、入力信号が入力し、さらに、入力端子ＮＧと制御端子Ｇ１との間には抵抗Ｒ１が接続されているので、入力信号が鈍った波形の信号が入力し（図４（ｂ））、出力端子ＮＧにはハイインピーダンス（ＨＩ−Ｚ）の区間が形成された出力信号が出力する（図４（ｃ））。これによりデューティは５０％に近づく。
【００１７】
ここでは、抵抗Ｒ１は、遅延回路として働き、入力信号につづいて、ずれて制御端子Ｇ１に制御信号が入力する。この制御信号によって出力端子ＮＤから出力する出力信号をハイインピーダンス（Ｈｉ−Ｚ）状態とし、電圧を保持させることによってデューティ調整を行うことができる。その際に、反転電位を変えることはない。
以上、この実施例で説明したＣＭＯＳインバータは、反転電位を変化させずに、入力波形の立ち上がり・立ち下がり時間が急峻であっても出力波形のデューティ補正を容易に行うことができる。
【実施例３】
【００１８】
次に、図５及び図６を参照して実施例３を説明する。
図５は、この実施例のＣＭＯＳインバータを示し、図６は、その入出力波形を示している。このＣＭＯＳインバータは、基本的なインバータ構成が実施例１及び実施例２と同じであるのでこの部分は説明を略する。
この実施例は、ＮＭＯＳトランジスタ側に設けられ、デューティ調整を行うスイッチ及びこれに付随する抵抗に特徴がある。このスイッチは、ＮＭＯＳスイッチＮ２であり、ソースは接地（ＶＳＳ）され、ドレインはＮＭＯＳトランジスタＮ１のソースに接続されている。また、入力端子ＮＧとＮＭＯＳスイッチＮ２の入力端子（インバータの制御端子Ｇ２）との間に抵抗Ｒ２が接続されている。
このインバータは、ＮＭＯＳスイッチを付加するものであって、このスイッチのゲートに制御信号を入力することによって、デューティ補正を行う。インバータの入力信号が急峻な波形であってもこの補正は正しく行われる。
【００１９】
図６（ａ）に示すように、入力端子ＮＧに入力波形の立ち上がり、立ち下がりが早い（急峻な）波形の入力信号が入る（図６（ａ））。このとき、入力端子ＮＧは制御端子Ｇ２に接続されているので、 制御端子Ｇ２には、入力信号が入力し、さらに、入力端子ＮＧと制御端子Ｇ２との間には抵抗Ｒ２が接続されているので、入力信号が鈍った波形の信号が入力し（図６（ｂ））、出力端子ＮＧにはハイインピーダンス（Ｈｉ−Ｚ）の区間が形成された出力信号が出力する（図６（ｃ））。これによりデューティは５０％に近づく。
ここでは、抵抗Ｒ２は、遅延回路として働き、入力信号につづいて、ずれて制御端子Ｇ２に制御信号が入力する。この制御信号によって出力端子ＮＤから出力する出力信号をハイインピーダンス（Ｈｉ−Ｚ）状態とし、電圧を保持させることによってデューティ調整を行うことができる。その際に、反転電位を変えることはない。
【００２０】
以上、この実施例で説明したＣＭＯＳインバータは、反転電位を変化させずに、入力波形の立ち上がり・立ち下がり時間が急峻であっても出力波形のデューティ補正を容易に行うことができる。なお、実施例１−３において説明したＣＭＯＳインバータは、例えば、図７に記載した発振回路のインバータ１０７に適用される。
【符号の説明】
【００２１】
Ｇ１、Ｇ２・・・制御端子
Ｎ１・・・ＮＭＯＳトランジスタ
Ｎ２・・・ＮＭＯＳスイッチ
ＮＤ、ＯＵＴ・・・出力端子
ＮＧ・・・入力端子
Ｐ１・・・ＰＭＯＳトランジスタ
Ｐ２・・・ＰＭＯＳスイッチ
Ｒ１、Ｒ２・・・抵抗
１０１・・・ＣＭＯＳインバータ
１０２・・・帰還抵抗
１０３・・・水晶振動子
１０４・・・負荷容量
１０５・・・発振バッファ用インバータ
１０６・・・デューティ調節用インバータ
１０７・・・出力バッファ用インバータ
【特許請求の範囲】
【請求項１】
ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタと、入力端子と、出力端子とを具備し、前記ＰＭＯＳトランジスタ側もしくは前記ＮＭＯＳトランジスタ側に接続されたスイッチを有し、前記スイッチがＰＭＯＳスイッチの場合には前記ＰＭＯＳトランジスタ側に接続され、前記スイッチがＮＭＯＳスイッチの場合には前記ＮＭＯＳトランジスタ側に接続され、前記入力端子に入力信号を入力した後に、前記スイッチに設けられた制御端子に制御信号を前記入力信号とずらして入力することによって前記入力信号の電圧を保持させ出力信号のデューティ補正を行うことを特徴とするＣＭＯＳインバータ。
【請求項２】
前記ＰＭＯＳスイッチ及び前記ＮＭＯＳスイッチのゲートは、それぞれ前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのゲートに接続されていることを特徴とする請求項１に記載のＣＭＯＳインバータ。
【請求項１】
ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタと、入力端子と、出力端子とを具備し、前記ＰＭＯＳトランジスタ側もしくは前記ＮＭＯＳトランジスタ側に接続されたスイッチを有し、前記スイッチがＰＭＯＳスイッチの場合には前記ＰＭＯＳトランジスタ側に接続され、前記スイッチがＮＭＯＳスイッチの場合には前記ＮＭＯＳトランジスタ側に接続され、前記入力端子に入力信号を入力した後に、前記スイッチに設けられた制御端子に制御信号を前記入力信号とずらして入力することによって前記入力信号の電圧を保持させ出力信号のデューティ補正を行うことを特徴とするＣＭＯＳインバータ。
【請求項２】
前記ＰＭＯＳスイッチ及び前記ＮＭＯＳスイッチのゲートは、それぞれ前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのゲートに接続されていることを特徴とする請求項１に記載のＣＭＯＳインバータ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１３−２１３８８（Ｐ２０１３−２１３８８Ａ）
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願番号】特願２０１１−１５０７２９（Ｐ２０１１−１５０７２９）
【出願日】平成２３年７月７日（２０１１．７．７）
【出願人】（３９０００９６６７）セイコーＮＰＣ株式会社 (161)
【Ｆターム（参考）】
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願日】平成２３年７月７日（２０１１．７．７）
【出願人】（３９０００９６６７）セイコーＮＰＣ株式会社 (161)
【Ｆターム（参考）】
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