クロック制御回路及びこれを備える半導体装置
【課題】高速且つ正確にＤＬＬ回路をロックさせる。
【解決手段】外部クロック信号ＣＬＫの位相に基づいて位相判定信号ＰＤ０を生成する位相判定回路１４０と、位相判定信号ＰＤ０の論理レベルに基づいてカウント値が更新されるカウンタ回路１３０と、カウント値に基づいて外部クロック信号ＣＬＫを遅延させることにより、内部クロック信号ＬＣＬＫを生成するディレイライン１１０と、位相判定信号ＰＤ０が変化しない期間においてはカウンタ回路１３０の更新ピッチを最小ピッチの２倍に設定し、位相判定信号ＰＤ０が変化したことに応答してカウンタ回路１３０の更新ピッチを最小ピッチに設定するピッチ調整回路３００と、を備える。これにより、高速且つ正確にＤＬＬ回路をロックさせることが可能となる。
【解決手段】外部クロック信号ＣＬＫの位相に基づいて位相判定信号ＰＤ０を生成する位相判定回路１４０と、位相判定信号ＰＤ０の論理レベルに基づいてカウント値が更新されるカウンタ回路１３０と、カウント値に基づいて外部クロック信号ＣＬＫを遅延させることにより、内部クロック信号ＬＣＬＫを生成するディレイライン１１０と、位相判定信号ＰＤ０が変化しない期間においてはカウンタ回路１３０の更新ピッチを最小ピッチの２倍に設定し、位相判定信号ＰＤ０が変化したことに応答してカウンタ回路１３０の更新ピッチを最小ピッチに設定するピッチ調整回路３００と、を備える。これにより、高速且つ正確にＤＬＬ回路をロックさせることが可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はクロック制御回路及びこれを備える半導体装置に関し、特に、ＤＬＬ回路やデューティ補正回路など、クロック信号の位相やデューティを調整するクロック制御回路及びこれを備える半導体装置に関する。
【背景技術】
【０００２】
近年、パーソナルコンピュータなどのメインメモリとして、クロックに同期した動作を行うシンクロナスメモリが広く使用されている。中でも、ＤＤＲ（Double Data Rate）型のシンクロナスメモリでは、入出力データを外部クロック信号に対して正確に同期させる必要があることから、外部クロック信号に同期した内部クロック信号を生成するためのＤＬＬ回路が必須である（特許文献１参照）。
【０００３】
ＤＬＬ回路は、外部クロック信号の位相に基づいてカウント値が更新されるカウンタ回路と、カウンタ回路のカウント値に基づいて外部クロック信号を遅延させることにより内部クロック信号を生成するディレイラインとを備えている。カウント値の更新は、所定のサンプリング周期で行われる。このため、カウント値を更新するタイミングにおいて、ノイズなどの影響により位相の判定結果が一時的に逆転してしまった場合、カウント値は本来の更新方向とは逆の方向に更新されてしまう。つまり、ディレイラインの遅延量を増大させるはずが減少させてしまったり、逆に、遅延量を減少させるはずが増大させてしまったりすることがある。
【０００４】
また、外部クロック信号には、ジッタ成分が重畳している場合がある。ジッタ成分とはクロック周波数のゆらぎであり、このゆらぎは所定の周波数を有している。ジッタ成分がＤＬＬ回路に影響すると、場合によっては、位相が大きくずれているにもかかわらず、アップカウントとダウンカウントを交互に繰り返すループに入り、その状態から抜けられないことがあった。
【０００５】
他方、ＤＬＬ回路をロックさせるための期間は規格により定められている。このため、ノイズの影響でディレイラインが逆方向に調整されたり、ジッタ成分の影響でループに入ったりすると、規格で定められた期間内にＤＬＬ回路をロックすることができなくなってしまう。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２１７９４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
このように、従来のＤＬＬ回路は、ノイズやジッタ成分の影響を受けると正しくロックすることができないという問題があった。このような問題は、ＤＬＬ回路に限られず、クロック信号を制御する他の種類のクロック制御回路、例えば、内部クロック信号のデューティを補正するデューティ補正回路においても生じる問題である。つまり、デューティ補正回路においても、ノイズやジッタ成分の影響を受けると、内部クロック信号を所望のデューティに調整できなくなることがあった。
【課題を解決するための手段】
【０００８】
本発明の一側面によるによるクロック制御回路は、第１のクロック信号の位相に基づいて位相判定信号を生成する位相判定回路と、前記位相判定信号に基づいて、サンプリング周期ごとにカウント値が更新されるカウンタ回路と、前記カウント値に基づいて前記第１のクロック信号を遅延させることにより、第２のクロック信号を生成する第１のディレイラインと、前記位相判定信号が第１の論理レベルを示したことに応答して、同じサンプリング周期内におけるその後の前記位相判定信号の変化を無効化する第１の無効化回路と、前記位相判定信号が第２の論理レベルを示したことに応答して、前記カウンタ回路の更新ピッチを変化させるピッチ調整回路と、を備えることを特徴とする。
【０００９】
また、本発明による半導体装置は、上記のクロック制御回路と、第２のクロック信号に同期して外部出力信号を出力する出力バッファと、出力バッファと実質的に同一の回路構成を有し、第２のクロック信号に同期して第３のクロック信号を出力するするレプリカバッファとを備え、位相判定回路は、第１及び第３のクロック信号を比較することによって第１のクロック信号の位相を判定することを特徴とする。
【００１０】
本発明の他の側面によるによるクロック制御回路は、第１のクロック信号の位相に基づいて位相判定信号を生成する位相判定回路と、前記位相判定信号の論理レベルに基づいてカウント値が更新されるカウンタ回路と、前記カウント値に基づいて前記第１のクロック信号を遅延させることにより、第２のクロック信号を生成するディレイラインと、前記位相判定信号が変化しない期間においては前記カウンタ回路の更新ピッチを相対的に大きい第１のピッチに設定し、前記位相判定信号が変化したことに応答して前記カウンタ回路の更新ピッチを相対的に小さい第２のピッチに設定するピッチ調整回路と、を備えることを特徴とする。
【００１１】
本発明のさらに他の側面によるによるクロック制御回路は、第１のクロック信号の位相に基づいて位相判定信号を生成する位相判定回路と、前記位相判定信号の論理レベルに基づいてカウント値が更新されるカウンタ回路と、前記カウント値に基づいて前記第１のクロック信号を遅延させることにより、第２のクロック信号を生成するディレイラインと、前記位相判定信号が所定期間変化しない場合、前記カウンタ回路の更新ピッチを相対的に小さい第２のピッチから相対的に大きい第１のピッチに変化させるピッチ調整回路と、を備えることを特徴とする。
【発明の効果】
【００１２】
このように、本発明によれば、判定信号がサンプリング周期内で変化した場合、無効化回路によって位相判定信号が所定の論理レベルに固定されることから、ノイズやジッタ成分のように、短い周期で位相判定信号に影響を与える成分を排除することが可能となる。更に位相判定信号の変化に応じてディレイラインの遅延量を示すカウント値の変化量（更新ピッチ）を適切に変化させることで、短い周期のクロックに対しても問題なくクロック信号の位相を調整することが可能となる。このため、本発明によるクロック制御回路をＤＬＬ回路に適用すれば、ＤＬＬ回路が長期間ロックしないという現象を防止することができる。また、本発明によるクロック制御回路をデューティ補正回路に適用すれば、内部クロック信号を長期間所望のデューティに調整できなくなるという現象を防止することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の好ましい第１の実施形態による半導体装置１０の構成を示すブロック図である。
【図２】無効化回路２００の回路図である。
【図３】ピッチ調整回路３００の回路図である。
【図４】カウンタ回路１３０の構成の一例を示す回路図である。
【図５】第１の実施形態によるＤＬＬ回路の動作を示すタイミングチャートである。
【図６】無効化回路２００ａの回路図である。
【図７】ピッチ調整回路３００ａの回路図である。
【図８】第２の実施形態によるＤＬＬ回路の動作を示すタイミングチャートである。
【図９】本発明の好ましい第３の実施形態による半導体装置３０の構成を示すブロック図である。
【図１０】ピッチ調整回路４００の回路図である。
【図１１】第３の実施形態によるＤＬＬ回路の動作を示すタイミングチャートである。
【図１２】本発明の好ましい第４の実施形態による半導体装置４０の構成を示すブロック図である。
【図１３】本発明の好ましい第５の実施形態による半導体装置５０の構成を示すブロック図である。
【図１４】本発明の好ましい第６の実施形態による半導体装置６０の構成を示すブロック図である。
【図１５】本発明の好ましい第７の実施形態による半導体装置７０の構成を示すブロック図である。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１５】
図１は、本発明の好ましい第１の実施形態による半導体装置１０の構成を示すブロック図である。
【００１６】
図１に示すように、本実施形態による半導体装置１０は、内部出力信号ＤＲを出力する内部回路１１と、内部出力信号ＤＲに基づいて外部出力信号ＤＱを出力する出力バッファ１２と、出力バッファ１２の動作タイミングを制御するＤＬＬ回路１００とを備えている。内部回路１１については、半導体装置１０の種類によって異なり、例えば、本実施形態による半導体装置１０がＤＲＡＭであれば、メモリセルアレイ、カラムスイッチ、リードアンプなどが含まれる。
【００１７】
出力バッファ１２は、出力端子１３を介して外部出力信号ＤＱを外部に出力する回路であり、外部出力信号ＤＱの出力タイミングは、クロック端子１４を介して入力される外部クロック信号ＣＬＫ（第１のクロック信号）と同期している必要がある。出力バッファ１２の動作タイミングは、ＤＬＬ回路１００によって制御される。以下、ＤＬＬ回路１００の構成について詳細に説明する。
【００１８】
図１に示すように、ＤＬＬ回路１００は、ディレイライン１１０と、分周回路１２０と、カウンタ回路１３０と、位相判定回路１４０と、無効化回路２００と、ピッチ調整回路３００とを備えている。
【００１９】
ディレイライン１１０は、外部クロック信号ＣＬＫを遅延させることによって内部クロック信号ＬＣＬＫ（第２のクロック信号）を生成する回路である。特に限定されるものではないが、ディレイライン１１０には、相対的に粗い調整ピッチで外部クロック信号を遅延させるコースディレイラインと、相対的に細かい調整ピッチで外部クロック信号を遅延させるファインディレイラインを含んでいることが好ましい。尚、ディレイライン１１０に入力されるクロック信号は、外部クロック信号ＣＬＫそのものである必要はなく、レシーバによって外部クロック信号ＣＬＫをバッファリングした信号であっても構わない。
【００２０】
図１に示すように、内部クロック信号ＬＣＬＫは、出力バッファ１２及びレプリカバッファ１５に供給される。出力バッファ１２は、上述の通り、内部回路１１より供給される内部出力信号ＤＲを受け、これを外部出力信号ＤＱとして出力端子１３に供給する回路である。一方、レプリカバッファ１５は、出力バッファ１２と実質的に同一の回路構成を有しており、内部クロック信号ＬＣＬＫに同期してレプリカクロック信号ＲＣＬＫ（第３のクロック信号）を出力する回路である。これにより、レプリカクロック信号ＲＣＬＫの位相は、外部出力信号ＤＱの位相と正確に一致することになる。但し、レプリカバッファ１５を構成するトランジスタのサイズとしては、出力バッファ１２を構成するトランジスタのサイズと同一である必要はなく、インピーダンスが実質的に同じである限り、シュリンクしたトランジスタを用いても構わない。
【００２１】
分周回路１２０は、外部クロック信号ＣＬＫを分周することにより、ワンショットパルスであるリセット信号ＲＳＴを生成する回路である。リセット信号ＲＳＴは無効化回路２００に供給されるとともに、ディレイ回路１５０に供給される。ディレイ回路１５０は、リセット信号ＲＳＴを遅延させることによって更新タイミング信号ＳＹＮＣＬＫを生成する回路である。更新タイミング信号ＳＹＮＣＬＫはカウンタ回路１３０に供給され、カウンタ回路１３０のカウント値を更新するタイミングを示す同期信号として用いられる。したがって、更新タイミング信号ＳＹＮＣＬＫの活性化周期は、ＤＬＬ回路１００のサンプリング周期として定義される。尚、ディレイ回路１５０の遅延量は、サンプリング周期よりもやや短い量とすることが好ましい。
【００２２】
ここで、リセット信号ＲＳＴの生成に分周回路１２０を用いている理由は、カウンタ回路１３０の更新及びディレイライン１１０の遅延量の変更にはある一定の時間が必要だからであり、外部クロック信号ＣＬＫの毎周期ごとにカウンタ回路１３０の更新及びディレイライン１１０の遅延量変更を行うことは困難だからである。また、カウンタ回路１３０の更新及びディレイライン１１０の遅延量変更を必要以上に高頻度に行うと、消費電力が大幅に増大するからである。
【００２３】
カウンタ回路１３０は、ディレイライン１１０の遅延量を設定する回路であり、更新タイミング信号ＳＹＮＣＬＫに同期して、そのカウント値が更新される。カウント値の増減は、無効化回路２００から供給される位相判定信号ＰＤ１に基づいて定められる。つまり、位相判定信号ＰＤ１がアップカウントを示している場合（ハイレベルである場合）、カウンタ回路１３０は更新タイミング信号ＳＹＮＣＬＫに同期してそのカウント値をアップカウントし、これにより、ディレイライン１１０の遅延量を増大させる。逆に、位相判定信号ＰＤ１がダウンカウントを示している場合（ローレベルである場合）、カウンタ回路１３０は更新タイミング信号ＳＹＮＣＬＫに同期してそのカウント値をダウンカウントし、これにより、ディレイライン１１０の遅延量を減少させる。
【００２４】
また、カウンタ回路１３０にはリセット信号ＤＬＬ＿Ｒｅｓｅｔ及びピッチ指定信号ＬＡＴＯＵＴも供給されている。リセット信号ＤＬＬ＿Ｒｅｓｅｔは、ＤＬＬ回路１００をリセットする信号であり、これが活性化するとカウンタ回路１３０のカウント値がプリセット値に初期化される。また、ピッチ指定信号ＬＡＴＯＵＴはピッチ調整回路３００によって生成される信号であり、これがローレベルである場合にはカウンタ回路１３０の更新ピッチ（更新タイミング信号ＳＹＮＣＬＫに同期したカウント値をアップカウント量又はダウンカウント量）が最小ピッチに設定され、ハイレベルである場合にはカウンタ回路１３０の更新ピッチが最小ピッチの２倍に設定される。
【００２５】
位相判定回路１４０は、外部クロック信号ＣＬＫとレプリカクロック信号ＲＣＬＫとの位相差を検出する回路である。上述の通り、レプリカクロック信号ＲＣＬＫの位相は外部出力信号ＤＱの位相と一致するよう、ディレイライン１１０によって調整されるが、電圧や温度などディレイライン１１０の遅延量に影響を与えるパラメータの変動や、外部クロック信号ＣＬＫ自体の周波数変動などによって、両者の位相は刻々と変化する。位相判定回路１４０はこのような変化を検出し、外部クロック信号ＣＬＫに対してレプリカクロック信号ＲＣＬＫが進んでいるか或いは遅れているかを判定する。判定は外部クロック信号ＣＬＫの毎周期ごとに行われ、その結果は位相判定信号ＰＤ０として無効化回路２００及びピッチ調整回路３００に供給される。
【００２６】
無効化回路２００は、位相判定信号ＰＤ０及びリセット信号ＲＳＴを受け、これらに基づいて位相判定信号ＰＤ１を生成する回路である。
【００２７】
図２は、無効化回路２００の回路図である。
【００２８】
図２に示すように、無効化回路２００は、循環接続されたＮＡＮＤ回路２０１，２０２からなるＳＲラッチ回路２１０と、リセット信号ＲＳＴを反転させてＳＲラッチ回路２１０のリセット入力端（Ｒ）に供給するインバータ２０３と、位相判定信号ＰＤ０を反転させてＳＲラッチ回路２１０のセット入力端（Ｓ）に供給するインバータ２０４とを備える。
【００２９】
かかる構成により、位相判定信号ＰＤ０がハイレベルになると、リセット信号ＲＳＴの論理レベルにかかわらずＳＲラッチ回路２１０はセット状態となり、その出力である位相判定信号ＰＤ１はハイレベルとなる。ここで、位相判定信号ＰＤ０がハイレベルとなるのは、位相判定回路１４０によって、外部クロック信号ＣＬＫよりもレプリカクロック信号ＲＣＬＫの位相が進んでいることが検出された場合である。つまり、ディレイライン１１０の遅延量を増大させる必要があるケースである。
【００３０】
一方、リセット信号ＲＳＴがハイレベル且つ位相判定信号ＰＤ０がローレベルになると、ＳＲラッチ回路２１０はリセット状態となり、その出力である位相判定信号ＰＤ１はローレベルとなる。ここで、位相判定信号ＰＤ０がローレベルとなるのは、位相判定回路１４０によって、外部クロック信号ＣＬＫよりもレプリカクロック信号ＲＣＬＫの位相が遅れていることが検出された場合である。つまり、ディレイライン１１０の遅延量を減少させる必要があるケースである。
【００３１】
これにより、ＳＲラッチ回路２１０がリセットされた後、位相判定信号ＰＤ０がハイレベルになるとＳＲラッチ回路２１０はセットされ、その後、位相判定信号ＰＤ０がローレベルに変化しても、その変化は無効化される。つまり、ＳＲラッチ回路２１０がセットされた後リセットされるまでの間において、位相判定信号ＰＤ０が一度でもハイレベルになると、無効化回路２００の出力である位相判定信号ＰＤ１はハイレベルに固定される。そして、位相判定信号ＰＤ１がローレベルとなるのは、ＳＲラッチ回路２１０がリセットされた後、位相判定信号ＰＤ０がローレベルを維持している期間に限られる。
【００３２】
図１に戻って、ピッチ調整回路３００は位相判定信号ＰＤ０及びリセット信号ＤＬＬ＿Ｒｅｓｅｔを受け、これらに基づいてピッチ指定信号ＬＡＴＯＵＴを生成する回路である。
【００３３】
図３は、ピッチ調整回路３００の回路図である。
【００３４】
図３に示すように、ピッチ調整回路３００は、循環接続されたＮＡＮＤ回路３０１，３０２からなるＳＲラッチ回路３１０と、リセット信号ＤＬＬ＿Ｒｅｓｅｔを反転させてＳＲラッチ回路３１０のリセット入力端（Ｒ）に供給するインバータ３０３とを備えている。ＳＲラッチ回路３１０のセット入力端（Ｓ）には、位相判定信号ＰＤ０が入力される。
【００３５】
かかる構成により、リセット信号ＤＬＬ＿Ｒｅｓｅｔがハイレベルになると、位相判定信号ＰＤ０の論理レベルにかかわらずＳＲラッチ回路３１０はリセット状態となり、その出力であるピッチ指定信号ＬＡＴＯＵＴはハイレベルとなる。一方、リセット信号ＤＬＬ＿Ｒｅｓｅｔがローレベル且つ位相判定信号ＰＤ０がローレベルになると、ＳＲラッチ回路３１０はセット状態となり、その出力であるピッチ指定信号ＬＡＴＯＵＴはローレベルとなる。
【００３６】
これにより、ＳＲラッチ回路３１０がリセットされるとピッチ指定信号ＬＡＴＯＵＴはハイレベルとなり、その後、位相判定信号ＰＤ０がハイレベルからローレベルに変化するとピッチ指定信号ＬＡＴＯＵＴはローレベルとなる。上述の通り、ピッチ指定信号ＬＡＴＯＵＴがハイレベルである場合には、カウンタ回路１３０の更新ピッチが最小ピッチの２倍に設定される。
【００３７】
図４は、カウンタ回路１３０の構成の一例を示す回路図である。
【００３８】
図４に示すように、カウンタ回路１３０は複数のビットカウント回路１３０−１〜１３０−ｎによって構成されている。カウンタ回路１３０を構成するビットカウント回路の数（＝ｎ）はカウント値のビット数に等しく、各ビットカウント回路１３０−１〜１３０−ｎからの出力ビットＯＵＴ１〜ＯＵＴｎがカウント値のそれぞれ対応するビットとなる。
【００３９】
ビットカウント回路１３０−０〜１３０−ｎは互いに同じ回路構成を有しており、それぞれ複合ゲート回路１３１、セレクタ１３２，１３３及びラッチ回路１３４からなる。複合ゲート回路１３１の出力は、次段のビットカウント回路に含まれる複合ゲート回路１３１の入力信号として用いられる。
【００４０】
ここで、初段のビットカウント回路１３０−１の複合ゲート回路１３１には、ピッチ指定信号ＬＡＴＯＵＴとセレクタ１３２の出力信号が入力されている。これに対し、２段目以降のビットカウント回路１３０−２〜１３０−ｎの複合ゲート回路１３１には、ピッチ指定信号ＬＡＴＯＵＴの代わりに前段のビットカウント回路に含まれる複合ゲート回路１３１の出力信号及びＶＳＳレベルに固定された信号が入力される。
【００４１】
かかる構成により、ピッチ指定信号ＬＡＴＯＵＴがローレベルである場合には、最下位ビット（ＬＳＢ）であるビットカウント回路１３０−１が更新の対象となるため、カウンタ回路１３０の更新ピッチは最小ピッチとなる。これに対し、ピッチ指定信号ＬＡＴＯＵＴがハイレベルである場合には、下位２ビット目であるビットカウント回路１３０−２が更新の対象となるため、カウンタ回路１３０の更新ピッチは最小ピッチの２倍となる。
【００４２】
図５は、本実施形態によるＤＬＬ回路の動作を示すタイミングチャートである。
【００４３】
図５に示すように、本例では、ディレイ回路１５０の遅延量がサンプリング周期よりもやや短い量に設定されている。このため、更新タイミング信号ＳＹＮＣＬＫが活性化すると、その直後にリセット信号ＲＳＴが活性化することになる。このことは、カウンタ回路１３０のカウント値が更新されると、その直後にリセット信号ＲＳＴが活性化することを意味する。
【００４４】
まず、期間Ｔ１０においてワンショットパルスであるリセット信号ＤＬＬ＿Ｒｅｓｅｔが活性化すると、ピッチ指定信号ＬＡＴＯＵＴはハイレベルとなる。これにより、カウンタ回路の更新ピッチは最小ピッチの２倍に設定される。図５に示す例では、サンプリング周期Ｔ１１の途中で位相判定信号ＰＤ０がハイレベルからローレベルに遷移しており、このタイミングでピッチ指定信号ＬＡＴＯＵＴはローレベルとなる。これにより、カウンタ回路の更新ピッチは最小ピッチに設定される。
【００４５】
また、図５に示すように、サンプリング周期Ｔ１１，Ｔ１３，Ｔ１５においてリセット信号ＲＳＴが活性化したタイミングでは、位相判定信号ＰＤ０がハイレベルであることから、無効化回路２００に含まれるＳＲラッチ回路２１０はリセットされない。この場合、ＳＲラッチ回路２１０は従前からのセット状態が維持されるため、サンプリング周期Ｔ１３に示すように位相判定信号ＰＤ０が途中でローレベルに変化しても、このような変化は無効化され、位相判定信号ＰＤ１はハイレベルを維持する。その結果、次に更新タイミング信号ＳＹＮＣＬＫが活性化するタイミングで、カウンタ回路１３０のカウント値は強制的にアップカウントされる。つまり、ディレイライン１１０の遅延量は、強制的に増大させられる。
【００４６】
これに対し、サンプリング周期Ｔ１２，Ｔ１４においてリセット信号ＲＳＴが活性化したタイミングでは、位相判定信号ＰＤ０がローレベルであることから、ＳＲラッチ回路２１０はリセット信号ＲＳＴに同期してリセットされる。これにより、無効化回路２００の出力である位相判定信号ＰＤ１はローレベルに変化する。
【００４７】
しかしながら、サンプリング周期Ｔ１２においては、位相判定信号ＰＤ０がその後ハイレベルに変化しているため、これに応答してＳＲラッチ回路２１０は再びセットされる。これにより位相判定信号ＰＤ１はハイレベルに戻り、その後、同じサンプリング周期内において位相判定信号ＰＤ０がローレベルに変化しても、このような変化は無効化され、位相判定信号ＰＤ１はハイレベルを維持する。その結果、次に更新タイミング信号ＳＹＮＣＬＫが活性化するタイミングで、カウンタ回路１３０のカウント値は強制的にアップカウントされる。つまり、ディレイライン１１０の遅延量は、強制的に増大させられる。
【００４８】
一方、サンプリング周期Ｔ１４においては、リセット信号ＲＳＴの活性化によってＳＲラッチ回路２１０がリセットされた後、次に更新タイミング信号ＳＹＮＣＬＫが活性化するタイミングまで、位相判定信号ＰＤ０がローレベルに維持されている。これにより、ＳＲラッチ回路２１０のリセット状態が維持されるため、次に更新タイミング信号ＳＹＮＣＬＫが活性化するタイミングで、カウンタ回路１３０のカウント値はダウンカウントされる。つまり、ディレイライン１１０の遅延量は減少させられる。
【００４９】
このように、本実施形態では、カウンタ回路１３０のカウント値がダウンカウントされるのは、サンプリング周期Ｔ１４に示すケース、つまり、リセット信号ＲＳＴの活性化によってＳＲラッチ回路２１０がリセットされた後、次に更新タイミング信号ＳＹＮＣＬＫが活性化するタイミングまで、位相判定信号ＰＤ０がローレベルに維持されたケースに限られる。その他のケースでは、位相判定信号ＰＤ０の変化は無効化回路２００によって無効化され、カウンタ回路１３０のカウント値は強制的にアップカウントされる。
【００５０】
これにより、ノイズやジッタ成分のように、短い周期で位相判定信号ＰＤ０に影響を与える成分が排除されるため、ＤＬＬ回路１００が長期間ロックしないという現象を防止することが可能となる。
【００５１】
また、カウンタ回路１３０のアップカウント量又はダウンカウント量（すなわち更新ピッチ）は、ピッチ指定信号ＬＡＴＯＵＴによって定められる。図５に示す例では、更新タイミング信号ＳＹＮＣＬＫの１回目の活性化時においては、ピッチ指定信号ＬＡＴＯＵＴがハイレベルであることから、カウント値は最小ピッチの２倍でアップカウントする（Ｘ→Ｘ＋２）。これに対し、更新タイミング信号ＳＹＮＣＬＫの２回目以降の活性化時においては、ピッチ指定信号ＬＡＴＯＵＴがローレベルであることから、カウント値は最小ピッチでアップカウント又はダウンカウントする。
【００５２】
これにより、リセット信号ＤＬＬ＿Ｒｅｓｅｔの活性化直後における位相判定信号ＰＤ０の変化しない期間においては、カウンタ回路１３０の更新ピッチが２倍となることから、外部クロック信号ＣＬＫとレプリカクロック信号ＲＣＬＫとの位相を高速に接近させることが可能となる。そして、位相判定信号ＰＤ０の変化によって、レプリカクロック信号ＲＣＬＫのアクティブエッジが外部クロック信号ＣＬＫのアクティブエッジを超えたことが検出された場合には、カウンタ回路１３０の更新ピッチが最小値となることから、これらの位相差を高精度に一致させることが可能となる。このため、外部クロック信号ＣＬＫの周波数が比較的低い場合のように、ＤＬＬ回路１００がロックするまでに時間がかかるケースであっても、本実施形態によれば、速やかにロックさせることが可能となる。
【００５３】
尚、本実施形態では、カウンタ回路１３０のアップカウントを優先していることから、ダウンカウントした方がＤＬＬロックに要する時間が短いケース（外部クロック信号ＣＬＫに対するレプリカクロック信号ＲＣＬＫの遅れ量よりも、進み量の方が大きいケース）であっても、アップカウントを続けることによってＤＬＬロックが行われることがある。この場合、ＤＬＬロックまでにやや長い時間がかかるが、少なくとも、アップカウントとダウンカウントを交互に繰り返すループに入るという問題は生じず、しかも、レプリカクロック信号ＲＣＬＫのアクティブエッジが外部クロック信号ＣＬＫのアクティブエッジを超えるまでは２倍の速度で調整動作が進行するため、規格で定められた期間内にＤＬＬロックを完了することが可能となる。
【００５４】
次に、本発明の第２の実施形態について説明する。
【００５５】
図６は第２の実施形態にて用いる無効化回路２００ａの回路図であり、図７は第２の実施形態にて用いるピッチ調整回路３００ａの回路図である。本実施形態は、図１に示した無効化回路２００が無効化回路２００ａに置き換えられているとともに、図１に示したピッチ調整回路３００がピッチ調整回路３００ａに置き換えられている点において第１の実施形態と相違し、その他の点は一致する。このため重複する説明は省略する。
【００５６】
図６に示すように、無効化回路２００ａは、インバータ２０４が削除されているとともに、ＳＲラッチ回路２１０の出力を反転させるインバータ２０５が追加されている点において、図２に示した無効化回路２００と相違する。その他の点は、図２に示した無効化回路２００と同じである。
【００５７】
かかる構成により、位相判定信号ＰＤ０がローレベルになると、リセット信号ＲＳＴの論理レベルにかかわらずＳＲラッチ回路２１０はセット状態となり、無効化回路２００ａの出力である位相判定信号ＰＤ１はローレベルとなる。一方、リセット信号ＲＳＴと位相判定信号ＰＤ０がともにハイレベルになると、ＳＲラッチ回路２１０はリセット状態となり、無効化回路２００ａの出力である位相判定信号ＰＤ１はハイレベルとなる。
【００５８】
これにより、ＳＲラッチ回路２１０がリセットされた後、位相判定信号ＰＤ０がローレベルになるとＳＲラッチ回路２１０はセットされ、その後、位相判定信号ＰＤ０がハイレベルに変化しても、その変化は無効化される。つまり、ＳＲラッチ回路２１０がセットされた後リセットされるまでの間において、位相判定信号ＰＤ０が一度でもローレベルになると、無効化回路２００ａの出力である位相判定信号ＰＤ１はローレベルに固定される。そして、位相判定信号ＰＤ１がハイレベルとなるのは、ＳＲラッチ回路２１０がリセットされた後、位相判定信号ＰＤ０がハイレベルを維持している期間に限られる。
【００５９】
また、図７に示すように、ピッチ調整回路３００ａは、位相判定信号ＰＤ０を反転させるインバータ３０４が追加されている点において、図３に示したピッチ調整回路３００と相違する。その他の点は、図３に示したピッチ調整回路３００と同じである。
【００６０】
かかる構成により、リセット信号ＤＬＬ＿Ｒｅｓｅｔがハイレベルになると、位相判定信号ＰＤ０の論理レベルにかかわらずＳＲラッチ回路３１０はリセット状態となり、その出力であるピッチ指定信号ＬＡＴＯＵＴはハイレベルとなる。一方、リセット信号ＤＬＬ＿Ｒｅｓｅｔがローレベル且つ位相判定信号ＰＤ０がハイレベルになると、ＳＲラッチ回路３１０はセット状態となり、その出力であるピッチ指定信号ＬＡＴＯＵＴはローレベルとなる。つまり、ＳＲラッチ回路３１０がリセットされた後、位相判定信号ＰＤ０がローレベルからハイレベルに変化するとピッチ指定信号ＬＡＴＯＵＴはローレベルとなる。
【００６１】
図８は、本実施形態によるＤＬＬ回路の動作を示すタイミングチャートである。
【００６２】
まず、期間Ｔ２０においてワンショットパルスであるリセット信号ＤＬＬ＿Ｒｅｓｅｔが活性化すると、ピッチ指定信号ＬＡＴＯＵＴはハイレベルとなる。これにより、カウンタ回路の更新ピッチは最小ピッチの２倍に設定される。図８に示す例では、サンプリング周期Ｔ２１の途中で位相判定信号ＰＤ０がローレベルからハイレベルに遷移しており、このタイミングでピッチ指定信号ＬＡＴＯＵＴはローレベルとなる。これにより、カウンタ回路の更新ピッチは最小ピッチに設定される。
【００６３】
また、図８に示すように、サンプリング周期Ｔ２１，Ｔ２３，Ｔ２５においてリセット信号ＲＳＴが活性化したタイミングでは、位相判定信号ＰＤ０がローレベルであることから、無効化回路２００ａに含まれるＳＲラッチ回路２１０はリセットされない。この場合、ＳＲラッチ回路２１０は従前からのセット状態が維持されるため、サンプリング周期Ｔ２３に示すように位相判定信号ＰＤ０が途中でハイレベルに変化しても、このような変化は無効化され、位相判定信号ＰＤ１はローレベルを維持する。その結果、次に更新タイミング信号ＳＹＮＣＬＫが活性化するタイミングで、カウンタ回路１３０のカウント値は強制的にダウンカウントされる。つまり、ディレイライン１１０の遅延量は、強制的に減少させられる。
【００６４】
これに対し、サンプリング周期Ｔ２２，Ｔ２４においてリセット信号ＲＳＴが活性化したタイミングでは、位相判定信号ＰＤ０がハイレベルであることから、ＳＲラッチ回路２１０はリセット信号ＲＳＴに同期してリセットされる。これにより、無効化回路２００ａの出力である位相判定信号ＰＤ１はハイレベルに変化する。
【００６５】
しかしながら、サンプリング周期Ｔ２２においては、位相判定信号ＰＤ０がその後ローレベルに変化しているため、これに応答してＳＲラッチ回路２１０は再びセットされる。これにより位相判定信号ＰＤ１はローレベルに戻り、その後、同じサンプリング周期内において位相判定信号ＰＤ０がハイレベルに変化しても、このような変化は無効化され、位相判定信号ＰＤ１はローレベルを維持する。その結果、次に更新タイミング信号ＳＹＮＣＬＫが活性化するタイミングで、カウンタ回路１３０のカウント値は強制的にダウンカウントされる。つまり、ディレイライン１１０の遅延量は、強制的に減少させられる。
【００６６】
一方、サンプリング周期Ｔ２４においては、リセット信号ＲＳＴの活性化によってＳＲラッチ回路２１０がリセットされた後、次に更新タイミング信号ＳＹＮＣＬＫが活性化するタイミングまで、位相判定信号ＰＤ０がハイレベルに維持されている。これにより、ＳＲラッチ回路２１０のリセット状態が維持されるため、次に更新タイミング信号ＳＹＮＣＬＫが活性化するタイミングで、カウンタ回路１３０のカウント値はアップカウントされる。つまり、ディレイライン１１０の遅延量は増大させられる。
【００６７】
このように、本実施形態では、カウンタ回路１３０のカウント値がアップカウントされるのは、サンプリング周期Ｔ２４に示すケース、つまり、リセット信号ＲＳＴの活性化によってＳＲラッチ回路２１０がリセットされた後、次に更新タイミング信号ＳＹＮＣＬＫが活性化するタイミングまで、位相判定信号ＰＤ０がハイレベルに維持されたケースに限られる。その他のケースでは、位相判定信号ＰＤ０の変化は無効化回路２００ａによって無効化され、カウンタ回路１３０のカウント値は強制的にダウンカウントされる。
【００６８】
これにより、上述した第１の実施形態と同じ効果を得ることが可能となる。
【００６９】
尚、本実施形態では、カウンタ回路１３０のダウンカウントを優先していることから、アップカウントした方がＤＬＬロックに要する時間が短いケース（外部クロック信号ＣＬＫに対するレプリカクロック信号ＲＣＬＫの進み量よりも、遅れ量の方が大きいケース）であっても、ダウンカウントを続けることによってＤＬＬロックが行われることがある。この場合、ＤＬＬロックまでにやや長い時間がかかるが、少なくとも、アップカウントとダウンカウントを交互に繰り返すループに入るという問題が生じず、しかも、レプリカクロック信号ＲＣＬＫのアクティブエッジが外部クロック信号ＣＬＫのアクティブエッジを超えるまでは２倍の速度で調整動作が進行するため、規格で定められた期間内にＤＬＬロックを完了することが可能となる。
【００７０】
次に、本発明の第３の実施形態について説明する。
【００７１】
図９は、本発明の第３の実施形態による半導体装置の３０の構成を示すブロック図である。本実施形態は、ピッチ調整回路３００がピッチ調整回路４００に置き換えられている点において、上述した第１の実施形態と異なる。その他の点は、第１の実施形態による半導体装置１０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００７２】
図９に示すように、ピッチ調整回路４００には、位相判定信号ＰＤ０及びリセット信号ＤＬＬ＿Ｒｅｓｅｔのみならず、更新タイミング信号ＳＹＮＣＬＫが入力されている。
【００７３】
図１０は、ピッチ調整回路４００の回路図である。
【００７４】
図１０に示すように、ピッチ調整回路４００は、循環接続されたＮＡＮＤ回路４０１，４０２からなるＳＲラッチ回路４１０と、更新タイミング信号ＳＹＮＣＬＫに同期して位相判定信号ＰＤ０をカウントするカウンタ回路４２０とを備える。カウンタ回路４２０は、リセット信号ＤＬＬ＿Ｒｅｓｅｔに応答してリセットされるとともに、更新タイミング信号ＳＹＮＣＬＫの活性化時における位相判定信号ＰＤ０の論理レベルが４回連続ハイレベルである場合に、検出信号Ｑをローレベルからハイレベルに遷移させる回路である。検出信号Ｑは、インバータ４０３によって反転された後、ＳＲラッチ回路４１０のセット入力端（Ｓ）に入力される。
【００７５】
また、リセット信号ＤＬＬ＿Ｒｅｓｅｔは、インバータ４０４によって反転された後、ＳＲラッチ回路４１０のリセット入力端（Ｒ）に入力される。さらに、検出信号Ｑの反転信号／Ｑと反転された位相判定信号ＰＤ０がＮＡＮＤ回路４０５に供給され、その出力がＳＲラッチ回路４１０のリセット入力端（Ｒ）に入力される。
【００７６】
かかる構成により、リセット信号ＤＬＬ＿ＲｅｓｅｔがハイレベルになるとＳＲラッチ回路４１０はリセット状態となり、その出力であるピッチ指定信号ＬＡＴＯＵＴはローレベルとなる。その後、更新タイミング信号ＳＹＮＣＬＫの活性化時における位相判定信号ＰＤ０の論理レベルが４回連続ハイレベルになると、ＳＲラッチ回路４１０がセットされ、その出力であるピッチ指定信号ＬＡＴＯＵＴはハイレベルに遷移する。さらにその後、位相判定信号ＰＤ０がローレベルに変化すると、ＳＲラッチ回路４１０が再びリセットされ、その出力であるピッチ指定信号ＬＡＴＯＵＴはローレベルに戻る。
【００７７】
ここで、更新タイミング信号ＳＹＮＣＬＫの活性化時における位相判定信号ＰＤ０の論理レベルが４回連続ハイレベルになるのは、位相のズレが大きいためこのままの更新ピッチでカウントアップを進めるとＤＬＬ回路がロックするまでに長い時間がかかる可能性があることを意味する。この場合、より高速にロックさせるためには、更新ピッチを増大させることが好ましい。かかる観点から、上記の条件が検出されると、ピッチ指定信号ＬＡＴＯＵＴをローレベルからハイレベルに遷移させているのである。
【００７８】
一方、ＳＲラッチ回路４１０がセットされた後に、位相判定信号ＰＤ０がローレベルに変化するのは、レプリカクロック信号ＲＣＬＫのアクティブエッジが外部クロック信号ＣＬＫのアクティブエッジを超えたことを意味する。この場合、正しくロックさせるためには、更新ピッチを減少させることが好ましい。かかる観点から、上記の条件が検出されると、ピッチ指定信号ＬＡＴＯＵＴをハイレベルからローレベルに遷移させているのである。
【００７９】
図１１は、本実施形態によるＤＬＬ回路の動作を示すタイミングチャートである。
【００８０】
まず、期間Ｔ３０においてワンショットパルスであるリセット信号ＤＬＬ＿Ｒｅｓｅｔが活性化すると、ピッチ指定信号ＬＡＴＯＵＴはローレベルとなる。これにより、カウンタ回路の更新ピッチは最小ピッチに設定される。この時、位相判定信号ＰＤ０はハイレベルであることから、カウンタ回路１３０は更新タイミング信号ＳＹＮＣＬＫに同期してカウントアップされる。
【００８１】
図１１に示す例では、その後、更新タイミング信号ＳＹＮＣＬＫの活性化時における位相判定信号ＰＤ０の論理レベルが４回連続ハイレベルになっている。これに応答してピッチ指定信号ＬＡＴＯＵＴはハイレベルに変化し、カウンタ回路の更新ピッチは最小ピッチの２倍となる（Ｘ＋４→Ｘ＋６）。
【００８２】
その後の動作は、図５に示した動作と同じであり、例えば、サンプリング周期Ｔ３６においては、位相判定信号ＰＤ０が途中でハイレベルに変化しているため、その後、同じサンプリング周期内において位相判定信号ＰＤ０がローレベルに変化しても、このような変化は無効化され、位相判定信号ＰＤ１はハイレベルを維持する。
【００８３】
このように、本実施形態では、リセット信号ＤＬＬ＿Ｒｅｓｅｔが活性化した直後においてはカウンタ回路１３０の更新ピッチを最小ピッチとし、その後、更新タイミング信号ＳＹＮＣＬＫの活性化時における位相判定信号ＰＤ０の論理レベルが４回連続ハイレベルになる条件が出現した場合には更新ピッチを最小ピッチの２倍としている。これにより、最小ピッチのままカウントアップを進めるとＤＬＬ回路がロックするまでに長い時間がかかるのに対し、本実施形態では２倍の速度で調整動作が進行するため、高速にＤＬＬロックを完了することが可能となる。
【００８４】
しかも、更新ピッチが２倍となった後に位相判定信号ＰＤ０がローレベルに変化すると、カウンタ回路１３０の更新ピッチを最小ピッチに戻していることから、ＤＬＬ回路のロックが近い状態において、行き過ぎた調整動作を行うことがなくなる。
【００８５】
次に、本発明の第４の実施形態について説明する。
【００８６】
図１２は、本発明の第４の実施形態による半導体装置の４０の構成を示すブロック図である。本実施形態は、無効化回路２００，２００ａの両方が備えられている点、ピッチ調整回路３００，３００ａの両方が備えられている点、並びに、無効化回路２００，２００ａのいずれか一方及びピッチ調整回路３００，３００ａのいずれか一方を選択する選択回路３１を備えている点において、上述した第１の実施形態と異なる。その他の点は、第１の実施形態による半導体装置１０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００８７】
図１２に示すように、選択回路３１には、位相判定回路１４０の出力である位相判定信号ＰＤ０が入力されており、ＤＬＬ回路１００ａが動作を開始した後、最初に得られた位相判定信号ＰＤ０の論理レベルに基づいて、無効化回路２００，２００ａのいずれか一方及びピッチ調整回路３００，３００ａのいずれか一方を選択する。選択されなかった側の無効化回路及びピッチ調整回路については、その出力は無視される。具体的には、最初に得られた位相判定信号ＰＤ０がハイレベルである場合は、アップカウントを優先する無効化回路２００とピッチ調整回路３００を選択し、最初に得られた位相判定信号ＰＤ０がローレベルである場合は、ダウンカウントを優先する無効化回路２００ａとピッチ調整回路３００ａを選択する。
【００８８】
最初に得られた位相判定信号ＰＤ０がハイレベルである場合は、アップカウントした方がＤＬＬロックに要する時間が短いケース（外部クロック信号ＣＬＫに対するレプリカクロック信号ＲＣＬＫの進み量よりも、遅れ量の方が大きいケース）である確率が高く、逆に、最初に得られた位相判定信号ＰＤ０がローレベルである場合は、ダウンカウントした方がＤＬＬロックに要する時間が短いケース（外部クロック信号ＣＬＫに対するレプリカクロック信号ＲＣＬＫの遅れ量よりも、進み量の方が大きいケース）である確率が高い。このため、最初に得られた位相判定信号ＰＤ０に基づいて無効化回路２００，２００ａのいずれか一方及びピッチ調整回路３００，３００ａのいずれか一方を選択すれば、上述した第１及び第２の実施形態よりも、より高速にＤＬＬ回路１００ａをロックさせることが可能となる。
【００８９】
尚、ピッチ調整回路３００，３００ａについては、図１０に示したタイプのピッチ調整回路（４００）を用いることも可能である。
【００９０】
次に、本発明の第５の実施形態について説明する。
【００９１】
図１３は、本発明の第５の実施形態による半導体装置の５０の構成を示すブロック図である。本実施形態は、無効化回路２００の上述した無効化動作を停止させる停止回路４１を備えている点において、上述した第１又は第３の実施形態と異なる。その他の点は、第１又は第３の実施形態による半導体装置１０，３０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００９２】
停止回路４１の出力である停止信号ＳＴＰは、初期状態においては非活性状態であり、このため、無効化回路２００は上述した無効化動作を行う。一方、停止回路４１にはカウンタ回路１３０のカウント値が供給されており、これがあらかじめ定められたパターンで変化した場合、停止信号ＳＴＰを活性化させる。停止信号ＳＴＰが活性化すると、無効化回路２００は無効化動作を停止し、位相判定信号ＰＤ０をそのまま位相判定信号ＰＤ１としてカウンタ回路１３０に供給する。
【００９３】
ここで、あらかじめ定められたパターンとは、ＤＬＬ回路１００ｂがロックした状態又はロックに近い状態にて現れるパターンである。具体的には、カウンタ回路１３０のカウント値がアップカウントした後ダウンカウントするパターン、又はその逆のパターンが現れた場合に、停止信号ＳＴＰを活性化させることが好ましい。これは、このようなパターンが現れるのは、外部クロック信号ＣＬＫとレプリカクロック信号ＲＣＬＫの位相がほぼ一致している場合の特徴だからである。このような場合、無効化回路２００によってアップカウントを優先すると、却って位相がずれる可能性があるため、本実施形態では停止回路４１によって無効化回路２００の動作を停止させているのである。
【００９４】
これにより、本実施形態によれば、第１の実施形態による効果に加え、ＤＬＬロック後のロック状態をより確実に維持できるという効果を得ることが可能となる。
【００９５】
尚、停止信号ＳＴＰが活性化するためのカウント値の変化パターンとしては、上述したパターンの他、アップカウントとダウンカウントが交互に３回又は４回以上繰り返されたパターンとしても構わない。アップカウントとダウンカウントを交互に繰り返すのは、外部クロック信号ＣＬＫとレプリカクロック信号ＲＣＬＫの位相がほぼ一致している場合のより明確な特徴だからである。
【００９６】
次に、本発明の第６の実施形態について説明する。
【００９７】
図１４は、本発明の第６の実施形態による半導体装置の６０の構成を示すブロック図である。本実施形態は、ディレイライン１１０がコースディレイライン１１１とファインディレイライン１１２を含んでいる点、ファインディレイライン１１２の遅延量を調整するカウンタ回路１３２を備えている点、並びに、カウンタ回路１３０，１３２のいずれか一方を選択する選択回路５１を備えている点において、上述した第１又は第３の実施形態と異なる。その他の点は、第１又は第３の実施形態による半導体装置１０，３０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００９８】
コースディレイライン１１１は、相対的に遅延量の調整ピッチが粗い大きいディレイラインであり、比較的遅延量の大きいインバータを従属接続したインバータチェーンによって構成される。また、ファインディレイライン１１２は、相対的に遅延量の調整ピッチが細かいディレイラインであり、比較的遅延量の小さいインバータを従属接続したインバータチェーンによって構成されるか、或いは、コースディレイライン１１１から得られる２つのクロックを合成するインターポレータによって構成される。
【００９９】
本実施形態では、カウンタ回路１３０のカウント値によってコースディレイライン１１１の遅延量が調整され、カウンタ回路１３２のカウント値によってファインディレイ１１２の遅延量が調整される。そして、これらコースディレイライン１１１とファインディレイライン１１２は直列に接続されており、コースディレイライン１１１によって大まかな遅延量の調整を行った後、さらに、ファインディレイライン１１２によって細かな遅延量の調整を行うことで、より高速且つ高精度なＤＬＬロックを実現している。
【０１００】
図１４に示すように、コースディレイライン１１１を制御するカウンタ回路１３０に対しては、無効化回路２００を介した位相判定信号ＰＤ１が供給される一方、ファインディレイライン１１２を制御するカウンタ回路１３２に対しては、位相判定信号ＰＤ０が直接供給される。これは、ファインディレイライン１１２は主にＤＬＬロック後における微調整に用いられることから、非ロック状態からＤＬＬ回路１００ｃがロックするまでの時間にはあまり影響しないからであり、むしろ、ファインディレイライン１１２に対して無効化動作を行うと、位相のズレが生じる可能性が大きくなるからである。
【０１０１】
また、コースディレイライン１１１を制御するカウンタ回路１３０に対しては、ピッチ調整回路３００，４００による更新ピッチの変更が行われる一方、ファインディレイライン１１２を制御するカウンタ回路１３２に対しては、このようなピッチ変更は行われず、更新ピッチは一定に保たれる。これは、上述の通り、ファインディレイライン１１２は主にＤＬＬロック後における微調整に用いられることから、更新ピッチの変更を行う必要性が少ないからである。
【０１０２】
選択回路５１は、カウンタ回路１３０，１３２のいずれか一方の動作（カウント値の更新）を許可する回路である。選択回路５１は、初期状態においてはカウンタ回路１３０を選択しており、これにより、ディレイライン１１０はコースディレイライン１１１による粗調動作を行う。選択回路５１にはカウンタ回路１３０のカウント値が供給されており、これがあらかじめ定められたパターンで変化した場合、カウンタ回路１３０の動作を停止させ、その代わりに、カウンタ回路１３２を選択してファインディレイライン１１２による微調動作を行う。ここで、あらかじめ定められたパターンとしては、上述した停止信号ＳＴＰが活性化するパターンと同じパターンを挙げることができる。
【０１０３】
これにより、本実施形態によれば、高速にＤＬＬロックを行うことができるとともに、無効化回路２００の動作がファインディレイライン１１２に影響を及ぼさないことから、高精度なＤＬＬロック状態を確保することが可能となる。
【０１０４】
次に、本発明の第７の実施形態について説明する。
【０１０５】
図１５は、本発明の第７の実施形態による半導体装置の７０の構成を示すブロック図である。
【０１０６】
図１５に示すように、本実施形態による半導体装置７０は、ディレイライン１６０、カウンタ回路１７０、デューティ判定回路１８０及び無効化回路２９０をさらに備え、２つのディレイライン１１０，１６０の出力を信号合成器１９０によって合成することによって内部クロック信号ＬＣＬＫを生成する。また、カウンタ回路１７０に対してもピッチ調整回路３００，４００が割り当てられている。その他の点については上述した第１の実施形態による半導体装置１０と基本的に同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【０１０７】
ディレイライン１６０及びカウンタ回路１７０は、インバータ２５０によって反転した外部クロック信号ＣＬＫのデューティを補正するデューティ補正回路を構成する。具体的には、ディレイライン１６０は、外部クロック信号ＣＬＫの立ち下がりエッジの位置を調整することによって内部クロック信号ＬＣＬＫのデューティを調整する。その調整量は、カウンタ回路１７０によって定められる。一方、ディレイライン１１０は、外部クロック信号ＣＬＫの立ち上がりエッジの位置を調整することによって内部クロック信号ＬＣＬＫの位相を調整する。これにより、信号合成器１９０によって生成される内部クロック信号ＬＣＬＫは、位相及びデューティとも正しく調整された信号となる。
【０１０８】
カウンタ回路１７０は、ディレイライン１６０の遅延量を設定する回路であり、更新タイミング信号ＳＹＮＣＬＫに同期して、そのカウント値が更新される。カウント値の増減は、無効化回路２９０から供給されるデューティ判定信号ＤＤ１に基づいて定められる。つまり、デューティ判定信号ＤＤ１がアップカウントを示している場合、カウンタ回路１７０は更新タイミング信号ＳＹＮＣＬＫに同期してそのカウント値をアップカウントし、これにより、ディレイライン１６０の遅延量を増大させる。逆に、デューティ判定信号ＤＤ１がダウンカウントを示している場合、カウンタ回路１７０は更新タイミング信号ＳＹＮＣＬＫに同期してそのカウント値をダウンカウントし、これにより、ディレイライン１６０の遅延量を減少させる。
【０１０９】
無効化回路２９０は、デューティ判定信号ＤＤ０及びリセット信号ＲＳＴを受け、これらに基づいてデューティ判定信号ＤＤ１を生成する回路である。その回路構成は、図２に示した無効化回路２００又は図６に示した無効化回路２００ａと同様である。したがって、無効化回路２９０は、無効化回路２００又は２００ａと同様の無効化動作を行う。
【０１１０】
デューティ判定回路１８０は、ディレイライン１１０，１６０の出力に基づいて、内部クロック信号ＬＣＬＫのデューティを検出し、これによりデューティ判定信号ＤＤ０を生成する回路である。
【０１１１】
また、カウンタ回路１７０に割り当てられたピッチ調整回路３００，４００はデューティ判定信号ＤＤ０に基づいてピッチ指定信号ＬＡＴＯＵＴＤを生成し、これによってカウンタ回路１７０の更新ピッチが変更される。その基本的な動作は既に説明したとおりである。
【０１１２】
このように、本実施形態によるＤＬＬ回路１００ｄは、ノイズやジッタ成分のように、短い周期で位相判定信号ＰＤ０に影響を与える成分を無効化回路２００によって排除し、短い周期でデューティ判定信号ＤＤ０に影響を与える成分を無効化回路２９０によって排除している。しかも、カウンタ回路１７０に割り当てられたピッチ調整回路３００，４００によって、カウンタ回路１７０の更新ピッチを可変としている。このため、位相のみならずデューティについても、速やかに調整することが可能となる。
【０１１３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１１４】
例えば、上記各実施形態では、本発明をＤＬＬ回路に適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではなく、他の種類のクロック制御回路、例えばデューティ補正回路（図１５参照）に対して適用することも可能である。
【０１１５】
また、上記各実施形態では、リセット信号ＲＳＴを用いて無効化回路２００等をリセットしているが、カウンタ回路１３０の更新動作と干渉しない限り、更新タイミング信号ＳＹＮＣＬＫ自体をリセット信号ＲＳＴとして用いても構わない。さらには、更新タイミング信号ＳＹＮＣＬＫを遅延させることによってリセット信号ＲＳＴを生成しても構わない。
【０１１６】
また、上記各実施形態では、相対的に小さい更新ピッチを最小ピッチとし、相対的に大きい更新ピッチを最小ピッチの２倍としているが、本発明がこれに限定されるものではなく、更新ピッチに差があればいかなる組み合わせも可能である。例えば、相対的に小さい更新ピッチを最小ピッチとし、相対的に大きい更新ピッチを最小ピッチの４倍や８倍としても構わない。
【０１１７】
さらに、上記各実施形態では無効化回路を用いているが、本発明において無効化回路を設けることは必須でなく、ピッチ調整回路を用いる限り、無効化回路を省略しても構わない。
【符号の説明】
【０１１８】
１０，３０，４０，５０，６０，７０ 半導体装置
１１ 内部回路
１２ 出力バッファ
１３ 出力端子
１４ クロック端子
１５ レプリカバッファ
３１ 選択回路
４１ 停止回路
５１ 選択回路
１００，１００ａ，１００ｂ，１００ｃ，１００ｄ ＤＬＬ回路
１１０，１６０ ディレイライン
１１１ コースディレイライン
１１２ ファインディレイライン
１２０ 分周回路
１３０，１３２，１７０ カウンタ回路
１４０ 位相判定回路
１５０ ディレイ回路
１８０ デューティ判定回路
１９０ 信号合成器
２００，２００ａ，２９０ 無効化回路
３００，３００ａ，４００ ピッチ調整回路
２１０ ＳＲラッチ回路
【技術分野】
【０００１】
本発明はクロック制御回路及びこれを備える半導体装置に関し、特に、ＤＬＬ回路やデューティ補正回路など、クロック信号の位相やデューティを調整するクロック制御回路及びこれを備える半導体装置に関する。
【背景技術】
【０００２】
近年、パーソナルコンピュータなどのメインメモリとして、クロックに同期した動作を行うシンクロナスメモリが広く使用されている。中でも、ＤＤＲ（Double Data Rate）型のシンクロナスメモリでは、入出力データを外部クロック信号に対して正確に同期させる必要があることから、外部クロック信号に同期した内部クロック信号を生成するためのＤＬＬ回路が必須である（特許文献１参照）。
【０００３】
ＤＬＬ回路は、外部クロック信号の位相に基づいてカウント値が更新されるカウンタ回路と、カウンタ回路のカウント値に基づいて外部クロック信号を遅延させることにより内部クロック信号を生成するディレイラインとを備えている。カウント値の更新は、所定のサンプリング周期で行われる。このため、カウント値を更新するタイミングにおいて、ノイズなどの影響により位相の判定結果が一時的に逆転してしまった場合、カウント値は本来の更新方向とは逆の方向に更新されてしまう。つまり、ディレイラインの遅延量を増大させるはずが減少させてしまったり、逆に、遅延量を減少させるはずが増大させてしまったりすることがある。
【０００４】
また、外部クロック信号には、ジッタ成分が重畳している場合がある。ジッタ成分とはクロック周波数のゆらぎであり、このゆらぎは所定の周波数を有している。ジッタ成分がＤＬＬ回路に影響すると、場合によっては、位相が大きくずれているにもかかわらず、アップカウントとダウンカウントを交互に繰り返すループに入り、その状態から抜けられないことがあった。
【０００５】
他方、ＤＬＬ回路をロックさせるための期間は規格により定められている。このため、ノイズの影響でディレイラインが逆方向に調整されたり、ジッタ成分の影響でループに入ったりすると、規格で定められた期間内にＤＬＬ回路をロックすることができなくなってしまう。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２１７９４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
このように、従来のＤＬＬ回路は、ノイズやジッタ成分の影響を受けると正しくロックすることができないという問題があった。このような問題は、ＤＬＬ回路に限られず、クロック信号を制御する他の種類のクロック制御回路、例えば、内部クロック信号のデューティを補正するデューティ補正回路においても生じる問題である。つまり、デューティ補正回路においても、ノイズやジッタ成分の影響を受けると、内部クロック信号を所望のデューティに調整できなくなることがあった。
【課題を解決するための手段】
【０００８】
本発明の一側面によるによるクロック制御回路は、第１のクロック信号の位相に基づいて位相判定信号を生成する位相判定回路と、前記位相判定信号に基づいて、サンプリング周期ごとにカウント値が更新されるカウンタ回路と、前記カウント値に基づいて前記第１のクロック信号を遅延させることにより、第２のクロック信号を生成する第１のディレイラインと、前記位相判定信号が第１の論理レベルを示したことに応答して、同じサンプリング周期内におけるその後の前記位相判定信号の変化を無効化する第１の無効化回路と、前記位相判定信号が第２の論理レベルを示したことに応答して、前記カウンタ回路の更新ピッチを変化させるピッチ調整回路と、を備えることを特徴とする。
【０００９】
また、本発明による半導体装置は、上記のクロック制御回路と、第２のクロック信号に同期して外部出力信号を出力する出力バッファと、出力バッファと実質的に同一の回路構成を有し、第２のクロック信号に同期して第３のクロック信号を出力するするレプリカバッファとを備え、位相判定回路は、第１及び第３のクロック信号を比較することによって第１のクロック信号の位相を判定することを特徴とする。
【００１０】
本発明の他の側面によるによるクロック制御回路は、第１のクロック信号の位相に基づいて位相判定信号を生成する位相判定回路と、前記位相判定信号の論理レベルに基づいてカウント値が更新されるカウンタ回路と、前記カウント値に基づいて前記第１のクロック信号を遅延させることにより、第２のクロック信号を生成するディレイラインと、前記位相判定信号が変化しない期間においては前記カウンタ回路の更新ピッチを相対的に大きい第１のピッチに設定し、前記位相判定信号が変化したことに応答して前記カウンタ回路の更新ピッチを相対的に小さい第２のピッチに設定するピッチ調整回路と、を備えることを特徴とする。
【００１１】
本発明のさらに他の側面によるによるクロック制御回路は、第１のクロック信号の位相に基づいて位相判定信号を生成する位相判定回路と、前記位相判定信号の論理レベルに基づいてカウント値が更新されるカウンタ回路と、前記カウント値に基づいて前記第１のクロック信号を遅延させることにより、第２のクロック信号を生成するディレイラインと、前記位相判定信号が所定期間変化しない場合、前記カウンタ回路の更新ピッチを相対的に小さい第２のピッチから相対的に大きい第１のピッチに変化させるピッチ調整回路と、を備えることを特徴とする。
【発明の効果】
【００１２】
このように、本発明によれば、判定信号がサンプリング周期内で変化した場合、無効化回路によって位相判定信号が所定の論理レベルに固定されることから、ノイズやジッタ成分のように、短い周期で位相判定信号に影響を与える成分を排除することが可能となる。更に位相判定信号の変化に応じてディレイラインの遅延量を示すカウント値の変化量（更新ピッチ）を適切に変化させることで、短い周期のクロックに対しても問題なくクロック信号の位相を調整することが可能となる。このため、本発明によるクロック制御回路をＤＬＬ回路に適用すれば、ＤＬＬ回路が長期間ロックしないという現象を防止することができる。また、本発明によるクロック制御回路をデューティ補正回路に適用すれば、内部クロック信号を長期間所望のデューティに調整できなくなるという現象を防止することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の好ましい第１の実施形態による半導体装置１０の構成を示すブロック図である。
【図２】無効化回路２００の回路図である。
【図３】ピッチ調整回路３００の回路図である。
【図４】カウンタ回路１３０の構成の一例を示す回路図である。
【図５】第１の実施形態によるＤＬＬ回路の動作を示すタイミングチャートである。
【図６】無効化回路２００ａの回路図である。
【図７】ピッチ調整回路３００ａの回路図である。
【図８】第２の実施形態によるＤＬＬ回路の動作を示すタイミングチャートである。
【図９】本発明の好ましい第３の実施形態による半導体装置３０の構成を示すブロック図である。
【図１０】ピッチ調整回路４００の回路図である。
【図１１】第３の実施形態によるＤＬＬ回路の動作を示すタイミングチャートである。
【図１２】本発明の好ましい第４の実施形態による半導体装置４０の構成を示すブロック図である。
【図１３】本発明の好ましい第５の実施形態による半導体装置５０の構成を示すブロック図である。
【図１４】本発明の好ましい第６の実施形態による半導体装置６０の構成を示すブロック図である。
【図１５】本発明の好ましい第７の実施形態による半導体装置７０の構成を示すブロック図である。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１５】
図１は、本発明の好ましい第１の実施形態による半導体装置１０の構成を示すブロック図である。
【００１６】
図１に示すように、本実施形態による半導体装置１０は、内部出力信号ＤＲを出力する内部回路１１と、内部出力信号ＤＲに基づいて外部出力信号ＤＱを出力する出力バッファ１２と、出力バッファ１２の動作タイミングを制御するＤＬＬ回路１００とを備えている。内部回路１１については、半導体装置１０の種類によって異なり、例えば、本実施形態による半導体装置１０がＤＲＡＭであれば、メモリセルアレイ、カラムスイッチ、リードアンプなどが含まれる。
【００１７】
出力バッファ１２は、出力端子１３を介して外部出力信号ＤＱを外部に出力する回路であり、外部出力信号ＤＱの出力タイミングは、クロック端子１４を介して入力される外部クロック信号ＣＬＫ（第１のクロック信号）と同期している必要がある。出力バッファ１２の動作タイミングは、ＤＬＬ回路１００によって制御される。以下、ＤＬＬ回路１００の構成について詳細に説明する。
【００１８】
図１に示すように、ＤＬＬ回路１００は、ディレイライン１１０と、分周回路１２０と、カウンタ回路１３０と、位相判定回路１４０と、無効化回路２００と、ピッチ調整回路３００とを備えている。
【００１９】
ディレイライン１１０は、外部クロック信号ＣＬＫを遅延させることによって内部クロック信号ＬＣＬＫ（第２のクロック信号）を生成する回路である。特に限定されるものではないが、ディレイライン１１０には、相対的に粗い調整ピッチで外部クロック信号を遅延させるコースディレイラインと、相対的に細かい調整ピッチで外部クロック信号を遅延させるファインディレイラインを含んでいることが好ましい。尚、ディレイライン１１０に入力されるクロック信号は、外部クロック信号ＣＬＫそのものである必要はなく、レシーバによって外部クロック信号ＣＬＫをバッファリングした信号であっても構わない。
【００２０】
図１に示すように、内部クロック信号ＬＣＬＫは、出力バッファ１２及びレプリカバッファ１５に供給される。出力バッファ１２は、上述の通り、内部回路１１より供給される内部出力信号ＤＲを受け、これを外部出力信号ＤＱとして出力端子１３に供給する回路である。一方、レプリカバッファ１５は、出力バッファ１２と実質的に同一の回路構成を有しており、内部クロック信号ＬＣＬＫに同期してレプリカクロック信号ＲＣＬＫ（第３のクロック信号）を出力する回路である。これにより、レプリカクロック信号ＲＣＬＫの位相は、外部出力信号ＤＱの位相と正確に一致することになる。但し、レプリカバッファ１５を構成するトランジスタのサイズとしては、出力バッファ１２を構成するトランジスタのサイズと同一である必要はなく、インピーダンスが実質的に同じである限り、シュリンクしたトランジスタを用いても構わない。
【００２１】
分周回路１２０は、外部クロック信号ＣＬＫを分周することにより、ワンショットパルスであるリセット信号ＲＳＴを生成する回路である。リセット信号ＲＳＴは無効化回路２００に供給されるとともに、ディレイ回路１５０に供給される。ディレイ回路１５０は、リセット信号ＲＳＴを遅延させることによって更新タイミング信号ＳＹＮＣＬＫを生成する回路である。更新タイミング信号ＳＹＮＣＬＫはカウンタ回路１３０に供給され、カウンタ回路１３０のカウント値を更新するタイミングを示す同期信号として用いられる。したがって、更新タイミング信号ＳＹＮＣＬＫの活性化周期は、ＤＬＬ回路１００のサンプリング周期として定義される。尚、ディレイ回路１５０の遅延量は、サンプリング周期よりもやや短い量とすることが好ましい。
【００２２】
ここで、リセット信号ＲＳＴの生成に分周回路１２０を用いている理由は、カウンタ回路１３０の更新及びディレイライン１１０の遅延量の変更にはある一定の時間が必要だからであり、外部クロック信号ＣＬＫの毎周期ごとにカウンタ回路１３０の更新及びディレイライン１１０の遅延量変更を行うことは困難だからである。また、カウンタ回路１３０の更新及びディレイライン１１０の遅延量変更を必要以上に高頻度に行うと、消費電力が大幅に増大するからである。
【００２３】
カウンタ回路１３０は、ディレイライン１１０の遅延量を設定する回路であり、更新タイミング信号ＳＹＮＣＬＫに同期して、そのカウント値が更新される。カウント値の増減は、無効化回路２００から供給される位相判定信号ＰＤ１に基づいて定められる。つまり、位相判定信号ＰＤ１がアップカウントを示している場合（ハイレベルである場合）、カウンタ回路１３０は更新タイミング信号ＳＹＮＣＬＫに同期してそのカウント値をアップカウントし、これにより、ディレイライン１１０の遅延量を増大させる。逆に、位相判定信号ＰＤ１がダウンカウントを示している場合（ローレベルである場合）、カウンタ回路１３０は更新タイミング信号ＳＹＮＣＬＫに同期してそのカウント値をダウンカウントし、これにより、ディレイライン１１０の遅延量を減少させる。
【００２４】
また、カウンタ回路１３０にはリセット信号ＤＬＬ＿Ｒｅｓｅｔ及びピッチ指定信号ＬＡＴＯＵＴも供給されている。リセット信号ＤＬＬ＿Ｒｅｓｅｔは、ＤＬＬ回路１００をリセットする信号であり、これが活性化するとカウンタ回路１３０のカウント値がプリセット値に初期化される。また、ピッチ指定信号ＬＡＴＯＵＴはピッチ調整回路３００によって生成される信号であり、これがローレベルである場合にはカウンタ回路１３０の更新ピッチ（更新タイミング信号ＳＹＮＣＬＫに同期したカウント値をアップカウント量又はダウンカウント量）が最小ピッチに設定され、ハイレベルである場合にはカウンタ回路１３０の更新ピッチが最小ピッチの２倍に設定される。
【００２５】
位相判定回路１４０は、外部クロック信号ＣＬＫとレプリカクロック信号ＲＣＬＫとの位相差を検出する回路である。上述の通り、レプリカクロック信号ＲＣＬＫの位相は外部出力信号ＤＱの位相と一致するよう、ディレイライン１１０によって調整されるが、電圧や温度などディレイライン１１０の遅延量に影響を与えるパラメータの変動や、外部クロック信号ＣＬＫ自体の周波数変動などによって、両者の位相は刻々と変化する。位相判定回路１４０はこのような変化を検出し、外部クロック信号ＣＬＫに対してレプリカクロック信号ＲＣＬＫが進んでいるか或いは遅れているかを判定する。判定は外部クロック信号ＣＬＫの毎周期ごとに行われ、その結果は位相判定信号ＰＤ０として無効化回路２００及びピッチ調整回路３００に供給される。
【００２６】
無効化回路２００は、位相判定信号ＰＤ０及びリセット信号ＲＳＴを受け、これらに基づいて位相判定信号ＰＤ１を生成する回路である。
【００２７】
図２は、無効化回路２００の回路図である。
【００２８】
図２に示すように、無効化回路２００は、循環接続されたＮＡＮＤ回路２０１，２０２からなるＳＲラッチ回路２１０と、リセット信号ＲＳＴを反転させてＳＲラッチ回路２１０のリセット入力端（Ｒ）に供給するインバータ２０３と、位相判定信号ＰＤ０を反転させてＳＲラッチ回路２１０のセット入力端（Ｓ）に供給するインバータ２０４とを備える。
【００２９】
かかる構成により、位相判定信号ＰＤ０がハイレベルになると、リセット信号ＲＳＴの論理レベルにかかわらずＳＲラッチ回路２１０はセット状態となり、その出力である位相判定信号ＰＤ１はハイレベルとなる。ここで、位相判定信号ＰＤ０がハイレベルとなるのは、位相判定回路１４０によって、外部クロック信号ＣＬＫよりもレプリカクロック信号ＲＣＬＫの位相が進んでいることが検出された場合である。つまり、ディレイライン１１０の遅延量を増大させる必要があるケースである。
【００３０】
一方、リセット信号ＲＳＴがハイレベル且つ位相判定信号ＰＤ０がローレベルになると、ＳＲラッチ回路２１０はリセット状態となり、その出力である位相判定信号ＰＤ１はローレベルとなる。ここで、位相判定信号ＰＤ０がローレベルとなるのは、位相判定回路１４０によって、外部クロック信号ＣＬＫよりもレプリカクロック信号ＲＣＬＫの位相が遅れていることが検出された場合である。つまり、ディレイライン１１０の遅延量を減少させる必要があるケースである。
【００３１】
これにより、ＳＲラッチ回路２１０がリセットされた後、位相判定信号ＰＤ０がハイレベルになるとＳＲラッチ回路２１０はセットされ、その後、位相判定信号ＰＤ０がローレベルに変化しても、その変化は無効化される。つまり、ＳＲラッチ回路２１０がセットされた後リセットされるまでの間において、位相判定信号ＰＤ０が一度でもハイレベルになると、無効化回路２００の出力である位相判定信号ＰＤ１はハイレベルに固定される。そして、位相判定信号ＰＤ１がローレベルとなるのは、ＳＲラッチ回路２１０がリセットされた後、位相判定信号ＰＤ０がローレベルを維持している期間に限られる。
【００３２】
図１に戻って、ピッチ調整回路３００は位相判定信号ＰＤ０及びリセット信号ＤＬＬ＿Ｒｅｓｅｔを受け、これらに基づいてピッチ指定信号ＬＡＴＯＵＴを生成する回路である。
【００３３】
図３は、ピッチ調整回路３００の回路図である。
【００３４】
図３に示すように、ピッチ調整回路３００は、循環接続されたＮＡＮＤ回路３０１，３０２からなるＳＲラッチ回路３１０と、リセット信号ＤＬＬ＿Ｒｅｓｅｔを反転させてＳＲラッチ回路３１０のリセット入力端（Ｒ）に供給するインバータ３０３とを備えている。ＳＲラッチ回路３１０のセット入力端（Ｓ）には、位相判定信号ＰＤ０が入力される。
【００３５】
かかる構成により、リセット信号ＤＬＬ＿Ｒｅｓｅｔがハイレベルになると、位相判定信号ＰＤ０の論理レベルにかかわらずＳＲラッチ回路３１０はリセット状態となり、その出力であるピッチ指定信号ＬＡＴＯＵＴはハイレベルとなる。一方、リセット信号ＤＬＬ＿Ｒｅｓｅｔがローレベル且つ位相判定信号ＰＤ０がローレベルになると、ＳＲラッチ回路３１０はセット状態となり、その出力であるピッチ指定信号ＬＡＴＯＵＴはローレベルとなる。
【００３６】
これにより、ＳＲラッチ回路３１０がリセットされるとピッチ指定信号ＬＡＴＯＵＴはハイレベルとなり、その後、位相判定信号ＰＤ０がハイレベルからローレベルに変化するとピッチ指定信号ＬＡＴＯＵＴはローレベルとなる。上述の通り、ピッチ指定信号ＬＡＴＯＵＴがハイレベルである場合には、カウンタ回路１３０の更新ピッチが最小ピッチの２倍に設定される。
【００３７】
図４は、カウンタ回路１３０の構成の一例を示す回路図である。
【００３８】
図４に示すように、カウンタ回路１３０は複数のビットカウント回路１３０−１〜１３０−ｎによって構成されている。カウンタ回路１３０を構成するビットカウント回路の数（＝ｎ）はカウント値のビット数に等しく、各ビットカウント回路１３０−１〜１３０−ｎからの出力ビットＯＵＴ１〜ＯＵＴｎがカウント値のそれぞれ対応するビットとなる。
【００３９】
ビットカウント回路１３０−０〜１３０−ｎは互いに同じ回路構成を有しており、それぞれ複合ゲート回路１３１、セレクタ１３２，１３３及びラッチ回路１３４からなる。複合ゲート回路１３１の出力は、次段のビットカウント回路に含まれる複合ゲート回路１３１の入力信号として用いられる。
【００４０】
ここで、初段のビットカウント回路１３０−１の複合ゲート回路１３１には、ピッチ指定信号ＬＡＴＯＵＴとセレクタ１３２の出力信号が入力されている。これに対し、２段目以降のビットカウント回路１３０−２〜１３０−ｎの複合ゲート回路１３１には、ピッチ指定信号ＬＡＴＯＵＴの代わりに前段のビットカウント回路に含まれる複合ゲート回路１３１の出力信号及びＶＳＳレベルに固定された信号が入力される。
【００４１】
かかる構成により、ピッチ指定信号ＬＡＴＯＵＴがローレベルである場合には、最下位ビット（ＬＳＢ）であるビットカウント回路１３０−１が更新の対象となるため、カウンタ回路１３０の更新ピッチは最小ピッチとなる。これに対し、ピッチ指定信号ＬＡＴＯＵＴがハイレベルである場合には、下位２ビット目であるビットカウント回路１３０−２が更新の対象となるため、カウンタ回路１３０の更新ピッチは最小ピッチの２倍となる。
【００４２】
図５は、本実施形態によるＤＬＬ回路の動作を示すタイミングチャートである。
【００４３】
図５に示すように、本例では、ディレイ回路１５０の遅延量がサンプリング周期よりもやや短い量に設定されている。このため、更新タイミング信号ＳＹＮＣＬＫが活性化すると、その直後にリセット信号ＲＳＴが活性化することになる。このことは、カウンタ回路１３０のカウント値が更新されると、その直後にリセット信号ＲＳＴが活性化することを意味する。
【００４４】
まず、期間Ｔ１０においてワンショットパルスであるリセット信号ＤＬＬ＿Ｒｅｓｅｔが活性化すると、ピッチ指定信号ＬＡＴＯＵＴはハイレベルとなる。これにより、カウンタ回路の更新ピッチは最小ピッチの２倍に設定される。図５に示す例では、サンプリング周期Ｔ１１の途中で位相判定信号ＰＤ０がハイレベルからローレベルに遷移しており、このタイミングでピッチ指定信号ＬＡＴＯＵＴはローレベルとなる。これにより、カウンタ回路の更新ピッチは最小ピッチに設定される。
【００４５】
また、図５に示すように、サンプリング周期Ｔ１１，Ｔ１３，Ｔ１５においてリセット信号ＲＳＴが活性化したタイミングでは、位相判定信号ＰＤ０がハイレベルであることから、無効化回路２００に含まれるＳＲラッチ回路２１０はリセットされない。この場合、ＳＲラッチ回路２１０は従前からのセット状態が維持されるため、サンプリング周期Ｔ１３に示すように位相判定信号ＰＤ０が途中でローレベルに変化しても、このような変化は無効化され、位相判定信号ＰＤ１はハイレベルを維持する。その結果、次に更新タイミング信号ＳＹＮＣＬＫが活性化するタイミングで、カウンタ回路１３０のカウント値は強制的にアップカウントされる。つまり、ディレイライン１１０の遅延量は、強制的に増大させられる。
【００４６】
これに対し、サンプリング周期Ｔ１２，Ｔ１４においてリセット信号ＲＳＴが活性化したタイミングでは、位相判定信号ＰＤ０がローレベルであることから、ＳＲラッチ回路２１０はリセット信号ＲＳＴに同期してリセットされる。これにより、無効化回路２００の出力である位相判定信号ＰＤ１はローレベルに変化する。
【００４７】
しかしながら、サンプリング周期Ｔ１２においては、位相判定信号ＰＤ０がその後ハイレベルに変化しているため、これに応答してＳＲラッチ回路２１０は再びセットされる。これにより位相判定信号ＰＤ１はハイレベルに戻り、その後、同じサンプリング周期内において位相判定信号ＰＤ０がローレベルに変化しても、このような変化は無効化され、位相判定信号ＰＤ１はハイレベルを維持する。その結果、次に更新タイミング信号ＳＹＮＣＬＫが活性化するタイミングで、カウンタ回路１３０のカウント値は強制的にアップカウントされる。つまり、ディレイライン１１０の遅延量は、強制的に増大させられる。
【００４８】
一方、サンプリング周期Ｔ１４においては、リセット信号ＲＳＴの活性化によってＳＲラッチ回路２１０がリセットされた後、次に更新タイミング信号ＳＹＮＣＬＫが活性化するタイミングまで、位相判定信号ＰＤ０がローレベルに維持されている。これにより、ＳＲラッチ回路２１０のリセット状態が維持されるため、次に更新タイミング信号ＳＹＮＣＬＫが活性化するタイミングで、カウンタ回路１３０のカウント値はダウンカウントされる。つまり、ディレイライン１１０の遅延量は減少させられる。
【００４９】
このように、本実施形態では、カウンタ回路１３０のカウント値がダウンカウントされるのは、サンプリング周期Ｔ１４に示すケース、つまり、リセット信号ＲＳＴの活性化によってＳＲラッチ回路２１０がリセットされた後、次に更新タイミング信号ＳＹＮＣＬＫが活性化するタイミングまで、位相判定信号ＰＤ０がローレベルに維持されたケースに限られる。その他のケースでは、位相判定信号ＰＤ０の変化は無効化回路２００によって無効化され、カウンタ回路１３０のカウント値は強制的にアップカウントされる。
【００５０】
これにより、ノイズやジッタ成分のように、短い周期で位相判定信号ＰＤ０に影響を与える成分が排除されるため、ＤＬＬ回路１００が長期間ロックしないという現象を防止することが可能となる。
【００５１】
また、カウンタ回路１３０のアップカウント量又はダウンカウント量（すなわち更新ピッチ）は、ピッチ指定信号ＬＡＴＯＵＴによって定められる。図５に示す例では、更新タイミング信号ＳＹＮＣＬＫの１回目の活性化時においては、ピッチ指定信号ＬＡＴＯＵＴがハイレベルであることから、カウント値は最小ピッチの２倍でアップカウントする（Ｘ→Ｘ＋２）。これに対し、更新タイミング信号ＳＹＮＣＬＫの２回目以降の活性化時においては、ピッチ指定信号ＬＡＴＯＵＴがローレベルであることから、カウント値は最小ピッチでアップカウント又はダウンカウントする。
【００５２】
これにより、リセット信号ＤＬＬ＿Ｒｅｓｅｔの活性化直後における位相判定信号ＰＤ０の変化しない期間においては、カウンタ回路１３０の更新ピッチが２倍となることから、外部クロック信号ＣＬＫとレプリカクロック信号ＲＣＬＫとの位相を高速に接近させることが可能となる。そして、位相判定信号ＰＤ０の変化によって、レプリカクロック信号ＲＣＬＫのアクティブエッジが外部クロック信号ＣＬＫのアクティブエッジを超えたことが検出された場合には、カウンタ回路１３０の更新ピッチが最小値となることから、これらの位相差を高精度に一致させることが可能となる。このため、外部クロック信号ＣＬＫの周波数が比較的低い場合のように、ＤＬＬ回路１００がロックするまでに時間がかかるケースであっても、本実施形態によれば、速やかにロックさせることが可能となる。
【００５３】
尚、本実施形態では、カウンタ回路１３０のアップカウントを優先していることから、ダウンカウントした方がＤＬＬロックに要する時間が短いケース（外部クロック信号ＣＬＫに対するレプリカクロック信号ＲＣＬＫの遅れ量よりも、進み量の方が大きいケース）であっても、アップカウントを続けることによってＤＬＬロックが行われることがある。この場合、ＤＬＬロックまでにやや長い時間がかかるが、少なくとも、アップカウントとダウンカウントを交互に繰り返すループに入るという問題は生じず、しかも、レプリカクロック信号ＲＣＬＫのアクティブエッジが外部クロック信号ＣＬＫのアクティブエッジを超えるまでは２倍の速度で調整動作が進行するため、規格で定められた期間内にＤＬＬロックを完了することが可能となる。
【００５４】
次に、本発明の第２の実施形態について説明する。
【００５５】
図６は第２の実施形態にて用いる無効化回路２００ａの回路図であり、図７は第２の実施形態にて用いるピッチ調整回路３００ａの回路図である。本実施形態は、図１に示した無効化回路２００が無効化回路２００ａに置き換えられているとともに、図１に示したピッチ調整回路３００がピッチ調整回路３００ａに置き換えられている点において第１の実施形態と相違し、その他の点は一致する。このため重複する説明は省略する。
【００５６】
図６に示すように、無効化回路２００ａは、インバータ２０４が削除されているとともに、ＳＲラッチ回路２１０の出力を反転させるインバータ２０５が追加されている点において、図２に示した無効化回路２００と相違する。その他の点は、図２に示した無効化回路２００と同じである。
【００５７】
かかる構成により、位相判定信号ＰＤ０がローレベルになると、リセット信号ＲＳＴの論理レベルにかかわらずＳＲラッチ回路２１０はセット状態となり、無効化回路２００ａの出力である位相判定信号ＰＤ１はローレベルとなる。一方、リセット信号ＲＳＴと位相判定信号ＰＤ０がともにハイレベルになると、ＳＲラッチ回路２１０はリセット状態となり、無効化回路２００ａの出力である位相判定信号ＰＤ１はハイレベルとなる。
【００５８】
これにより、ＳＲラッチ回路２１０がリセットされた後、位相判定信号ＰＤ０がローレベルになるとＳＲラッチ回路２１０はセットされ、その後、位相判定信号ＰＤ０がハイレベルに変化しても、その変化は無効化される。つまり、ＳＲラッチ回路２１０がセットされた後リセットされるまでの間において、位相判定信号ＰＤ０が一度でもローレベルになると、無効化回路２００ａの出力である位相判定信号ＰＤ１はローレベルに固定される。そして、位相判定信号ＰＤ１がハイレベルとなるのは、ＳＲラッチ回路２１０がリセットされた後、位相判定信号ＰＤ０がハイレベルを維持している期間に限られる。
【００５９】
また、図７に示すように、ピッチ調整回路３００ａは、位相判定信号ＰＤ０を反転させるインバータ３０４が追加されている点において、図３に示したピッチ調整回路３００と相違する。その他の点は、図３に示したピッチ調整回路３００と同じである。
【００６０】
かかる構成により、リセット信号ＤＬＬ＿Ｒｅｓｅｔがハイレベルになると、位相判定信号ＰＤ０の論理レベルにかかわらずＳＲラッチ回路３１０はリセット状態となり、その出力であるピッチ指定信号ＬＡＴＯＵＴはハイレベルとなる。一方、リセット信号ＤＬＬ＿Ｒｅｓｅｔがローレベル且つ位相判定信号ＰＤ０がハイレベルになると、ＳＲラッチ回路３１０はセット状態となり、その出力であるピッチ指定信号ＬＡＴＯＵＴはローレベルとなる。つまり、ＳＲラッチ回路３１０がリセットされた後、位相判定信号ＰＤ０がローレベルからハイレベルに変化するとピッチ指定信号ＬＡＴＯＵＴはローレベルとなる。
【００６１】
図８は、本実施形態によるＤＬＬ回路の動作を示すタイミングチャートである。
【００６２】
まず、期間Ｔ２０においてワンショットパルスであるリセット信号ＤＬＬ＿Ｒｅｓｅｔが活性化すると、ピッチ指定信号ＬＡＴＯＵＴはハイレベルとなる。これにより、カウンタ回路の更新ピッチは最小ピッチの２倍に設定される。図８に示す例では、サンプリング周期Ｔ２１の途中で位相判定信号ＰＤ０がローレベルからハイレベルに遷移しており、このタイミングでピッチ指定信号ＬＡＴＯＵＴはローレベルとなる。これにより、カウンタ回路の更新ピッチは最小ピッチに設定される。
【００６３】
また、図８に示すように、サンプリング周期Ｔ２１，Ｔ２３，Ｔ２５においてリセット信号ＲＳＴが活性化したタイミングでは、位相判定信号ＰＤ０がローレベルであることから、無効化回路２００ａに含まれるＳＲラッチ回路２１０はリセットされない。この場合、ＳＲラッチ回路２１０は従前からのセット状態が維持されるため、サンプリング周期Ｔ２３に示すように位相判定信号ＰＤ０が途中でハイレベルに変化しても、このような変化は無効化され、位相判定信号ＰＤ１はローレベルを維持する。その結果、次に更新タイミング信号ＳＹＮＣＬＫが活性化するタイミングで、カウンタ回路１３０のカウント値は強制的にダウンカウントされる。つまり、ディレイライン１１０の遅延量は、強制的に減少させられる。
【００６４】
これに対し、サンプリング周期Ｔ２２，Ｔ２４においてリセット信号ＲＳＴが活性化したタイミングでは、位相判定信号ＰＤ０がハイレベルであることから、ＳＲラッチ回路２１０はリセット信号ＲＳＴに同期してリセットされる。これにより、無効化回路２００ａの出力である位相判定信号ＰＤ１はハイレベルに変化する。
【００６５】
しかしながら、サンプリング周期Ｔ２２においては、位相判定信号ＰＤ０がその後ローレベルに変化しているため、これに応答してＳＲラッチ回路２１０は再びセットされる。これにより位相判定信号ＰＤ１はローレベルに戻り、その後、同じサンプリング周期内において位相判定信号ＰＤ０がハイレベルに変化しても、このような変化は無効化され、位相判定信号ＰＤ１はローレベルを維持する。その結果、次に更新タイミング信号ＳＹＮＣＬＫが活性化するタイミングで、カウンタ回路１３０のカウント値は強制的にダウンカウントされる。つまり、ディレイライン１１０の遅延量は、強制的に減少させられる。
【００６６】
一方、サンプリング周期Ｔ２４においては、リセット信号ＲＳＴの活性化によってＳＲラッチ回路２１０がリセットされた後、次に更新タイミング信号ＳＹＮＣＬＫが活性化するタイミングまで、位相判定信号ＰＤ０がハイレベルに維持されている。これにより、ＳＲラッチ回路２１０のリセット状態が維持されるため、次に更新タイミング信号ＳＹＮＣＬＫが活性化するタイミングで、カウンタ回路１３０のカウント値はアップカウントされる。つまり、ディレイライン１１０の遅延量は増大させられる。
【００６７】
このように、本実施形態では、カウンタ回路１３０のカウント値がアップカウントされるのは、サンプリング周期Ｔ２４に示すケース、つまり、リセット信号ＲＳＴの活性化によってＳＲラッチ回路２１０がリセットされた後、次に更新タイミング信号ＳＹＮＣＬＫが活性化するタイミングまで、位相判定信号ＰＤ０がハイレベルに維持されたケースに限られる。その他のケースでは、位相判定信号ＰＤ０の変化は無効化回路２００ａによって無効化され、カウンタ回路１３０のカウント値は強制的にダウンカウントされる。
【００６８】
これにより、上述した第１の実施形態と同じ効果を得ることが可能となる。
【００６９】
尚、本実施形態では、カウンタ回路１３０のダウンカウントを優先していることから、アップカウントした方がＤＬＬロックに要する時間が短いケース（外部クロック信号ＣＬＫに対するレプリカクロック信号ＲＣＬＫの進み量よりも、遅れ量の方が大きいケース）であっても、ダウンカウントを続けることによってＤＬＬロックが行われることがある。この場合、ＤＬＬロックまでにやや長い時間がかかるが、少なくとも、アップカウントとダウンカウントを交互に繰り返すループに入るという問題が生じず、しかも、レプリカクロック信号ＲＣＬＫのアクティブエッジが外部クロック信号ＣＬＫのアクティブエッジを超えるまでは２倍の速度で調整動作が進行するため、規格で定められた期間内にＤＬＬロックを完了することが可能となる。
【００７０】
次に、本発明の第３の実施形態について説明する。
【００７１】
図９は、本発明の第３の実施形態による半導体装置の３０の構成を示すブロック図である。本実施形態は、ピッチ調整回路３００がピッチ調整回路４００に置き換えられている点において、上述した第１の実施形態と異なる。その他の点は、第１の実施形態による半導体装置１０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００７２】
図９に示すように、ピッチ調整回路４００には、位相判定信号ＰＤ０及びリセット信号ＤＬＬ＿Ｒｅｓｅｔのみならず、更新タイミング信号ＳＹＮＣＬＫが入力されている。
【００７３】
図１０は、ピッチ調整回路４００の回路図である。
【００７４】
図１０に示すように、ピッチ調整回路４００は、循環接続されたＮＡＮＤ回路４０１，４０２からなるＳＲラッチ回路４１０と、更新タイミング信号ＳＹＮＣＬＫに同期して位相判定信号ＰＤ０をカウントするカウンタ回路４２０とを備える。カウンタ回路４２０は、リセット信号ＤＬＬ＿Ｒｅｓｅｔに応答してリセットされるとともに、更新タイミング信号ＳＹＮＣＬＫの活性化時における位相判定信号ＰＤ０の論理レベルが４回連続ハイレベルである場合に、検出信号Ｑをローレベルからハイレベルに遷移させる回路である。検出信号Ｑは、インバータ４０３によって反転された後、ＳＲラッチ回路４１０のセット入力端（Ｓ）に入力される。
【００７５】
また、リセット信号ＤＬＬ＿Ｒｅｓｅｔは、インバータ４０４によって反転された後、ＳＲラッチ回路４１０のリセット入力端（Ｒ）に入力される。さらに、検出信号Ｑの反転信号／Ｑと反転された位相判定信号ＰＤ０がＮＡＮＤ回路４０５に供給され、その出力がＳＲラッチ回路４１０のリセット入力端（Ｒ）に入力される。
【００７６】
かかる構成により、リセット信号ＤＬＬ＿ＲｅｓｅｔがハイレベルになるとＳＲラッチ回路４１０はリセット状態となり、その出力であるピッチ指定信号ＬＡＴＯＵＴはローレベルとなる。その後、更新タイミング信号ＳＹＮＣＬＫの活性化時における位相判定信号ＰＤ０の論理レベルが４回連続ハイレベルになると、ＳＲラッチ回路４１０がセットされ、その出力であるピッチ指定信号ＬＡＴＯＵＴはハイレベルに遷移する。さらにその後、位相判定信号ＰＤ０がローレベルに変化すると、ＳＲラッチ回路４１０が再びリセットされ、その出力であるピッチ指定信号ＬＡＴＯＵＴはローレベルに戻る。
【００７７】
ここで、更新タイミング信号ＳＹＮＣＬＫの活性化時における位相判定信号ＰＤ０の論理レベルが４回連続ハイレベルになるのは、位相のズレが大きいためこのままの更新ピッチでカウントアップを進めるとＤＬＬ回路がロックするまでに長い時間がかかる可能性があることを意味する。この場合、より高速にロックさせるためには、更新ピッチを増大させることが好ましい。かかる観点から、上記の条件が検出されると、ピッチ指定信号ＬＡＴＯＵＴをローレベルからハイレベルに遷移させているのである。
【００７８】
一方、ＳＲラッチ回路４１０がセットされた後に、位相判定信号ＰＤ０がローレベルに変化するのは、レプリカクロック信号ＲＣＬＫのアクティブエッジが外部クロック信号ＣＬＫのアクティブエッジを超えたことを意味する。この場合、正しくロックさせるためには、更新ピッチを減少させることが好ましい。かかる観点から、上記の条件が検出されると、ピッチ指定信号ＬＡＴＯＵＴをハイレベルからローレベルに遷移させているのである。
【００７９】
図１１は、本実施形態によるＤＬＬ回路の動作を示すタイミングチャートである。
【００８０】
まず、期間Ｔ３０においてワンショットパルスであるリセット信号ＤＬＬ＿Ｒｅｓｅｔが活性化すると、ピッチ指定信号ＬＡＴＯＵＴはローレベルとなる。これにより、カウンタ回路の更新ピッチは最小ピッチに設定される。この時、位相判定信号ＰＤ０はハイレベルであることから、カウンタ回路１３０は更新タイミング信号ＳＹＮＣＬＫに同期してカウントアップされる。
【００８１】
図１１に示す例では、その後、更新タイミング信号ＳＹＮＣＬＫの活性化時における位相判定信号ＰＤ０の論理レベルが４回連続ハイレベルになっている。これに応答してピッチ指定信号ＬＡＴＯＵＴはハイレベルに変化し、カウンタ回路の更新ピッチは最小ピッチの２倍となる（Ｘ＋４→Ｘ＋６）。
【００８２】
その後の動作は、図５に示した動作と同じであり、例えば、サンプリング周期Ｔ３６においては、位相判定信号ＰＤ０が途中でハイレベルに変化しているため、その後、同じサンプリング周期内において位相判定信号ＰＤ０がローレベルに変化しても、このような変化は無効化され、位相判定信号ＰＤ１はハイレベルを維持する。
【００８３】
このように、本実施形態では、リセット信号ＤＬＬ＿Ｒｅｓｅｔが活性化した直後においてはカウンタ回路１３０の更新ピッチを最小ピッチとし、その後、更新タイミング信号ＳＹＮＣＬＫの活性化時における位相判定信号ＰＤ０の論理レベルが４回連続ハイレベルになる条件が出現した場合には更新ピッチを最小ピッチの２倍としている。これにより、最小ピッチのままカウントアップを進めるとＤＬＬ回路がロックするまでに長い時間がかかるのに対し、本実施形態では２倍の速度で調整動作が進行するため、高速にＤＬＬロックを完了することが可能となる。
【００８４】
しかも、更新ピッチが２倍となった後に位相判定信号ＰＤ０がローレベルに変化すると、カウンタ回路１３０の更新ピッチを最小ピッチに戻していることから、ＤＬＬ回路のロックが近い状態において、行き過ぎた調整動作を行うことがなくなる。
【００８５】
次に、本発明の第４の実施形態について説明する。
【００８６】
図１２は、本発明の第４の実施形態による半導体装置の４０の構成を示すブロック図である。本実施形態は、無効化回路２００，２００ａの両方が備えられている点、ピッチ調整回路３００，３００ａの両方が備えられている点、並びに、無効化回路２００，２００ａのいずれか一方及びピッチ調整回路３００，３００ａのいずれか一方を選択する選択回路３１を備えている点において、上述した第１の実施形態と異なる。その他の点は、第１の実施形態による半導体装置１０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００８７】
図１２に示すように、選択回路３１には、位相判定回路１４０の出力である位相判定信号ＰＤ０が入力されており、ＤＬＬ回路１００ａが動作を開始した後、最初に得られた位相判定信号ＰＤ０の論理レベルに基づいて、無効化回路２００，２００ａのいずれか一方及びピッチ調整回路３００，３００ａのいずれか一方を選択する。選択されなかった側の無効化回路及びピッチ調整回路については、その出力は無視される。具体的には、最初に得られた位相判定信号ＰＤ０がハイレベルである場合は、アップカウントを優先する無効化回路２００とピッチ調整回路３００を選択し、最初に得られた位相判定信号ＰＤ０がローレベルである場合は、ダウンカウントを優先する無効化回路２００ａとピッチ調整回路３００ａを選択する。
【００８８】
最初に得られた位相判定信号ＰＤ０がハイレベルである場合は、アップカウントした方がＤＬＬロックに要する時間が短いケース（外部クロック信号ＣＬＫに対するレプリカクロック信号ＲＣＬＫの進み量よりも、遅れ量の方が大きいケース）である確率が高く、逆に、最初に得られた位相判定信号ＰＤ０がローレベルである場合は、ダウンカウントした方がＤＬＬロックに要する時間が短いケース（外部クロック信号ＣＬＫに対するレプリカクロック信号ＲＣＬＫの遅れ量よりも、進み量の方が大きいケース）である確率が高い。このため、最初に得られた位相判定信号ＰＤ０に基づいて無効化回路２００，２００ａのいずれか一方及びピッチ調整回路３００，３００ａのいずれか一方を選択すれば、上述した第１及び第２の実施形態よりも、より高速にＤＬＬ回路１００ａをロックさせることが可能となる。
【００８９】
尚、ピッチ調整回路３００，３００ａについては、図１０に示したタイプのピッチ調整回路（４００）を用いることも可能である。
【００９０】
次に、本発明の第５の実施形態について説明する。
【００９１】
図１３は、本発明の第５の実施形態による半導体装置の５０の構成を示すブロック図である。本実施形態は、無効化回路２００の上述した無効化動作を停止させる停止回路４１を備えている点において、上述した第１又は第３の実施形態と異なる。その他の点は、第１又は第３の実施形態による半導体装置１０，３０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００９２】
停止回路４１の出力である停止信号ＳＴＰは、初期状態においては非活性状態であり、このため、無効化回路２００は上述した無効化動作を行う。一方、停止回路４１にはカウンタ回路１３０のカウント値が供給されており、これがあらかじめ定められたパターンで変化した場合、停止信号ＳＴＰを活性化させる。停止信号ＳＴＰが活性化すると、無効化回路２００は無効化動作を停止し、位相判定信号ＰＤ０をそのまま位相判定信号ＰＤ１としてカウンタ回路１３０に供給する。
【００９３】
ここで、あらかじめ定められたパターンとは、ＤＬＬ回路１００ｂがロックした状態又はロックに近い状態にて現れるパターンである。具体的には、カウンタ回路１３０のカウント値がアップカウントした後ダウンカウントするパターン、又はその逆のパターンが現れた場合に、停止信号ＳＴＰを活性化させることが好ましい。これは、このようなパターンが現れるのは、外部クロック信号ＣＬＫとレプリカクロック信号ＲＣＬＫの位相がほぼ一致している場合の特徴だからである。このような場合、無効化回路２００によってアップカウントを優先すると、却って位相がずれる可能性があるため、本実施形態では停止回路４１によって無効化回路２００の動作を停止させているのである。
【００９４】
これにより、本実施形態によれば、第１の実施形態による効果に加え、ＤＬＬロック後のロック状態をより確実に維持できるという効果を得ることが可能となる。
【００９５】
尚、停止信号ＳＴＰが活性化するためのカウント値の変化パターンとしては、上述したパターンの他、アップカウントとダウンカウントが交互に３回又は４回以上繰り返されたパターンとしても構わない。アップカウントとダウンカウントを交互に繰り返すのは、外部クロック信号ＣＬＫとレプリカクロック信号ＲＣＬＫの位相がほぼ一致している場合のより明確な特徴だからである。
【００９６】
次に、本発明の第６の実施形態について説明する。
【００９７】
図１４は、本発明の第６の実施形態による半導体装置の６０の構成を示すブロック図である。本実施形態は、ディレイライン１１０がコースディレイライン１１１とファインディレイライン１１２を含んでいる点、ファインディレイライン１１２の遅延量を調整するカウンタ回路１３２を備えている点、並びに、カウンタ回路１３０，１３２のいずれか一方を選択する選択回路５１を備えている点において、上述した第１又は第３の実施形態と異なる。その他の点は、第１又は第３の実施形態による半導体装置１０，３０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００９８】
コースディレイライン１１１は、相対的に遅延量の調整ピッチが粗い大きいディレイラインであり、比較的遅延量の大きいインバータを従属接続したインバータチェーンによって構成される。また、ファインディレイライン１１２は、相対的に遅延量の調整ピッチが細かいディレイラインであり、比較的遅延量の小さいインバータを従属接続したインバータチェーンによって構成されるか、或いは、コースディレイライン１１１から得られる２つのクロックを合成するインターポレータによって構成される。
【００９９】
本実施形態では、カウンタ回路１３０のカウント値によってコースディレイライン１１１の遅延量が調整され、カウンタ回路１３２のカウント値によってファインディレイ１１２の遅延量が調整される。そして、これらコースディレイライン１１１とファインディレイライン１１２は直列に接続されており、コースディレイライン１１１によって大まかな遅延量の調整を行った後、さらに、ファインディレイライン１１２によって細かな遅延量の調整を行うことで、より高速且つ高精度なＤＬＬロックを実現している。
【０１００】
図１４に示すように、コースディレイライン１１１を制御するカウンタ回路１３０に対しては、無効化回路２００を介した位相判定信号ＰＤ１が供給される一方、ファインディレイライン１１２を制御するカウンタ回路１３２に対しては、位相判定信号ＰＤ０が直接供給される。これは、ファインディレイライン１１２は主にＤＬＬロック後における微調整に用いられることから、非ロック状態からＤＬＬ回路１００ｃがロックするまでの時間にはあまり影響しないからであり、むしろ、ファインディレイライン１１２に対して無効化動作を行うと、位相のズレが生じる可能性が大きくなるからである。
【０１０１】
また、コースディレイライン１１１を制御するカウンタ回路１３０に対しては、ピッチ調整回路３００，４００による更新ピッチの変更が行われる一方、ファインディレイライン１１２を制御するカウンタ回路１３２に対しては、このようなピッチ変更は行われず、更新ピッチは一定に保たれる。これは、上述の通り、ファインディレイライン１１２は主にＤＬＬロック後における微調整に用いられることから、更新ピッチの変更を行う必要性が少ないからである。
【０１０２】
選択回路５１は、カウンタ回路１３０，１３２のいずれか一方の動作（カウント値の更新）を許可する回路である。選択回路５１は、初期状態においてはカウンタ回路１３０を選択しており、これにより、ディレイライン１１０はコースディレイライン１１１による粗調動作を行う。選択回路５１にはカウンタ回路１３０のカウント値が供給されており、これがあらかじめ定められたパターンで変化した場合、カウンタ回路１３０の動作を停止させ、その代わりに、カウンタ回路１３２を選択してファインディレイライン１１２による微調動作を行う。ここで、あらかじめ定められたパターンとしては、上述した停止信号ＳＴＰが活性化するパターンと同じパターンを挙げることができる。
【０１０３】
これにより、本実施形態によれば、高速にＤＬＬロックを行うことができるとともに、無効化回路２００の動作がファインディレイライン１１２に影響を及ぼさないことから、高精度なＤＬＬロック状態を確保することが可能となる。
【０１０４】
次に、本発明の第７の実施形態について説明する。
【０１０５】
図１５は、本発明の第７の実施形態による半導体装置の７０の構成を示すブロック図である。
【０１０６】
図１５に示すように、本実施形態による半導体装置７０は、ディレイライン１６０、カウンタ回路１７０、デューティ判定回路１８０及び無効化回路２９０をさらに備え、２つのディレイライン１１０，１６０の出力を信号合成器１９０によって合成することによって内部クロック信号ＬＣＬＫを生成する。また、カウンタ回路１７０に対してもピッチ調整回路３００，４００が割り当てられている。その他の点については上述した第１の実施形態による半導体装置１０と基本的に同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【０１０７】
ディレイライン１６０及びカウンタ回路１７０は、インバータ２５０によって反転した外部クロック信号ＣＬＫのデューティを補正するデューティ補正回路を構成する。具体的には、ディレイライン１６０は、外部クロック信号ＣＬＫの立ち下がりエッジの位置を調整することによって内部クロック信号ＬＣＬＫのデューティを調整する。その調整量は、カウンタ回路１７０によって定められる。一方、ディレイライン１１０は、外部クロック信号ＣＬＫの立ち上がりエッジの位置を調整することによって内部クロック信号ＬＣＬＫの位相を調整する。これにより、信号合成器１９０によって生成される内部クロック信号ＬＣＬＫは、位相及びデューティとも正しく調整された信号となる。
【０１０８】
カウンタ回路１７０は、ディレイライン１６０の遅延量を設定する回路であり、更新タイミング信号ＳＹＮＣＬＫに同期して、そのカウント値が更新される。カウント値の増減は、無効化回路２９０から供給されるデューティ判定信号ＤＤ１に基づいて定められる。つまり、デューティ判定信号ＤＤ１がアップカウントを示している場合、カウンタ回路１７０は更新タイミング信号ＳＹＮＣＬＫに同期してそのカウント値をアップカウントし、これにより、ディレイライン１６０の遅延量を増大させる。逆に、デューティ判定信号ＤＤ１がダウンカウントを示している場合、カウンタ回路１７０は更新タイミング信号ＳＹＮＣＬＫに同期してそのカウント値をダウンカウントし、これにより、ディレイライン１６０の遅延量を減少させる。
【０１０９】
無効化回路２９０は、デューティ判定信号ＤＤ０及びリセット信号ＲＳＴを受け、これらに基づいてデューティ判定信号ＤＤ１を生成する回路である。その回路構成は、図２に示した無効化回路２００又は図６に示した無効化回路２００ａと同様である。したがって、無効化回路２９０は、無効化回路２００又は２００ａと同様の無効化動作を行う。
【０１１０】
デューティ判定回路１８０は、ディレイライン１１０，１６０の出力に基づいて、内部クロック信号ＬＣＬＫのデューティを検出し、これによりデューティ判定信号ＤＤ０を生成する回路である。
【０１１１】
また、カウンタ回路１７０に割り当てられたピッチ調整回路３００，４００はデューティ判定信号ＤＤ０に基づいてピッチ指定信号ＬＡＴＯＵＴＤを生成し、これによってカウンタ回路１７０の更新ピッチが変更される。その基本的な動作は既に説明したとおりである。
【０１１２】
このように、本実施形態によるＤＬＬ回路１００ｄは、ノイズやジッタ成分のように、短い周期で位相判定信号ＰＤ０に影響を与える成分を無効化回路２００によって排除し、短い周期でデューティ判定信号ＤＤ０に影響を与える成分を無効化回路２９０によって排除している。しかも、カウンタ回路１７０に割り当てられたピッチ調整回路３００，４００によって、カウンタ回路１７０の更新ピッチを可変としている。このため、位相のみならずデューティについても、速やかに調整することが可能となる。
【０１１３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１１４】
例えば、上記各実施形態では、本発明をＤＬＬ回路に適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではなく、他の種類のクロック制御回路、例えばデューティ補正回路（図１５参照）に対して適用することも可能である。
【０１１５】
また、上記各実施形態では、リセット信号ＲＳＴを用いて無効化回路２００等をリセットしているが、カウンタ回路１３０の更新動作と干渉しない限り、更新タイミング信号ＳＹＮＣＬＫ自体をリセット信号ＲＳＴとして用いても構わない。さらには、更新タイミング信号ＳＹＮＣＬＫを遅延させることによってリセット信号ＲＳＴを生成しても構わない。
【０１１６】
また、上記各実施形態では、相対的に小さい更新ピッチを最小ピッチとし、相対的に大きい更新ピッチを最小ピッチの２倍としているが、本発明がこれに限定されるものではなく、更新ピッチに差があればいかなる組み合わせも可能である。例えば、相対的に小さい更新ピッチを最小ピッチとし、相対的に大きい更新ピッチを最小ピッチの４倍や８倍としても構わない。
【０１１７】
さらに、上記各実施形態では無効化回路を用いているが、本発明において無効化回路を設けることは必須でなく、ピッチ調整回路を用いる限り、無効化回路を省略しても構わない。
【符号の説明】
【０１１８】
１０，３０，４０，５０，６０，７０ 半導体装置
１１ 内部回路
１２ 出力バッファ
１３ 出力端子
１４ クロック端子
１５ レプリカバッファ
３１ 選択回路
４１ 停止回路
５１ 選択回路
１００，１００ａ，１００ｂ，１００ｃ，１００ｄ ＤＬＬ回路
１１０，１６０ ディレイライン
１１１ コースディレイライン
１１２ ファインディレイライン
１２０ 分周回路
１３０，１３２，１７０ カウンタ回路
１４０ 位相判定回路
１５０ ディレイ回路
１８０ デューティ判定回路
１９０ 信号合成器
２００，２００ａ，２９０ 無効化回路
３００，３００ａ，４００ ピッチ調整回路
２１０ ＳＲラッチ回路
【特許請求の範囲】
【請求項１】
第１のクロック信号の位相に基づいて位相判定信号を生成する位相判定回路と、
前記位相判定信号に基づいて、サンプリング周期ごとにカウント値が更新されるカウンタ回路と、
前記カウント値に基づいて前記第１のクロック信号を遅延させることにより、第２のクロック信号を生成する第１のディレイラインと、
前記位相判定信号が第１の論理レベルを示したことに応答して、同じサンプリング周期内におけるその後の前記位相判定信号の変化を無効化する第１の無効化回路と、
前記位相判定信号が第２の論理レベルを示したことに応答して、前記カウンタ回路の更新ピッチを変化させる第１のピッチ調整回路と、を備えることを特徴とするクロック制御回路。
【請求項２】
前記第１のピッチ調整回路は、前記位相判定信号が前記第２の論理レベルを示したことに応答して、前記カウンタ回路の更新ピッチが小さくなるよう変化させることを特徴とする請求項１に記載のクロック制御回路。
【請求項３】
前記第１のピッチ調整回路は、前記カウンタ回路をリセットするリセット信号に同期してリセットされ、前記位相判定信号の前記第２の論理レベルによってセットされる第１のＳＲラッチ回路を含んでおり、
これにより、前記リセット信号が活性化してから前記位相判定信号が前記第２の論理レベルを示すまでの期間においては前記カウンタ回路の更新ピッチを相対的に大きくし設定し、前記位相判定信号が前記第２の論理レベルを示したことに応答して前記カウンタ回路の更新ピッチを相対的に小さく設定することを特徴とする請求項２に記載のクロック制御回路。
【請求項４】
前記第１のピッチ調整回路は、更に、前記位相判定信号が前記サンプリング周期所定回数分変化しない場合に前記カウンタ回路の更新ピッチを変化させることを特徴とする請求項１乃至３のいずれか一項に記載のクロック制御回路。
【請求項５】
前記第１のピッチ調整回路は、前記位相判定信号が前記サンプリング周期所定回数分変化しない場合、前記カウンタ回路の更新ピッチが大きくなるよう変化させることを特徴とする請求項４に記載のクロック制御回路。
【請求項６】
前記第１の無効化回路は、前記サンプリング周期ごとに活性化するリセット信号に同期してリセットされ、前記位相判定信号の前記第１の論理レベルによってセットされる第２のＳＲラッチ回路を含んでおり、
これにより、前記第２のＳＲラッチ回路がセットされた後リセットされるまでの間における、前記位相判定信号の第２の論理レベルへの変化を無効化することを特徴とする請求項１乃至５のいずれか一項に記載のクロック制御回路。
【請求項７】
前記第１の無効化回路の無効化動作を停止させることにより、前記位相判定信号をそのまま前記カウンタ回路に供給する停止回路をさらに備えることを特徴とする請求項１乃至６のいずれか一項に記載のクロック制御回路。
【請求項８】
前記第１のディレイラインは、相対的に前記遅延量の調整ピッチが粗い大きいコースディレイラインと、相対的に前記遅延量の調整ピッチが細かいファインディレイラインとを含んでおり、
前記カウンタ回路は、前記第１のディレイラインに含まれる前記コースディレイラインの遅延量を調整することを特徴とする請求項１乃至７のいずれか一項に記載のクロック制御回路。
【請求項９】
前記位相判定信号が前記第２の論理レベルを示したことに応答して、同じサンプリング周期内におけるその後の前記位相判定信号の変化を無効化する第２の無効化回路と、
前記位相判定信号が前記第１の論理レベルを示したことに応答して、前記カウンタ回路の更新ピッチを変化させる第２のピッチ調整回路と、
前記第１及び第２の無効化回路のいずれか一方及び前記第１及び第２のピッチ調整回路のいずれか一方を選択する選択回路と、をさらに備えることを特徴とする請求項１乃至８のいずれか一項に記載のクロック制御回路。
【請求項１０】
前記第２のクロック信号のデューティに基づいてデューティ判定信号を生成するデューティ判定回路と、
前記デューティ判定信号に基づいて前記第２のクロック信号のデューティを補正するデューティ補正回路と、
前記デューティ判定信号が一方の論理レベルを示したことに応答して、前記デューティ補正回路によるデューティの補正ピッチを変化させる第３のピッチ調整回路と、をさらに備えることを特徴とする請求項１乃至９のいずれか一項に記載のクロック制御回路。
【請求項１１】
前記位相判定回路は、前記第２のクロック信号を遅延させた第３のクロック信号と、前記第１のクロック信号とを比較することによって、前記第１のクロック信号の位相を判定することを特徴とする請求項１乃至１０のいずれか一項に記載のクロック制御回路。
【請求項１２】
請求項１１に記載のクロック制御回路を備える半導体装置であって、
前記第２のクロック信号に同期して外部出力信号を出力する出力バッファと、前記出力バッファと実質的に同一の回路構成を有し、前記第２のクロック信号に同期して前記第３のクロック信号を出力するするレプリカバッファとを備えていることを特徴とする半導体装置。
【請求項１３】
第１のクロック信号の位相に基づいて位相判定信号を生成する位相判定回路と、
前記位相判定信号の論理レベルに基づいてカウント値が更新されるカウンタ回路と、
前記カウント値に基づいて前記第１のクロック信号を遅延させることにより、第２のクロック信号を生成するディレイラインと、
前記位相判定信号が変化しない期間においては前記カウンタ回路の更新ピッチを相対的に大きい第１のピッチに設定し、前記位相判定信号が変化したことに応答して前記カウンタ回路の更新ピッチを相対的に小さい第２のピッチに設定するピッチ調整回路と、を備えることを特徴とするクロック制御回路。
【請求項１４】
前記ピッチ調整回路は、前記位相判定信号が所定期間変化しない場合、前記カウンタ回路の更新ピッチを前記第１のピッチに設定することを特徴とする請求項１３に記載のクロック制御回路。
【請求項１５】
第１のクロック信号の位相に基づいて位相判定信号を生成する位相判定回路と、
前記位相判定信号の論理レベルに基づいてカウント値が更新されるカウンタ回路と、
前記カウント値に基づいて前記第１のクロック信号を遅延させることにより、第２のクロック信号を生成するディレイラインと、
前記位相判定信号が所定期間変化しない場合、前記カウンタ回路の更新ピッチを相対的に小さい第２のピッチから相対的に大きい第１のピッチに変化させるピッチ調整回路と、を備えることを特徴とするクロック制御回路。
【請求項１】
第１のクロック信号の位相に基づいて位相判定信号を生成する位相判定回路と、
前記位相判定信号に基づいて、サンプリング周期ごとにカウント値が更新されるカウンタ回路と、
前記カウント値に基づいて前記第１のクロック信号を遅延させることにより、第２のクロック信号を生成する第１のディレイラインと、
前記位相判定信号が第１の論理レベルを示したことに応答して、同じサンプリング周期内におけるその後の前記位相判定信号の変化を無効化する第１の無効化回路と、
前記位相判定信号が第２の論理レベルを示したことに応答して、前記カウンタ回路の更新ピッチを変化させる第１のピッチ調整回路と、を備えることを特徴とするクロック制御回路。
【請求項２】
前記第１のピッチ調整回路は、前記位相判定信号が前記第２の論理レベルを示したことに応答して、前記カウンタ回路の更新ピッチが小さくなるよう変化させることを特徴とする請求項１に記載のクロック制御回路。
【請求項３】
前記第１のピッチ調整回路は、前記カウンタ回路をリセットするリセット信号に同期してリセットされ、前記位相判定信号の前記第２の論理レベルによってセットされる第１のＳＲラッチ回路を含んでおり、
これにより、前記リセット信号が活性化してから前記位相判定信号が前記第２の論理レベルを示すまでの期間においては前記カウンタ回路の更新ピッチを相対的に大きくし設定し、前記位相判定信号が前記第２の論理レベルを示したことに応答して前記カウンタ回路の更新ピッチを相対的に小さく設定することを特徴とする請求項２に記載のクロック制御回路。
【請求項４】
前記第１のピッチ調整回路は、更に、前記位相判定信号が前記サンプリング周期所定回数分変化しない場合に前記カウンタ回路の更新ピッチを変化させることを特徴とする請求項１乃至３のいずれか一項に記載のクロック制御回路。
【請求項５】
前記第１のピッチ調整回路は、前記位相判定信号が前記サンプリング周期所定回数分変化しない場合、前記カウンタ回路の更新ピッチが大きくなるよう変化させることを特徴とする請求項４に記載のクロック制御回路。
【請求項６】
前記第１の無効化回路は、前記サンプリング周期ごとに活性化するリセット信号に同期してリセットされ、前記位相判定信号の前記第１の論理レベルによってセットされる第２のＳＲラッチ回路を含んでおり、
これにより、前記第２のＳＲラッチ回路がセットされた後リセットされるまでの間における、前記位相判定信号の第２の論理レベルへの変化を無効化することを特徴とする請求項１乃至５のいずれか一項に記載のクロック制御回路。
【請求項７】
前記第１の無効化回路の無効化動作を停止させることにより、前記位相判定信号をそのまま前記カウンタ回路に供給する停止回路をさらに備えることを特徴とする請求項１乃至６のいずれか一項に記載のクロック制御回路。
【請求項８】
前記第１のディレイラインは、相対的に前記遅延量の調整ピッチが粗い大きいコースディレイラインと、相対的に前記遅延量の調整ピッチが細かいファインディレイラインとを含んでおり、
前記カウンタ回路は、前記第１のディレイラインに含まれる前記コースディレイラインの遅延量を調整することを特徴とする請求項１乃至７のいずれか一項に記載のクロック制御回路。
【請求項９】
前記位相判定信号が前記第２の論理レベルを示したことに応答して、同じサンプリング周期内におけるその後の前記位相判定信号の変化を無効化する第２の無効化回路と、
前記位相判定信号が前記第１の論理レベルを示したことに応答して、前記カウンタ回路の更新ピッチを変化させる第２のピッチ調整回路と、
前記第１及び第２の無効化回路のいずれか一方及び前記第１及び第２のピッチ調整回路のいずれか一方を選択する選択回路と、をさらに備えることを特徴とする請求項１乃至８のいずれか一項に記載のクロック制御回路。
【請求項１０】
前記第２のクロック信号のデューティに基づいてデューティ判定信号を生成するデューティ判定回路と、
前記デューティ判定信号に基づいて前記第２のクロック信号のデューティを補正するデューティ補正回路と、
前記デューティ判定信号が一方の論理レベルを示したことに応答して、前記デューティ補正回路によるデューティの補正ピッチを変化させる第３のピッチ調整回路と、をさらに備えることを特徴とする請求項１乃至９のいずれか一項に記載のクロック制御回路。
【請求項１１】
前記位相判定回路は、前記第２のクロック信号を遅延させた第３のクロック信号と、前記第１のクロック信号とを比較することによって、前記第１のクロック信号の位相を判定することを特徴とする請求項１乃至１０のいずれか一項に記載のクロック制御回路。
【請求項１２】
請求項１１に記載のクロック制御回路を備える半導体装置であって、
前記第２のクロック信号に同期して外部出力信号を出力する出力バッファと、前記出力バッファと実質的に同一の回路構成を有し、前記第２のクロック信号に同期して前記第３のクロック信号を出力するするレプリカバッファとを備えていることを特徴とする半導体装置。
【請求項１３】
第１のクロック信号の位相に基づいて位相判定信号を生成する位相判定回路と、
前記位相判定信号の論理レベルに基づいてカウント値が更新されるカウンタ回路と、
前記カウント値に基づいて前記第１のクロック信号を遅延させることにより、第２のクロック信号を生成するディレイラインと、
前記位相判定信号が変化しない期間においては前記カウンタ回路の更新ピッチを相対的に大きい第１のピッチに設定し、前記位相判定信号が変化したことに応答して前記カウンタ回路の更新ピッチを相対的に小さい第２のピッチに設定するピッチ調整回路と、を備えることを特徴とするクロック制御回路。
【請求項１４】
前記ピッチ調整回路は、前記位相判定信号が所定期間変化しない場合、前記カウンタ回路の更新ピッチを前記第１のピッチに設定することを特徴とする請求項１３に記載のクロック制御回路。
【請求項１５】
第１のクロック信号の位相に基づいて位相判定信号を生成する位相判定回路と、
前記位相判定信号の論理レベルに基づいてカウント値が更新されるカウンタ回路と、
前記カウント値に基づいて前記第１のクロック信号を遅延させることにより、第２のクロック信号を生成するディレイラインと、
前記位相判定信号が所定期間変化しない場合、前記カウンタ回路の更新ピッチを相対的に小さい第２のピッチから相対的に大きい第１のピッチに変化させるピッチ調整回路と、を備えることを特徴とするクロック制御回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
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【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１１−１７６６１５（Ｐ２０１１−１７６６１５Ａ）
【公開日】平成２３年９月８日（２０１１．９．８）
【国際特許分類】
【出願番号】特願２０１０−３９０４３（Ｐ２０１０−３９０４３）
【出願日】平成２２年２月２４日（２０１０．２．２４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２３年９月８日（２０１１．９．８）
【国際特許分類】
【出願日】平成２２年２月２４日（２０１０．２．２４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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