クロック供給回路及び半導体集積回路
【課題】高速なクロックを内部回路に供給するためには、消費電力の高いクロックバッファを必要とする。そのため、高速なクロックを低消費電力で供給するクロック供給回路及び半導体集積回路が、望まれる。
【解決手段】クロック供給回路は、電圧制御発振器を含むＰＬＬ回路と、電圧制御発振器の発振周波数を制御する発振制御電圧に基づいて、電圧制御発振器の発振周波数と略同一の周波数を持つクロックを、ＰＬＬ回路のリファレンスクロックに同期させて出力する自己発振型バッファ回路と、を備えている。
【解決手段】クロック供給回路は、電圧制御発振器を含むＰＬＬ回路と、電圧制御発振器の発振周波数を制御する発振制御電圧に基づいて、電圧制御発振器の発振周波数と略同一の周波数を持つクロックを、ＰＬＬ回路のリファレンスクロックに同期させて出力する自己発振型バッファ回路と、を備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック供給回路及び半導体集積回路に関する。特に、高速なクロックの供給を可能とするクロック供給回路及び半導体集積回路に関する。
【背景技術】
【０００２】
年々、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を初めとした半導体集積回路が扱うデータ量が増加している。データ量の増加に対応するため、半導体集積回路は高速で動作する必要があり、クロック周波数の上昇が顕著である。
【０００３】
ここで、特許文献１において、２相クロックドライバ回路の入力容量を削減することで、高速動作を実現すると共に、２相クロック間の位相ずれの発生を抑制するクロックドライバ回路が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−５９７７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。
【０００６】
上述のように、半導体集積回路の動作クロックは年々上昇している。さらに、同一の半導体集積回路内に複数の動作モジュールを集積化するシステムＬＳＩが広く使用されている。その結果、同一の半導体集積回路内に高速なクロックを必要とする動作モジュール（内部回路）が複数存在することになる。これらの内部回路にはクロック供給回路からクロックの供給が行なわれる。
【０００７】
また、複数の内部回路にクロックを供給する際にはクロックバッファが必要になることが多い。図２は、複数の内部回路にクロックを供給する半導体集積回路の内部構成の一例を示す図である。内部回路５０乃至５３は、クロック供給源６０が出力する差動クロックを動作クロックとする回路である。内部回路とクロック供給源６０が近接していれば、クロック供給源６０が出力するクロックを直接、内部回路に供給することが可能である。しかし、複数の内部回路が同一の半導体集積回路内に存在すると、全ての内部回路をクロック供給源６０の近傍に配置することは不可能である。そのため、内部回路とクロック供給源６０の間にクロックバッファＣＢ０１乃至ＣＢ０６を挿入することになる。
【０００８】
ここで、クロック供給源６０が供給するクロックが高速であると、高速なクロックを鈍りなく内部回路に供給するためには消費電力が高いクロックバッファＣＢ０１乃至ＣＢ０６を使用する必要がある。さらに、クロックバッファ間の配線も高速なクロックを伝達できる必要があり（伝送路の周波数帯域を確保する必要があり）、クロックバッファ間の配線を長くできず、必要なクロックバッファの数が増加してしまう。その結果、さらに消費電力が増加してしまう。
【０００９】
以上のように、高速なクロックを内部回路に供給するためには解決すべき問題点が存在する。そのため、高速なクロックを低消費電力で供給するクロック供給回路及び半導体集積回路が、望まれる。
【課題を解決するための手段】
【００１０】
本発明の第１の視点によれば、電圧制御発振器を含むＰＬＬ回路と、前記電圧制御発振器の発振周波数を制御する発振制御電圧に基づいて、前記電圧制御発振器の発振周波数と略同一の周波数を持つクロックを、前記ＰＬＬ回路のリファレンスクロックに同期させて出力する自己発振型バッファ回路と、を備えるクロック供給回路が提供される。
【００１１】
本発明の第２の視点によれば、上述のクロック供給回路を備える半導体集積回路が提供される。
【発明の効果】
【００１２】
本発明の各視点によれば、高速なクロックを低消費電力で供給するクロック供給回路及び半導体集積回路が、提供される。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態の概要を説明するための図である。
【図２】複数の内部回路にクロックを供給する半導体集積回路の内部構成の一例を示す図である。
【図３】本発明の第１の実施形態のクロック供給回路を含む半導体集積回路の一例を示す図である。
【図４】図３に示す自己発振型電圧制御発振器の内部構成の一例を示す図である。
【図５】図３に示す自己発振型バッファの内部構成の一例を示す図である。
【図６】本発明の第２の実施形態のクロック供給回路を含む半導体集積回路の一例を示す図である。
【発明を実施するための形態】
【００１４】
初めに、図１を用いて実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。
【００１５】
上述のように、高速なクロックを内部回路に供給するためには、消費電力の高いクロックバッファを必要とするといった問題がある。そのため、高速なクロックを低消費電力で供給するクロック供給回路及び半導体集積回路が、望まれる。
【００１６】
そこで、一例として図１に示すクロック供給回路を提供する。図１に示すクロック供給回路は、電圧制御発振器を含むＰＬＬ回路と、電圧制御発振器の発振周波数を制御する発振制御電圧に基づいて、電圧制御発振器の発振周波数と略同一の周波数を持つクロックを、ＰＬＬ回路のリファレンスクロックに同期させて出力する自己発振型バッファ回路と、を備えている。
【００１７】
自己発振型バッファ回路はＰＬＬ回路に含まれる電圧制御発振器を疑似したレプリカ回路とする。すると、自己発振型バッファ回路と電圧制御発振器に与える発振制御電圧を共通にすることで、両回路の発振周波数を略同一にできる。さらに、自己発振型バッファ回路の供給するクロックを受けて動作する内部回路と自己発振型バッファ回路を近接させれば、高速なクロックを内部回路の近傍で生成することになり自己発振型バッファ回路と内部回路の間のクロックバッファを削減できる。その結果、高消費電力のクロックバッファが削減でき、高速なクロックを低消費電力で供給することができる。
【００１８】
［第１の実施形態］
次に、本発明の第１の実施形態について、図面を用いてより詳細に説明する。図３は、本実施形態に係るクロック供給回路１を含む半導体集積回路の一例を示す図である。
【００１９】
図３に示す半導体集積回路は、クロック供給回路１と、内部回路２乃至５から構成されている。内部回路２乃至５は、クロック供給回路１が供給する差動クロックＨＣＬＫＰ及びＨＣＬＫＮで動作する回路である。クロック供給回路１は、単相クロックＬＣＬＫを受け付け、単相クロックＬＣＬＫよりも高速な差動クロックＨＣＬＫＰ及びＨＣＬＫＮを供給する回路である。
【００２０】
クロック供給回路１は、ＰＬＬ回路１０と、シングル差動変換バッファ２０と、差動クロックバッファ３０乃至３３と、自己発振型バッファ４０乃至４３から構成されている。単相クロックＬＣＬＫは、ＰＬＬ回路１０及びシングル差動変換バッファ２０に入力される。
【００２１】
シングル差動変換バッファ２０は、単相クロックＬＣＬＫを正相クロックＬＣＬＫＰ及び逆相クロックＬＣＬＫＮに変換し、差動クロックバッファ３０に出力する。正相クロックＬＣＬＫＰ及び逆相クロックＬＣＬＫＮの周期は、単相クロックＬＣＬＫと同一のため、差動クロックＨＣＬＫＰ及びＨＣＬＫＮの周期よりも長い。
【００２２】
差動クロックバッファ３０は、受け付けた差動クロックＬＣＬＫＰ及びＬＣＬＫＮを自己発振型バッファ４０及び差動クロックバッファ３１に出力する。同様に、差動クロックバッファ３１乃至３３は、前段の差動クロックバッファが出力する差動クロックＬＣＬＫＰ及びＬＣＬＫＮを自己発振型バッファ及び次段の差動クロックバッファに出力する。なお、差動クロックバッファ３３より先の差動クロックバッファは存在しないため、差動クロックバッファ３３は自己発振型バッファ４３に対してのみ差動クロックＬＣＬＫＰ及びＬＣＬＫＮを出力する。
【００２３】
自己発振型バッファ４０乃至４３は、差動クロックバッファ３０乃至３３が出力する差動クロックＬＣＬＫＰ及びＬＣＬＫＮとＰＬＬ回路１０の電圧制御信号ＶＣＮＴを受け付ける。自己発振型バッファ４０乃至４３は、それぞれ対応する内部回路２乃至５に、差動クロックＨＣＬＫＰ及びＨＣＬＫＮを出力する。
【００２４】
ＰＬＬ回路１０は、単相クロックＬＣＬＫを受け付け、電圧制御信号ＶＣＮＴを出力する。ＰＬＬ回路１０は、自己発振型電圧制御発振器（ＶＣＯ）１０１と、分周器（ＤＩＶ）１０２と、周波数比較器（ＰＨＤ）１０３と、低域濾波器（ＬＦＰ）１０４から構成されている。
【００２５】
自己発振型電圧制御発振器１０１は、低域濾波器１０４が出力する電圧制御信号ＶＣＮＴに基づいてクロックの周波数を変更する回路である。分周器１０２は、自己発振型電圧制御発振器１０１が出力するクロックの周波数を分周する回路である。
【００２６】
周波数比較器１０３は、単相クロックＬＣＬＫと分周器１０２が出力するクロックの同期を検出する。なお、単相クロックＬＣＬＫは、ＰＬＬ回路１０におけるリファレンスクロックに相当する。これらの信号が同期していなければ、低域濾波器１０４が出力する電圧制御信号ＶＣＮＴを上昇又は下降させる信号を低域濾波器１０４に対して出力する。
【００２７】
低域濾波器１０４は、周波数比較器１０３の出力からノイズを除去し、電圧制御信号ＶＣＮＴとして自己発振型電圧制御発振器１０１及び自己発振型バッファ４０乃至４３に出力する
【００２８】
次に、自己発振型電圧制御発振器１０１について説明する。図４は、自己発振型電圧制御発振器１０１の内部構成の一例を示す図である。
【００２９】
図４に示す自己発振型電圧制御発振器１０１は、自己発振型電圧制御発振回路１０１１と出力バッファ回路１０１２から構成されている。
【００３０】
自己発振型電圧制御発振回路１０１１は、電圧制御信号入力端子Ｖｉｎから電圧制御信号ＶＣＮＴを受け付ける。自己発振型電圧制御発振回路１０１１は、電圧制御信号ＶＣＮＴに基づいて自己発振し、差動クロックを出力バッファ回路１０１２に出力する。
【００３１】
出力バッファ回路１０１２は、自己発振型電圧制御発振回路１０１１が差動クロックを反転増幅して出力する。その際の出力端子として、正相クロック出力端子ＶｏｕｔＰ及び逆相クロック出力端子ＶｏｕｔＮを使用する。
【００３２】
自己発振型電圧制御発振回路１０１１は、Ｎチャンネル型ＭＯＳトランジスタＮＭ０１乃至ＮＭ０４と、Ｐチャンネル型ＭＯＳトランジスタＰＭ０１及びＰＭ０２と、抵抗Ｒ０１と、インダクタＬ０１から構成されている。
【００３３】
Ｎチャンネル型ＭＯＳトランジスタＮＭ０１及びＮＭ０２のソース端子は互いに共通接続され、接地端子ＧＮＤと接続されている。Ｎチャンネル型ＭＯＳトランジスタＮＭ０１のゲート端子は、Ｎチャンネル型ＭＯＳトランジスタＮＭ０２のドレイン端子と接続されている。Ｎチャンネル型ＭＯＳトランジスタＮＭ０２のゲート端子は、Ｎチャンネル型ＭＯＳトランジスタＮＭ０１のドレイン端子と接続されている。Ｎチャンネル型ＭＯＳトランジスタＮＭ０１のドレイン端子は、Ｐチャンネル型ＭＯＳトランジスタＰＭ０１のドレイン端子、インダクタＬ０１の一端と、Ｎチャンネル型ＭＯＳトランジスタＮＭ０３のゲート端子と接続されている。なお、本接続点をノードＳ１と定める。同様に、Ｎチャンネル型ＭＯＳトランジスタＮＭ０２のドレイン端子は、Ｐチャンネル型ＭＯＳトランジスタＰＭ０２のドレイン端子、インダクタＬ０１の他の一端と、Ｎチャンネル型ＭＯＳトランジスタＮＭ０４のゲート端子と接続されている。本接続点をノードＳ２と定める。Ｎチャンネル型ＭＯＳトランジスタＮＭ０３のドレイン端子、ソース端子、バックゲート端子は共通接続されている。Ｎチャンネル型ＭＯＳトランジスタＮＭ０４も同様に、ドレイン端子、ソース端子、バックゲート端子は共通接続されている。Ｎチャンネル型ＭＯＳトランジスタＮＭ０３及びＮＭ０４の共通接続された端子は、互いに接続され、抵抗Ｒ０１を介して電圧制御信号入力端子Ｖｉｎと接続されている。
【００３４】
Ｐチャンネル型ＭＯＳトランジスタＰＭ０１及びＰＭ０２のソース端子は互いに共通接続され、電源電圧端子ＶＤＤに接続されている。Ｐチャンネル型ＭＯＳトランジスタＰＭ０１のゲート端子は、Ｐチャンネル型ＭＯＳトランジスタＰＭ０２のドレイン端子と接続されている。Ｐチャンネル型ＭＯＳトランジスタＰＭ０２のゲート端子は、Ｐチャンネル型ＭＯＳトランジスタＰＭ０１のドレイン端子と接続されている。
【００３５】
自己発振型電圧制御発振回路１０１１は、ノードＳ１及びＳ２を出力端子として、出力バッファ回路１０１２に差動クロックを出力する。
【００３６】
Ｎチャンネル型ＭＯＳトランジスタＮＭ０３及びＮＭ０４は、ゲート端子とバックゲート端子間を容量とする可変容量素子として振る舞い、インダクタＬ０１と発振回路を構成することによって差動クロックを生成する。さらに、電源電圧端子ＶＤＤ及び接地端子ＧＮＤから電源電圧の供給を受けることで発振を継続する。また、電圧制御信号ＶＣＮＴを変化させることで、Ｎチャンネル型ＭＯＳトランジスタＮＭ０３及びＮＭ０４のゲート・バックゲート間電圧が変化し、Ｎチャンネル型ＭＯＳトランジスタＮＭ０３及びＮＭ０４の容量値が変化する。その結果、電圧制御信号ＶＣＮＴにより発振周波数を変化させることができる。
【００３７】
出力バッファ回路１０１２は、Ｎチャンネル型ＭＯＳトランジスタＮＭ０５及びＮＭ０６と、Ｐチャンネル型ＭＯＳトランジスタＰＭ０３及びＰＭ０４から構成されている。
【００３８】
Ｎチャンネル型ＭＯＳトランジスタＮＭ０５及びＮＭ０６のソース端子は互いに共通接続され、接地端子ＧＮＤと接続されている。Ｎチャンネル型ＭＯＳトランジスタＮＭ０５のゲート端子は、ノードＳ１及びＰチャンネル型ＭＯＳトランジスタＰＭ０３のゲート端子と接続されている。Ｎチャンネル型ＭＯＳトランジスタＮＭ０５のドレイン端子は、ＰＭ０３のドレイン端子と接続されている。同様に、Ｎチャンネル型ＭＯＳトランジスタＮＭ０６のゲート端子は、ノードＳ２及びＰチャンネル型ＭＯＳトランジスタＰＭ０４のゲート端子と接続され、ドレイン端子はＰＭ０４のドレイン端子と接続されている。
【００３９】
Ｐチャンネル型ＭＯＳトランジスタＰＭ０３及びＰＭ０４のソース端子は互いに共通接続され、電源電圧端子ＶＤＤに接続されている。Ｐチャンネル型ＭＯＳトランジスタＰＭ０３のゲート端子は、ノードＳ１とＮチャンネル型ＭＯＳトランジスタＮＭ０５のゲート端子と接続されている。同様に、Ｐチャンネル型ＭＯＳトランジスタＰＭ０４のゲート端子は、ノードＳ２とＮチャンネル型ＭＯＳトランジスタＮＭ０６のゲート端子と接続されている。
【００４０】
Ｎチャンネル型ＭＯＳトランジスタＮＭ０６及びＰチャンネル型ＭＯＳトランジスタＰＭ０４のドレイン端子の接続点を正相クロック出力端子ＶｏｕｔＰとする。Ｎチャンネル型ＭＯＳトランジスタＮＭ０５及びＰチャンネル型ＭＯＳトランジスタＰＭ０３のドレイン端子の接続点を逆相クロック出力端子ＶｏｕｔＮとする。出力バッファ回路１０１２は、ノードＳ２の電圧を反転して正相クロック出力端子ＶｏｕｔＰから出力し、ノードＳ１の電圧を反転して逆相クロック出力端子ＶｏｕｔＮから出力する。
【００４１】
次に、自己発振型バッファ４０乃至４３について説明する。なお、自己発振型バッファ４０乃至４３の構成は同一であるため、自己発振型バッファ４０について説明し、自己発振型バッファ４２及び４３の説明は省略する。
【００４２】
図５は、自己発振型バッファ４０の内部構成の一例を示す図である。自己発振型バッファ４０は、自己発振型電圧制御バッファ回路４０１と、出力バッファ回路４０２から構成される。
【００４３】
自己発振型電圧制御バッファ回路４０１は、電圧制御信号入力端子Ｖｉｎから電圧制御信号ＶＣＮＴを受け付ける。また、差動クロックバッファ３０が出力する正相クロックＬＣＬＫＰをクロック入力端子ＩＣＬＫＰで受け付け、逆相クロックＬＣＬＫＮをクロック入力端子ＩＣＬＫＮで受け付ける。出力バッファ回路４０２は、自己発振型電圧制御バッファ回路４０１が出力した高速な差動クロックを正相クロック出力端子ＶｏｕｔＰ及び逆相クロック出力端子ＶｏｕｔＮから出力する。
【００４４】
自己発振型電圧制御バッファ回路４０１は、電圧制御信号ＶＣＮＴに基づいて自己発振すると共に、クロック入力端子ＩＣＬＫＰ及びＩＣＬＫＮで受け付けた差動クロックＬＣＬＫＰ及びＬＣＬＫＮに同期した差動クロックを出力する。即ち、クロック入力端子ＩＣＬＫＰ及びＩＣＬＫＮで受け付けた差動クロックＬＣＬＫＰ及びＬＣＬＫＮにより、Ｎチャンネル型ＭＯＳトランジスタＮＭ０７及びＮＭ０８とＰチャンネル型ＭＯＳトランジスタＰＭ０５及びＰＭ０６のオン・オフを制御することで、インダクタＬ０２とＮチャンネル型ＭＯＳトランジスタＮＭ０７及びＮＭ０８で構成する発振回路の状態を決定する。
【００４５】
自己発振型電圧制御バッファ回路４０１は、Ｎチャンネル型ＭＯＳトランジスタＮＭ０７乃至ＮＭ１０と、Ｐチャンネル型ＭＯＳトランジスタＰＭ０５及びＰＭ０６と、抵抗Ｒ０２と、インダクタＬ０２から構成されている。自己発振型電圧制御バッファ回路４０１は自己発振型電圧制御発振回路１０１１のレプリカ回路である。自己発振型電圧制御発振回路１０１１と自己発振型電圧制御バッファ回路４０１の相違点は、Ｎチャンネル型ＭＯＳトランジスタＮＭ０７乃至ＮＭ０８とＰチャンネル型ＭＯＳトランジスタＰＭ０５及びＰＭ０６のゲート端子の接続が異なる点である。
【００４６】
自己発振型電圧制御バッファ回路４０１においては、Ｎチャンネル型ＭＯＳトランジスタＮＭ０８のゲート端子とＰチャンネル型ＭＯＳトランジスタＰＭ０６のゲート端子を接続し、この接続点をクロック入力端子ＩＣＬＫＰと接続する。同様に、Ｎチャンネル型ＭＯＳトランジスタＮＭ０７のゲート端子とＰチャンネル型ＭＯＳトランジスタＰＭ０５のゲート端子を接続し、この接続点をクロック入力端子ＩＣＬＫＮと接続する。上述のように、自己発振型電圧制御発振回路１０１１と自己発振型電圧制御バッファ回路４０１の相違点は、Ｎチャンネル型ＭＯＳトランジスタＮＭ０７及びＮＭ０８とＰチャンネル型ＭＯＳトランジスタＰＭ０５及びＰＭ０６のゲート端子の接続が異なるのみであり、他の説明を省略する。
【００４７】
自己発振型電圧制御バッファ回路４０１も、自己発振型電圧制御発振回路１０１１と同様に、Ｎチャンネル型ＭＯＳトランジスタＮＭ０９及びＮＭ１０のゲート・バックゲート間電圧を変化させることで容量値が変化し、電圧制御信号ＶＣＮＴにより発振周波数を変化させることができる。このように、自己発振型電圧制御発振回路１０１１と自己発振型電圧制御バッファ回路４０１は、電圧制御信号ＶＣＮＴに基づいて自己発振する点で共通する。さらに、両回路のトランジスタのサイズやインダクタのインダクタンス等を同一とすることによって、電圧制御信号ＶＣＮＴを入力すれば同一の周期を持った差動クロックの出力が可能になる。
【００４８】
出力バッファ回路４０２は、Ｎチャンネル型ＭＯＳトランジスタＮＭ１１及びＮＭ１２と、Ｐチャンネル型ＭＯＳトランジスタＰＭ０７及びＰＭ０８から構成されている。出力バッファ回路４０２と出力バッファ回路１０１２は同一の構成のため説明を省略する。
【００４９】
次に、図３に示すクロック供給回路１の動作について説明する。図３に示すＰＬＬ回路１０の分周器１０２の分周率をＮ、ＰＬＬ回路１０に入力する単相クロックＬＣＬＫ（リファレンスクロック）の周波数をＦｒとする。すると、ＰＬＬ回路１０内部の自己発振型電圧制御発振器１０１はＦｒ×Ｎの周波数で発振する。
【００５０】
また、自己発振型バッファ４０乃至４３は自己発振型電圧制御発振器１０１のレプリカ回路であって、自己発振型電圧制御発振器１０１と自己発振型バッファ４０乃至４３に入力している電圧制御信号ＶＣＮＴは共通しているため、自己発振型電圧制御発振器１０１と自己発振型バッファ４０乃至４３の固有周波数は一致する。従って、自己発振型バッファ４０乃至４３もＦｒ×Ｎの周波数を持った差動クロックＨＣＬＫＰ及びＨＣＬＫＮが出力できる。自己発振型バッファ４０乃至４３が出力する差動クロックＨＣＬＫＰ及びＨＣＬＫＮは、差動クロックＬＣＬＫＰ及びＬＣＬＫＮに同期して出力される。
【００５１】
なお、本実施形態では、４個の内部回路に高速なクロックを供給する場合を説明したが、これに限定する趣旨ではない。高速なクロックの供給が必要な内部回路に合わせて、自己発振型バッファを用意することで任意の個数の内部回路に容易に対応可能である。
【００５２】
以上のように、ＰＬＬ回路１０の自己発振型電圧制御発振器１０１のレプリカ回路である自己発振型バッファ４０乃至４３を用いることで高速なクロックの伝送を低消費電力で可能にする。自己発振型バッファ４０乃至４３を内部回路２乃至５の近傍に配置することによって、半導体集積回路内の高速なクロックの配線は短くなる。そのため、半導体集積回路内のクロック配線における高速なクロックを伝達する必要がある配線の比率は低下する。従って、高速なクロックを長距離配線する場合には多数のクロックバッファが必要であったが、これらのバッファが不要となる。
【００５３】
一方、高速なクロックを伝達する配線が短くなったことに対応して、低速なクロックを伝達する配線は長くなるが、低速なクロックを伝達するため高消費電力のクロックバッファは不要である。さらに、低速なクロックを伝送するため、クロックバッファ間の距離を長くすることができる（クロックバッファが削減できる）。これらの結果、クロック供給回路１を使用することで、高速なクロックを低消費電力で内部回路に供給することでできる。
【００５４】
［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。図６は、本実施形態に係るクロック供給回路１ａを含む半導体集積回路の一例を示す図である。図６において図３と同一構成要素には、同一の符号を表し、その説明を省略する。
【００５５】
クロック供給回路１とクロック供給回路１ａとの相違点は、差動クロックバッファ３０乃至３３と自己発振型バッファ４０乃至４１との接続である。
【００５６】
クロック供給回路１においては、シングル差動変換バッファ２０が出力する差動クロックＬＣＬＫＰ及びＬＣＬＫＮに対して差動クロックバッファ３０乃至３３を直列に接続している。クロック供給回路１ａにおいては、差動クロックＬＣＬＫＰ及びＬＣＬＫＮに対して差動クロックバッファ３０乃至３３を並列に接続している。
【００５７】
クロック供給回路１のような接続では、内部回路２乃至５に供給する差動クロックＨＣＬＫＰ及びＨＣＬＫＮのタイミングは差動クロックバッファ３０乃至３３によりずれてしまう。しかし、クロック供給回路１ａにおいては、内部回路２乃至５に供給する差動クロックＨＣＬＫＰ及びＨＣＬＫＮのタイミングを一致させることができる。
【００５８】
なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。例えば、Ｎチャンネル型ＭＯＳトランジスタとＰチャンネル型ＭＯＳトランジスタを入れ替えても、電源等の接続を適宜変更すれば対応可能である。即ち、Ｎチャンネル型ＭＯＳトランジスタを第１導電型トランジスタ、Ｐチャンネル型ＭＯＳトランジスタを第２導電型トランジスタと捉えることができる。
【符号の説明】
【００５９】
１、１ａ クロック供給回路
２〜５、５０〜５３ 内部回路
１０ ＰＬＬ回路
２０ シングル差動変換バッファ
３０〜３３ 差動クロックバッファ
４０〜４３ 自己発振型バッファ
６０ クロック供給源
１０１ 自己発振型電圧制御発振器
１０２ 分周器
１０３ 周波数比較器
１０４ 低域濾波器
４０１ 自己発振型電圧制御バッファ回路
４０２、１０１２ 出力バッファ回路
１０１１ 自己発振型電圧制御発振回路
ＣＢ０１〜ＣＢ０６ クロックバッファ
Ｌ０１、Ｌ０２ インダクタ
ＮＭ０１〜ＮＭ１２ Ｎチャンネル型ＭＯＳトランジスタ
ＰＭ０１〜ＰＭ０８ Ｐチャンネル型ＭＯＳトランジスタ
Ｒ０１、Ｒ０２ 抵抗
【技術分野】
【０００１】
本発明は、クロック供給回路及び半導体集積回路に関する。特に、高速なクロックの供給を可能とするクロック供給回路及び半導体集積回路に関する。
【背景技術】
【０００２】
年々、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を初めとした半導体集積回路が扱うデータ量が増加している。データ量の増加に対応するため、半導体集積回路は高速で動作する必要があり、クロック周波数の上昇が顕著である。
【０００３】
ここで、特許文献１において、２相クロックドライバ回路の入力容量を削減することで、高速動作を実現すると共に、２相クロック間の位相ずれの発生を抑制するクロックドライバ回路が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−５９７７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。
【０００６】
上述のように、半導体集積回路の動作クロックは年々上昇している。さらに、同一の半導体集積回路内に複数の動作モジュールを集積化するシステムＬＳＩが広く使用されている。その結果、同一の半導体集積回路内に高速なクロックを必要とする動作モジュール（内部回路）が複数存在することになる。これらの内部回路にはクロック供給回路からクロックの供給が行なわれる。
【０００７】
また、複数の内部回路にクロックを供給する際にはクロックバッファが必要になることが多い。図２は、複数の内部回路にクロックを供給する半導体集積回路の内部構成の一例を示す図である。内部回路５０乃至５３は、クロック供給源６０が出力する差動クロックを動作クロックとする回路である。内部回路とクロック供給源６０が近接していれば、クロック供給源６０が出力するクロックを直接、内部回路に供給することが可能である。しかし、複数の内部回路が同一の半導体集積回路内に存在すると、全ての内部回路をクロック供給源６０の近傍に配置することは不可能である。そのため、内部回路とクロック供給源６０の間にクロックバッファＣＢ０１乃至ＣＢ０６を挿入することになる。
【０００８】
ここで、クロック供給源６０が供給するクロックが高速であると、高速なクロックを鈍りなく内部回路に供給するためには消費電力が高いクロックバッファＣＢ０１乃至ＣＢ０６を使用する必要がある。さらに、クロックバッファ間の配線も高速なクロックを伝達できる必要があり（伝送路の周波数帯域を確保する必要があり）、クロックバッファ間の配線を長くできず、必要なクロックバッファの数が増加してしまう。その結果、さらに消費電力が増加してしまう。
【０００９】
以上のように、高速なクロックを内部回路に供給するためには解決すべき問題点が存在する。そのため、高速なクロックを低消費電力で供給するクロック供給回路及び半導体集積回路が、望まれる。
【課題を解決するための手段】
【００１０】
本発明の第１の視点によれば、電圧制御発振器を含むＰＬＬ回路と、前記電圧制御発振器の発振周波数を制御する発振制御電圧に基づいて、前記電圧制御発振器の発振周波数と略同一の周波数を持つクロックを、前記ＰＬＬ回路のリファレンスクロックに同期させて出力する自己発振型バッファ回路と、を備えるクロック供給回路が提供される。
【００１１】
本発明の第２の視点によれば、上述のクロック供給回路を備える半導体集積回路が提供される。
【発明の効果】
【００１２】
本発明の各視点によれば、高速なクロックを低消費電力で供給するクロック供給回路及び半導体集積回路が、提供される。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態の概要を説明するための図である。
【図２】複数の内部回路にクロックを供給する半導体集積回路の内部構成の一例を示す図である。
【図３】本発明の第１の実施形態のクロック供給回路を含む半導体集積回路の一例を示す図である。
【図４】図３に示す自己発振型電圧制御発振器の内部構成の一例を示す図である。
【図５】図３に示す自己発振型バッファの内部構成の一例を示す図である。
【図６】本発明の第２の実施形態のクロック供給回路を含む半導体集積回路の一例を示す図である。
【発明を実施するための形態】
【００１４】
初めに、図１を用いて実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。
【００１５】
上述のように、高速なクロックを内部回路に供給するためには、消費電力の高いクロックバッファを必要とするといった問題がある。そのため、高速なクロックを低消費電力で供給するクロック供給回路及び半導体集積回路が、望まれる。
【００１６】
そこで、一例として図１に示すクロック供給回路を提供する。図１に示すクロック供給回路は、電圧制御発振器を含むＰＬＬ回路と、電圧制御発振器の発振周波数を制御する発振制御電圧に基づいて、電圧制御発振器の発振周波数と略同一の周波数を持つクロックを、ＰＬＬ回路のリファレンスクロックに同期させて出力する自己発振型バッファ回路と、を備えている。
【００１７】
自己発振型バッファ回路はＰＬＬ回路に含まれる電圧制御発振器を疑似したレプリカ回路とする。すると、自己発振型バッファ回路と電圧制御発振器に与える発振制御電圧を共通にすることで、両回路の発振周波数を略同一にできる。さらに、自己発振型バッファ回路の供給するクロックを受けて動作する内部回路と自己発振型バッファ回路を近接させれば、高速なクロックを内部回路の近傍で生成することになり自己発振型バッファ回路と内部回路の間のクロックバッファを削減できる。その結果、高消費電力のクロックバッファが削減でき、高速なクロックを低消費電力で供給することができる。
【００１８】
［第１の実施形態］
次に、本発明の第１の実施形態について、図面を用いてより詳細に説明する。図３は、本実施形態に係るクロック供給回路１を含む半導体集積回路の一例を示す図である。
【００１９】
図３に示す半導体集積回路は、クロック供給回路１と、内部回路２乃至５から構成されている。内部回路２乃至５は、クロック供給回路１が供給する差動クロックＨＣＬＫＰ及びＨＣＬＫＮで動作する回路である。クロック供給回路１は、単相クロックＬＣＬＫを受け付け、単相クロックＬＣＬＫよりも高速な差動クロックＨＣＬＫＰ及びＨＣＬＫＮを供給する回路である。
【００２０】
クロック供給回路１は、ＰＬＬ回路１０と、シングル差動変換バッファ２０と、差動クロックバッファ３０乃至３３と、自己発振型バッファ４０乃至４３から構成されている。単相クロックＬＣＬＫは、ＰＬＬ回路１０及びシングル差動変換バッファ２０に入力される。
【００２１】
シングル差動変換バッファ２０は、単相クロックＬＣＬＫを正相クロックＬＣＬＫＰ及び逆相クロックＬＣＬＫＮに変換し、差動クロックバッファ３０に出力する。正相クロックＬＣＬＫＰ及び逆相クロックＬＣＬＫＮの周期は、単相クロックＬＣＬＫと同一のため、差動クロックＨＣＬＫＰ及びＨＣＬＫＮの周期よりも長い。
【００２２】
差動クロックバッファ３０は、受け付けた差動クロックＬＣＬＫＰ及びＬＣＬＫＮを自己発振型バッファ４０及び差動クロックバッファ３１に出力する。同様に、差動クロックバッファ３１乃至３３は、前段の差動クロックバッファが出力する差動クロックＬＣＬＫＰ及びＬＣＬＫＮを自己発振型バッファ及び次段の差動クロックバッファに出力する。なお、差動クロックバッファ３３より先の差動クロックバッファは存在しないため、差動クロックバッファ３３は自己発振型バッファ４３に対してのみ差動クロックＬＣＬＫＰ及びＬＣＬＫＮを出力する。
【００２３】
自己発振型バッファ４０乃至４３は、差動クロックバッファ３０乃至３３が出力する差動クロックＬＣＬＫＰ及びＬＣＬＫＮとＰＬＬ回路１０の電圧制御信号ＶＣＮＴを受け付ける。自己発振型バッファ４０乃至４３は、それぞれ対応する内部回路２乃至５に、差動クロックＨＣＬＫＰ及びＨＣＬＫＮを出力する。
【００２４】
ＰＬＬ回路１０は、単相クロックＬＣＬＫを受け付け、電圧制御信号ＶＣＮＴを出力する。ＰＬＬ回路１０は、自己発振型電圧制御発振器（ＶＣＯ）１０１と、分周器（ＤＩＶ）１０２と、周波数比較器（ＰＨＤ）１０３と、低域濾波器（ＬＦＰ）１０４から構成されている。
【００２５】
自己発振型電圧制御発振器１０１は、低域濾波器１０４が出力する電圧制御信号ＶＣＮＴに基づいてクロックの周波数を変更する回路である。分周器１０２は、自己発振型電圧制御発振器１０１が出力するクロックの周波数を分周する回路である。
【００２６】
周波数比較器１０３は、単相クロックＬＣＬＫと分周器１０２が出力するクロックの同期を検出する。なお、単相クロックＬＣＬＫは、ＰＬＬ回路１０におけるリファレンスクロックに相当する。これらの信号が同期していなければ、低域濾波器１０４が出力する電圧制御信号ＶＣＮＴを上昇又は下降させる信号を低域濾波器１０４に対して出力する。
【００２７】
低域濾波器１０４は、周波数比較器１０３の出力からノイズを除去し、電圧制御信号ＶＣＮＴとして自己発振型電圧制御発振器１０１及び自己発振型バッファ４０乃至４３に出力する
【００２８】
次に、自己発振型電圧制御発振器１０１について説明する。図４は、自己発振型電圧制御発振器１０１の内部構成の一例を示す図である。
【００２９】
図４に示す自己発振型電圧制御発振器１０１は、自己発振型電圧制御発振回路１０１１と出力バッファ回路１０１２から構成されている。
【００３０】
自己発振型電圧制御発振回路１０１１は、電圧制御信号入力端子Ｖｉｎから電圧制御信号ＶＣＮＴを受け付ける。自己発振型電圧制御発振回路１０１１は、電圧制御信号ＶＣＮＴに基づいて自己発振し、差動クロックを出力バッファ回路１０１２に出力する。
【００３１】
出力バッファ回路１０１２は、自己発振型電圧制御発振回路１０１１が差動クロックを反転増幅して出力する。その際の出力端子として、正相クロック出力端子ＶｏｕｔＰ及び逆相クロック出力端子ＶｏｕｔＮを使用する。
【００３２】
自己発振型電圧制御発振回路１０１１は、Ｎチャンネル型ＭＯＳトランジスタＮＭ０１乃至ＮＭ０４と、Ｐチャンネル型ＭＯＳトランジスタＰＭ０１及びＰＭ０２と、抵抗Ｒ０１と、インダクタＬ０１から構成されている。
【００３３】
Ｎチャンネル型ＭＯＳトランジスタＮＭ０１及びＮＭ０２のソース端子は互いに共通接続され、接地端子ＧＮＤと接続されている。Ｎチャンネル型ＭＯＳトランジスタＮＭ０１のゲート端子は、Ｎチャンネル型ＭＯＳトランジスタＮＭ０２のドレイン端子と接続されている。Ｎチャンネル型ＭＯＳトランジスタＮＭ０２のゲート端子は、Ｎチャンネル型ＭＯＳトランジスタＮＭ０１のドレイン端子と接続されている。Ｎチャンネル型ＭＯＳトランジスタＮＭ０１のドレイン端子は、Ｐチャンネル型ＭＯＳトランジスタＰＭ０１のドレイン端子、インダクタＬ０１の一端と、Ｎチャンネル型ＭＯＳトランジスタＮＭ０３のゲート端子と接続されている。なお、本接続点をノードＳ１と定める。同様に、Ｎチャンネル型ＭＯＳトランジスタＮＭ０２のドレイン端子は、Ｐチャンネル型ＭＯＳトランジスタＰＭ０２のドレイン端子、インダクタＬ０１の他の一端と、Ｎチャンネル型ＭＯＳトランジスタＮＭ０４のゲート端子と接続されている。本接続点をノードＳ２と定める。Ｎチャンネル型ＭＯＳトランジスタＮＭ０３のドレイン端子、ソース端子、バックゲート端子は共通接続されている。Ｎチャンネル型ＭＯＳトランジスタＮＭ０４も同様に、ドレイン端子、ソース端子、バックゲート端子は共通接続されている。Ｎチャンネル型ＭＯＳトランジスタＮＭ０３及びＮＭ０４の共通接続された端子は、互いに接続され、抵抗Ｒ０１を介して電圧制御信号入力端子Ｖｉｎと接続されている。
【００３４】
Ｐチャンネル型ＭＯＳトランジスタＰＭ０１及びＰＭ０２のソース端子は互いに共通接続され、電源電圧端子ＶＤＤに接続されている。Ｐチャンネル型ＭＯＳトランジスタＰＭ０１のゲート端子は、Ｐチャンネル型ＭＯＳトランジスタＰＭ０２のドレイン端子と接続されている。Ｐチャンネル型ＭＯＳトランジスタＰＭ０２のゲート端子は、Ｐチャンネル型ＭＯＳトランジスタＰＭ０１のドレイン端子と接続されている。
【００３５】
自己発振型電圧制御発振回路１０１１は、ノードＳ１及びＳ２を出力端子として、出力バッファ回路１０１２に差動クロックを出力する。
【００３６】
Ｎチャンネル型ＭＯＳトランジスタＮＭ０３及びＮＭ０４は、ゲート端子とバックゲート端子間を容量とする可変容量素子として振る舞い、インダクタＬ０１と発振回路を構成することによって差動クロックを生成する。さらに、電源電圧端子ＶＤＤ及び接地端子ＧＮＤから電源電圧の供給を受けることで発振を継続する。また、電圧制御信号ＶＣＮＴを変化させることで、Ｎチャンネル型ＭＯＳトランジスタＮＭ０３及びＮＭ０４のゲート・バックゲート間電圧が変化し、Ｎチャンネル型ＭＯＳトランジスタＮＭ０３及びＮＭ０４の容量値が変化する。その結果、電圧制御信号ＶＣＮＴにより発振周波数を変化させることができる。
【００３７】
出力バッファ回路１０１２は、Ｎチャンネル型ＭＯＳトランジスタＮＭ０５及びＮＭ０６と、Ｐチャンネル型ＭＯＳトランジスタＰＭ０３及びＰＭ０４から構成されている。
【００３８】
Ｎチャンネル型ＭＯＳトランジスタＮＭ０５及びＮＭ０６のソース端子は互いに共通接続され、接地端子ＧＮＤと接続されている。Ｎチャンネル型ＭＯＳトランジスタＮＭ０５のゲート端子は、ノードＳ１及びＰチャンネル型ＭＯＳトランジスタＰＭ０３のゲート端子と接続されている。Ｎチャンネル型ＭＯＳトランジスタＮＭ０５のドレイン端子は、ＰＭ０３のドレイン端子と接続されている。同様に、Ｎチャンネル型ＭＯＳトランジスタＮＭ０６のゲート端子は、ノードＳ２及びＰチャンネル型ＭＯＳトランジスタＰＭ０４のゲート端子と接続され、ドレイン端子はＰＭ０４のドレイン端子と接続されている。
【００３９】
Ｐチャンネル型ＭＯＳトランジスタＰＭ０３及びＰＭ０４のソース端子は互いに共通接続され、電源電圧端子ＶＤＤに接続されている。Ｐチャンネル型ＭＯＳトランジスタＰＭ０３のゲート端子は、ノードＳ１とＮチャンネル型ＭＯＳトランジスタＮＭ０５のゲート端子と接続されている。同様に、Ｐチャンネル型ＭＯＳトランジスタＰＭ０４のゲート端子は、ノードＳ２とＮチャンネル型ＭＯＳトランジスタＮＭ０６のゲート端子と接続されている。
【００４０】
Ｎチャンネル型ＭＯＳトランジスタＮＭ０６及びＰチャンネル型ＭＯＳトランジスタＰＭ０４のドレイン端子の接続点を正相クロック出力端子ＶｏｕｔＰとする。Ｎチャンネル型ＭＯＳトランジスタＮＭ０５及びＰチャンネル型ＭＯＳトランジスタＰＭ０３のドレイン端子の接続点を逆相クロック出力端子ＶｏｕｔＮとする。出力バッファ回路１０１２は、ノードＳ２の電圧を反転して正相クロック出力端子ＶｏｕｔＰから出力し、ノードＳ１の電圧を反転して逆相クロック出力端子ＶｏｕｔＮから出力する。
【００４１】
次に、自己発振型バッファ４０乃至４３について説明する。なお、自己発振型バッファ４０乃至４３の構成は同一であるため、自己発振型バッファ４０について説明し、自己発振型バッファ４２及び４３の説明は省略する。
【００４２】
図５は、自己発振型バッファ４０の内部構成の一例を示す図である。自己発振型バッファ４０は、自己発振型電圧制御バッファ回路４０１と、出力バッファ回路４０２から構成される。
【００４３】
自己発振型電圧制御バッファ回路４０１は、電圧制御信号入力端子Ｖｉｎから電圧制御信号ＶＣＮＴを受け付ける。また、差動クロックバッファ３０が出力する正相クロックＬＣＬＫＰをクロック入力端子ＩＣＬＫＰで受け付け、逆相クロックＬＣＬＫＮをクロック入力端子ＩＣＬＫＮで受け付ける。出力バッファ回路４０２は、自己発振型電圧制御バッファ回路４０１が出力した高速な差動クロックを正相クロック出力端子ＶｏｕｔＰ及び逆相クロック出力端子ＶｏｕｔＮから出力する。
【００４４】
自己発振型電圧制御バッファ回路４０１は、電圧制御信号ＶＣＮＴに基づいて自己発振すると共に、クロック入力端子ＩＣＬＫＰ及びＩＣＬＫＮで受け付けた差動クロックＬＣＬＫＰ及びＬＣＬＫＮに同期した差動クロックを出力する。即ち、クロック入力端子ＩＣＬＫＰ及びＩＣＬＫＮで受け付けた差動クロックＬＣＬＫＰ及びＬＣＬＫＮにより、Ｎチャンネル型ＭＯＳトランジスタＮＭ０７及びＮＭ０８とＰチャンネル型ＭＯＳトランジスタＰＭ０５及びＰＭ０６のオン・オフを制御することで、インダクタＬ０２とＮチャンネル型ＭＯＳトランジスタＮＭ０７及びＮＭ０８で構成する発振回路の状態を決定する。
【００４５】
自己発振型電圧制御バッファ回路４０１は、Ｎチャンネル型ＭＯＳトランジスタＮＭ０７乃至ＮＭ１０と、Ｐチャンネル型ＭＯＳトランジスタＰＭ０５及びＰＭ０６と、抵抗Ｒ０２と、インダクタＬ０２から構成されている。自己発振型電圧制御バッファ回路４０１は自己発振型電圧制御発振回路１０１１のレプリカ回路である。自己発振型電圧制御発振回路１０１１と自己発振型電圧制御バッファ回路４０１の相違点は、Ｎチャンネル型ＭＯＳトランジスタＮＭ０７乃至ＮＭ０８とＰチャンネル型ＭＯＳトランジスタＰＭ０５及びＰＭ０６のゲート端子の接続が異なる点である。
【００４６】
自己発振型電圧制御バッファ回路４０１においては、Ｎチャンネル型ＭＯＳトランジスタＮＭ０８のゲート端子とＰチャンネル型ＭＯＳトランジスタＰＭ０６のゲート端子を接続し、この接続点をクロック入力端子ＩＣＬＫＰと接続する。同様に、Ｎチャンネル型ＭＯＳトランジスタＮＭ０７のゲート端子とＰチャンネル型ＭＯＳトランジスタＰＭ０５のゲート端子を接続し、この接続点をクロック入力端子ＩＣＬＫＮと接続する。上述のように、自己発振型電圧制御発振回路１０１１と自己発振型電圧制御バッファ回路４０１の相違点は、Ｎチャンネル型ＭＯＳトランジスタＮＭ０７及びＮＭ０８とＰチャンネル型ＭＯＳトランジスタＰＭ０５及びＰＭ０６のゲート端子の接続が異なるのみであり、他の説明を省略する。
【００４７】
自己発振型電圧制御バッファ回路４０１も、自己発振型電圧制御発振回路１０１１と同様に、Ｎチャンネル型ＭＯＳトランジスタＮＭ０９及びＮＭ１０のゲート・バックゲート間電圧を変化させることで容量値が変化し、電圧制御信号ＶＣＮＴにより発振周波数を変化させることができる。このように、自己発振型電圧制御発振回路１０１１と自己発振型電圧制御バッファ回路４０１は、電圧制御信号ＶＣＮＴに基づいて自己発振する点で共通する。さらに、両回路のトランジスタのサイズやインダクタのインダクタンス等を同一とすることによって、電圧制御信号ＶＣＮＴを入力すれば同一の周期を持った差動クロックの出力が可能になる。
【００４８】
出力バッファ回路４０２は、Ｎチャンネル型ＭＯＳトランジスタＮＭ１１及びＮＭ１２と、Ｐチャンネル型ＭＯＳトランジスタＰＭ０７及びＰＭ０８から構成されている。出力バッファ回路４０２と出力バッファ回路１０１２は同一の構成のため説明を省略する。
【００４９】
次に、図３に示すクロック供給回路１の動作について説明する。図３に示すＰＬＬ回路１０の分周器１０２の分周率をＮ、ＰＬＬ回路１０に入力する単相クロックＬＣＬＫ（リファレンスクロック）の周波数をＦｒとする。すると、ＰＬＬ回路１０内部の自己発振型電圧制御発振器１０１はＦｒ×Ｎの周波数で発振する。
【００５０】
また、自己発振型バッファ４０乃至４３は自己発振型電圧制御発振器１０１のレプリカ回路であって、自己発振型電圧制御発振器１０１と自己発振型バッファ４０乃至４３に入力している電圧制御信号ＶＣＮＴは共通しているため、自己発振型電圧制御発振器１０１と自己発振型バッファ４０乃至４３の固有周波数は一致する。従って、自己発振型バッファ４０乃至４３もＦｒ×Ｎの周波数を持った差動クロックＨＣＬＫＰ及びＨＣＬＫＮが出力できる。自己発振型バッファ４０乃至４３が出力する差動クロックＨＣＬＫＰ及びＨＣＬＫＮは、差動クロックＬＣＬＫＰ及びＬＣＬＫＮに同期して出力される。
【００５１】
なお、本実施形態では、４個の内部回路に高速なクロックを供給する場合を説明したが、これに限定する趣旨ではない。高速なクロックの供給が必要な内部回路に合わせて、自己発振型バッファを用意することで任意の個数の内部回路に容易に対応可能である。
【００５２】
以上のように、ＰＬＬ回路１０の自己発振型電圧制御発振器１０１のレプリカ回路である自己発振型バッファ４０乃至４３を用いることで高速なクロックの伝送を低消費電力で可能にする。自己発振型バッファ４０乃至４３を内部回路２乃至５の近傍に配置することによって、半導体集積回路内の高速なクロックの配線は短くなる。そのため、半導体集積回路内のクロック配線における高速なクロックを伝達する必要がある配線の比率は低下する。従って、高速なクロックを長距離配線する場合には多数のクロックバッファが必要であったが、これらのバッファが不要となる。
【００５３】
一方、高速なクロックを伝達する配線が短くなったことに対応して、低速なクロックを伝達する配線は長くなるが、低速なクロックを伝達するため高消費電力のクロックバッファは不要である。さらに、低速なクロックを伝送するため、クロックバッファ間の距離を長くすることができる（クロックバッファが削減できる）。これらの結果、クロック供給回路１を使用することで、高速なクロックを低消費電力で内部回路に供給することでできる。
【００５４】
［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。図６は、本実施形態に係るクロック供給回路１ａを含む半導体集積回路の一例を示す図である。図６において図３と同一構成要素には、同一の符号を表し、その説明を省略する。
【００５５】
クロック供給回路１とクロック供給回路１ａとの相違点は、差動クロックバッファ３０乃至３３と自己発振型バッファ４０乃至４１との接続である。
【００５６】
クロック供給回路１においては、シングル差動変換バッファ２０が出力する差動クロックＬＣＬＫＰ及びＬＣＬＫＮに対して差動クロックバッファ３０乃至３３を直列に接続している。クロック供給回路１ａにおいては、差動クロックＬＣＬＫＰ及びＬＣＬＫＮに対して差動クロックバッファ３０乃至３３を並列に接続している。
【００５７】
クロック供給回路１のような接続では、内部回路２乃至５に供給する差動クロックＨＣＬＫＰ及びＨＣＬＫＮのタイミングは差動クロックバッファ３０乃至３３によりずれてしまう。しかし、クロック供給回路１ａにおいては、内部回路２乃至５に供給する差動クロックＨＣＬＫＰ及びＨＣＬＫＮのタイミングを一致させることができる。
【００５８】
なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。例えば、Ｎチャンネル型ＭＯＳトランジスタとＰチャンネル型ＭＯＳトランジスタを入れ替えても、電源等の接続を適宜変更すれば対応可能である。即ち、Ｎチャンネル型ＭＯＳトランジスタを第１導電型トランジスタ、Ｐチャンネル型ＭＯＳトランジスタを第２導電型トランジスタと捉えることができる。
【符号の説明】
【００５９】
１、１ａ クロック供給回路
２〜５、５０〜５３ 内部回路
１０ ＰＬＬ回路
２０ シングル差動変換バッファ
３０〜３３ 差動クロックバッファ
４０〜４３ 自己発振型バッファ
６０ クロック供給源
１０１ 自己発振型電圧制御発振器
１０２ 分周器
１０３ 周波数比較器
１０４ 低域濾波器
４０１ 自己発振型電圧制御バッファ回路
４０２、１０１２ 出力バッファ回路
１０１１ 自己発振型電圧制御発振回路
ＣＢ０１〜ＣＢ０６ クロックバッファ
Ｌ０１、Ｌ０２ インダクタ
ＮＭ０１〜ＮＭ１２ Ｎチャンネル型ＭＯＳトランジスタ
ＰＭ０１〜ＰＭ０８ Ｐチャンネル型ＭＯＳトランジスタ
Ｒ０１、Ｒ０２ 抵抗
【特許請求の範囲】
【請求項１】
電圧制御発振器を含むＰＬＬ回路と、
前記電圧制御発振器の発振周波数を制御する発振制御電圧に基づいて、前記電圧制御発振器の発振周波数と略同一の周波数を持つクロックを、前記ＰＬＬ回路のリファレンスクロックに同期させて出力する自己発振型バッファ回路と、
を備えることを特徴とするクロック供給回路。
【請求項２】
前記自己発振型バッファ回路を複数含み、前記自己発振型バッファ回路はそれぞれ前記発振制御電圧に基づいてクロックを出力する請求項１のクロック供給回路。
【請求項３】
さらに、前記リファレンスクロックを受け付け、受け付けた前記リファレンスクロックをバッファし、前記自己発振型バッファ回路に出力するクロックバッファ回路を含む請求項１又は２のクロック供給回路。
【請求項４】
前記クロックバッファ回路を複数含み、前記複数のクロックバッファ回路と前記自己発振型バッファ回路がそれぞれ対応して接続されている請求項３のクロック供給回路。
【請求項５】
前記複数のクロックバッファ回路は、前記リファレンスクロックに対して並列に接続されている請求項４のクロック供給回路。
【請求項６】
さらに、前記リファレンスクロックを差動クロックに変換するシングル差動変換バッファを含み、前記自己発振型バッファ回路は差動クロックを出力する請求項１乃至５のいずれか一に記載のクロック供給回路。
【請求項７】
前記自己発振型バッファ回路が出力するクロックの周波数は、前記リファレンスクロックの周波数よりも高い請求項１又は６のいずれか一に記載のクロック供給回路。
【請求項８】
前記ＰＬＬ回路に含まれる低域濾波器の出力電圧を前記発振制御電圧とする請求項１乃至７のいずれか一に記載のクロック供給回路。
【請求項９】
前記自己発振型バッファ回路は前記電圧制御発振器のレプリカ回路である請求項１乃至８のいずれか一に記載のクロック供給回路。
【請求項１０】
請求項１乃至９のいずれか一に記載のクロック供給回路を備えることを特徴とする半導体集積回路。
【請求項１１】
さらに、前記自己発振型バッファ回路が出力するクロックによって動作する内部回路を含み、前記自己発振型バッファ回路と前記内部回路は、バッファを介さずに接続されている請求項１０の半導体集積回路。
【請求項１】
電圧制御発振器を含むＰＬＬ回路と、
前記電圧制御発振器の発振周波数を制御する発振制御電圧に基づいて、前記電圧制御発振器の発振周波数と略同一の周波数を持つクロックを、前記ＰＬＬ回路のリファレンスクロックに同期させて出力する自己発振型バッファ回路と、
を備えることを特徴とするクロック供給回路。
【請求項２】
前記自己発振型バッファ回路を複数含み、前記自己発振型バッファ回路はそれぞれ前記発振制御電圧に基づいてクロックを出力する請求項１のクロック供給回路。
【請求項３】
さらに、前記リファレンスクロックを受け付け、受け付けた前記リファレンスクロックをバッファし、前記自己発振型バッファ回路に出力するクロックバッファ回路を含む請求項１又は２のクロック供給回路。
【請求項４】
前記クロックバッファ回路を複数含み、前記複数のクロックバッファ回路と前記自己発振型バッファ回路がそれぞれ対応して接続されている請求項３のクロック供給回路。
【請求項５】
前記複数のクロックバッファ回路は、前記リファレンスクロックに対して並列に接続されている請求項４のクロック供給回路。
【請求項６】
さらに、前記リファレンスクロックを差動クロックに変換するシングル差動変換バッファを含み、前記自己発振型バッファ回路は差動クロックを出力する請求項１乃至５のいずれか一に記載のクロック供給回路。
【請求項７】
前記自己発振型バッファ回路が出力するクロックの周波数は、前記リファレンスクロックの周波数よりも高い請求項１又は６のいずれか一に記載のクロック供給回路。
【請求項８】
前記ＰＬＬ回路に含まれる低域濾波器の出力電圧を前記発振制御電圧とする請求項１乃至７のいずれか一に記載のクロック供給回路。
【請求項９】
前記自己発振型バッファ回路は前記電圧制御発振器のレプリカ回路である請求項１乃至８のいずれか一に記載のクロック供給回路。
【請求項１０】
請求項１乃至９のいずれか一に記載のクロック供給回路を備えることを特徴とする半導体集積回路。
【請求項１１】
さらに、前記自己発振型バッファ回路が出力するクロックによって動作する内部回路を含み、前記自己発振型バッファ回路と前記内部回路は、バッファを介さずに接続されている請求項１０の半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−２３０５５９（Ｐ２０１２−２３０５５９Ａ）
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願番号】特願２０１１−９８５９２（Ｐ２０１１−９８５９２）
【出願日】平成２３年４月２６日（２０１１．４．２６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願日】平成２３年４月２６日（２０１１．４．２６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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