ＰＬＬ制御装置及びＰＬＬ制御方法
【課題】親機、複数台の中継機、複数台の子機を備えた大規模なシステムで符号長が比較的長い同期信号を用いても、安定したＰＬＬの引き込みを実現可能とする。
【解決手段】このＰＬＬ制御装置では、ＴＩＭ抽出回路１０１は入力信号からタイミング成分を抽出し、ＶＣＸＯは供給される制御信号に基づき基準信号の位相及び／又は発振周波数を制御する。０次ＰＬＬ回路１０２はタイミング成分の位相差に基づき基準信号の発振周波数範囲を設定するための制御信号を出力し、１次ＰＬＬ回路１０３はタイミング成分の位相差に基づき基準信号の位相を制御するための制御信号を出力する。制御セレクタ１０５は、０次ＰＬＬ回路１０２又は１次ＰＬＬ回路１０３からの制御信号を順次切り替えてＶＣＸＯに供給する。
【解決手段】このＰＬＬ制御装置では、ＴＩＭ抽出回路１０１は入力信号からタイミング成分を抽出し、ＶＣＸＯは供給される制御信号に基づき基準信号の位相及び／又は発振周波数を制御する。０次ＰＬＬ回路１０２はタイミング成分の位相差に基づき基準信号の発振周波数範囲を設定するための制御信号を出力し、１次ＰＬＬ回路１０３はタイミング成分の位相差に基づき基準信号の位相を制御するための制御信号を出力する。制御セレクタ１０５は、０次ＰＬＬ回路１０２又は１次ＰＬＬ回路１０３からの制御信号を順次切り替えてＶＣＸＯに供給する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、データ通信用モデムのような伝送装置などにおけるＰＬＬ（Phase Locked Loop）制御装置及びＰＬＬ制御方法に関し、特に、電力線を介してデータ通信を行う電力線通信（ＰＬＣ：Power Line Communication）システムに用いて最適なＰＬＬ制御装置及びＰＬＬ制御方法に関する。
【背景技術】
【０００２】
パチンコ店等の遊技店（ホール）では当然遊技者ごとにパチンコ遊技機等の遊技機が設けられ、学校では児童、生徒又は学生及び教職員ごとにパーソナルコンピュータ（パソコン）が設けられていることが多い。さらに、最近の病院には、医師や看護婦ごとにパソコンが設けられているだけでなく、病棟のベッドごとにデータ端末が設けられているものがある。
【０００３】
遊技機、パソコン、データ端末等（以下総称するときは、「端末」という。）とサーバや管理装置等は、通常、専用の通信ケーブルを介して接続されるが、既存の施設に通信ケーブルを敷設するのでは、経費も時間もかかってしまう。そこで、最近では、施設に当初より設置され、端末に電力を供給する電力線を介してデータ通信を行うＰＬＣシステムが以下に示すように提案されている。
【０００４】
すなわち、従来、電力線ネットワークを介してデータをポイント・ツー・マルチポイントディジタル伝送する多重アクセス及び多重伝送方法がある。この方法では、アップストリームチャンネル及びダウンストリームチャンネルにより、電力線ネットワーク上で双方向通信する複数のユーザ装置と１つのヘッドエンド装置とが設けられている。アップストリームチャンネルでは、データは複数のユーザ装置からヘッドエンド装置に伝送され、ダウンストリームチャンネルでは、データはヘッドエンド装置から複数のユーザ装置に伝送される。
【０００５】
各ユーザ装置及び各ヘッドエンド装置は、複数のユーザ装置が送信可能なデータ量を最大化し、かつ、複数のユーザ装置における遅延時間を最小化するための媒体アクセスコントローラ（ＭＡＣ）を含んでいる。電力線ネットワークは、周波数分割多重及び時分割多重の少なくとも一方によりアップストリームチャンネル及びダウンストリームチャンネルに分割される。
【０００６】
また、この方法では、ＯＦＤＭＡ（直交周波数分割多重アクセス）、ＴＤＭＡ（時分割多重アクセス）及びＣＤＭＡ（符号分割多重アクセス）のうちの少なくとも１つのアクセス方法を用いて、アップストリームチャンネルにおける複数のユーザ装置による同時アクセスが可能である。
【０００７】
さらに、この方法では、搬送波ごとのビット数増大又はＳ／Ｎ向上により、ＯＦＤＭシステムにおける各搬送波の伝送容量を増大させ、アップストリームチャンネル及びダウンストリームチャンネルの両方において伝送容量を最大化するように、各搬送波を、その時点で送信するデータを有する１つ又は複数のユーザ装置に対して動的に割り当てる基準をサポートしている。
【０００８】
また、この方法では、データのタイプと送信を要求するユーザ装置とに依存してサービス品質（ＱｏＳ）を調整することをサポートしている。サービス品質は、異なる瞬間における周波数応答と、複数のユーザ装置及びヘッドエンド装置の間の異なる距離とに従って適応化可能である。
【０００９】
さらに、この方法では、システムの全帯域幅にわたって、複数のユーザ装置及びヘッドエンド装置によって観測されるＳ／Ｎを常に計算しかつモニタリングすることにより、個々の通信要求の間で、利用可能な帯域幅をヘッドエンド装置により動的に割り当てることをサポートしている。これにより、ＯＦＤＭシステムにおけるすべての搬送波は、各瞬間における各ユーザ装置の送信の必要性と、当該ユーザ装置に対して確立されたサービス品質（ＱｏＳ）パラメータと、システムの全容量を最大化する基準と、送信遅延時間を最小化する基準とに従って分配される。
【００１０】
分配される伝送リソースは、ＯＦＤＭＡが使用される場合には１つのシンボルに係る複数の搬送波において、ＴＤＭＡが使用される場合には時間的にシンボル間において、ＣＤＭＡが使用される場合には複数の符号において、複数のユーザ装置間で再分配され、常に変化する電力線の品質パラメータを常にモニタリングすることにより再分配を最適化している（例えば、特許文献１参照。）。以下、この技術を第１の従来例と呼ぶ。
【００１１】
ところで、複数のユーザ装置とヘッドエンド装置との間で電力線ネットワーク上でデータ通信するには、送信側と受信側とで同期をとる必要がある。そのためには、ＰＬＬ制御装置が必要不可欠であるが、従来、以下に示すものがあった。すなわち、このＰＬＬ制御装置は、タイミング抽出部と、１次ＰＬＬと、２次ＰＬＬと、切換器とを有している。また、２次ＰＬＬは、１次ＰＬＬの制御信号から周波数情報を抽出する周波数情報抽出部を備えている。
【００１２】
タイミング抽出部は、受信信号からタイミング成分を抽出する。１次ＰＬＬ及び２次ＰＬＬは、それぞれタイミング抽出部によって抽出されたタイミング位相に追従する。切換器は、受信信号を受信してから所定時間経過した後に、１次ＰＬＬから２次ＰＬＬに切り換える。２次ＰＬＬの第１積分器は、周波数抽出部により抽出された周波数情報に基づいて初期化される（例えば、特許文献２参照。）。以下、この技術を第２の従来例と呼ぶ。
【００１３】
【特許文献１】特表２００４−５３１９４４号公報
【特許文献２】特許第２５８８９３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ところで、前述したホール、学校、病院等の施設が大規模になるに従って、端末の台数も当然増大する。ホールでは、例えば、最大で２４００台の遊技機が設置されることがある。ホールでは、複数台の遊技機をひとまとまりとして「島」と呼び、この「島」を複数個設けることにより全体のシステムを構築しており、大規模なホールでは最大６３個の「島」が設けられていることが想定される。したがって、最大で２４００台の端末が接続されるシステムを構築するには、６３個の「島」入口それぞれに６３個の中継機を設置するとともに、各中継機に最大で２５６台の子機をそれぞれ設置する必要がある。
【００１５】
このため、６３台の中継機が同時に信号を送信した場合、信号の衝突を回避するために、６３分割で信号を多重伝送する必要がある。信号の分割手法として、周波数分割多重、時分割多重又は符号分割多重あるいはこれらの組み合わせが考えられる。信号の分割手法として、符号分割を採用した場合には、各信号、特に、同期信号を識別するための必要最小限の識別利得を確保するためには、前述した第１の従来例と比較して多少符号長を長くする必要がある。
【００１６】
従来と比較して多少長めの符号長を有する同期信号を採用した場合、その同期信号自体が有する周波数許容範囲が極端に狭くなるため、前述した第２の従来例に係るＰＬＬ制御装置では、引き込みについて何らかの対策が必要となる。今、例えば、「１，１，１，−１」という４ビットの符号を実軸で送信することを想定する。送信側と受信側との間で同期信号の周波数が一致している場合には、特に問題はない。一方、送信側と受信側との間で同期信号の周波数が異なっている場合、特に、受信側のＰＬＬ制御装置が引き込んでいない場合には、送信側と受信側との間における同期信号の周波数の差に基づいて、受信信号に位相回転が生じる。例えば、各シンボル間でそれぞれ６０度だけ受信信号の位相が回転したと仮定すると、「１，１，１，−１」という４ビットの信号を構成する各シンボルの位相は、送信側では、それぞれ０度、０度、０度及び１８０度であるため、受信側で６０度の位相回転が生じると、各シンボルの位相は、それぞれ０度、６０度、１２０度及び０度となり、実信号は、「１，０．５，−０．５，１」となり、送信側の「１，１，１，−１」とはかなり相関値が異なったものとなってしまう。この結果、受信側で符号が正しく認識できない状況となる。
【００１７】
このように、符号には符号長に依存した周波数許容範囲があり、ＰＬＬ制御装置における安定した引き込みを実現するためには、この周波数許容範囲が重要となる。以下、その理由について説明する。前述した第２の従来例に係るＰＬＬ制御装置は、時間軸で１次ＰＬＬと２次ＰＬＬとに切り替えて引き込み制御を実現していた。例えば、符号長が約１６０μｓの比較的短い同期信号が有する周波数許容範囲は、幅で約２００ｐｐｍであるので、送信側と受信側との間で発振周波数の偏差が±５０ｐｐｍである発振器を使用した場合でも、受信偏差は最大で±１００ｐｐｍとなる。このため、前述した第２の従来例において、受信側では、前述した送信側と受信側との間における発振周波数偏差±５０ｐｐｍを吸収するため、±１００ｐｐｍで１次ＰＬＬを動作させることにより引き込みを実現しており、安定した同期信号検出を行うことができる。
【００１８】
これに対し、例えば、符号長が約２００μｓの比較的長い同期信号が有する周波数許容範囲は、幅で約１５０ｐｐｍに減少するため、前述した第２の従来例において、受信側で±１００ｐｐｍで１次ＰＬＬを動作させた場合、５０ｐｐｍの不足が生じる。この結果、同期信号が１次ＰＬＬの制御時に安定して生成されず、結果としてＰＬＬ制御装置の安定的な引き込みが実現できないことが考えられる。
【００１９】
本発明は、前述した事情に鑑みてなされたものであり、前述のような問題を解決することを課題の一例とするものであり、これらの課題を解決することができるＰＬＬ制御装置及びＰＬＬ制御方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
前述した課題を解決するために、請求項１記載の発明に係るＰＬＬ制御装置は、入力信号からタイミング成分を抽出するタイミング抽出回路と、供給される制御信号に基づいて基準信号の位相及び／又は発振周波数を制御する可変発振器と、前記抽出されたタイミング成分の位相差に基づいて前記基準信号の発振周波数範囲を設定するための前記制御信号を出力する０次ＰＬＬ回路と、前記抽出されたタイミング成分の前記位相差に基づいて前記基準信号の位相を制御するための前記制御信号を出力する１次ＰＬＬ回路と、前記０次ＰＬＬ回路又は前記１次ＰＬＬ回路から供給される前記制御信号を順次切り替えて前記可変発振器に供給する切替手段とを備えていることを特徴としている。
【００２１】
また、請求項２に記載の発明は、請求項１に記載のＰＬＬ制御装置に係り、前記抽出されたタイミング成分の前記位相差に基づいて前記基準信号の前記位相及び前記発振周波数を制御するための前記制御信号を出力する２次ＰＬＬ回路を備え、前記切替手段は、前記０次ＰＬＬ回路、前記１次ＰＬＬ回路又は２次ＰＬＬ回路から供給される前記制御信号を順次切り替えて前記可変発振器に供給することを特徴としている。
【００２２】
また、請求項３に記載の発明は、請求項１又は２に記載のＰＬＬ制御装置に係り、前記０次ＰＬＬ回路は、前記抽出されたタイミング成分の位相差の極性を判定し、前記入力信号の周波数が前記基準信号の周波数より進んでいるか否かを判断する複素共役極性判定回路と、前記複素共役極性判定回路の出力信号を積分する積分回路と、前記積分回路の積分結果の極性を判断することにより、周波数領域判定を行う判定回路と、前記判定回路から供給される周波数領域情報に基づいて、複数種類の自走周波数の設定値を出力する０次ＰＬＬ制御回路とを備えていることを特徴としている。
【００２３】
また、請求項４に記載の発明は、請求項３に記載のＰＬＬ制御装置に係り、前記複素共役極性判定回路は、前記抽出されたタイミング成分の相対位相差を計算し、計算した相対位相差の極性を判定し、前記判定の結果に基づいて前記入力信号の周波数が前記基準信号の周波数より進んでいるか否かを判断することを特徴としている。
【００２４】
また、請求項５に記載の発明は、請求項２乃至４のいずれかに記載のＰＬＬ制御装置に係り、前記１次ＰＬＬ回路は、前記抽出されたタイミング成分の位相差の極性を判定し、前記抽出されたタイミング成分の位相が進んでいるか否かを判断するイマジナリ極性判定回路と、前記判定回路から供給される周波数領域情報に基づいて前記基準信号の中心周波数を設定するとともに、前記イマジナリ極性判定回路から供給されるイマジナリ成分の極性に基づいて複数の１次系ＰＬＬ制御情報を獲得する１次ＰＬＬ制御回路とを備えていることを特徴としている。
【００２５】
また、請求項６に記載の発明は、請求項２乃至５のいずれかに記載のＰＬＬ制御装置に係り、前記２次ＰＬＬ回路は、前記抽出されたタイミング成分に基づいて制御係数及び位相制御係数を生成する制御係数発生回路と、前記制御係数発生回路から供給される前記制御係数を積分する第１積分回路と、前記制御係数発生回路から供給される前記位相制御係数を積分する第２積分回路とを備えていることを特徴としている。
【００２６】
また、請求項７に記載の発明は、請求項６に記載のＰＬＬ制御装置に係り、前記切替手段から前記可変発振器に供給される前記制御信号から周波数情報を抽出する周波数情報抽出回路を備え、前記第１積分回路は前記周波数情報に基づいて初期化されることを特徴としている。
【００２７】
また、請求項８に記載の発明に係るＰＬＬ制御方法は、入力信号から抽出したタイミング成分の位相差に基づいて基準信号の発振周波数範囲を設定するための前記制御信号を出力する０次ＰＬＬ制御過程と、前記タイミング成分の前記位相差に基づいて前記基準信号の位相を制御するための前記制御信号を出力する１次ＰＬＬ制御過程とを有し、前記０次ＰＬＬ制御過程又は前記１次ＰＬＬ制御過程で生成される前記制御信号を順次切り替えて可変発振器に供給して前記基準信号の位相及び／又は発振周波数を制御することを特徴としている。
【００２８】
また、請求項９に記載の発明は、請求項８に記載のＰＬＬ制御方法に係り、前記タイミング成分の前記位相差に基づいて前記基準信号の前記位相及び前記発振周波数を制御するための前記制御信号を出力する２次ＰＬＬ制御過程を有し、前記０次ＰＬＬ制御過程、前記１次ＰＬＬ制御過程又は前記２次ＰＬＬ制御過程で生成される前記制御信号を順次切り替えて可変発振器に供給して前記基準信号の位相及び／又は発振周波数を制御することを特徴としている。
【００２９】
また、請求項１０に記載の発明は、請求項８又は９に記載のＰＬＬ制御方法に係り、前記０次ＰＬＬ制御過程は、前記タイミング成分の位相差の極性を判定し、前記入力信号の周波数が前記基準信号の周波数より進んでいるか否かを判断する複素共役極性判定過程と、前記複素共役極性判定過程の判断結果である信号を積分する積分過程と、前記積分過程の積分結果の極性を判断することにより、周波数領域判定を行う判定過程と、前記判定過程の結果である周波数領域情報に基づいて、複数種類の自走周波数の設定値を出力する０次ＰＬＬ制御過程とを有していることを特徴としている。
【００３０】
また、請求項１１に記載の発明は、請求項１０に記載のＰＬＬ制御方法に係り、前記複素共役極性判定過程では、前記タイミング成分の相対位相差を計算し、計算した相対位相差の極性を判定し、前記判定の結果に基づいて前記入力信号の周波数が前記基準信号の周波数より進んでいるか否かを判断することを特徴としている。
【００３１】
また、請求項１２に記載の発明は、請求項９乃至１１のいずれかに記載のＰＬＬ制御方法に係り、前記１次ＰＬＬ制御過程は、前記タイミング成分の位相差の極性を判定し、前記タイミング成分の位相が進んでいるか否かを判断するイマジナリ極性判定過程と、前記判定過程の結果である周波数領域情報に基づいて前記基準信号の中心周波数を設定するとともに、前記イマジナリ極性判定過程の結果であるイマジナリ成分の極性に基づいて複数の１次系ＰＬＬ制御情報を獲得する１次ＰＬＬ制御過程とを有していることを特徴としている。
【００３２】
また、請求項１３に記載の発明は、請求項９乃至１２のいずれかに記載のＰＬＬ制御方法に係り、前記２次ＰＬＬ制御過程は、前記タイミング成分に基づいて制御係数及び位相制御係数を生成する制御係数発生過程と、前記制御係数を積分する第１積分過程と、前記位相制御係数を積分する第２積分過程とを有していることを特徴としている。
【００３３】
また、請求項１４に記載の発明は、請求項１３に記載のＰＬＬ制御方法に係り、前記可変発振器に供給される前記制御信号から周波数情報を抽出する周波数情報抽出過程を有し、前記第１積分過程では前記周波数情報に基づいて初期化されることを特徴としている。
【発明の効果】
【００３４】
本発明によれば、親機と、複数台の中継機と、各中継機に属する複数台の子機を備えた大規模なシステムにおいて、符号長が比較的長い同期信号を用いた場合でも、安定したＰＬＬの引き込みを実現することができる。
【発明を実施するための最良の形態】
【００３５】
以下、図面を参照して本発明を実施するための最良の形態について説明する。
図１は、本発明の実施の形態に係るＰＬＬ制御装置を適用したＰＬＣシステムの概略構成を示すブロック図である。本実施の形態に係るＰＬＣシステムは、最大で２４００台の遊技機（端末）１が設置されるホールに適用されるものである。各端末１には、それぞれＰＬＣモデム６１（図３参照）を有する子機２がそれぞれ接続されている。各端末１は、最大で６４台がひとまとまりとなって島３を構成しており、各島３には、ＰＬＣモデム（図示略）を有する１台の中継機４が設けられている。島３は最大で６３個設けられるため、中継機４は、最大で６３台が必要となる。
【００３６】
各中継機４は、ＡＣ１００Ｖの電力を供給するための電源ケーブル５を介して例えば、３２分岐回路６及び分岐アダプタ（分岐ＡＤＰ）７に接続されている。３２分岐回路６は、後述するフロア入口分電盤３１から供給されるＡＣ１００Ｖ単相２線又はＡＣ１００Ｖ単相３線の電圧を最大で３２分岐して、電源ケーブル５及び８を介して、それぞれ中継機４、分岐ＡＤＰ７及び変圧器９に供給する。分岐ＡＤＰ７は、中継機４から電源ケーブル５を介して供給される信号を分岐して通信線１０を介して各子機２に供給するとともに、各子機２から通信線１０を介して供給される信号をまとめて電源ケーブル５を介して中継機４に供給する。変圧器９は、ＡＣ１００Ｖの電圧をＡＣ２４Ｖに変換して、電源ケーブル１１を介して各端末１に供給する。
【００３７】
一方、当該ホールが入っている建物の、例えば、屋上には、受電設備（図示略）が設けられている。この受電設備には、受電設備内分電盤２１が設けられている。受電設備内分電盤２１は、変圧器２２と例えば、６分岐回路２３とを有している。変圧器２２は、外部から供給されるＡＣ６．６ｋＶの電圧をＡＣ１００Ｖの電圧に変換して電源ケーブル２４を介して６分岐回路２３に供給する。６分岐回路２３は、変圧器２２から供給されるＡＣ１００Ｖの電圧を最大で６分岐して、電源ケーブル２５を介してフロア入口分電盤３１に供給する。
【００３８】
フロア入口分電盤３１は、１個の例えば、３２分岐回路３２と、複数個の例えば、３２分岐回路３３と、親機３４１及び３４２と、分岐アダプタ（分岐ＡＤＰ）３５とを有している。１個の３２分岐回路３２と、複数個の３２分岐回路３３とは、それぞれ独立した電源ケーブル２５を介して前述した６分岐回路２３からＡＣ１００Ｖの電力が供給されている。３２分岐回路３２は、電源ケーブル２６を介して親機３４１にＡＣ１００Ｖの電力を供給している。この電源ケーブル２６は、電源ケーブル４２と接続されている。電源ケーブル４２は、ホール内監視室４１の壁コンセント４３と接続されている。
【００３９】
親機３４１は、ＰＬＣモデム（図示略）を有しており、ホール内監視室４１から電源ケーブル４２及び２６を介して供給される信号及び親機３４２から信号線３７１を介して供給される信号に基づいて、各種信号処理を行う。一方、親機３４２もＰＬＣモデム（図示略）を有しており、親機３４１から信号線３７１を介して供給される信号及び分岐ＡＤＰ３５から通信線３７２を介して供給される信号に基づいて、各種信号処理を行う。また、親機３４２は、生成した信号を通信線３７２を介して分岐ＡＤＰ３５に供給する。分岐ＡＤＰ３５は、親機３４２から通信線３７２を介して供給される信号を分岐して電源ケーブル３８を介して各３２分岐回路３３に供給するとともに、各３２分岐回路３３から電源ケーブル３８を介して供給される信号をまとめて通信線３７２を介して親機３４２に供給する。
【００４０】
ホール内監視室４１には、サーバ４４と、ホール内ＬＡＮ４５と、子機４６とが概略設置されている。子機４６は、ＰＬＣモデム６１（図３参照）を有しており、電源ケーブル４７及び差し込みプラグ４８を介して壁コンセント４３に接続されているとともに、通信線４９を介してホール内ＬＡＮ４５に接続されている。サーバ４４は、通信線５０を介してホール内ＬＡＮ４５と接続されている。ホール内ＬＡＮ４５は、通信線５１、ＷＡＮ５２及び通信線５３を介して、リモート監視センタ内に設置されたセンタ内サーバ５４に接続されている。
【００４１】
本発明は、前述したような、親機と、複数台の中継機と、各中継機に属する複数台の子機を備えた大規模なシステムにおいて、符号長が比較的長い同期信号を用いた場合でも、安定したＰＬＬの引き込みを実現することを目的としている。
【００４２】
図２は、本実施の形態に係るＰＬＣシステムで送受信されるマスタフレームの構成の一例を示す図である。マスタフレームは、図２に示すように、同期信号としてのビーコン信号ＢＣ１及びＢＣ２の送受信に用いられる同期信号エリアと、データの送受信に用いられるデータエリア等とから構成されている。
【００４３】
ビーコン信号ＢＣ１は、親機３４１と子機４６との間及び親機３４２と中継機４との間で同期をとるための同期信号である。一方、ビーコン信号ＢＣ２は、中継機４と当該中継機４に属する複数台の子機２との間で同期をとるための同期信号である。図２から分かるように、ビーコン信号ＢＣ２は、符号４分割として、４個の異なる、ビーコン信号ＢＣ２Ａ、ビーコン信号ＢＣ２Ｂ、ビーコン信号ＢＣ２Ｃ及びビーコン信号ＢＣ２Ｄが送受信されるとともに、周波数１６分割として、ビーコン信号ＢＣ２Ａ、ＢＣ２Ｂ、ＢＣ２Ｃ及びＢＣ２Ｄごとに、１６種類のビーコン信号ＢＣ２Ａ＃０１〜ＢＣ２Ａ＃１６、ＢＣ２Ｂ＃０１〜ＢＣ２Ｂ＃１６、ＢＣ２Ｃ＃０１〜ＢＣ２Ｃ＃１６及びＢＣ２Ｄ＃０１〜ＢＣ２Ｄ＃１６が送受信される。ビーコン信号ＢＣ１及びＢＣ２の符号長は、比較的長い約２０８μｓである。
【００４４】
ＰＬＬ制御装置は、一般に、制御の観点から、位相という１個のパラメータを制御する「１次系」ＰＬＬと、位相及び周波数という２個のパラメータを制御する「２次系」ＰＬＬとに分けられる。本実施の形態では、１個のパラメータも制御しない、言い換えれば、０個のパラメータを制御する「０次系」ＰＬＬを導入する。
【００４５】
０次系ＰＬＬは、０個のパラメータを制御するが、基本的に自局の設定周波数で基準信号が自走することにより、この基準信号と受信信号との位相関係、すなわち、受信信号の位相が基準信号の位相より進んでいるか否か、受信信号の周波数が基準信号の周波数より進んでいる（増加している）か否かを検出することはできる。
【００４６】
そこで、複素共役回路を設け、受信信号から抽出されたタイミング成分（位相ベクトル）の複素共役をとって位相差分を計算し、計算結果の極性に基づいて、受信信号の周波数が基準信号の周波数より進んでいるか否かを判断する。前述した複素共役回路による処理を複数の設定周波数について順次実行することにより、受信信号の周波数が概略どの周波数範囲に入っているのかを判断することができ、ＰＬＬの制御範囲、具体的には１次系ＰＬＬの制御範囲を絞り込むことが可能となる。
【００４７】
この後、１次系ＰＬＬ、２次系ＰＬＬと順次切り替えてそれぞれの周波数許容範囲内でＰＬＬ制御を行うことにより、符号長が比較的長い同期信号であるビーコン信号ＢＣ１及びＢＣ２（符号長；約２０８μｓ）を用いた場合でも、安定したＰＬＬ引き込みを実現することができる。
【００４８】
図３は、子機２を構成するＰＬＣモデム６１の構成を示すブロック図である。ＰＬＣモデム６１は、ディジタル部６２と、アナログ部６３と、電源部６４と、送信ドライバ回路（ＤＶ）６５と、トランス６６と、コモンモードチョーク（ＣＭＣ）６７と、接続部６８とから構成されている。
【００４９】
ディジタル部６２は、ＰＬＣメディアアクセス（ＰＬＣ−ＭＡＣ）制御部７１と、多重化処理部７２と、多重分離処理部７３とから概略構成されている。ＰＬＣ−ＭＡＣ制御部７１は、接続部６８を介して外部と送受信データの授受を行うとともに、ＣＰＵ等からなるコントローラ８５からの指示に基づいて、時分割処理等を行い、コントローラ８５からの制御データの転送やユーザデータのタイムスロット管理を実施する。多重化処理部７２は、送信データを多重化して送信する。多重分離処理部７３は、受信信号を分離して受信データとする。
【００５０】
多重化処理部７２は、スクランブラ（ＳＣＲ）・和分回路７４と、信号点発生部７５と、逆高速フーリエ変換部（ＩＦＦＴ）７６と、変調部（ＭＯＤ）７７と、Ｄ／Ａ変換器７８とから構成されている。スクランブラ（ＳＣＲ）・和分回路７４は、ＰＬＣ−ＭＡＣ制御部７１からの送信データをランダム化し、送信スペクトルの安定化又は漏洩電界の安定化を実現するとともに、回線変動に耐えるべく位相和分を行う。
【００５１】
信号点発生部７５は、複数チャネルの送信信号点を発生するとともに、必要に応じて、ノッチの生成やスペクトル拡散等を行う。また、信号点発生部７５は、同期信号であるビーコン信号ＢＣ１及びＢＣ２を発生する。
【００５２】
ＩＦＦＴ７６は、信号点発生部７５から供給される複数チャネルの送信信号点である周波数軸上のデータを、時間軸上のデータに変換する。ＭＯＤ７７は、ＩＦＦＴ７６から供給される時間軸上のデータを波形整形した後、変調する。ＩＦＦＴ７６及びＭＯＤ７７は、信号点を時間軸上はナイキスト時間間隔で、かつ、周波数軸上はナイキスト周波数間隔で多重化するように構成されている。Ｄ／Ａ変換器７８は、ＭＯＤ７７からの変調信号をアナログ信号に変換する。
【００５３】
多重分離処理部７３は、Ａ／Ｄ変換器７９と、復調部（ＤＥＭ）８０と、高速フーリエ変換部（ＦＦＴ）８１と、タイミング同期部（ＴＩＭ抽出＆ＰＬＬ）８２と、信号点判定部８３と、差分・デスクランブル（ＤＳＣＲ）回路８４とから構成されている。Ａ／Ｄ変換器７９は、アナログ部６３からの受信信号を１４ビットのディジタル信号に変換する。ＤＥＭ８０は、Ａ／Ｄ変換器７９からのディジタル信号に変換された受信信号を復調してベースバンド信号とした後、不要帯域を除去する。
【００５４】
ＦＦＴ８１は、ＤＥＭ８０からの信号の時間軸上のデータを周波数軸上のデータに変換する。信号点判定部８３は、ＦＦＴ８１からの周波数軸上のデータについて受信信号点を判定する。タイミング同期部８２は、ＦＦＴ８１からの個々の周波数軸上のデータに基づいて、同期信号であるビーコン信号ＢＣ１及びＢＣ２について処理を行い、ビーコン信号ＢＣ１及びＢＣ２を検出する。そして、タイミング同期部８２は、電圧制御型水晶発振器（ＶＣＸＯ）９４を制御して、所望の同期を確立する。
【００５５】
差分・ＤＳＣＲ回路８４は、受信信号点が判定された信号の位相差分をとった後、ランダム化されていた状態を元に戻すことにより、送信データを再生する。この送信データは、ＰＬＣ−ＭＡＣ制御部７１及び接続部６８を介して端末（図示略）へ転送される。
【００５６】
アナログ部６３は、第１ローパスフィルタ（ＬＰＦ）９１と、ハイパスフィルタ及びゲインスイッチ部（ＨＰＦ＆ＧＳＷ）９２と、第２ＬＰＦ９３と、ＶＣＸＯ９４とから構成されている。第１ＬＰＦ９１は、多重化処理部７２から供給されるアナログ信号上の不要帯域を除去する。ＨＰＦ＆ＧＳＷ９２は、ＣＭＣ６７及びトランス６６とを介して入力された受信信号より不要な低域成分を除去した後、所定レベルまで増幅する。第２ＬＰＦ９３は、ＨＰＦ＆ＧＳＷ９２からの受信信号の高域の不要帯域成分を除去する。ＶＣＸＯ９４は、タイミング同期部８２を構成する制御セレクタ１０５（図４参照）から供給されるアナログ信号（電圧）に基づいて、所定の発振周波数の基準クロックを生成してＡ／Ｄ変換器７９に供給する。
【００５７】
接続部６８は、端末１側からインターフェイス８６を介して入出力される信号について、フィルタリング処理、フラグメント処理、再送処理、暗号化処理及びスイッチング処理等を行うＰＬＣスイッチ部（ＰＬＣ−ＳＷ）８７を有している。
【００５８】
電源部６４は、例えば、ＤＣ電圧５Ｖの動作電圧を各部に供給する電源出力部９５と、スイッチング電源で構成された電源出力部９５のスイッチング雑音の漏洩を抑制する電源フィルタ９６とを有している。送信ドライバ回路６５は、第１ＬＰＦ９１から供給される信号を増幅した後、トランス６６及びＣＭＣ６７を介してＡＣ１００Ｖの屋内配電線側に送信する。
【００５９】
また、図４は、本発明の実施の形態に係るＰＬＬ制御装置を含むタイミング同期部８２の構成を示すブロック図である。タイミング同期部８２は、ＦＦＴ８１からの個々の周波数軸上のデータに基づいて、同期信号であるビーコン信号ＢＣ１及びＢＣ２について処理を行い、ビーコン信号ＢＣ１及びＢＣ２を検出する。また、タイミング同期部８２は、ＶＣＸＯ９４を制御して、所望の同期を確立する。
【００６０】
タイミング同期部８２は、タイミング成分（ＴＩＭ）抽出回路１０１と、０次ＰＬＬ回路１０２と、１次ＰＬＬ回路１０３と、２次ＰＬＬ回路１０４と、制御セレクタ１０５と、周波数抽出回路１０６と、同期制御回路１０７と、各種制御係数発生回路１０８とから構成されている。ＴＩＭ抽出回路１０１は、ＦＦＴ８１からの周波数軸上のデータよりタイミング位相信号を抽出する。
【００６１】
０次ＰＬＬ回路１０２は、位相を引き込んでいない状態において、設定周波数で自走している基準信号と受信信号との位相関係、すなわち、受信信号の位相が基準信号の位相より進んでいるか否か及び、受信信号の周波数が基準信号の周波数より進んでいる（増加している）か否かを検出する。
【００６２】
０次ＰＬＬ回路１０２は、複素共役極性判定回路１１１と、積分回路１１２と、判定回路１１３と、０次ＰＬＬ制御回路１１４とから構成されている。複素共役極性判定回路１１１は、ＴＩＭ抽出回路１０１から供給されるタイミング位相信号の位相差の極性を判定し、受信信号の周波数が基準信号の周波数より進んでいるか遅れているかを判断する。また、複素共役極性判定回路１１１は、前述したタイミング位相信号の複素共役をとる、すなわち、相対位相差を計算し、計算した相対位相差の極性を判定し、受信信号の周波数が基準信号の周波数より進んでいる（増加している）か否かを検出する。
【００６３】
積分回路１１２は、相対位相差を必要サンプル数分積分することにより、不要な雑音成分を除去する。判定回路１１３は、積分回路１１２の積分結果の極性を判断することにより、周波数領域判定を行い、得られた周波数領域情報を０次ＰＬＬ制御回路１１４及び１次ＰＬＬ制御回路１１６に供給する。０次ＰＬＬ制御回路１１４は、判定回路１１３から供給される周波数領域情報に基づいて、０ｐｐｍと、＋７１ｐｐｍと、−７１ｐｐｍとの３種類の自走周波数の設定値を出力する。
【００６４】
１次ＰＬＬ回路１０３は、イマジナリ極性判定回路１１５と、１次ＰＬＬ制御回路１１６とから構成されている。イマジナリ極性判定回路１１５は、ＴＩＭ抽出回路１０１から供給されるタイミング位相信号のイマジナリ成分の極性を判定し、入力されたタイミング位相信号の位相が進んでいるか又は遅れているかを判断し、イマジナリ成分の極性を１次ＰＬＬ制御回路１１６に供給する。
【００６５】
１次ＰＬＬ制御回路１１６は、０次系ＰＬＬ回路１０２を構成する判定回路１１３から供給される周波数領域情報に基づいて１次ＰＬＬ制御の中心周波数を設定するとともに、イマジナリ極性判定回路１１５から供給されるイマジナリ成分の極性に基づいて最終的に４つの１次系ＰＬＬ制御情報を獲得する。
【００６６】
２次ＰＬＬ回路１０４は、制御係数発生回路１１７と、第１積分回路１１８と、第２積分回路１１９とから構成されている。制御係数発生回路１１７は、ＴＩＭ抽出回路１０１から供給されるタイミング位相信号に基づいて、第１積分回路１１８を駆動する制御係数と、第２積分回路１１９を駆動する位相制御係数とを生成する。
【００６７】
第１積分回路１１８は、加算器１２１及び１２２と、タップ１２３とから構成されている。タップ１２３には、周波数抽出回路１０６で求められた周波数成分が初期値としてセットされる。加算器１２１は、制御係数発生回路１１７から供給される制御係数と、タップ１２３から供給される周波数成分とを加算して加算結果を加算器１２２及びタップ１２３に供給する。加算器１２２は、制御係数発生回路１１７から供給される制御係数と、加算器１２１から供給される加算結果とを加算して加算結果を第２積分回路１１９に供給する。
【００６８】
第２積分回路１１９は、加算器１２４と、タップ１２５と、第２積分制御回路１２６とから構成されている。加算器１２４は、第１積分回路１１８から供給される情報と、タップ１２５から供給される位相成分とを加算して加算結果を第２積分制御回路１２６に供給する。第２積分制御回路１２６は、第１積分回路１１８から供給される情報から、制限されたビット長の情報を切り出し、制御セレクタ１０５を介してＶＣＸＯ９４へ出力するとともに、出力されなかった差分値を第２積分回路１１９、具体的には、タップ１２５に戻す。
【００６９】
制御セレクタ１０５は、０次系ＰＬＬ回路１０２と、１次系ＰＬＬ回路１０３と、２次系ＰＬＬ回路１０４とを適宜切り替えて所望の引き込みを得る。また、制御セレクタ１０５は、０次ＰＬＬ制御回路１１４から供給される３種類の自走周波数の設定値を図３に示すＶＣＸＯ９４に供給する。
【００７０】
周波数抽出回路１０６は、制御セレクタ１０５から出力される各制御段階における正確な周波数情報を抽出する。また、周波数抽出回路１０６は、抽出した周波数情報を２次ＰＬＬ回路１０４を構成する第１積分回路１１８のタップ１２３にセットする。同期制御回路１０７は、例えば、シーケンサ的な役割を担っており、各部に同期系の制御係数を供給する。各種制御係数発生回路１０８は、各部に同期系以外の制御係数を供給する。
【００７１】
以下、本実施の形態について、図５〜図７を参照してさらに詳細に説明する。
図５（ａ）は、受信側の理想的な制御範囲を示している。この例では、送信側において＋１００ｐｐｍの精度で発振信号が入力され、受信側において１次系ＰＬＬ回路１０３の制御を周波数偏差±１００ｐｐｍで実施している場合であり、特に、中心周波数からのずれが−１００ｐｐｍである時の制御が問題となる。つまり、中心周波数からのずれが−１００ｐｐｍである時の制御では、周波数偏差が幅で２００ｐｐｍとなり、受信された符号の周波数許容範囲１５０ｐｐｍを越えるため、符号が消滅し、受信不能となってしまう。したがって、１次系ＰＬＬ回路１０３の制御時といえども、制御範囲は幅で１５０ｐｐｍを越えてはいけないことが分かる。
【００７２】
このため、事前に周波数許容範囲を絞り込むことが必要である。そこで、本実施の形態では、０次系ＰＬＬ回路１０２として、何もしない系、いわゆる「自走モード」を設けた。最初の自走モードでは中心周波数からのずれが０ｐｐｍであり、この場合、送信側の発振周波数が±１００ｐｐｍに振れたとしても、受信側の最大偏差は１００ｐｐｍであるため、１５０ｐｐｍの許容偏差に入っている。
【００７３】
次に、０次ＰＬＬ回路１０２において、複素共役極性判定回路１１１がタイミング位相信号の複素共役をとり、位相を引き込んでいない不定状態において、相対位相差を計算することにより、位相が進んでいるのか又は遅れているのかを判断する。次に、積分回路１１２は、相対位相差を必要サンプル数分積分することにより、不要な雑音成分を除去する。
【００７４】
この後、判定回路１１３は、積分回路１１２の積分結果の極性を判断することにより、周波数領域判定を行う。図５（ｆ）では、Ａ、Ｂ、Ｃ及びＤの４つの領域が示されているが、判定回路１１３における判定において、受信信号の周波数が進んでいるのであれば、Ａ又はＢの領域、遅れているのであれば、Ｃ又はＤの領域にいると判断することができる。以上説明した第１段階は、図６（３）に示すＳＹＮＣ０の処理である。
【００７５】
第２段階では、図６（３）に示すＳＹＮＣ１の処理に移行する。ＳＹＮＣ１の処理では、判定回路１１３による判定に基づいて、周波数がプラス側か又はマイナス側かの周波数領域判定を行うことができるため、この判断結果に基づき、プラス側であれば、自走周波数として＋７１ｐｐｍをセットし、マイナス側であれば、自走周波数を−７１ｐｐｍにセットする。このように、ＳＹＮＣ０の処理と同様の手法を用いることにより、±７１ｐｐｍより進みか又は遅れかを周波数判断する。この結果、ＳＹＮＣ１の処理完了後、図５（ｆ）に示す４つの領域のいずれに属するのかの判断をすることができる。
【００７６】
次に、ＳＹＮＣ２の処理では、制御セレクタ１０５により、ＰＬＬ回路を０次系ＰＬＬ回路１０２から１次系ＰＬＬ回路１０３に切り替える（図６（２）及び（３）参照）。１次系ＰＬＬ回路１０３の周波数の中心値を周波数判断結果Ａ、Ｂ、Ｃ又はＤの領域に従い、Ａ領域であれば、＋１０６ｐｐｍ±７１ｐｐｍ、Ｂ領域であれば、＋３５ｐｐｍ±７１ｐｐｍ、Ｃ領域であれば、−３５ｐｐｍ±７１ｐｐｍ、Ｄ領域であれば、−１０６ｐｐｍ±７１ｐｐｍとする。これにより、±１７７ｐｐｍの範囲までの追従が可能となる。
【００７７】
イマジナリ極性判定回路１１５は、ＴＩＭ抽出回路１０１から供給されるタイミング位相信号のイマジナリ成分の極性を判定し、入力されたタイミング位相信号の位相が進んでいるか又は遅れているかを判断し、イマジナリ成分の極性を１次ＰＬＬ制御回路１１６に供給する。
【００７８】
１次ＰＬＬ制御回路１１６は、０次系ＰＬＬ回路１０２を構成する判定回路１１３から供給される周波数領域情報に基づいて１次ＰＬＬ制御の中心周波数を設定するとともに、イマジナリ極性判定回路１１５から供給されるイマジナリ成分の極性に基づいて最終的に４つの１次系ＰＬＬ制御情報を獲得する。
【００７９】
送信側と受信側との周波数偏差が±５０ｐｐｍである場合、幅で２００ｐｐｍの引き込み範囲があれば、１次系ＰＬＬ回路１０３としては十分である。しかし、実際には、ＶＣＸＯ９４のループゲインのアナログ的なバラツキもあり、さらに、安定した制御範囲を確保のためのマージンも必要であるため、±１７０ｐｐｍ程度の制御範囲が必要である。また、受信符号が安定して検出できるように、最大偏差も１５０ｐｐｍ以下とする必要がある。そこで、本実施の形態では、１次系ＰＬＬ回路１０３における周波数偏差も±７１ｐｐｍに制限している。
【００８０】
１次系ＰＬＬ回路１０３では、２次系ＰＬＬ回路１０４の動作に必要な周波数情報を求める必要がある。そこで、この周波数情報は、周波数抽出回路１０６において、実際にＶＣＸＯ９４を制御するために出力した信号を時間積分することで求める。この場合、位相ずれがあった状態で積分したのでは、周波数成分以外に位相ずれ成分も積分してしまうこととなるため、これを除去する必要がある。このため、図６（３）に示すＳＹＮＣ２の処理において、１次系ＰＬＬ回路１０３の位相引き込みのみを実施している。そして、ＳＹＮＣ３の処理において、周波数抽出回路１０６は、制御セレクタ１０５から出力されるＶＣＸＯ９４への制御出力を積分することにより、正確で安定した周波数情報を抽出している。
【００８１】
ＳＹＮＣ３の処理が完了すると、正確な周波数成分が求められることになる。そこで、周波数抽出回路１０６は、抽出した周波数情報を２次ＰＬＬ回路１０４を構成する第１積分回路１１８のタップ１２３にセットして初期化する。次に、制御セレクタ１０５により、ＰＬＬ回路を１次系ＰＬＬ回路１０３から２次系ＰＬＬ回路１０４に切り替える（図６（２）及び（３）参照）。
【００８２】
図６（３）に示すＳＹＮＣ４、ＳＹＮＣ５及びＳＹＮＣ６の各処理では、タイミング同期部８２は、２次系ＰＬＬモードで動作する。すなわち、ＳＹＮＣ４、ＳＹＮＣ５及びＳＹＮＣ６の各処理の前半において、２次系ＰＬＬモードで位相の引き込みを行い、位相ずれをなくしておく。このため、図４に示す２次ＰＬＬ回路１０４を構成する第１積分回路１１８における周波数情報の更新動作は停止しておく。また、制御係数発生回路１１７は、ＴＩＭ抽出回路１０１から供給されるタイミング位相信号に基づいて、第１積分回路１１８を駆動する制御係数と、第２積分回路１１９を駆動する位相制御係数とを生成する。
【００８３】
第１積分回路１１８において、加算器１２１は、制御係数発生回路１１７から供給される制御係数と、タップ１２３から供給される周波数成分とを加算して加算結果を加算器１２２及びタップ１２３に供給する。加算器１２２は、制御係数発生回路１１７から供給される制御係数と、加算器１２１から供給される加算結果とを加算して加算結果を第２積分回路１１９に供給する。
【００８４】
第２積分回路１１９は、第１積分回路１１８から供給される情報と、制御係数発生回路１１７から供給される位相制御係数とに基づいてＰＬＬ動作することとなる。すなわち、第２積分回路１１９において、加算器１２４は、第１積分回路１１８から供給される情報と、タップ１２５から供給される周波数成分とを加算して加算結果を第２積分制御回路１２６に供給する。第２積分制御回路１２６は、第１積分回路１１８から供給される情報から、制限されたビット長の情報を切り出し、制御セレクタ１０５を介してＶＣＸＯ９４へ出力するとともに、出力されなかった差分値を第２積分回路１１９、具体的には、タップ１２５に戻す。この処理を行うことにより、高精度化を実現することができる。
【００８５】
したがって、制御係数発生回路１１７からの位相制御係数を可変とした場合、制御範囲が可変となり、ＳＹＮＣ４、ＳＹＮＣ５及びＳＹＮＣ６の３段階の処理において、周波数の絞り込みを行うことにより、順次、周波数精度を向上させていくことが可能となる。
【００８６】
図７に１次系ＰＬＬモード及び２次系ＰＬＬモードにおける引き込み段階の一例を示す。図７は、横軸に各ＳＹＮＣの処理段階、縦軸に位相量及び周波数量をそれぞれとり、ＳＹＮＣの処理段階ごとの位相量及び周波数量をそれぞれプロットしたものである。図７からは、ＳＹＮＣ段階ごとに制御係数の絞り込みが行われ、順次ジッタ精度及び周波数精度の絞り込みが行われていることが分かる。図７に示すグラフでは、±１００ｐｐｍから順次、±１０ｐｐｍ、±１ｐｐｍそして±０．１ｐｐｍと推移している、すなわち、全体として対数リニアの曲線となっており、引き込み時間の短縮には効果的であることが分かる。
【００８７】
このように、本実施の形態によれば、最大で２４００台の遊技機（端末）１がホールに設置され、親機３４２と中継機４を介して接続されるような大規模なシステムにおいて、１次系ＰＬＬ回路１０３及び２次系ＰＬＬ回路１０４以外に、０次系ＰＬＬ回路１０２を新たに設け、これらの回路を順次３段階に切り替えてＰＬＬ制御をすることにより、符号長が比較的長いビーコン信号ＢＣ１及びＢＣ２を用いた場合でも、安定したＰＬＬの引き込みを実現することができる。
【００８８】
また、本実施の形態によれば、制御セレクタ１０５の後段に周波数抽出回路１０６を設け、位相引き込み後に制御セレクタ１０５から出力されるＶＣＸＯ９４への制御出力を積分することにより、ＳＹＮＣ段階ごとの正確で高精度な周波数情報の抽出が可能となっている。また、本実施の形態によれば、０次系ＰＬＬ回路１０２において、複素共役極性判定回路１１１によるタイミング位相差信号の極性判定と、判定回路１１３による周波数領域判定との２段階の処理を設け、周波数範囲をより細かに絞り込むことにより、高速の引き込みを実現することができる。
【００８９】
また、本実施の形態によれば、１次系ＰＬＬ回路１０３の処理を前半の位相引き込み処理及び後半の周波数調整処理の２段階に分離することにより、高精度の周波数抽出を実現することができる。さらに、本実施の形態によれば、２次系ＰＬＬ回路１０４の処理を３段階に分離し、各段階の前半で位相引き込み処理を行うとともに、後半で周波数抽出処理を行うことにより、段階的に高精度引き込みを高速で実現することができる。
【００９０】
また、本実施の形態によれば、図５（ｂ）〜（ｅ）に示すように、各制御範囲にオーバラップの範囲を持たせることにより、安定した引き込み時間を確保することができる。さらに、本実施の形態によれば、０次系ＰＬＬ回路１０２において、複素共役極性判定回路１１、積分回路１１２及び判定回路１１３により、位相が引き込んでいない状態でも、正確な周波数の進み又は遅れを判断することができる。このように、本実施の形態によれば、ＰＬＬの制御範囲が、受信された同期信号の周波数許容範囲に入り、安定したＰＬＬの引き込みを実現することができる。
【００９１】
以上、本発明の実施の形態について図面を参照して詳述してきたが、具体的な構成はこれらの実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計の変更等があっても本発明に含まれる。
例えば、上述した実施の形態では、ＶＣＸＯ９４を設ける例を示したが、これに限定されず、ＶＣＸＯ９４に換えて、ディジタル制御水晶発振器（ＤＣＸＯ）を設けても良い。ＶＣＸＯ９４及びＤＣＸＯの両方を含む概念として、「可変発振器」を挙げることができる。
【００９２】
また、上述した実施の形態では、子機２を構成するＰＬＣモデム６１の構成のみについて説明した。中継機４、親機３４１及び３４２並びに子機４６を構成するＰＬＣモデムの構成は、接続部６８の構成以外は、前述したＰＬＣ６１の構成と異なることはない。ただし、各ＰＬＣモデムが取り扱う信号、データや実行されるプログラム等が異なっている。
また、上述した実施の形態では、本発明をＰＬＣシステムに適用する例を示したが、これに限定されず、本発明は、例えば、ロボット制御など、フィードバック制御装置を必要とする各種の制御に幅広く適用することができる。
【図面の簡単な説明】
【００９３】
【図１】本発明の実施の形態に係るＰＬＬ制御装置を適用したＰＬＣシステムの概略構成を示すブロック図である。
【図２】本実施の形態に係るＰＬＣシステムで送受信されるマスタフレームの構成の一例を示す図である。
【図３】子機を構成するＰＬＣモデムの構成を示すブロック図である。
【図４】本発明の実施の形態に係るＰＬＬ制御装置を構成するタイミング同期部の構成を示すブロック図である。
【図５】本発明の実施の形態に係るＰＬＬ制御装置のＰＬＬ引き込み範囲の一例を示す図である。
【図６】本発明の実施の形態に係るＰＬＬ制御装置のＰＬＬ引き込みの時間的推移の一例を示す図である。
【図７】本発明の実施の形態に係るＰＬＬ制御装置の１次系ＰＬＬモード及び２次系ＰＬＬモードにおける引き込み段階の一例を示す図である。
【符号の説明】
【００９４】
１…遊技機（端末）、２，４６…子機、３…島、４…中継機、５，８，１１，２４，２５，２６，３８，４２，４７…電源ケーブル、６，３２，３３…３２分岐回路、７，３５…分岐アダプタ（分岐ＡＤＰ）、９，２２…変圧器、１０，３７１，３７２，４９，５０，５１，５３…通信線、２１…受電設備内分電盤、２３…６分岐回路、３１…フロア入口分電盤、３４１，３４２…親機、４１…ホール内監視室、４３…壁コンセント、４４…サーバ、４５…ホール内ＬＡＮ、４８…差し込みプラグ、５２…ＷＡＮ、５４…センタ内サーバ、６１…ＰＬＣモデム、６２…ディジタル部、６３…アナログ部、６４…電源部、６５…送信ドライバ回路（ＤＶ）、６６…トランス、６７…コモンモードチョーク（ＣＭＣ）、６８…接続部、７１…ＰＬＣメディアアクセス（ＰＬＣ−ＭＡＣ）制御部、７２…多重化処理部、７３…多重分離処理部、７４…スクランブラ（ＳＣＲ）・和分回路、７５…信号点発生部（同期信号発生手段）、７６…逆高速フーリエ変換部（ＩＦＦＴ）、７７…変調部（ＭＯＤ）、７８…Ｄ／Ａ変換器、７９…Ａ／Ｄ変換器、８０…復調部（ＤＥＭ）、８１…高速フーリエ変換部（ＦＦＴ）、８２…タイミング同期部（ＴＩＭ抽出＆ＰＬＬ）、８３…信号点判定部、８４…差分・デスクランブル（ＤＳＣＲ）回路、８５…コントローラ（ＣＰＵ）、８６…インターフェイス、８７…ＰＬＣスイッチ部（ＰＬＣ−ＳＷ）、９１…第１ローパスフィルタ（ＬＰＦ）、９２…ハイパスフィルタ及びゲインスイッチ部（ＨＰＦ＆ＧＳＷ）、９３…第２ＬＰＦ、９４…電圧制御型水晶発振器（ＶＣＸＯ）、９５…電源出力部、９６…電源フィルタ、１０１…タイミング抽出回路、１０２…０次ＰＬＬ回路、１０３…１次ＰＬＬ回路、１０４…２次ＰＬＬ回路、１０５…制御セレクタ、１０６…周波数抽出回路、１０７…同期制御回路、１０８…各種制御係数発生回路、１１１…複素共役極性判定回路、１１２…積分回路、１１３…判定回路、１１４…０次ＰＬＬ制御回路、１１５…イマジナリ極性判定回路、１１６…１次ＰＬＬ制御回路、１１７…制御係数発生回路、１１８…第１積分回路、１１９…第２積分回路、１２１，１２２，１２４…加算器、１２３，１２５…タップ、１２６…第２積分制御回路
【技術分野】
【０００１】
本発明は、例えば、データ通信用モデムのような伝送装置などにおけるＰＬＬ（Phase Locked Loop）制御装置及びＰＬＬ制御方法に関し、特に、電力線を介してデータ通信を行う電力線通信（ＰＬＣ：Power Line Communication）システムに用いて最適なＰＬＬ制御装置及びＰＬＬ制御方法に関する。
【背景技術】
【０００２】
パチンコ店等の遊技店（ホール）では当然遊技者ごとにパチンコ遊技機等の遊技機が設けられ、学校では児童、生徒又は学生及び教職員ごとにパーソナルコンピュータ（パソコン）が設けられていることが多い。さらに、最近の病院には、医師や看護婦ごとにパソコンが設けられているだけでなく、病棟のベッドごとにデータ端末が設けられているものがある。
【０００３】
遊技機、パソコン、データ端末等（以下総称するときは、「端末」という。）とサーバや管理装置等は、通常、専用の通信ケーブルを介して接続されるが、既存の施設に通信ケーブルを敷設するのでは、経費も時間もかかってしまう。そこで、最近では、施設に当初より設置され、端末に電力を供給する電力線を介してデータ通信を行うＰＬＣシステムが以下に示すように提案されている。
【０００４】
すなわち、従来、電力線ネットワークを介してデータをポイント・ツー・マルチポイントディジタル伝送する多重アクセス及び多重伝送方法がある。この方法では、アップストリームチャンネル及びダウンストリームチャンネルにより、電力線ネットワーク上で双方向通信する複数のユーザ装置と１つのヘッドエンド装置とが設けられている。アップストリームチャンネルでは、データは複数のユーザ装置からヘッドエンド装置に伝送され、ダウンストリームチャンネルでは、データはヘッドエンド装置から複数のユーザ装置に伝送される。
【０００５】
各ユーザ装置及び各ヘッドエンド装置は、複数のユーザ装置が送信可能なデータ量を最大化し、かつ、複数のユーザ装置における遅延時間を最小化するための媒体アクセスコントローラ（ＭＡＣ）を含んでいる。電力線ネットワークは、周波数分割多重及び時分割多重の少なくとも一方によりアップストリームチャンネル及びダウンストリームチャンネルに分割される。
【０００６】
また、この方法では、ＯＦＤＭＡ（直交周波数分割多重アクセス）、ＴＤＭＡ（時分割多重アクセス）及びＣＤＭＡ（符号分割多重アクセス）のうちの少なくとも１つのアクセス方法を用いて、アップストリームチャンネルにおける複数のユーザ装置による同時アクセスが可能である。
【０００７】
さらに、この方法では、搬送波ごとのビット数増大又はＳ／Ｎ向上により、ＯＦＤＭシステムにおける各搬送波の伝送容量を増大させ、アップストリームチャンネル及びダウンストリームチャンネルの両方において伝送容量を最大化するように、各搬送波を、その時点で送信するデータを有する１つ又は複数のユーザ装置に対して動的に割り当てる基準をサポートしている。
【０００８】
また、この方法では、データのタイプと送信を要求するユーザ装置とに依存してサービス品質（ＱｏＳ）を調整することをサポートしている。サービス品質は、異なる瞬間における周波数応答と、複数のユーザ装置及びヘッドエンド装置の間の異なる距離とに従って適応化可能である。
【０００９】
さらに、この方法では、システムの全帯域幅にわたって、複数のユーザ装置及びヘッドエンド装置によって観測されるＳ／Ｎを常に計算しかつモニタリングすることにより、個々の通信要求の間で、利用可能な帯域幅をヘッドエンド装置により動的に割り当てることをサポートしている。これにより、ＯＦＤＭシステムにおけるすべての搬送波は、各瞬間における各ユーザ装置の送信の必要性と、当該ユーザ装置に対して確立されたサービス品質（ＱｏＳ）パラメータと、システムの全容量を最大化する基準と、送信遅延時間を最小化する基準とに従って分配される。
【００１０】
分配される伝送リソースは、ＯＦＤＭＡが使用される場合には１つのシンボルに係る複数の搬送波において、ＴＤＭＡが使用される場合には時間的にシンボル間において、ＣＤＭＡが使用される場合には複数の符号において、複数のユーザ装置間で再分配され、常に変化する電力線の品質パラメータを常にモニタリングすることにより再分配を最適化している（例えば、特許文献１参照。）。以下、この技術を第１の従来例と呼ぶ。
【００１１】
ところで、複数のユーザ装置とヘッドエンド装置との間で電力線ネットワーク上でデータ通信するには、送信側と受信側とで同期をとる必要がある。そのためには、ＰＬＬ制御装置が必要不可欠であるが、従来、以下に示すものがあった。すなわち、このＰＬＬ制御装置は、タイミング抽出部と、１次ＰＬＬと、２次ＰＬＬと、切換器とを有している。また、２次ＰＬＬは、１次ＰＬＬの制御信号から周波数情報を抽出する周波数情報抽出部を備えている。
【００１２】
タイミング抽出部は、受信信号からタイミング成分を抽出する。１次ＰＬＬ及び２次ＰＬＬは、それぞれタイミング抽出部によって抽出されたタイミング位相に追従する。切換器は、受信信号を受信してから所定時間経過した後に、１次ＰＬＬから２次ＰＬＬに切り換える。２次ＰＬＬの第１積分器は、周波数抽出部により抽出された周波数情報に基づいて初期化される（例えば、特許文献２参照。）。以下、この技術を第２の従来例と呼ぶ。
【００１３】
【特許文献１】特表２００４−５３１９４４号公報
【特許文献２】特許第２５８８９３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ところで、前述したホール、学校、病院等の施設が大規模になるに従って、端末の台数も当然増大する。ホールでは、例えば、最大で２４００台の遊技機が設置されることがある。ホールでは、複数台の遊技機をひとまとまりとして「島」と呼び、この「島」を複数個設けることにより全体のシステムを構築しており、大規模なホールでは最大６３個の「島」が設けられていることが想定される。したがって、最大で２４００台の端末が接続されるシステムを構築するには、６３個の「島」入口それぞれに６３個の中継機を設置するとともに、各中継機に最大で２５６台の子機をそれぞれ設置する必要がある。
【００１５】
このため、６３台の中継機が同時に信号を送信した場合、信号の衝突を回避するために、６３分割で信号を多重伝送する必要がある。信号の分割手法として、周波数分割多重、時分割多重又は符号分割多重あるいはこれらの組み合わせが考えられる。信号の分割手法として、符号分割を採用した場合には、各信号、特に、同期信号を識別するための必要最小限の識別利得を確保するためには、前述した第１の従来例と比較して多少符号長を長くする必要がある。
【００１６】
従来と比較して多少長めの符号長を有する同期信号を採用した場合、その同期信号自体が有する周波数許容範囲が極端に狭くなるため、前述した第２の従来例に係るＰＬＬ制御装置では、引き込みについて何らかの対策が必要となる。今、例えば、「１，１，１，−１」という４ビットの符号を実軸で送信することを想定する。送信側と受信側との間で同期信号の周波数が一致している場合には、特に問題はない。一方、送信側と受信側との間で同期信号の周波数が異なっている場合、特に、受信側のＰＬＬ制御装置が引き込んでいない場合には、送信側と受信側との間における同期信号の周波数の差に基づいて、受信信号に位相回転が生じる。例えば、各シンボル間でそれぞれ６０度だけ受信信号の位相が回転したと仮定すると、「１，１，１，−１」という４ビットの信号を構成する各シンボルの位相は、送信側では、それぞれ０度、０度、０度及び１８０度であるため、受信側で６０度の位相回転が生じると、各シンボルの位相は、それぞれ０度、６０度、１２０度及び０度となり、実信号は、「１，０．５，−０．５，１」となり、送信側の「１，１，１，−１」とはかなり相関値が異なったものとなってしまう。この結果、受信側で符号が正しく認識できない状況となる。
【００１７】
このように、符号には符号長に依存した周波数許容範囲があり、ＰＬＬ制御装置における安定した引き込みを実現するためには、この周波数許容範囲が重要となる。以下、その理由について説明する。前述した第２の従来例に係るＰＬＬ制御装置は、時間軸で１次ＰＬＬと２次ＰＬＬとに切り替えて引き込み制御を実現していた。例えば、符号長が約１６０μｓの比較的短い同期信号が有する周波数許容範囲は、幅で約２００ｐｐｍであるので、送信側と受信側との間で発振周波数の偏差が±５０ｐｐｍである発振器を使用した場合でも、受信偏差は最大で±１００ｐｐｍとなる。このため、前述した第２の従来例において、受信側では、前述した送信側と受信側との間における発振周波数偏差±５０ｐｐｍを吸収するため、±１００ｐｐｍで１次ＰＬＬを動作させることにより引き込みを実現しており、安定した同期信号検出を行うことができる。
【００１８】
これに対し、例えば、符号長が約２００μｓの比較的長い同期信号が有する周波数許容範囲は、幅で約１５０ｐｐｍに減少するため、前述した第２の従来例において、受信側で±１００ｐｐｍで１次ＰＬＬを動作させた場合、５０ｐｐｍの不足が生じる。この結果、同期信号が１次ＰＬＬの制御時に安定して生成されず、結果としてＰＬＬ制御装置の安定的な引き込みが実現できないことが考えられる。
【００１９】
本発明は、前述した事情に鑑みてなされたものであり、前述のような問題を解決することを課題の一例とするものであり、これらの課題を解決することができるＰＬＬ制御装置及びＰＬＬ制御方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
前述した課題を解決するために、請求項１記載の発明に係るＰＬＬ制御装置は、入力信号からタイミング成分を抽出するタイミング抽出回路と、供給される制御信号に基づいて基準信号の位相及び／又は発振周波数を制御する可変発振器と、前記抽出されたタイミング成分の位相差に基づいて前記基準信号の発振周波数範囲を設定するための前記制御信号を出力する０次ＰＬＬ回路と、前記抽出されたタイミング成分の前記位相差に基づいて前記基準信号の位相を制御するための前記制御信号を出力する１次ＰＬＬ回路と、前記０次ＰＬＬ回路又は前記１次ＰＬＬ回路から供給される前記制御信号を順次切り替えて前記可変発振器に供給する切替手段とを備えていることを特徴としている。
【００２１】
また、請求項２に記載の発明は、請求項１に記載のＰＬＬ制御装置に係り、前記抽出されたタイミング成分の前記位相差に基づいて前記基準信号の前記位相及び前記発振周波数を制御するための前記制御信号を出力する２次ＰＬＬ回路を備え、前記切替手段は、前記０次ＰＬＬ回路、前記１次ＰＬＬ回路又は２次ＰＬＬ回路から供給される前記制御信号を順次切り替えて前記可変発振器に供給することを特徴としている。
【００２２】
また、請求項３に記載の発明は、請求項１又は２に記載のＰＬＬ制御装置に係り、前記０次ＰＬＬ回路は、前記抽出されたタイミング成分の位相差の極性を判定し、前記入力信号の周波数が前記基準信号の周波数より進んでいるか否かを判断する複素共役極性判定回路と、前記複素共役極性判定回路の出力信号を積分する積分回路と、前記積分回路の積分結果の極性を判断することにより、周波数領域判定を行う判定回路と、前記判定回路から供給される周波数領域情報に基づいて、複数種類の自走周波数の設定値を出力する０次ＰＬＬ制御回路とを備えていることを特徴としている。
【００２３】
また、請求項４に記載の発明は、請求項３に記載のＰＬＬ制御装置に係り、前記複素共役極性判定回路は、前記抽出されたタイミング成分の相対位相差を計算し、計算した相対位相差の極性を判定し、前記判定の結果に基づいて前記入力信号の周波数が前記基準信号の周波数より進んでいるか否かを判断することを特徴としている。
【００２４】
また、請求項５に記載の発明は、請求項２乃至４のいずれかに記載のＰＬＬ制御装置に係り、前記１次ＰＬＬ回路は、前記抽出されたタイミング成分の位相差の極性を判定し、前記抽出されたタイミング成分の位相が進んでいるか否かを判断するイマジナリ極性判定回路と、前記判定回路から供給される周波数領域情報に基づいて前記基準信号の中心周波数を設定するとともに、前記イマジナリ極性判定回路から供給されるイマジナリ成分の極性に基づいて複数の１次系ＰＬＬ制御情報を獲得する１次ＰＬＬ制御回路とを備えていることを特徴としている。
【００２５】
また、請求項６に記載の発明は、請求項２乃至５のいずれかに記載のＰＬＬ制御装置に係り、前記２次ＰＬＬ回路は、前記抽出されたタイミング成分に基づいて制御係数及び位相制御係数を生成する制御係数発生回路と、前記制御係数発生回路から供給される前記制御係数を積分する第１積分回路と、前記制御係数発生回路から供給される前記位相制御係数を積分する第２積分回路とを備えていることを特徴としている。
【００２６】
また、請求項７に記載の発明は、請求項６に記載のＰＬＬ制御装置に係り、前記切替手段から前記可変発振器に供給される前記制御信号から周波数情報を抽出する周波数情報抽出回路を備え、前記第１積分回路は前記周波数情報に基づいて初期化されることを特徴としている。
【００２７】
また、請求項８に記載の発明に係るＰＬＬ制御方法は、入力信号から抽出したタイミング成分の位相差に基づいて基準信号の発振周波数範囲を設定するための前記制御信号を出力する０次ＰＬＬ制御過程と、前記タイミング成分の前記位相差に基づいて前記基準信号の位相を制御するための前記制御信号を出力する１次ＰＬＬ制御過程とを有し、前記０次ＰＬＬ制御過程又は前記１次ＰＬＬ制御過程で生成される前記制御信号を順次切り替えて可変発振器に供給して前記基準信号の位相及び／又は発振周波数を制御することを特徴としている。
【００２８】
また、請求項９に記載の発明は、請求項８に記載のＰＬＬ制御方法に係り、前記タイミング成分の前記位相差に基づいて前記基準信号の前記位相及び前記発振周波数を制御するための前記制御信号を出力する２次ＰＬＬ制御過程を有し、前記０次ＰＬＬ制御過程、前記１次ＰＬＬ制御過程又は前記２次ＰＬＬ制御過程で生成される前記制御信号を順次切り替えて可変発振器に供給して前記基準信号の位相及び／又は発振周波数を制御することを特徴としている。
【００２９】
また、請求項１０に記載の発明は、請求項８又は９に記載のＰＬＬ制御方法に係り、前記０次ＰＬＬ制御過程は、前記タイミング成分の位相差の極性を判定し、前記入力信号の周波数が前記基準信号の周波数より進んでいるか否かを判断する複素共役極性判定過程と、前記複素共役極性判定過程の判断結果である信号を積分する積分過程と、前記積分過程の積分結果の極性を判断することにより、周波数領域判定を行う判定過程と、前記判定過程の結果である周波数領域情報に基づいて、複数種類の自走周波数の設定値を出力する０次ＰＬＬ制御過程とを有していることを特徴としている。
【００３０】
また、請求項１１に記載の発明は、請求項１０に記載のＰＬＬ制御方法に係り、前記複素共役極性判定過程では、前記タイミング成分の相対位相差を計算し、計算した相対位相差の極性を判定し、前記判定の結果に基づいて前記入力信号の周波数が前記基準信号の周波数より進んでいるか否かを判断することを特徴としている。
【００３１】
また、請求項１２に記載の発明は、請求項９乃至１１のいずれかに記載のＰＬＬ制御方法に係り、前記１次ＰＬＬ制御過程は、前記タイミング成分の位相差の極性を判定し、前記タイミング成分の位相が進んでいるか否かを判断するイマジナリ極性判定過程と、前記判定過程の結果である周波数領域情報に基づいて前記基準信号の中心周波数を設定するとともに、前記イマジナリ極性判定過程の結果であるイマジナリ成分の極性に基づいて複数の１次系ＰＬＬ制御情報を獲得する１次ＰＬＬ制御過程とを有していることを特徴としている。
【００３２】
また、請求項１３に記載の発明は、請求項９乃至１２のいずれかに記載のＰＬＬ制御方法に係り、前記２次ＰＬＬ制御過程は、前記タイミング成分に基づいて制御係数及び位相制御係数を生成する制御係数発生過程と、前記制御係数を積分する第１積分過程と、前記位相制御係数を積分する第２積分過程とを有していることを特徴としている。
【００３３】
また、請求項１４に記載の発明は、請求項１３に記載のＰＬＬ制御方法に係り、前記可変発振器に供給される前記制御信号から周波数情報を抽出する周波数情報抽出過程を有し、前記第１積分過程では前記周波数情報に基づいて初期化されることを特徴としている。
【発明の効果】
【００３４】
本発明によれば、親機と、複数台の中継機と、各中継機に属する複数台の子機を備えた大規模なシステムにおいて、符号長が比較的長い同期信号を用いた場合でも、安定したＰＬＬの引き込みを実現することができる。
【発明を実施するための最良の形態】
【００３５】
以下、図面を参照して本発明を実施するための最良の形態について説明する。
図１は、本発明の実施の形態に係るＰＬＬ制御装置を適用したＰＬＣシステムの概略構成を示すブロック図である。本実施の形態に係るＰＬＣシステムは、最大で２４００台の遊技機（端末）１が設置されるホールに適用されるものである。各端末１には、それぞれＰＬＣモデム６１（図３参照）を有する子機２がそれぞれ接続されている。各端末１は、最大で６４台がひとまとまりとなって島３を構成しており、各島３には、ＰＬＣモデム（図示略）を有する１台の中継機４が設けられている。島３は最大で６３個設けられるため、中継機４は、最大で６３台が必要となる。
【００３６】
各中継機４は、ＡＣ１００Ｖの電力を供給するための電源ケーブル５を介して例えば、３２分岐回路６及び分岐アダプタ（分岐ＡＤＰ）７に接続されている。３２分岐回路６は、後述するフロア入口分電盤３１から供給されるＡＣ１００Ｖ単相２線又はＡＣ１００Ｖ単相３線の電圧を最大で３２分岐して、電源ケーブル５及び８を介して、それぞれ中継機４、分岐ＡＤＰ７及び変圧器９に供給する。分岐ＡＤＰ７は、中継機４から電源ケーブル５を介して供給される信号を分岐して通信線１０を介して各子機２に供給するとともに、各子機２から通信線１０を介して供給される信号をまとめて電源ケーブル５を介して中継機４に供給する。変圧器９は、ＡＣ１００Ｖの電圧をＡＣ２４Ｖに変換して、電源ケーブル１１を介して各端末１に供給する。
【００３７】
一方、当該ホールが入っている建物の、例えば、屋上には、受電設備（図示略）が設けられている。この受電設備には、受電設備内分電盤２１が設けられている。受電設備内分電盤２１は、変圧器２２と例えば、６分岐回路２３とを有している。変圧器２２は、外部から供給されるＡＣ６．６ｋＶの電圧をＡＣ１００Ｖの電圧に変換して電源ケーブル２４を介して６分岐回路２３に供給する。６分岐回路２３は、変圧器２２から供給されるＡＣ１００Ｖの電圧を最大で６分岐して、電源ケーブル２５を介してフロア入口分電盤３１に供給する。
【００３８】
フロア入口分電盤３１は、１個の例えば、３２分岐回路３２と、複数個の例えば、３２分岐回路３３と、親機３４１及び３４２と、分岐アダプタ（分岐ＡＤＰ）３５とを有している。１個の３２分岐回路３２と、複数個の３２分岐回路３３とは、それぞれ独立した電源ケーブル２５を介して前述した６分岐回路２３からＡＣ１００Ｖの電力が供給されている。３２分岐回路３２は、電源ケーブル２６を介して親機３４１にＡＣ１００Ｖの電力を供給している。この電源ケーブル２６は、電源ケーブル４２と接続されている。電源ケーブル４２は、ホール内監視室４１の壁コンセント４３と接続されている。
【００３９】
親機３４１は、ＰＬＣモデム（図示略）を有しており、ホール内監視室４１から電源ケーブル４２及び２６を介して供給される信号及び親機３４２から信号線３７１を介して供給される信号に基づいて、各種信号処理を行う。一方、親機３４２もＰＬＣモデム（図示略）を有しており、親機３４１から信号線３７１を介して供給される信号及び分岐ＡＤＰ３５から通信線３７２を介して供給される信号に基づいて、各種信号処理を行う。また、親機３４２は、生成した信号を通信線３７２を介して分岐ＡＤＰ３５に供給する。分岐ＡＤＰ３５は、親機３４２から通信線３７２を介して供給される信号を分岐して電源ケーブル３８を介して各３２分岐回路３３に供給するとともに、各３２分岐回路３３から電源ケーブル３８を介して供給される信号をまとめて通信線３７２を介して親機３４２に供給する。
【００４０】
ホール内監視室４１には、サーバ４４と、ホール内ＬＡＮ４５と、子機４６とが概略設置されている。子機４６は、ＰＬＣモデム６１（図３参照）を有しており、電源ケーブル４７及び差し込みプラグ４８を介して壁コンセント４３に接続されているとともに、通信線４９を介してホール内ＬＡＮ４５に接続されている。サーバ４４は、通信線５０を介してホール内ＬＡＮ４５と接続されている。ホール内ＬＡＮ４５は、通信線５１、ＷＡＮ５２及び通信線５３を介して、リモート監視センタ内に設置されたセンタ内サーバ５４に接続されている。
【００４１】
本発明は、前述したような、親機と、複数台の中継機と、各中継機に属する複数台の子機を備えた大規模なシステムにおいて、符号長が比較的長い同期信号を用いた場合でも、安定したＰＬＬの引き込みを実現することを目的としている。
【００４２】
図２は、本実施の形態に係るＰＬＣシステムで送受信されるマスタフレームの構成の一例を示す図である。マスタフレームは、図２に示すように、同期信号としてのビーコン信号ＢＣ１及びＢＣ２の送受信に用いられる同期信号エリアと、データの送受信に用いられるデータエリア等とから構成されている。
【００４３】
ビーコン信号ＢＣ１は、親機３４１と子機４６との間及び親機３４２と中継機４との間で同期をとるための同期信号である。一方、ビーコン信号ＢＣ２は、中継機４と当該中継機４に属する複数台の子機２との間で同期をとるための同期信号である。図２から分かるように、ビーコン信号ＢＣ２は、符号４分割として、４個の異なる、ビーコン信号ＢＣ２Ａ、ビーコン信号ＢＣ２Ｂ、ビーコン信号ＢＣ２Ｃ及びビーコン信号ＢＣ２Ｄが送受信されるとともに、周波数１６分割として、ビーコン信号ＢＣ２Ａ、ＢＣ２Ｂ、ＢＣ２Ｃ及びＢＣ２Ｄごとに、１６種類のビーコン信号ＢＣ２Ａ＃０１〜ＢＣ２Ａ＃１６、ＢＣ２Ｂ＃０１〜ＢＣ２Ｂ＃１６、ＢＣ２Ｃ＃０１〜ＢＣ２Ｃ＃１６及びＢＣ２Ｄ＃０１〜ＢＣ２Ｄ＃１６が送受信される。ビーコン信号ＢＣ１及びＢＣ２の符号長は、比較的長い約２０８μｓである。
【００４４】
ＰＬＬ制御装置は、一般に、制御の観点から、位相という１個のパラメータを制御する「１次系」ＰＬＬと、位相及び周波数という２個のパラメータを制御する「２次系」ＰＬＬとに分けられる。本実施の形態では、１個のパラメータも制御しない、言い換えれば、０個のパラメータを制御する「０次系」ＰＬＬを導入する。
【００４５】
０次系ＰＬＬは、０個のパラメータを制御するが、基本的に自局の設定周波数で基準信号が自走することにより、この基準信号と受信信号との位相関係、すなわち、受信信号の位相が基準信号の位相より進んでいるか否か、受信信号の周波数が基準信号の周波数より進んでいる（増加している）か否かを検出することはできる。
【００４６】
そこで、複素共役回路を設け、受信信号から抽出されたタイミング成分（位相ベクトル）の複素共役をとって位相差分を計算し、計算結果の極性に基づいて、受信信号の周波数が基準信号の周波数より進んでいるか否かを判断する。前述した複素共役回路による処理を複数の設定周波数について順次実行することにより、受信信号の周波数が概略どの周波数範囲に入っているのかを判断することができ、ＰＬＬの制御範囲、具体的には１次系ＰＬＬの制御範囲を絞り込むことが可能となる。
【００４７】
この後、１次系ＰＬＬ、２次系ＰＬＬと順次切り替えてそれぞれの周波数許容範囲内でＰＬＬ制御を行うことにより、符号長が比較的長い同期信号であるビーコン信号ＢＣ１及びＢＣ２（符号長；約２０８μｓ）を用いた場合でも、安定したＰＬＬ引き込みを実現することができる。
【００４８】
図３は、子機２を構成するＰＬＣモデム６１の構成を示すブロック図である。ＰＬＣモデム６１は、ディジタル部６２と、アナログ部６３と、電源部６４と、送信ドライバ回路（ＤＶ）６５と、トランス６６と、コモンモードチョーク（ＣＭＣ）６７と、接続部６８とから構成されている。
【００４９】
ディジタル部６２は、ＰＬＣメディアアクセス（ＰＬＣ−ＭＡＣ）制御部７１と、多重化処理部７２と、多重分離処理部７３とから概略構成されている。ＰＬＣ−ＭＡＣ制御部７１は、接続部６８を介して外部と送受信データの授受を行うとともに、ＣＰＵ等からなるコントローラ８５からの指示に基づいて、時分割処理等を行い、コントローラ８５からの制御データの転送やユーザデータのタイムスロット管理を実施する。多重化処理部７２は、送信データを多重化して送信する。多重分離処理部７３は、受信信号を分離して受信データとする。
【００５０】
多重化処理部７２は、スクランブラ（ＳＣＲ）・和分回路７４と、信号点発生部７５と、逆高速フーリエ変換部（ＩＦＦＴ）７６と、変調部（ＭＯＤ）７７と、Ｄ／Ａ変換器７８とから構成されている。スクランブラ（ＳＣＲ）・和分回路７４は、ＰＬＣ−ＭＡＣ制御部７１からの送信データをランダム化し、送信スペクトルの安定化又は漏洩電界の安定化を実現するとともに、回線変動に耐えるべく位相和分を行う。
【００５１】
信号点発生部７５は、複数チャネルの送信信号点を発生するとともに、必要に応じて、ノッチの生成やスペクトル拡散等を行う。また、信号点発生部７５は、同期信号であるビーコン信号ＢＣ１及びＢＣ２を発生する。
【００５２】
ＩＦＦＴ７６は、信号点発生部７５から供給される複数チャネルの送信信号点である周波数軸上のデータを、時間軸上のデータに変換する。ＭＯＤ７７は、ＩＦＦＴ７６から供給される時間軸上のデータを波形整形した後、変調する。ＩＦＦＴ７６及びＭＯＤ７７は、信号点を時間軸上はナイキスト時間間隔で、かつ、周波数軸上はナイキスト周波数間隔で多重化するように構成されている。Ｄ／Ａ変換器７８は、ＭＯＤ７７からの変調信号をアナログ信号に変換する。
【００５３】
多重分離処理部７３は、Ａ／Ｄ変換器７９と、復調部（ＤＥＭ）８０と、高速フーリエ変換部（ＦＦＴ）８１と、タイミング同期部（ＴＩＭ抽出＆ＰＬＬ）８２と、信号点判定部８３と、差分・デスクランブル（ＤＳＣＲ）回路８４とから構成されている。Ａ／Ｄ変換器７９は、アナログ部６３からの受信信号を１４ビットのディジタル信号に変換する。ＤＥＭ８０は、Ａ／Ｄ変換器７９からのディジタル信号に変換された受信信号を復調してベースバンド信号とした後、不要帯域を除去する。
【００５４】
ＦＦＴ８１は、ＤＥＭ８０からの信号の時間軸上のデータを周波数軸上のデータに変換する。信号点判定部８３は、ＦＦＴ８１からの周波数軸上のデータについて受信信号点を判定する。タイミング同期部８２は、ＦＦＴ８１からの個々の周波数軸上のデータに基づいて、同期信号であるビーコン信号ＢＣ１及びＢＣ２について処理を行い、ビーコン信号ＢＣ１及びＢＣ２を検出する。そして、タイミング同期部８２は、電圧制御型水晶発振器（ＶＣＸＯ）９４を制御して、所望の同期を確立する。
【００５５】
差分・ＤＳＣＲ回路８４は、受信信号点が判定された信号の位相差分をとった後、ランダム化されていた状態を元に戻すことにより、送信データを再生する。この送信データは、ＰＬＣ−ＭＡＣ制御部７１及び接続部６８を介して端末（図示略）へ転送される。
【００５６】
アナログ部６３は、第１ローパスフィルタ（ＬＰＦ）９１と、ハイパスフィルタ及びゲインスイッチ部（ＨＰＦ＆ＧＳＷ）９２と、第２ＬＰＦ９３と、ＶＣＸＯ９４とから構成されている。第１ＬＰＦ９１は、多重化処理部７２から供給されるアナログ信号上の不要帯域を除去する。ＨＰＦ＆ＧＳＷ９２は、ＣＭＣ６７及びトランス６６とを介して入力された受信信号より不要な低域成分を除去した後、所定レベルまで増幅する。第２ＬＰＦ９３は、ＨＰＦ＆ＧＳＷ９２からの受信信号の高域の不要帯域成分を除去する。ＶＣＸＯ９４は、タイミング同期部８２を構成する制御セレクタ１０５（図４参照）から供給されるアナログ信号（電圧）に基づいて、所定の発振周波数の基準クロックを生成してＡ／Ｄ変換器７９に供給する。
【００５７】
接続部６８は、端末１側からインターフェイス８６を介して入出力される信号について、フィルタリング処理、フラグメント処理、再送処理、暗号化処理及びスイッチング処理等を行うＰＬＣスイッチ部（ＰＬＣ−ＳＷ）８７を有している。
【００５８】
電源部６４は、例えば、ＤＣ電圧５Ｖの動作電圧を各部に供給する電源出力部９５と、スイッチング電源で構成された電源出力部９５のスイッチング雑音の漏洩を抑制する電源フィルタ９６とを有している。送信ドライバ回路６５は、第１ＬＰＦ９１から供給される信号を増幅した後、トランス６６及びＣＭＣ６７を介してＡＣ１００Ｖの屋内配電線側に送信する。
【００５９】
また、図４は、本発明の実施の形態に係るＰＬＬ制御装置を含むタイミング同期部８２の構成を示すブロック図である。タイミング同期部８２は、ＦＦＴ８１からの個々の周波数軸上のデータに基づいて、同期信号であるビーコン信号ＢＣ１及びＢＣ２について処理を行い、ビーコン信号ＢＣ１及びＢＣ２を検出する。また、タイミング同期部８２は、ＶＣＸＯ９４を制御して、所望の同期を確立する。
【００６０】
タイミング同期部８２は、タイミング成分（ＴＩＭ）抽出回路１０１と、０次ＰＬＬ回路１０２と、１次ＰＬＬ回路１０３と、２次ＰＬＬ回路１０４と、制御セレクタ１０５と、周波数抽出回路１０６と、同期制御回路１０７と、各種制御係数発生回路１０８とから構成されている。ＴＩＭ抽出回路１０１は、ＦＦＴ８１からの周波数軸上のデータよりタイミング位相信号を抽出する。
【００６１】
０次ＰＬＬ回路１０２は、位相を引き込んでいない状態において、設定周波数で自走している基準信号と受信信号との位相関係、すなわち、受信信号の位相が基準信号の位相より進んでいるか否か及び、受信信号の周波数が基準信号の周波数より進んでいる（増加している）か否かを検出する。
【００６２】
０次ＰＬＬ回路１０２は、複素共役極性判定回路１１１と、積分回路１１２と、判定回路１１３と、０次ＰＬＬ制御回路１１４とから構成されている。複素共役極性判定回路１１１は、ＴＩＭ抽出回路１０１から供給されるタイミング位相信号の位相差の極性を判定し、受信信号の周波数が基準信号の周波数より進んでいるか遅れているかを判断する。また、複素共役極性判定回路１１１は、前述したタイミング位相信号の複素共役をとる、すなわち、相対位相差を計算し、計算した相対位相差の極性を判定し、受信信号の周波数が基準信号の周波数より進んでいる（増加している）か否かを検出する。
【００６３】
積分回路１１２は、相対位相差を必要サンプル数分積分することにより、不要な雑音成分を除去する。判定回路１１３は、積分回路１１２の積分結果の極性を判断することにより、周波数領域判定を行い、得られた周波数領域情報を０次ＰＬＬ制御回路１１４及び１次ＰＬＬ制御回路１１６に供給する。０次ＰＬＬ制御回路１１４は、判定回路１１３から供給される周波数領域情報に基づいて、０ｐｐｍと、＋７１ｐｐｍと、−７１ｐｐｍとの３種類の自走周波数の設定値を出力する。
【００６４】
１次ＰＬＬ回路１０３は、イマジナリ極性判定回路１１５と、１次ＰＬＬ制御回路１１６とから構成されている。イマジナリ極性判定回路１１５は、ＴＩＭ抽出回路１０１から供給されるタイミング位相信号のイマジナリ成分の極性を判定し、入力されたタイミング位相信号の位相が進んでいるか又は遅れているかを判断し、イマジナリ成分の極性を１次ＰＬＬ制御回路１１６に供給する。
【００６５】
１次ＰＬＬ制御回路１１６は、０次系ＰＬＬ回路１０２を構成する判定回路１１３から供給される周波数領域情報に基づいて１次ＰＬＬ制御の中心周波数を設定するとともに、イマジナリ極性判定回路１１５から供給されるイマジナリ成分の極性に基づいて最終的に４つの１次系ＰＬＬ制御情報を獲得する。
【００６６】
２次ＰＬＬ回路１０４は、制御係数発生回路１１７と、第１積分回路１１８と、第２積分回路１１９とから構成されている。制御係数発生回路１１７は、ＴＩＭ抽出回路１０１から供給されるタイミング位相信号に基づいて、第１積分回路１１８を駆動する制御係数と、第２積分回路１１９を駆動する位相制御係数とを生成する。
【００６７】
第１積分回路１１８は、加算器１２１及び１２２と、タップ１２３とから構成されている。タップ１２３には、周波数抽出回路１０６で求められた周波数成分が初期値としてセットされる。加算器１２１は、制御係数発生回路１１７から供給される制御係数と、タップ１２３から供給される周波数成分とを加算して加算結果を加算器１２２及びタップ１２３に供給する。加算器１２２は、制御係数発生回路１１７から供給される制御係数と、加算器１２１から供給される加算結果とを加算して加算結果を第２積分回路１１９に供給する。
【００６８】
第２積分回路１１９は、加算器１２４と、タップ１２５と、第２積分制御回路１２６とから構成されている。加算器１２４は、第１積分回路１１８から供給される情報と、タップ１２５から供給される位相成分とを加算して加算結果を第２積分制御回路１２６に供給する。第２積分制御回路１２６は、第１積分回路１１８から供給される情報から、制限されたビット長の情報を切り出し、制御セレクタ１０５を介してＶＣＸＯ９４へ出力するとともに、出力されなかった差分値を第２積分回路１１９、具体的には、タップ１２５に戻す。
【００６９】
制御セレクタ１０５は、０次系ＰＬＬ回路１０２と、１次系ＰＬＬ回路１０３と、２次系ＰＬＬ回路１０４とを適宜切り替えて所望の引き込みを得る。また、制御セレクタ１０５は、０次ＰＬＬ制御回路１１４から供給される３種類の自走周波数の設定値を図３に示すＶＣＸＯ９４に供給する。
【００７０】
周波数抽出回路１０６は、制御セレクタ１０５から出力される各制御段階における正確な周波数情報を抽出する。また、周波数抽出回路１０６は、抽出した周波数情報を２次ＰＬＬ回路１０４を構成する第１積分回路１１８のタップ１２３にセットする。同期制御回路１０７は、例えば、シーケンサ的な役割を担っており、各部に同期系の制御係数を供給する。各種制御係数発生回路１０８は、各部に同期系以外の制御係数を供給する。
【００７１】
以下、本実施の形態について、図５〜図７を参照してさらに詳細に説明する。
図５（ａ）は、受信側の理想的な制御範囲を示している。この例では、送信側において＋１００ｐｐｍの精度で発振信号が入力され、受信側において１次系ＰＬＬ回路１０３の制御を周波数偏差±１００ｐｐｍで実施している場合であり、特に、中心周波数からのずれが−１００ｐｐｍである時の制御が問題となる。つまり、中心周波数からのずれが−１００ｐｐｍである時の制御では、周波数偏差が幅で２００ｐｐｍとなり、受信された符号の周波数許容範囲１５０ｐｐｍを越えるため、符号が消滅し、受信不能となってしまう。したがって、１次系ＰＬＬ回路１０３の制御時といえども、制御範囲は幅で１５０ｐｐｍを越えてはいけないことが分かる。
【００７２】
このため、事前に周波数許容範囲を絞り込むことが必要である。そこで、本実施の形態では、０次系ＰＬＬ回路１０２として、何もしない系、いわゆる「自走モード」を設けた。最初の自走モードでは中心周波数からのずれが０ｐｐｍであり、この場合、送信側の発振周波数が±１００ｐｐｍに振れたとしても、受信側の最大偏差は１００ｐｐｍであるため、１５０ｐｐｍの許容偏差に入っている。
【００７３】
次に、０次ＰＬＬ回路１０２において、複素共役極性判定回路１１１がタイミング位相信号の複素共役をとり、位相を引き込んでいない不定状態において、相対位相差を計算することにより、位相が進んでいるのか又は遅れているのかを判断する。次に、積分回路１１２は、相対位相差を必要サンプル数分積分することにより、不要な雑音成分を除去する。
【００７４】
この後、判定回路１１３は、積分回路１１２の積分結果の極性を判断することにより、周波数領域判定を行う。図５（ｆ）では、Ａ、Ｂ、Ｃ及びＤの４つの領域が示されているが、判定回路１１３における判定において、受信信号の周波数が進んでいるのであれば、Ａ又はＢの領域、遅れているのであれば、Ｃ又はＤの領域にいると判断することができる。以上説明した第１段階は、図６（３）に示すＳＹＮＣ０の処理である。
【００７５】
第２段階では、図６（３）に示すＳＹＮＣ１の処理に移行する。ＳＹＮＣ１の処理では、判定回路１１３による判定に基づいて、周波数がプラス側か又はマイナス側かの周波数領域判定を行うことができるため、この判断結果に基づき、プラス側であれば、自走周波数として＋７１ｐｐｍをセットし、マイナス側であれば、自走周波数を−７１ｐｐｍにセットする。このように、ＳＹＮＣ０の処理と同様の手法を用いることにより、±７１ｐｐｍより進みか又は遅れかを周波数判断する。この結果、ＳＹＮＣ１の処理完了後、図５（ｆ）に示す４つの領域のいずれに属するのかの判断をすることができる。
【００７６】
次に、ＳＹＮＣ２の処理では、制御セレクタ１０５により、ＰＬＬ回路を０次系ＰＬＬ回路１０２から１次系ＰＬＬ回路１０３に切り替える（図６（２）及び（３）参照）。１次系ＰＬＬ回路１０３の周波数の中心値を周波数判断結果Ａ、Ｂ、Ｃ又はＤの領域に従い、Ａ領域であれば、＋１０６ｐｐｍ±７１ｐｐｍ、Ｂ領域であれば、＋３５ｐｐｍ±７１ｐｐｍ、Ｃ領域であれば、−３５ｐｐｍ±７１ｐｐｍ、Ｄ領域であれば、−１０６ｐｐｍ±７１ｐｐｍとする。これにより、±１７７ｐｐｍの範囲までの追従が可能となる。
【００７７】
イマジナリ極性判定回路１１５は、ＴＩＭ抽出回路１０１から供給されるタイミング位相信号のイマジナリ成分の極性を判定し、入力されたタイミング位相信号の位相が進んでいるか又は遅れているかを判断し、イマジナリ成分の極性を１次ＰＬＬ制御回路１１６に供給する。
【００７８】
１次ＰＬＬ制御回路１１６は、０次系ＰＬＬ回路１０２を構成する判定回路１１３から供給される周波数領域情報に基づいて１次ＰＬＬ制御の中心周波数を設定するとともに、イマジナリ極性判定回路１１５から供給されるイマジナリ成分の極性に基づいて最終的に４つの１次系ＰＬＬ制御情報を獲得する。
【００７９】
送信側と受信側との周波数偏差が±５０ｐｐｍである場合、幅で２００ｐｐｍの引き込み範囲があれば、１次系ＰＬＬ回路１０３としては十分である。しかし、実際には、ＶＣＸＯ９４のループゲインのアナログ的なバラツキもあり、さらに、安定した制御範囲を確保のためのマージンも必要であるため、±１７０ｐｐｍ程度の制御範囲が必要である。また、受信符号が安定して検出できるように、最大偏差も１５０ｐｐｍ以下とする必要がある。そこで、本実施の形態では、１次系ＰＬＬ回路１０３における周波数偏差も±７１ｐｐｍに制限している。
【００８０】
１次系ＰＬＬ回路１０３では、２次系ＰＬＬ回路１０４の動作に必要な周波数情報を求める必要がある。そこで、この周波数情報は、周波数抽出回路１０６において、実際にＶＣＸＯ９４を制御するために出力した信号を時間積分することで求める。この場合、位相ずれがあった状態で積分したのでは、周波数成分以外に位相ずれ成分も積分してしまうこととなるため、これを除去する必要がある。このため、図６（３）に示すＳＹＮＣ２の処理において、１次系ＰＬＬ回路１０３の位相引き込みのみを実施している。そして、ＳＹＮＣ３の処理において、周波数抽出回路１０６は、制御セレクタ１０５から出力されるＶＣＸＯ９４への制御出力を積分することにより、正確で安定した周波数情報を抽出している。
【００８１】
ＳＹＮＣ３の処理が完了すると、正確な周波数成分が求められることになる。そこで、周波数抽出回路１０６は、抽出した周波数情報を２次ＰＬＬ回路１０４を構成する第１積分回路１１８のタップ１２３にセットして初期化する。次に、制御セレクタ１０５により、ＰＬＬ回路を１次系ＰＬＬ回路１０３から２次系ＰＬＬ回路１０４に切り替える（図６（２）及び（３）参照）。
【００８２】
図６（３）に示すＳＹＮＣ４、ＳＹＮＣ５及びＳＹＮＣ６の各処理では、タイミング同期部８２は、２次系ＰＬＬモードで動作する。すなわち、ＳＹＮＣ４、ＳＹＮＣ５及びＳＹＮＣ６の各処理の前半において、２次系ＰＬＬモードで位相の引き込みを行い、位相ずれをなくしておく。このため、図４に示す２次ＰＬＬ回路１０４を構成する第１積分回路１１８における周波数情報の更新動作は停止しておく。また、制御係数発生回路１１７は、ＴＩＭ抽出回路１０１から供給されるタイミング位相信号に基づいて、第１積分回路１１８を駆動する制御係数と、第２積分回路１１９を駆動する位相制御係数とを生成する。
【００８３】
第１積分回路１１８において、加算器１２１は、制御係数発生回路１１７から供給される制御係数と、タップ１２３から供給される周波数成分とを加算して加算結果を加算器１２２及びタップ１２３に供給する。加算器１２２は、制御係数発生回路１１７から供給される制御係数と、加算器１２１から供給される加算結果とを加算して加算結果を第２積分回路１１９に供給する。
【００８４】
第２積分回路１１９は、第１積分回路１１８から供給される情報と、制御係数発生回路１１７から供給される位相制御係数とに基づいてＰＬＬ動作することとなる。すなわち、第２積分回路１１９において、加算器１２４は、第１積分回路１１８から供給される情報と、タップ１２５から供給される周波数成分とを加算して加算結果を第２積分制御回路１２６に供給する。第２積分制御回路１２６は、第１積分回路１１８から供給される情報から、制限されたビット長の情報を切り出し、制御セレクタ１０５を介してＶＣＸＯ９４へ出力するとともに、出力されなかった差分値を第２積分回路１１９、具体的には、タップ１２５に戻す。この処理を行うことにより、高精度化を実現することができる。
【００８５】
したがって、制御係数発生回路１１７からの位相制御係数を可変とした場合、制御範囲が可変となり、ＳＹＮＣ４、ＳＹＮＣ５及びＳＹＮＣ６の３段階の処理において、周波数の絞り込みを行うことにより、順次、周波数精度を向上させていくことが可能となる。
【００８６】
図７に１次系ＰＬＬモード及び２次系ＰＬＬモードにおける引き込み段階の一例を示す。図７は、横軸に各ＳＹＮＣの処理段階、縦軸に位相量及び周波数量をそれぞれとり、ＳＹＮＣの処理段階ごとの位相量及び周波数量をそれぞれプロットしたものである。図７からは、ＳＹＮＣ段階ごとに制御係数の絞り込みが行われ、順次ジッタ精度及び周波数精度の絞り込みが行われていることが分かる。図７に示すグラフでは、±１００ｐｐｍから順次、±１０ｐｐｍ、±１ｐｐｍそして±０．１ｐｐｍと推移している、すなわち、全体として対数リニアの曲線となっており、引き込み時間の短縮には効果的であることが分かる。
【００８７】
このように、本実施の形態によれば、最大で２４００台の遊技機（端末）１がホールに設置され、親機３４２と中継機４を介して接続されるような大規模なシステムにおいて、１次系ＰＬＬ回路１０３及び２次系ＰＬＬ回路１０４以外に、０次系ＰＬＬ回路１０２を新たに設け、これらの回路を順次３段階に切り替えてＰＬＬ制御をすることにより、符号長が比較的長いビーコン信号ＢＣ１及びＢＣ２を用いた場合でも、安定したＰＬＬの引き込みを実現することができる。
【００８８】
また、本実施の形態によれば、制御セレクタ１０５の後段に周波数抽出回路１０６を設け、位相引き込み後に制御セレクタ１０５から出力されるＶＣＸＯ９４への制御出力を積分することにより、ＳＹＮＣ段階ごとの正確で高精度な周波数情報の抽出が可能となっている。また、本実施の形態によれば、０次系ＰＬＬ回路１０２において、複素共役極性判定回路１１１によるタイミング位相差信号の極性判定と、判定回路１１３による周波数領域判定との２段階の処理を設け、周波数範囲をより細かに絞り込むことにより、高速の引き込みを実現することができる。
【００８９】
また、本実施の形態によれば、１次系ＰＬＬ回路１０３の処理を前半の位相引き込み処理及び後半の周波数調整処理の２段階に分離することにより、高精度の周波数抽出を実現することができる。さらに、本実施の形態によれば、２次系ＰＬＬ回路１０４の処理を３段階に分離し、各段階の前半で位相引き込み処理を行うとともに、後半で周波数抽出処理を行うことにより、段階的に高精度引き込みを高速で実現することができる。
【００９０】
また、本実施の形態によれば、図５（ｂ）〜（ｅ）に示すように、各制御範囲にオーバラップの範囲を持たせることにより、安定した引き込み時間を確保することができる。さらに、本実施の形態によれば、０次系ＰＬＬ回路１０２において、複素共役極性判定回路１１、積分回路１１２及び判定回路１１３により、位相が引き込んでいない状態でも、正確な周波数の進み又は遅れを判断することができる。このように、本実施の形態によれば、ＰＬＬの制御範囲が、受信された同期信号の周波数許容範囲に入り、安定したＰＬＬの引き込みを実現することができる。
【００９１】
以上、本発明の実施の形態について図面を参照して詳述してきたが、具体的な構成はこれらの実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計の変更等があっても本発明に含まれる。
例えば、上述した実施の形態では、ＶＣＸＯ９４を設ける例を示したが、これに限定されず、ＶＣＸＯ９４に換えて、ディジタル制御水晶発振器（ＤＣＸＯ）を設けても良い。ＶＣＸＯ９４及びＤＣＸＯの両方を含む概念として、「可変発振器」を挙げることができる。
【００９２】
また、上述した実施の形態では、子機２を構成するＰＬＣモデム６１の構成のみについて説明した。中継機４、親機３４１及び３４２並びに子機４６を構成するＰＬＣモデムの構成は、接続部６８の構成以外は、前述したＰＬＣ６１の構成と異なることはない。ただし、各ＰＬＣモデムが取り扱う信号、データや実行されるプログラム等が異なっている。
また、上述した実施の形態では、本発明をＰＬＣシステムに適用する例を示したが、これに限定されず、本発明は、例えば、ロボット制御など、フィードバック制御装置を必要とする各種の制御に幅広く適用することができる。
【図面の簡単な説明】
【００９３】
【図１】本発明の実施の形態に係るＰＬＬ制御装置を適用したＰＬＣシステムの概略構成を示すブロック図である。
【図２】本実施の形態に係るＰＬＣシステムで送受信されるマスタフレームの構成の一例を示す図である。
【図３】子機を構成するＰＬＣモデムの構成を示すブロック図である。
【図４】本発明の実施の形態に係るＰＬＬ制御装置を構成するタイミング同期部の構成を示すブロック図である。
【図５】本発明の実施の形態に係るＰＬＬ制御装置のＰＬＬ引き込み範囲の一例を示す図である。
【図６】本発明の実施の形態に係るＰＬＬ制御装置のＰＬＬ引き込みの時間的推移の一例を示す図である。
【図７】本発明の実施の形態に係るＰＬＬ制御装置の１次系ＰＬＬモード及び２次系ＰＬＬモードにおける引き込み段階の一例を示す図である。
【符号の説明】
【００９４】
１…遊技機（端末）、２，４６…子機、３…島、４…中継機、５，８，１１，２４，２５，２６，３８，４２，４７…電源ケーブル、６，３２，３３…３２分岐回路、７，３５…分岐アダプタ（分岐ＡＤＰ）、９，２２…変圧器、１０，３７１，３７２，４９，５０，５１，５３…通信線、２１…受電設備内分電盤、２３…６分岐回路、３１…フロア入口分電盤、３４１，３４２…親機、４１…ホール内監視室、４３…壁コンセント、４４…サーバ、４５…ホール内ＬＡＮ、４８…差し込みプラグ、５２…ＷＡＮ、５４…センタ内サーバ、６１…ＰＬＣモデム、６２…ディジタル部、６３…アナログ部、６４…電源部、６５…送信ドライバ回路（ＤＶ）、６６…トランス、６７…コモンモードチョーク（ＣＭＣ）、６８…接続部、７１…ＰＬＣメディアアクセス（ＰＬＣ−ＭＡＣ）制御部、７２…多重化処理部、７３…多重分離処理部、７４…スクランブラ（ＳＣＲ）・和分回路、７５…信号点発生部（同期信号発生手段）、７６…逆高速フーリエ変換部（ＩＦＦＴ）、７７…変調部（ＭＯＤ）、７８…Ｄ／Ａ変換器、７９…Ａ／Ｄ変換器、８０…復調部（ＤＥＭ）、８１…高速フーリエ変換部（ＦＦＴ）、８２…タイミング同期部（ＴＩＭ抽出＆ＰＬＬ）、８３…信号点判定部、８４…差分・デスクランブル（ＤＳＣＲ）回路、８５…コントローラ（ＣＰＵ）、８６…インターフェイス、８７…ＰＬＣスイッチ部（ＰＬＣ−ＳＷ）、９１…第１ローパスフィルタ（ＬＰＦ）、９２…ハイパスフィルタ及びゲインスイッチ部（ＨＰＦ＆ＧＳＷ）、９３…第２ＬＰＦ、９４…電圧制御型水晶発振器（ＶＣＸＯ）、９５…電源出力部、９６…電源フィルタ、１０１…タイミング抽出回路、１０２…０次ＰＬＬ回路、１０３…１次ＰＬＬ回路、１０４…２次ＰＬＬ回路、１０５…制御セレクタ、１０６…周波数抽出回路、１０７…同期制御回路、１０８…各種制御係数発生回路、１１１…複素共役極性判定回路、１１２…積分回路、１１３…判定回路、１１４…０次ＰＬＬ制御回路、１１５…イマジナリ極性判定回路、１１６…１次ＰＬＬ制御回路、１１７…制御係数発生回路、１１８…第１積分回路、１１９…第２積分回路、１２１，１２２，１２４…加算器、１２３，１２５…タップ、１２６…第２積分制御回路
【特許請求の範囲】
【請求項１】
入力信号からタイミング成分を抽出するタイミング抽出回路と、
供給される制御信号に基づいて基準信号の位相及び／又は発振周波数を制御する可変発振器と、
前記抽出されたタイミング成分の位相差に基づいて前記基準信号の発振周波数範囲を設定するための前記制御信号を出力する０次ＰＬＬ回路と、
前記抽出されたタイミング成分の前記位相差に基づいて前記基準信号の位相を制御するための前記制御信号を出力する１次ＰＬＬ回路と、
前記０次ＰＬＬ回路又は前記１次ＰＬＬ回路から供給される前記制御信号を順次切り替えて前記可変発振器に供給する切替手段と
を備えていることを特徴とするＰＬＬ制御装置。
【請求項２】
前記抽出されたタイミング成分の前記位相差に基づいて前記基準信号の前記位相及び前記発振周波数を制御するための前記制御信号を出力する２次ＰＬＬ回路を備え、
前記切替手段は、前記０次ＰＬＬ回路、前記１次ＰＬＬ回路又は２次ＰＬＬ回路から供給される前記制御信号を順次切り替えて前記可変発振器に供給する
ことを特徴とする請求項１に記載のＰＬＬ制御装置。
【請求項３】
前記０次ＰＬＬ回路は、
前記抽出されたタイミング成分の位相差の極性を判定し、前記入力信号の周波数が前記基準信号の周波数より進んでいるか否かを判断する複素共役極性判定回路と、
前記複素共役極性判定回路の出力信号を積分する積分回路と、
前記積分回路の積分結果の極性を判断することにより、周波数領域判定を行う判定回路と、
前記判定回路から供給される周波数領域情報に基づいて、複数種類の自走周波数の設定値を出力する０次ＰＬＬ制御回路と
を備えていることを特徴とする請求項１又は２に記載のＰＬＬ制御装置。
【請求項４】
前記複素共役極性判定回路は、前記抽出されたタイミング成分の相対位相差を計算し、計算した相対位相差の極性を判定し、前記判定の結果に基づいて前記入力信号の周波数が前記基準信号の周波数より進んでいるか否かを判断することを特徴とする請求項３に記載のＰＬＬ制御装置。
【請求項５】
前記１次ＰＬＬ回路は、
前記抽出されたタイミング成分の位相差の極性を判定し、前記抽出されたタイミング成分の位相が進んでいるか否かを判断するイマジナリ極性判定回路と、
前記判定回路から供給される周波数領域情報に基づいて前記基準信号の中心周波数を設定するとともに、前記イマジナリ極性判定回路から供給されるイマジナリ成分の極性に基づいて複数の１次系ＰＬＬ制御情報を獲得する１次ＰＬＬ制御回路と
を備えていることを特徴とする請求項２乃至４のいずれかに記載のＰＬＬ制御装置。
【請求項６】
前記２次ＰＬＬ回路は、
前記抽出されたタイミング成分に基づいて制御係数及び位相制御係数を生成する制御係数発生回路と、
前記制御係数発生回路から供給される前記制御係数を積分する第１積分回路と、
前記制御係数発生回路から供給される前記位相制御係数を積分する第２積分回路と
を備えていることを特徴とする請求項２乃至５のいずれかに記載のＰＬＬ制御装置。
【請求項７】
前記切替手段から前記可変発振器に供給される前記制御信号から周波数情報を抽出する周波数情報抽出回路を備え、
前記第１積分回路は前記周波数情報に基づいて初期化される
ことを特徴とする請求項６に記載のＰＬＬ制御装置。
【請求項８】
入力信号から抽出したタイミング成分の位相差に基づいて基準信号の発振周波数範囲を設定するための前記制御信号を出力する０次ＰＬＬ制御過程と、
前記タイミング成分の前記位相差に基づいて前記基準信号の位相を制御するための前記制御信号を出力する１次ＰＬＬ制御過程とを有し、
前記０次ＰＬＬ制御過程又は前記１次ＰＬＬ制御過程で生成される前記制御信号を順次切り替えて可変発振器に供給して前記基準信号の位相及び／又は発振周波数を制御する
ことを特徴とするＰＬＬ制御方法。
【請求項９】
前記タイミング成分の前記位相差に基づいて前記基準信号の前記位相及び前記発振周波数を制御するための前記制御信号を出力する２次ＰＬＬ制御過程を有し、
前記０次ＰＬＬ制御過程、前記１次ＰＬＬ制御過程又は前記２次ＰＬＬ制御過程で生成される前記制御信号を順次切り替えて可変発振器に供給して前記基準信号の位相及び／又は発振周波数を制御する
ことを特徴とする請求項８に記載のＰＬＬ制御方法。
【請求項１０】
前記０次ＰＬＬ制御過程は、
前記タイミング成分の位相差の極性を判定し、前記入力信号の周波数が前記基準信号の周波数より進んでいるか否かを判断する複素共役極性判定過程と、
前記複素共役極性判定過程の判断結果である信号を積分する積分過程と、
前記積分過程の積分結果の極性を判断することにより、周波数領域判定を行う判定過程と、
前記判定過程の結果である周波数領域情報に基づいて、複数種類の自走周波数の設定値を出力する０次ＰＬＬ制御過程と
を有していることを特徴とする請求項８又は９に記載のＰＬＬ制御方法。
【請求項１１】
前記複素共役極性判定過程では、前記タイミング成分の相対位相差を計算し、計算した相対位相差の極性を判定し、前記判定の結果に基づいて前記入力信号の周波数が前記基準信号の周波数より進んでいるか否かを判断することを特徴とする請求項１０に記載のＰＬＬ制御方法。
【請求項１２】
前記１次ＰＬＬ制御過程は、
前記タイミング成分の位相差の極性を判定し、前記タイミング成分の位相が進んでいるか否かを判断するイマジナリ極性判定過程と、
前記判定過程の結果である周波数領域情報に基づいて前記基準信号の中心周波数を設定するとともに、前記イマジナリ極性判定過程の結果であるイマジナリ成分の極性に基づいて複数の１次系ＰＬＬ制御情報を獲得する１次ＰＬＬ制御過程と
を有していることを特徴とする請求項９乃至１１のいずれかに記載のＰＬＬ制御方法。
【請求項１３】
前記２次ＰＬＬ制御過程は、
前記タイミング成分に基づいて制御係数及び位相制御係数を生成する制御係数発生過程と、
前記制御係数を積分する第１積分過程と、
前記位相制御係数を積分する第２積分過程と
を有していることを特徴とする請求項９乃至１２のいずれかに記載のＰＬＬ制御方法。
【請求項１４】
前記可変発振器に供給される前記制御信号から周波数情報を抽出する周波数情報抽出過程を有し、
前記第１積分過程では前記周波数情報に基づいて初期化される
ことを特徴とする請求項１３に記載のＰＬＬ制御方法。
【請求項１】
入力信号からタイミング成分を抽出するタイミング抽出回路と、
供給される制御信号に基づいて基準信号の位相及び／又は発振周波数を制御する可変発振器と、
前記抽出されたタイミング成分の位相差に基づいて前記基準信号の発振周波数範囲を設定するための前記制御信号を出力する０次ＰＬＬ回路と、
前記抽出されたタイミング成分の前記位相差に基づいて前記基準信号の位相を制御するための前記制御信号を出力する１次ＰＬＬ回路と、
前記０次ＰＬＬ回路又は前記１次ＰＬＬ回路から供給される前記制御信号を順次切り替えて前記可変発振器に供給する切替手段と
を備えていることを特徴とするＰＬＬ制御装置。
【請求項２】
前記抽出されたタイミング成分の前記位相差に基づいて前記基準信号の前記位相及び前記発振周波数を制御するための前記制御信号を出力する２次ＰＬＬ回路を備え、
前記切替手段は、前記０次ＰＬＬ回路、前記１次ＰＬＬ回路又は２次ＰＬＬ回路から供給される前記制御信号を順次切り替えて前記可変発振器に供給する
ことを特徴とする請求項１に記載のＰＬＬ制御装置。
【請求項３】
前記０次ＰＬＬ回路は、
前記抽出されたタイミング成分の位相差の極性を判定し、前記入力信号の周波数が前記基準信号の周波数より進んでいるか否かを判断する複素共役極性判定回路と、
前記複素共役極性判定回路の出力信号を積分する積分回路と、
前記積分回路の積分結果の極性を判断することにより、周波数領域判定を行う判定回路と、
前記判定回路から供給される周波数領域情報に基づいて、複数種類の自走周波数の設定値を出力する０次ＰＬＬ制御回路と
を備えていることを特徴とする請求項１又は２に記載のＰＬＬ制御装置。
【請求項４】
前記複素共役極性判定回路は、前記抽出されたタイミング成分の相対位相差を計算し、計算した相対位相差の極性を判定し、前記判定の結果に基づいて前記入力信号の周波数が前記基準信号の周波数より進んでいるか否かを判断することを特徴とする請求項３に記載のＰＬＬ制御装置。
【請求項５】
前記１次ＰＬＬ回路は、
前記抽出されたタイミング成分の位相差の極性を判定し、前記抽出されたタイミング成分の位相が進んでいるか否かを判断するイマジナリ極性判定回路と、
前記判定回路から供給される周波数領域情報に基づいて前記基準信号の中心周波数を設定するとともに、前記イマジナリ極性判定回路から供給されるイマジナリ成分の極性に基づいて複数の１次系ＰＬＬ制御情報を獲得する１次ＰＬＬ制御回路と
を備えていることを特徴とする請求項２乃至４のいずれかに記載のＰＬＬ制御装置。
【請求項６】
前記２次ＰＬＬ回路は、
前記抽出されたタイミング成分に基づいて制御係数及び位相制御係数を生成する制御係数発生回路と、
前記制御係数発生回路から供給される前記制御係数を積分する第１積分回路と、
前記制御係数発生回路から供給される前記位相制御係数を積分する第２積分回路と
を備えていることを特徴とする請求項２乃至５のいずれかに記載のＰＬＬ制御装置。
【請求項７】
前記切替手段から前記可変発振器に供給される前記制御信号から周波数情報を抽出する周波数情報抽出回路を備え、
前記第１積分回路は前記周波数情報に基づいて初期化される
ことを特徴とする請求項６に記載のＰＬＬ制御装置。
【請求項８】
入力信号から抽出したタイミング成分の位相差に基づいて基準信号の発振周波数範囲を設定するための前記制御信号を出力する０次ＰＬＬ制御過程と、
前記タイミング成分の前記位相差に基づいて前記基準信号の位相を制御するための前記制御信号を出力する１次ＰＬＬ制御過程とを有し、
前記０次ＰＬＬ制御過程又は前記１次ＰＬＬ制御過程で生成される前記制御信号を順次切り替えて可変発振器に供給して前記基準信号の位相及び／又は発振周波数を制御する
ことを特徴とするＰＬＬ制御方法。
【請求項９】
前記タイミング成分の前記位相差に基づいて前記基準信号の前記位相及び前記発振周波数を制御するための前記制御信号を出力する２次ＰＬＬ制御過程を有し、
前記０次ＰＬＬ制御過程、前記１次ＰＬＬ制御過程又は前記２次ＰＬＬ制御過程で生成される前記制御信号を順次切り替えて可変発振器に供給して前記基準信号の位相及び／又は発振周波数を制御する
ことを特徴とする請求項８に記載のＰＬＬ制御方法。
【請求項１０】
前記０次ＰＬＬ制御過程は、
前記タイミング成分の位相差の極性を判定し、前記入力信号の周波数が前記基準信号の周波数より進んでいるか否かを判断する複素共役極性判定過程と、
前記複素共役極性判定過程の判断結果である信号を積分する積分過程と、
前記積分過程の積分結果の極性を判断することにより、周波数領域判定を行う判定過程と、
前記判定過程の結果である周波数領域情報に基づいて、複数種類の自走周波数の設定値を出力する０次ＰＬＬ制御過程と
を有していることを特徴とする請求項８又は９に記載のＰＬＬ制御方法。
【請求項１１】
前記複素共役極性判定過程では、前記タイミング成分の相対位相差を計算し、計算した相対位相差の極性を判定し、前記判定の結果に基づいて前記入力信号の周波数が前記基準信号の周波数より進んでいるか否かを判断することを特徴とする請求項１０に記載のＰＬＬ制御方法。
【請求項１２】
前記１次ＰＬＬ制御過程は、
前記タイミング成分の位相差の極性を判定し、前記タイミング成分の位相が進んでいるか否かを判断するイマジナリ極性判定過程と、
前記判定過程の結果である周波数領域情報に基づいて前記基準信号の中心周波数を設定するとともに、前記イマジナリ極性判定過程の結果であるイマジナリ成分の極性に基づいて複数の１次系ＰＬＬ制御情報を獲得する１次ＰＬＬ制御過程と
を有していることを特徴とする請求項９乃至１１のいずれかに記載のＰＬＬ制御方法。
【請求項１３】
前記２次ＰＬＬ制御過程は、
前記タイミング成分に基づいて制御係数及び位相制御係数を生成する制御係数発生過程と、
前記制御係数を積分する第１積分過程と、
前記位相制御係数を積分する第２積分過程と
を有していることを特徴とする請求項９乃至１２のいずれかに記載のＰＬＬ制御方法。
【請求項１４】
前記可変発振器に供給される前記制御信号から周波数情報を抽出する周波数情報抽出過程を有し、
前記第１積分過程では前記周波数情報に基づいて初期化される
ことを特徴とする請求項１３に記載のＰＬＬ制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１０−１０７７４（Ｐ２０１０−１０７７４Ａ）
【公開日】平成２２年１月１４日（２０１０．１．１４）
【国際特許分類】
【出願番号】特願２００８−１６４５７３（Ｐ２００８−１６４５７３）
【出願日】平成２０年６月２４日（２００８．６．２４）
【出願人】（０００１６１８０６）京楽産業．株式会社 (4,820)
【Ｆターム（参考）】
【公開日】平成２２年１月１４日（２０１０．１．１４）
【国際特許分類】
【出願日】平成２０年６月２４日（２００８．６．２４）
【出願人】（０００１６１８０６）京楽産業．株式会社 (4,820)
【Ｆターム（参考）】
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