容量切り換え回路、ＶＣＯ、およびＰＬＬ回路
【課題】 ＰＬＬおよびＶＣＯの発振特性を改善できる容量切り換え回路を提供する。
【解決手段】 端子Ｐ1と端子Ｐ2との間に、コンデンサＣ1k（ｋ＝０〜ｎ）と、ＦＥＴ（Ｑ1k）と、コンデンサＣ2kとを直列接続する。ＦＥＴ（Ｑ1k）のソースにＦＥＴ（Ｑ3k）のドレインを接続する。ＦＥＴ（Ｑ1k）のドレインにＦＥＴ（Ｑ4k）のドレインを接続する。ＦＥＴ（Ｑ3k、Ｑ4k）のゲートは互いに接続し、それらのソースも互いに接続する。ＦＥＴ（Ｑ1k）のゲートに、このＦＥＴ（Ｑ1k）をオンオフ制御する制御データｂkを供給する。ＦＥＴ（Ｑ4k）のソースに、少なくともＦＥＴ（Ｑ1k）がオフのときには、ＦＥＴ（Ｑ3k、Ｑ4k）をオフにするソースバイアス電圧ＶSkを供給する。
【解決手段】 端子Ｐ1と端子Ｐ2との間に、コンデンサＣ1k（ｋ＝０〜ｎ）と、ＦＥＴ（Ｑ1k）と、コンデンサＣ2kとを直列接続する。ＦＥＴ（Ｑ1k）のソースにＦＥＴ（Ｑ3k）のドレインを接続する。ＦＥＴ（Ｑ1k）のドレインにＦＥＴ（Ｑ4k）のドレインを接続する。ＦＥＴ（Ｑ3k、Ｑ4k）のゲートは互いに接続し、それらのソースも互いに接続する。ＦＥＴ（Ｑ1k）のゲートに、このＦＥＴ（Ｑ1k）をオンオフ制御する制御データｂkを供給する。ＦＥＴ（Ｑ4k）のソースに、少なくともＦＥＴ（Ｑ1k）がオフのときには、ＦＥＴ（Ｑ3k、Ｑ4k）をオフにするソースバイアス電圧ＶSkを供給する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、容量切り換え回路、ＶＣＯ、およびＰＬＬ回路に関する。
【背景技術】
【０００２】
スーパーヘテロダイン方式の受信機をシンセサイザ方式に構成した場合、その局部発振信号はＰＬＬ回路により形成されるが、そのＰＬＬ回路の一部であるＶＣＯの共振回路は、一般にＬＣ共振回路により構成される。
【０００３】
図７において、符号１１は、そのようなＶＣＯの一例を示す。すなわち、ＮチャンネルのＭＯＳ−ＦＥＴ（Ｑ1、Ｑ2）のソースが互いに接続されるとともに、定電流源Ｑ0を通じて接地される。また、ＦＥＴ（Ｑ1、Ｑ2）のドレインが共振用のコイルＬ1、Ｌ2を通じて電源端子Ｔ1に接続されるとともに、相手のゲートに接続される。また、ＦＥＴ（Ｑ1、Ｑ2）のドレイン間に、可変容量ダイオードなどの可変容量素子ＣDが接続され、この可変容量素子ＣDとコイルＬ1、Ｌ2とにより共振回路２１が構成される。なお、可変容量素子ＣDには、制御電圧ＶCが供給される。
【０００４】
したがって、制御電圧ＶCにより可変容量素子ＣDの容量が変化するので、ＶＣＯ１１の発振周波数ｆVCOを変更することができる。
【０００５】
ところが、上記のようなＶＣＯ１１を有するＰＬＬをＩＣ化した場合、可変容量素子ＣDもオンチップ化すると、オンチップ化しないときよりも、その容量の可変範囲が狭くなり、共振回路２１の共振周波数、すなわち、発振周波数ｆVCOの可変範囲が狭くなってしまう。特に、ＩＣの低消費電力化などのために端子Ｔ1の電源電圧＋ＶDDが低いときには、制御電圧ＶCの変化範囲が狭くなるので、結果として、発振周波数ｆVCOの可変範囲がなおさら狭くなってしまう。
【０００６】
そこで、図８あるいは図９に示すような容量切り換え回路２２により、共振回路２１における共振用の容量を切り換えることが考えられている。なお、図７において、ＦＥＴ（Ｑ1、Ｑ2）のドレインと、コイルＬ1、Ｌ2との接続点を点Ｐ1、Ｐ2とする。
【０００７】
そして、図８の容量切り換え回路２２においては、ｎ対（ｎは１以上の整数）のＮチャンネルのＭＯＳ−ＦＥＴＱ1k、Ｑ2k（ｋ＝０〜ｎ）が設けられ、それらのソースが接地されるとともに、それらのドレインがコンデンサＣ1k、Ｃ2kを通じて図７にも示す接続点Ｐ1、Ｐ2に接続される。また、ＦＥＴ（Ｑ1k、Ｑ2k）のゲートには、それらをオンオフ制御する制御ビットｂk（制御データＤD）が供給される。
【０００８】
なお、コンデンサＣ1k、Ｃ2kの容量は、例えば、
Ｃ1k＝Ｃ2k＝Ｃ0・２^ｋ ・・・ (1)
Ｃ0：所定の容量
とされる。
【０００９】
したがって、例えばｂ0＝“Ｌ”のときには、ＦＥＴ（Ｑ10、Ｑ20）がオフになるので、接続点Ｐ1、Ｐ2にコンデンサＣ10、Ｃ20が接続されていないときと等価である。しかし、ｂ0＝“Ｈ”のときには、ＦＥＴ（Ｑ10、Ｑ20）がオンになるので、接続点Ｐ1、Ｐ2は、コンデンサＣ10、Ｃ20を通じて接地に接続されることになり、このとき、コンデンサＣ10、Ｃ20は、コイルＬ1、Ｌ2に交流的に並列接続されることになる。したがって、このときの共振回路２１の共振周波数、すなわち、ＶＣＯ１１の発振周波数ｆVCOは、コイルＬ1、Ｌ2の値と、コンデンサＣ10、Ｃ20の値と、可変容量素子ＣDの値とで決まることになる。
【００１０】
同様に、他のＦＥＴ（Ｑ11、Ｑ21）〜（Ｑ1n、Ｑ2n）も、ビットｂ1〜ｂnのレベルに対応してオフあるいはオンとなるので、コンデンサＣ11、Ｃ21〜（Ｃ1n、Ｃ2n）が、コイルＬ1、Ｌ2に選択的に並列接続されることになる。
【００１１】
したがって、制御ビットｂ0〜ｂnのレベルに対応して、コイルＬ1、Ｌ2に、コンデンサ（Ｃ10、Ｃ20）〜（Ｃ1n、Ｃ2n）が選択的に接続されることになるとともに、このとき、コンデンサ（Ｃ10、Ｃ20）〜（Ｃ1n、Ｃ2n）の値は、(1)式に示すように設定されているので、コイルＬ1、Ｌ2に並列接続されるコンデンサの容量を、値Ｃ0ずつ２^ｋステップにわたって変更することができる。
【００１２】
この結果、制御ビットｂ0〜ｂnにより、１つの受信バンドが２^ｋ個のサブバンドに分割され、そのサブバンドのそれぞれにおいて、可変容量素子ＣDおよび制御電圧ＶCにより、発振周波数ｆVCOが変更されることになる。したがって、可変容量素子ＣDの容量の変化範囲が狭くなっても、ＶＣＯ１１の発振周波数ｆVCOとして、必要な周波数を得ることができる。
【００１３】
一方、図９の容量切り換え回路２２においては、接続点Ｐ1とＰ2との間に、コンデンサＣ1kと、ＮチャンネルのＭＯＳ−ＦＥＴ（Ｑ1k）のソース・ドレイン間と、コンデンサＣ2kとが直列接続されるとともに、ＦＥＴ（Ｑ1k）のソースおよびドレインがバイアス用の抵抗器Ｒ1k、Ｒ2kを通じて接地される。また、ＦＥＴ（Ｑ1k）のゲートに制御ビットｂkが供給される。
【００１４】
したがって、例えばｂ0＝“Ｌ”のときには、ＦＥＴ（Ｑ10）がオフになるので、接続点Ｐ1とＰ2との間には、コンデンサＣ10、Ｃ20が接続されていないときと等価である。しかし、ｂ0＝“Ｈ”のときには、ＦＥＴ（Ｑ10）がオンになるので、接続点Ｐ1とＰ2との間は、コンデンサＣ10、Ｃ20の直列回路を通じて接続されることになり、このとき、コンデンサＣ10、Ｃ20は、可変容量素子ＣDに並列接続されることになる。したがって、このときのＶＣＯ１１の発振周波数ｆVCOは、コイルＬ1、Ｌ2の値と、コンデンサＣ10、Ｃ20の値と、可変容量素子ＣDの値とで決まることになる。
【００１５】
同様に、他のＦＥＴ（Ｑ11、Ｑ21）〜（Ｑ1n、Ｑ2n）も、ビットｂ1〜ｂnのレベルに対応してオフあるいはオンとなるので、コンデンサ（Ｃ11、Ｃ21）〜（Ｃ1n、Ｃ2n）の各直列回路が、可変容量素子ＣDに選択的に並列接続されることになる。
【００１６】
したがって、制御ビットｂ0〜ｂnのレベルに対応して、可変容量素子ＣDに、コンデンサ（Ｃ10、Ｃ20）〜（Ｃ1n、Ｃ2n）の直列回路が選択的に接続されることになるとともに、このとき、コンデンサ（Ｃ10、Ｃ20）〜（Ｃ1n、Ｃ2n）の値は、(1)式に示すように設定されているので、コイルＬ1、Ｌ2に並列接続されるコンデンサの容量を、値Ｃ0／２ずつ２^ｋステップにわたって変更することができる。
【００１７】
この結果、図９の容量切り換え回路２２の場合も、制御ビットｂ0〜ｂnにより、１つの受信バンドが２^ｋ個のサブバンドに分割され、そのサブバンドのそれぞれにおいて、可変容量素子ＣDおよび制御電圧ＶCにより、発振周波数ｆVCOが変更されることになる。したがって、可変容量素子ＣDの容量の変化範囲が狭くなっても、ＶＣＯ１１の発振周波数ｆVCOとして、必要な周波数を得ることができる。
【００１８】
なお、先行技術文献として例えば以下のものがある。
【特許文献１】特開２００１−１５６６２９号公報
【特許文献２】特開平９−９３１２５号公報
【特許文献３】特開平１１−３０８１０１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
ここで、図８の容量切り換え回路２２について、ＦＥＴ（Ｑ10、Ｑ20）〜（Ｑ1n、Ｑ2n）およびコンデンサ（Ｃ10、Ｃ20）〜（Ｃ1n、Ｃ2n）を代表してＦＥＴ（Ｑ10、Ｑ20）およびコンデンサＣ10、Ｃ20により考察する。すなわち、簡単のため、図８の容量切り換え回路２２は、ＦＥＴ（Ｑ10、Ｑ20）およびコンデンサＣ10、Ｃ20だけであるとする。
【００２０】
そして、
ＣON ：ＦＥＴ（Ｑ10、Ｑ20）がオンになったときに点Ｐ1、Ｐ2から見た容量
ＣOFF：ＦＥＴ（Ｑ10、Ｑ20）がオフになったときに点Ｐ1、Ｐ2から見た容量
とする。
【００２１】
すると、容量比ＣON／ＣOFFが大きくなるほど、ＦＥＴ（Ｑ10、Ｑ20）のオンオフによる発振周波数ｆVCOの変化範囲（サブバンドの切り換えによる帯域幅）を広くすることができる。
【００２２】
そして、
ＣP：ＦＥＴ（Ｑ10）のソース・バックゲート間の寄生容量
とすると、ＦＥＴ（Ｑ10）がオフの場合、その寄生容量ＣPがコンデンサＣ1Oに直列接続されるので、
ＣOFF＝Ｃ10・ＣP／（Ｃ10＋ＣP） ・・・ (2)
となる。したがって、容量比ＣON／ＣOFFは、(2)式から
ＣON／ＣOFF＝１＋Ｃ10／ＣP ・・・ (3)
となる。
【００２３】
また、
α ：定数
Ｗ ：ＦＥＴ（Ｑ10、Ｑ20）のゲート幅
とすると、寄生容量ＣPはゲート幅Ｗに比例し、
ＣP＝α・Ｗ ・・・ (4)
である。そこで、(3)式に(4)式を代入すると、(3)式は、
ＣON／ＣOFF−１＝Ｃ10／（α・Ｗ） ・・・ (5)
となる。そして、ＦＥＴ（Ｑ20）およびコンデンサＣ20についても同様である。
【００２４】
つまり、ＦＥＴ（Ｑ10）のゲート幅Ｗが狭くなるほど、容量比ＣON／ＣOFFが大きくなり、ＦＥＴ（Ｑ10、Ｑ20）のオンオフによる発振周波数ｆVCOの変化範囲を広くすることができる。
【００２５】
一方、ＦＥＴ（Ｑ10）がオンの場合、
ＲON：ＦＥＴ（Ｑ10）のオン抵抗
とすると、このオン抵抗ＲONがコンデンサＣ10に直列接続されるので、このオン抵抗ＲONが小さくなるほど、共振回路２１のＱ値が高くなる。すなわち、
ＱON：ＦＥＴ（Ｑ10、Ｑ20）がオンのときの共振回路２１のＱ値
とすると、
ＱON＝１／（２πｆVCO・Ｃ10・ＲON） ・・・ (6)
となる。
【００２６】
また、オン抵抗ＲONは、ゲート幅Ｗに反比例し、
ＲON＝β／Ｗ ・・・ (7)
β：定数
である。そこで、(6)式に(7)式を代入すると、(6)式は、
ＱON＝γ・Ｗ ・・・ (8)
γ＝１／（２πｆVCO・Ｃ10・β）
となる。
【００２７】
つまり、ＦＥＴ（Ｑ10、Ｑ20）のゲート幅Ｗが狭くなるほど、共振回路２１のＱ値（ＱON）が高くなり、ＶＣＯ１１の発振信号ＳVCOの位相ノイズ特性が改善される。
【００２８】
以上ことから、(5)式および(8)式によれば、ＦＥＴ（Ｑ10、Ｑ20）のオンオフによる発振周波数ｆVCOの変化範囲を広くするには、ＦＥＴ（Ｑ10、Ｑ20）のゲート幅Ｗを広くすることが要求され、ＶＣＯ１１の位相ノイズ特性を向上させるには、ＦＥＴ（Ｑ10、Ｑ20）のゲート幅Ｗを狭くすることが要求される。
【００２９】
つまり、ＦＥＴ（Ｑ10、Ｑ20）のオンオフによる発振周波数ｆVCOの変化範囲の拡大と、ＶＣＯ１１の発振信号ＳVCOの位相ノイズ特性の改善とは、トレードオフの関係にあり、両立させることが困難である。
【００３０】
しかも、図８の容量切り換え回路２２においては、ＦＥＴ（Ｑ10、Ｑ20）のオン抵抗ＲON、ＲONが、コンデンサＣ10、Ｃ20に対してそれぞれ直列に付加され、２素子分の抵抗値となるため、比較的高い値となってしまう。
【００３１】
その点、図９の容量切り換え回路２２は、ＦＥＴ（Ｑ10）がオンのときのＱ値（ＱON）は、そのＦＥＴ（Ｑ10）だけにより決まるので、図８の容量切り換え回路２２のＦＥＴ（Ｑ10、Ｑ20）のゲート幅Ｗが等しい場合、Ｑ値（ＱON）を２倍に高めることでできる。
【００３２】
ところが、図９の容量切り換え回路２２においては、制御ビットｂ0のレベルによりＦＥＴ（Ｑ10）を正しくオンオフさせるためには、図９にも示すように、抵抗器Ｒ10、Ｒ20を接続してＦＥＴ（Ｑ10）のソースおよびドレインをバイアスする必要がある。
【００３３】
そして、このとき、抵抗器Ｒ10、Ｒ20は共振回路２１に接続されるので、コンデンサＣ10、Ｃ20のインピーダンスに比べ、十分に大きな値であることが要求される。しかし、抵抗器Ｒ10、Ｒ20の値を大きくすると、ＩＣチップ上における抵抗器Ｒ10、Ｒ20の物理的なサイズが大きくなり、寄生容量が大きくなってしまい、この結果、ＦＥＴ（Ｑ10）がオフのときの容量ＣOFFが大きくなり、容量比ＣON／ＣOFFが小さくなってしまう。
【００３４】
すなわち、やはり、ＦＥＴ（Ｑ10）のオンオフによる発振周波数ｆVCOの変化範囲の拡大と、ＶＣＯ１１の発振信号ＳVCOの位相ノイズ特性の改善とは、トレードオフの関係になってしまい、両立させることが困難となってしまう。
【００３５】
この発明は、以上のような問題点を解決しようとするものである。
【課題を解決するための手段】
【００３６】
この発明においては、
第１のＭＯＳ−ＦＥＴと、
第１の端子と上記第１のＭＯＳ−ＦＥＴのソースとの間に直列に接続された第１のコンデンサと、
上記第１のＭＯＳ−ＦＥＴのドレインと第２の端子との間に直列に接続された第２のコンデンサと、
上記第１のＭＯＳ−ＦＥＴのソースにドレインが接続された第２のＭＯＳ−ＦＥＴと、
上記第１のＭＯＳ−ＦＥＴのドレインにドレインが接続された第３のＭＯＳ−ＦＥＴと
を有し、
上記第２および第３のＭＯＳ−ＦＥＴのゲートは互いに接続されるとともに、これら第２および第３のＭＯＳ−ＦＥＴのソースも互いに接続され、
上記第１のＭＯＳ−ＦＥＴのゲートに、この第１のＭＯＳ−ＦＥＴをオンオフ制御する制御データが供給され、
上記第２および第３のＭＯＳ−ＦＥＴに、少なくとも上記第１のＭＯＳ−ＦＥＴがオフのときには、上記第２および第３のＭＯＳ−ＦＥＴをオフにするゲートバイアス電圧が供給されるとともに、
上記第２および第３のＭＯＳ−ＦＥＴのドレインとバックゲートとの間の寄生ダイオードがオフとなるソースバイアス電圧が供給される
ようにした容量切り換え回路
とするものである。
【発明の効果】
【００３７】
この発明によれば、ＦＥＴのオンオフによる発振周波数ｆVCOの変化範囲の拡大と、ＶＣＯの発振信号ＳVCOの位相ノイズ特性の改善とを両立させることができる。
【発明を実施するための最良の形態】
【００３８】
〔１〕 ＰＬＬ回路の例
図１において、符号１０は、この発明によるＰＬＬ回路の一例を示す。このＰＬＬ回路１０において、ＶＣＯ１１の発振信号ＳVCOが可変分周回路１２に供給されて１／Ｎ（Ｎは正の整数）の周波数の分周信号ＳDIVに分周され、この分周信号ＳDIVが位相比較回路１３に供給される。また、基準信号生成回路１４が、図示はしないが、例えば水晶発振回路および分周回路により構成され、基準信号生成回路１４から基準となる周波数ｆREFの基準信号ＳREFが取り出され、この基準信号ＳREFが位相比較回路１３に供給される。
【００３９】
そして、位相比較回路１３において、分周信号ＳDIVが基準信号ＳREFと位相比較され、その比較出力がチャージポンプ回路１５に供給されて分周信号ＳDIVと基準信号ＳREFとの位相差に対応してパルス幅の変化する位相比較出力が取り出される。そして、この比較出力がループフィルタ１６に供給され、分周信号ＳDIVと、基準信号ＳREFとの位相差に対応してレベルの変化する電圧ＶCが取り出され、この電圧ＶCがＶＣＯ１１に発振周波数ｆVCOの制御電圧として供給される。
【００４０】
この結果、定常状態では、ＶＣＯ１１の発振周波数ｆVCOは、
ｆVCO＝Ｎ・ｆREF ・・・ (11)
となるので、分周比Ｎを変更すれば、ＶＣＯ１１の発振周波数ｆVCOを変更することができる。
【００４１】
したがって、ＶＣＯ１１の発振信号ＳVCO（あるいはその分周信号）を局部発振信号として使用して受信信号の周波数変換を行うとともに、分周比Ｎを変更すれば、受信周波数を変更することができる。すなわち、シンセサイザ方式の受信を行うことができる。
【００４２】
なお、詳細は後述するが、ＶＣＯ１１には、発振周波数ｆVCOの変化範囲（最低周波数から最高周波数までの発振周波数帯域）を、切り換え制御する制御データＤDが供給される。
【００４３】
〔２〕 ＶＣＯ１１の例
図２は、この発明によるＶＣＯ１１の一例を示す。すなわち、ＮチャンネルのＭＯＳ−ＦＥＴ（Ｑ1、Ｑ2）のソースが互いに接続されるとともに、定電流源Ｑ0を通じて一方の基準電位点、例えば接地に接続される。また、ＦＥＴ（Ｑ1、Ｑ2）のドレインが共振用のコイルＬ1、Ｌ2を通じて他方の電位点、例えば電源端子Ｔ1に接続されるとともに、相手のゲートに接続される。なお、ＦＥＴ（Ｑ1、Ｑ2）のドレインと、コイルＬ1、Ｌ2との接続点を、接続点Ｐ1、Ｐ2とする。
【００４４】
さらに、ＦＥＴ（Ｑ1、Ｑ2）のドレイン間に、可変容量素子ＣDが接続されるとともに、後述する容量切り換え回路２２が接続され、これら可変容量素子ＣDおよび容量切り換え回路２２と、コイルＬ1、Ｌ2とにより共振回路２１が構成される。なお容量切り換え回路２２には、制御データＤDが供給されて接続点Ｐ1とＰ2との間の容量がステップ式に変更される。また、可変容量素子ＣDには、制御電圧ＶCが供給され、その容量が連続的に変更されるが、可変容量素子ＣDとしては、可変容量ダイオードやＭＯＳバラクタなどがある。
【００４５】
したがって、目的とする受信バンドにおいて、制御データＤDによりサブバンドが切り換えられ、その切り換えられたサブバンドにおいて、制御電圧ＶCによりＶＣＯ１１の発振周波数ｆVCOを変更される。
【００４６】
〔３〕 容量切り換え回路２２の例
〔３−１〕 構成例
図３は、この発明による容量切り換え回路２２の一例を示す。すなわち、この切り換え回路２２においては、ｎ個（ｎは１以上の整数）のＮチャンネルのＭＯＳ−ＦＥＴ（Ｑ1k）（ｋ＝０〜ｎ）が設けられ、接続点Ｐ1が、共振用のコンデンサＣ1kを通じてＦＥＴ（Ｑ1k）のソースに接続され、そのドレインが共振用のコンデンサＣ2kを通じて接続点Ｐ2に接続される。
【００４７】
さらに、ＦＥＴ（Ｑ1k）のゲートには、それらをオンオフ制御する制御ビットｂkが供給される。なお、上述の制御データＤDが、これら制御ビットｂ0〜ｂnである。
【００４８】
また、コンデンサＣ1k、Ｃ2kの容量は、例えば、
Ｃ1k＝Ｃ2k＝Ｃ0・２^ｋ ・・・ (12)
Ｃ0：所定の容量
とされる。
【００４９】
さらに、ＦＥＴ（Ｑ1k）のソースが、ＮチャンネルのＭＯＳ−ＦＥＴ（Ｑ3k）のドレインに接続され、ＦＥＴ（Ｑ1k）のドレインが、ＮチャンネルのＭＯＳ−ＦＥＴ（Ｑ3k）のドレインに接続される。そして、ＦＥＴ（Ｑ3k、Ｑ4k）のゲートにバイアス電圧としてゲート電圧ＶGkが供給され、それらのソースにバイアス電圧としてソース電圧ＶSkが供給される。
【００５０】
この場合、ゲート電圧ＶGk、ソース電圧ＶSkおよび制御データＤD（制御ビットｂ0〜ｂn）は、例えば図４Ａ〜Ｅに示す電圧のうちのいずれか１組である。また、接続点Ｐ1、Ｐ2は、図２に示すＶＣＯ１１において、ＦＥＴ（Ｑ1、Ｑ2）のドレインと、コイルＬ1、Ｌ2との接続点である。さらに、制御ビットｂkに対応する素子Ｑ1k、Ｑ3k、Ｑ4k、Ｃ1k、Ｃ2kにより構成されている回路部を、容量切り換え部２２ｋとする。
【００５１】
このような構成によれば、制御データＤD（ビットｂ0〜ｂn）、ゲート電圧ＶGkおよびソース電圧ＶSkにしたがって、以下のような動作が行われる。なお、容量切り換え回路２２において、容量切り換え部２２０〜２２ｎの動作は等しいので、以下においては、簡単のため、その動作を容量切り換え部２２０により代表して説明する。
【００５２】
〔３−２〕 動作例
〔３−２−１〕 第１の制御例
この例においては、容量切り換え部２２０には、例えば図４Ａに示すような制御ビットｂO、ゲート電圧ＶG0およびソース電圧ＶS0が供給される。
【００５３】
この場合、ゲート電圧ＶG0およびソース電圧ＶS0は固定のバイアス電圧とされるとともに、
ＶS0＞ＶG0−ＶTH
ＶTH：所定の電圧
の関係とされる。
【００５４】
また、制御ビットｂ0は、“Ｈ”レベルのときには、ｂ0＞ＶS0＋ＶTHとされ、“Ｌ”レベルのときには、ＶS0＋ＶTH＞ｂ0とされる。
【００５５】
したがって、制御ビットｂ0のレベルにかかわらずＦＥＴ（Ｑ30、Ｑ40）は逆バイアスされてオフであり、そのドレイン・ソース間は常に高インピーダンスとなっている。
【００５６】
そして、ｂ0＝“Ｈ”のときには、ＦＥＴ（Ｑ10）は順バイアスされてオンとなるので、接続点Ｐ1とＰ2との間に、コンデンサＣ10、Ｃ20が直列接続されることになる。
【００５７】
しかし、ｂ0＝“Ｌ”のときには、ＦＥＴ（Ｑ10）は逆バイアスされてオフとなるので、接続点Ｐ1とＰ2との間は分離されたことになり、コンデンサＣ10、Ｃ20も接続されていないことになる。
【００５８】
そして、他の容量切り換え部２２１〜２２ｎについても同様である。したがって、制御ビットｂ0〜ｂnに対応して、接続点Ｐ1とＰ2との間の容量を、値Ｃ0／２ずつ２^ｋステップにわたって変更することができる。この結果、目的とする受信バンドにおいて、制御ビットｂ0〜ｂnによりサブバンドを切り換えることができる。なお、その切り換えられたサブバンドにおいては、制御電圧ＶCによりＶＣＯ１１の発振周波数ｆVCOを変更することができる。
【００５９】
そして、この例においては、ＦＥＴ（Ｑ30、Ｑ40）のドレイン・ソース間を通じてＦＥＴ（Ｑ10）のソースおよびドレインの電位を得ているが、ＦＥＴ（Ｑ30、Ｑ40）がオフのときのドレイン・ソース間のインピーダンスは、（図９における抵抗器Ｒ10、Ｒ20の場合よりも）、コンデンサＣ10、Ｃ20のインピーダンスに比べ、十分大きな値となる。したがって、共振回路２１のＱ値を低下させることがない。
【００６０】
また、大きなインピーダンスを得るために、ＩＣチップ上におけるＦＥＴ（Ｑ30、Ｑ40）の物理的なサイズを大きくする必要がないので、寄生容量が大きくなることがなく、この結果、ＦＥＴ（Ｑ10）がオフのときの容量ＣOFFが小さくなり、容量比ＣON／ＣOFFを大きくすることができる。
【００６１】
したがって、ＶＣＯ１１の発振信号ＳVCOの位相ノイズ特性を改善することができるとともに、ＦＥＴ（Ｑ10）のオンオフによる発振周波数ｆVCOの変化範囲を拡大することができる。
【００６２】
〔３−２−２〕 第２の制御例
この例においては、容量切り換え部２２０には、例えば図４Ｂに示すような制御ビットｂO、ゲート電圧ＶG0およびソース電圧ＶS0が供給される。
【００６３】
すなわち、ゲート電圧ＶG0は固定のバイアス電圧とされるが、ソース電圧ＶSOは、ｂ0＝“Ｈ”のときには、ＶS0＞ＶG0−ＶTHの範囲で、図４Ａの場合よりも低くされ、ｂ0＝“Ｌ”のときには、オンのとき電圧ｂ0よりも低い範囲で、図４Ａの場合よりも高くされる。
【００６４】
したがって、〔３−２−１〕の場合と同様の動作が行われ、ＶＣＯ１１の発振信号ＳVCOの位相ノイズ特性を改善することができるとともに、ＦＥＴ（Ｑ10）のオンオフによる発振周波数ｆVCOの変化範囲を拡大することができる。
【００６５】
さらに、ＶＣＯ１１においては、ＦＥＴ（Ｑ10）がオフのとき、そのソース・ドレイン間に、ＶＣＯ１１の発振信号ＳVCOがほぼそのままのレベルで印加されるので、ＦＥＴ（Ｑ10）のソースおよびドレインに生じる寄生ダイオードがオンになる可能性がある。しかし、この例においては、ソース電圧ＶS0が上記のように変更され、ＩＣのバックゲート電位ＶBよりも高くなるので、ＦＥＴ（Ｑ10）のソースおよびドレインに生じる寄生ダイオードがオンになることがない。
【００６６】
また、ＦＥＴ（Ｑ10）がオンのとき、ソース電圧ＶS0がバックゲート電位ＶBよりも高いと、ＦＥＴ（Ｑ10）のオン抵抗ＲONが若干大きくなるが、この例においては、ソース電圧ＶS0がＩＣのバックゲート電位ＶBよりも高くならないので、オン抵抗ＲONが増大することがない。
【００６７】
〔３−２−３〕 第３の制御例
この例においては、容量切り換え部２２０には、例えば図４Ｃに示すような制御ビットｂO、ゲート電圧ＶG0およびソース電圧ＶS0が供給される。すなわち、ソース電圧ＶS0は固定のバイアス電圧とされるが、ゲート電圧ＶGは、制御ビットｂ0と等しいレベルとされる。
【００６８】
したがって、〔３−２−１〕の場合と同様の動作が行われ、ＶＣＯ１１の発振信号ＳVCOの位相ノイズ特性を改善することができるとともに、ＦＥＴ（Ｑ10）のオンオフによる発振周波数ｆVCOの変化範囲を拡大することができる。
【００６９】
そして、この例によれば、ＦＥＴ（Ｑ10）がオンのとき、ＦＥＴ（Ｑ30、Ｑ40）も同時にオンとなるので、オン抵抗ＲONをさらに低減することができる。
【００７０】
〔３−２−４〕 第４の制御例
この例においては、容量切り換え部２２０には、例えば図４Ｄに示すような制御ビットｂO、ゲート電圧ＶG0およびソース電圧ＶS0が供給される。すなわち、〔３−２−２〕におけるソース電圧ＶS0と、〔３−２−３〕におけるゲート電圧ＶG0とを組み合わせた場合であり、それぞれを単独で実行する場合よりも、より効果的となる。
【００７１】
〔３−２−５〕 第５の制御例
この例においては、容量切り換え部２２０には、例えば図４Ｅに示すような制御ビットｂO、ゲート電圧ＶG0およびソース電圧ＶS0が供給される。すなわち、〔３−２−４〕において、そのゲート電圧ＶG0が、制御ビットｂ0に対して所定の時間だけ遅延するようにした場合である。なお、このように制御ビットｂ0に対して所定の時間だけ遅延したゲート電圧ＶG0を得るには、例えば図５ＡあるいはＢに示すような遅延回路を使用することができる。
【００７２】
そして、例えば〔３−２−２〕においては、ＦＥＴ（Ｑ10）がオフのとき、ＦＥＴ（Ｑ30、Ｑ40）が高いインピーダンスを示すので、ＦＥＴ（Ｑ10）がオフからオンになるとき、ソース電圧ＶS0を切り換えてもＦＥＴ（Ｑ10）のソース電位およびドレイン電位は、大きな時定数で所定値に整定していくことになる。したがって、ＶＣＯ１１に用いた場合、発振周波数ｆVCOが整定するまでに時間のかかることになる。
【００７３】
しかし、この例においては、ゲート電圧ＶG0が制御ビットｂ0に対して遅延しているので、ＦＥＴ（Ｑ10）のソース電位およびドレイン電位が整定するまでの時間を短くすることができ、ＶＣＯ１１においては、発振周波数ｆVCOが整定するまでの時間を短縮することができる。
【００７４】
例えば、ＰＬＬ回路１０を受信機の局部発振回路に使用する場合、容量切り換え回路２２によりサブバンドを切り換えるとともに、そのサブバンドごとにＶＣＯ１１の発振周波数ｆVCOを自動校正することがある。このような場合、発振周波数ｆVCOが整定するまで、その発振周波数ｆVCOの測定および校正ができないので、発振周波数ｆVCOが整定するまでの時間を短縮することができれば、自動校正に必要な時間を短縮することができる。
【００７５】
〔４〕 その他
図３に示す容量切り換え回路２２においては、ＮチャンネルのＭＯＳ−ＦＥＴにより構成した場合であるが、例えば図６に示すようにＰチャンネルのＭＯＳ−ＦＥＴにより構成することもできる。そして、この場合には、制御ビットｂO、ゲート電圧ＶG0およびソース電圧ＶS0の極性を、図４の場合とは逆にすればよい。
【００７６】
〔５〕 まとめ
上述の容量切り換え回路２２によれば、ＦＥＴ（Ｑ3k、Ｑ4k）のドレイン・ソース間を通じてＦＥＴ（Ｑ1k）のソースおよびドレインにバイアス電圧を印加しているが、ＦＥＴ（Ｑ3k、Ｑ4k）がオフのときのドレイン・ソース間のインピーダンスは、図９における抵抗器Ｒ1k、Ｒ2kの場合よりも、コンデンサＣ1k、Ｃ2kのインピーダンスに比べ、十分大きな値となる。
【００７７】
したがって、共振回路２１のＱ値を低下させることがないので、ＶＣＯ１１の発振信号ＳVCOの位相ノイズ特性を改善することができる。
【００７８】
また、ＦＥＴ（Ｑ1k）のソースおよびドレインのバイアス電圧を、ＦＥＴ（Ｑ3k、Ｑ4k）を通じて印加しているので、大きなインピーダンスを得るために、ＩＣチップ上におけるＦＥＴ（Ｑ3k、Ｑ4k）の物理的なサイズを、抵抗器の場合のように、大きくする必要がない。したがって、寄生容量が大きくなることがなく、ＦＥＴ（Ｑ1k）がオフのときの容量ＣOFFが小さくなり、容量比ＣON／ＣOFFを大きくすることができる。この結果、ＦＥＴ（Ｑ1k）のオンオフによる発振周波数ｆVCOの変化範囲を拡大することができる。
【００７９】
さらに、テレビチューナにおいては、およそ40MHz〜900MHzの非常に広い周波数範囲に対して、低雑音な局部発振信号が必要となるので、ＶＣＯ１１にも非常に可変範囲の広いものが求められるが、上述のＶＣＯ１１によれば、その要求に対処できる。
【００８０】
〔略語の一覧〕
ＩＣ ：Integrated Circuit
ＦＥＴ：Field Effect Transistor
ＭＯＳ：Metal Oxide Semiconductor
ＰＬＬ：Phase Locked Loop
Ｑ値 ：Quality Factor
ＶＣＯ：Voltage Controlled Oscillator
【図面の簡単な説明】
【００８１】
【図１】この発明の一形態を示す系統図である。
【図２】この発明の一形態を示す接続図である。
【図３】この発明の一形態を示す接続図である。
【図４】この発明の一形態を示す波形図である。
【図５】一部の一例を示す系統図である。
【図６】この発明の他の形態を示す接続図である。
【図７】この発明を説明するための接続図である。
【図８】この発明を説明するための接続図である。
【図９】この発明を説明するための接続図である。
【符号の説明】
【００８２】
１０…ＰＬＬ回路、１１…ＶＣＯ、１２…可変分周回路、１３…位相比較回路、１４…基準信号生成回路、１５…チャージポンプ回路、１６…ループフィルタ、２１…共振回路、２２…容量切り換え回路
【技術分野】
【０００１】
この発明は、容量切り換え回路、ＶＣＯ、およびＰＬＬ回路に関する。
【背景技術】
【０００２】
スーパーヘテロダイン方式の受信機をシンセサイザ方式に構成した場合、その局部発振信号はＰＬＬ回路により形成されるが、そのＰＬＬ回路の一部であるＶＣＯの共振回路は、一般にＬＣ共振回路により構成される。
【０００３】
図７において、符号１１は、そのようなＶＣＯの一例を示す。すなわち、ＮチャンネルのＭＯＳ−ＦＥＴ（Ｑ1、Ｑ2）のソースが互いに接続されるとともに、定電流源Ｑ0を通じて接地される。また、ＦＥＴ（Ｑ1、Ｑ2）のドレインが共振用のコイルＬ1、Ｌ2を通じて電源端子Ｔ1に接続されるとともに、相手のゲートに接続される。また、ＦＥＴ（Ｑ1、Ｑ2）のドレイン間に、可変容量ダイオードなどの可変容量素子ＣDが接続され、この可変容量素子ＣDとコイルＬ1、Ｌ2とにより共振回路２１が構成される。なお、可変容量素子ＣDには、制御電圧ＶCが供給される。
【０００４】
したがって、制御電圧ＶCにより可変容量素子ＣDの容量が変化するので、ＶＣＯ１１の発振周波数ｆVCOを変更することができる。
【０００５】
ところが、上記のようなＶＣＯ１１を有するＰＬＬをＩＣ化した場合、可変容量素子ＣDもオンチップ化すると、オンチップ化しないときよりも、その容量の可変範囲が狭くなり、共振回路２１の共振周波数、すなわち、発振周波数ｆVCOの可変範囲が狭くなってしまう。特に、ＩＣの低消費電力化などのために端子Ｔ1の電源電圧＋ＶDDが低いときには、制御電圧ＶCの変化範囲が狭くなるので、結果として、発振周波数ｆVCOの可変範囲がなおさら狭くなってしまう。
【０００６】
そこで、図８あるいは図９に示すような容量切り換え回路２２により、共振回路２１における共振用の容量を切り換えることが考えられている。なお、図７において、ＦＥＴ（Ｑ1、Ｑ2）のドレインと、コイルＬ1、Ｌ2との接続点を点Ｐ1、Ｐ2とする。
【０００７】
そして、図８の容量切り換え回路２２においては、ｎ対（ｎは１以上の整数）のＮチャンネルのＭＯＳ−ＦＥＴＱ1k、Ｑ2k（ｋ＝０〜ｎ）が設けられ、それらのソースが接地されるとともに、それらのドレインがコンデンサＣ1k、Ｃ2kを通じて図７にも示す接続点Ｐ1、Ｐ2に接続される。また、ＦＥＴ（Ｑ1k、Ｑ2k）のゲートには、それらをオンオフ制御する制御ビットｂk（制御データＤD）が供給される。
【０００８】
なお、コンデンサＣ1k、Ｃ2kの容量は、例えば、
Ｃ1k＝Ｃ2k＝Ｃ0・２^ｋ ・・・ (1)
Ｃ0：所定の容量
とされる。
【０００９】
したがって、例えばｂ0＝“Ｌ”のときには、ＦＥＴ（Ｑ10、Ｑ20）がオフになるので、接続点Ｐ1、Ｐ2にコンデンサＣ10、Ｃ20が接続されていないときと等価である。しかし、ｂ0＝“Ｈ”のときには、ＦＥＴ（Ｑ10、Ｑ20）がオンになるので、接続点Ｐ1、Ｐ2は、コンデンサＣ10、Ｃ20を通じて接地に接続されることになり、このとき、コンデンサＣ10、Ｃ20は、コイルＬ1、Ｌ2に交流的に並列接続されることになる。したがって、このときの共振回路２１の共振周波数、すなわち、ＶＣＯ１１の発振周波数ｆVCOは、コイルＬ1、Ｌ2の値と、コンデンサＣ10、Ｃ20の値と、可変容量素子ＣDの値とで決まることになる。
【００１０】
同様に、他のＦＥＴ（Ｑ11、Ｑ21）〜（Ｑ1n、Ｑ2n）も、ビットｂ1〜ｂnのレベルに対応してオフあるいはオンとなるので、コンデンサＣ11、Ｃ21〜（Ｃ1n、Ｃ2n）が、コイルＬ1、Ｌ2に選択的に並列接続されることになる。
【００１１】
したがって、制御ビットｂ0〜ｂnのレベルに対応して、コイルＬ1、Ｌ2に、コンデンサ（Ｃ10、Ｃ20）〜（Ｃ1n、Ｃ2n）が選択的に接続されることになるとともに、このとき、コンデンサ（Ｃ10、Ｃ20）〜（Ｃ1n、Ｃ2n）の値は、(1)式に示すように設定されているので、コイルＬ1、Ｌ2に並列接続されるコンデンサの容量を、値Ｃ0ずつ２^ｋステップにわたって変更することができる。
【００１２】
この結果、制御ビットｂ0〜ｂnにより、１つの受信バンドが２^ｋ個のサブバンドに分割され、そのサブバンドのそれぞれにおいて、可変容量素子ＣDおよび制御電圧ＶCにより、発振周波数ｆVCOが変更されることになる。したがって、可変容量素子ＣDの容量の変化範囲が狭くなっても、ＶＣＯ１１の発振周波数ｆVCOとして、必要な周波数を得ることができる。
【００１３】
一方、図９の容量切り換え回路２２においては、接続点Ｐ1とＰ2との間に、コンデンサＣ1kと、ＮチャンネルのＭＯＳ−ＦＥＴ（Ｑ1k）のソース・ドレイン間と、コンデンサＣ2kとが直列接続されるとともに、ＦＥＴ（Ｑ1k）のソースおよびドレインがバイアス用の抵抗器Ｒ1k、Ｒ2kを通じて接地される。また、ＦＥＴ（Ｑ1k）のゲートに制御ビットｂkが供給される。
【００１４】
したがって、例えばｂ0＝“Ｌ”のときには、ＦＥＴ（Ｑ10）がオフになるので、接続点Ｐ1とＰ2との間には、コンデンサＣ10、Ｃ20が接続されていないときと等価である。しかし、ｂ0＝“Ｈ”のときには、ＦＥＴ（Ｑ10）がオンになるので、接続点Ｐ1とＰ2との間は、コンデンサＣ10、Ｃ20の直列回路を通じて接続されることになり、このとき、コンデンサＣ10、Ｃ20は、可変容量素子ＣDに並列接続されることになる。したがって、このときのＶＣＯ１１の発振周波数ｆVCOは、コイルＬ1、Ｌ2の値と、コンデンサＣ10、Ｃ20の値と、可変容量素子ＣDの値とで決まることになる。
【００１５】
同様に、他のＦＥＴ（Ｑ11、Ｑ21）〜（Ｑ1n、Ｑ2n）も、ビットｂ1〜ｂnのレベルに対応してオフあるいはオンとなるので、コンデンサ（Ｃ11、Ｃ21）〜（Ｃ1n、Ｃ2n）の各直列回路が、可変容量素子ＣDに選択的に並列接続されることになる。
【００１６】
したがって、制御ビットｂ0〜ｂnのレベルに対応して、可変容量素子ＣDに、コンデンサ（Ｃ10、Ｃ20）〜（Ｃ1n、Ｃ2n）の直列回路が選択的に接続されることになるとともに、このとき、コンデンサ（Ｃ10、Ｃ20）〜（Ｃ1n、Ｃ2n）の値は、(1)式に示すように設定されているので、コイルＬ1、Ｌ2に並列接続されるコンデンサの容量を、値Ｃ0／２ずつ２^ｋステップにわたって変更することができる。
【００１７】
この結果、図９の容量切り換え回路２２の場合も、制御ビットｂ0〜ｂnにより、１つの受信バンドが２^ｋ個のサブバンドに分割され、そのサブバンドのそれぞれにおいて、可変容量素子ＣDおよび制御電圧ＶCにより、発振周波数ｆVCOが変更されることになる。したがって、可変容量素子ＣDの容量の変化範囲が狭くなっても、ＶＣＯ１１の発振周波数ｆVCOとして、必要な周波数を得ることができる。
【００１８】
なお、先行技術文献として例えば以下のものがある。
【特許文献１】特開２００１−１５６６２９号公報
【特許文献２】特開平９−９３１２５号公報
【特許文献３】特開平１１−３０８１０１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
ここで、図８の容量切り換え回路２２について、ＦＥＴ（Ｑ10、Ｑ20）〜（Ｑ1n、Ｑ2n）およびコンデンサ（Ｃ10、Ｃ20）〜（Ｃ1n、Ｃ2n）を代表してＦＥＴ（Ｑ10、Ｑ20）およびコンデンサＣ10、Ｃ20により考察する。すなわち、簡単のため、図８の容量切り換え回路２２は、ＦＥＴ（Ｑ10、Ｑ20）およびコンデンサＣ10、Ｃ20だけであるとする。
【００２０】
そして、
ＣON ：ＦＥＴ（Ｑ10、Ｑ20）がオンになったときに点Ｐ1、Ｐ2から見た容量
ＣOFF：ＦＥＴ（Ｑ10、Ｑ20）がオフになったときに点Ｐ1、Ｐ2から見た容量
とする。
【００２１】
すると、容量比ＣON／ＣOFFが大きくなるほど、ＦＥＴ（Ｑ10、Ｑ20）のオンオフによる発振周波数ｆVCOの変化範囲（サブバンドの切り換えによる帯域幅）を広くすることができる。
【００２２】
そして、
ＣP：ＦＥＴ（Ｑ10）のソース・バックゲート間の寄生容量
とすると、ＦＥＴ（Ｑ10）がオフの場合、その寄生容量ＣPがコンデンサＣ1Oに直列接続されるので、
ＣOFF＝Ｃ10・ＣP／（Ｃ10＋ＣP） ・・・ (2)
となる。したがって、容量比ＣON／ＣOFFは、(2)式から
ＣON／ＣOFF＝１＋Ｃ10／ＣP ・・・ (3)
となる。
【００２３】
また、
α ：定数
Ｗ ：ＦＥＴ（Ｑ10、Ｑ20）のゲート幅
とすると、寄生容量ＣPはゲート幅Ｗに比例し、
ＣP＝α・Ｗ ・・・ (4)
である。そこで、(3)式に(4)式を代入すると、(3)式は、
ＣON／ＣOFF−１＝Ｃ10／（α・Ｗ） ・・・ (5)
となる。そして、ＦＥＴ（Ｑ20）およびコンデンサＣ20についても同様である。
【００２４】
つまり、ＦＥＴ（Ｑ10）のゲート幅Ｗが狭くなるほど、容量比ＣON／ＣOFFが大きくなり、ＦＥＴ（Ｑ10、Ｑ20）のオンオフによる発振周波数ｆVCOの変化範囲を広くすることができる。
【００２５】
一方、ＦＥＴ（Ｑ10）がオンの場合、
ＲON：ＦＥＴ（Ｑ10）のオン抵抗
とすると、このオン抵抗ＲONがコンデンサＣ10に直列接続されるので、このオン抵抗ＲONが小さくなるほど、共振回路２１のＱ値が高くなる。すなわち、
ＱON：ＦＥＴ（Ｑ10、Ｑ20）がオンのときの共振回路２１のＱ値
とすると、
ＱON＝１／（２πｆVCO・Ｃ10・ＲON） ・・・ (6)
となる。
【００２６】
また、オン抵抗ＲONは、ゲート幅Ｗに反比例し、
ＲON＝β／Ｗ ・・・ (7)
β：定数
である。そこで、(6)式に(7)式を代入すると、(6)式は、
ＱON＝γ・Ｗ ・・・ (8)
γ＝１／（２πｆVCO・Ｃ10・β）
となる。
【００２７】
つまり、ＦＥＴ（Ｑ10、Ｑ20）のゲート幅Ｗが狭くなるほど、共振回路２１のＱ値（ＱON）が高くなり、ＶＣＯ１１の発振信号ＳVCOの位相ノイズ特性が改善される。
【００２８】
以上ことから、(5)式および(8)式によれば、ＦＥＴ（Ｑ10、Ｑ20）のオンオフによる発振周波数ｆVCOの変化範囲を広くするには、ＦＥＴ（Ｑ10、Ｑ20）のゲート幅Ｗを広くすることが要求され、ＶＣＯ１１の位相ノイズ特性を向上させるには、ＦＥＴ（Ｑ10、Ｑ20）のゲート幅Ｗを狭くすることが要求される。
【００２９】
つまり、ＦＥＴ（Ｑ10、Ｑ20）のオンオフによる発振周波数ｆVCOの変化範囲の拡大と、ＶＣＯ１１の発振信号ＳVCOの位相ノイズ特性の改善とは、トレードオフの関係にあり、両立させることが困難である。
【００３０】
しかも、図８の容量切り換え回路２２においては、ＦＥＴ（Ｑ10、Ｑ20）のオン抵抗ＲON、ＲONが、コンデンサＣ10、Ｃ20に対してそれぞれ直列に付加され、２素子分の抵抗値となるため、比較的高い値となってしまう。
【００３１】
その点、図９の容量切り換え回路２２は、ＦＥＴ（Ｑ10）がオンのときのＱ値（ＱON）は、そのＦＥＴ（Ｑ10）だけにより決まるので、図８の容量切り換え回路２２のＦＥＴ（Ｑ10、Ｑ20）のゲート幅Ｗが等しい場合、Ｑ値（ＱON）を２倍に高めることでできる。
【００３２】
ところが、図９の容量切り換え回路２２においては、制御ビットｂ0のレベルによりＦＥＴ（Ｑ10）を正しくオンオフさせるためには、図９にも示すように、抵抗器Ｒ10、Ｒ20を接続してＦＥＴ（Ｑ10）のソースおよびドレインをバイアスする必要がある。
【００３３】
そして、このとき、抵抗器Ｒ10、Ｒ20は共振回路２１に接続されるので、コンデンサＣ10、Ｃ20のインピーダンスに比べ、十分に大きな値であることが要求される。しかし、抵抗器Ｒ10、Ｒ20の値を大きくすると、ＩＣチップ上における抵抗器Ｒ10、Ｒ20の物理的なサイズが大きくなり、寄生容量が大きくなってしまい、この結果、ＦＥＴ（Ｑ10）がオフのときの容量ＣOFFが大きくなり、容量比ＣON／ＣOFFが小さくなってしまう。
【００３４】
すなわち、やはり、ＦＥＴ（Ｑ10）のオンオフによる発振周波数ｆVCOの変化範囲の拡大と、ＶＣＯ１１の発振信号ＳVCOの位相ノイズ特性の改善とは、トレードオフの関係になってしまい、両立させることが困難となってしまう。
【００３５】
この発明は、以上のような問題点を解決しようとするものである。
【課題を解決するための手段】
【００３６】
この発明においては、
第１のＭＯＳ−ＦＥＴと、
第１の端子と上記第１のＭＯＳ−ＦＥＴのソースとの間に直列に接続された第１のコンデンサと、
上記第１のＭＯＳ−ＦＥＴのドレインと第２の端子との間に直列に接続された第２のコンデンサと、
上記第１のＭＯＳ−ＦＥＴのソースにドレインが接続された第２のＭＯＳ−ＦＥＴと、
上記第１のＭＯＳ−ＦＥＴのドレインにドレインが接続された第３のＭＯＳ−ＦＥＴと
を有し、
上記第２および第３のＭＯＳ−ＦＥＴのゲートは互いに接続されるとともに、これら第２および第３のＭＯＳ−ＦＥＴのソースも互いに接続され、
上記第１のＭＯＳ−ＦＥＴのゲートに、この第１のＭＯＳ−ＦＥＴをオンオフ制御する制御データが供給され、
上記第２および第３のＭＯＳ−ＦＥＴに、少なくとも上記第１のＭＯＳ−ＦＥＴがオフのときには、上記第２および第３のＭＯＳ−ＦＥＴをオフにするゲートバイアス電圧が供給されるとともに、
上記第２および第３のＭＯＳ−ＦＥＴのドレインとバックゲートとの間の寄生ダイオードがオフとなるソースバイアス電圧が供給される
ようにした容量切り換え回路
とするものである。
【発明の効果】
【００３７】
この発明によれば、ＦＥＴのオンオフによる発振周波数ｆVCOの変化範囲の拡大と、ＶＣＯの発振信号ＳVCOの位相ノイズ特性の改善とを両立させることができる。
【発明を実施するための最良の形態】
【００３８】
〔１〕 ＰＬＬ回路の例
図１において、符号１０は、この発明によるＰＬＬ回路の一例を示す。このＰＬＬ回路１０において、ＶＣＯ１１の発振信号ＳVCOが可変分周回路１２に供給されて１／Ｎ（Ｎは正の整数）の周波数の分周信号ＳDIVに分周され、この分周信号ＳDIVが位相比較回路１３に供給される。また、基準信号生成回路１４が、図示はしないが、例えば水晶発振回路および分周回路により構成され、基準信号生成回路１４から基準となる周波数ｆREFの基準信号ＳREFが取り出され、この基準信号ＳREFが位相比較回路１３に供給される。
【００３９】
そして、位相比較回路１３において、分周信号ＳDIVが基準信号ＳREFと位相比較され、その比較出力がチャージポンプ回路１５に供給されて分周信号ＳDIVと基準信号ＳREFとの位相差に対応してパルス幅の変化する位相比較出力が取り出される。そして、この比較出力がループフィルタ１６に供給され、分周信号ＳDIVと、基準信号ＳREFとの位相差に対応してレベルの変化する電圧ＶCが取り出され、この電圧ＶCがＶＣＯ１１に発振周波数ｆVCOの制御電圧として供給される。
【００４０】
この結果、定常状態では、ＶＣＯ１１の発振周波数ｆVCOは、
ｆVCO＝Ｎ・ｆREF ・・・ (11)
となるので、分周比Ｎを変更すれば、ＶＣＯ１１の発振周波数ｆVCOを変更することができる。
【００４１】
したがって、ＶＣＯ１１の発振信号ＳVCO（あるいはその分周信号）を局部発振信号として使用して受信信号の周波数変換を行うとともに、分周比Ｎを変更すれば、受信周波数を変更することができる。すなわち、シンセサイザ方式の受信を行うことができる。
【００４２】
なお、詳細は後述するが、ＶＣＯ１１には、発振周波数ｆVCOの変化範囲（最低周波数から最高周波数までの発振周波数帯域）を、切り換え制御する制御データＤDが供給される。
【００４３】
〔２〕 ＶＣＯ１１の例
図２は、この発明によるＶＣＯ１１の一例を示す。すなわち、ＮチャンネルのＭＯＳ−ＦＥＴ（Ｑ1、Ｑ2）のソースが互いに接続されるとともに、定電流源Ｑ0を通じて一方の基準電位点、例えば接地に接続される。また、ＦＥＴ（Ｑ1、Ｑ2）のドレインが共振用のコイルＬ1、Ｌ2を通じて他方の電位点、例えば電源端子Ｔ1に接続されるとともに、相手のゲートに接続される。なお、ＦＥＴ（Ｑ1、Ｑ2）のドレインと、コイルＬ1、Ｌ2との接続点を、接続点Ｐ1、Ｐ2とする。
【００４４】
さらに、ＦＥＴ（Ｑ1、Ｑ2）のドレイン間に、可変容量素子ＣDが接続されるとともに、後述する容量切り換え回路２２が接続され、これら可変容量素子ＣDおよび容量切り換え回路２２と、コイルＬ1、Ｌ2とにより共振回路２１が構成される。なお容量切り換え回路２２には、制御データＤDが供給されて接続点Ｐ1とＰ2との間の容量がステップ式に変更される。また、可変容量素子ＣDには、制御電圧ＶCが供給され、その容量が連続的に変更されるが、可変容量素子ＣDとしては、可変容量ダイオードやＭＯＳバラクタなどがある。
【００４５】
したがって、目的とする受信バンドにおいて、制御データＤDによりサブバンドが切り換えられ、その切り換えられたサブバンドにおいて、制御電圧ＶCによりＶＣＯ１１の発振周波数ｆVCOを変更される。
【００４６】
〔３〕 容量切り換え回路２２の例
〔３−１〕 構成例
図３は、この発明による容量切り換え回路２２の一例を示す。すなわち、この切り換え回路２２においては、ｎ個（ｎは１以上の整数）のＮチャンネルのＭＯＳ−ＦＥＴ（Ｑ1k）（ｋ＝０〜ｎ）が設けられ、接続点Ｐ1が、共振用のコンデンサＣ1kを通じてＦＥＴ（Ｑ1k）のソースに接続され、そのドレインが共振用のコンデンサＣ2kを通じて接続点Ｐ2に接続される。
【００４７】
さらに、ＦＥＴ（Ｑ1k）のゲートには、それらをオンオフ制御する制御ビットｂkが供給される。なお、上述の制御データＤDが、これら制御ビットｂ0〜ｂnである。
【００４８】
また、コンデンサＣ1k、Ｃ2kの容量は、例えば、
Ｃ1k＝Ｃ2k＝Ｃ0・２^ｋ ・・・ (12)
Ｃ0：所定の容量
とされる。
【００４９】
さらに、ＦＥＴ（Ｑ1k）のソースが、ＮチャンネルのＭＯＳ−ＦＥＴ（Ｑ3k）のドレインに接続され、ＦＥＴ（Ｑ1k）のドレインが、ＮチャンネルのＭＯＳ−ＦＥＴ（Ｑ3k）のドレインに接続される。そして、ＦＥＴ（Ｑ3k、Ｑ4k）のゲートにバイアス電圧としてゲート電圧ＶGkが供給され、それらのソースにバイアス電圧としてソース電圧ＶSkが供給される。
【００５０】
この場合、ゲート電圧ＶGk、ソース電圧ＶSkおよび制御データＤD（制御ビットｂ0〜ｂn）は、例えば図４Ａ〜Ｅに示す電圧のうちのいずれか１組である。また、接続点Ｐ1、Ｐ2は、図２に示すＶＣＯ１１において、ＦＥＴ（Ｑ1、Ｑ2）のドレインと、コイルＬ1、Ｌ2との接続点である。さらに、制御ビットｂkに対応する素子Ｑ1k、Ｑ3k、Ｑ4k、Ｃ1k、Ｃ2kにより構成されている回路部を、容量切り換え部２２ｋとする。
【００５１】
このような構成によれば、制御データＤD（ビットｂ0〜ｂn）、ゲート電圧ＶGkおよびソース電圧ＶSkにしたがって、以下のような動作が行われる。なお、容量切り換え回路２２において、容量切り換え部２２０〜２２ｎの動作は等しいので、以下においては、簡単のため、その動作を容量切り換え部２２０により代表して説明する。
【００５２】
〔３−２〕 動作例
〔３−２−１〕 第１の制御例
この例においては、容量切り換え部２２０には、例えば図４Ａに示すような制御ビットｂO、ゲート電圧ＶG0およびソース電圧ＶS0が供給される。
【００５３】
この場合、ゲート電圧ＶG0およびソース電圧ＶS0は固定のバイアス電圧とされるとともに、
ＶS0＞ＶG0−ＶTH
ＶTH：所定の電圧
の関係とされる。
【００５４】
また、制御ビットｂ0は、“Ｈ”レベルのときには、ｂ0＞ＶS0＋ＶTHとされ、“Ｌ”レベルのときには、ＶS0＋ＶTH＞ｂ0とされる。
【００５５】
したがって、制御ビットｂ0のレベルにかかわらずＦＥＴ（Ｑ30、Ｑ40）は逆バイアスされてオフであり、そのドレイン・ソース間は常に高インピーダンスとなっている。
【００５６】
そして、ｂ0＝“Ｈ”のときには、ＦＥＴ（Ｑ10）は順バイアスされてオンとなるので、接続点Ｐ1とＰ2との間に、コンデンサＣ10、Ｃ20が直列接続されることになる。
【００５７】
しかし、ｂ0＝“Ｌ”のときには、ＦＥＴ（Ｑ10）は逆バイアスされてオフとなるので、接続点Ｐ1とＰ2との間は分離されたことになり、コンデンサＣ10、Ｃ20も接続されていないことになる。
【００５８】
そして、他の容量切り換え部２２１〜２２ｎについても同様である。したがって、制御ビットｂ0〜ｂnに対応して、接続点Ｐ1とＰ2との間の容量を、値Ｃ0／２ずつ２^ｋステップにわたって変更することができる。この結果、目的とする受信バンドにおいて、制御ビットｂ0〜ｂnによりサブバンドを切り換えることができる。なお、その切り換えられたサブバンドにおいては、制御電圧ＶCによりＶＣＯ１１の発振周波数ｆVCOを変更することができる。
【００５９】
そして、この例においては、ＦＥＴ（Ｑ30、Ｑ40）のドレイン・ソース間を通じてＦＥＴ（Ｑ10）のソースおよびドレインの電位を得ているが、ＦＥＴ（Ｑ30、Ｑ40）がオフのときのドレイン・ソース間のインピーダンスは、（図９における抵抗器Ｒ10、Ｒ20の場合よりも）、コンデンサＣ10、Ｃ20のインピーダンスに比べ、十分大きな値となる。したがって、共振回路２１のＱ値を低下させることがない。
【００６０】
また、大きなインピーダンスを得るために、ＩＣチップ上におけるＦＥＴ（Ｑ30、Ｑ40）の物理的なサイズを大きくする必要がないので、寄生容量が大きくなることがなく、この結果、ＦＥＴ（Ｑ10）がオフのときの容量ＣOFFが小さくなり、容量比ＣON／ＣOFFを大きくすることができる。
【００６１】
したがって、ＶＣＯ１１の発振信号ＳVCOの位相ノイズ特性を改善することができるとともに、ＦＥＴ（Ｑ10）のオンオフによる発振周波数ｆVCOの変化範囲を拡大することができる。
【００６２】
〔３−２−２〕 第２の制御例
この例においては、容量切り換え部２２０には、例えば図４Ｂに示すような制御ビットｂO、ゲート電圧ＶG0およびソース電圧ＶS0が供給される。
【００６３】
すなわち、ゲート電圧ＶG0は固定のバイアス電圧とされるが、ソース電圧ＶSOは、ｂ0＝“Ｈ”のときには、ＶS0＞ＶG0−ＶTHの範囲で、図４Ａの場合よりも低くされ、ｂ0＝“Ｌ”のときには、オンのとき電圧ｂ0よりも低い範囲で、図４Ａの場合よりも高くされる。
【００６４】
したがって、〔３−２−１〕の場合と同様の動作が行われ、ＶＣＯ１１の発振信号ＳVCOの位相ノイズ特性を改善することができるとともに、ＦＥＴ（Ｑ10）のオンオフによる発振周波数ｆVCOの変化範囲を拡大することができる。
【００６５】
さらに、ＶＣＯ１１においては、ＦＥＴ（Ｑ10）がオフのとき、そのソース・ドレイン間に、ＶＣＯ１１の発振信号ＳVCOがほぼそのままのレベルで印加されるので、ＦＥＴ（Ｑ10）のソースおよびドレインに生じる寄生ダイオードがオンになる可能性がある。しかし、この例においては、ソース電圧ＶS0が上記のように変更され、ＩＣのバックゲート電位ＶBよりも高くなるので、ＦＥＴ（Ｑ10）のソースおよびドレインに生じる寄生ダイオードがオンになることがない。
【００６６】
また、ＦＥＴ（Ｑ10）がオンのとき、ソース電圧ＶS0がバックゲート電位ＶBよりも高いと、ＦＥＴ（Ｑ10）のオン抵抗ＲONが若干大きくなるが、この例においては、ソース電圧ＶS0がＩＣのバックゲート電位ＶBよりも高くならないので、オン抵抗ＲONが増大することがない。
【００６７】
〔３−２−３〕 第３の制御例
この例においては、容量切り換え部２２０には、例えば図４Ｃに示すような制御ビットｂO、ゲート電圧ＶG0およびソース電圧ＶS0が供給される。すなわち、ソース電圧ＶS0は固定のバイアス電圧とされるが、ゲート電圧ＶGは、制御ビットｂ0と等しいレベルとされる。
【００６８】
したがって、〔３−２−１〕の場合と同様の動作が行われ、ＶＣＯ１１の発振信号ＳVCOの位相ノイズ特性を改善することができるとともに、ＦＥＴ（Ｑ10）のオンオフによる発振周波数ｆVCOの変化範囲を拡大することができる。
【００６９】
そして、この例によれば、ＦＥＴ（Ｑ10）がオンのとき、ＦＥＴ（Ｑ30、Ｑ40）も同時にオンとなるので、オン抵抗ＲONをさらに低減することができる。
【００７０】
〔３−２−４〕 第４の制御例
この例においては、容量切り換え部２２０には、例えば図４Ｄに示すような制御ビットｂO、ゲート電圧ＶG0およびソース電圧ＶS0が供給される。すなわち、〔３−２−２〕におけるソース電圧ＶS0と、〔３−２−３〕におけるゲート電圧ＶG0とを組み合わせた場合であり、それぞれを単独で実行する場合よりも、より効果的となる。
【００７１】
〔３−２−５〕 第５の制御例
この例においては、容量切り換え部２２０には、例えば図４Ｅに示すような制御ビットｂO、ゲート電圧ＶG0およびソース電圧ＶS0が供給される。すなわち、〔３−２−４〕において、そのゲート電圧ＶG0が、制御ビットｂ0に対して所定の時間だけ遅延するようにした場合である。なお、このように制御ビットｂ0に対して所定の時間だけ遅延したゲート電圧ＶG0を得るには、例えば図５ＡあるいはＢに示すような遅延回路を使用することができる。
【００７２】
そして、例えば〔３−２−２〕においては、ＦＥＴ（Ｑ10）がオフのとき、ＦＥＴ（Ｑ30、Ｑ40）が高いインピーダンスを示すので、ＦＥＴ（Ｑ10）がオフからオンになるとき、ソース電圧ＶS0を切り換えてもＦＥＴ（Ｑ10）のソース電位およびドレイン電位は、大きな時定数で所定値に整定していくことになる。したがって、ＶＣＯ１１に用いた場合、発振周波数ｆVCOが整定するまでに時間のかかることになる。
【００７３】
しかし、この例においては、ゲート電圧ＶG0が制御ビットｂ0に対して遅延しているので、ＦＥＴ（Ｑ10）のソース電位およびドレイン電位が整定するまでの時間を短くすることができ、ＶＣＯ１１においては、発振周波数ｆVCOが整定するまでの時間を短縮することができる。
【００７４】
例えば、ＰＬＬ回路１０を受信機の局部発振回路に使用する場合、容量切り換え回路２２によりサブバンドを切り換えるとともに、そのサブバンドごとにＶＣＯ１１の発振周波数ｆVCOを自動校正することがある。このような場合、発振周波数ｆVCOが整定するまで、その発振周波数ｆVCOの測定および校正ができないので、発振周波数ｆVCOが整定するまでの時間を短縮することができれば、自動校正に必要な時間を短縮することができる。
【００７５】
〔４〕 その他
図３に示す容量切り換え回路２２においては、ＮチャンネルのＭＯＳ−ＦＥＴにより構成した場合であるが、例えば図６に示すようにＰチャンネルのＭＯＳ−ＦＥＴにより構成することもできる。そして、この場合には、制御ビットｂO、ゲート電圧ＶG0およびソース電圧ＶS0の極性を、図４の場合とは逆にすればよい。
【００７６】
〔５〕 まとめ
上述の容量切り換え回路２２によれば、ＦＥＴ（Ｑ3k、Ｑ4k）のドレイン・ソース間を通じてＦＥＴ（Ｑ1k）のソースおよびドレインにバイアス電圧を印加しているが、ＦＥＴ（Ｑ3k、Ｑ4k）がオフのときのドレイン・ソース間のインピーダンスは、図９における抵抗器Ｒ1k、Ｒ2kの場合よりも、コンデンサＣ1k、Ｃ2kのインピーダンスに比べ、十分大きな値となる。
【００７７】
したがって、共振回路２１のＱ値を低下させることがないので、ＶＣＯ１１の発振信号ＳVCOの位相ノイズ特性を改善することができる。
【００７８】
また、ＦＥＴ（Ｑ1k）のソースおよびドレインのバイアス電圧を、ＦＥＴ（Ｑ3k、Ｑ4k）を通じて印加しているので、大きなインピーダンスを得るために、ＩＣチップ上におけるＦＥＴ（Ｑ3k、Ｑ4k）の物理的なサイズを、抵抗器の場合のように、大きくする必要がない。したがって、寄生容量が大きくなることがなく、ＦＥＴ（Ｑ1k）がオフのときの容量ＣOFFが小さくなり、容量比ＣON／ＣOFFを大きくすることができる。この結果、ＦＥＴ（Ｑ1k）のオンオフによる発振周波数ｆVCOの変化範囲を拡大することができる。
【００７９】
さらに、テレビチューナにおいては、およそ40MHz〜900MHzの非常に広い周波数範囲に対して、低雑音な局部発振信号が必要となるので、ＶＣＯ１１にも非常に可変範囲の広いものが求められるが、上述のＶＣＯ１１によれば、その要求に対処できる。
【００８０】
〔略語の一覧〕
ＩＣ ：Integrated Circuit
ＦＥＴ：Field Effect Transistor
ＭＯＳ：Metal Oxide Semiconductor
ＰＬＬ：Phase Locked Loop
Ｑ値 ：Quality Factor
ＶＣＯ：Voltage Controlled Oscillator
【図面の簡単な説明】
【００８１】
【図１】この発明の一形態を示す系統図である。
【図２】この発明の一形態を示す接続図である。
【図３】この発明の一形態を示す接続図である。
【図４】この発明の一形態を示す波形図である。
【図５】一部の一例を示す系統図である。
【図６】この発明の他の形態を示す接続図である。
【図７】この発明を説明するための接続図である。
【図８】この発明を説明するための接続図である。
【図９】この発明を説明するための接続図である。
【符号の説明】
【００８２】
１０…ＰＬＬ回路、１１…ＶＣＯ、１２…可変分周回路、１３…位相比較回路、１４…基準信号生成回路、１５…チャージポンプ回路、１６…ループフィルタ、２１…共振回路、２２…容量切り換え回路
【特許請求の範囲】
【請求項１】
第１のＭＯＳ−ＦＥＴと、
第１の端子と上記第１のＭＯＳ−ＦＥＴのソースとの間に直列に接続された第１のコンデンサと、
上記第１のＭＯＳ−ＦＥＴのドレインと第２の端子との間に直列に接続された第２のコンデンサと、
上記第１のＭＯＳ−ＦＥＴのソースにドレインが接続された第２のＭＯＳ−ＦＥＴと、
上記第１のＭＯＳ−ＦＥＴのドレインにドレインが接続された第３のＭＯＳ−ＦＥＴと
を有し、
上記第２および第３のＭＯＳ−ＦＥＴのゲートは互いに接続されるとともに、これら第２および第３のＭＯＳ−ＦＥＴのソースも互いに接続され、
上記第１のＭＯＳ−ＦＥＴのゲートに、この第１のＭＯＳ−ＦＥＴをオンオフ制御する制御データが供給され、
上記第２および第３のＭＯＳ−ＦＥＴに、少なくとも上記第１のＭＯＳ−ＦＥＴがオフのときには、上記第２および第３のＭＯＳ−ＦＥＴをオフにするゲートバイアス電圧が供給されるとともに、
上記第２および第３のＭＯＳ−ＦＥＴのドレインとバックゲートとの間の寄生ダイオードがオフとなるソースバイアス電圧が供給される
ようにした容量切り換え回路。
【請求項２】
請求項１に記載の容量切り換え回路において、
上記第２および第３のＭＯＳ−ＦＥＴのゲートに供給されるゲートバイアス電圧および上記ソースバイアス電圧を、上記第１のＭＯＳ−ＦＥＴのオンオフにかかわらず一定とする
ようにした容量切り換え回路。
【請求項３】
請求項１に記載の容量切り換え回路において、
上記第１のＭＯＳ−ＦＥＴのオンオフにかかわらず上記ゲートバイアス電圧を一定とするとともに、
上記第１のＭＯＳ−ＦＥＴのオンのときには、上記ソースバイアス電圧を上記ゲートバイアス電圧に近づける
ようにした容量切り換え回路。
【請求項４】
請求項１に記載の容量切り換え回路において、
上記第１のＭＯＳ−ＦＥＴのオンオフにかかわらず上記ソースバイアス電圧を一定とするとともに、
上記ゲートバイアス電圧を上記制御データと同じ極性の方向に変化させる
ようにした容量切り換え回路。
【請求項５】
請求項１に記載の容量切り換え回路において、
上記ゲートバイアス電圧を上記制御データと同じ極性の方向に変化させるとともに、
上記ソースバイアス電圧を上記制御データと逆の極性の方向に変化させる
ようにした容量切り換え回路。
【請求項６】
請求項１に記載の容量切り換え回路において、
上記ゲートバイアス電圧を上記制御データと同じ極性の方向に変化させるとともに、
上記制御データの変化よりも遅延させ、
上記ソースバイアス電圧を上記制御データと逆の極性の方向に変化させる
ようにした容量切り換え回路。
【請求項７】
共振回路が、その共振用の容量手段として、
容量切り換え回路と、
この容量切り換え回路に並列接続された可変容量素子と
を有し、
上記容量切り換え回路は、
第１のＭＯＳ−ＦＥＴと、
上記並列接続のための第１の接続点と、上記第１のＭＯＳ−ＦＥＴのソースとの間に直列に接続された第１のコンデンサと、
上記第１のＭＯＳ−ＦＥＴのドレインと、上記並列接続のための第２の接続点との間に直列に接続された第２のコンデンサと、
上記第１のＭＯＳ−ＦＥＴのドレインにドレインが接続された第３のＭＯＳ−ＦＥＴと
を有し、
上記第２および第３のＭＯＳ−ＦＥＴのゲートは互いに接続されるとともに、これら第２および第３のＭＯＳ−ＦＥＴのソースも互いに接続され、
上記第１のＭＯＳ−ＦＥＴのゲートに、この第１のＭＯＳ−ＦＥＴをオンオフ制御する制御データが供給され、
上記第２および第３のＭＯＳ−ＦＥＴに、少なくとも上記第１のＭＯＳ−ＦＥＴがオフのときには、上記第２および第３のＭＯＳ−ＦＥＴをオフにするゲートバイアス電圧が供給されるとともに、
上記第２および第３のＭＯＳ−ＦＥＴのドレインとバックゲートとの間の寄生ダイオードがオフとなるソースバイアス電圧が供給される
上記制御データのオンオフにより発振周波数の変化範囲が変更されるとともに、
上記可変容量素子に供給される制御電圧により発振周波数が変更される
ようにしたＶＣＯ。
【請求項８】
ＶＣＯと、
このＶＣＯの発振信号を分周する可変分周回路と、
この可変分周回路の出力信号と、基準となる周波数の基準信号とを位相比較する位相比較回路と、
この位相比較回路の出力が供給されるチャージポンプ回路と、
このチャージポンプ回路の出力が供給されて上記可変分周回路の出力信号と上記基準信号との位相差に対応してレベルの変化する電圧を出力するとともに、この電圧を上記ＶＣＯにその制御電圧として供給するループフィルタと
を有し、
上記ＶＣＯは、その共振回路が共振用の容量手段として、
容量切り換え回路と、
この容量切り換え回路に並列接続された可変容量素子と
を有し、
上記容量切り換え回路は、
第１のＭＯＳ−ＦＥＴと、
上記並列接続のための第１の接続点と、上記第１のＭＯＳ−ＦＥＴのソースとの間に直列に接続された第１のコンデンサと、
上記第１のＭＯＳ−ＦＥＴのドレインと、上記並列接続のための第２の接続点との間に直列に接続された第２のコンデンサと、
上記第１のＭＯＳ−ＦＥＴのソースにドレインが接続された第２のＭＯＳ−ＦＥＴと、
上記第１のＭＯＳ−ＦＥＴのドレインにドレインが接続された第３のＭＯＳ−ＦＥＴと
を有し、
上記第２および第３のＭＯＳ−ＦＥＴのゲートは互いに接続されるとともに、これら第２および第３のＭＯＳ−ＦＥＴのソースも互いに接続され、
上記第１のＭＯＳ−ＦＥＴのゲートに、この第１のＭＯＳ−ＦＥＴをオンオフ制御する制御データが供給され、
上記第２および第３のＭＯＳ−ＦＥＴに、少なくとも上記第１のＭＯＳ−ＦＥＴがオフのときには、上記第２および第３のＭＯＳ−ＦＥＴをオフにするゲートバイアス電圧が供給されるとともに、
上記第２および第３のＭＯＳ−ＦＥＴのドレインとバックゲートとの間の寄生ダイオードがオフとなるソースバイアス電圧が供給される
上記制御データのオンオフにより発振周波数の変化範囲が変更されるとともに、
上記可変分周回路の分周比を変更することにより発振周波数が変更される
ようにしたＰＬＬ回路。
【請求項１】
第１のＭＯＳ−ＦＥＴと、
第１の端子と上記第１のＭＯＳ−ＦＥＴのソースとの間に直列に接続された第１のコンデンサと、
上記第１のＭＯＳ−ＦＥＴのドレインと第２の端子との間に直列に接続された第２のコンデンサと、
上記第１のＭＯＳ−ＦＥＴのソースにドレインが接続された第２のＭＯＳ−ＦＥＴと、
上記第１のＭＯＳ−ＦＥＴのドレインにドレインが接続された第３のＭＯＳ−ＦＥＴと
を有し、
上記第２および第３のＭＯＳ−ＦＥＴのゲートは互いに接続されるとともに、これら第２および第３のＭＯＳ−ＦＥＴのソースも互いに接続され、
上記第１のＭＯＳ−ＦＥＴのゲートに、この第１のＭＯＳ−ＦＥＴをオンオフ制御する制御データが供給され、
上記第２および第３のＭＯＳ−ＦＥＴに、少なくとも上記第１のＭＯＳ−ＦＥＴがオフのときには、上記第２および第３のＭＯＳ−ＦＥＴをオフにするゲートバイアス電圧が供給されるとともに、
上記第２および第３のＭＯＳ−ＦＥＴのドレインとバックゲートとの間の寄生ダイオードがオフとなるソースバイアス電圧が供給される
ようにした容量切り換え回路。
【請求項２】
請求項１に記載の容量切り換え回路において、
上記第２および第３のＭＯＳ−ＦＥＴのゲートに供給されるゲートバイアス電圧および上記ソースバイアス電圧を、上記第１のＭＯＳ−ＦＥＴのオンオフにかかわらず一定とする
ようにした容量切り換え回路。
【請求項３】
請求項１に記載の容量切り換え回路において、
上記第１のＭＯＳ−ＦＥＴのオンオフにかかわらず上記ゲートバイアス電圧を一定とするとともに、
上記第１のＭＯＳ−ＦＥＴのオンのときには、上記ソースバイアス電圧を上記ゲートバイアス電圧に近づける
ようにした容量切り換え回路。
【請求項４】
請求項１に記載の容量切り換え回路において、
上記第１のＭＯＳ−ＦＥＴのオンオフにかかわらず上記ソースバイアス電圧を一定とするとともに、
上記ゲートバイアス電圧を上記制御データと同じ極性の方向に変化させる
ようにした容量切り換え回路。
【請求項５】
請求項１に記載の容量切り換え回路において、
上記ゲートバイアス電圧を上記制御データと同じ極性の方向に変化させるとともに、
上記ソースバイアス電圧を上記制御データと逆の極性の方向に変化させる
ようにした容量切り換え回路。
【請求項６】
請求項１に記載の容量切り換え回路において、
上記ゲートバイアス電圧を上記制御データと同じ極性の方向に変化させるとともに、
上記制御データの変化よりも遅延させ、
上記ソースバイアス電圧を上記制御データと逆の極性の方向に変化させる
ようにした容量切り換え回路。
【請求項７】
共振回路が、その共振用の容量手段として、
容量切り換え回路と、
この容量切り換え回路に並列接続された可変容量素子と
を有し、
上記容量切り換え回路は、
第１のＭＯＳ−ＦＥＴと、
上記並列接続のための第１の接続点と、上記第１のＭＯＳ−ＦＥＴのソースとの間に直列に接続された第１のコンデンサと、
上記第１のＭＯＳ−ＦＥＴのドレインと、上記並列接続のための第２の接続点との間に直列に接続された第２のコンデンサと、
上記第１のＭＯＳ−ＦＥＴのドレインにドレインが接続された第３のＭＯＳ−ＦＥＴと
を有し、
上記第２および第３のＭＯＳ−ＦＥＴのゲートは互いに接続されるとともに、これら第２および第３のＭＯＳ−ＦＥＴのソースも互いに接続され、
上記第１のＭＯＳ−ＦＥＴのゲートに、この第１のＭＯＳ−ＦＥＴをオンオフ制御する制御データが供給され、
上記第２および第３のＭＯＳ−ＦＥＴに、少なくとも上記第１のＭＯＳ−ＦＥＴがオフのときには、上記第２および第３のＭＯＳ−ＦＥＴをオフにするゲートバイアス電圧が供給されるとともに、
上記第２および第３のＭＯＳ−ＦＥＴのドレインとバックゲートとの間の寄生ダイオードがオフとなるソースバイアス電圧が供給される
上記制御データのオンオフにより発振周波数の変化範囲が変更されるとともに、
上記可変容量素子に供給される制御電圧により発振周波数が変更される
ようにしたＶＣＯ。
【請求項８】
ＶＣＯと、
このＶＣＯの発振信号を分周する可変分周回路と、
この可変分周回路の出力信号と、基準となる周波数の基準信号とを位相比較する位相比較回路と、
この位相比較回路の出力が供給されるチャージポンプ回路と、
このチャージポンプ回路の出力が供給されて上記可変分周回路の出力信号と上記基準信号との位相差に対応してレベルの変化する電圧を出力するとともに、この電圧を上記ＶＣＯにその制御電圧として供給するループフィルタと
を有し、
上記ＶＣＯは、その共振回路が共振用の容量手段として、
容量切り換え回路と、
この容量切り換え回路に並列接続された可変容量素子と
を有し、
上記容量切り換え回路は、
第１のＭＯＳ−ＦＥＴと、
上記並列接続のための第１の接続点と、上記第１のＭＯＳ−ＦＥＴのソースとの間に直列に接続された第１のコンデンサと、
上記第１のＭＯＳ−ＦＥＴのドレインと、上記並列接続のための第２の接続点との間に直列に接続された第２のコンデンサと、
上記第１のＭＯＳ−ＦＥＴのソースにドレインが接続された第２のＭＯＳ−ＦＥＴと、
上記第１のＭＯＳ−ＦＥＴのドレインにドレインが接続された第３のＭＯＳ−ＦＥＴと
を有し、
上記第２および第３のＭＯＳ−ＦＥＴのゲートは互いに接続されるとともに、これら第２および第３のＭＯＳ−ＦＥＴのソースも互いに接続され、
上記第１のＭＯＳ−ＦＥＴのゲートに、この第１のＭＯＳ−ＦＥＴをオンオフ制御する制御データが供給され、
上記第２および第３のＭＯＳ−ＦＥＴに、少なくとも上記第１のＭＯＳ−ＦＥＴがオフのときには、上記第２および第３のＭＯＳ−ＦＥＴをオフにするゲートバイアス電圧が供給されるとともに、
上記第２および第３のＭＯＳ−ＦＥＴのドレインとバックゲートとの間の寄生ダイオードがオフとなるソースバイアス電圧が供給される
上記制御データのオンオフにより発振周波数の変化範囲が変更されるとともに、
上記可変分周回路の分周比を変更することにより発振周波数が変更される
ようにしたＰＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００９−２５３４０１（Ｐ２００９−２５３４０１Ａ）
【公開日】平成２１年１０月２９日（２００９．１０．２９）
【国際特許分類】
【出願番号】特願２００８−９５６５０（Ｐ２００８−９５６５０）
【出願日】平成２０年４月２日（２００８．４．２）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２１年１０月２９日（２００９．１０．２９）
【国際特許分類】
【出願日】平成２０年４月２日（２００８．４．２）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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