位相調整装置及び方法
【課題】ＣＣＤを駆動するクロック信号を自動的に最適な位相に調整し、ＣＣＤからクロック信号成分が出力されない位相調整装置及び方法を提供する。
【解決手段】本発明の位相調整装置は、２相駆動型の電荷結合素子を用いたフィルタ回路に入力する第１の信号及び第２の信号の位相関係を調整する位相調整装置において、第１の信号に対して遅延を与える遅延付与手段と、遅延付与手段により遅延が与えられた第１の信号と、第２の信号とを加算又は減算する合成手段と、合成手段から出力する参照信号の電力値に基づいて、第１の信号と第２の信号とが逆位相となるように遅延付与手段の遅延設定量を制御する位相調整制御手段とを備えることを特徴とする。
【解決手段】本発明の位相調整装置は、２相駆動型の電荷結合素子を用いたフィルタ回路に入力する第１の信号及び第２の信号の位相関係を調整する位相調整装置において、第１の信号に対して遅延を与える遅延付与手段と、遅延付与手段により遅延が与えられた第１の信号と、第２の信号とを加算又は減算する合成手段と、合成手段から出力する参照信号の電力値に基づいて、第１の信号と第２の信号とが逆位相となるように遅延付与手段の遅延設定量を制御する位相調整制御手段とを備えることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相調整装置及び方法に関し、例えば、スペクトル拡散通信等を実現する装置において、トランスバーサルフィルタやマッチドフィルタ（相関器）として使用されるＣＣＤ（電荷結合素子：Charge Coulpled Device）を駆動する複数のクロック信号の位相を調整する位相調整装置及び方法に適用し得るものである。
【背景技術】
【０００２】
例えば、スペクトル拡散通信の復号処理では、受信信号と符号パターンとの相関処理等を行う必要がある。ＣＣＤを用いたトランスバーサルフィルタやマッチドフィルタ等は、上記相関処理等を行う装置として用いられる。
【０００３】
特許文献１〜３には、ＣＣＤを用いたマッチドフィルタ等に関する技術が記載されている。図２は、例えば特許文献１等に記載のＣＣＤを用いたマッチドフィルタの構成を示す構成図である。
【０００４】
図２に示す従来のＣＣＤを用いたマッチドフィルタ等において、ＣＣＤは２個の駆動電極を１組とし、複数組を電荷転送方向に並べて配置している。また、２個の駆動電極は、信号電荷を検出する検出電極として兼用させており、これら検出電極には、同じ重み付け（同じ長さ）が付与されている。
【０００５】
従来、上記２個の駆動電極に、それぞれ１８０度位相のずれた駆動信号（クロック信号）が入力されると、ＣＣＤは駆動する。そして、各組の各検出電極に誘起される信号を、抵抗からなる各加算手段で加算し、差分増幅器が各加算手段の加算結果の差分をとることで信号電荷による誘起電圧を取り出す。そして、この誘起電圧を用いて相関を求めている。
【０００６】
図２に示すように、特許文献１等の記載技術は、２個の駆動信号（クロック信号）の位相が１８０度ずれているから、差分増幅器において、各駆動信号がキャンセルされるので、信号電荷による誘起電圧のみを取り出すことができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−７２５３３号公報
【特許文献２】特開２００１−８５６６９号公報
【特許文献３】特開２００４−５５８６３号公報
【特許文献４】特開平９−２６１２０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、特許文献１〜３の記載技術のように、従来のＣＣＤを用いたトランスバーサルフィルタやマッチドフィルタ等では、ＣＣＤを駆動し、かつ、ＣＣＤ出力端で相互にキャンセルされるような位相状態（すなわち、位相差が１８０度）を持った２個のクロック信号を生成し、印加する必要がある。
【０００９】
しかし、クロック信号の位相は変化するので、クロック信号の位相状態を自動的に調整すること、また安定的に供給することは困難であった。さらに、クロック信号の安定供給が困難であるため、位相調整に時間がかかっていた。
【００１０】
また、特許文献４には、光領域で時分割多重化する光信号の光位相を自動調整する技術が記載されているが、この技術は光変調器の特性を利用するものであるから、そのまま適用するとができない。
【００１１】
そこで、本発明は、上記課題を解決するために、ＣＣＤを駆動するクロック信号を自動的に最適な位相に調整し、ＣＣＤからクロック信号成分が出力されない位相調整装置及び方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
かかる課題を解決するために、第１の本発明の位相調整装置は、２相駆動型の電荷結合素子を用いたフィルタ回路に入力する第１の信号及び第２の信号の位相関係を調整する位相調整装置において、（１）第１の信号に対して遅延を与える遅延付与手段と、（２）遅延付与手段により遅延が与えられた第１の信号と、第２の信号とを加算又は減算する合成手段と、（３）合成手段から出力する参照信号の電力値に基づいて、第１の信号と第２の信号とが逆位相となるように遅延付与手段の遅延設定量を制御する位相調整制御手段とを備えることを特徴とする。
【００１３】
第２の本発明の位相調整装置は、（１）第１の信号に対して遅延を与える遅延付与手段と、（２）遅延手段により遅延が与えられた第１の信号と、第２の信号とをクロック信号として取り込み、入力データに対する所定のフィルタ処理を行う２相駆動型の電荷結合素子を用いたフィルタ回路と、（３）フィルタ回路から出力された出力信号の一部を取り出す信号取出手段と、（４）信号取出手段により取り出された参照信号の電力値に基づいて、第１の信号と第２の信号とが逆位相となるように遅延付与手段の遅延設定量を制御する位相調整制御手段とを備えることを特徴とする。
【００１４】
第３の本発明の位相調整方法は、２相駆動型の電荷結合素子を用いたフィルタ回路に入力する第１の信号及び第２の信号の位相関係を調整する位相調整装置の位相調整方法において、（１）遅延付与手段が、第１の信号に対して遅延を与え、（２）合成手段が、遅延付与手段により遅延が与えられた第１の信号と、第２の信号とを加算又は減算し、（３）位相調整制御手段が、合成手段から出力する参照信号の電力値に基づいて、第１の信号と第２の信号とが逆位相となるように遅延付与手段の遅延設定量を制御することを特徴とする。
【００１５】
第４の本発明の位相調整方法は、２相駆動型の電荷結合素子を用いたフィルタ回路に入力する第１の信号及び第２の信号の位相関係を調整する位相調整装置の位相調整方法において、（１）遅延付与手段が、第１の信号に対して遅延を与え、（２）フィルタ回路が、遅延手段により遅延が与えられた第１の信号と、第２の信号とをクロック信号として取り込み、入力データに対する所定のフィルタ処理を行い、（３）信号取出手段が、フィルタ回路から出力された出力信号の一部を取り出し、（４）位相調整制御手段が、信号取出手段により取り出された参照信号の電力値に基づいて、第１の信号と第２の信号とが逆位相となるように遅延付与手段の遅延設定量を制御することを特徴とする。
【００１６】
第５の本発明の位相調整プログラムは、２相駆動型の電荷結合素子を用いたフィルタ回路に入力する第１の信号及び第２の信号の位相関係を調整する位相調整装置の位相調整プログラムにおいて、位相調整装置が、（１）第１の信号に対して遅延を与える遅延付与手段と、（２）フィルタ回路に入力する、遅延付与手段により遅延が与えられた第１の信号と第２の信号とを加算又は減算した信号、又は、フィルタ回路からの出力信号のいずれかを参照信号とし、この参照信号の電力値に基づいて、第１の信号と第２の信号とが逆位相となるように遅延付与手段の遅延設定量を制御する位相調整制御手段とを備え、位相調整手段を、第１の信号の位相周期に亘って、所定の遅延ステップ幅毎に第１の信号の位相をずらしていき、参照信号の電力値が最小となる時点を遅延設定量として遅延付与手段に設定するように機能させることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、ＣＣＤを駆動させるクロック信号の位相を自動的に調整することができ、さらに位相調整に要する時間を短時間にすることができる。
【図面の簡単な説明】
【００１８】
【図１】第１の実施形態の位相調整装置の構成を示す構成図である。
【図２】従来のＣＣＤを用いたマッチドフィルタの構成を示す構成図である。
【図３】第１の実施形態のパワーディテクタの特性例を示す図である。
【図４】第１の実施形態の位相調整処理の動作を示すフローチャートである。
【図５】第２の実施形態の位相調整装置の構成を示す構成図である。
【図６】ＣＣＤへのデータ信号の入力がある場合に、第２の実施形態の位相調整処理によるＣＣＤ出力信号の１GHz成分のパワーの違いを測定した測定結果である（入力データ信号がある場合）。
【図７】ＣＣＤへのデータ信号の入力がない場合に、第２の実施形態の位相調整処理によるＣＣＤ出力信号の１GHz成分のパワーの違いを測定した測定結果である。
【図８】変形実施形態の位相調整装置の構成を示す構成図である。
【発明を実施するための形態】
【００１９】
（Ａ）第１の実施形態
以下では、本発明の位相調整装置及び方法の第１の実施形態について図面を参照しながら説明する。
【００２０】
（Ａ−１）第１の実施形態の構成
図１は、第１の実施形態の位相調整装置の構成を示す構成図である。図１において、第１の実施形態の位相調整装置１０は、遅延回路部１、パワーディバイダ２−１及び２−２、加算部３、パワーディテクタ４、ＡＤ変換器５、制御部６、ＣＣＤ７を少なくとも有して構成される。また、パワーディテクタ４、ＡＤ変換器５及び制御部６は、位相調整制御手段８として機能するものである。
【００２１】
位相調整装置１０は、周波数（ここでは周波数ｆとする）が同じ２個の信号をクロック信号として入力し、これらクロック信号の位相差が１８０度（すなわち逆位相）となるように位相調整して、これらをＣＣＤ７の駆動信号として供給するものである。以下では、説明便宜上、入力するクロック信号を、第１の信号としてのクロック信号ａ、第２の信号としてのクロック信号ｂのように示して説明する。
【００２２】
遅延回路部１は、制御部６の制御の下、入力されるクロック信号ａに対して時間遅延を与え、時間遅延を付与したクロック信号ａを出力するものである。遅延回路部１の最大遅延量はクロック信号の周期Ｔ（＝１／ｆ）［ｓ］以上とし、最小遅延ステップをΔｄ［ｓ］とする。また、遅延回路部１は、既存の遅延回路を広くて適用することができ、例えば、MC100EP195（オン・セミコンダクタ製）やSY89297U（マイクレル社製）などを適用することができる。
【００２３】
パワーディバイダ２−１は、遅延回路部１から出力されたクロック信号ａを２個の信号に分割するものであり、一方のクロック信号ａ−１を加算部３に、また他方のクロック信号ａ−２をＣＣＤ７に分配するものである。また、パワーディバイダ２−２は、入力されたクロック信号ｂを２個の信号に分割し、一方のクロック信号ｂ−１を加算部３に、また他方のクロック信号ｂ−２をＣＣＤ７に分配するものである。
【００２４】
なお、パワーディバイダ２−１及び２−２の分配比は１：１である必要はなく、クロック信号ａ−１及びｂ−１のパワーに対するクロック信号ａ−２及びｂ−２のパワーが小さくなる比率としてもよい。
【００２５】
加算部３は、パワーディバイダ２−１からのクロック信号ａ−１と、パワーディバイダ２−２からのクロック信号ｂ−１とを入力し、これらクロック信号ａ−１のパワーとクロック信号ｂ−１のパワーとの加算を行い、この加算した信号を「参照信号」としてパワーディテクタ４に与えるものである。なお、クロック信号ａ−１とクロック信号ｂ−１とのパワーを合成することができれば、加算器３に限定されるものではなく、クロック信号ａ−１とクロック信号ｂ−１との電力値を減算する減算部を備えるようにしても良い。
【００２６】
パワーディテクタ４は、加算部３からの参照信号を入力し、参照信号の電力値に応じたＤＣ電圧値を求め、これをＡＤ変換器５に与えるものである。ここで、パワーディテクタ４は、図３に示すような特性を有する。図３に示すように、パワーディテクタ４は、参照信号の入力電力値（入力パワー）［ｄＢｍ］の大きさが大きくなるに応じて出力電圧値［Ｖ］が大きくなる関係とする特性を有する。
【００２７】
ＡＤ変換器５は、パワーディテクタ４からの出力電圧値を入力すると、このＤＣ電圧値をＮビットの２値信号に変換し、これを制御部６に与えるものである。このＮビットの２値信号を「比較値」と呼ぶことにする。
【００２８】
制御部６は、クロック信号ａとクロック信号ｂとの位相関係を制御するものであり、位相差が１８０度となるように遅延回路部１の遅延量の設定を行うものである。また、制御部６は、例えばマイコンなどが該当し、ＡＤ変換器５からの比較値を読み取る入力ポートと、遅延回路部１に遅延量を送出するための出力ポートとを有する。また、制御部６は、遅延回路部１に入力するクロック信号ａの周期Ｔが設定されており、遅延量がクロック信号の１周期Ｔを越えるまでの間に、ＡＤ変換器５からの比較値が最小となる遅延量を検出し、比較値が最小のときの遅延量を遅延回路部１に与える。
【００２９】
ＣＣＤ７は、位相調整されるクロック信号ａ及びクロック信号ｂを入力し、入力データ信号に対して、トランスバーサルフィルタ又はマッチドフィルタとして機能するものである。ＣＣＤ７は、例えば、特許文献１〜３に記載されている２相駆動型のＣＣＤを用いたマッチドフィルタやトランスバーサルフィルタを適用することができる。
【００３０】
（Ａ−２）第１の実施形態の動作
次に、第１の実施形態の位相調整装置１０における位相調整処理の動作を図面を参照しながら説明する。
【００３１】
図４は、第１の実施形態の位相調整装置１０の制御部６による位相調整処理を示すフローチャートである。
【００３２】
まず、位相調整装置１０は、電源投入等により自動位相調整が開始される。自動位相調整開始後、制御部６は次のような初期化が行われる（ステップＳ１０１）。
【００３３】
制御部６は、初期化設定として、比較値の最小値ｍを「ｎｕｌｌ」、比較値が最小のときの遅延量設定値ｄｍを「０」、遅延回路部１への遅延量設定値ｄを「０」と設定される。これにより、初期段階では、遅延回路部１への遅延量設定値ｄは０に設定される。
【００３４】
ここで、クロック信号ａ及びクロック信号ｂが位相調整装置１０に入力する。クロック信号ａは遅延回路部１に入力するが、初期段階では遅延回路部１による遅延量は０であるから遅延時間の付与は行われず、クロック信号ａはパワーディバイダ２−１に与えられる。
【００３５】
クロック信号ａは、パワーディバイダ２−１により分割され、クロック信号ａ−２はＣＣＤ７に、クロック信号ａ−１は加算部３に分配される。一方、クロック信号ｂはパワーディバイダ２−２により分割され、クロック信号ｂ−２はＣＣＤ７に、クロック信号ｂ−１は加算部３に分配される。
【００３６】
加算部３に入力したクロック信号ａ−１及びクロック信号ｂ−１は、加算部３により電力値が加算され、参照信号としてパワーディテクタ４に与えられる。また、パワーディテクタ４は、例えば図３に示すような特性を有しており、参照信号が入力すると、パワーディテクタ４の特性に基づいて、参照信号の入力電力値はＤＣ電圧値に変換されて出力される。さらに、ＤＣ電圧値は、ＡＤ変換器５によりデジタル変換処理が行われ、Ｎビットの２進数で表した比較値が制御部６に与えられる。
【００３７】
ＡＤ変換器５からＮビットの比較値が制御部６に入力すると、制御部６は遅延回路部１への遅延量設定値ｄとクロック信号の周期Ｔとを比較する（ステップＳ１０２）。
【００３８】
このとき、遅延回路部１への遅延量設定値ｄは０であるから、遅延量設定値ｄ＞周期Ｔではない。従って、ステップＳ１０３に移行する。
【００３９】
ステップＳ１０３では、制御部６が、比較値の最小値ｍと、ＡＤ変換器５からの比較値との比較を行う。このとき、比較値の最小値ｍがｍ＝ｎｕｌｌであるから、ステップＳ１０４に移行する。
【００４０】
ステップＳ１０４では、制御部６が、ＡＤ変換器５からの比較値を比較値の最小値ｍに更新し、また、遅延回路部１への遅延量設定値ｄを、比較値が最小のときの遅延量設定値ｄｍに更新する。
【００４１】
次に、ステップＳ１０５では、制御部６が、現在の遅延量設定値ｄに最小遅延ステップ幅Δｄを加えたものを、新たな遅延量設定値ｄに更新する。ここで、最小遅延ステップ幅Δｄは、比較値の最小値を検索するために、遅延量設定値ｄを少しだけずらす微小幅である。
【００４２】
最小遅延ステップ幅Δｄは、任意に設定することができ、例えばΔｄ＝Ｔ／ｋ（ｋは正の整数）等のように按分した値を設定するようにしても良い。最小遅延ステップ幅Δｄの値は、Δｄが小さい場合には、比較値の最小値を精度良く検出することができ、Δｄが大きい場合には、比較的早期に比較値の最小値を検出することができるという特性があるので、この特性に応じて設定することができる。さらに、最小遅延ステップ幅Δｄの値を可変にしても良い。例えば、初期段階から所定期間までは、最小遅延ステップ幅Δｄを比較的大きくとり、比較値の最小値と推測する期間では、最小遅延ステップ幅Δｄを比較的小さくし、さらに、その後周期Ｔに達するまでの期間では、再度最小遅延ステップ幅Δｄを大きくするようにしても良い。これにより、さらに早期かつ精度良く位相調整ができる。
【００４３】
ステップＳ１０５の遅延量設定値ｄの新たな設定が行われると、ステップＳ１０２に戻って処理を繰り返す。つまり、制御部６は、ステップＳ１０５で新たに設定された遅延量設定値ｄと、クロック信号の周期Ｔとの比較を行う（ステップＳ１０２）。
【００４４】
ステップＳ１０２において、遅延量設定値ｄ＞周期Ｔでない場合には、さらに、ステップＳ１０３に移行する。このとき、ステップＳ１０３において、制御部６は、現在の比較値の最小値ｍと、ＡＤ変換器５からの比較値とを比較する。
【００４５】
現在の比較値の最小値ｍ＞ＡＤ変換器５からの比較値である場合には、ステップＳ１０４に移行し、そうでない場合には、ステップＳ１０５に移行する。
【００４６】
上記のように、現在の比較値の最小値ｍ＞ＡＤ変換器５からの比較値でない場合に、ステップＳ１０４における比較値の最小値ｍ及び遅延量設定値ｄｍの更新を行わないようにすることで、比較値の最小値ｍと、遅延量設定値ｄｍとを検出することができる。
【００４７】
その後、遅延量設定値ｄの更新を行い、遅延量設定値ｄ＞周期Ｔとなるまで（すなわち、最大遅延量がクロック信号の周期Ｔを超えるまで）、ステップＳ１０２〜Ｓ１０５の処理を繰り返し行う。
【００４８】
これにより、制御部６は、最大遅延量を周期Ｔとした場合における、比較値の最小値ｍ（すなわち、参照信号の電力値の最小値）を検出することができ、この比較値の最小となるときの遅延量設定値ｄｍを、遅延回路部１への遅延量設定値ｄとして設定する。
【００４９】
そして、遅延回路部１は、制御部６からの遅延量設定値ｄに基づく時間遅延を、クロック信号ａに付与する。これにより、クロック信号ｂとの位相差が１８０度となるクロック信号ａを出力することができる。
【００５０】
なお、ＣＣＤ７では、位相差が１８０度であるクロック信号ａとクロック信号ｂを駆動信号として入力して、入力されたデータ信号に対して所定の処理を行い、その結果を出力する。
【００５１】
（Ａ−３）第１の実施形態の効果
以上のように、第１の実施形態の位相調整装置及び方法により、クロック信号の位相を自動的に調整することができる。また、位相調整の自動化に伴い、従来よりも短時間で位相調整することができる。
【００５２】
また、第１の実施形態によれば、加算部からの参照信号の電力値を指標に位相調整を行うため、ＣＣＤから出力されるクロック信号成分を最小限にすることができる。
【００５３】
さらに、第１の実施形態は、ＣＣＤからの出力信号ではなく、ＣＣＤに入力する前段階のクロック信号を用いて位相調整する。そのため、ＣＣＤの出力信号を用いる場合には、出力信号の分離などを行う必要があるため、データ信号を含む出力信号のパワーの減衰等が起こり得るが、第１の実施形態では、そのようなことを回避できる。
【００５４】
（Ｂ）第２の実施形態
以下では、本発明の位相調整装置及び方法の第２の実施形態について図面を参照しながら説明する。
【００５５】
（Ｂ−１）第２の実施形態の構成及び構成
第１の実施形態では、クロック信号をＣＣＤに入力する前段階で、加算部からの参照信号を利用して位相調整を行う場合を説明した。これに対して、第２の実施形態は、ＣＣＤからの出力信号を利用して位相調整する場合を説明する。
【００５６】
図５は、第２の実施形態の位相調整装置の構成を示す構成図である。図５において、第２の実施形態の位相調整装置２０は、遅延回路部１、ＣＣＤ７、パワーディバイダ２１、パワーディテクタ４、ＡＤ変換器５、制御部６を少なくとも有して構成される。また、パワーディテクタ４、ＡＤ変換器５及び制御部６は、位相調整制御手段８として機能するものである。
【００５７】
遅延回路部１は、第１の実施形態の遅延回路部１と同じものであり、制御部６の制御の下、入力するクロック信号ａに対して遅延時間を付与して出力するものである。
【００５８】
ＣＣＤ７は、遅延回路部１から出力されたクロック信号ａと、クロック信号ｂとを入力し、入力データ信号に対してトランスバーサルフィルタ又はマッチドフィルタとして機能するものである。ＣＣＤ７からの出力信号は、データ信号成分、クロック信号ａの信号成分、及び、クロック信号ｂの信号成分を含むものであり、パワーディバイダ２１に与えられる。
【００５９】
パワーディバイダ２１は、ＣＣＤ７から出力された出力信号を分割し、一方のＣＣＤ出力信号ｃ−１をパワーディテクタ４に、また他方のＣＣＤ出力信号ｃ−２を図示しない後段の構成要素に出力するものである。ここで、パワーディバイダ２１からパワーディテクタ４に出力されるＣＣＤ出力信号ｃ−１を「参照信号」と呼ぶことにする。
【００６０】
なお、パワーディバイダ２１の分配比は１：１である必要はなく、例えば、ＣＣＤ出力信号ｃ−２のパワーに対するＣＣＤ出力信号ｃ−１のパワーが小さくなる比率としても良い。
【００６１】
パワーディテクタ４は、第１の実施形態と同様に、例えば、図３に示す特性を有するものである。パワーディテクタ４は、パワーディバイダ２１からの参照信号を入力し、この参照信号の入力電力値に応じた出力電圧値をＡＤ変換器５に出力するものである。
【００６２】
ＡＤ変換器５は、第１の実施形態と同様のＡＤ変換器であり、パワーディテクタ４からの出力電圧値を、Ｎビットの２値信号に変換した比較値を制御部６に出力するものである。
【００６３】
制御部６は、第１の実施形態と同様の制御部であり、遅延回路部１のクロック信号ａに対する遅延量を制御するものである。制御部６による遅延回路部１の遅延量設定値の制御処理は、第１の実施形態と同様である。
【００６４】
以下では、第２の実施形態の位相調整装置２０における位相調整処理の動作について説明する。
【００６５】
まず、クロック信号ａ及びクロック信号ｂが位相調整装置２０に入力されると、クロック信号ａは遅延回路部１に入力し、クロック信号ｂはＣＣＤ７に入力する。
【００６６】
このとき、初期化段階においては、第１の実施形態と同様に、制御部６が遅延回路部１に設定する遅延量設定値は０であるから、クロック信号ａは遅延量が付与されないでＣＣＤ７に与えられる。
【００６７】
ＣＣＤ７では、入力されたデータ信号に対して所定のトランスバーサルフィルタ処理又はマッチドフィルタ処理が行われ、その出力信号がパワーディバイダ２１に与えられる。
【００６８】
パワーディバイダ２１に入力したＣＣＤ７からの出力信号は、パワーディバイダ２１により分割され、ＣＣＤ出力信号ｃ−１はパワーディテクタ４に与えられ、ＣＣＤ出力信号ｃ−２は、ＣＣＤ７の処理結果として出力される。
【００６９】
参照信号がパワーディテクタ４に入力されると、パワーディテクタ４の有する図３に例示する特性に基づき、参照信号の入力電力値はＤＣ電圧値に変換されて、ＡＤ変換器５に与えられる。
【００７０】
ＤＣ電圧値はＡＤ変換器５により２値信号の比較値に変換されて制御部６に与えられる。
【００７１】
制御部６では、第１の実施形態と同様の位相調整処理が行われ、クロック信号の周期Ｔに亘って、ＡＤ変換器５から入力された比較値の最小値を検出し、比較値が最小となる遅延量設定値を遅延回路部１に設定する。
【００７２】
次に、図６及び図７は、第２の実施形態の位相調整装置２０を用いて位相調整したときのＣＣＤ７からの出力信号の測定結果を説明する説明図である。
【００７３】
図６はＣＣＤ７にデータ信号を入力した場合の測定結果であり、図７はＣＣＤ７にデータ信号の入力しなかった場合の測定結果である。
【００７４】
測定方法は、スペクトルアナライザで、ＣＣＤ出力信号の１GHz成分の信号パワーを測定した。
【００７５】
ＣＣＤ出力信号の測定条件は、チップレートが２Gchip/s、入力データ信号のデータレートが１２５Mbps、データに乗じた拡散符号パターンが「0011110101100100」、ＣＣＤ７の符号パターンが「0010011010111100」、ＣＣＤ７に入力するクロック信号の周波数が１GHz、２Vppの正弦波とした。
【００７６】
図６（ａ）に示す１GHz成分が最大のとき（すなわち、クロック信号の位相差が略ゼロのとき）のスペクトルと、図６（ｂ）に示す１GHz成分が最小のとき（すなわち、クロック信号の位相差が１８０度のとき）のスペクトルを比較すると、位相差が１８０度のときの１GHz成分のパワーは、位相差が略ゼロのときのそれに比べて、小さく抑えられていることが分かる。
【００７７】
また、図６（ｃ）及び図６（ｄ）において、１GHz成分の時間波形を比較すると、クロック信号の位相差が略ゼロのときは、アイが開いておらずアイパターンを確認できないが、クロック信号に位相差が１８０度のときは、アイが開いておりアイパターンを確認することができる。
【００７８】
図７において、データ信号がＣＣＤ７に入力されていない場合、図７（ａ）に示す１GHz成分が最大のときのスペクトルと、図７（ｂ）に示す１GHz成分が最小のときのスペクトルを比較すると、位相差が１８０度のときの１GHz成分のパワーは、位相差が略ゼロのときのそれに比べて、やはり抑えられていることが分かる。
【００７９】
また、図７（ｃ）及び図７（ｄ）において、１GHz成分の時間波形を比較すると、図７（ｃ）のＣＣＤ出力信号は振幅が大きく不安定であるのに対して、図７（ｄ）のＣＣＤ出力信号は振幅が小さく安定している。
【００８０】
上記のように、１GHz成分のパワーが最大となるとき、時間波形はクロック信号の成分が大きい。一方、１GHz成分のパワーが最小となるとき、時間波形はクロック信号の成分が小さいことがわかる。
【００８１】
（Ｂ−２）第２の実施形態の効果
以上のように、第２の実施形態によれば、位相調整装置による位相調整処理により、クロック信号の位相を短時間で調整することができる。また参照信号の電力を指標に位相調整を行うため、ＣＣＤから出力されるクロック信号成分を最小限にすることができる。
【００８２】
（Ｃ）他の実施形態
（Ｃ−１）図８は、第２の実施形態で説明した位相調整装置２０の構成の変形例を示す構成図である。
【００８３】
図８に示す位相調整装置３０は、第２の実施形態の構成要素の他に、パワーディバイダ２１とパワーディテクタ４との間に、バンドパスフィルタ３１を更に備えるものである。
【００８４】
バンドパスフィルタ３１は、パワーディバイダ２１により分配されたＣＣＤ出力信号ｃ−１を入力し、このＣＣＤ出力信号ｃ−１のうち周波数ｆの周波数成分（クロック信号成分）を抽出して、パワーディテクタ４に出力するものである。この場合、バンドパスフィルタ２２からの出力信号を、「参照信号」と呼ぶことにする。
【００８５】
ＣＣＤ出力信号ｃ−１は、バンドパスフィルタ２２により周波数ｆの周波数成分が抽出されて、これを参照信号としてパワーディテクタ４に出力される。ここで、クロック信号の周波数は周波数ｆであるから、バンドパスフィルタ２２からの出力信号はクロック信号成分である。
【００８６】
第２の実施形態では、バンドパスフィルタ３１を設けていないが、これは、ＣＣＤ７に入力するデータデータ信号のパワーは、クロック信号ａ及びクロック信号ｂのパワーに比べて、数倍〜数十倍小さいため、バンドパスフィルタ３１の設置を省略することができる。これにより、第２の実施形態の構成によれば、バンドパスフィルタ３１の分だけ装置コストを削減できる。
【００８７】
これに対して、図８に示す位相調整装置３０によれば、クロック信号の周波数を抽出して処理を行うので、精度の高い位相調整することができる。
【符号の説明】
【００８８】
１…遅延回路部、２−１及び２−２…パワーディバイダ、３…加算部、
４…パワーディテクタ、５…ＡＤ変換器、６…制御部、７…ＣＣＤ、
８…位相調整制御手段、２１…パワーディバイダ、３１…バンドパスフィルタ、
１０、２０及び３０…位相調整装置。
【技術分野】
【０００１】
本発明は、位相調整装置及び方法に関し、例えば、スペクトル拡散通信等を実現する装置において、トランスバーサルフィルタやマッチドフィルタ（相関器）として使用されるＣＣＤ（電荷結合素子：Charge Coulpled Device）を駆動する複数のクロック信号の位相を調整する位相調整装置及び方法に適用し得るものである。
【背景技術】
【０００２】
例えば、スペクトル拡散通信の復号処理では、受信信号と符号パターンとの相関処理等を行う必要がある。ＣＣＤを用いたトランスバーサルフィルタやマッチドフィルタ等は、上記相関処理等を行う装置として用いられる。
【０００３】
特許文献１〜３には、ＣＣＤを用いたマッチドフィルタ等に関する技術が記載されている。図２は、例えば特許文献１等に記載のＣＣＤを用いたマッチドフィルタの構成を示す構成図である。
【０００４】
図２に示す従来のＣＣＤを用いたマッチドフィルタ等において、ＣＣＤは２個の駆動電極を１組とし、複数組を電荷転送方向に並べて配置している。また、２個の駆動電極は、信号電荷を検出する検出電極として兼用させており、これら検出電極には、同じ重み付け（同じ長さ）が付与されている。
【０００５】
従来、上記２個の駆動電極に、それぞれ１８０度位相のずれた駆動信号（クロック信号）が入力されると、ＣＣＤは駆動する。そして、各組の各検出電極に誘起される信号を、抵抗からなる各加算手段で加算し、差分増幅器が各加算手段の加算結果の差分をとることで信号電荷による誘起電圧を取り出す。そして、この誘起電圧を用いて相関を求めている。
【０００６】
図２に示すように、特許文献１等の記載技術は、２個の駆動信号（クロック信号）の位相が１８０度ずれているから、差分増幅器において、各駆動信号がキャンセルされるので、信号電荷による誘起電圧のみを取り出すことができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−７２５３３号公報
【特許文献２】特開２００１−８５６６９号公報
【特許文献３】特開２００４−５５８６３号公報
【特許文献４】特開平９−２６１２０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、特許文献１〜３の記載技術のように、従来のＣＣＤを用いたトランスバーサルフィルタやマッチドフィルタ等では、ＣＣＤを駆動し、かつ、ＣＣＤ出力端で相互にキャンセルされるような位相状態（すなわち、位相差が１８０度）を持った２個のクロック信号を生成し、印加する必要がある。
【０００９】
しかし、クロック信号の位相は変化するので、クロック信号の位相状態を自動的に調整すること、また安定的に供給することは困難であった。さらに、クロック信号の安定供給が困難であるため、位相調整に時間がかかっていた。
【００１０】
また、特許文献４には、光領域で時分割多重化する光信号の光位相を自動調整する技術が記載されているが、この技術は光変調器の特性を利用するものであるから、そのまま適用するとができない。
【００１１】
そこで、本発明は、上記課題を解決するために、ＣＣＤを駆動するクロック信号を自動的に最適な位相に調整し、ＣＣＤからクロック信号成分が出力されない位相調整装置及び方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
かかる課題を解決するために、第１の本発明の位相調整装置は、２相駆動型の電荷結合素子を用いたフィルタ回路に入力する第１の信号及び第２の信号の位相関係を調整する位相調整装置において、（１）第１の信号に対して遅延を与える遅延付与手段と、（２）遅延付与手段により遅延が与えられた第１の信号と、第２の信号とを加算又は減算する合成手段と、（３）合成手段から出力する参照信号の電力値に基づいて、第１の信号と第２の信号とが逆位相となるように遅延付与手段の遅延設定量を制御する位相調整制御手段とを備えることを特徴とする。
【００１３】
第２の本発明の位相調整装置は、（１）第１の信号に対して遅延を与える遅延付与手段と、（２）遅延手段により遅延が与えられた第１の信号と、第２の信号とをクロック信号として取り込み、入力データに対する所定のフィルタ処理を行う２相駆動型の電荷結合素子を用いたフィルタ回路と、（３）フィルタ回路から出力された出力信号の一部を取り出す信号取出手段と、（４）信号取出手段により取り出された参照信号の電力値に基づいて、第１の信号と第２の信号とが逆位相となるように遅延付与手段の遅延設定量を制御する位相調整制御手段とを備えることを特徴とする。
【００１４】
第３の本発明の位相調整方法は、２相駆動型の電荷結合素子を用いたフィルタ回路に入力する第１の信号及び第２の信号の位相関係を調整する位相調整装置の位相調整方法において、（１）遅延付与手段が、第１の信号に対して遅延を与え、（２）合成手段が、遅延付与手段により遅延が与えられた第１の信号と、第２の信号とを加算又は減算し、（３）位相調整制御手段が、合成手段から出力する参照信号の電力値に基づいて、第１の信号と第２の信号とが逆位相となるように遅延付与手段の遅延設定量を制御することを特徴とする。
【００１５】
第４の本発明の位相調整方法は、２相駆動型の電荷結合素子を用いたフィルタ回路に入力する第１の信号及び第２の信号の位相関係を調整する位相調整装置の位相調整方法において、（１）遅延付与手段が、第１の信号に対して遅延を与え、（２）フィルタ回路が、遅延手段により遅延が与えられた第１の信号と、第２の信号とをクロック信号として取り込み、入力データに対する所定のフィルタ処理を行い、（３）信号取出手段が、フィルタ回路から出力された出力信号の一部を取り出し、（４）位相調整制御手段が、信号取出手段により取り出された参照信号の電力値に基づいて、第１の信号と第２の信号とが逆位相となるように遅延付与手段の遅延設定量を制御することを特徴とする。
【００１６】
第５の本発明の位相調整プログラムは、２相駆動型の電荷結合素子を用いたフィルタ回路に入力する第１の信号及び第２の信号の位相関係を調整する位相調整装置の位相調整プログラムにおいて、位相調整装置が、（１）第１の信号に対して遅延を与える遅延付与手段と、（２）フィルタ回路に入力する、遅延付与手段により遅延が与えられた第１の信号と第２の信号とを加算又は減算した信号、又は、フィルタ回路からの出力信号のいずれかを参照信号とし、この参照信号の電力値に基づいて、第１の信号と第２の信号とが逆位相となるように遅延付与手段の遅延設定量を制御する位相調整制御手段とを備え、位相調整手段を、第１の信号の位相周期に亘って、所定の遅延ステップ幅毎に第１の信号の位相をずらしていき、参照信号の電力値が最小となる時点を遅延設定量として遅延付与手段に設定するように機能させることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、ＣＣＤを駆動させるクロック信号の位相を自動的に調整することができ、さらに位相調整に要する時間を短時間にすることができる。
【図面の簡単な説明】
【００１８】
【図１】第１の実施形態の位相調整装置の構成を示す構成図である。
【図２】従来のＣＣＤを用いたマッチドフィルタの構成を示す構成図である。
【図３】第１の実施形態のパワーディテクタの特性例を示す図である。
【図４】第１の実施形態の位相調整処理の動作を示すフローチャートである。
【図５】第２の実施形態の位相調整装置の構成を示す構成図である。
【図６】ＣＣＤへのデータ信号の入力がある場合に、第２の実施形態の位相調整処理によるＣＣＤ出力信号の１GHz成分のパワーの違いを測定した測定結果である（入力データ信号がある場合）。
【図７】ＣＣＤへのデータ信号の入力がない場合に、第２の実施形態の位相調整処理によるＣＣＤ出力信号の１GHz成分のパワーの違いを測定した測定結果である。
【図８】変形実施形態の位相調整装置の構成を示す構成図である。
【発明を実施するための形態】
【００１９】
（Ａ）第１の実施形態
以下では、本発明の位相調整装置及び方法の第１の実施形態について図面を参照しながら説明する。
【００２０】
（Ａ−１）第１の実施形態の構成
図１は、第１の実施形態の位相調整装置の構成を示す構成図である。図１において、第１の実施形態の位相調整装置１０は、遅延回路部１、パワーディバイダ２−１及び２−２、加算部３、パワーディテクタ４、ＡＤ変換器５、制御部６、ＣＣＤ７を少なくとも有して構成される。また、パワーディテクタ４、ＡＤ変換器５及び制御部６は、位相調整制御手段８として機能するものである。
【００２１】
位相調整装置１０は、周波数（ここでは周波数ｆとする）が同じ２個の信号をクロック信号として入力し、これらクロック信号の位相差が１８０度（すなわち逆位相）となるように位相調整して、これらをＣＣＤ７の駆動信号として供給するものである。以下では、説明便宜上、入力するクロック信号を、第１の信号としてのクロック信号ａ、第２の信号としてのクロック信号ｂのように示して説明する。
【００２２】
遅延回路部１は、制御部６の制御の下、入力されるクロック信号ａに対して時間遅延を与え、時間遅延を付与したクロック信号ａを出力するものである。遅延回路部１の最大遅延量はクロック信号の周期Ｔ（＝１／ｆ）［ｓ］以上とし、最小遅延ステップをΔｄ［ｓ］とする。また、遅延回路部１は、既存の遅延回路を広くて適用することができ、例えば、MC100EP195（オン・セミコンダクタ製）やSY89297U（マイクレル社製）などを適用することができる。
【００２３】
パワーディバイダ２−１は、遅延回路部１から出力されたクロック信号ａを２個の信号に分割するものであり、一方のクロック信号ａ−１を加算部３に、また他方のクロック信号ａ−２をＣＣＤ７に分配するものである。また、パワーディバイダ２−２は、入力されたクロック信号ｂを２個の信号に分割し、一方のクロック信号ｂ−１を加算部３に、また他方のクロック信号ｂ−２をＣＣＤ７に分配するものである。
【００２４】
なお、パワーディバイダ２−１及び２−２の分配比は１：１である必要はなく、クロック信号ａ−１及びｂ−１のパワーに対するクロック信号ａ−２及びｂ−２のパワーが小さくなる比率としてもよい。
【００２５】
加算部３は、パワーディバイダ２−１からのクロック信号ａ−１と、パワーディバイダ２−２からのクロック信号ｂ−１とを入力し、これらクロック信号ａ−１のパワーとクロック信号ｂ−１のパワーとの加算を行い、この加算した信号を「参照信号」としてパワーディテクタ４に与えるものである。なお、クロック信号ａ−１とクロック信号ｂ−１とのパワーを合成することができれば、加算器３に限定されるものではなく、クロック信号ａ−１とクロック信号ｂ−１との電力値を減算する減算部を備えるようにしても良い。
【００２６】
パワーディテクタ４は、加算部３からの参照信号を入力し、参照信号の電力値に応じたＤＣ電圧値を求め、これをＡＤ変換器５に与えるものである。ここで、パワーディテクタ４は、図３に示すような特性を有する。図３に示すように、パワーディテクタ４は、参照信号の入力電力値（入力パワー）［ｄＢｍ］の大きさが大きくなるに応じて出力電圧値［Ｖ］が大きくなる関係とする特性を有する。
【００２７】
ＡＤ変換器５は、パワーディテクタ４からの出力電圧値を入力すると、このＤＣ電圧値をＮビットの２値信号に変換し、これを制御部６に与えるものである。このＮビットの２値信号を「比較値」と呼ぶことにする。
【００２８】
制御部６は、クロック信号ａとクロック信号ｂとの位相関係を制御するものであり、位相差が１８０度となるように遅延回路部１の遅延量の設定を行うものである。また、制御部６は、例えばマイコンなどが該当し、ＡＤ変換器５からの比較値を読み取る入力ポートと、遅延回路部１に遅延量を送出するための出力ポートとを有する。また、制御部６は、遅延回路部１に入力するクロック信号ａの周期Ｔが設定されており、遅延量がクロック信号の１周期Ｔを越えるまでの間に、ＡＤ変換器５からの比較値が最小となる遅延量を検出し、比較値が最小のときの遅延量を遅延回路部１に与える。
【００２９】
ＣＣＤ７は、位相調整されるクロック信号ａ及びクロック信号ｂを入力し、入力データ信号に対して、トランスバーサルフィルタ又はマッチドフィルタとして機能するものである。ＣＣＤ７は、例えば、特許文献１〜３に記載されている２相駆動型のＣＣＤを用いたマッチドフィルタやトランスバーサルフィルタを適用することができる。
【００３０】
（Ａ−２）第１の実施形態の動作
次に、第１の実施形態の位相調整装置１０における位相調整処理の動作を図面を参照しながら説明する。
【００３１】
図４は、第１の実施形態の位相調整装置１０の制御部６による位相調整処理を示すフローチャートである。
【００３２】
まず、位相調整装置１０は、電源投入等により自動位相調整が開始される。自動位相調整開始後、制御部６は次のような初期化が行われる（ステップＳ１０１）。
【００３３】
制御部６は、初期化設定として、比較値の最小値ｍを「ｎｕｌｌ」、比較値が最小のときの遅延量設定値ｄｍを「０」、遅延回路部１への遅延量設定値ｄを「０」と設定される。これにより、初期段階では、遅延回路部１への遅延量設定値ｄは０に設定される。
【００３４】
ここで、クロック信号ａ及びクロック信号ｂが位相調整装置１０に入力する。クロック信号ａは遅延回路部１に入力するが、初期段階では遅延回路部１による遅延量は０であるから遅延時間の付与は行われず、クロック信号ａはパワーディバイダ２−１に与えられる。
【００３５】
クロック信号ａは、パワーディバイダ２−１により分割され、クロック信号ａ−２はＣＣＤ７に、クロック信号ａ−１は加算部３に分配される。一方、クロック信号ｂはパワーディバイダ２−２により分割され、クロック信号ｂ−２はＣＣＤ７に、クロック信号ｂ−１は加算部３に分配される。
【００３６】
加算部３に入力したクロック信号ａ−１及びクロック信号ｂ−１は、加算部３により電力値が加算され、参照信号としてパワーディテクタ４に与えられる。また、パワーディテクタ４は、例えば図３に示すような特性を有しており、参照信号が入力すると、パワーディテクタ４の特性に基づいて、参照信号の入力電力値はＤＣ電圧値に変換されて出力される。さらに、ＤＣ電圧値は、ＡＤ変換器５によりデジタル変換処理が行われ、Ｎビットの２進数で表した比較値が制御部６に与えられる。
【００３７】
ＡＤ変換器５からＮビットの比較値が制御部６に入力すると、制御部６は遅延回路部１への遅延量設定値ｄとクロック信号の周期Ｔとを比較する（ステップＳ１０２）。
【００３８】
このとき、遅延回路部１への遅延量設定値ｄは０であるから、遅延量設定値ｄ＞周期Ｔではない。従って、ステップＳ１０３に移行する。
【００３９】
ステップＳ１０３では、制御部６が、比較値の最小値ｍと、ＡＤ変換器５からの比較値との比較を行う。このとき、比較値の最小値ｍがｍ＝ｎｕｌｌであるから、ステップＳ１０４に移行する。
【００４０】
ステップＳ１０４では、制御部６が、ＡＤ変換器５からの比較値を比較値の最小値ｍに更新し、また、遅延回路部１への遅延量設定値ｄを、比較値が最小のときの遅延量設定値ｄｍに更新する。
【００４１】
次に、ステップＳ１０５では、制御部６が、現在の遅延量設定値ｄに最小遅延ステップ幅Δｄを加えたものを、新たな遅延量設定値ｄに更新する。ここで、最小遅延ステップ幅Δｄは、比較値の最小値を検索するために、遅延量設定値ｄを少しだけずらす微小幅である。
【００４２】
最小遅延ステップ幅Δｄは、任意に設定することができ、例えばΔｄ＝Ｔ／ｋ（ｋは正の整数）等のように按分した値を設定するようにしても良い。最小遅延ステップ幅Δｄの値は、Δｄが小さい場合には、比較値の最小値を精度良く検出することができ、Δｄが大きい場合には、比較的早期に比較値の最小値を検出することができるという特性があるので、この特性に応じて設定することができる。さらに、最小遅延ステップ幅Δｄの値を可変にしても良い。例えば、初期段階から所定期間までは、最小遅延ステップ幅Δｄを比較的大きくとり、比較値の最小値と推測する期間では、最小遅延ステップ幅Δｄを比較的小さくし、さらに、その後周期Ｔに達するまでの期間では、再度最小遅延ステップ幅Δｄを大きくするようにしても良い。これにより、さらに早期かつ精度良く位相調整ができる。
【００４３】
ステップＳ１０５の遅延量設定値ｄの新たな設定が行われると、ステップＳ１０２に戻って処理を繰り返す。つまり、制御部６は、ステップＳ１０５で新たに設定された遅延量設定値ｄと、クロック信号の周期Ｔとの比較を行う（ステップＳ１０２）。
【００４４】
ステップＳ１０２において、遅延量設定値ｄ＞周期Ｔでない場合には、さらに、ステップＳ１０３に移行する。このとき、ステップＳ１０３において、制御部６は、現在の比較値の最小値ｍと、ＡＤ変換器５からの比較値とを比較する。
【００４５】
現在の比較値の最小値ｍ＞ＡＤ変換器５からの比較値である場合には、ステップＳ１０４に移行し、そうでない場合には、ステップＳ１０５に移行する。
【００４６】
上記のように、現在の比較値の最小値ｍ＞ＡＤ変換器５からの比較値でない場合に、ステップＳ１０４における比較値の最小値ｍ及び遅延量設定値ｄｍの更新を行わないようにすることで、比較値の最小値ｍと、遅延量設定値ｄｍとを検出することができる。
【００４７】
その後、遅延量設定値ｄの更新を行い、遅延量設定値ｄ＞周期Ｔとなるまで（すなわち、最大遅延量がクロック信号の周期Ｔを超えるまで）、ステップＳ１０２〜Ｓ１０５の処理を繰り返し行う。
【００４８】
これにより、制御部６は、最大遅延量を周期Ｔとした場合における、比較値の最小値ｍ（すなわち、参照信号の電力値の最小値）を検出することができ、この比較値の最小となるときの遅延量設定値ｄｍを、遅延回路部１への遅延量設定値ｄとして設定する。
【００４９】
そして、遅延回路部１は、制御部６からの遅延量設定値ｄに基づく時間遅延を、クロック信号ａに付与する。これにより、クロック信号ｂとの位相差が１８０度となるクロック信号ａを出力することができる。
【００５０】
なお、ＣＣＤ７では、位相差が１８０度であるクロック信号ａとクロック信号ｂを駆動信号として入力して、入力されたデータ信号に対して所定の処理を行い、その結果を出力する。
【００５１】
（Ａ−３）第１の実施形態の効果
以上のように、第１の実施形態の位相調整装置及び方法により、クロック信号の位相を自動的に調整することができる。また、位相調整の自動化に伴い、従来よりも短時間で位相調整することができる。
【００５２】
また、第１の実施形態によれば、加算部からの参照信号の電力値を指標に位相調整を行うため、ＣＣＤから出力されるクロック信号成分を最小限にすることができる。
【００５３】
さらに、第１の実施形態は、ＣＣＤからの出力信号ではなく、ＣＣＤに入力する前段階のクロック信号を用いて位相調整する。そのため、ＣＣＤの出力信号を用いる場合には、出力信号の分離などを行う必要があるため、データ信号を含む出力信号のパワーの減衰等が起こり得るが、第１の実施形態では、そのようなことを回避できる。
【００５４】
（Ｂ）第２の実施形態
以下では、本発明の位相調整装置及び方法の第２の実施形態について図面を参照しながら説明する。
【００５５】
（Ｂ−１）第２の実施形態の構成及び構成
第１の実施形態では、クロック信号をＣＣＤに入力する前段階で、加算部からの参照信号を利用して位相調整を行う場合を説明した。これに対して、第２の実施形態は、ＣＣＤからの出力信号を利用して位相調整する場合を説明する。
【００５６】
図５は、第２の実施形態の位相調整装置の構成を示す構成図である。図５において、第２の実施形態の位相調整装置２０は、遅延回路部１、ＣＣＤ７、パワーディバイダ２１、パワーディテクタ４、ＡＤ変換器５、制御部６を少なくとも有して構成される。また、パワーディテクタ４、ＡＤ変換器５及び制御部６は、位相調整制御手段８として機能するものである。
【００５７】
遅延回路部１は、第１の実施形態の遅延回路部１と同じものであり、制御部６の制御の下、入力するクロック信号ａに対して遅延時間を付与して出力するものである。
【００５８】
ＣＣＤ７は、遅延回路部１から出力されたクロック信号ａと、クロック信号ｂとを入力し、入力データ信号に対してトランスバーサルフィルタ又はマッチドフィルタとして機能するものである。ＣＣＤ７からの出力信号は、データ信号成分、クロック信号ａの信号成分、及び、クロック信号ｂの信号成分を含むものであり、パワーディバイダ２１に与えられる。
【００５９】
パワーディバイダ２１は、ＣＣＤ７から出力された出力信号を分割し、一方のＣＣＤ出力信号ｃ−１をパワーディテクタ４に、また他方のＣＣＤ出力信号ｃ−２を図示しない後段の構成要素に出力するものである。ここで、パワーディバイダ２１からパワーディテクタ４に出力されるＣＣＤ出力信号ｃ−１を「参照信号」と呼ぶことにする。
【００６０】
なお、パワーディバイダ２１の分配比は１：１である必要はなく、例えば、ＣＣＤ出力信号ｃ−２のパワーに対するＣＣＤ出力信号ｃ−１のパワーが小さくなる比率としても良い。
【００６１】
パワーディテクタ４は、第１の実施形態と同様に、例えば、図３に示す特性を有するものである。パワーディテクタ４は、パワーディバイダ２１からの参照信号を入力し、この参照信号の入力電力値に応じた出力電圧値をＡＤ変換器５に出力するものである。
【００６２】
ＡＤ変換器５は、第１の実施形態と同様のＡＤ変換器であり、パワーディテクタ４からの出力電圧値を、Ｎビットの２値信号に変換した比較値を制御部６に出力するものである。
【００６３】
制御部６は、第１の実施形態と同様の制御部であり、遅延回路部１のクロック信号ａに対する遅延量を制御するものである。制御部６による遅延回路部１の遅延量設定値の制御処理は、第１の実施形態と同様である。
【００６４】
以下では、第２の実施形態の位相調整装置２０における位相調整処理の動作について説明する。
【００６５】
まず、クロック信号ａ及びクロック信号ｂが位相調整装置２０に入力されると、クロック信号ａは遅延回路部１に入力し、クロック信号ｂはＣＣＤ７に入力する。
【００６６】
このとき、初期化段階においては、第１の実施形態と同様に、制御部６が遅延回路部１に設定する遅延量設定値は０であるから、クロック信号ａは遅延量が付与されないでＣＣＤ７に与えられる。
【００６７】
ＣＣＤ７では、入力されたデータ信号に対して所定のトランスバーサルフィルタ処理又はマッチドフィルタ処理が行われ、その出力信号がパワーディバイダ２１に与えられる。
【００６８】
パワーディバイダ２１に入力したＣＣＤ７からの出力信号は、パワーディバイダ２１により分割され、ＣＣＤ出力信号ｃ−１はパワーディテクタ４に与えられ、ＣＣＤ出力信号ｃ−２は、ＣＣＤ７の処理結果として出力される。
【００６９】
参照信号がパワーディテクタ４に入力されると、パワーディテクタ４の有する図３に例示する特性に基づき、参照信号の入力電力値はＤＣ電圧値に変換されて、ＡＤ変換器５に与えられる。
【００７０】
ＤＣ電圧値はＡＤ変換器５により２値信号の比較値に変換されて制御部６に与えられる。
【００７１】
制御部６では、第１の実施形態と同様の位相調整処理が行われ、クロック信号の周期Ｔに亘って、ＡＤ変換器５から入力された比較値の最小値を検出し、比較値が最小となる遅延量設定値を遅延回路部１に設定する。
【００７２】
次に、図６及び図７は、第２の実施形態の位相調整装置２０を用いて位相調整したときのＣＣＤ７からの出力信号の測定結果を説明する説明図である。
【００７３】
図６はＣＣＤ７にデータ信号を入力した場合の測定結果であり、図７はＣＣＤ７にデータ信号の入力しなかった場合の測定結果である。
【００７４】
測定方法は、スペクトルアナライザで、ＣＣＤ出力信号の１GHz成分の信号パワーを測定した。
【００７５】
ＣＣＤ出力信号の測定条件は、チップレートが２Gchip/s、入力データ信号のデータレートが１２５Mbps、データに乗じた拡散符号パターンが「0011110101100100」、ＣＣＤ７の符号パターンが「0010011010111100」、ＣＣＤ７に入力するクロック信号の周波数が１GHz、２Vppの正弦波とした。
【００７６】
図６（ａ）に示す１GHz成分が最大のとき（すなわち、クロック信号の位相差が略ゼロのとき）のスペクトルと、図６（ｂ）に示す１GHz成分が最小のとき（すなわち、クロック信号の位相差が１８０度のとき）のスペクトルを比較すると、位相差が１８０度のときの１GHz成分のパワーは、位相差が略ゼロのときのそれに比べて、小さく抑えられていることが分かる。
【００７７】
また、図６（ｃ）及び図６（ｄ）において、１GHz成分の時間波形を比較すると、クロック信号の位相差が略ゼロのときは、アイが開いておらずアイパターンを確認できないが、クロック信号に位相差が１８０度のときは、アイが開いておりアイパターンを確認することができる。
【００７８】
図７において、データ信号がＣＣＤ７に入力されていない場合、図７（ａ）に示す１GHz成分が最大のときのスペクトルと、図７（ｂ）に示す１GHz成分が最小のときのスペクトルを比較すると、位相差が１８０度のときの１GHz成分のパワーは、位相差が略ゼロのときのそれに比べて、やはり抑えられていることが分かる。
【００７９】
また、図７（ｃ）及び図７（ｄ）において、１GHz成分の時間波形を比較すると、図７（ｃ）のＣＣＤ出力信号は振幅が大きく不安定であるのに対して、図７（ｄ）のＣＣＤ出力信号は振幅が小さく安定している。
【００８０】
上記のように、１GHz成分のパワーが最大となるとき、時間波形はクロック信号の成分が大きい。一方、１GHz成分のパワーが最小となるとき、時間波形はクロック信号の成分が小さいことがわかる。
【００８１】
（Ｂ−２）第２の実施形態の効果
以上のように、第２の実施形態によれば、位相調整装置による位相調整処理により、クロック信号の位相を短時間で調整することができる。また参照信号の電力を指標に位相調整を行うため、ＣＣＤから出力されるクロック信号成分を最小限にすることができる。
【００８２】
（Ｃ）他の実施形態
（Ｃ−１）図８は、第２の実施形態で説明した位相調整装置２０の構成の変形例を示す構成図である。
【００８３】
図８に示す位相調整装置３０は、第２の実施形態の構成要素の他に、パワーディバイダ２１とパワーディテクタ４との間に、バンドパスフィルタ３１を更に備えるものである。
【００８４】
バンドパスフィルタ３１は、パワーディバイダ２１により分配されたＣＣＤ出力信号ｃ−１を入力し、このＣＣＤ出力信号ｃ−１のうち周波数ｆの周波数成分（クロック信号成分）を抽出して、パワーディテクタ４に出力するものである。この場合、バンドパスフィルタ２２からの出力信号を、「参照信号」と呼ぶことにする。
【００８５】
ＣＣＤ出力信号ｃ−１は、バンドパスフィルタ２２により周波数ｆの周波数成分が抽出されて、これを参照信号としてパワーディテクタ４に出力される。ここで、クロック信号の周波数は周波数ｆであるから、バンドパスフィルタ２２からの出力信号はクロック信号成分である。
【００８６】
第２の実施形態では、バンドパスフィルタ３１を設けていないが、これは、ＣＣＤ７に入力するデータデータ信号のパワーは、クロック信号ａ及びクロック信号ｂのパワーに比べて、数倍〜数十倍小さいため、バンドパスフィルタ３１の設置を省略することができる。これにより、第２の実施形態の構成によれば、バンドパスフィルタ３１の分だけ装置コストを削減できる。
【００８７】
これに対して、図８に示す位相調整装置３０によれば、クロック信号の周波数を抽出して処理を行うので、精度の高い位相調整することができる。
【符号の説明】
【００８８】
１…遅延回路部、２−１及び２−２…パワーディバイダ、３…加算部、
４…パワーディテクタ、５…ＡＤ変換器、６…制御部、７…ＣＣＤ、
８…位相調整制御手段、２１…パワーディバイダ、３１…バンドパスフィルタ、
１０、２０及び３０…位相調整装置。
【特許請求の範囲】
【請求項１】
２相駆動型の電荷結合素子を用いたフィルタ回路に入力する第１の信号及び第２の信号の位相関係を調整する位相調整装置において、
上記第１の信号に対して遅延を与える遅延付与手段と、
上記遅延付与手段により遅延が与えられた上記第１の信号と、上記第２の信号とを加算又は減算する合成手段と、
上記合成手段から出力する参照信号の電力値に基づいて、上記第１の信号と上記第２の信号とが逆位相となるように上記遅延付与手段の遅延設定量を制御する位相調整制御手段と
を備えることを特徴とする位相調整装置。
【請求項２】
第１の信号に対して遅延を与える遅延付与手段と、
上記遅延手段により遅延が与えられた上記第１の信号と、第２の信号とをクロック信号として取り込み、入力データに対する所定のフィルタ処理を行う２相駆動型の電荷結合素子を用いたフィルタ回路と、
上記フィルタ回路から出力された出力信号の一部を取り出す信号取出手段と、
上記信号取出手段により取り出された参照信号の電力値に基づいて、上記第１の信号と上記第２の信号とが逆位相となるように上記遅延付与手段の遅延設定量を制御する位相調整制御手段と
を備えることを特徴とする位相調整装置。
【請求項３】
上記位相調整制御手段が、上記第１の信号の位相周期に亘って、所定の遅延ステップ幅毎に上記第１の信号の位相をずらしていき、上記参照信号の電力値が最小となる時点を上記遅延設定量とすることを特徴とする請求項１又は２に記載の位相調整装置。
【請求項４】
上記位相調整制御手段が、
上記参照信号の電力値の大きさに応じた電圧値を出力する電力電圧変換部と、
上記電力電圧変換部から出力される上記電圧値をデジタル変換するデジタル変換部と、
上記デジタル変換部からの２値信号に基づいて、上記遅延付与手段の遅延設定量の制御を実行する制御部と
を有することを特徴とする請求項１〜３のいずれかに記載の位相調整装置。
【請求項５】
２相駆動型の電荷結合素子を用いたフィルタ回路に入力する第１の信号及び第２の信号の位相関係を調整する位相調整装置の位相調整方法において、
遅延付与手段が、上記第１の信号に対して遅延を与え、
合成手段が、上記遅延付与手段により遅延が与えられた上記第１の信号と、上記第２の信号とを加算又は減算し、
位相調整制御手段が、上記合成手段から出力する参照信号の電力値に基づいて、上記第１の信号と上記第２の信号とが逆位相となるように上記遅延付与手段の遅延設定量を制御する
ことを特徴とする位相調整方法。
【請求項６】
２相駆動型の電荷結合素子を用いたフィルタ回路に入力する第１の信号及び第２の信号の位相関係を調整する位相調整装置の位相調整方法において、
遅延付与手段が、上記第１の信号に対して遅延を与え、
上記フィルタ回路が、上記遅延手段により遅延が与えられた上記第１の信号と、第２の信号とをクロック信号として取り込み、入力データに対する所定のフィルタ処理を行い、
信号取出手段が、上記フィルタ回路から出力された出力信号の一部を取り出し、
位相調整制御手段が、上記信号取出手段により取り出された参照信号の電力値に基づいて、上記第１の信号と上記第２の信号とが逆位相となるように上記遅延付与手段の遅延設定量を制御する
ことを特徴とする位相調整方法。
【請求項７】
２相駆動型の電荷結合素子を用いたフィルタ回路に入力する第１の信号及び第２の信号の位相関係を調整する位相調整装置の位相調整プログラムにおいて、
上記位相調整装置が、
上記第１の信号に対して遅延を与える遅延付与手段と、
上記フィルタ回路に入力する、上記遅延付与手段により遅延が与えられた上記第１の信号と上記第２の信号とを加算又は減算した信号、又は、上記フィルタ回路からの出力信号のいずれかを参照信号とし、この参照信号の電力値に基づいて、上記第１の信号と上記第２の信号とが逆位相となるように上記遅延付与手段の遅延設定量を制御する位相調整制御手段と
を備え、
上記位相調整手段を、
上記第１の信号の位相周期に亘って、所定の遅延ステップ幅毎に上記第１の信号の位相をずらしていき、上記参照信号の電力値が最小となる時点を上記遅延設定量として上記遅延付与手段に設定するように機能させることを特徴とする位相調整プログラム。
【請求項１】
２相駆動型の電荷結合素子を用いたフィルタ回路に入力する第１の信号及び第２の信号の位相関係を調整する位相調整装置において、
上記第１の信号に対して遅延を与える遅延付与手段と、
上記遅延付与手段により遅延が与えられた上記第１の信号と、上記第２の信号とを加算又は減算する合成手段と、
上記合成手段から出力する参照信号の電力値に基づいて、上記第１の信号と上記第２の信号とが逆位相となるように上記遅延付与手段の遅延設定量を制御する位相調整制御手段と
を備えることを特徴とする位相調整装置。
【請求項２】
第１の信号に対して遅延を与える遅延付与手段と、
上記遅延手段により遅延が与えられた上記第１の信号と、第２の信号とをクロック信号として取り込み、入力データに対する所定のフィルタ処理を行う２相駆動型の電荷結合素子を用いたフィルタ回路と、
上記フィルタ回路から出力された出力信号の一部を取り出す信号取出手段と、
上記信号取出手段により取り出された参照信号の電力値に基づいて、上記第１の信号と上記第２の信号とが逆位相となるように上記遅延付与手段の遅延設定量を制御する位相調整制御手段と
を備えることを特徴とする位相調整装置。
【請求項３】
上記位相調整制御手段が、上記第１の信号の位相周期に亘って、所定の遅延ステップ幅毎に上記第１の信号の位相をずらしていき、上記参照信号の電力値が最小となる時点を上記遅延設定量とすることを特徴とする請求項１又は２に記載の位相調整装置。
【請求項４】
上記位相調整制御手段が、
上記参照信号の電力値の大きさに応じた電圧値を出力する電力電圧変換部と、
上記電力電圧変換部から出力される上記電圧値をデジタル変換するデジタル変換部と、
上記デジタル変換部からの２値信号に基づいて、上記遅延付与手段の遅延設定量の制御を実行する制御部と
を有することを特徴とする請求項１〜３のいずれかに記載の位相調整装置。
【請求項５】
２相駆動型の電荷結合素子を用いたフィルタ回路に入力する第１の信号及び第２の信号の位相関係を調整する位相調整装置の位相調整方法において、
遅延付与手段が、上記第１の信号に対して遅延を与え、
合成手段が、上記遅延付与手段により遅延が与えられた上記第１の信号と、上記第２の信号とを加算又は減算し、
位相調整制御手段が、上記合成手段から出力する参照信号の電力値に基づいて、上記第１の信号と上記第２の信号とが逆位相となるように上記遅延付与手段の遅延設定量を制御する
ことを特徴とする位相調整方法。
【請求項６】
２相駆動型の電荷結合素子を用いたフィルタ回路に入力する第１の信号及び第２の信号の位相関係を調整する位相調整装置の位相調整方法において、
遅延付与手段が、上記第１の信号に対して遅延を与え、
上記フィルタ回路が、上記遅延手段により遅延が与えられた上記第１の信号と、第２の信号とをクロック信号として取り込み、入力データに対する所定のフィルタ処理を行い、
信号取出手段が、上記フィルタ回路から出力された出力信号の一部を取り出し、
位相調整制御手段が、上記信号取出手段により取り出された参照信号の電力値に基づいて、上記第１の信号と上記第２の信号とが逆位相となるように上記遅延付与手段の遅延設定量を制御する
ことを特徴とする位相調整方法。
【請求項７】
２相駆動型の電荷結合素子を用いたフィルタ回路に入力する第１の信号及び第２の信号の位相関係を調整する位相調整装置の位相調整プログラムにおいて、
上記位相調整装置が、
上記第１の信号に対して遅延を与える遅延付与手段と、
上記フィルタ回路に入力する、上記遅延付与手段により遅延が与えられた上記第１の信号と上記第２の信号とを加算又は減算した信号、又は、上記フィルタ回路からの出力信号のいずれかを参照信号とし、この参照信号の電力値に基づいて、上記第１の信号と上記第２の信号とが逆位相となるように上記遅延付与手段の遅延設定量を制御する位相調整制御手段と
を備え、
上記位相調整手段を、
上記第１の信号の位相周期に亘って、所定の遅延ステップ幅毎に上記第１の信号の位相をずらしていき、上記参照信号の電力値が最小となる時点を上記遅延設定量として上記遅延付与手段に設定するように機能させることを特徴とする位相調整プログラム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−４４８１１（Ｐ２０１１−４４８１１Ａ）
【公開日】平成２３年３月３日（２０１１．３．３）
【国際特許分類】
【出願番号】特願２００９−１９０３４４（Ｐ２００９−１９０３４４）
【出願日】平成２１年８月１９日（２００９．８．１９）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
【公開日】平成２３年３月３日（２０１１．３．３）
【国際特許分類】
【出願日】平成２１年８月１９日（２００９．８．１９）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
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