遅延同期ループ回路およびインターフェース回路
【課題】外部クロック信号に対して所定の位相差を有する遅延クロック信号を精度良く生成することができるＤＬＬ回路を提供する。
【解決手段】ＤＬＬ回路１は、制御部１０と、第１および第２のノードＮＤ（０），ＮＤ（ｎ）間に直列接続されたｎ個（ｎは２以上の整数）の遅延部Ｄ（１）〜Ｄ（ｎ）とを含む。第１のノードＮＤ（０）には外部クロック信号ＣＬＫＩＮが入力される。制御部１０は、ｎ個の遅延部Ｄ（１）〜Ｄ（ｎ）のうち所定の２個の遅延部Ｄ（４），Ｄ（ｎ）の出力信号ＣＬＫＡ，ＣＬＫＢの位相差に応じた制御電圧ＶＣを出力する。各遅延部Ｄは互いに同一の構成を有し、入力された信号に対して制御電圧ＶＣに応じた遅延時間だけ遅延した信号を出力する遅延バッファＩと、遅延バッファＩの出力を電源電圧の振幅を有する矩形波に整形して出力する整形バッファＪとを含む。遅延部Ｄ（４）〜Ｄ（ｎ）の出力信号が遅延クロック信号として用いられる。
【解決手段】ＤＬＬ回路１は、制御部１０と、第１および第２のノードＮＤ（０），ＮＤ（ｎ）間に直列接続されたｎ個（ｎは２以上の整数）の遅延部Ｄ（１）〜Ｄ（ｎ）とを含む。第１のノードＮＤ（０）には外部クロック信号ＣＬＫＩＮが入力される。制御部１０は、ｎ個の遅延部Ｄ（１）〜Ｄ（ｎ）のうち所定の２個の遅延部Ｄ（４），Ｄ（ｎ）の出力信号ＣＬＫＡ，ＣＬＫＢの位相差に応じた制御電圧ＶＣを出力する。各遅延部Ｄは互いに同一の構成を有し、入力された信号に対して制御電圧ＶＣに応じた遅延時間だけ遅延した信号を出力する遅延バッファＩと、遅延バッファＩの出力を電源電圧の振幅を有する矩形波に整形して出力する整形バッファＪとを含む。遅延部Ｄ（４）〜Ｄ（ｎ）の出力信号が遅延クロック信号として用いられる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は遅延同期ループ回路に関する。また、この発明は、遅延同期ループ回路で生成された遅延クロック信号を用いてシリアル信号をパラレル信号に変換するインターフェース回路に関する。
【背景技術】
【０００２】
入力されたクロック信号を利用して遅延クロック信号を生成する回路として遅延同期ループ（ＤＬＬ：Delay Lock Loop）回路が知られている。ＤＬＬ回路では、生成した遅延クロック信号の精度がしばしば問題となる。
【０００３】
たとえば、特開２００２−１６３０３４号公報（特許文献１）は、帰還によって生じるループジッタの影響を受けないように構成されたＤＬＬ回路を開示する。この文献のＤＬＬ回路は、外部からクロック信号を受ける入力バッファと、多相クロック発生回路と、選択回路と、第１および第２の可変遅延回路と、クロックバッファダミーと、位相比較回路と、フィルタと、クロックバッファとを備える。多相クロック発生回路は、入力バッファの出力を受け多相クロックを発生する。選択回路は、多相クロック発生回路からの多相クロック出力を受けそのうちの一つを選択する。第１の可変遅延回路は、選択回路の出力を遅延させる。クロックバッファダミーは、第１の可変遅延回路の出力を受ける。位相比較回路は、多相クロック発生回路からの出力とクロックバッファダミーの出力との位相差を検出する。フィルタは、位相比較回路の出力を平滑化する。第１の可変遅延回路の遅延時間はフィルタ出力によって変化する。第２の可変遅延回路は入力バッファの出力を受け、フィルタ出力によって遅延時間が変化する。クロックバッファは、第２の可変遅延回路の出力を受け、遅延クロックを負荷に出力する。
【０００４】
上記の構成によれば、位相比較回路、フィルタ、第１の可変遅延回路、およびクロックバッファダミーが制御系のループを構成する。入力バッファ、第２の可変遅延回路、およびクロックバッファの信号経路には、帰還ループが含まれていないので、クロックバッファから出力される遅延クロックは帰還ループによるジッタの影響を受けない。
【０００５】
また、特開２００３−２６４４５２号公報（特許文献２）は、疑似ロックを防止することによって遅延クロックの遅延時間の精度を高めたＤＬＬ回路を開示する。この文献のＤＬＬ回路は、パルス幅固定分周器と、遅延回路と、インバータと、位相比較器と、チャージポンプと、ループフィルタとを備える。パルス幅固定分周器は、基本クロックから分周器出力クロックを生成する。分周器出力クロックは、基本クロックの８周期のうち、該基本クロックの１周期分がハイレベル信号となり、その他の７周期の期間がローレベル信号となる。遅延回路は、分周器出力クロックを、基本クロックの１周期分遅延させた遅延クロックを出力する。インバータは分周器出力クロックを反転させた分周器出力反転クロックを出力する。位相比較器は、遅延クロックおよび分周器出力反転クロックの位相差からＵＰ／ＤＯＷＮパルスを生成する。チャージポンプおよびループフィルタは、このＵＰ／ＤＯＷＮパルスによって制御電圧を生成し、基本クロック１周期で遅延クロックがロック状態となるように遅延回路を制御する。
【０００６】
また、特開２００７−１１０３２３号公報（特許文献３）は、データレートの高低にかかわらずデータ信号と遅延クロック信号との位相関係を最適に調整する位相調整回路を開示する。この位相調整回路は、離散的にデータ信号とクロック信号との位相を調整するものであり、遅延線と、位相比較器と、第１および第２の遅延制御部とを備える。遅延線は、クロック信号を遅延させて遅延クロック信号を生成する。位相比較器は、データ信号と遅延クロック信号との位相を比較する。第１の遅延制御部は、位相比較器の比較結果に基づいて第１の遅延制御信号を出力する。第２の遅延制御部は、クロック信号の周波数に基づいて、第２の遅延制御信号を出力する。遅延線は、第１のおよび第２の遅延制御信号に基づいて、クロック信号に対する遅延クロック信号の遅延量を決定する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−１６３０３４号公報
【特許文献２】特開２００３−２６４４５２号公報
【特許文献３】特開２００７−１１０３２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、デジタルテレビや液晶テレビなどのディスプレイ機器では、コントローラ本体からディスプレイパネルにデジタルの画像データを大量かつ高速に伝送する必要がある。このため、コントローラとパネルとの間の画像データの伝送には、ＬＶＤＳ（Low Voltage Differential Signaling）などの高速のシリアル伝送技術が用いられる。ＬＶＤＳでは、データ信号とクロック信号とが同期して伝送され、レシーバ側のインターフェース回路でシリアルのデータ信号がパラレル信号に変換される。ここで、ＤＬＬ回路は、シリアル／パラレル変換に用いられる多相の遅延クロック信号をクロック信号から生成するために設けられている。
【０００９】
シリアル・インターフェース回路の動作速度は年々上がっているので、遅延クロック信号とデータ信号との同期タイミングへの要求はますます厳しくなっている。遅延クロック信号とデータ信号との同期タイミングの精度を高めるためには、入力されたクロック信号と生成された複数の遅延クロック信号との位相差を厳密に制御する必要がある。
【００１０】
通常、ＤＬＬ回路から出力される多相の遅延クロック信号は、直列接続された複数の電圧制御遅延回路によって生成される。したがって、入力クロック信号と多相の遅延クロック信号との位相差を厳密に制御するためには、個々の電圧制御遅延回路による遅延時間のばらつきをできるだけ小さくする必要がある。ところが、上記の先行技術文献は、このような遅延回路の遅延時間のばらつきに関して何ら開示していない。
【００１１】
この発明は上記の問題点を考慮してなされたものである。この発明の目的は、入力クロックに対して所定の位相差を有する遅延クロック信号を精度良く生成することができるＤＬＬ回路を提供することである。また、この発明の他の目的は、このＤＬＬ回路を用いたシリアル・インターフェース回路を提供することである。
【課題を解決するための手段】
【００１２】
この発明の実施の一形態による遅延同期ループ回路は、制御部と遅延回路とを備える。制御部は、第１および第２のクロック信号の位相差に応じた制御信号を出力する。遅延クロック生成部は、電源電圧の振幅を有する矩形波状の外部クロック信号を第１のノードに受け、外部クロック信号に基づいて１または複数の遅延クロック信号を生成する。遅延クロック生成部は、第１のノードと第２のノードとの間に直列に接続された複数の遅延回路を含む。複数の遅延回路の各々は、各遅延回路で共通の制御信号を受け、入力された信号に対して制御信号に応じた時間だけ遅延した信号を出力する。複数の遅延回路の各々に同一波形の信号が入力された場合に、各遅延回路の遅延時間は同一である。複数の遅延回路の各々は、出力すべき信号を電源電圧の振幅を有する矩形波状の信号に整形して出力する。第１および第２のクロック信号は、外部クロック信号および複数の遅延回路の各々の出力信号のうちの所定の２個の信号である。１または複数の遅延クロック信号は、複数の遅延回路の各々の出力信号のうちの所定の１または複数の信号である。
【発明の効果】
【００１３】
上記の実施の形態によれば、各遅延回路から出力された信号は、電源電圧の振幅を有する矩形波状の信号である。したがって、各遅延回路に入力される信号波形が同一になるので、遅延回路ごとの遅延時間が同一になる。この結果、入力された外部クロック信号に対して所定の位相差を有する遅延クロック信号を精度良く生成することができる。
【図面の簡単な説明】
【００１４】
【図１】この発明の実施の一形態によるＤＬＬ回路１の構成を示すブロック図である。
【図２】図１の遅延バッファＩの構成の一例を示す回路図である。
【図３】図１の整形バッファＪの構成の一例を示す回路図である。
【図４】図１のＤＬＬ回路１の比較例としてＤＬＬ回路１０１の構成を示すブロック図である。
【図５】図４の遅延クロック生成部１２０の電圧波形を模式的に示す図である。
【図６】図１の遅延クロック生成部２０の電圧波形を模式的に示す図である。
【図７】図１の遅延クロック生成部２０の半導体基板ＳＵＢ上への配置例を示す平面図である。
【図８】テレビジョン装置４０の構成を示すブロック図である。
【図９】図８のＬＶＤＳレシーバ４５の構成を示すブロック図である。
【図１０】図１の遅延クロック生成部２０の変形例としての遅延クロック生成部６１の構成を示すブロック図である。
【図１１】図１の遅延クロック生成部２０の他の変形例としての遅延クロック生成部６２の構成を示すブロック図である。
【発明を実施するための形態】
【００１５】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１６】
［ＤＬＬ回路１の構成］
図１は、この発明の実施の一形態によるＤＬＬ回路１の構成を示すブロック図である。図１を参照して、ＤＬＬ回路１は、遅延クロック生成部２０と、位相比較器１１と、チャージポンプ１２と、ローパスフィルタ１３とを含む。
【００１７】
遅延クロック生成部２０は、ノードＮＤ（０）（第１のノード）とノードＮＤ（ｎ）（第２のノード）との間に直列に接続されたｎ個（ｎは２以上の整数）の遅延回路Ｄ（１）〜Ｄ（ｎ）を含む。図１はｎが９以上の整数であるとして描かれている。遅延クロック生成部２０は、ノードＮＤ（０）に入力された外部クロック信号ＣＬＫＩＮを、ｎ個の遅延回路Ｄ（１）〜Ｄ（ｎ）によって順々に遅延させながらノードＮＤ（ｎ）に伝送する。図１において、第ｘ番目（ｘは１以上ｎ以下の整数）の遅延回路Ｄ（ｘ）の出力ノードをＮＤ（ｘ）と記載する。また、遅延回路Ｄ（１）〜Ｄ（ｎ）について総称する場合または不特定のものを示す場合、遅延回路Ｄと記載する。
【００１８】
なお、以下の説明では、簡単のために外部クロック信号ＣＬＫＩＮをシングルエンド（Single-Ended）信号として取扱っているが、外部クロック信号は差動信号であってもよい。この場合には、遅延回路Ｄ（１）〜Ｄ（ｎ）はそれぞれ差動バッファによって構成される。
【００１９】
図１の各遅延回路Ｄは同一の構成を有する。具体的に、第ｘ番目（ｘは１以上ｎ以下の整数）の遅延回路Ｄ（ｘ）は、互いに直列に接続された遅延バッファＩ（ｘ）と整形バッファＪ（ｘ）とを含む。遅延回路Ｄ（ｘ）に入力された信号は、遅延バッファＩ（ｘ）および整形バッファＪ（ｘ）を順に通過する。したがって、図１に示すように、ｎ個の遅延バッファＩ（１）〜Ｉ（ｎ）およびｎ個の整形バッファＪ（１）〜Ｊ（ｎ）が、ノードＮＤ（０）とノードＮＤ（ｎ）との間に交互に直列に接続される。なお、遅延バッファＩ（１）〜Ｉ（ｎ）および整形バッファＪ（１）〜Ｊ（ｎ）についても総称する場合または不特定のものを示す場合に、遅延バッファＩおよび整形バッファＪとそれぞれ記載する。
【００２０】
各遅延バッファＩは、入力された信号に対して、ローパスフィルタ１３から出力された制御電圧ＶＣに応じた遅延時間だけ遅延した信号を出力する。各遅延バッファＩは同一の構成であるので、同一の波形の信号が各遅延バッファＩに入力された場合、各遅延バッファＩは、入力された信号に対して同一の遅延時間だけ遅延した信号を出力する。
【００２１】
各整形バッファＪは、入力された信号を電源電圧の振幅を有する矩形波に整形して出力する。各整形バッファＪは同一の構成であるので、同一の波形の信号が各整形バッファＪに入力された場合、各整形バッファＪは、入力された信号に対して各整形バッファＪで同一の遅延時間だけ遅延した信号を出力する。
【００２２】
図２は、図１の遅延バッファＩの構成の一例を示す回路図である。図２を参照して、遅延バッファＩは、互いに従属接続された同一構成のインバータ７１ａ，７１ｂを含む。縦続接続されるインバータの段数は必要となる遅延時間に応じて増減させてもよい。
【００２３】
インバータ７１ａ，７１ｂの各々は、ゲートおよびドレインがそれぞれ共通に接続されたＰＭＯＳ（P-channel Metal-Oxide Semiconductor）トランジスタＱＰ１とＮＭＯＳ（N-channel Metal-Oxide Semiconductor）トランジスタＱＮ１とを含む。遅延バッファＩの入力信号ＶＩＮは、インバータ７１ａを構成するトランジスタＱＰ１，ＱＮ１のゲートに入力され、遅延バッファＩの出力信号ＶＯＵＴは、インバータ７１ｂを構成するトランジスタＱＰ１，ＱＮ１のドレインから出力される。
【００２４】
さらに、インバータ７１ａ，７１ｂの各々は、ＰＭＯＳトランジスタＱＰ１のソースと電源ノードＶＤＤとの間に接続されたＰＭＯＳトランジスタＱＰ２と、ＮＭＯＳトランジスタＱＮ１のソースと接地ノードＧＮＤとの間に接続されたＮＭＯＳトランジスタＱＮ２とを含む。ＰＭＯＳトランジスタＱＰ２のゲートには一定のバイアス電圧ＶＢが入力され、ＮＭＯＳトランジスタＱＮ２のゲートには制御電圧ＶＣが入力される。これらのトランジスタＱＰ２，ＱＮ２は、ゲート電圧によって電流量が制御される電圧制御電流源として機能する。制御電圧ＶＣが増加すればトランジスタＱＮ１の応答時間が早くなるので遅延バッファＩの遅延時間が減少し、制御電圧ＶＣが減少すればトランジスタＱＮ１の応答時間が遅くなるので遅延バッファＩの遅延時間が増加する。
【００２５】
図２の構成に代えて、ＰＭＯＳトランジスタＱＰ２のゲートに制御電圧ＶＣを入力し、ＮＭＯＳトランジスタＱＮ２のゲートに一定バイアス電圧ＶＢを入力してもよい。この場合、制御電圧ＶＣが減少すればトランジスタＱＰ１の応答時間が早くなるので遅延バッファＩの遅延時間が減少し、制御電圧ＶＣが増加すればトランジスタＱＰ１の応答時間が遅くなるので遅延バッファＩの遅延時間が増加する。
【００２６】
さらに、ＮＭＯＳトランジスタＱＮ２のゲートに制御電圧ＶＣを入力し、ＰＭＯＳトランジスタＱＰ２のゲートに制御電圧ＶＣ＊を入力することによって、遅延バッファＩの遅延時間を制御してもよい。この場合の制御電圧ＶＣ＊は、制御電圧ＶＣの変化と逆方向に変化する信号であり、制御電圧ＶＣとともにローパスフィルタ１３で生成される。
【００２７】
図３は、図１の整形バッファＪの構成の一例を示す回路図である。図３を参照して、整形バッファＪは、互いに従属接続された同一構成のインバータ７２ａ，７２ｂを含む。従属接続するインバータの段数は増減させてもよい。
【００２８】
インバータ７２ａ，７２ｂの各々は、ゲートおよびドレインそれぞれ共通に接続されたＰＭＯＳトランジスタＱＰ３とＮＭＯＳトランジスタＱＮ３とを含む。トランジスタＱＰ３のソースは電源ノードＶＤＤに接続され、トランジスタＱＮ３のソースは接地ノードＧＮＤに直列に接続される。整形バッファＪの入力電圧ＶＩＮは、インバータ７２ａを構成するトランジスタＱＰ３，ＱＮ３のゲートに与えられ、整形バッファＪの出力電圧ＶＯＵＴは、インバータ７２ｂを構成するトランジスタＱＰ３，ＱＮ３のドレインから出力される。整形バッファＪの入力電圧ＶＩＮの大きさに応じてトランジスタＱＰ３，ＱＮ３がオン状態またはオフ状態にスイッチングすることによって、出力電圧ＶＯＵＴが電源電圧または接地電圧に変化する。
【００２９】
再び図１を参照して、ＤＬＬ回路１はさらに、第４〜第ｎ番目の遅延回路Ｄ（４）〜Ｄ（ｎ）の出力を電源電圧の振幅を有する矩形波にそれぞれ整形する整形バッファＫ（４）〜Ｋ（ｎ）を含む。整形バッファＫ（４）〜Ｋ（ｎ）から、遅延クロック信号ＣＬＫＯＵＴ（４）〜ＣＬＫＯＵＴ（ｎ）がそれぞれ出力される。
【００３０】
さらにまた、ＤＬＬ回路１は、第４および第ｎ番目の遅延回路Ｄ（４），Ｄ（ｎ）から出力された信号を、電源電圧の振幅を有する矩形波にそれぞれ整形する整形バッファＫａ，Ｋｂを含む。整形バッファＫａ，Ｋｂから出力された第１、第２のクロック信号ＣＬＫＡ，ＣＬＫＢは、位相比較器１１に入力される。
【００３１】
位相比較器１１は、クロック信号ＣＬＫＡ，ＣＬＫＢの位相差を比較し、位相差に応じてＵＰパルスまたはＤＯＷＮパルスを出力する。
【００３２】
チャージポンプ１２は、位相比較器１１から出力されたＵＰパルスまたはＤＯＷＮパルスに応じて、充電電流または放電電流を生成する。
【００３３】
ローパスフィルタ１３は、たとえばコンデンサおよび抵抗素子を含み、チャージポンプ１２によって生成された電流を電圧（制御電圧ＶＣ）に変換する。具体的に、チャージポンプ１２によって充電電流が生成された場合には、ローパスフィルタ１３から出力される制御電圧ＶＣは増加する。逆に、チャージポンプ１２によって放電電流が生成された場合には、ローパスフィルタ１３から出力される制御電圧ＶＣは減少する。ローパスフィルタ１３から出力された制御電圧ＶＣによって遅延バッファＩ（１）〜Ｉ（ｎ）の遅延時間が制御される。
【００３４】
なお、図２に関連して説明したように、図２の構成の遅延バッファＩにおいてトランジスタＱＮ２，ＱＰ２のゲート電圧を制御電圧ＶＣ，ＶＣ＊によってそれぞれ制御してもよい。この場合には、ローパスフィルタ１３は制御電圧ＶＣ，ＶＣ＊を生成し、生成した制御電圧ＶＣ，ＶＣ＊を各遅延バッファＩに出力する。
【００３５】
上記の位相比較器１１、チャージポンプ１２、ローパスフィルタ１３、および遅延クロック生成部２０によって構成される帰還ループによって、第４番目の遅延回路Ｄ（４）の出力電圧と第ｎ番目の遅延回路Ｄ（ｎ）の出力電圧との位相差がほぼ０になるように、遅延バッファＩ（１）〜Ｉ（ｎ）の遅延時間が調整される。なお、位相比較器１１、チャージポンプ１２、およびローパスフィルタ１３によってこの発明の制御部１０が構成される。制御部１０は、クロック信号ＣＬＫＡ，ＣＬＫＢ間の位相差に応じた制御電圧ＶＣを遅延クロック生成部２０に出力する。
【００３６】
次に従来のＤＬＬ回路の構成および動作と対比しながら、図１のＤＬＬ回路１の特徴について説明する。
【００３７】
［従来のＤＬＬ回路の問題点］
図４は、図１のＤＬＬ回路１の比較例としてＤＬＬ回路１０１の構成を示すブロック図である。図４の遅延クロック生成部１２０は、整形バッファＪ（１）〜Ｊ（ｎ）を含まずに直列接続された遅延バッファＩ（１）〜Ｉ（ｎ）のみで構成される点で図１の遅延クロック生成部２０と異なる。その他の点については、図４のＤＬＬ回路１０１の構成は図１のＤＬＬ回路１の構成と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００３８】
図５は、図４の遅延クロック生成部１２０の電圧波形を模式的に示す図である。図５は、上から順に、外部クロック信号ＣＬＫＩＮの電圧波形および遅延バッファＩ（１）〜Ｉ（５），Ｉ（ｎ）の出力電圧波形を示す。
【００３９】
図４の遅延バッファＩ（１）に入力される外部クロック信号ＣＬＫＩＮはデジタル信号であるので、図５に示すようにその波形は電源電圧の振幅を有する矩形波である。一方、遅延バッファＩ（１）〜Ｉ（ｎ）の各出力は、図５に示すように、図４の遅延バッファＩ（１）〜Ｉ（４）の各々を信号が通過するにつれて、信号の立上がりおよび立下りが次第に緩やかになるとともに振幅が電源電圧より減少する。最終的に、遅延バッファの出力波形は正弦波に近い形状になる。具体的に図５の場合には、第４番目の遅延バッファＩ（４）の出力波形は正弦波に近い形状になり、それ以降の出力波形にはほとんど変化が見られない。
【００４０】
ここで、注意すべきことは、各遅延バッファＩに入力される信号の波形が異なると、各遅延バッファＩが共通の制御電圧ＶＣによって制御されていたとしても各遅延バッファＩの遅延時間が異なるということである。図４の場合、入力波形の立ち上がりが徐々に緩やかになる第１〜第４番目の遅延バッファＩ（１）〜Ｉ（４）については、各遅延バッファＩの遅延時間Ｔｄ１〜Ｔｄ４が徐々に増加する。この場合の遅延時間Ｔｄ１〜Ｔｄ４は半導体デバイスの製造プロセス、電源電圧、および動作温度のばらつきの影響を受けるので、具体的に遅延時間Ｔｄ１〜Ｔｄ４を算定することは困難である。
【００４１】
一方、入力波形に変化が見られない第５〜第ｎ番目の遅延バッファＩ（５）〜Ｉ（ｎ）については、個々の遅延時間がほぼ等しくなる。この場合、第４番目の遅延バッファＩ（４）の出力と第ｎ番目の遅延バッファＩ（ｎ）の出力とは位相が一致するように制御されているので（図５の場合、時刻ｔ１で一致する。）、外部クロック信号ＣＬＫＩＮの周期をＴｐとすると、第５番目以降の各遅延バッファの遅延時間はＴｐ／（ｎ−４）に等しい。
【００４２】
このように、比較例のＤＬＬ回路１０１の場合、多相の遅延クロック信号ＣＬＫＯＵＴ（４）〜ＣＬＫＯＵＴ（ｎ）の相互の位相差は厳密に制御されている。しかしながら、第１〜第４番目の遅延バッファＩ（１）〜Ｉ（４）の遅延時間は徐々に変化している。したがって、外部クロック信号ＣＬＫＩＮのタイミングに対する遅延クロック信号ＣＬＫＯＵＴ（４）〜ＣＬＫＯＵＴ（ｎ）のタイミングは、厳密には制御されていない。
【００４３】
［ＤＬＬ回路１の動作］
図６は、図１の遅延クロック生成部２０の電圧波形を模式的に示す図である。図６は、上から順に、図１の外部クロック信号ＣＬＫＩＮの電圧波形、およびバッファＩ（１），Ｊ（１），Ｉ（２），Ｊ（２），Ｉ（３），Ｊ（３），Ｉ（４），Ｊ（４），Ｉ（ｎ），Ｊ（ｎ）の出力電圧の波形を示す。
【００４４】
図１、図６を参照して、制御電圧ＶＣによって制御される遅延バッファＩ（１）〜Ｉ（ｎ）の出力波形は、信号の立上がり、立下りが矩形波よりも緩やかになるとともに振幅が電源電圧よりも小さい値となっている。一方、整形バッファＪ（１）〜Ｊ（ｎ）の出力波形は、電源電圧に等しい振幅を有する矩形波である。したがって、各遅延バッファＩには電源電圧に等しい振幅を有する矩形波が入力されることになり、各遅延バッファＩに入力される信号の波形が同じになる。
【００４５】
この結果、図１のＤＬＬ回路１の場合には全ての遅延バッファＩ（１）〜Ｉ（ｎ）の遅延時間が同一になるとともに、全ての整形バッファＪ（１）〜Ｊ（ｎ）の遅延時間も同一になる。すなわち、全ての遅延回路Ｄ（１）〜Ｄ（ｎ）の遅延時間が同一になる。既に説明したように、第４番目の整形バッファＪ（４）の出力と第ｎ番目の整形バッファＪ（ｎ）の出力とは位相が一致するように制御されているので（図５の場合の時刻ｔ１で位相が一致している。）、外部クロック信号ＣＬＫＩＮの周期をＴｐとすると、第５〜第ｎ番目の遅延回路Ｄ（５）〜Ｄ（ｎ）の各遅延時間はＴｐ／（ｎ−４）に等しい。
【００４６】
ここで注意すべきことは、比較例のＤＬＬ回路１０１の場合と異なり、第１〜第４番目の遅延回路Ｄ（１）〜Ｄ（４）の遅延時間Ｔｄ１〜Ｔｄ４もＴｐ／（ｎ−４）に等しいということである。したがって、実施の形態１のＤＬＬ回路１の場合、外部クロック信号ＣＬＫＩＮのタイミングに対して多相の遅延クロック信号ＣＬＫＯＵＴ（４）〜ＣＬＫＯＵＴ（ｎ）のタイミングが厳密に制御されることになる。
【００４７】
このように、ＤＬＬ回路１によれば、遅延回路Ｄ（１）〜Ｄ（ｎ）にそれぞれ設けられた整形バッファＪ（１）〜Ｊ（ｎ）によって矩形波状に整形された信号が次段に転送される。この結果、遅延回路Ｄ（１）〜Ｄ（ｎ）の各々の遅延時間が同一になるので、入力された外部クロック信号ＣＬＫＩＮに対して所定の位相差を有する多相の遅延クロック信号ＣＬＫＯＵＴ（４）〜ＣＬＫＯＵＴ（ｎ）を精度良く生成することができる。
【００４８】
［遅延クロック生成部２０の配置例］
図７は、図１の遅延クロック生成部２０の半導体基板ＳＵＢ上への配置例を示す平面図である。
【００４９】
図７を参照して、ＤＬＬ回路１が設けられた半導体基板ＳＵＢ上の領域は、互いに異なる第１および第２の領域３１，３２を含む。遅延クロック生成部２０を構成する遅延バッファＩ（１）〜Ｉ（ｎ）は、第１の領域３１に設けられ、第１〜第ｎ番の番号順（信号の伝送順）で一方向（以下、第１の方向と称する）に配設される。遅延クロック生成部２０を構成する整形バッファＪ（１）〜Ｊ（ｎ）は、第２の領域３２に設けられる。整形バッファＪ（１）〜Ｊ（ｎ）は、第１の領域３１に設けられた遅延バッファＩ（１）〜Ｉ（ｎ）の列と平行に（第１の方向に）並び、第１〜第ｎ番の番号順（信号の伝送順）に配設される。第１および第２の領域３１，３２は、遅延バッファＩおよび整形バッファＪの配列方向（第１の方向）と直交する方向に並ぶ。このように、遅延バッファＩと整形バッファＪとは、半導体基板ＳＵＢ上の互いに異なる領域３１，３２に配設される。この理由は次のとおりである。
【００５０】
整形バッファＪの出力信号は矩形波であるので、その出力信号には高調波成分が含まれている。したがって、この高調波成分が電源配線や接地配線を介して遅延バッファＩに伝搬すると、電源ノイズとして遅延バッファＩの動作に影響を及ぼすことになる。このため、遅延バッファＩに用いられる電源配線および接地配線と、整形バッファＪに用いられる電源配線および接地配線とを別配線で設ける必要がある。
【００５１】
ところが、遅延バッファＩと整形バッファＪとが半導体基板ＳＵＢ上に混在して設けられていると、遅延バッファＩ用の電源配線および接地配線と整形バッファＪ用の電源配線および接地配線とが必ず交差することになる。この結果、配線間のカップリングによって整形バッファＪの電源ノイズが電源配線または接地配線を介して遅延バッファＩに伝搬してしまう。
【００５２】
上記の問題点を解決するために、図７の遅延クロック生成部２０では、遅延バッファＩを配設する領域３１と整形バッファＪを配設する領域３２とが分離される。これによって、遅延バッファＩ用の電源配線および接地配線と整形バッファＪ用の電源配線および接地配線とが相互に交差しないように配置できる。この結果、整形バッファＪの出力に含まれる高調波成分が電源ノイズとして遅延バッファＩに影響を及ぼすことが抑制できる。
【００５３】
また、このように遅延バッファＩおよび整形バッファＪを領域３１，３２に分離して配置することによって遅延クロック生成部２０に要する回路面積を減らすことができる。
【００５４】
［ＤＬＬ回路１の半導体装置への適用例］
以下、ＤＬＬ回路１の半導体装置への適用例として、テレビジョン（ＴＶ：television）装置用のシリアル・インターフェースについて説明する。
【００５５】
図８は、テレビジョン装置４０の構成を示すブロック図である。図８を参照して、テレビジョン装置４０は、受信機などを有するＴＶ本体４１と、ＴＶパネル装置４２とを含む。ここで、ＴＶパネル装置４２は、インターフェース回路としてのＬＶＤＳレシーバ４５と、表示制御装置４６と、ソースドライバ群４７と、ゲートドライバ群４８と、液晶パネル４９とを含む。
【００５６】
ＬＶＤＳレシーバ４５は、ＴＶ本体４１から画像データを受ける。画像データは、ＴＶ本体４１とＬＶＤＳレシーバとを接続するケーブル４３を介して、ＬＶＤＳ規格の差動のシリアル信号４４としてＬＶＤＳレシーバ４５に伝送される。ＬＶＤＳ規格の差動シリアル信号４４は、クロック信号（図９のＣＬＫＩＮ）とクロック信号に同期したｍ個（ｍは１以上の整数、ここでは数個）のデータ信号（図９のＤＡＴＡ（１）〜ＤＡＴＡ（ｍ））とを含む。ＬＶＤＳレシーバ４５は、シリアルの画像データ信号をパラレル信号に変換して表示制御装置４６に出力する。
【００５７】
表示制御装置４６は、ＬＶＤＳレシーバ４５によってシリアル／パラレル変換された画像データに基づいて、液晶パネル４９の表示を制御するために各種の制御信号をソースドライバ群４７およびゲートドライバ群４８に出力する。液晶パネル４９は、ソースドライバ群４７およびゲートドライバ群４８を介して受けた各種の制御信号に基づいて画像を表示する。
【００５８】
図９は、図８のＬＶＤＳレシーバ４５の構成を示すブロック図である。図９を参照して、ＬＶＤＳレシーバ４５は、ｍ個のデータバッファ５０（１）〜５０（ｍ）と、クロックバッファ５１と、ＤＬＬ回路１と、シリアル／パラレル変換器５２（データ変換回路）とを含む。
【００５９】
データバッファ５０（１）〜５０（ｍ）は、データ信号ＤＡＴＡ（１）〜ＤＡＴＡ（ｍ）をそれぞれ受信し、受信したデータ信号を電源電圧の振幅を有する矩形波に整形する。また、クロックバッファ５１は、クロック信号ＣＬＫＩＮを受信し、受信したクロック信号ＣＬＫＩＮを電源電圧の振幅を有する矩形波に整形する。
【００６０】
ＤＬＬ回路１は、クロックバッファ５１によって波形整形されたクロック信号ＣＬＫＩＮに基づいて多相の遅延クロック信号を生成する。図９のＤＬＬ回路１の構成は図１のＤＬＬ回路１の構成と同じである。ＤＬＬ回路１は、生成した多相の遅延クロック信号をシリアル／パラレル変換器５２に出力する。
【００６１】
シリアル／パラレル変換器５２は、ＤＬＬ回路１から出力された多相の遅延クロック信号に基づいて、データバッファ５０（１）〜５０（ｍ）によって整形されたデータ信号ＤＡＴＡ（１）〜ＤＡＴＡ（ｍ）をパラレル信号ＤＡＴＡＯＵＴに変換する。変換されたパラレル信号ＤＡＴＡＯＵＴは図８の表示制御装置４６に出力される。
【００６２】
図１〜図６で説明したように、ＤＬＬ回路１で生成された多相の遅延クロック信号のタイミングは、クロック信号ＣＬＫＩＮのタイミングに対して厳密に制御されたものになっている。したがって、シリアル／パラレル変換器５２でデータ信号ＤＡＴＡ（１）〜ＤＡＴＡ（ｍ）をパラレル変換する際に、データ信号ＤＡＴＡ（１）〜ＤＡＴＡ（ｍ）と多相の遅延クロック信号との間でほとんど位相ずれが生じないようにできる。
【００６３】
［変形例］
図１のＤＬＬ回路１では、第４〜第ｎ番目の遅延回路Ｄ（４）〜Ｄ（ｎ）の出力信号が遅延クロック信号ＣＬＫＯＵＴ（４）〜ＣＬＫＯＵＴ（ｎ）として外部に出力されていた。遅延回路Ｄ（４）〜Ｄ（ｎ）の出力信号の他にも、遅延回路Ｄ（１）〜Ｄ（３）の出力信号を遅延クロック信号として用いることができる。より一般的に言えば、遅延回路Ｄ（１）〜Ｄ（ｎ）の各々から出力された信号のうちの１または複数個の信号を遅延クロック信号として用いることができる。
【００６４】
また、図１のＤＬＬ回路１では、遅延回路Ｄ（４），Ｄ（ｎ）の出力が位相比較用のクロック信号ＣＬＫＡ，ＣＬＫＢとして位相比較器１１に入力されていたが、位相比較器１１の入力はこれに限らない。より一般的に言えば、外部クロック信号ＣＬＫＩＮおよび遅延回路Ｄ（１）〜Ｄ（ｎ）の出力信号のうちいずれか２個の信号を、位相比較器１１に入力されるクロック信号ＣＬＫＡ，ＣＬＫＢとして用いることができる。
【００６５】
また、図１の遅延クロック生成部２０の構成は変更可能である。
図１０は、図１の遅延クロック生成部２０の変形例としての遅延クロック生成部６１の構成を示すブロック図である。図１０の遅延クロック生成部６１の各遅延回路Ｄは、２個の遅延バッファＩａ，Ｉｂと、１個の整形バッファＪとを含む。各遅延回路Ｄに入力された信号は、遅延バッファＩａ，Ｉｂおよび整形バッファＪをこの順番で通過する。また、遅延バッファＩａ，Ｉｂおよび整形バッファＪの各々の構成は遅延回路Ｄごとに同一である。
【００６６】
ここで、２個の遅延バッファＩａ，Ｉｂによって遅延部ＤＵが構成され、整形バッファＪによって波形整形部ＳＵが構成されていると考えれば、図１０遅延クロック生成部６１は図１の遅延クロック生成部２０と同じ構成である。図１の遅延クロック生成部２０の場合には、１個の遅延バッファＩによって遅延部ＤＵが構成され、１個の整形バッファＪによって波形整形部ＳＵが構成されていた考えることができる。
【００６７】
したがって、図１０の場合、隣接する遅延回路Ｄ間で信号が転送されるときは、各遅延回路Ｄに設けられた波形整形部ＳＵによって矩形波に整形された信号が隣接する遅延回路Ｄの遅延部ＤＵに転送される。この結果、各遅延部ＤＵに入力される信号の波形が同一になるので、各遅延部ＤＵの遅延時間が互いに同一になるとともに各波形整形部ＳＵの遅延時間が互いに同一になる。結果として、各遅延回路Ｄの遅延時間も互いに同一になる。したがって、外部クロック信号ＣＬＫＩＮおよび遅延回路Ｄ（１）〜Ｄ（ｎ）の出力信号のうちいずれか２個の信号の位相差が一致するように制御すれば、入力された外部クロック信号ＣＬＫＩＮに対して所定の位相差を有する遅延クロック信号を精度良く生成することができる。
【００６８】
図１１は、図１の遅延クロック生成部２０の他の変形例としての遅延クロック生成部６２の構成を示すブロック図である。図１１は、各遅延回路Ｄの構成が互いに同一でない場合を示す。
【００６９】
図１１の遅延クロック生成部６２の各遅延回路Ｄは、第１、第２のサブユニットＤａ，Ｄｂを含む。第１のサブユニットＤａは、遅延バッファＩａ，Ｉｂと整形バッファＪａとを含む。第１のサブユニットＤａに入力された信号は、遅延バッファＩａ，Ｉｂおよび整形バッファＪａをこの順番で通過する。第２のサブユニットＤｂは、遅延バッファＩｃと整形バッファＪｂとを含む。第２のサブユニットＤｂに入力された信号は、遅延バッファＩｃおよび整形バッファＪｂをこの順番で通過する。また、遅延バッファＩａ，Ｉｂ，Ｉｃおよび整形バッファＪａ，Ｊｂの各々の構成は遅延回路Ｄごとに同一である。
【００７０】
図１１の遅延クロック生成部６２の場合、遅延回路Ｄごとに第１、第２のサブユニットＤａ，Ｄｂの配列順が異なる。たとえば、図１１に示す第１番目の遅延回路Ｄ（１）では、第１のサブユニットＤａ（１）および第２のサブユニットＤｂ（１）の順番で信号が通過する。一方、第２番目の遅延回路Ｄ（２）では、第２のサブユニットＤｂ（２）および第１のサブユニットＤａ（２）の順番で信号が通過する。
【００７１】
このように、図１１の場合、各遅延回路Ｄの構成は互いに同一でない。しかしながら、各遅延回路Ｄの遅延時間は同一になる。なぜなら、隣接するサブユニットＤａ，Ｄｂ間で信号が転送される際に、各サブユニットＤａ，Ｄｂの出力段に設けられた整形バッファＪａ，Ｊｂによって矩形波状に整形された信号が転送されるからである。この場合、サブユニットＤａ，Ｄｂの構成は遅延回路Ｄごとに同一であるので、第１のサブユニットＤａの遅延時間は全ての遅延回路Ｄで同一になり、第２のサブユニットＤｂの遅延時間も全ての遅延回路Ｄで同一となる。したがって、第１、第２のサブユニットＤａ，Ｄｂを１つずつ含む各遅延回路Ｄの遅延時間も互いに同一になる。この結果、外部クロック信号ＣＬＫＩＮおよび遅延回路Ｄ（１）〜Ｄ（ｎ）の出力信号のうちいずれか２個の信号の位相差が一致するように制御すれば、入力された外部クロック信号ＣＬＫＩＮに対して、遅延回路Ｄ（４）〜Ｄ（ｎ）の出力信号である多相の遅延クロック信号の位相を高精度に制御することが可能になる。
【００７２】
以上を総括すれば、図１、図１０、図１１の遅延クロック生成部２０，６１、６２はいずれも、外部クロック信号ＣＬＫＩＮが入力される第１のノードＮＤ（０）と第２のノードＮＤ（ｎ）との間に直列接続されたｎ個（ｎは２以上の整数）の遅延回路Ｄ（１）〜Ｄ（ｎ）を含む。各遅延回路Ｄは、各遅延回路Ｄで共通の制御電圧ＶＣを受け、入力された信号に対して制御電圧ＶＣに応じた遅延時間だけ遅延した信号を出力する。さらに、各遅延回路Ｄは、同一の波形の信号が各遅延回路Ｄに入力された場合に、入力された信号に対して各遅延回路Ｄで同一の遅延時間だけ遅延した信号を出力する。さらにまた、各遅延回路Ｄは、出力すべき信号を電源電圧の振幅を有する矩形波状の信号に整形して出力する。
【００７３】
上記の構成によれば、各遅延回路Ｄに入力される信号の波形が互いに同一になるので、各遅延回路Ｄの遅延時間を互いに同一にすることができる。この結果、外部クロック信号ＣＬＫＩＮおよび遅延回路Ｄ（１）〜Ｄ（ｎ）の出力信号のうちいずれか２個の信号の位相差が一致するように制御すれば、入力された外部クロック信号ＣＬＫＩＮに対して所定の位相差を有する遅延クロック信号を精度良く生成することができる。
【００７４】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００７５】
１ ＤＬＬ回路、１０ 制御部、１１ 位相比較器、１２ チャージポンプ、１３ ローパスフィルタ、２０，６１，６２ 遅延クロック生成部、３１，３２ 第１、第２の領域、４５ ＬＶＤＳレシーバ（インターフェース回路）、５２ シリアル／パラレル変換器、ＣＬＫＩＮ 外部クロック信号、ＣＬＫＯＵＴ 遅延クロック信号、ＶＣ 制御電圧、Ｉ（１）〜Ｉ（ｎ） 遅延バッファ、Ｊ（１）〜Ｊ（ｎ） 整形バッファ、Ｄ（１）〜Ｄ（ｎ） 遅延回路、ＮＤ（０）〜ＮＤ（ｎ） ノード、ＳＵＢ 半導体基板。
【技術分野】
【０００１】
この発明は遅延同期ループ回路に関する。また、この発明は、遅延同期ループ回路で生成された遅延クロック信号を用いてシリアル信号をパラレル信号に変換するインターフェース回路に関する。
【背景技術】
【０００２】
入力されたクロック信号を利用して遅延クロック信号を生成する回路として遅延同期ループ（ＤＬＬ：Delay Lock Loop）回路が知られている。ＤＬＬ回路では、生成した遅延クロック信号の精度がしばしば問題となる。
【０００３】
たとえば、特開２００２−１６３０３４号公報（特許文献１）は、帰還によって生じるループジッタの影響を受けないように構成されたＤＬＬ回路を開示する。この文献のＤＬＬ回路は、外部からクロック信号を受ける入力バッファと、多相クロック発生回路と、選択回路と、第１および第２の可変遅延回路と、クロックバッファダミーと、位相比較回路と、フィルタと、クロックバッファとを備える。多相クロック発生回路は、入力バッファの出力を受け多相クロックを発生する。選択回路は、多相クロック発生回路からの多相クロック出力を受けそのうちの一つを選択する。第１の可変遅延回路は、選択回路の出力を遅延させる。クロックバッファダミーは、第１の可変遅延回路の出力を受ける。位相比較回路は、多相クロック発生回路からの出力とクロックバッファダミーの出力との位相差を検出する。フィルタは、位相比較回路の出力を平滑化する。第１の可変遅延回路の遅延時間はフィルタ出力によって変化する。第２の可変遅延回路は入力バッファの出力を受け、フィルタ出力によって遅延時間が変化する。クロックバッファは、第２の可変遅延回路の出力を受け、遅延クロックを負荷に出力する。
【０００４】
上記の構成によれば、位相比較回路、フィルタ、第１の可変遅延回路、およびクロックバッファダミーが制御系のループを構成する。入力バッファ、第２の可変遅延回路、およびクロックバッファの信号経路には、帰還ループが含まれていないので、クロックバッファから出力される遅延クロックは帰還ループによるジッタの影響を受けない。
【０００５】
また、特開２００３−２６４４５２号公報（特許文献２）は、疑似ロックを防止することによって遅延クロックの遅延時間の精度を高めたＤＬＬ回路を開示する。この文献のＤＬＬ回路は、パルス幅固定分周器と、遅延回路と、インバータと、位相比較器と、チャージポンプと、ループフィルタとを備える。パルス幅固定分周器は、基本クロックから分周器出力クロックを生成する。分周器出力クロックは、基本クロックの８周期のうち、該基本クロックの１周期分がハイレベル信号となり、その他の７周期の期間がローレベル信号となる。遅延回路は、分周器出力クロックを、基本クロックの１周期分遅延させた遅延クロックを出力する。インバータは分周器出力クロックを反転させた分周器出力反転クロックを出力する。位相比較器は、遅延クロックおよび分周器出力反転クロックの位相差からＵＰ／ＤＯＷＮパルスを生成する。チャージポンプおよびループフィルタは、このＵＰ／ＤＯＷＮパルスによって制御電圧を生成し、基本クロック１周期で遅延クロックがロック状態となるように遅延回路を制御する。
【０００６】
また、特開２００７−１１０３２３号公報（特許文献３）は、データレートの高低にかかわらずデータ信号と遅延クロック信号との位相関係を最適に調整する位相調整回路を開示する。この位相調整回路は、離散的にデータ信号とクロック信号との位相を調整するものであり、遅延線と、位相比較器と、第１および第２の遅延制御部とを備える。遅延線は、クロック信号を遅延させて遅延クロック信号を生成する。位相比較器は、データ信号と遅延クロック信号との位相を比較する。第１の遅延制御部は、位相比較器の比較結果に基づいて第１の遅延制御信号を出力する。第２の遅延制御部は、クロック信号の周波数に基づいて、第２の遅延制御信号を出力する。遅延線は、第１のおよび第２の遅延制御信号に基づいて、クロック信号に対する遅延クロック信号の遅延量を決定する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−１６３０３４号公報
【特許文献２】特開２００３−２６４４５２号公報
【特許文献３】特開２００７−１１０３２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、デジタルテレビや液晶テレビなどのディスプレイ機器では、コントローラ本体からディスプレイパネルにデジタルの画像データを大量かつ高速に伝送する必要がある。このため、コントローラとパネルとの間の画像データの伝送には、ＬＶＤＳ（Low Voltage Differential Signaling）などの高速のシリアル伝送技術が用いられる。ＬＶＤＳでは、データ信号とクロック信号とが同期して伝送され、レシーバ側のインターフェース回路でシリアルのデータ信号がパラレル信号に変換される。ここで、ＤＬＬ回路は、シリアル／パラレル変換に用いられる多相の遅延クロック信号をクロック信号から生成するために設けられている。
【０００９】
シリアル・インターフェース回路の動作速度は年々上がっているので、遅延クロック信号とデータ信号との同期タイミングへの要求はますます厳しくなっている。遅延クロック信号とデータ信号との同期タイミングの精度を高めるためには、入力されたクロック信号と生成された複数の遅延クロック信号との位相差を厳密に制御する必要がある。
【００１０】
通常、ＤＬＬ回路から出力される多相の遅延クロック信号は、直列接続された複数の電圧制御遅延回路によって生成される。したがって、入力クロック信号と多相の遅延クロック信号との位相差を厳密に制御するためには、個々の電圧制御遅延回路による遅延時間のばらつきをできるだけ小さくする必要がある。ところが、上記の先行技術文献は、このような遅延回路の遅延時間のばらつきに関して何ら開示していない。
【００１１】
この発明は上記の問題点を考慮してなされたものである。この発明の目的は、入力クロックに対して所定の位相差を有する遅延クロック信号を精度良く生成することができるＤＬＬ回路を提供することである。また、この発明の他の目的は、このＤＬＬ回路を用いたシリアル・インターフェース回路を提供することである。
【課題を解決するための手段】
【００１２】
この発明の実施の一形態による遅延同期ループ回路は、制御部と遅延回路とを備える。制御部は、第１および第２のクロック信号の位相差に応じた制御信号を出力する。遅延クロック生成部は、電源電圧の振幅を有する矩形波状の外部クロック信号を第１のノードに受け、外部クロック信号に基づいて１または複数の遅延クロック信号を生成する。遅延クロック生成部は、第１のノードと第２のノードとの間に直列に接続された複数の遅延回路を含む。複数の遅延回路の各々は、各遅延回路で共通の制御信号を受け、入力された信号に対して制御信号に応じた時間だけ遅延した信号を出力する。複数の遅延回路の各々に同一波形の信号が入力された場合に、各遅延回路の遅延時間は同一である。複数の遅延回路の各々は、出力すべき信号を電源電圧の振幅を有する矩形波状の信号に整形して出力する。第１および第２のクロック信号は、外部クロック信号および複数の遅延回路の各々の出力信号のうちの所定の２個の信号である。１または複数の遅延クロック信号は、複数の遅延回路の各々の出力信号のうちの所定の１または複数の信号である。
【発明の効果】
【００１３】
上記の実施の形態によれば、各遅延回路から出力された信号は、電源電圧の振幅を有する矩形波状の信号である。したがって、各遅延回路に入力される信号波形が同一になるので、遅延回路ごとの遅延時間が同一になる。この結果、入力された外部クロック信号に対して所定の位相差を有する遅延クロック信号を精度良く生成することができる。
【図面の簡単な説明】
【００１４】
【図１】この発明の実施の一形態によるＤＬＬ回路１の構成を示すブロック図である。
【図２】図１の遅延バッファＩの構成の一例を示す回路図である。
【図３】図１の整形バッファＪの構成の一例を示す回路図である。
【図４】図１のＤＬＬ回路１の比較例としてＤＬＬ回路１０１の構成を示すブロック図である。
【図５】図４の遅延クロック生成部１２０の電圧波形を模式的に示す図である。
【図６】図１の遅延クロック生成部２０の電圧波形を模式的に示す図である。
【図７】図１の遅延クロック生成部２０の半導体基板ＳＵＢ上への配置例を示す平面図である。
【図８】テレビジョン装置４０の構成を示すブロック図である。
【図９】図８のＬＶＤＳレシーバ４５の構成を示すブロック図である。
【図１０】図１の遅延クロック生成部２０の変形例としての遅延クロック生成部６１の構成を示すブロック図である。
【図１１】図１の遅延クロック生成部２０の他の変形例としての遅延クロック生成部６２の構成を示すブロック図である。
【発明を実施するための形態】
【００１５】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１６】
［ＤＬＬ回路１の構成］
図１は、この発明の実施の一形態によるＤＬＬ回路１の構成を示すブロック図である。図１を参照して、ＤＬＬ回路１は、遅延クロック生成部２０と、位相比較器１１と、チャージポンプ１２と、ローパスフィルタ１３とを含む。
【００１７】
遅延クロック生成部２０は、ノードＮＤ（０）（第１のノード）とノードＮＤ（ｎ）（第２のノード）との間に直列に接続されたｎ個（ｎは２以上の整数）の遅延回路Ｄ（１）〜Ｄ（ｎ）を含む。図１はｎが９以上の整数であるとして描かれている。遅延クロック生成部２０は、ノードＮＤ（０）に入力された外部クロック信号ＣＬＫＩＮを、ｎ個の遅延回路Ｄ（１）〜Ｄ（ｎ）によって順々に遅延させながらノードＮＤ（ｎ）に伝送する。図１において、第ｘ番目（ｘは１以上ｎ以下の整数）の遅延回路Ｄ（ｘ）の出力ノードをＮＤ（ｘ）と記載する。また、遅延回路Ｄ（１）〜Ｄ（ｎ）について総称する場合または不特定のものを示す場合、遅延回路Ｄと記載する。
【００１８】
なお、以下の説明では、簡単のために外部クロック信号ＣＬＫＩＮをシングルエンド（Single-Ended）信号として取扱っているが、外部クロック信号は差動信号であってもよい。この場合には、遅延回路Ｄ（１）〜Ｄ（ｎ）はそれぞれ差動バッファによって構成される。
【００１９】
図１の各遅延回路Ｄは同一の構成を有する。具体的に、第ｘ番目（ｘは１以上ｎ以下の整数）の遅延回路Ｄ（ｘ）は、互いに直列に接続された遅延バッファＩ（ｘ）と整形バッファＪ（ｘ）とを含む。遅延回路Ｄ（ｘ）に入力された信号は、遅延バッファＩ（ｘ）および整形バッファＪ（ｘ）を順に通過する。したがって、図１に示すように、ｎ個の遅延バッファＩ（１）〜Ｉ（ｎ）およびｎ個の整形バッファＪ（１）〜Ｊ（ｎ）が、ノードＮＤ（０）とノードＮＤ（ｎ）との間に交互に直列に接続される。なお、遅延バッファＩ（１）〜Ｉ（ｎ）および整形バッファＪ（１）〜Ｊ（ｎ）についても総称する場合または不特定のものを示す場合に、遅延バッファＩおよび整形バッファＪとそれぞれ記載する。
【００２０】
各遅延バッファＩは、入力された信号に対して、ローパスフィルタ１３から出力された制御電圧ＶＣに応じた遅延時間だけ遅延した信号を出力する。各遅延バッファＩは同一の構成であるので、同一の波形の信号が各遅延バッファＩに入力された場合、各遅延バッファＩは、入力された信号に対して同一の遅延時間だけ遅延した信号を出力する。
【００２１】
各整形バッファＪは、入力された信号を電源電圧の振幅を有する矩形波に整形して出力する。各整形バッファＪは同一の構成であるので、同一の波形の信号が各整形バッファＪに入力された場合、各整形バッファＪは、入力された信号に対して各整形バッファＪで同一の遅延時間だけ遅延した信号を出力する。
【００２２】
図２は、図１の遅延バッファＩの構成の一例を示す回路図である。図２を参照して、遅延バッファＩは、互いに従属接続された同一構成のインバータ７１ａ，７１ｂを含む。縦続接続されるインバータの段数は必要となる遅延時間に応じて増減させてもよい。
【００２３】
インバータ７１ａ，７１ｂの各々は、ゲートおよびドレインがそれぞれ共通に接続されたＰＭＯＳ（P-channel Metal-Oxide Semiconductor）トランジスタＱＰ１とＮＭＯＳ（N-channel Metal-Oxide Semiconductor）トランジスタＱＮ１とを含む。遅延バッファＩの入力信号ＶＩＮは、インバータ７１ａを構成するトランジスタＱＰ１，ＱＮ１のゲートに入力され、遅延バッファＩの出力信号ＶＯＵＴは、インバータ７１ｂを構成するトランジスタＱＰ１，ＱＮ１のドレインから出力される。
【００２４】
さらに、インバータ７１ａ，７１ｂの各々は、ＰＭＯＳトランジスタＱＰ１のソースと電源ノードＶＤＤとの間に接続されたＰＭＯＳトランジスタＱＰ２と、ＮＭＯＳトランジスタＱＮ１のソースと接地ノードＧＮＤとの間に接続されたＮＭＯＳトランジスタＱＮ２とを含む。ＰＭＯＳトランジスタＱＰ２のゲートには一定のバイアス電圧ＶＢが入力され、ＮＭＯＳトランジスタＱＮ２のゲートには制御電圧ＶＣが入力される。これらのトランジスタＱＰ２，ＱＮ２は、ゲート電圧によって電流量が制御される電圧制御電流源として機能する。制御電圧ＶＣが増加すればトランジスタＱＮ１の応答時間が早くなるので遅延バッファＩの遅延時間が減少し、制御電圧ＶＣが減少すればトランジスタＱＮ１の応答時間が遅くなるので遅延バッファＩの遅延時間が増加する。
【００２５】
図２の構成に代えて、ＰＭＯＳトランジスタＱＰ２のゲートに制御電圧ＶＣを入力し、ＮＭＯＳトランジスタＱＮ２のゲートに一定バイアス電圧ＶＢを入力してもよい。この場合、制御電圧ＶＣが減少すればトランジスタＱＰ１の応答時間が早くなるので遅延バッファＩの遅延時間が減少し、制御電圧ＶＣが増加すればトランジスタＱＰ１の応答時間が遅くなるので遅延バッファＩの遅延時間が増加する。
【００２６】
さらに、ＮＭＯＳトランジスタＱＮ２のゲートに制御電圧ＶＣを入力し、ＰＭＯＳトランジスタＱＰ２のゲートに制御電圧ＶＣ＊を入力することによって、遅延バッファＩの遅延時間を制御してもよい。この場合の制御電圧ＶＣ＊は、制御電圧ＶＣの変化と逆方向に変化する信号であり、制御電圧ＶＣとともにローパスフィルタ１３で生成される。
【００２７】
図３は、図１の整形バッファＪの構成の一例を示す回路図である。図３を参照して、整形バッファＪは、互いに従属接続された同一構成のインバータ７２ａ，７２ｂを含む。従属接続するインバータの段数は増減させてもよい。
【００２８】
インバータ７２ａ，７２ｂの各々は、ゲートおよびドレインそれぞれ共通に接続されたＰＭＯＳトランジスタＱＰ３とＮＭＯＳトランジスタＱＮ３とを含む。トランジスタＱＰ３のソースは電源ノードＶＤＤに接続され、トランジスタＱＮ３のソースは接地ノードＧＮＤに直列に接続される。整形バッファＪの入力電圧ＶＩＮは、インバータ７２ａを構成するトランジスタＱＰ３，ＱＮ３のゲートに与えられ、整形バッファＪの出力電圧ＶＯＵＴは、インバータ７２ｂを構成するトランジスタＱＰ３，ＱＮ３のドレインから出力される。整形バッファＪの入力電圧ＶＩＮの大きさに応じてトランジスタＱＰ３，ＱＮ３がオン状態またはオフ状態にスイッチングすることによって、出力電圧ＶＯＵＴが電源電圧または接地電圧に変化する。
【００２９】
再び図１を参照して、ＤＬＬ回路１はさらに、第４〜第ｎ番目の遅延回路Ｄ（４）〜Ｄ（ｎ）の出力を電源電圧の振幅を有する矩形波にそれぞれ整形する整形バッファＫ（４）〜Ｋ（ｎ）を含む。整形バッファＫ（４）〜Ｋ（ｎ）から、遅延クロック信号ＣＬＫＯＵＴ（４）〜ＣＬＫＯＵＴ（ｎ）がそれぞれ出力される。
【００３０】
さらにまた、ＤＬＬ回路１は、第４および第ｎ番目の遅延回路Ｄ（４），Ｄ（ｎ）から出力された信号を、電源電圧の振幅を有する矩形波にそれぞれ整形する整形バッファＫａ，Ｋｂを含む。整形バッファＫａ，Ｋｂから出力された第１、第２のクロック信号ＣＬＫＡ，ＣＬＫＢは、位相比較器１１に入力される。
【００３１】
位相比較器１１は、クロック信号ＣＬＫＡ，ＣＬＫＢの位相差を比較し、位相差に応じてＵＰパルスまたはＤＯＷＮパルスを出力する。
【００３２】
チャージポンプ１２は、位相比較器１１から出力されたＵＰパルスまたはＤＯＷＮパルスに応じて、充電電流または放電電流を生成する。
【００３３】
ローパスフィルタ１３は、たとえばコンデンサおよび抵抗素子を含み、チャージポンプ１２によって生成された電流を電圧（制御電圧ＶＣ）に変換する。具体的に、チャージポンプ１２によって充電電流が生成された場合には、ローパスフィルタ１３から出力される制御電圧ＶＣは増加する。逆に、チャージポンプ１２によって放電電流が生成された場合には、ローパスフィルタ１３から出力される制御電圧ＶＣは減少する。ローパスフィルタ１３から出力された制御電圧ＶＣによって遅延バッファＩ（１）〜Ｉ（ｎ）の遅延時間が制御される。
【００３４】
なお、図２に関連して説明したように、図２の構成の遅延バッファＩにおいてトランジスタＱＮ２，ＱＰ２のゲート電圧を制御電圧ＶＣ，ＶＣ＊によってそれぞれ制御してもよい。この場合には、ローパスフィルタ１３は制御電圧ＶＣ，ＶＣ＊を生成し、生成した制御電圧ＶＣ，ＶＣ＊を各遅延バッファＩに出力する。
【００３５】
上記の位相比較器１１、チャージポンプ１２、ローパスフィルタ１３、および遅延クロック生成部２０によって構成される帰還ループによって、第４番目の遅延回路Ｄ（４）の出力電圧と第ｎ番目の遅延回路Ｄ（ｎ）の出力電圧との位相差がほぼ０になるように、遅延バッファＩ（１）〜Ｉ（ｎ）の遅延時間が調整される。なお、位相比較器１１、チャージポンプ１２、およびローパスフィルタ１３によってこの発明の制御部１０が構成される。制御部１０は、クロック信号ＣＬＫＡ，ＣＬＫＢ間の位相差に応じた制御電圧ＶＣを遅延クロック生成部２０に出力する。
【００３６】
次に従来のＤＬＬ回路の構成および動作と対比しながら、図１のＤＬＬ回路１の特徴について説明する。
【００３７】
［従来のＤＬＬ回路の問題点］
図４は、図１のＤＬＬ回路１の比較例としてＤＬＬ回路１０１の構成を示すブロック図である。図４の遅延クロック生成部１２０は、整形バッファＪ（１）〜Ｊ（ｎ）を含まずに直列接続された遅延バッファＩ（１）〜Ｉ（ｎ）のみで構成される点で図１の遅延クロック生成部２０と異なる。その他の点については、図４のＤＬＬ回路１０１の構成は図１のＤＬＬ回路１の構成と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００３８】
図５は、図４の遅延クロック生成部１２０の電圧波形を模式的に示す図である。図５は、上から順に、外部クロック信号ＣＬＫＩＮの電圧波形および遅延バッファＩ（１）〜Ｉ（５），Ｉ（ｎ）の出力電圧波形を示す。
【００３９】
図４の遅延バッファＩ（１）に入力される外部クロック信号ＣＬＫＩＮはデジタル信号であるので、図５に示すようにその波形は電源電圧の振幅を有する矩形波である。一方、遅延バッファＩ（１）〜Ｉ（ｎ）の各出力は、図５に示すように、図４の遅延バッファＩ（１）〜Ｉ（４）の各々を信号が通過するにつれて、信号の立上がりおよび立下りが次第に緩やかになるとともに振幅が電源電圧より減少する。最終的に、遅延バッファの出力波形は正弦波に近い形状になる。具体的に図５の場合には、第４番目の遅延バッファＩ（４）の出力波形は正弦波に近い形状になり、それ以降の出力波形にはほとんど変化が見られない。
【００４０】
ここで、注意すべきことは、各遅延バッファＩに入力される信号の波形が異なると、各遅延バッファＩが共通の制御電圧ＶＣによって制御されていたとしても各遅延バッファＩの遅延時間が異なるということである。図４の場合、入力波形の立ち上がりが徐々に緩やかになる第１〜第４番目の遅延バッファＩ（１）〜Ｉ（４）については、各遅延バッファＩの遅延時間Ｔｄ１〜Ｔｄ４が徐々に増加する。この場合の遅延時間Ｔｄ１〜Ｔｄ４は半導体デバイスの製造プロセス、電源電圧、および動作温度のばらつきの影響を受けるので、具体的に遅延時間Ｔｄ１〜Ｔｄ４を算定することは困難である。
【００４１】
一方、入力波形に変化が見られない第５〜第ｎ番目の遅延バッファＩ（５）〜Ｉ（ｎ）については、個々の遅延時間がほぼ等しくなる。この場合、第４番目の遅延バッファＩ（４）の出力と第ｎ番目の遅延バッファＩ（ｎ）の出力とは位相が一致するように制御されているので（図５の場合、時刻ｔ１で一致する。）、外部クロック信号ＣＬＫＩＮの周期をＴｐとすると、第５番目以降の各遅延バッファの遅延時間はＴｐ／（ｎ−４）に等しい。
【００４２】
このように、比較例のＤＬＬ回路１０１の場合、多相の遅延クロック信号ＣＬＫＯＵＴ（４）〜ＣＬＫＯＵＴ（ｎ）の相互の位相差は厳密に制御されている。しかしながら、第１〜第４番目の遅延バッファＩ（１）〜Ｉ（４）の遅延時間は徐々に変化している。したがって、外部クロック信号ＣＬＫＩＮのタイミングに対する遅延クロック信号ＣＬＫＯＵＴ（４）〜ＣＬＫＯＵＴ（ｎ）のタイミングは、厳密には制御されていない。
【００４３】
［ＤＬＬ回路１の動作］
図６は、図１の遅延クロック生成部２０の電圧波形を模式的に示す図である。図６は、上から順に、図１の外部クロック信号ＣＬＫＩＮの電圧波形、およびバッファＩ（１），Ｊ（１），Ｉ（２），Ｊ（２），Ｉ（３），Ｊ（３），Ｉ（４），Ｊ（４），Ｉ（ｎ），Ｊ（ｎ）の出力電圧の波形を示す。
【００４４】
図１、図６を参照して、制御電圧ＶＣによって制御される遅延バッファＩ（１）〜Ｉ（ｎ）の出力波形は、信号の立上がり、立下りが矩形波よりも緩やかになるとともに振幅が電源電圧よりも小さい値となっている。一方、整形バッファＪ（１）〜Ｊ（ｎ）の出力波形は、電源電圧に等しい振幅を有する矩形波である。したがって、各遅延バッファＩには電源電圧に等しい振幅を有する矩形波が入力されることになり、各遅延バッファＩに入力される信号の波形が同じになる。
【００４５】
この結果、図１のＤＬＬ回路１の場合には全ての遅延バッファＩ（１）〜Ｉ（ｎ）の遅延時間が同一になるとともに、全ての整形バッファＪ（１）〜Ｊ（ｎ）の遅延時間も同一になる。すなわち、全ての遅延回路Ｄ（１）〜Ｄ（ｎ）の遅延時間が同一になる。既に説明したように、第４番目の整形バッファＪ（４）の出力と第ｎ番目の整形バッファＪ（ｎ）の出力とは位相が一致するように制御されているので（図５の場合の時刻ｔ１で位相が一致している。）、外部クロック信号ＣＬＫＩＮの周期をＴｐとすると、第５〜第ｎ番目の遅延回路Ｄ（５）〜Ｄ（ｎ）の各遅延時間はＴｐ／（ｎ−４）に等しい。
【００４６】
ここで注意すべきことは、比較例のＤＬＬ回路１０１の場合と異なり、第１〜第４番目の遅延回路Ｄ（１）〜Ｄ（４）の遅延時間Ｔｄ１〜Ｔｄ４もＴｐ／（ｎ−４）に等しいということである。したがって、実施の形態１のＤＬＬ回路１の場合、外部クロック信号ＣＬＫＩＮのタイミングに対して多相の遅延クロック信号ＣＬＫＯＵＴ（４）〜ＣＬＫＯＵＴ（ｎ）のタイミングが厳密に制御されることになる。
【００４７】
このように、ＤＬＬ回路１によれば、遅延回路Ｄ（１）〜Ｄ（ｎ）にそれぞれ設けられた整形バッファＪ（１）〜Ｊ（ｎ）によって矩形波状に整形された信号が次段に転送される。この結果、遅延回路Ｄ（１）〜Ｄ（ｎ）の各々の遅延時間が同一になるので、入力された外部クロック信号ＣＬＫＩＮに対して所定の位相差を有する多相の遅延クロック信号ＣＬＫＯＵＴ（４）〜ＣＬＫＯＵＴ（ｎ）を精度良く生成することができる。
【００４８】
［遅延クロック生成部２０の配置例］
図７は、図１の遅延クロック生成部２０の半導体基板ＳＵＢ上への配置例を示す平面図である。
【００４９】
図７を参照して、ＤＬＬ回路１が設けられた半導体基板ＳＵＢ上の領域は、互いに異なる第１および第２の領域３１，３２を含む。遅延クロック生成部２０を構成する遅延バッファＩ（１）〜Ｉ（ｎ）は、第１の領域３１に設けられ、第１〜第ｎ番の番号順（信号の伝送順）で一方向（以下、第１の方向と称する）に配設される。遅延クロック生成部２０を構成する整形バッファＪ（１）〜Ｊ（ｎ）は、第２の領域３２に設けられる。整形バッファＪ（１）〜Ｊ（ｎ）は、第１の領域３１に設けられた遅延バッファＩ（１）〜Ｉ（ｎ）の列と平行に（第１の方向に）並び、第１〜第ｎ番の番号順（信号の伝送順）に配設される。第１および第２の領域３１，３２は、遅延バッファＩおよび整形バッファＪの配列方向（第１の方向）と直交する方向に並ぶ。このように、遅延バッファＩと整形バッファＪとは、半導体基板ＳＵＢ上の互いに異なる領域３１，３２に配設される。この理由は次のとおりである。
【００５０】
整形バッファＪの出力信号は矩形波であるので、その出力信号には高調波成分が含まれている。したがって、この高調波成分が電源配線や接地配線を介して遅延バッファＩに伝搬すると、電源ノイズとして遅延バッファＩの動作に影響を及ぼすことになる。このため、遅延バッファＩに用いられる電源配線および接地配線と、整形バッファＪに用いられる電源配線および接地配線とを別配線で設ける必要がある。
【００５１】
ところが、遅延バッファＩと整形バッファＪとが半導体基板ＳＵＢ上に混在して設けられていると、遅延バッファＩ用の電源配線および接地配線と整形バッファＪ用の電源配線および接地配線とが必ず交差することになる。この結果、配線間のカップリングによって整形バッファＪの電源ノイズが電源配線または接地配線を介して遅延バッファＩに伝搬してしまう。
【００５２】
上記の問題点を解決するために、図７の遅延クロック生成部２０では、遅延バッファＩを配設する領域３１と整形バッファＪを配設する領域３２とが分離される。これによって、遅延バッファＩ用の電源配線および接地配線と整形バッファＪ用の電源配線および接地配線とが相互に交差しないように配置できる。この結果、整形バッファＪの出力に含まれる高調波成分が電源ノイズとして遅延バッファＩに影響を及ぼすことが抑制できる。
【００５３】
また、このように遅延バッファＩおよび整形バッファＪを領域３１，３２に分離して配置することによって遅延クロック生成部２０に要する回路面積を減らすことができる。
【００５４】
［ＤＬＬ回路１の半導体装置への適用例］
以下、ＤＬＬ回路１の半導体装置への適用例として、テレビジョン（ＴＶ：television）装置用のシリアル・インターフェースについて説明する。
【００５５】
図８は、テレビジョン装置４０の構成を示すブロック図である。図８を参照して、テレビジョン装置４０は、受信機などを有するＴＶ本体４１と、ＴＶパネル装置４２とを含む。ここで、ＴＶパネル装置４２は、インターフェース回路としてのＬＶＤＳレシーバ４５と、表示制御装置４６と、ソースドライバ群４７と、ゲートドライバ群４８と、液晶パネル４９とを含む。
【００５６】
ＬＶＤＳレシーバ４５は、ＴＶ本体４１から画像データを受ける。画像データは、ＴＶ本体４１とＬＶＤＳレシーバとを接続するケーブル４３を介して、ＬＶＤＳ規格の差動のシリアル信号４４としてＬＶＤＳレシーバ４５に伝送される。ＬＶＤＳ規格の差動シリアル信号４４は、クロック信号（図９のＣＬＫＩＮ）とクロック信号に同期したｍ個（ｍは１以上の整数、ここでは数個）のデータ信号（図９のＤＡＴＡ（１）〜ＤＡＴＡ（ｍ））とを含む。ＬＶＤＳレシーバ４５は、シリアルの画像データ信号をパラレル信号に変換して表示制御装置４６に出力する。
【００５７】
表示制御装置４６は、ＬＶＤＳレシーバ４５によってシリアル／パラレル変換された画像データに基づいて、液晶パネル４９の表示を制御するために各種の制御信号をソースドライバ群４７およびゲートドライバ群４８に出力する。液晶パネル４９は、ソースドライバ群４７およびゲートドライバ群４８を介して受けた各種の制御信号に基づいて画像を表示する。
【００５８】
図９は、図８のＬＶＤＳレシーバ４５の構成を示すブロック図である。図９を参照して、ＬＶＤＳレシーバ４５は、ｍ個のデータバッファ５０（１）〜５０（ｍ）と、クロックバッファ５１と、ＤＬＬ回路１と、シリアル／パラレル変換器５２（データ変換回路）とを含む。
【００５９】
データバッファ５０（１）〜５０（ｍ）は、データ信号ＤＡＴＡ（１）〜ＤＡＴＡ（ｍ）をそれぞれ受信し、受信したデータ信号を電源電圧の振幅を有する矩形波に整形する。また、クロックバッファ５１は、クロック信号ＣＬＫＩＮを受信し、受信したクロック信号ＣＬＫＩＮを電源電圧の振幅を有する矩形波に整形する。
【００６０】
ＤＬＬ回路１は、クロックバッファ５１によって波形整形されたクロック信号ＣＬＫＩＮに基づいて多相の遅延クロック信号を生成する。図９のＤＬＬ回路１の構成は図１のＤＬＬ回路１の構成と同じである。ＤＬＬ回路１は、生成した多相の遅延クロック信号をシリアル／パラレル変換器５２に出力する。
【００６１】
シリアル／パラレル変換器５２は、ＤＬＬ回路１から出力された多相の遅延クロック信号に基づいて、データバッファ５０（１）〜５０（ｍ）によって整形されたデータ信号ＤＡＴＡ（１）〜ＤＡＴＡ（ｍ）をパラレル信号ＤＡＴＡＯＵＴに変換する。変換されたパラレル信号ＤＡＴＡＯＵＴは図８の表示制御装置４６に出力される。
【００６２】
図１〜図６で説明したように、ＤＬＬ回路１で生成された多相の遅延クロック信号のタイミングは、クロック信号ＣＬＫＩＮのタイミングに対して厳密に制御されたものになっている。したがって、シリアル／パラレル変換器５２でデータ信号ＤＡＴＡ（１）〜ＤＡＴＡ（ｍ）をパラレル変換する際に、データ信号ＤＡＴＡ（１）〜ＤＡＴＡ（ｍ）と多相の遅延クロック信号との間でほとんど位相ずれが生じないようにできる。
【００６３】
［変形例］
図１のＤＬＬ回路１では、第４〜第ｎ番目の遅延回路Ｄ（４）〜Ｄ（ｎ）の出力信号が遅延クロック信号ＣＬＫＯＵＴ（４）〜ＣＬＫＯＵＴ（ｎ）として外部に出力されていた。遅延回路Ｄ（４）〜Ｄ（ｎ）の出力信号の他にも、遅延回路Ｄ（１）〜Ｄ（３）の出力信号を遅延クロック信号として用いることができる。より一般的に言えば、遅延回路Ｄ（１）〜Ｄ（ｎ）の各々から出力された信号のうちの１または複数個の信号を遅延クロック信号として用いることができる。
【００６４】
また、図１のＤＬＬ回路１では、遅延回路Ｄ（４），Ｄ（ｎ）の出力が位相比較用のクロック信号ＣＬＫＡ，ＣＬＫＢとして位相比較器１１に入力されていたが、位相比較器１１の入力はこれに限らない。より一般的に言えば、外部クロック信号ＣＬＫＩＮおよび遅延回路Ｄ（１）〜Ｄ（ｎ）の出力信号のうちいずれか２個の信号を、位相比較器１１に入力されるクロック信号ＣＬＫＡ，ＣＬＫＢとして用いることができる。
【００６５】
また、図１の遅延クロック生成部２０の構成は変更可能である。
図１０は、図１の遅延クロック生成部２０の変形例としての遅延クロック生成部６１の構成を示すブロック図である。図１０の遅延クロック生成部６１の各遅延回路Ｄは、２個の遅延バッファＩａ，Ｉｂと、１個の整形バッファＪとを含む。各遅延回路Ｄに入力された信号は、遅延バッファＩａ，Ｉｂおよび整形バッファＪをこの順番で通過する。また、遅延バッファＩａ，Ｉｂおよび整形バッファＪの各々の構成は遅延回路Ｄごとに同一である。
【００６６】
ここで、２個の遅延バッファＩａ，Ｉｂによって遅延部ＤＵが構成され、整形バッファＪによって波形整形部ＳＵが構成されていると考えれば、図１０遅延クロック生成部６１は図１の遅延クロック生成部２０と同じ構成である。図１の遅延クロック生成部２０の場合には、１個の遅延バッファＩによって遅延部ＤＵが構成され、１個の整形バッファＪによって波形整形部ＳＵが構成されていた考えることができる。
【００６７】
したがって、図１０の場合、隣接する遅延回路Ｄ間で信号が転送されるときは、各遅延回路Ｄに設けられた波形整形部ＳＵによって矩形波に整形された信号が隣接する遅延回路Ｄの遅延部ＤＵに転送される。この結果、各遅延部ＤＵに入力される信号の波形が同一になるので、各遅延部ＤＵの遅延時間が互いに同一になるとともに各波形整形部ＳＵの遅延時間が互いに同一になる。結果として、各遅延回路Ｄの遅延時間も互いに同一になる。したがって、外部クロック信号ＣＬＫＩＮおよび遅延回路Ｄ（１）〜Ｄ（ｎ）の出力信号のうちいずれか２個の信号の位相差が一致するように制御すれば、入力された外部クロック信号ＣＬＫＩＮに対して所定の位相差を有する遅延クロック信号を精度良く生成することができる。
【００６８】
図１１は、図１の遅延クロック生成部２０の他の変形例としての遅延クロック生成部６２の構成を示すブロック図である。図１１は、各遅延回路Ｄの構成が互いに同一でない場合を示す。
【００６９】
図１１の遅延クロック生成部６２の各遅延回路Ｄは、第１、第２のサブユニットＤａ，Ｄｂを含む。第１のサブユニットＤａは、遅延バッファＩａ，Ｉｂと整形バッファＪａとを含む。第１のサブユニットＤａに入力された信号は、遅延バッファＩａ，Ｉｂおよび整形バッファＪａをこの順番で通過する。第２のサブユニットＤｂは、遅延バッファＩｃと整形バッファＪｂとを含む。第２のサブユニットＤｂに入力された信号は、遅延バッファＩｃおよび整形バッファＪｂをこの順番で通過する。また、遅延バッファＩａ，Ｉｂ，Ｉｃおよび整形バッファＪａ，Ｊｂの各々の構成は遅延回路Ｄごとに同一である。
【００７０】
図１１の遅延クロック生成部６２の場合、遅延回路Ｄごとに第１、第２のサブユニットＤａ，Ｄｂの配列順が異なる。たとえば、図１１に示す第１番目の遅延回路Ｄ（１）では、第１のサブユニットＤａ（１）および第２のサブユニットＤｂ（１）の順番で信号が通過する。一方、第２番目の遅延回路Ｄ（２）では、第２のサブユニットＤｂ（２）および第１のサブユニットＤａ（２）の順番で信号が通過する。
【００７１】
このように、図１１の場合、各遅延回路Ｄの構成は互いに同一でない。しかしながら、各遅延回路Ｄの遅延時間は同一になる。なぜなら、隣接するサブユニットＤａ，Ｄｂ間で信号が転送される際に、各サブユニットＤａ，Ｄｂの出力段に設けられた整形バッファＪａ，Ｊｂによって矩形波状に整形された信号が転送されるからである。この場合、サブユニットＤａ，Ｄｂの構成は遅延回路Ｄごとに同一であるので、第１のサブユニットＤａの遅延時間は全ての遅延回路Ｄで同一になり、第２のサブユニットＤｂの遅延時間も全ての遅延回路Ｄで同一となる。したがって、第１、第２のサブユニットＤａ，Ｄｂを１つずつ含む各遅延回路Ｄの遅延時間も互いに同一になる。この結果、外部クロック信号ＣＬＫＩＮおよび遅延回路Ｄ（１）〜Ｄ（ｎ）の出力信号のうちいずれか２個の信号の位相差が一致するように制御すれば、入力された外部クロック信号ＣＬＫＩＮに対して、遅延回路Ｄ（４）〜Ｄ（ｎ）の出力信号である多相の遅延クロック信号の位相を高精度に制御することが可能になる。
【００７２】
以上を総括すれば、図１、図１０、図１１の遅延クロック生成部２０，６１、６２はいずれも、外部クロック信号ＣＬＫＩＮが入力される第１のノードＮＤ（０）と第２のノードＮＤ（ｎ）との間に直列接続されたｎ個（ｎは２以上の整数）の遅延回路Ｄ（１）〜Ｄ（ｎ）を含む。各遅延回路Ｄは、各遅延回路Ｄで共通の制御電圧ＶＣを受け、入力された信号に対して制御電圧ＶＣに応じた遅延時間だけ遅延した信号を出力する。さらに、各遅延回路Ｄは、同一の波形の信号が各遅延回路Ｄに入力された場合に、入力された信号に対して各遅延回路Ｄで同一の遅延時間だけ遅延した信号を出力する。さらにまた、各遅延回路Ｄは、出力すべき信号を電源電圧の振幅を有する矩形波状の信号に整形して出力する。
【００７３】
上記の構成によれば、各遅延回路Ｄに入力される信号の波形が互いに同一になるので、各遅延回路Ｄの遅延時間を互いに同一にすることができる。この結果、外部クロック信号ＣＬＫＩＮおよび遅延回路Ｄ（１）〜Ｄ（ｎ）の出力信号のうちいずれか２個の信号の位相差が一致するように制御すれば、入力された外部クロック信号ＣＬＫＩＮに対して所定の位相差を有する遅延クロック信号を精度良く生成することができる。
【００７４】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００７５】
１ ＤＬＬ回路、１０ 制御部、１１ 位相比較器、１２ チャージポンプ、１３ ローパスフィルタ、２０，６１，６２ 遅延クロック生成部、３１，３２ 第１、第２の領域、４５ ＬＶＤＳレシーバ（インターフェース回路）、５２ シリアル／パラレル変換器、ＣＬＫＩＮ 外部クロック信号、ＣＬＫＯＵＴ 遅延クロック信号、ＶＣ 制御電圧、Ｉ（１）〜Ｉ（ｎ） 遅延バッファ、Ｊ（１）〜Ｊ（ｎ） 整形バッファ、Ｄ（１）〜Ｄ（ｎ） 遅延回路、ＮＤ（０）〜ＮＤ（ｎ） ノード、ＳＵＢ 半導体基板。
【特許請求の範囲】
【請求項１】
第１および第２のクロック信号の位相差に応じた制御信号を出力する制御部と、
電源電圧の振幅を有する矩形波状の外部クロック信号を第１のノードに受け、前記外部クロック信号に基づいて１または複数の遅延クロック信号を生成する遅延クロック生成部とを備え、
前記遅延クロック生成部は、前記第１のノードと第２のノードとの間に直列に接続された複数の遅延回路を含み、
前記複数の遅延回路の各々は、各遅延回路で共通の前記制御信号を受け、入力された信号に対して前記制御信号に応じた時間だけ遅延した信号を出力し、
前記複数の遅延回路の各々に同一波形の信号が入力された場合に、各遅延回路の遅延時間は同一であり、
前記複数の遅延回路の各々は、出力すべき信号を前記電源電圧の振幅を有する矩形波状の信号に整形して出力し、
前記第１および第２のクロック信号は、前記外部クロック信号および前記複数の遅延回路の各々の出力信号のうちの所定の２個の信号であり、
前記１または複数の遅延クロック信号は、前記複数の遅延回路の各々の出力信号のうちの所定の１または複数の信号である、遅延同期ループ回路。
【請求項２】
前記複数の遅延回路の各々は、
入力された信号に対して前記制御信号に応じた時間だけ遅延した信号を出力する遅延部と、
前記遅延部の出力信号を前記電源電圧の振幅を有する矩形波状の信号に整形して出力する波形整形部とを含み、
前記複数の遅延回路の各前記遅延部に同一波形の信号が入力された場合に、各前記遅延部の遅延時間は互いに同一であり、
前記複数の遅延回路の各前記波形整形部に同一波形の信号が入力された場合に、各前記波形整形部の遅延時間は互いに同一である、請求項１に記載の遅延同期ループ回路。
【請求項３】
前記複数の遅延回路の各前記遅延部は、互いに同一の構成を有し、
前記複数の遅延回路の各前記波形整形部は、互いに同一の構成を有する、請求項２に記載の遅延同期ループ回路。
【請求項４】
前記遅延同期ループ回路が設けられた半導体基板上の領域は、
前記複数の遅延回路の各前記遅延部が、信号の伝送順で第１の方向に配設された第１の領域と、
前記複数の遅延回路の各波形整形部が、信号の伝送順で前記第１の方向に配設された第２の領域とを含み、
前記第１の領域と前記第２の領域とは、前記第１の方向と直交する第２の方向に並べられた請求項２または３に記載の遅延同期ループ回路。
【請求項５】
電源電圧の振幅を有する矩形波状の外部クロック信号を第１のノードに受け、前記外部クロック信号に基づいて１または複数の遅延クロック信号を生成する遅延同期ループ回路と、
シリアルの外部データ信号を受け、前記１または複数の遅延クロック信号に基づいて前記外部データ信号をシリアル／パラレル変換するデータ変換回路とを備え、
前記遅延同期ループ回路は、
第１および第２のクロック信号の位相差に応じた制御信号を出力する制御部と、
前記第１のノードと第２のノードとの間に直列に接続された複数の遅延回路とを含み、
前記複数の遅延回路の各々は、各遅延回路で共通の前記制御信号を受け、入力された信号に対して前記制御信号に応じた時間だけ遅延した信号を出力し、
前記複数の遅延回路の各々に同一波形の信号が入力された場合に、各遅延回路の遅延時間は同一であり、
前記複数の遅延回路の各々は、出力すべき信号を前記電源電圧の振幅を有する矩形波状の信号に整形して出力し、
前記第１および第２のクロック信号は、前記外部クロック信号および前記複数の遅延回路の各々の出力信号のうちの所定の２個の信号であり、
前記１または複数の遅延クロック信号は、前記複数の遅延回路の各々の出力信号のうちの所定の１または複数の信号である、インターフェース回路。
【請求項１】
第１および第２のクロック信号の位相差に応じた制御信号を出力する制御部と、
電源電圧の振幅を有する矩形波状の外部クロック信号を第１のノードに受け、前記外部クロック信号に基づいて１または複数の遅延クロック信号を生成する遅延クロック生成部とを備え、
前記遅延クロック生成部は、前記第１のノードと第２のノードとの間に直列に接続された複数の遅延回路を含み、
前記複数の遅延回路の各々は、各遅延回路で共通の前記制御信号を受け、入力された信号に対して前記制御信号に応じた時間だけ遅延した信号を出力し、
前記複数の遅延回路の各々に同一波形の信号が入力された場合に、各遅延回路の遅延時間は同一であり、
前記複数の遅延回路の各々は、出力すべき信号を前記電源電圧の振幅を有する矩形波状の信号に整形して出力し、
前記第１および第２のクロック信号は、前記外部クロック信号および前記複数の遅延回路の各々の出力信号のうちの所定の２個の信号であり、
前記１または複数の遅延クロック信号は、前記複数の遅延回路の各々の出力信号のうちの所定の１または複数の信号である、遅延同期ループ回路。
【請求項２】
前記複数の遅延回路の各々は、
入力された信号に対して前記制御信号に応じた時間だけ遅延した信号を出力する遅延部と、
前記遅延部の出力信号を前記電源電圧の振幅を有する矩形波状の信号に整形して出力する波形整形部とを含み、
前記複数の遅延回路の各前記遅延部に同一波形の信号が入力された場合に、各前記遅延部の遅延時間は互いに同一であり、
前記複数の遅延回路の各前記波形整形部に同一波形の信号が入力された場合に、各前記波形整形部の遅延時間は互いに同一である、請求項１に記載の遅延同期ループ回路。
【請求項３】
前記複数の遅延回路の各前記遅延部は、互いに同一の構成を有し、
前記複数の遅延回路の各前記波形整形部は、互いに同一の構成を有する、請求項２に記載の遅延同期ループ回路。
【請求項４】
前記遅延同期ループ回路が設けられた半導体基板上の領域は、
前記複数の遅延回路の各前記遅延部が、信号の伝送順で第１の方向に配設された第１の領域と、
前記複数の遅延回路の各波形整形部が、信号の伝送順で前記第１の方向に配設された第２の領域とを含み、
前記第１の領域と前記第２の領域とは、前記第１の方向と直交する第２の方向に並べられた請求項２または３に記載の遅延同期ループ回路。
【請求項５】
電源電圧の振幅を有する矩形波状の外部クロック信号を第１のノードに受け、前記外部クロック信号に基づいて１または複数の遅延クロック信号を生成する遅延同期ループ回路と、
シリアルの外部データ信号を受け、前記１または複数の遅延クロック信号に基づいて前記外部データ信号をシリアル／パラレル変換するデータ変換回路とを備え、
前記遅延同期ループ回路は、
第１および第２のクロック信号の位相差に応じた制御信号を出力する制御部と、
前記第１のノードと第２のノードとの間に直列に接続された複数の遅延回路とを含み、
前記複数の遅延回路の各々は、各遅延回路で共通の前記制御信号を受け、入力された信号に対して前記制御信号に応じた時間だけ遅延した信号を出力し、
前記複数の遅延回路の各々に同一波形の信号が入力された場合に、各遅延回路の遅延時間は同一であり、
前記複数の遅延回路の各々は、出力すべき信号を前記電源電圧の振幅を有する矩形波状の信号に整形して出力し、
前記第１および第２のクロック信号は、前記外部クロック信号および前記複数の遅延回路の各々の出力信号のうちの所定の２個の信号であり、
前記１または複数の遅延クロック信号は、前記複数の遅延回路の各々の出力信号のうちの所定の１または複数の信号である、インターフェース回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１０−２８８００５（Ｐ２０１０−２８８００５Ａ）
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願番号】特願２００９−１３９２７０（Ｐ２００９−１３９２７０）
【出願日】平成２１年６月１０日（２００９．６．１０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願日】平成２１年６月１０日（２００９．６．１０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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