【課題】トランザクションを単位として扱うバスシステムにおいて消費電力を低減する。
【解決手段】クロックゲーティング回路は、クロックイネーブル信号生成部とマスククロック生成部とを備える。クロックイネーブル信号生成部は、バスシステムを複数のリージョンに分割した各々においてアウトスタンディングトランザクションの数を計数することにより複数のリージョンの各々のためのクロックイネーブル信号を生成する。マスククロック生成部は、複数のリージョンの各々のためのクロックイネーブル信号によってクロックをマスクしてマスククロックを生成する。 （もっと読む）

【課題】所定の動作の期間においてクロックを停止させ、消費電力を低減する半導体装置を提供すること。
【解決手段】発振器１１からの第１クロックＣＬＫ_oriをＮ分周した第２クロックＣＬＫ_divを出力する分周回路１２０−１と、前記第１クロックと前記分周回路からの前記第２クロックとを選択し、選択したクロックを出力する選択回路１２０−２と、前記第１クロックまたは前記第２クロックをカウントするタイマ回路１２０−３と、前記タイマ回路のカウント結果をデコードし、第１結果を出力するデコーダ１２０−４と、前記デコーダからの前記第１結果に基づき、前記選択回路が前記第２クロックを選択するよう第１選択信号を出力するステートマシン１２０−９と、前記第１選択信号に基づき、前記ステートマシンの動作を停止する停止信号を出力する論理回路１２０−６とを具備する。 （もっと読む）

【課題】より高い省電力効果を得ることができるようにする。
【解決手段】入力データを処理して出力する処理手段と、前記処理手段の入力又は出力に接続されてデータの入出力を遮断するゲート手段と、前記処理手段へのクロック供給を制御する制御手段と、前記制御手段にクロック制御の指示を行う指示手段とを有し、前記制御手段は、前記指示手段からの指示に基づいて、前記ゲート手段を制御するとともに、前記処理手段に供給するクロックを制御するデータ処理装置等を提供する。 （もっと読む）

【課題】 データ処理システムの消費電力をきめ細かく制御する。
【解決手段】 複数のマスターの各々は、データの転送要求とともにデータの転送速度を示すスピードグレード信号を出力する。調停回路は、複数のマスターからの転送要求およびスピードグレード信号を調停する。クロックイネーブル生成回路は、調停回路により調停されたスピードグレード信号に応じて、有効期間の比率が異なるクロックイネーブル信号を生成する。スレーブは、クロックイネーブル信号が有効なときにクロック信号を受けて動作し、調停回路により調停された転送要求に応じてデータを転送する。これにより、スレーブを動作させるクロック信号の周波数を転送要求毎に変更でき、スレーブの電力のきめ細かな制御を容易に実施できる。 （もっと読む）

マルチコアプロセッサ内での電力チャネル監視の技法を、全般的に説明する。電力管理システムを、マルチコアプロセッサ内の個々のコアに供給する電力チャネルを監視するように構成することができる。電力チャネルモニタは、各コアの電力消費の直接測定値を提供することができる。個々のコアの電力消費は、どのコアの使用が多いか、または少ないかを示すことができる。使用判定を、測定されるコアへまたはこれからのデータメッセージの送信を全く伴わずに行うことができる。各プロセッサコアによってサービスされる判定された使用負荷を使用して、そのコアに供給される電力および／またはクロック信号を調整することができる。
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【課題】独立してクロック信号の供給と遮断が行われる領域を有する半導体集積回路において、クロックスキューを低減し、かつ、消費電力を低減すること
【解決手段】本発明にかかる半導体集積回路１は、クロック信号が供給される第１の配線と、第１の配線に供給されるクロック信号とは独立して供給と遮断とが切り替えられてクロック信号が供給される第２の配線と、第１の配線からクロック信号が供給される第１のメッシュ形状配線を有する第１の領域と、第２の配線からクロック信号が供給される第２のメッシュ形状配線を有する第２の領域と、第１のメッシュ形状配線と第２のメッシュ形状配線の間の信号の導通と遮断を切り替え可能な切り替え回路とを備える。 （もっと読む）

【課題】クロック信号の立ち下がりを調節して望ましいデューティ・サイクルを達成するデューティ・サイクル補正（ＤＣＣ）回路を提供する。
【解決手段】幾つかの例では、ＤＣＣ回路は、入力クロック信号の立ち下がりに応答してパルスを発生し、そのパルスを制御電圧に基づいて遅延し、遅延したパルスに基づいて入力クロック信号の立ち下がりを調節して出力クロック信号を生成し、出力クロック信号のデューティ・サイクルと望ましいデューティ・サイクルとの間の差に基づいて制御電圧を調節する。ＤＣＣ回路は、望ましいデューティ・サイクルを達成するためにクロック・サイクルの立ち下がりを調節するので、クロック信号の立ち上がりを調節する既存のＰＬＬ制御ループへ、その動作に干渉することなく組み込むことができる。 （もっと読む）

【課題】遅延時間の大きな信号の状態が変化した後または前後でクロック信号を停止あるいは周波数を低くするクロック制御回路を提供する。
【解決手段】このクロック制御回路は、クロック信号の供給を停止するゲート回路１と、リセット信号に応答して、ゲート回路１によってクロック信号の供給を停止させるとともに、リセット信号に応答して論理レベルが変化する内部リセット信号を生成し、内部リセット信号の論理レベルが変化する前後でクロック信号の供給を停止させるゲート制御回路１３とを備える。したがって、フリップフロップ２１〜２５の誤動作を防止できる。 （もっと読む）

【課題】入力クロック信号の立ち下がりの際に、出力クロック信号の立ち上げを可能とし、入力クロック信号を任意の有理数で表わされる分周比にて分周した出力クロック信号を得ること。
【解決手段】本発明は、演算器１１、演算器１２ａ、比較器１０８とを少なくとも備える。分子設定値１１２を分母設定値１１１で除した値である分周比で入力クロック信号１０９を分周する。演算器１１は、入力クロック信号１０９に同期して入力信号の値を記録する。そして、生成した演算器出力値１２０を入力クロック信号１０９に応じて出力する。演算器１２ａは、演算器出力値１２０を出力する。比較器１０８は、演算器出力値１２０が分子設定値１１２と比較してハイ信号またはロウ信号を出力クロック信号１２１として出力する。演算器出力値１２０は帰還して演算器１１に入力される。 （もっと読む）

【課題】クロック選択回路の最終選択出力でのメタステーブルの障害の発生確率を低減する。
【解決手段】半導体集積回路に内蔵のクロック選択回路は、デコーダＤＥＣ、制御ユニットＣｎｔ、マルチプレクサＭｐｘを有する。ＤＥＣに選択信号ＳＥＬが供給され、Ｃｎｔに第１と第２のクロック信号ＣＫＩＮ０、１とデコーダＤＥＣの第１と第２の選択出力信号が供給され、ＭｐｘにＣｎｔの第１と第２の選択制御信号Ｑ´０、１が供給される。Ｃｎｔの第１と第２のゲートＡＮＤ０、１の一方の入力にＤＥＣの第１と第２の選択出力信号が供給される。第１ゲートＡＮＤ０の出力と第２ゲートＡＮＤ１の他方の入力の間に直列接続の第１と第２のＤ型フリップフロップＤ−ＦＦ０、２と、第２ゲートＡＮＤ１の出力と第１ゲートＡＮＤ０の他方の入力の間に直列接続の第３と第４のＤ型フリップフロップＤ−ＦＦ１、３を含む。 （もっと読む）

【課題】対象となる回路の制約を受けずに適用可能なゲーテッドクロック回路を提供すること。
【解決手段】入力回路３０への動作クロックＣＬＫ２の入力を制限するゲーテッドクロック回路１０であって、入力回路３０に入力される非同期信号ＡＳＹＮＣと次クロックにおいて入力回路３０に入力される次信号ＤＡＴＡとの排他的論理和の信号を出力するＸＯＲ１０１と、ＸＯＲ１０１の出力信号を、ＣＬＫ２に応じて出力するＬＡＴ１０２及びＣＧＦＦ１０３と、ＣＧＦＦ１０３の出力とＣＬＫ２の論理積であるゲーテッドクロック信号ＧＣＬＫを出力するＡＮＤ１０４を含む。 （もっと読む）

【課題】チップ外に出力されるクロック信号と、チップ内のクロック信号との間の位相差を低減する。
【解決手段】第１クロック信号を発生可能な発振器（１０１）と、上記第１クロック信号とフィードバック信号との位相比較を行い、それに基づいて第２クロック信号を形成するＰＬＬ回路（１０２）とを設ける。さらに、上記第２クロック信号に基づいて、チップ内部に供給される第３クロック信号と、チップ外部に出力される第４クロック信号（ＣＬＫ（φ））とを形成するクロックパルスジェネレータ（１０３）と、クロック遅延補正データが格納されるクロック遅延補正データ記憶部（１０５）とを設ける。上記ＰＬＬ回路に、上記フィードバック信号を補正するための可変ディレイ回路（１３）を設け、上記位相差低減のためのクロック遅延補正を行う。 （もっと読む）

【課題】半導体集積回路におけるクロック信号の供給において、回路全体を通しクロックラインを短縮し得る構成を提供することを目的とする。
【解決手段】回路素子のグループ間で回路素子の交換、移動を実行し、当該実行の前後でグループごとに回路素子の位置と中心位置との距離の合計し更に全グループについて合計した値が減少する場合には当該実行後のグループを維持し減少しない場合には当該実行前のグループを維持する最適化を実行する構成である。 （もっと読む）

【課題】ノイズ又はジッタの影響により不安定な位相比較結果が出ても、クロック整合トレーニング動作の安定した結果を外部コントローラに伝送することができる回路を提供する。
【解決手段】第１クロックＨＣＫの位相を基準として第２クロックＷＣＫの位相を検出し、当該検出結果に対応する第１検出信号ＤＥＴ＿ＳＩＧ１を生成する第１位相検出手段４３０と、第２クロックＷＣＫを所定時間だけ遅延したクロックＤＬＹ＿ＤＩＶ＿ＷＣＫの位相を、第１クロックＨＣＫの位相を基準として検出し、当該検出結果に対応する第２検出信号ＤＥＴ＿ＳＩＧ２を生成する第２位相検出手段４４０と、出力信号を出力し、第１検出信号ＤＥＴ＿ＳＩＧ１、第２検出信号ＤＥＴ＿ＳＩＧ２、及びフィードバックされた出力信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧに応答して、出力信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧの論理レベルを決定する論理レベル決定手段４５０と、を備える。 （もっと読む）

【課題】 相互に異なる周期のクロック信号が与えられ、かつ相互に非同期で所定の処理を行う複数の処理部のリセットを、簡単な構成で、確実に行うことができる信号処理装置および信号処理方法を提供する。
【解決手段】 モジュール回路部１４は、モジュールＡ，Ｂ，Ｃのうちのいずれかに対するリセット指令が与えられると、指令されたモジュールを指定する信号を含み、かつＣＰＵＣＬＫの１周期分の長さを有する１ｓｈｏｔリセット信号を生成する。同期リセット生成回路部１５は、１ｓｈｏｔリセット信号が与えられ、この１ｓｈｏｔリセット信号の長さを指令されたモジュールに対応する長さに引き延ばした伸長リセット信号を生成し、生成した伸長リセット信号を指令されたモジュールのクロックに同期させて同期リセット信号を生成し、指定されたモジュールでは、同期リセット信号が与えられた状態で、クロック信号が立上がりまたは立下ると、リセットされる。 （もっと読む）

【課題】メインＣＰＵ部に対する電源の供給制御をより適切に行い、低消費電力化を図ることができるマイクロコンピュータシステムを提供する。
【解決手段】メインＣＰＵ４を含むメインマイコン２とは別に、サブＣＰＵ８と、メインマイコン２への電源供給を制御する電源制御部２４とを備えるサブマイコン３を設け、サブマイコン３に低周波数のサブクロック信号を供給するサブクロック部９を、連続モードと間欠モードとに切り替え可能とする。メインＣＰＵ４が、自身の動作停止条件が成立したと判断してサブＣＰＵ８に動作停止通知を行うと、サブＣＰＵ８はその通知を認識し、メインマイコン２への電源供給を停止させてサブクロック部９を間欠モードに設定する。サブＣＰＵ８は、間欠モードでサブクロック信号が供給されている期間に動作開始条件が成立したかを判断し、条件が成立するとサブクロック部９を連続モードに切り替えてメインマイコン２に対する電源供給を再開させる。 （もっと読む）

【課題】クロックサイクルに同期する回路による電力消費状態の相違に起因する電源電圧の変動を容易に抑制する。
【解決手段】クロックサイクルに同期動作しアクセスを要求することができる第１回路（２）がアクセス要求に対する応答を待っているとき、電流消費動作を行う電流消費回路（２０）を採用する。前記電流消費回路は第１回路に指示された動作の休止期間における消費電流量の低下を抑制するために前記クロックサイクル毎に電流消費動作を行い、電流消費動作を行う複数個の電流消費ユニット（２１）を有する。前記第１回路の動作休止期間に、電流消費動作を行う前記電流消費ユニットの数は可変化能にされる。電流消費回路による消費電流量は動作選択される電流消費ユニットの数によって設定されるから、予めその電流量を見積もることは難しい場合にも容易に対応することができる。 （もっと読む）

【課題】クロックの状態変化による誤動作に対する適応性を向上させる動作モード設定装置、それを含む半導体集積回路および半導体集積回路の制御方法を提供する。
【解決手段】本発明の動作モード設定装置は、基準クロックとフィードバッククロックの位相を判別して固定猶予信号を生成する動作モード設定制御部およびリセット信号と前記固定猶予信号の制御によって位相比較信号とパルス信号に応答して固定完了信号を生成する動作モード設定部を含む。 （もっと読む）

【課題】パフォーマンスの低下を抑えながら、半導体装置の温度上昇を抑制すること。
【解決手段】ＤＴＳ２０１Ｂが温度Ｔ₁を測定し、制御部２０１Ｃが温度Ｔ₁が閾温度より高いと判断した場合に、半導体回路２０２に測定温度Ｔ₁を送信する。ＤＴＳ２０２Ｂが温度Ｔ₂を計測する。制御部２０２Ｃは、温度Ｔ₁が前記温度Ｔ₂より高いと判断した場合に、第２プロセッサ回路２０２Ａの動作速度を低下させる。 （もっと読む）