動作モード設定装置、それを含む半導体集積回路および半導体集積回路の制御方法
【課題】クロックの状態変化による誤動作に対する適応性を向上させる動作モード設定装置、それを含む半導体集積回路および半導体集積回路の制御方法を提供する。
【解決手段】本発明の動作モード設定装置は、基準クロックとフィードバッククロックの位相を判別して固定猶予信号を生成する動作モード設定制御部およびリセット信号と前記固定猶予信号の制御によって位相比較信号とパルス信号に応答して固定完了信号を生成する動作モード設定部を含む。
【解決手段】本発明の動作モード設定装置は、基準クロックとフィードバッククロックの位相を判別して固定猶予信号を生成する動作モード設定制御部およびリセット信号と前記固定猶予信号の制御によって位相比較信号とパルス信号に応答して固定完了信号を生成する動作モード設定部を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、動作モード設定装置、それを含む半導体集積回路および半導体集積回路の制御方法に関し、より詳しくは、誤動作に対する適応性を向上させる動作モード設定装置、それを含む半導体集積回路および半導体集積回路の制御方法に関するものである。
【背景技術】
【０００２】
一般的に、半導体集積回路内に備えられるＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路は外部クロックをバッファリングして得られた基準クロックに対し一定時間位相が先んじる内部クロックを提供するために用いられる。ＤＬＬ回路は、半導体集積回路内で活用される内部クロックがクロックバッファーおよび伝送ラインを通じて遅れることによって外部クロックとの位相差が生じ、それによって出力データのアクセス時間が長くなる問題点を解決するために用いられる。ＤＬＬ回路はこのように有効データの出力区間を増加させるために内部クロックの位相を外部クロックに対し所定時間先んじるように制御する機能を行う（例えば、特許文献１参照）。
【０００３】
従来の技術に係るＤＬＬ回路は、内部の基準クロックが半導体集積回路の外部にまで伝送される経路に存在する遅延量をモデリングしたレプリカ遅延器を備えてフィードバッククロックを生成する。その後、基準クロックとフィードバッククロックとの位相を比較してその結果にともなう信号を発生させ、遅延ラインは前記基準クロックとフィードバッククロックの位相を同期させるために前記基準クロックに所定の遅延時間を与える。
【０００４】
この時、前記基準クロックに遅延時間を与えてクロックを固定させる方法としては、コース固定モード（Ｃｏａｒｓｅ Ｌｏｃｋｉｎｇ Ｍｏｄｅ）およびファイン固定モード（Ｆｉｎｅ Ｌｏｃｋｉｎｇ Ｍｏｄｅ）などが活用される。前記コース固定モードは、前記遅延ラインに備えられた複数の単位遅延器のうちの１個単位で遅延時間を与える方法である。前記ファイン固定モードは、前記単位遅延器を活用せず位相混合器を用いてクロックを微細に遅延させる方法である。このような動作を行うためには、ＤＬＬ回路は動作モード設定装置を備える。前記動作モード設定装置は、基準クロックとフィードバッククロックとの位相を比較する位相比較装置から位相比較信号が入力され、コース固定モードの終了タイミングを指示するための固定完了信号を出力して遅延ラインの動作を制御する。
【０００５】
前記動作モード設定装置はリセット信号に応答して前記固定完了信号を初期化する。その後、前記位相比較信号に応答して生成される前記固定完了信号は前記動作モード設定装置の内部のラッチ回路によってそのレベルが保持し続けられ、前記リセット信号がイネーブルになる時にだけその値は初期化され得る。しかし、前記リセット信号は前記ＤＬＬ回路の初期状態にだけイネーブルになる信号であるため、前記固定完了信号は前記ＤＬＬ回路の動作初期にイネーブルになった後にはその状態を持続的に保持する。
【０００６】
実際、ＤＬＬ回路に入力されるクロックは外部ジッタ（Ｊｉｔｔｅｒ）などの様々な要因によってそのトグル（Ｔｏｇｇｌｅ）タイミングが一定ではなくなる場合がある。また、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ：工程、電圧、温度）の変化などの原因によってＤＬＬ回路内部の基準クロックとフィードバッククロックの位相が一致しない場合が生じる。この時、ＤＬＬ回路は遅延ラインに付与する遅延値を再設定して本来の機能通りに内部クロックの位相を制御しなければならない。しかし、前記固定完了信号がイネーブルになった後、その状態は持続的に保持されるので、再びコース固定モードを遂行するのは不可能であって、ファイン固定モードを介してのみ前記内部クロックの位相を制御することができる。基準クロックとフィードバッククロックとの位相差が大きくなった場合、上述したようにファイン固定モードを介してそれを一致させるのは多くの時間が要るし、その間にクロックのデューティ比の状態が悪くなり、酷い場合は出力データにエラーが生じる。
【０００７】
このような従来の技術に係る動作モード設定装置は、ＤＬＬ回路が外部ジッタ又はＰＶＴの影響を受ける状況を考慮しないまま設計されたものである。したがって、前記ＤＬＬ回路の初期動作時にだけ初期化され得るし、クロックの状態変化によってＤＬＬ回路の動作を再設定しなければならない時には動作モードを支援できない問題があった。すなわち、従来の動作モード設定装置はクロックの状態変化などの誤動作に対する適応性に欠けており、ＤＬＬ回路のクロック遅延固定動作および半導体集積回路のデータ出力動作はこのような誤動作によるエラーを甘受しなければならなかった。
【特許文献１】特開２００７−６５１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上述した問題点を解決するために案出されたものであり、クロックの状態変化による誤動作に対する適応性を向上させる動作モード設定装置、それを含む半導体集積回路および半導体集積回路の制御方法を提供することをその目的とする。
【課題を解決するための手段】
【０００９】
上述した技術的課題を達成するための本発明の一実施形態に係る動作モード設定装置は、基準クロックとフィードバッククロックの位相を判別して固定猶予信号を生成する動作モード設定制御部；およびリセット信号と前記固定猶予信号の制御によってパルス信号と位相比較信号に応答して固定完了信号を生成する動作モード設定部；を含むことを特徴とする。
【００１０】
また、本発明の他の実施形態に係る半導体集積回路は、固定完了信号の制御によって基準クロックを遅延させて遅延クロックおよびフィードバッククロックを生成し、前記基準クロックと前記フィードバッククロックに応答して前記固定完了信号を生成するＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路；および前記基準クロックと前記フィードバッククロックの位相を判別して前記ＤＬＬ回路の動作モードを制御するＤＬＬ制御部；を含むことを特徴とする。
【００１１】
そして、本発明のまた他の実施形態に係る半導体集積回路の制御方法は、固定完了信号をディセーブルにし、基準クロックに対するコース固定モード動作を行って遅延クロックおよびフィードバッククロックを生成するステップ；前記固定完了信号をイネーブルにし、前記基準クロックに対するファイン固定モード動作を行って前記遅延クロックおよび前記フィードバッククロックを生成するステップ；および前記基準クロックと前記フィードバッククロックの位相を判別して、その結果に応じて前記固定完了信号のイネーブル有無を再決定するステップ；を含むことを特徴とする。
【発明の効果】
【００１２】
本発明の動作モード設定装置、それを含む半導体集積回路および半導体集積回路の制御方法にはクロックの状態変化による誤動作に対する適応性を向上させる効果がある。
【００１３】
また、本発明の動作モード設定装置、それを含む半導体集積回路および半導体集積回路の制御方法は、クロックの状態変化を判別してそれに対応する動作モードを支援できる効果がある。
【発明を実施するための最良の形態】
【００１４】
以下、添付した図面を参照して本発明の望ましい実施形態についてより詳細に説明する。
図１に示すように、前記動作モード設定装置は、動作モード設定制御部１０、リセット部２０、電源供給部３０、第１制御部４０、第２制御部５０、およびラッチ部６０を含む。
【００１５】
ここで、前記リセット部２０、前記電源供給部３０、前記第１制御部４０、前記第２制御部５０、および前記ラッチ部６０を括って動作モード設定部１１という。また、前記電源供給部３０、前記第１制御部４０、前記第２制御部５０、および前記ラッチ部６０を括って固定完了信号生成部１２という。
【００１６】
前記動作モード設定制御部１０は、固定完了信号ｌｏｃｋの制御によって基準クロックｃｌｋ＿ｒｅｆとフィードバッククロックｃｌｋ＿ｆｂの位相を判別して固定猶予信号ｌｋｓｐｎｄを生成する。前記リセット部２０は前記固定猶予信号ｌｋｓｐｎｄ、リセット信号ｒｓｔ、および前記固定完了信号ｌｏｃｋに応答して第１ノードＮ１の電位を制御する。前記電源供給部３０は前記固定完了信号ｌｏｃｋおよびパルス信号ｐｌｓに応答して第２ノードＮ２に電源を供給する。前記第１制御部４０は位相比較信号ｐｈｃｍｐおよび前記パルス信号ｐｌｓに応答して前記第１ノードＮ１の電位を制御する。前記第２制御部５０は前記位相比較信号ｐｈｃｍｐおよび前記パルス信号ｐｌｓに応答して前記第２ノードＮ２の電位を制御する。前記ラッチ部６０は前記第１ノードＮ１に形成される電位をラッチし、前記固定完了信号ｌｏｃｋを出力する。
【００１７】
前記第１ノードＮ１は前記固定完了信号ｌｏｃｋを生成するために電位を形成するノードである。前記動作モード設定装置の動作初期時の前記固定完了信号ｌｏｃｋがディセーブルになった状態で、前記動作モード設定制御部１０は前記固定猶予信号ｌｋｓｐｎｄをイネーブルにする。この時、前記リセット信号ｒｓｔがイネーブルになれば前記リセット部２０は前記第１ノードＮ１に電源を供給する。
【００１８】
一方、前記固定完了信号ｌｏｃｋがイネーブルになった後、前記動作モード設定制御部１０は前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂとの位相差が所定値以上である時に前記固定猶予信号ｌｋｓｐｎｄをイネーブルにする。この場合、前記リセット部２０は前記固定猶予信号ｌｋｓｐｎｄに応答して前記第１ノードＮ１に電源を供給する。前記リセット信号ｒｓｔと前記固定猶予信号ｌｋｓｐｎｄはローイネーブル（Ｌｏｗ Ｅｎａｂｌｅ）信号として実現されることが好ましい。
【００１９】
すなわち、前記動作モード設定装置の動作初期に前記固定完了信号ｌｏｃｋがディセーブルになった状態では前記リセット信号ｒｓｔの制御によって前記第１ノードＮ１に電源が供給される。前記固定完了信号ｌｏｃｋがイネーブルになった後には、前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂとの位相差によって生成される前記固定猶予信号ｌｋｓｐｎｄの制御によって前記第１ノードＮ１に電源が供給される。よって、前記動作モード設定装置は、前記リセット信号ｒｓｔがイネーブルにならなくても前記固定完了信号ｌｏｃｋの状態を再設定することができる。
【００２０】
したがって、前記固定完了信号ｌｏｃｋがイネーブルになった後、前記基準クロックｃｌｋ＿ｒｅｆとフィードバッククロックｃｌｋ＿ｆｂの位相が一致しなくなる誤動作が生じる場合、前記動作モード設定装置は前記固定完了信号ｌｏｃｋをディセーブルにすることができ、前記ＤＬＬ回路はコース固定モード動作を再び遂行することができる。すなわち、ＤＬＬ回路の内部クロックに生じた誤動作を速やかに訂正することができる。
【００２１】
一方、前記パルス信号ｐｌｓは、ＤＬＬ回路を支援するパルス生成装置から生成される信号であって、一般的には内部クロックの１周期に該当するパルス幅を有し、内部クロックの所定周期、例えば１５周期ごとに１回ずつトグル（Ｔｏｇｇｌｅ）する形で実現される。
【００２２】
図２に示すように、前記動作モード設定制御部１０はラッチ１１０、第１検出部１２０、第２検出部１３０、および信号組合部１４０を含む。
前記ラッチ１１０は前記固定完了信号ｌｏｃｋをラッチする。前記ラッチ１１０は前記固定完了信号ｌｏｃｋに対するラッチ構造を形成する第１インバータＩＶ１および第２インバータＩＶ２を含む。
【００２３】
前記第１検出部１２０は、前記フィードバッククロックｃｌｋ＿ｆｂの位相が前記基準クロックｃｌｋ＿ｒｅｆの位相に比べて第１時間ほど先んじるか否かを検出して、第１検出信号ｄｅｔ１を生成する。前記第１検出部１２０は、前記基準クロックｃｌｋ＿ｒｅｆを前記第１時間ほど遅延させる第１遅延器ＤＬＹ１および前記フィードバッククロックｃｌｋ＿ｆｂと前記第１遅延器ＤＬＹ１の出力信号との位相を比較して前記第１検出信号ｄｅｔ１を生成する第１位相比較器ＣＭＰ１を含む。
【００２４】
前記第２検出部１３０は、前記基準クロックｃｌｋ＿ｒｅｆの位相が前記フィードバッククロックｃｌｋ＿ｆｂの位相に比べて第２時間ほど先んじるか否かを検出して、第２検出信号ｄｅｔ２を生成する。前記第２検出部１３０は、前記フィードバッククロックｃｌｋ＿ｆｂを前記第２時間ほど遅延させる第２遅延器ＤＬＹ２および前記基準クロックｃｌｋ＿ｒｅｆと前記第２遅延器ＤＬＹ２の出力信号との位相を比較して前記第２検出信号ｄｅｔ２を生成する第２位相比較器ＣＭＰ２を含む。
【００２５】
前記信号組合部１４０は前記ラッチ１１０の出力信号、前記第１検出信号ｄｅｔ１、および前記第２検出信号ｄｅｔ２を組み合わせて前記固定猶予信号ｌｋｓｐｎｄを生成する。このために前記信号組合部１４０は第１ノアゲートＮＲ１を含む。
【００２６】
前記第１時間と前記第２時間は設計者が規定するエラーの範囲を示す時間である。例えば、前記フィードバッククロックｃｌｋ＿ｆｂの位相が前記基準クロックｃｌｋ＿ｒｅｆの位相に比べて前記第１時間以上先んじると、前記第１検出部１２０は前記第１検出信号ｄｅｔ１をイネーブルにする。すなわち、このような状況がエラーとして規定される。その一方、前記基準クロックｃｌｋ＿ｒｅｆの位相が前記フィードバッククロックｃｌｋ＿ｆｂの位相に比べて前記第２時間以上先んじると、前記第２検出部１３０は前記第２検出信号ｄｅｔ２をイネーブルにする。すなわち、この状況がエラーとして規定される。設計者は、テストにより、固定完了信号ｌｏｃｋのイネーブル後、再びコース固定モードを指示しなければならない程の前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの誤差範囲を算出して、前記第１時間と前記第２時間を適切に設定しなければならない。前記第１時間と前記第２時間は等しい場合もある。
【００２７】
前記信号組合部１４０は、前記ラッチ１１０の出力信号、前記第１検出信号ｄｅｔ１、および前記第２検出信号ｄｅｔ２のうちのいずれか１つでもハイレベル（Ｈｉｇｈ Ｌｅｖｅｌ）であれば、前記固定猶予信号ｌｋｓｐｎｄをイネーブルにする。これにより、前記固定完了信号ｌｏｃｋのディセーブル時には、前記第１検出信号ｄｅｔ１および第２検出信号ｄｅｔ２に関わらず前記固定猶予信号ｌｋｓｐｎｄはイネーブルになる。前記固定完了信号ｌｏｃｋがイネーブルになった後には、前記第１検出信号ｄｅｔ１および第２検出信号ｄｅｔ２のうちのいずれか１つがイネーブルになれば、前記固定猶予信号ｌｋｓｐｎｄはイネーブルになる。すなわち、前記第１検出信号ｄｅｔ１および第２検出信号ｄｅｔ２は、前記固定完了信号ｌｏｃｋがイネーブルになった後に前記固定猶予信号ｌｋｓｐｎｄの生成に用いられ、それによって前記固定完了信号ｌｏｃｋがイネーブルになった後にも再び前記固定完了信号ｌｏｃｋの状態変更が可能になる。
【００２８】
図３は、図１に示した動作モード設定装置の詳細構成図であって、前記動作モード設定制御部１０の詳細構成は図２で説明したため、前記動作モード設定制御部１０だけをブロックで示したものである。
前記リセット部２０は、第３インバータＩＶ３、第４インバータＩＶ４、第５インバータＩＶ５、ナンドゲートＮＤ、第２ノアゲートＮＲ２、および第１トランジスタＴＲ１を含む。
【００２９】
前記第３インバータＩＶ３には前記固定完了信号ｌｏｃｋが入力される。前記ナンドゲートＮＤには前記リセット信号ｒｓｔと前記第３インバータＩＶ３の出力信号が入力される。前記第４インバータＩＶ４には前記ナンドゲートＮＤの出力信号が入力される。前記第２ノアゲートＮＲ２には前記第４インバータＩＶ４の出力信号と前記固定猶予信号ｌｋｓｐｎｄが入力される。前記第５インバータＩＶ５には前記第２ノアゲートＮＲ２の出力信号が入力される。前記第１トランジスタＴＲ１は、ゲート端には前記第５インバータＩＶ５の出力信号が入力され、ソース端には外部供給電源ＶＤＤが印加され、ドレーン端は前記第１ノードＮ１に接続される。
【００３０】
前記電源供給部３０は第２トランジスタＴＲ２および第３トランジスタＴＲ３を含む。前記第２トランジスタＴＲ２は、ゲート端には前記固定完了信号ｌｏｃｋが入力され、ソース端には前記外部供給電源ＶＤＤが印加される。前記第３トランジスタＴＲ３は、ゲート端には前記パルス信号ｐｌｓが入力され、ソース端は前記第２トランジスタＴＲ２のドレーン端に接続され、ドレーン端は前記第２ノードＮ２に接続される。
【００３１】
前記第１制御部４０は、第６インバータＩＶ６、フリップフロップＦＦ、および第４トランジスタＴＲ４を含む。前記第６インバータＩＶ６には前記位相比較信号ｐｈｃｍｐが入力される。前記フリップフロップＦＦは、前記パルス信号ｐｌｓの制御によって前記第６インバータＩＶ６の出力信号をラッチする。前記第４トランジスタＴＲ４は、ゲート端には前記フリップフロップＦＦの出力信号が入力され、ドレーン端は前記第１ノードＮ１に接続され、ソース端は前記第２ノードＮ２に接続される。
【００３２】
前記第２制御部５０は第５トランジスタＴＲ５および第６トランジスタＴＲ６を含む。前記第５トランジスタＴＲ５は、ゲート端には前記位相比較信号ｐｈｃｍｐが入力され、ドレーン端は前記第２ノードＮ２に接続される。前記第６トランジスタＴＲ６は、ゲート端には前記パルス信号ｐｌｓが入力され、ドレーン端は前記第５トランジスタＴＲ５のソース端に接続され、ソース端は接地される。
【００３３】
前記ラッチ部６０は第６インバータＩＶ６および第７インバータＩＶ７を含む。前記第６インバータＩＶ６は、前記第１ノードＮ１に形成される信号が入力され、前記固定完了信号ｌｏｃｋを出力する。前記第７インバータＩＶ７は前記第６インバータＩＶ６とラッチ構造を形成する。
【００３４】
前記動作モード設定装置の動作が開始する時、前記固定完了信号ｌｏｃｋはディセーブルになっている。そして、前記固定猶予信号ｌｋｓｐｎｄはイネーブルになっている。この場合、前記リセット信号ｒｓｔがイネーブルになれば前記リセット部２０は前記第１ノードＮ１の電位をハイレベルにする。
【００３５】
前述したように、前記パルス信号ｐｌｓは内部クロックの所定周期ごとに１回ずつトグルする信号である。前記電源供給部３０は、このように前記固定完了信号ｌｏｃｋのディセーブル時、前記パルス信号ｐｌｓがトグルしないタイミングに前記第２ノードＮ２にハイレベルの電位を供給する。
【００３６】
前記位相比較信号ｐｈｃｍｐは、前記フィードバッククロックｃｌｋ＿ｆｂと前記基準クロックｃｌｋ＿ｒｅｆの位相によってその状態が決められる。前記位相比較信号ｐｈｃｍｐがローレベルであれば、前記第２制御部５０の前記第５トランジスタＴＲ５がターンオフになるので前記第２ノードＮ２の電位は変わらない。したがって、前記第１ノードＮ１の電位レベルもハイレベルを保持する。この時、前記パルス信号ｐｌｓがイネーブルになれば前記第１制御部４０のフリップフロップＦＦはハイレベルの信号を出力し、これによって前記第４トランジスタＴＲ４はターンオンになる。
【００３７】
その後、前記位相比較信号ｐｈｃｍｐがハイレベルになれば、前記第２制御部５０の前記第５トランジスタＴＲ５はターンオンになる。そして、前記パルス信号ｐｌｓのイネーブル時に前記第６トランジスタＴＲ６がターンオンになるので、前記第２ノードＮ２の電位はローレベルに落ちる。前記第４トランジスタＴＲ４はターンオンになっている状態であるため、前記第１ノードＮ１の電位もまたローレベルになる。したがって、前記ラッチ部６０は前記固定完了信号ｌｏｃｋをイネーブルにして出力する。
【００３８】
前記固定完了信号ｌｏｃｋがイネーブルになった後、前記リセット部２０の第４インバータＩＶ４の出力信号はローレベルになる。この場合、前記固定猶予信号ｌｋｓｐｎｄは、前記動作モード設定制御部１０が判別する前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの状態によってそのイネーブル有無が決められる。したがって、前記第５インバータＩＶ５の出力信号は前記固定猶予信号ｌｋｓｐｎｄの状態によってそのレベルが決められる。この場合、前記固定猶予信号ｌｋｓｐｎｄがイネーブルになれば、前記リセット部２０は前記第１ノードＮ１の電位を再びハイレベルにする。
【００３９】
図４は、本発明の他の実施形態に係る半導体集積回路の構成を示すブロック図である。
本実施形態によれば、前記半導体集積回路は、クロック入力バッファー１、ＤＬＬ回路８、クロック駆動装置６、およびＤＬＬ制御部７を含む。
前記クロック入力バッファー１は外部クロックｃｌｋ＿ｅｘｔをバッファリングして前記基準クロックｃｌｋ＿ｒｅｆを生成する。
【００４０】
前記ＤＬＬ回路８は固定完了信号ｌｏｃｋの制御によって基準クロックｃｌｋ＿ｒｅｆを遅延させて遅延クロックｃｌｋ＿ｄｌｙおよびフィードバッククロックｃｌｋ＿ｆｂを生成し、前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂに応答して前記固定完了信号ｌｏｃｋを生成する。前記ＤＬＬ回路８は、位相比較装置２、動作モード設定装置３、遅延装置４、および遅延補充装置５を含む。
【００４１】
前記位相比較装置２は、前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂとの位相を比較して前記位相比較信号ｐｈｃｍｐを生成する。前記動作モード設定装置３は、リセット信号ｒｓｔ、パルス信号ｐｌｓ、前記位相比較信号ｐｈｃｍｐ、および前記固定猶予信号ｌｋｓｐｎｄに応答して前記固定完了信号ｌｏｃｋを生成する。前記遅延装置４は、前記位相比較信号ｐｈｃｍｐおよび前記固定完了信号ｌｏｃｋに応答し、前記基準クロックｃｌｋ＿ｒｅｆを遅延させて前記遅延クロックｃｌｋ＿ｄｌｙを生成する。前記遅延補充装置５は、前記遅延クロックｃｌｋ＿ｄｌｙのデータ出力バッファーまでの進行経路に存在する遅延量を補うために、前記遅延クロックｃｌｋ＿ｄｌｙを遅延させて前記フィードバッククロックｃｌｋ＿ｆｂを生成する。
前記クロック駆動装置６は、前記遅延クロックｃｌｋ＿ｄｌｙを駆動して出力クロックｃｌｋ＿ｏｕｔを生成する。
【００４２】
前記ＤＬＬ制御部７は、前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの位相を判別して、前記ＤＬＬ回路８の動作モードを制御するための固定猶予信号ｌｋｓｐｎｄを生成する。前記ＤＬＬ制御部７は、前の実施形態における動作モード設定装置の動作モード設定制御部１０のような形で実現される。したがって、本実施形態における動作モード設定装置３は、前記動作モード設定制御部１０を含まず、前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの位相に応じて前記固定完了信号ｌｏｃｋのイネーブル有無を制御する機能は行わない。本実施形態における動作モード設定装置３は、前記ＤＬＬ回路８の動作初期に前記リセット信号ｒｓｔがイネーブルになれば動作を開始し、前記位相比較信号ｐｈｃｍｐの電位に応じて前記固定完了信号ｌｏｃｋを生成する。前記固定完了信号ｌｏｃｋがイネーブルになった後、前記遅延装置４はファイン固定モードで動作して、前記基準クロックｃｌｋ＿ｒｅｆから前記遅延クロックｃｌｋ＿ｄｌｙを生成する。
【００４３】
その後、前記ＤＬＬ回路８に入力される前記外部クロックｃｌｋ＿ｅｘｔのトグルタイミングが変化するなどの誤動作により、前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂとの位相差が所定時間以上になると、前記ＤＬＬ制御部７はそれを検出し、前記固定猶予信号ｌｋｓｐｎｄをイネーブルにする。それにより、前記動作モード設定装置３は前記固定完了信号ｌｏｃｋをディセーブルにするので、前記遅延装置４は再びコース固定モードに入るようになる。その後、前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂとの位相差が前記所定時間未満に減少すると、前記ＤＬＬ制御部７は前記固定猶予信号ｌｋｓｐｎｄをディセーブルにする。それにより、前記動作モード設定装置３は、再び前記固定完了信号ｌｏｃｋをイネーブルにするので、前記遅延装置４は再びファイン固定モードに入る。すなわち、前記ＤＬＬ回路８の遅延固定動作が完了した後にも、誤動作によって前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの位相差が所定値以上になった場合には、このように前記ＤＬＬ制御部７の制御によって前記動作モード設定装置３がコース固定モードを再設定するので、より速やかにエラーを訂正することができる。
【００４４】
上述したように、本発明は、固定完了信号がイネーブルになった後にも、基準クロックとフィードバッククロックとの位相差が所定値以上になると、動作モードを再設定するために固定完了信号をディセーブルにする。したがって、本発明に係るＤＬＬ回路はクロックの遅延固定完了の後にも、コース固定モードに再入ってクロックのエラーを訂正することによって、より速やかにエラーを訂正することができる。すなわち、本発明の動作モード設定装置およびそれを含む半導体集積回路はクロックの状態変化などの誤動作に対する適応性が向上し、ＤＬＬ回路のクロック遅延固定動作および半導体集積回路のデータ出力動作におけるエラーを減少させることができる。
【００４５】
尚、本発明が属する技術分野の当業者であれば、本発明がその技術的思想や必須特徴を変更せずに他の具体的な形態で実施され得ることは理解するはずである。よって、以上で記述した実施形態はすべての面で例示的であり、限定的なものではないことを理解しなければならない。本発明の範囲は前記詳細な説明よりは特許請求の範囲によって示され、特許請求の範囲の意味および範囲、そしてその等価概念から導き出されるすべての変更又は変形した形態は本発明の範囲に含まれると解釈しなければならない。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施形態に係る動作モード設定装置の構成を示すブロック図である。
【図２】図１に示した動作モード設定制御部の構成図である。
【図３】図１に示した動作モード設定装置の詳細構成図である。
【図４】本発明の他の実施形態に係る半導体集積回路の構成を示すブロック図である。
【符号の説明】
【００４７】
１０…動作モード設定制御部
２０…リセット部
３０…電源供給部
４０…第１制御部
５０…第２制御部
６０…ラッチ部
【技術分野】
【０００１】
本発明は、動作モード設定装置、それを含む半導体集積回路および半導体集積回路の制御方法に関し、より詳しくは、誤動作に対する適応性を向上させる動作モード設定装置、それを含む半導体集積回路および半導体集積回路の制御方法に関するものである。
【背景技術】
【０００２】
一般的に、半導体集積回路内に備えられるＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路は外部クロックをバッファリングして得られた基準クロックに対し一定時間位相が先んじる内部クロックを提供するために用いられる。ＤＬＬ回路は、半導体集積回路内で活用される内部クロックがクロックバッファーおよび伝送ラインを通じて遅れることによって外部クロックとの位相差が生じ、それによって出力データのアクセス時間が長くなる問題点を解決するために用いられる。ＤＬＬ回路はこのように有効データの出力区間を増加させるために内部クロックの位相を外部クロックに対し所定時間先んじるように制御する機能を行う（例えば、特許文献１参照）。
【０００３】
従来の技術に係るＤＬＬ回路は、内部の基準クロックが半導体集積回路の外部にまで伝送される経路に存在する遅延量をモデリングしたレプリカ遅延器を備えてフィードバッククロックを生成する。その後、基準クロックとフィードバッククロックとの位相を比較してその結果にともなう信号を発生させ、遅延ラインは前記基準クロックとフィードバッククロックの位相を同期させるために前記基準クロックに所定の遅延時間を与える。
【０００４】
この時、前記基準クロックに遅延時間を与えてクロックを固定させる方法としては、コース固定モード（Ｃｏａｒｓｅ Ｌｏｃｋｉｎｇ Ｍｏｄｅ）およびファイン固定モード（Ｆｉｎｅ Ｌｏｃｋｉｎｇ Ｍｏｄｅ）などが活用される。前記コース固定モードは、前記遅延ラインに備えられた複数の単位遅延器のうちの１個単位で遅延時間を与える方法である。前記ファイン固定モードは、前記単位遅延器を活用せず位相混合器を用いてクロックを微細に遅延させる方法である。このような動作を行うためには、ＤＬＬ回路は動作モード設定装置を備える。前記動作モード設定装置は、基準クロックとフィードバッククロックとの位相を比較する位相比較装置から位相比較信号が入力され、コース固定モードの終了タイミングを指示するための固定完了信号を出力して遅延ラインの動作を制御する。
【０００５】
前記動作モード設定装置はリセット信号に応答して前記固定完了信号を初期化する。その後、前記位相比較信号に応答して生成される前記固定完了信号は前記動作モード設定装置の内部のラッチ回路によってそのレベルが保持し続けられ、前記リセット信号がイネーブルになる時にだけその値は初期化され得る。しかし、前記リセット信号は前記ＤＬＬ回路の初期状態にだけイネーブルになる信号であるため、前記固定完了信号は前記ＤＬＬ回路の動作初期にイネーブルになった後にはその状態を持続的に保持する。
【０００６】
実際、ＤＬＬ回路に入力されるクロックは外部ジッタ（Ｊｉｔｔｅｒ）などの様々な要因によってそのトグル（Ｔｏｇｇｌｅ）タイミングが一定ではなくなる場合がある。また、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ：工程、電圧、温度）の変化などの原因によってＤＬＬ回路内部の基準クロックとフィードバッククロックの位相が一致しない場合が生じる。この時、ＤＬＬ回路は遅延ラインに付与する遅延値を再設定して本来の機能通りに内部クロックの位相を制御しなければならない。しかし、前記固定完了信号がイネーブルになった後、その状態は持続的に保持されるので、再びコース固定モードを遂行するのは不可能であって、ファイン固定モードを介してのみ前記内部クロックの位相を制御することができる。基準クロックとフィードバッククロックとの位相差が大きくなった場合、上述したようにファイン固定モードを介してそれを一致させるのは多くの時間が要るし、その間にクロックのデューティ比の状態が悪くなり、酷い場合は出力データにエラーが生じる。
【０００７】
このような従来の技術に係る動作モード設定装置は、ＤＬＬ回路が外部ジッタ又はＰＶＴの影響を受ける状況を考慮しないまま設計されたものである。したがって、前記ＤＬＬ回路の初期動作時にだけ初期化され得るし、クロックの状態変化によってＤＬＬ回路の動作を再設定しなければならない時には動作モードを支援できない問題があった。すなわち、従来の動作モード設定装置はクロックの状態変化などの誤動作に対する適応性に欠けており、ＤＬＬ回路のクロック遅延固定動作および半導体集積回路のデータ出力動作はこのような誤動作によるエラーを甘受しなければならなかった。
【特許文献１】特開２００７−６５１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上述した問題点を解決するために案出されたものであり、クロックの状態変化による誤動作に対する適応性を向上させる動作モード設定装置、それを含む半導体集積回路および半導体集積回路の制御方法を提供することをその目的とする。
【課題を解決するための手段】
【０００９】
上述した技術的課題を達成するための本発明の一実施形態に係る動作モード設定装置は、基準クロックとフィードバッククロックの位相を判別して固定猶予信号を生成する動作モード設定制御部；およびリセット信号と前記固定猶予信号の制御によってパルス信号と位相比較信号に応答して固定完了信号を生成する動作モード設定部；を含むことを特徴とする。
【００１０】
また、本発明の他の実施形態に係る半導体集積回路は、固定完了信号の制御によって基準クロックを遅延させて遅延クロックおよびフィードバッククロックを生成し、前記基準クロックと前記フィードバッククロックに応答して前記固定完了信号を生成するＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路；および前記基準クロックと前記フィードバッククロックの位相を判別して前記ＤＬＬ回路の動作モードを制御するＤＬＬ制御部；を含むことを特徴とする。
【００１１】
そして、本発明のまた他の実施形態に係る半導体集積回路の制御方法は、固定完了信号をディセーブルにし、基準クロックに対するコース固定モード動作を行って遅延クロックおよびフィードバッククロックを生成するステップ；前記固定完了信号をイネーブルにし、前記基準クロックに対するファイン固定モード動作を行って前記遅延クロックおよび前記フィードバッククロックを生成するステップ；および前記基準クロックと前記フィードバッククロックの位相を判別して、その結果に応じて前記固定完了信号のイネーブル有無を再決定するステップ；を含むことを特徴とする。
【発明の効果】
【００１２】
本発明の動作モード設定装置、それを含む半導体集積回路および半導体集積回路の制御方法にはクロックの状態変化による誤動作に対する適応性を向上させる効果がある。
【００１３】
また、本発明の動作モード設定装置、それを含む半導体集積回路および半導体集積回路の制御方法は、クロックの状態変化を判別してそれに対応する動作モードを支援できる効果がある。
【発明を実施するための最良の形態】
【００１４】
以下、添付した図面を参照して本発明の望ましい実施形態についてより詳細に説明する。
図１に示すように、前記動作モード設定装置は、動作モード設定制御部１０、リセット部２０、電源供給部３０、第１制御部４０、第２制御部５０、およびラッチ部６０を含む。
【００１５】
ここで、前記リセット部２０、前記電源供給部３０、前記第１制御部４０、前記第２制御部５０、および前記ラッチ部６０を括って動作モード設定部１１という。また、前記電源供給部３０、前記第１制御部４０、前記第２制御部５０、および前記ラッチ部６０を括って固定完了信号生成部１２という。
【００１６】
前記動作モード設定制御部１０は、固定完了信号ｌｏｃｋの制御によって基準クロックｃｌｋ＿ｒｅｆとフィードバッククロックｃｌｋ＿ｆｂの位相を判別して固定猶予信号ｌｋｓｐｎｄを生成する。前記リセット部２０は前記固定猶予信号ｌｋｓｐｎｄ、リセット信号ｒｓｔ、および前記固定完了信号ｌｏｃｋに応答して第１ノードＮ１の電位を制御する。前記電源供給部３０は前記固定完了信号ｌｏｃｋおよびパルス信号ｐｌｓに応答して第２ノードＮ２に電源を供給する。前記第１制御部４０は位相比較信号ｐｈｃｍｐおよび前記パルス信号ｐｌｓに応答して前記第１ノードＮ１の電位を制御する。前記第２制御部５０は前記位相比較信号ｐｈｃｍｐおよび前記パルス信号ｐｌｓに応答して前記第２ノードＮ２の電位を制御する。前記ラッチ部６０は前記第１ノードＮ１に形成される電位をラッチし、前記固定完了信号ｌｏｃｋを出力する。
【００１７】
前記第１ノードＮ１は前記固定完了信号ｌｏｃｋを生成するために電位を形成するノードである。前記動作モード設定装置の動作初期時の前記固定完了信号ｌｏｃｋがディセーブルになった状態で、前記動作モード設定制御部１０は前記固定猶予信号ｌｋｓｐｎｄをイネーブルにする。この時、前記リセット信号ｒｓｔがイネーブルになれば前記リセット部２０は前記第１ノードＮ１に電源を供給する。
【００１８】
一方、前記固定完了信号ｌｏｃｋがイネーブルになった後、前記動作モード設定制御部１０は前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂとの位相差が所定値以上である時に前記固定猶予信号ｌｋｓｐｎｄをイネーブルにする。この場合、前記リセット部２０は前記固定猶予信号ｌｋｓｐｎｄに応答して前記第１ノードＮ１に電源を供給する。前記リセット信号ｒｓｔと前記固定猶予信号ｌｋｓｐｎｄはローイネーブル（Ｌｏｗ Ｅｎａｂｌｅ）信号として実現されることが好ましい。
【００１９】
すなわち、前記動作モード設定装置の動作初期に前記固定完了信号ｌｏｃｋがディセーブルになった状態では前記リセット信号ｒｓｔの制御によって前記第１ノードＮ１に電源が供給される。前記固定完了信号ｌｏｃｋがイネーブルになった後には、前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂとの位相差によって生成される前記固定猶予信号ｌｋｓｐｎｄの制御によって前記第１ノードＮ１に電源が供給される。よって、前記動作モード設定装置は、前記リセット信号ｒｓｔがイネーブルにならなくても前記固定完了信号ｌｏｃｋの状態を再設定することができる。
【００２０】
したがって、前記固定完了信号ｌｏｃｋがイネーブルになった後、前記基準クロックｃｌｋ＿ｒｅｆとフィードバッククロックｃｌｋ＿ｆｂの位相が一致しなくなる誤動作が生じる場合、前記動作モード設定装置は前記固定完了信号ｌｏｃｋをディセーブルにすることができ、前記ＤＬＬ回路はコース固定モード動作を再び遂行することができる。すなわち、ＤＬＬ回路の内部クロックに生じた誤動作を速やかに訂正することができる。
【００２１】
一方、前記パルス信号ｐｌｓは、ＤＬＬ回路を支援するパルス生成装置から生成される信号であって、一般的には内部クロックの１周期に該当するパルス幅を有し、内部クロックの所定周期、例えば１５周期ごとに１回ずつトグル（Ｔｏｇｇｌｅ）する形で実現される。
【００２２】
図２に示すように、前記動作モード設定制御部１０はラッチ１１０、第１検出部１２０、第２検出部１３０、および信号組合部１４０を含む。
前記ラッチ１１０は前記固定完了信号ｌｏｃｋをラッチする。前記ラッチ１１０は前記固定完了信号ｌｏｃｋに対するラッチ構造を形成する第１インバータＩＶ１および第２インバータＩＶ２を含む。
【００２３】
前記第１検出部１２０は、前記フィードバッククロックｃｌｋ＿ｆｂの位相が前記基準クロックｃｌｋ＿ｒｅｆの位相に比べて第１時間ほど先んじるか否かを検出して、第１検出信号ｄｅｔ１を生成する。前記第１検出部１２０は、前記基準クロックｃｌｋ＿ｒｅｆを前記第１時間ほど遅延させる第１遅延器ＤＬＹ１および前記フィードバッククロックｃｌｋ＿ｆｂと前記第１遅延器ＤＬＹ１の出力信号との位相を比較して前記第１検出信号ｄｅｔ１を生成する第１位相比較器ＣＭＰ１を含む。
【００２４】
前記第２検出部１３０は、前記基準クロックｃｌｋ＿ｒｅｆの位相が前記フィードバッククロックｃｌｋ＿ｆｂの位相に比べて第２時間ほど先んじるか否かを検出して、第２検出信号ｄｅｔ２を生成する。前記第２検出部１３０は、前記フィードバッククロックｃｌｋ＿ｆｂを前記第２時間ほど遅延させる第２遅延器ＤＬＹ２および前記基準クロックｃｌｋ＿ｒｅｆと前記第２遅延器ＤＬＹ２の出力信号との位相を比較して前記第２検出信号ｄｅｔ２を生成する第２位相比較器ＣＭＰ２を含む。
【００２５】
前記信号組合部１４０は前記ラッチ１１０の出力信号、前記第１検出信号ｄｅｔ１、および前記第２検出信号ｄｅｔ２を組み合わせて前記固定猶予信号ｌｋｓｐｎｄを生成する。このために前記信号組合部１４０は第１ノアゲートＮＲ１を含む。
【００２６】
前記第１時間と前記第２時間は設計者が規定するエラーの範囲を示す時間である。例えば、前記フィードバッククロックｃｌｋ＿ｆｂの位相が前記基準クロックｃｌｋ＿ｒｅｆの位相に比べて前記第１時間以上先んじると、前記第１検出部１２０は前記第１検出信号ｄｅｔ１をイネーブルにする。すなわち、このような状況がエラーとして規定される。その一方、前記基準クロックｃｌｋ＿ｒｅｆの位相が前記フィードバッククロックｃｌｋ＿ｆｂの位相に比べて前記第２時間以上先んじると、前記第２検出部１３０は前記第２検出信号ｄｅｔ２をイネーブルにする。すなわち、この状況がエラーとして規定される。設計者は、テストにより、固定完了信号ｌｏｃｋのイネーブル後、再びコース固定モードを指示しなければならない程の前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの誤差範囲を算出して、前記第１時間と前記第２時間を適切に設定しなければならない。前記第１時間と前記第２時間は等しい場合もある。
【００２７】
前記信号組合部１４０は、前記ラッチ１１０の出力信号、前記第１検出信号ｄｅｔ１、および前記第２検出信号ｄｅｔ２のうちのいずれか１つでもハイレベル（Ｈｉｇｈ Ｌｅｖｅｌ）であれば、前記固定猶予信号ｌｋｓｐｎｄをイネーブルにする。これにより、前記固定完了信号ｌｏｃｋのディセーブル時には、前記第１検出信号ｄｅｔ１および第２検出信号ｄｅｔ２に関わらず前記固定猶予信号ｌｋｓｐｎｄはイネーブルになる。前記固定完了信号ｌｏｃｋがイネーブルになった後には、前記第１検出信号ｄｅｔ１および第２検出信号ｄｅｔ２のうちのいずれか１つがイネーブルになれば、前記固定猶予信号ｌｋｓｐｎｄはイネーブルになる。すなわち、前記第１検出信号ｄｅｔ１および第２検出信号ｄｅｔ２は、前記固定完了信号ｌｏｃｋがイネーブルになった後に前記固定猶予信号ｌｋｓｐｎｄの生成に用いられ、それによって前記固定完了信号ｌｏｃｋがイネーブルになった後にも再び前記固定完了信号ｌｏｃｋの状態変更が可能になる。
【００２８】
図３は、図１に示した動作モード設定装置の詳細構成図であって、前記動作モード設定制御部１０の詳細構成は図２で説明したため、前記動作モード設定制御部１０だけをブロックで示したものである。
前記リセット部２０は、第３インバータＩＶ３、第４インバータＩＶ４、第５インバータＩＶ５、ナンドゲートＮＤ、第２ノアゲートＮＲ２、および第１トランジスタＴＲ１を含む。
【００２９】
前記第３インバータＩＶ３には前記固定完了信号ｌｏｃｋが入力される。前記ナンドゲートＮＤには前記リセット信号ｒｓｔと前記第３インバータＩＶ３の出力信号が入力される。前記第４インバータＩＶ４には前記ナンドゲートＮＤの出力信号が入力される。前記第２ノアゲートＮＲ２には前記第４インバータＩＶ４の出力信号と前記固定猶予信号ｌｋｓｐｎｄが入力される。前記第５インバータＩＶ５には前記第２ノアゲートＮＲ２の出力信号が入力される。前記第１トランジスタＴＲ１は、ゲート端には前記第５インバータＩＶ５の出力信号が入力され、ソース端には外部供給電源ＶＤＤが印加され、ドレーン端は前記第１ノードＮ１に接続される。
【００３０】
前記電源供給部３０は第２トランジスタＴＲ２および第３トランジスタＴＲ３を含む。前記第２トランジスタＴＲ２は、ゲート端には前記固定完了信号ｌｏｃｋが入力され、ソース端には前記外部供給電源ＶＤＤが印加される。前記第３トランジスタＴＲ３は、ゲート端には前記パルス信号ｐｌｓが入力され、ソース端は前記第２トランジスタＴＲ２のドレーン端に接続され、ドレーン端は前記第２ノードＮ２に接続される。
【００３１】
前記第１制御部４０は、第６インバータＩＶ６、フリップフロップＦＦ、および第４トランジスタＴＲ４を含む。前記第６インバータＩＶ６には前記位相比較信号ｐｈｃｍｐが入力される。前記フリップフロップＦＦは、前記パルス信号ｐｌｓの制御によって前記第６インバータＩＶ６の出力信号をラッチする。前記第４トランジスタＴＲ４は、ゲート端には前記フリップフロップＦＦの出力信号が入力され、ドレーン端は前記第１ノードＮ１に接続され、ソース端は前記第２ノードＮ２に接続される。
【００３２】
前記第２制御部５０は第５トランジスタＴＲ５および第６トランジスタＴＲ６を含む。前記第５トランジスタＴＲ５は、ゲート端には前記位相比較信号ｐｈｃｍｐが入力され、ドレーン端は前記第２ノードＮ２に接続される。前記第６トランジスタＴＲ６は、ゲート端には前記パルス信号ｐｌｓが入力され、ドレーン端は前記第５トランジスタＴＲ５のソース端に接続され、ソース端は接地される。
【００３３】
前記ラッチ部６０は第６インバータＩＶ６および第７インバータＩＶ７を含む。前記第６インバータＩＶ６は、前記第１ノードＮ１に形成される信号が入力され、前記固定完了信号ｌｏｃｋを出力する。前記第７インバータＩＶ７は前記第６インバータＩＶ６とラッチ構造を形成する。
【００３４】
前記動作モード設定装置の動作が開始する時、前記固定完了信号ｌｏｃｋはディセーブルになっている。そして、前記固定猶予信号ｌｋｓｐｎｄはイネーブルになっている。この場合、前記リセット信号ｒｓｔがイネーブルになれば前記リセット部２０は前記第１ノードＮ１の電位をハイレベルにする。
【００３５】
前述したように、前記パルス信号ｐｌｓは内部クロックの所定周期ごとに１回ずつトグルする信号である。前記電源供給部３０は、このように前記固定完了信号ｌｏｃｋのディセーブル時、前記パルス信号ｐｌｓがトグルしないタイミングに前記第２ノードＮ２にハイレベルの電位を供給する。
【００３６】
前記位相比較信号ｐｈｃｍｐは、前記フィードバッククロックｃｌｋ＿ｆｂと前記基準クロックｃｌｋ＿ｒｅｆの位相によってその状態が決められる。前記位相比較信号ｐｈｃｍｐがローレベルであれば、前記第２制御部５０の前記第５トランジスタＴＲ５がターンオフになるので前記第２ノードＮ２の電位は変わらない。したがって、前記第１ノードＮ１の電位レベルもハイレベルを保持する。この時、前記パルス信号ｐｌｓがイネーブルになれば前記第１制御部４０のフリップフロップＦＦはハイレベルの信号を出力し、これによって前記第４トランジスタＴＲ４はターンオンになる。
【００３７】
その後、前記位相比較信号ｐｈｃｍｐがハイレベルになれば、前記第２制御部５０の前記第５トランジスタＴＲ５はターンオンになる。そして、前記パルス信号ｐｌｓのイネーブル時に前記第６トランジスタＴＲ６がターンオンになるので、前記第２ノードＮ２の電位はローレベルに落ちる。前記第４トランジスタＴＲ４はターンオンになっている状態であるため、前記第１ノードＮ１の電位もまたローレベルになる。したがって、前記ラッチ部６０は前記固定完了信号ｌｏｃｋをイネーブルにして出力する。
【００３８】
前記固定完了信号ｌｏｃｋがイネーブルになった後、前記リセット部２０の第４インバータＩＶ４の出力信号はローレベルになる。この場合、前記固定猶予信号ｌｋｓｐｎｄは、前記動作モード設定制御部１０が判別する前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの状態によってそのイネーブル有無が決められる。したがって、前記第５インバータＩＶ５の出力信号は前記固定猶予信号ｌｋｓｐｎｄの状態によってそのレベルが決められる。この場合、前記固定猶予信号ｌｋｓｐｎｄがイネーブルになれば、前記リセット部２０は前記第１ノードＮ１の電位を再びハイレベルにする。
【００３９】
図４は、本発明の他の実施形態に係る半導体集積回路の構成を示すブロック図である。
本実施形態によれば、前記半導体集積回路は、クロック入力バッファー１、ＤＬＬ回路８、クロック駆動装置６、およびＤＬＬ制御部７を含む。
前記クロック入力バッファー１は外部クロックｃｌｋ＿ｅｘｔをバッファリングして前記基準クロックｃｌｋ＿ｒｅｆを生成する。
【００４０】
前記ＤＬＬ回路８は固定完了信号ｌｏｃｋの制御によって基準クロックｃｌｋ＿ｒｅｆを遅延させて遅延クロックｃｌｋ＿ｄｌｙおよびフィードバッククロックｃｌｋ＿ｆｂを生成し、前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂに応答して前記固定完了信号ｌｏｃｋを生成する。前記ＤＬＬ回路８は、位相比較装置２、動作モード設定装置３、遅延装置４、および遅延補充装置５を含む。
【００４１】
前記位相比較装置２は、前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂとの位相を比較して前記位相比較信号ｐｈｃｍｐを生成する。前記動作モード設定装置３は、リセット信号ｒｓｔ、パルス信号ｐｌｓ、前記位相比較信号ｐｈｃｍｐ、および前記固定猶予信号ｌｋｓｐｎｄに応答して前記固定完了信号ｌｏｃｋを生成する。前記遅延装置４は、前記位相比較信号ｐｈｃｍｐおよび前記固定完了信号ｌｏｃｋに応答し、前記基準クロックｃｌｋ＿ｒｅｆを遅延させて前記遅延クロックｃｌｋ＿ｄｌｙを生成する。前記遅延補充装置５は、前記遅延クロックｃｌｋ＿ｄｌｙのデータ出力バッファーまでの進行経路に存在する遅延量を補うために、前記遅延クロックｃｌｋ＿ｄｌｙを遅延させて前記フィードバッククロックｃｌｋ＿ｆｂを生成する。
前記クロック駆動装置６は、前記遅延クロックｃｌｋ＿ｄｌｙを駆動して出力クロックｃｌｋ＿ｏｕｔを生成する。
【００４２】
前記ＤＬＬ制御部７は、前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの位相を判別して、前記ＤＬＬ回路８の動作モードを制御するための固定猶予信号ｌｋｓｐｎｄを生成する。前記ＤＬＬ制御部７は、前の実施形態における動作モード設定装置の動作モード設定制御部１０のような形で実現される。したがって、本実施形態における動作モード設定装置３は、前記動作モード設定制御部１０を含まず、前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの位相に応じて前記固定完了信号ｌｏｃｋのイネーブル有無を制御する機能は行わない。本実施形態における動作モード設定装置３は、前記ＤＬＬ回路８の動作初期に前記リセット信号ｒｓｔがイネーブルになれば動作を開始し、前記位相比較信号ｐｈｃｍｐの電位に応じて前記固定完了信号ｌｏｃｋを生成する。前記固定完了信号ｌｏｃｋがイネーブルになった後、前記遅延装置４はファイン固定モードで動作して、前記基準クロックｃｌｋ＿ｒｅｆから前記遅延クロックｃｌｋ＿ｄｌｙを生成する。
【００４３】
その後、前記ＤＬＬ回路８に入力される前記外部クロックｃｌｋ＿ｅｘｔのトグルタイミングが変化するなどの誤動作により、前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂとの位相差が所定時間以上になると、前記ＤＬＬ制御部７はそれを検出し、前記固定猶予信号ｌｋｓｐｎｄをイネーブルにする。それにより、前記動作モード設定装置３は前記固定完了信号ｌｏｃｋをディセーブルにするので、前記遅延装置４は再びコース固定モードに入るようになる。その後、前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂとの位相差が前記所定時間未満に減少すると、前記ＤＬＬ制御部７は前記固定猶予信号ｌｋｓｐｎｄをディセーブルにする。それにより、前記動作モード設定装置３は、再び前記固定完了信号ｌｏｃｋをイネーブルにするので、前記遅延装置４は再びファイン固定モードに入る。すなわち、前記ＤＬＬ回路８の遅延固定動作が完了した後にも、誤動作によって前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの位相差が所定値以上になった場合には、このように前記ＤＬＬ制御部７の制御によって前記動作モード設定装置３がコース固定モードを再設定するので、より速やかにエラーを訂正することができる。
【００４４】
上述したように、本発明は、固定完了信号がイネーブルになった後にも、基準クロックとフィードバッククロックとの位相差が所定値以上になると、動作モードを再設定するために固定完了信号をディセーブルにする。したがって、本発明に係るＤＬＬ回路はクロックの遅延固定完了の後にも、コース固定モードに再入ってクロックのエラーを訂正することによって、より速やかにエラーを訂正することができる。すなわち、本発明の動作モード設定装置およびそれを含む半導体集積回路はクロックの状態変化などの誤動作に対する適応性が向上し、ＤＬＬ回路のクロック遅延固定動作および半導体集積回路のデータ出力動作におけるエラーを減少させることができる。
【００４５】
尚、本発明が属する技術分野の当業者であれば、本発明がその技術的思想や必須特徴を変更せずに他の具体的な形態で実施され得ることは理解するはずである。よって、以上で記述した実施形態はすべての面で例示的であり、限定的なものではないことを理解しなければならない。本発明の範囲は前記詳細な説明よりは特許請求の範囲によって示され、特許請求の範囲の意味および範囲、そしてその等価概念から導き出されるすべての変更又は変形した形態は本発明の範囲に含まれると解釈しなければならない。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施形態に係る動作モード設定装置の構成を示すブロック図である。
【図２】図１に示した動作モード設定制御部の構成図である。
【図３】図１に示した動作モード設定装置の詳細構成図である。
【図４】本発明の他の実施形態に係る半導体集積回路の構成を示すブロック図である。
【符号の説明】
【００４７】
１０…動作モード設定制御部
２０…リセット部
３０…電源供給部
４０…第１制御部
５０…第２制御部
６０…ラッチ部
【特許請求の範囲】
【請求項１】
基準クロックとフィードバッククロックの位相を判別して固定猶予信号を生成する動作モード設定制御部と、
リセット信号と前記固定猶予信号の制御によって位相比較信号とパルス信号に応答して固定完了信号を生成する動作モード設定部と
を含むことを特徴とする動作モード設定装置。
【請求項２】
前記動作モード設定制御部は、前記基準クロックと前記フィードバッククロックとの位相差が所定時間以上であれば前記固定猶予信号をイネーブルにすることを特徴とする、請求項１に記載の動作モード設定装置。
【請求項３】
前記動作モード設定制御部は、前記固定完了信号のイネーブル時、又は前記フィードバッククロックの位相が前記基準クロックの位相に第１時間ほど先んじるか前記基準クロックの位相が前記フィードバッククロックの位相に第２時間ほど先んじる時、前記固定猶予信号をイネーブルにすることを特徴とする、請求項２に記載の動作モード設定装置。
【請求項４】
前記動作モード設定制御部は、
前記固定完了信号をラッチするラッチと、
前記フィードバッククロックの位相が前記基準クロックの位相に比べて前記第１時間ほど先んじるか否かを検出して第１検出信号を生成する第１検出部と、
前記基準クロックの位相が前記フィードバッククロックの位相に比べて前記第２時間ほど先んじるか否かを検出して第２検出信号を生成する第２検出部と、
前記ラッチの出力信号、前記第１検出信号、および前記第２検出信号を組み合わせて前記固定猶予信号を生成する信号組合部と
を含むことを特徴とする、請求項３に記載の動作モード設定装置。
【請求項５】
前記動作モード設定部は、
前記リセット信号と前記固定猶予信号に応答して前記固定完了信号のイネーブル有無を制御するリセット部と、
前記リセット部の制御によって前記位相比較信号および前記パルス信号に応答して前記固定完了信号を生成する固定完了信号生成部と
を含むことを特徴とする、請求項１に記載の動作モード設定装置。
【請求項６】
前記リセット部は、前記固定完了信号のディセーブル時に前記リセット信号がイネーブルになるか、前記固定完了信号のイネーブル時に前記固定猶予信号がイネーブルになれば、前記固定完了信号の生成のための電位が形成される第１ノードに電源を供給することを特徴とする、請求項５に記載の動作モード設定装置。
【請求項７】
前記固定完了信号生成部は、
前記固定完了信号および前記パルス信号に応答して第２ノードに電源を供給する電源供給部と、
前記位相比較信号および前記パルス信号に応答して前記第１ノードの電位を制御する第１制御部と、
前記位相比較信号および前記パルス信号に応答して前記第２ノードの電位を制御する第２制御部と、
前記第１ノードに形成される電位をラッチし、前記固定完了信号を出力するラッチ部と
を含むことを特徴とする、請求項６に記載の動作モード設定装置。
【請求項８】
前記電源供給部は、前記固定完了信号のディセーブル時に前記パルス信号がイネーブルになれば、前記第２ノードに第１レベルの電位を供給することを特徴とする、請求項７に記載の動作モード設定装置。
【請求項９】
前記第１制御部は、前記パルス信号がイネーブルになれば、前記位相比較信号をラッチするフリップフロップを備え、前記第１ノードと前記第２ノードを接続させることを特徴とする、請求項７に記載の動作モード設定装置。
【請求項１０】
前記第２制御部は、前記位相比較信号と前記パルス信号が前記第１レベルであれば、前記第２ノードに第２レベルの電位を供給することを特徴とする、請求項８に記載の動作モード設定装置。
【請求項１１】
固定完了信号の制御によって基準クロックを遅延させて遅延クロックおよびフィードバッククロックを生成し、前記基準クロックと前記フィードバッククロックに応答して前記固定完了信号を生成するＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路と、
前記基準クロックと前記フィードバッククロックの位相を判別して前記ＤＬＬ回路の動作モードを制御するＤＬＬ制御部と
を含むことを特徴とする半導体集積回路。
【請求項１２】
前記ＤＬＬ制御部は、前記基準クロックと前記フィードバッククロックとの位相差が所定時間以上であれば、固定猶予信号をイネーブルにすることを特徴とする、請求項１１に記載の半導体集積回路。
【請求項１３】
前記ＤＬＬ制御部は、前記固定完了信号のイネーブル時、又は前記フィードバッククロックの位相が前記基準クロックの位相に第１時間ほど先んじるか、前記基準クロックの位相が前記フィードバッククロックの位相に第２時間ほど先んじる時、前記固定猶予信号をイネーブルにすることを特徴とする、請求項１２に記載の半導体集積回路。
【請求項１４】
前記ＤＬＬ制御部は、
前記固定完了信号をラッチするラッチと、
前記フィードバッククロックの位相が前記基準クロックの位相に比べて前記第１時間ほど先んじるか否かを検出して第１検出信号を生成する第１検出部と、
前記基準クロックの位相が前記フィードバッククロックの位相に比べて前記第２時間ほど先んじるか否かを検出して第２検出信号を生成する第２検出部と、
前記ラッチの出力信号、前記第１検出信号、および前記第２検出信号を組み合わせて前記固定猶予信号を生成する信号組合部と
を含むことを特徴とする、請求項１３に記載の半導体集積回路。
【請求項１５】
前記ＤＬＬ回路は、
前記基準クロックと前記フィードバッククロックとの位相を比較して位相比較信号を生成する位相比較装置と、
リセット信号、前記位相比較信号、および前記固定猶予信号に応答して固定完了信号を生成する動作モード設定装置と、
前記位相比較信号および前記固定完了信号に応答し、前記基準クロックを遅延させて前記遅延クロックを生成する遅延装置と、
前記遅延クロックのデータ出力バッファーまでの進行経路に存在する遅延量を補うために前記遅延クロックを遅延させて前記フィードバッククロックを生成する遅延補充装置と
を含むことを特徴とする、請求項１２に記載の半導体集積回路。
【請求項１６】
前記動作モード設定装置は、前記固定完了信号のディセーブル時には、前記リセット信号がイネーブルになった後に前記位相比較信号に応答して前記固定完了信号の状態を制御し、前記固定完了信号のイネーブル時には、前記固定猶予信号のイネーブル有無に応じて前記位相比較信号に応答して前記固定完了信号の状態を再調整することを特徴とする、請求項１５に記載の半導体集積回路。
【請求項１７】
前記動作モード設定装置は、
前記固定猶予信号、前記リセット信号、および前記固定完了信号に応答して第１ノードの電位を制御するリセット部と、
前記固定完了信号およびパルス信号に応答して第２ノードに電源を供給する電源供給部と、
前記位相比較信号および前記パルス信号に応答して前記第１ノードの電位を制御する第１制御部と、
前記位相比較信号および前記パルス信号に応答して前記第２ノードの電位を制御する第２制御部と、
前記第１ノードに形成される電位をラッチし、前記固定完了信号を出力するラッチ部と
を含むことを特徴とする、請求項１５又は１６に記載の半導体集積回路。
【請求項１８】
前記リセット部は、前記固定完了信号のディセーブル時に前記リセット信号がイネーブルになるか、前記固定完了信号のイネーブル時に前記固定猶予信号がイネーブルになれば、前記第１ノードに電源を供給することを特徴とする、請求項１７に記載の半導体集積回路。
【請求項１９】
前記遅延装置は、前記固定完了信号がイネーブルになればファイン固定モード（Ｆｉｎｅ Ｌｏｃｋｉｎｇ Ｍｏｄｅ）動作を行い、前記固定完了信号が再びディセーブルになればコース固定モード（Ｃｏａｒｓｅ Ｌｏｃｋｉｎｇ Ｍｏｄｅ）動作を行うことを特徴とする、請求項１５に記載の半導体集積回路。
【請求項２０】
固定完了信号をディセーブルにし、基準クロックに対するコース固定モード（Ｃｏａｒｓｅ Ｌｏｃｋｉｎｇ Ｍｏｄｅ）動作を行って遅延クロックおよびフィードバッククロックを生成するステップと、
前記固定完了信号をイネーブルにし、前記基準クロックに対するファイン固定モード（Ｆｉｎｅ Ｌｏｃｋｉｎｇ Ｍｏｄｅ）動作を行って前記遅延クロックおよび前記フィードバッククロックを生成するステップと、
前記基準クロックと前記フィードバッククロックの位相を判別して、その結果に応じて前記固定完了信号のイネーブル有無を再決定するステップと
を含むことを特徴とする半導体集積回路の制御方法。
【請求項２１】
前記コース固定モード動作を行うステップは、
前記基準クロックと前記フィードバッククロックとの位相を比較して前記固定完了信号をディセーブルにするステップと、
前記固定完了信号に応答し、前記基準クロックを遅延させて前記遅延クロックを生成するステップと、
前記遅延クロックのデータ出力バッファーまでの進行経路に存在する遅延量を補うために前記遅延クロックを遅延させて前記フィードバッククロックを生成するステップと
を含むことを特徴とする、請求項２０に記載の半導体集積回路の制御方法。
【請求項２２】
前記ファイン固定モード動作を行うステップは、
前記基準クロックと前記フィードバッククロックとの位相を比較して前記固定完了信号をイネーブルにするステップと、
前記固定完了信号に応答し、前記基準クロックを遅延させて前記遅延クロックを生成するステップと、
前記遅延クロックのデータ出力バッファーまでの進行経路に存在する遅延量を補うために前記遅延クロックを遅延させて前記フィードバッククロックを生成するステップと
を含むことを特徴とする、請求項２０に記載の半導体集積回路の制御方法。
【請求項２３】
前記固定完了信号のイネーブル有無を再決定するステップは、
前記基準クロックと前記フィードバッククロックとの位相差が所定時間以上であれば固定猶予信号をイネーブルにするステップと、
前記固定猶予信号に応答して前記固定完了信号の状態を初期化するステップと
を含むことを特徴とする、請求項２０に記載の半導体集積回路の制御方法。
【請求項２４】
前記固定猶予信号をイネーブルにするステップは、
前記固定完了信号をラッチし、前記フィードバッククロックの位相が前記基準クロックの位相に比べて前記第１時間ほど先んじるか否かを検出して第１検出信号を生成し、前記基準クロックの位相が前記フィードバッククロックの位相に比べて前記第２時間ほど先んじるか否かを検出して第２検出信号を生成するステップと、
前記ラッチされた固定完了信号、前記第１検出信号、および前記第２検出信号を組み合わせて前記固定猶予信号を生成するステップと
を含むことを特徴とする、請求項２３に記載の半導体集積回路の制御方法。
【請求項１】
基準クロックとフィードバッククロックの位相を判別して固定猶予信号を生成する動作モード設定制御部と、
リセット信号と前記固定猶予信号の制御によって位相比較信号とパルス信号に応答して固定完了信号を生成する動作モード設定部と
を含むことを特徴とする動作モード設定装置。
【請求項２】
前記動作モード設定制御部は、前記基準クロックと前記フィードバッククロックとの位相差が所定時間以上であれば前記固定猶予信号をイネーブルにすることを特徴とする、請求項１に記載の動作モード設定装置。
【請求項３】
前記動作モード設定制御部は、前記固定完了信号のイネーブル時、又は前記フィードバッククロックの位相が前記基準クロックの位相に第１時間ほど先んじるか前記基準クロックの位相が前記フィードバッククロックの位相に第２時間ほど先んじる時、前記固定猶予信号をイネーブルにすることを特徴とする、請求項２に記載の動作モード設定装置。
【請求項４】
前記動作モード設定制御部は、
前記固定完了信号をラッチするラッチと、
前記フィードバッククロックの位相が前記基準クロックの位相に比べて前記第１時間ほど先んじるか否かを検出して第１検出信号を生成する第１検出部と、
前記基準クロックの位相が前記フィードバッククロックの位相に比べて前記第２時間ほど先んじるか否かを検出して第２検出信号を生成する第２検出部と、
前記ラッチの出力信号、前記第１検出信号、および前記第２検出信号を組み合わせて前記固定猶予信号を生成する信号組合部と
を含むことを特徴とする、請求項３に記載の動作モード設定装置。
【請求項５】
前記動作モード設定部は、
前記リセット信号と前記固定猶予信号に応答して前記固定完了信号のイネーブル有無を制御するリセット部と、
前記リセット部の制御によって前記位相比較信号および前記パルス信号に応答して前記固定完了信号を生成する固定完了信号生成部と
を含むことを特徴とする、請求項１に記載の動作モード設定装置。
【請求項６】
前記リセット部は、前記固定完了信号のディセーブル時に前記リセット信号がイネーブルになるか、前記固定完了信号のイネーブル時に前記固定猶予信号がイネーブルになれば、前記固定完了信号の生成のための電位が形成される第１ノードに電源を供給することを特徴とする、請求項５に記載の動作モード設定装置。
【請求項７】
前記固定完了信号生成部は、
前記固定完了信号および前記パルス信号に応答して第２ノードに電源を供給する電源供給部と、
前記位相比較信号および前記パルス信号に応答して前記第１ノードの電位を制御する第１制御部と、
前記位相比較信号および前記パルス信号に応答して前記第２ノードの電位を制御する第２制御部と、
前記第１ノードに形成される電位をラッチし、前記固定完了信号を出力するラッチ部と
を含むことを特徴とする、請求項６に記載の動作モード設定装置。
【請求項８】
前記電源供給部は、前記固定完了信号のディセーブル時に前記パルス信号がイネーブルになれば、前記第２ノードに第１レベルの電位を供給することを特徴とする、請求項７に記載の動作モード設定装置。
【請求項９】
前記第１制御部は、前記パルス信号がイネーブルになれば、前記位相比較信号をラッチするフリップフロップを備え、前記第１ノードと前記第２ノードを接続させることを特徴とする、請求項７に記載の動作モード設定装置。
【請求項１０】
前記第２制御部は、前記位相比較信号と前記パルス信号が前記第１レベルであれば、前記第２ノードに第２レベルの電位を供給することを特徴とする、請求項８に記載の動作モード設定装置。
【請求項１１】
固定完了信号の制御によって基準クロックを遅延させて遅延クロックおよびフィードバッククロックを生成し、前記基準クロックと前記フィードバッククロックに応答して前記固定完了信号を生成するＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路と、
前記基準クロックと前記フィードバッククロックの位相を判別して前記ＤＬＬ回路の動作モードを制御するＤＬＬ制御部と
を含むことを特徴とする半導体集積回路。
【請求項１２】
前記ＤＬＬ制御部は、前記基準クロックと前記フィードバッククロックとの位相差が所定時間以上であれば、固定猶予信号をイネーブルにすることを特徴とする、請求項１１に記載の半導体集積回路。
【請求項１３】
前記ＤＬＬ制御部は、前記固定完了信号のイネーブル時、又は前記フィードバッククロックの位相が前記基準クロックの位相に第１時間ほど先んじるか、前記基準クロックの位相が前記フィードバッククロックの位相に第２時間ほど先んじる時、前記固定猶予信号をイネーブルにすることを特徴とする、請求項１２に記載の半導体集積回路。
【請求項１４】
前記ＤＬＬ制御部は、
前記固定完了信号をラッチするラッチと、
前記フィードバッククロックの位相が前記基準クロックの位相に比べて前記第１時間ほど先んじるか否かを検出して第１検出信号を生成する第１検出部と、
前記基準クロックの位相が前記フィードバッククロックの位相に比べて前記第２時間ほど先んじるか否かを検出して第２検出信号を生成する第２検出部と、
前記ラッチの出力信号、前記第１検出信号、および前記第２検出信号を組み合わせて前記固定猶予信号を生成する信号組合部と
を含むことを特徴とする、請求項１３に記載の半導体集積回路。
【請求項１５】
前記ＤＬＬ回路は、
前記基準クロックと前記フィードバッククロックとの位相を比較して位相比較信号を生成する位相比較装置と、
リセット信号、前記位相比較信号、および前記固定猶予信号に応答して固定完了信号を生成する動作モード設定装置と、
前記位相比較信号および前記固定完了信号に応答し、前記基準クロックを遅延させて前記遅延クロックを生成する遅延装置と、
前記遅延クロックのデータ出力バッファーまでの進行経路に存在する遅延量を補うために前記遅延クロックを遅延させて前記フィードバッククロックを生成する遅延補充装置と
を含むことを特徴とする、請求項１２に記載の半導体集積回路。
【請求項１６】
前記動作モード設定装置は、前記固定完了信号のディセーブル時には、前記リセット信号がイネーブルになった後に前記位相比較信号に応答して前記固定完了信号の状態を制御し、前記固定完了信号のイネーブル時には、前記固定猶予信号のイネーブル有無に応じて前記位相比較信号に応答して前記固定完了信号の状態を再調整することを特徴とする、請求項１５に記載の半導体集積回路。
【請求項１７】
前記動作モード設定装置は、
前記固定猶予信号、前記リセット信号、および前記固定完了信号に応答して第１ノードの電位を制御するリセット部と、
前記固定完了信号およびパルス信号に応答して第２ノードに電源を供給する電源供給部と、
前記位相比較信号および前記パルス信号に応答して前記第１ノードの電位を制御する第１制御部と、
前記位相比較信号および前記パルス信号に応答して前記第２ノードの電位を制御する第２制御部と、
前記第１ノードに形成される電位をラッチし、前記固定完了信号を出力するラッチ部と
を含むことを特徴とする、請求項１５又は１６に記載の半導体集積回路。
【請求項１８】
前記リセット部は、前記固定完了信号のディセーブル時に前記リセット信号がイネーブルになるか、前記固定完了信号のイネーブル時に前記固定猶予信号がイネーブルになれば、前記第１ノードに電源を供給することを特徴とする、請求項１７に記載の半導体集積回路。
【請求項１９】
前記遅延装置は、前記固定完了信号がイネーブルになればファイン固定モード（Ｆｉｎｅ Ｌｏｃｋｉｎｇ Ｍｏｄｅ）動作を行い、前記固定完了信号が再びディセーブルになればコース固定モード（Ｃｏａｒｓｅ Ｌｏｃｋｉｎｇ Ｍｏｄｅ）動作を行うことを特徴とする、請求項１５に記載の半導体集積回路。
【請求項２０】
固定完了信号をディセーブルにし、基準クロックに対するコース固定モード（Ｃｏａｒｓｅ Ｌｏｃｋｉｎｇ Ｍｏｄｅ）動作を行って遅延クロックおよびフィードバッククロックを生成するステップと、
前記固定完了信号をイネーブルにし、前記基準クロックに対するファイン固定モード（Ｆｉｎｅ Ｌｏｃｋｉｎｇ Ｍｏｄｅ）動作を行って前記遅延クロックおよび前記フィードバッククロックを生成するステップと、
前記基準クロックと前記フィードバッククロックの位相を判別して、その結果に応じて前記固定完了信号のイネーブル有無を再決定するステップと
を含むことを特徴とする半導体集積回路の制御方法。
【請求項２１】
前記コース固定モード動作を行うステップは、
前記基準クロックと前記フィードバッククロックとの位相を比較して前記固定完了信号をディセーブルにするステップと、
前記固定完了信号に応答し、前記基準クロックを遅延させて前記遅延クロックを生成するステップと、
前記遅延クロックのデータ出力バッファーまでの進行経路に存在する遅延量を補うために前記遅延クロックを遅延させて前記フィードバッククロックを生成するステップと
を含むことを特徴とする、請求項２０に記載の半導体集積回路の制御方法。
【請求項２２】
前記ファイン固定モード動作を行うステップは、
前記基準クロックと前記フィードバッククロックとの位相を比較して前記固定完了信号をイネーブルにするステップと、
前記固定完了信号に応答し、前記基準クロックを遅延させて前記遅延クロックを生成するステップと、
前記遅延クロックのデータ出力バッファーまでの進行経路に存在する遅延量を補うために前記遅延クロックを遅延させて前記フィードバッククロックを生成するステップと
を含むことを特徴とする、請求項２０に記載の半導体集積回路の制御方法。
【請求項２３】
前記固定完了信号のイネーブル有無を再決定するステップは、
前記基準クロックと前記フィードバッククロックとの位相差が所定時間以上であれば固定猶予信号をイネーブルにするステップと、
前記固定猶予信号に応答して前記固定完了信号の状態を初期化するステップと
を含むことを特徴とする、請求項２０に記載の半導体集積回路の制御方法。
【請求項２４】
前記固定猶予信号をイネーブルにするステップは、
前記固定完了信号をラッチし、前記フィードバッククロックの位相が前記基準クロックの位相に比べて前記第１時間ほど先んじるか否かを検出して第１検出信号を生成し、前記基準クロックの位相が前記フィードバッククロックの位相に比べて前記第２時間ほど先んじるか否かを検出して第２検出信号を生成するステップと、
前記ラッチされた固定完了信号、前記第１検出信号、および前記第２検出信号を組み合わせて前記固定猶予信号を生成するステップと
を含むことを特徴とする、請求項２３に記載の半導体集積回路の制御方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００８−３０１４７３（Ｐ２００８−３０１４７３Ａ）
【公開日】平成２０年１２月１１日（２００８．１２．１１）
【国際特許分類】
【出願番号】特願２００８−２２０９２（Ｐ２００８−２２０９２）
【出願日】平成２０年１月３１日（２００８．１．３１）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２０年１２月１１日（２００８．１２．１１）
【国際特許分類】
【出願日】平成２０年１月３１日（２００８．１．３１）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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