多相クロック生成回路、オーバーサンプリング回路及び位相シフト回路
【課題】より位相差の微小な多相クロックを生成しつつ、消費電流の増大を抑制した多相クロック生成回路及びオーバーサンプリング回路を提供する。
【解決手段】１対の入出力端子と、遅延量制御端子にバイアスした電圧に応じた遅延量を発生させる２つの遅延ラインの出力の位相差を検出する位相比較器１３と、位相比較器１３の出力を平均化する平均化フィルタ１４とを備え、一方の遅延量制御端子に基準電圧を接続し、他方の遅延量制御端子に平均化フィルタ１４の出力を接続し各遅延ラインの出力が所定の位相差を持つように制御する遅延量制御部１１と、複数かつ同数個の遅延素子を直列に接続した複数の遅延ライン２１を備え、各遅延ライン２１は基準電圧を接続した遅延素子２２の数及び平均化フィルタ１４の出力電圧を接続した遅延素子の数の組み合わせを異ならせたクロック遅延部２０とを備え、所定の位相差を持つ多相クロックを生成する。
【解決手段】１対の入出力端子と、遅延量制御端子にバイアスした電圧に応じた遅延量を発生させる２つの遅延ラインの出力の位相差を検出する位相比較器１３と、位相比較器１３の出力を平均化する平均化フィルタ１４とを備え、一方の遅延量制御端子に基準電圧を接続し、他方の遅延量制御端子に平均化フィルタ１４の出力を接続し各遅延ラインの出力が所定の位相差を持つように制御する遅延量制御部１１と、複数かつ同数個の遅延素子を直列に接続した複数の遅延ライン２１を備え、各遅延ライン２１は基準電圧を接続した遅延素子２２の数及び平均化フィルタ１４の出力電圧を接続した遅延素子の数の組み合わせを異ならせたクロック遅延部２０とを備え、所定の位相差を持つ多相クロックを生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定の位相差を持つクロックを生成するための多相クロック生成回路、位相シフト回路、及びこれらを備えたオーバーサンプリング回路に関する。
【背景技術】
【０００２】
近年、機器間、ボード間、チップ間における大容量、高速データ伝送を満たすために多くの高速インタフェース規格が提唱され、実用化されている。それらのインタフェース規格の多くはシリアル伝送方式が採用されている。シリアル伝送では、予め定められた周波数を基にデータが伝送される。伝送されるデータにはその周波数のクロックが重畳され、データ受信部では、受信したデータからこのクロックを抽出し、抽出されたクロック信号に基づいて受信データを復元している。これらの復元動作を行う回路をクロックデータリカバリ（Clock Data Recovery、以下ＣＤＲと略す）回路と呼ばれている。
従来のＣＤＲ回路では、一般にＰＬＬ（Phase Locked Loop）回路が用いられ、ＰＬＬ回路中のＶＣＯ（Voltage Controlled Oscillator）の発振クロックが受信データの位相に同期するように制御され、再生クロックとして抽出される。そしてこの再生クロックを基準として受信データをラッチすることにより正確に受信データが復元される。
しかし、データレートの増大によって、ＶＣＯの発信周波数も増大し、そのようなＶＣＯを組み込んだＣＤＲ回路は、チップサイズの増大、消費電流の増大、コストアップなどのデメリットが増大する。また高速化により配線遅延が無視できなくなるので、素子配置や配線遅延は使用するデバイスの特性に大きく依存するため、プロセスごとにレイアウトの再設計を行う必要が生じ、回路の再利用性が低下し、開発期間の増大を招く。
このような問題を解決するものとして、オーバーサンプリング型のＣＤＲ回路が提案されている（非特許文献１参照）。
【０００３】
図６は従来から用いられているオーバーサンプリング型のＣＤＲ回路の構成図である。
図６に示すようにＣＤＲ回路は、多相クロック生成部１００がＰＬＬやＤＬＬ（Delay Locked Loop）などにより構成され、基準クロック（ＲＥＦＣＬＫ）から所定位相ずつシフトした等間隔の位相差を有する多相クロックを生成する。
データサンプリング部１０１は、入力データ（ＤＡＴＡ）をデータ端子に共通入力し、多相クロック生成部１００からの多相クロック（ＣＬＫ１〜ＣＬＫＮ）をそれぞれクロック端子に入力して、各クロックの立ち上がり（または立ち下り）で入力データを取り込む。すなわち、データサンプリング部１０１から出力されるデータは、入力データが所定の位相ずれたクロックでサンプリングされたものとなる。
ディジタルＰＬＬ（ＤＰＬＬ）１０２はデータサンプリング部１０１から供給されるビット列から、論理が反転する反転タイミングを検出し、そのタイミングに同期する位相のクロックを多相クロックの中から選択し、再生クロック（ＲＥＣＣＬＫ）として復元する。また、再生クロック（ＲＥＣＣＬＫ）と所定の位相差（例えば逆位相）をもつクロックで取り込んだデータを再生データ（ＲＥＣＤＡＴＡ）として選択し、出力する。このとき再生クロックの選択には、データの反転タイミングをフィルタで平滑化して検出している。このような構成にすれば、多相クロック生成部１００以外はディジタル回路で構成できるので実現が比較的容易になる。しかしながら、この回路構成に用いる多相クロックは、相互の位相差が問題となり、位相差が等間隔でない場合には誤動作を生じる恐れがある。
このような問題を解決するものとして、入力データに含まれるデータに含まれるクロックよりも周波数が同等以下の独立したクロックでデータを正確に復元するデータリカバリ回路が提案されている（特許文献１参照）。
【０００４】
図７は、特許文献１のデータリカバリ回路を説明する図である。
図７において、特許文献１で提案されているデータリカバリ回路は、多相クロック生成部２０３、オーバーサンプリング部２０６、シンボルデータ復元部２０７とで構成される。
多相クロック生成部２０３は、基準クロックＲＥＦＣＬＫから生成された所定周波数のクロックを所定位相ずつシフトし、ほぼ等間隔の位相を有する多相クロックを生成する。
オーバーサンプリング部２０６は、多相クロック生成部２０３から供給される多相クロックＣＫ０〜ＣＫ１１により受信データＤａｔａを取り込みオーバーサンプリングデータＯＶＳＤを出力する。オーバーサンプリング部２０６はオーバーサンプリング数のフリップフロップ２０４と、入力されたデータを１つのクロック（例えばＣＫ０）に同期させて出力する並列化部２０５を備えている。
シンボルデータ復元部２０７は、データ選択部２０８、ＤＥＳ（デシリアライザ）２０９、選択信号生成部２１０、コンマ検出部２１１よりなり、オーバーサンプリングデータＯＶＳＤからシンボルデータＳＹＭを復元し、シンボルクロックＳＹＭＣＬＫを生成する。
すなわち、選択信号生成部２１０は、オーバーサンプリングデータＯＶＳＤの取り込み位相を指示し、データ選択部２０８は、選択信号生成部２１０からの支持に従い、オーバーサンプリングデータＯＶＳＤから復元データを出力する。また、コンマ検出部２１１は、転送データに所定間隔で挿入されたコンマ符号を検出しコンマ検出信号を出力する。
また、デシリアライザ２０９は、コンマ検出信号を基に、データ選択部６から供給される復元データをシンボルデータＳＹＭにパラレル変換し、また、シンボルクロックＳＹＭＣＬＫの生成も行なう。
【特許文献１】特開２００５−１９２１９２公報
【非特許文献１】B.Kim et. Al. "A 30-MHz Hybrid Analog/Digital Clock Recovery Circuit in 2-um CMOS" IEEE, JSSC, December 1990, pp.1385-1394
【発明の開示】
【発明が解決しようとする課題】
【０００５】
かかるデータリカバリ回路においては、さらにデータリカバリ精度を上げるためにはオーバーサンプリング数を増加させる必要がある。しかしながらオーバーサンプリング数を増やすために必要な多相クロックの生成には以下の問題がある。以下に多相クロックの生成に関する問題を述べる。
多相クロックは一般にＤＬＬ（Delay Locked Loop）と呼ばれる回路で生成する。
【０００６】
図８は、８相の遅延を発生させるDLLの一例を示す図である。
図８に示すように、ＤＬＬは遅延素子３０３から構成される遅延生成部３００、位相比較器（Phase Detector：ＰＤ）３０１、ローパスフィルタ（Low Pass Filter：ＬＰＦ）などの平均化フィルタ３０２で構成される。
まず、ＰＬＬ（Phase Locked Loop）で生成した基準クロックが遅延生成部３００に入力される。
位相比較器３０１は基準クロックと遅延生成部３００の出力の位相差を検出して所定の位相差でロックさせる。例えば、1周期が４００ｐｓ（ピコ秒）の２．５ＧＨｚの基準クロックを入力すれば４００ｐｓの８分の１の５０ｐｓの位相差を持つ８位相クロックが生成される。
上記のＤＬＬ回路で、オーバーサンプリング数を増やすために多相クロックの位相数を増やす場合は遅延ライン（遅延生成部）３００を構成する遅延素子３０３の数を増やすことで対応できるが、位相差の最小値は基準クロックが遅延素子３０３を通過する最小時間で決まる。この時間はトランジスタ製造プロセスに大きく依存するパラメーターであり、テクノロジーごとに限界が存在する。一例としては最小線幅９０ナノメータープロセステクノロジーで３０ピコ秒以上である。
【０００７】
図９は、遅延生成部３００を構成する遅延素子３０３の一例を示す図であり、図９（ａ）は、ブロック図、図９（ｂ）は、回路図の一例である。
遅延素子３０３の遅延時間はＣＮＴ電圧によって決まる。ＣＮＴ電圧が増加すると、遅延素子に流れる電流が増加し次段の負荷を充放電する時間が小さくなり、遅延時間が小さくなる。逆に、ＣＮＴ電圧が減少すると、遅延素子に流れる電流が減少し次段の負荷を充放電する時間が大きくなり、遅延時間が大きくなる。また、上述の通りＣＮＴ電圧を増加させると遅延素子に流れる貫通電流が増加するので必然的に消費電流が増大してしまう。
本発明は上記の問題に鑑み、より位相差の微小な多相クロックを生成しつつ、消費電流の増大を抑制した多相クロック生成回路及び多相クロック生成回路を用いたオーバーサンプリング回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、請求項１に記載の発明は、１対の入出力端子と、遅延量制御端子と、を備え、前記遅延量制御端子にバイアスした電圧に応じた遅延量を発生させる遅延素子を複数個直列に接続して構成した２つの遅延ラインと、前記２つの遅延ラインの出力の位相差を検出する位相比較器と、前記位相比較器の出力を平均化する平均化フィルタと、を備え、前記２つの遅延ラインのうち一方の遅延ラインを構成する前記遅延素子の前記遅延量制御端子に基準電圧を接続し、他方の遅延ラインを構成する前記遅延素子の前記遅延量制御端子に前記平均化フィルタの出力が接続されることで各遅延ラインの出力が所定の位相差を持つように制御する遅延量制御部と、複数かつ同数個の前記遅延素子を直列に接続して構成した複数の遅延ラインを備え、各遅延ラインにおける前記基準電圧を前記遅延量制御端子に接続した前記遅延素子の数及び前記平均化フィルタの出力電圧を前記遅延量制御端子に接続した前記遅延素子の数の組み合わせを異ならせたクロック遅延部と、を備え、前記クロック遅延部の各遅延ラインに基準クロックを入力することにより、所定の位相差を持つ多相クロックを生成する多相クロック生成回路を特徴とする。
【０００９】
また、請求項２に記載の発明は、１対の入出力端子と、遅延量制御端子と、を備え、前記遅延量制御端子にバイアスした電圧に応じた遅延量を発生させる遅延素子を複数個直列に接続して構成した複数の遅延ラインと、前記複数の遅延ラインのうち、１つの遅延ラインと、他の各遅延ラインとの位相差を検出する複数の位相比較器と、各位相比較器の出力を平均化する複数の平均化フィルタと、を備え、前記複数の遅延ラインのうち１つの遅延ラインを構成する前記遅延素子の前記遅延量制御端子に基準電圧を接続し、他の各遅延ラインを構成する前記遅延素子の前記遅延量制御端子に各平均化フィルタの出力が接続されることで各遅延ラインの出力が所定の位相差を持つように制御する遅延量制御部と、複数かつ同数個の前記遅延素子を直列に接続して構成した複数の遅延ラインを備え、各遅延ラインにおける前記基準電圧を前記遅延量制御端子に接続した前記遅延素子の数及び前記平均化フィルタの出力電圧を前記遅延量制御端子に接続した前記遅延素子の数の組み合わせを異ならせたクロック遅延部と、を備え、前記クロック遅延部の各遅延ラインに基準クロックを入力することにより、所定の位相差を持つ多相クロックを生成する多相クロック生成回路を特徴とする。
【００１０】
また、請求項３に記載の発明は、請求項１又２記載の多相クロック生成回路で生成したクロックを用いてオーバーサンプリングを行うオーバーサンプリング回路を特徴とする。
また、請求項４に記載の発明は、１対の入出力端子と、遅延量制御端子と、を備え、前記遅延量制御端子にバイアスした電圧に応じた遅延量を発生させる遅延素子を複数個直列に接続して構成した２つの遅延ラインと、前記２つの遅延ラインの出力の位相差を検出する位相比較器と、前記位相比較器の出力を平均化する平均化フィルタと、を備え、前記２つの遅延ラインのうち一方の遅延ラインを構成する前記遅延素子の前記遅延量制御端子に、基準電圧を接続し、他方の遅延ラインを構成する前記遅延素子の前記遅延量制御端子に前記平均化フィルタの出力が接続されることで各遅延ラインの出力が所定の位相差を持つように制御する遅延量制御部と、複数かつ同数個の前記遅延素子を直列に接続して構成した複数の遅延ラインを備え、各遅延ラインにおける前記基準電圧を前記遅延量制御端子に接続した前記遅延素子の数及び前記平均化フィルタの出力電圧を前記遅延量制御端子に接続した前記遅延素子の数の組み合わせを異ならせた位相シフト部と、を備え、前記位相シフト部の各遅延ラインにシリアルデータパターンを入力して、所定の位相差を持つシリアルデータパターンを生成する位相シフト回路を特徴とする。
【００１１】
また、請求項５に記載の発明は、１対の入出力端子と、遅延量制御端子と、を備え、前記遅延量制御端子にバイアスした電圧に応じた遅延量を発生させる遅延素子を複数個直列に接続して構成した複数の遅延ラインと、前記複数の遅延ラインのうち、１つの遅延ラインと、他の各遅延ラインとの位相差を検出する複数の位相比較器と、各位相比較器の出力を平均化する複数の平均化フィルタと、を備え、前記複数の遅延ラインのうち１つの遅延ラインを構成する前記遅延素子の前記遅延量制御端子に基準電圧を接続し、他の各遅延ラインを構成する前記遅延素子の前記遅延量制御端子に各平均化フィルタの出力が接続されることで各遅延ラインの出力が所定の位相差を持つように制御する遅延量制御部と、複数かつ同数個の前記遅延素子を直列に接続して構成した複数の遅延ラインを備え、各遅延ラインにおける前記基準電圧を前記遅延量制御端子に接続した前記遅延素子の数と及び前記平均化フィルタの出力電圧を前記遅延量制御端子に接続した前記遅延素子の数の組み合わせを異ならせた位相シフト部と、を備え、前記位相シフト部の各遅延ラインにシリアルデータパターンを入力して、所定の位相差を持つシリアルデータパターンを生成する位相シフト回路を特徴とする。
また、請求項６に記載の発明は、請求項４又５記載の位相シフト回路を用いて生成した多相シリアルデータパターンを用いてオーバーサンプリングを行うオーバーサンプリング回路を特徴とする
【発明の効果】
【００１２】
このような構成としたことにより、本発明の多相クロック生成回路では、多相クロックの所定の位相差が多相クロック生成回路の遅延素子の位相差によらないので、遅延素子単体の遅延時間に比べて微小な位相差を容易に実現することが可能である。さらに、微小な位相差を発生させるために高速動作が必要とされる従来型の回路に比べて、本発明の多相クロック生成回路では、遅延素子の高速動作が求められないので消費電流の抑制が可能である。
また、本発明の位相シフト回路では、位相シフト回路の所定の位相差が位相シフト回路の遅延素子の位相差によらないので、遅延素子単体の遅延時間に比べて微小な位相差を容易に実現することが可能である。さらに、微小な位相差を発生させるために高速動作が必要とされる従来型の回路に比べて、本発明の位相シフト回路では、遅延素子の高速動作が求められないので消費電流の抑制が可能である。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明の最良の実施形態を図面に基づいて説明する。
［第１の実施形態］
図１は本発明の第１の実施形態である多相クロック生成回路を含むオーバーサンプリング型データリカバリ回路を示す図である。
図１に示すように、本発明の第１の実施形態の多相クロック生成回路を含むデータリカバリ回路は、多相クロック生成部（多相クロック生成回路）１０、オーバーサンプリング部３０、シンボルデータ復元部４０から構成される。
多相クロック生成部１０は、遅延量制御部１１とクロック遅延部２０とで構成され、基準クロックＲＥＦＣＬＫＰとＲＥＦＣＬＫＭおよび基準バイアスＶＲＥＦが入力され所定の位相差（本実施形態では２５ピコ秒）を持つ１６位相クロックＣＫ［０：１５］を出力する。
ここで、基準クロックＲＥＦＣＬＫＰとＲＥＦＣＬＫＭは周波数２．５ＧＨｚで位相差が１８０°の正転と反転の関係のクロック（位相差が２００ピコ秒）である。
本実施例において、遅延量制御部１１はそれぞれ遅延素子１５を４個直列に接続して構成した２つの遅延ライン１２と位相比較器１３と平均化フィルタ１４で構成されている。
【００１４】
後で詳述するように、遅延量制御部１１では２つの遅延ライン１２を用いて所定の遅延量を発生させるバイアスを生成する。
オーバーサンプリング部３０は多相クロック生成部１０から供給される多相クロックＣＫ０〜１５により受信データＤａｔａを取り込み、オーバーサンプリングデータＯＶＳＤ［０：１５］を出力する。
より詳しくは、オーバーサンプリング部３０はサンプリングＦＦ（フリップフロップ）部３１と並列化部３２で構成される。サンプリングＦＦ部３１は受信データＤａｔａを多相クロック生成部１０で生成した等間隔の位相差をもつ多相クロックＣＫ０〜ＣＫ１５の立ち上がり（または立ち下がり）のタイミングでサンプリングされる。サンプリングＦＦ部３１の出力は多相クロック生成部１０で生成した位相差をもつ。
並列化部３２は位相差をもって入力されるデータＤ０〜Ｄ１５を１つのクロックに同期したパラレルデータとして出力する。
本実施形態では並列化部３２で入力データＤ０〜１５のデータレート及びバス幅を変えずにタイミングだけを調整して出力しているが、並列化部３２の直前または直後にバス幅を大きくしてデータレートを下げるシリアルパラレル変換を施してからシンボルデータ復元部４０に出力することもできる。
また、シンボルデータ復元部４０はオーバーサンプリングデータＯＶＳＤからシンボルデータＳＹＭとシンボルクロックＳＹＭＣＬＫを生成する。
【００１５】
次に、遅延量制御部における遅延の発生の仕組みについて詳細に説明する。
図２は、遅延ラインを構成する遅延素子の例を示す図である。
図２（ａ）は、ブロック図であり、（ｂ）、（ｃ）は、回路図の一例である。
各々の遅延素子１５は遅延量制御端子ＣＮＴに入力される電圧に応じて入力端子ＩＮと出力端子ＯＵＴに位相差（遅延）を発生させるようになっている。
図１に戻り、遅延量制御部１１を構成する２つの遅延ライン１２のうち一方の遅延ライン１２−１の遅延量制御端子ＣＮＴには基準電圧ＶＲＥＦを接続し、他方の遅延ライン１２−２の遅延量制御端子ＣＮＴには、２つの遅延ラインの出力を位相比較器１３に入力した比較結果を平均化フィルタ１４で平均化して得られる電圧ＤＬＹＢを接続する。
【００１６】
図３は、遅延量制御部１１でＤＬＹＢがロックするまでの動作過程を示す図である。
図３に従い、遅延量制御部１１の遅延量が決定するまでの動作について述べる。動作開始状態（Ｉ）で、ＤＬＹＢは電源電圧に充電されている。ＤＬＹＢが電源電圧に充電された状態では、遅延量制御端子ＣＮＴにロック電圧ＤＬＹＢが接続される遅延素子１５は最も遅延量が小さい状態となる。基準電圧ＶＲＥＦを電源電圧とすれば、動作開始直後は遅延量制御部１１の２つの遅延ライン１２の出力の位相差は０°となる。動作開始後（ＩＩ）はＤＬＹＢがバイアスされた遅延ライン（図中遅延ライン２）の遅延量が大きくなり、２つの遅延ライン１２の位相差が９０°（１００ピコ秒）となったとき（ＩＩＩ）にＤＬＹＢの電圧がロックする。
遅延ライン１２を通過する時間の差が１００ピコ秒なので、基準電圧ＶＲＥＦがバイアスされている遅延素子１５とロック電圧ＤＬＹＢがバイアスされている遅延素子１５の遅延時間の差は１００ピコ秒の４分の１の２５ピコ秒となる。
本実施形態では周波数２．５ＧＨｚのクロックを入力するので、高速動作が可能なアナログ乗算器（図示せず）を用い、平均化フィルタ１４は１次ローパスフィルタを用いるが、高速動作を必要としないシステムではこの限りではなく、一般的な排他的論理和（ＸＯＲ）ゲートを用いた位相比較器を用いることもできる。
また、本発明の実施形態では各遅延ライン１２を構成する遅延素子１５を４個としたが、より小さな位相差を得るためには遅延ラインを構成する遅延素子の総数を増やすことで対応できる。
【００１７】
図１に戻り、次に、クロック遅延部２０について説明する。
クロック遅延部２０は１６個の遅延ライン２１で構成される。本実施形態では、各遅延ライン２１は８個の遅延素子２２を直列に接続して構成される。クロック遅延部２０の遅延ライン２１は遅延量制御部１１の遅延ライン１２と同じ遅延素子を用いて等負荷で設計されるが、遅延素子を直列に接続する段数が異なる。また、クロック遅延部２０の遅延ライン２１と遅延量制御部１１の遅延ライン１２は同様の電気的特性を求められるので同一のレイアウトで設計される。
クロック遅延部２０の１６個の遅延ライン２１の構成はすべて同じだが、各遅延ラインで基準電圧ＶＲＥＦ及びロック電圧ＤＬＹＢにバイアスされる遅延素子２２の数が異なる。
下記の表１に各クロックと、それらを生成する遅延ライン２１、遅延ライン２１を構成する８個の遅延素子２２のうち基準電圧ＶＲＥＦにバイアスされる個数およびロック電圧ＤＬＹＢにバイアスされる個数、遅延時間をまとめる。ただし遅延時間は基準電圧ＶＲＥＦでバイアスされた遅延素子の遅延時間をＸピコ秒とする。
［表１］
【００１８】
例えばＣＫ０を生成する遅延ライン２１では構成する８個の遅延素子２２はすべて基準電圧ＶＲＥＦにバイアスされているので遅延ライン２１の入力と出力の遅延時間は８Ｘピコ秒となる。
ＣＫ１を生成する遅延ライン２１では８個の遅延素子２２のうち７個の遅延素子２２は基準電圧ＶＲＥＦにバイアスされ、１個の遅延素子２２はロック電圧ＤＬＹＢにバイアスされているので遅延ラインの遅延時間は８Ｘ＋２５ピコ秒となる。従って隣り合うクロックの位相差は２５ピコ秒となる。同様にＣＫ２〜ＣＫ１５でも隣り合うクロックとの位相差は２５ピコ秒となる。
本実施形態の多相クロック生成回路１０を含むデータリカバリ回路では位相差２５ピコ秒の微小な位相差を持つ１６位相の多相クロックでの高精度のオーバーサンプリングを実現することができる。
また、所定の位相差（ここでは２５ピコ秒）が遅延素子の遅延時間とならない。つまり遅延素子単体の遅延時間に比べて微小な位相差を実現することが可能である。すなわち、多相クロックの所定の位相差と遅延素子１段の遅延時間が独立なので、より位相差の微小な多相クロックを生成することができる。
また、遅延素子を高速に動作させなければならない必要がないので、従来回路に比べて遅延素子の消費電流を抑制することができる。
本実施形態では、例として基準クロックを２．５ＧＨｚとし、データレートを５Ｇｂｐｓのシリアルデータのデータリカバリ回路を想定しているが、基準クロック及びデータレートはこの限りではなく、あらゆる基準クロックおよびデータレートに適応できる。
【００１９】
［第２の実施形態］
図４は本発明の第２の実施形態である多相クロック生成回路を含むオーバーサンプリング型データリカバリ回路を示す図である。
なお、第１の実施形態の実施形態と同じ構成要素には、同じ符号を付して説明している。
本実施形態の多相クロック生成回路は、多相クロック生成部１０ａ、オーバーサンプリング部３０、シンボルデータ復元部４０を備える。
本実施形態では並列化部３２で入力データＤ０〜１５のデータレート及びバス幅を変えずにタイミングだけを調整して出力しているが、第１の実施形態と同様に、並列化部３２の直前または直後にバス幅を大きくしてデータレートを下げるシリアルパラレル変換を施してからシンボルデータ復元部４０に出力することもできる。
多相クロック生成部１０ａは遅延量制御部１１ａとクロック遅延部２０ａで構成される。多相クロック生成部１０ａは基準クロックＲＥＦＣＬＫＰとＲＥＦＣＬＫＭおよび基準バイアスＶＲＥＦが入力され所定の位相差（本実施形態では２５ピコ秒）を持つ１６位相クロックＣＫ［０：１５］を出力する。
基準クロックＲＥＦＣＬＫＰとＲＥＦＣＬＫＭは周波数２．５ＧＨｚで位相差が１８０°の正転と反転の関係のクロック（位相差が２００ピコ秒）である。
【００２０】
本実施形態における遅延量制御部１１ａは３つの遅延ライン１２（１２−１、１２−２、１２−３）と２つの位相比較器１３と２つの平均化フィルタ１４で構成される。遅延量制御部１１では３つの遅延ライン１２を用いて２種類の遅延量を発生させる２種類のバイアス（ＤＬＹＢ１、ＤＬＹＢ２）を生成する。
第１の実施形態で述べた原理と同様に、基準電圧ＶＲＥＦがバイアスされている遅延ライン１２−１とロック電圧ＤＬＹＢ１がバイアスされている遅延ライン１２−２の位相差が９０°（１００ピコ秒）となるようにロック電圧ＤＬＹＢ１がロックする。また、ロック電圧ＤＬＹＢ１がバイアスされている遅延ライン１２−２とロック電圧ＤＬＹＢ２がバイアスされている遅延ライン１２−３の位相差も９０°（１００ピコ秒）となるようにロック電圧ＤＬＹＢ２がロックする。基準電圧ＶＲＥＦがバイアスされている遅延素子１５とロック電圧ＤＬＹＢ１がバイアスされている遅延素子１５の遅延時間の差は１００ピコ秒の４分の１なので２５ピコ秒となる。同様に、ロック電圧ＤＬＹＢ１がバイアスされている遅延素子１５とロック電圧ＤＬＹＢ２がバイアスされている遅延素子１５の遅延時間差は１００ピコ秒の４分の１なので２５ピコ秒となる。
【００２１】
従って基準電圧ＶＲＥＦがバイアスされている遅延素子１５の遅延時間をＸピコ秒とすると、ロック電圧ＤＬＹＢ１がバイアスされている遅延素子１５の遅延時間はＸ＋２５ピコ秒となり、さらにロック電圧ＤＬＹＢ２がバイアスされている遅延素子１５の遅延時間はＸ＋５０ピコ秒となる。
本実施形態では周波数２．５ＧＨｚのクロックを入力するので、高速動作が可能なアナログ乗算器（図示せず）を用い、各平均化フィルタ１４は１次ローパスフィルタを用いるが、高速動作を必要としないシステムではこの限りではなく、一般的な排他的論理和（ＸＯＲ）ゲートを用いた位相比較器を用いることもできる。
また、本発明の実施形態では各遅延ライン１２を構成する遅延素子１５を４個としたが、より小さな位相差を得るためには遅延ライン１２を構成する遅延素子１５の総数を増やすことで対応できる。
【００２２】
次に本実施形態のクロック遅延部２０ａについて説明する。本実施形態においては、クロック遅延部は１６個の遅延ライン２１ａで構成される。基準バイアスＶＲＥＦと遅延量制御部１１で生成した２つのバイアス、ロック電圧ＤＬＹＢ１及びＤＬＹＢ２はクロック遅延部２０ａに入力される。各遅延ライン２１ａは４個の遅延素子２２を直列に接続して構成される。クロック遅延部２０ａの遅延ライン２１ａは遅延量制御部１１ａの遅延ラインと同じ遅延素子を用いて等負荷で設計される。また、クロック遅延部２０ａの遅延ライン２１ａと遅延量制御部１１の遅延ライン１２は同様の電気的特性を求められるので同一のレイアウトで設計される。
クロック遅延部２０ａの１６個の遅延ライン１２ａの構成は同じだが、各遅延ラインで基準電圧ＶＲＥＦ及びロック電圧ＤＬＹＢ１及びＤＬＹＢ２にバイアスされる遅延素子の数が異なる。
下記の表２に各クロックとそれを生成する遅延ライン２１ａを構成する４個の遅延素子２２のうち基準電圧ＶＲＥＦにバイアスされる個数およびロック電圧ＤＬＹＢ１にバイアスされる個数、及びロック電圧ＤＬＹＢ２にバイアスされる個数と遅延時間をまとめる。ただし遅延時間は基準電圧ＶＲＥＦでバイアスされた遅延素子の遅延時間をＸピコ秒とする。
［表２］
【００２３】
例えばＣＫ０を生成する遅延ライン２１ａでは構成する４つの遅延素子２２は基準電圧ＶＲＥＦにバイアスされているので遅延ライン２１の入力と出力の遅延時間は４Ｘピコ秒となる。ＣＫ１を生成する遅延ライン２１では４個の遅延素子のうち３個の遅延素子は基準電圧ＶＲＥＦにバイアスされ、１個の遅延素子２２はロック電圧ＤＬＹＢ１にバイアスされているので遅延ライン２１ａの遅延時間は４Ｘ＋２５ピコ秒となる。従って隣り合うクロックの位相差は２５ピコ秒となる。またＣＫ２を生成する遅延ライン２１ａでは４個の遅延素子２２のうち３個の遅延素子２２は基準電圧ＶＲＥＦにバイアスされ、１個の遅延素子はロック電圧ＤＬＹＢ２にバイアスされるので遅延ライン２１ａの遅延時間は４Ｘ＋５０ピコ秒となる。従って隣り合うクロックは２５ピコ秒の位相差を持つことになる。
本実施形態の多相クロック生成回路を含むデータリカバリ回路では位相差２５ピコ秒の微小な位相差を持つ１６位相の多相クロックでの高精度のオーバーサンプリングを実現することができる。
また、本実施形態の多相クロック生成回路では所定の位相差（ここでは２５ピコ秒）が遅延素子の遅延時間とならない。つまり遅延素子単体の遅延時間に比べて微小な位相差を実現することが可能である。すなわち、多相クロックの所定の位相差と遅延素子１段の遅延時間が独立なので、より位相差の微小な多相クロックを生成することができる。
また、遅延素子を高速に動作させる必要がないため、従来回路に比べて遅延素子の消費電流を抑制することができる。
本実施形態では、例として基準クロックを２．５ＧＨｚとし、データレートを５Ｇｂｐｓのシリアルデータのデータリカバリ回路を想定しているが、基準クロック及びデータレートはこの限りではなく、あらゆる基準クロックおよびデータレートに適応できる。
【００２４】
［第３の実施形態］
図５は本発明の第３の実施形態である位相シフト回路を含むオーバーサンプリング型データリカバリ回路を示す図である。
本発明の第３の実施形態を含むデータリカバリ回路の構成は、遅延量制御部５０、位相シフト部６０、オーバーサンプリング部７０、シンボルデータ復元部８０を備える。
遅延量制御部５０は、遅延素子５２から構成される遅延ライン５１を２つ備え、各遅延ライン出力の位相を比較する位相比較器５３、平均化フィルタ５４からなり、第１の実施形態の遅延量制御部１１と同様の構成となっている。
また、オーバーサンプリング部７０は供給される２つのクロックＲＥＦＣＫＰおよびＲＥＦＣＫＭにより多相データｓ[０：７]を取り込み、オーバーサンプリングデータＯＶＳＤ［０：１５］を出力する。
オーバーサンプリング部７０は例えばＦＦ０からＦＦ１５からなるサンプリングＦＦ部７１と並列化部７２で構成される。
サンプリングＦＦ部７１は位相シフト部６０で生成した等間隔の位相差をもつ受信データＤａｔａを、基準クロックＲＥＦＣＬＫＰ、ＲＥＦＣＫＭの立ち上がり（または立ち下り）のタイミングでサンプリングされる。サンプリングＦＦ部７１の出力は位相シフト部６０で生成した位相差をもつ。
並列化部７２は位相差をもって入力されるデータＤ０〜Ｄ１５を１つのクロックに同期したパラレルデータとして出力する。
また、シンボルデータ復元部８０はオーバーサンプリングデータＯＶＳＤからシンボルデータＳＹＭとシンボルクロックＳＹＭＣＬＫを生成する。
【００２５】
第１、２の実施形態では並列化部３２で入力データＤ０〜１５のデータレート及びバス幅を変えずにタイミングだけを調整して出力しているが、並列化部７２の直前または直後にバス幅を大きくしてデータレートを下げるシリアルパラレル変換を施してからシンボルデータ復元部８０に出力することもできる。
遅延量制御部５０において、第１の実施形態で述べた原理と同様に、基準電圧ＶＲＥＦがバイアスされている遅延ライン５１とロック電圧ＤＬＹＢがバイアスされている遅延ライン５１の位相差が９０°（１００ピコ秒）となるようにロック電圧ＤＬＹＢがロックする。基準電圧ＶＲＥＦがバイアスされている遅延素子５２とロック電圧ＤＬＹＢがバイアスされている遅延素子５２の遅延時間の差は１００ピコ秒の４分の１だから２５ピコ秒となる。
本実施形態では周波数２．５ＧＨｚのクロックを入力するので、高速動作が可能なアナログ乗算器（図示せず）を用い、平均化フィルタ５４は１次ローパスフィルタを用いるが、高速動作を必要としないシステムではこの限りではなく、一般的な排他的論理和（ＸＯＲ）ゲートを用いた位相比較器を用いることもできる。
また、本実施形態では遅延ライン５１を構成する遅延素子５２を４個としたが、より小さな位相差を得るためには遅延ライン５１を構成する遅延素子５２の総数を増やすことで対応できる。
【００２６】
次に本実施例の主要な構成である位相シフト部６０について説明する。位相シフト部６０は８個の遅延ライン６１で構成される。基準バイアスＶＲＥＦと遅延量制御部５０で生成したロックバイアスＤＬＵＹＢが入力される。各遅延ライン６１は８個の遅延素子６２を直列に接続して構成される。位相シフト部６０の遅延ライン６１は遅延量制御部５０の遅延ライン６１と同じ遅延素子を用いて等負荷で設計される。また、位相シフト部６０の遅延ライン６１と遅延量制御部５０の遅延ライン５１は同様の電気的特性を求められるので同一レイアウトで設計される。
位相シフト部６０の８個の遅延ライン６１の構成は同じだが、各遅延ライン６１で基準電圧ＶＲＥＦ及びロック電圧ＤＬＹＢにバイアスされる遅延素子６２の数が異なる。
下記の表３に各データｓ[０：７]とそれを生成する遅延ラインを構成する８個の遅延素子のうちＶＲＥＦにバイアスされる個数およびＤＬＹＢにバイアスされる個数および遅延時間をまとめる。ただし遅延時間は基準電圧ＶＲＥＦでバイアスされた遅延素子６２の遅延時間をＸピコ秒とする。
［表３］
【００２７】
例えばＳ０を生成する遅延ライン６１では構成する８個の遅延素子６２は全て基準電圧ＶＲＥＦにバイアスされているので遅延ライン６１の入力と出力の遅延時間は８Ｘピコ秒となる。一方Ｓ１を生成する遅延ライン６１では８個の遅延素子６２のうち７個の遅延素子は基準電圧ＶＲＥＦにバイアスされ、１個の遅延素子はロック電圧ＤＬＹＢにバイアスされるので遅延ライン６１の入力と出力の遅延時間は８Ｘ＋２５ピコ秒となる。従って隣り合うデータの位相差は２５ピコ秒となる。
本実施形態の位相シフト回路を含むデータリカバリ回路では位相差２５ピコ秒の微小な位相差を持つ８位相の多相クロックでの高精度のオーバーサンプリングを実現することができる。
また、本実施形態の位相シフト回路では所定の位相差（ここでは２５ピコ秒）が遅延素子の遅延時間とならない。つまり、遅延素子単体の遅延時間に比べて微小な位相差を実現することが可能である。
すなわち、位相シフト回路の分解能と遅延素子１段の遅延時間が独立なので、より位相差の微小な位相シフト回路を生成することができる。
また、遅延素子を高速に動作させる必要がないため、従来回路に比べて遅延素子の消費電流を抑制することができる。
【００２８】
本実施形態では、例として基準クロックを２．５ＧＨｚとし、データレートを５Ｇｂｐｓのシリアルデータのデータリカバリ回路を想定しているが、基準クロック及びデータレートはこの限りではなく、あらゆる基準クロックおよびデータレートに適応できる。
また、本実施形態では、遅延量制御部５０において、遅延ライン５１を２つ、位相比較器５３、平均化フィルタ５４を１つずつ備えた構成にしたが、第２の実施形態の場合のように、遅延ライン５１を例えば３つとし、その場合位相比較器５３、平均化フィルタ５４をそれぞれ２つ備えて、２種類以上の遅延量を発生させるバイアスを生成するようにしてもよい。
このように構成しても、位相シフト回路の分解能と遅延素子１段の遅延時間が独立なので、より位相差の微小な位相シフト回路を生成することができる。また遅延素子を高速に動作させる必要が無いために消費電流の増大を抑制することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施形態である多相クロック生成回路を含むオーバーサンプリング型データリカバリ回路を示す図。
【図２】遅延素子１５の例を示す図。
【図３】遅延量制御部１１でＤＬＹＢがロックするまでの動作過程を示す図。
【図４】本発明の第２の実施形態である多相クロック生成回路を含むオーバーサンプリング型データリカバリ回路を示す図。
【図５】本発明の第３の実施形態である位相シフト回路を含むオーバーサンプリング型データリカバリ回路を示す図。
【図６】従来から用いられているオーバーサンプリング型のＣＤＲ回路の構成図。
【図７】特許文献１のデータリカバリ回路を説明する図。
【図８】８相の遅延を発生させるＤＬＬの一例を示す図。
【図９】図８の遅延生成部３００を構成する遅延素子３０３の一例を示す図。
【符号の説明】
【００３０】
１０ 多相クロック生成部、１０ａ 多相クロック生成部、１１ 遅延量制御部、１１ａ 遅延量制御部、１２ 遅延ライン、１２ａ 遅延ライン、１３ 位相比較器、１４ 平均化フィルタ、１５ 遅延素子、２０ クロック遅延部、２０ａ クロック遅延部、２１ 遅延ライン、２１ａ 遅延ライン、２２ 遅延素子、３０ オーバーサンプリング部、３１ サンプリングＦＦ部、３２ 並列化部、４０ シンボルデータ復元部、５０ 遅延量制御部、５１ 遅延ライン、５２ 遅延素子、５３ 位相比較器、５４ 平均化フィルタ、６０ 位相シフト部、６１ 遅延ライン、６２ 遅延素子、７０ オーバーサンプリング部、７１ サンプリングＦＦ部、７２ 並列化部、８０ シンボルデータ復元部、１００ 多相クロック生成部、１０１ データサンプリング部、２０３ 多相クロック生成部、２０４ フリップフロップ、２０５ 並列化部、２０６ オーバーサンプリング部、２０７ シンボルデータ復元部、２０８ データ選択部、２０９ デシリアライザ、２１０ 選択信号生成部、２１１ コンマ検出部、３００ 遅延生成部、３０１ 位相比較器、３０３ 遅延素子
【技術分野】
【０００１】
本発明は、所定の位相差を持つクロックを生成するための多相クロック生成回路、位相シフト回路、及びこれらを備えたオーバーサンプリング回路に関する。
【背景技術】
【０００２】
近年、機器間、ボード間、チップ間における大容量、高速データ伝送を満たすために多くの高速インタフェース規格が提唱され、実用化されている。それらのインタフェース規格の多くはシリアル伝送方式が採用されている。シリアル伝送では、予め定められた周波数を基にデータが伝送される。伝送されるデータにはその周波数のクロックが重畳され、データ受信部では、受信したデータからこのクロックを抽出し、抽出されたクロック信号に基づいて受信データを復元している。これらの復元動作を行う回路をクロックデータリカバリ（Clock Data Recovery、以下ＣＤＲと略す）回路と呼ばれている。
従来のＣＤＲ回路では、一般にＰＬＬ（Phase Locked Loop）回路が用いられ、ＰＬＬ回路中のＶＣＯ（Voltage Controlled Oscillator）の発振クロックが受信データの位相に同期するように制御され、再生クロックとして抽出される。そしてこの再生クロックを基準として受信データをラッチすることにより正確に受信データが復元される。
しかし、データレートの増大によって、ＶＣＯの発信周波数も増大し、そのようなＶＣＯを組み込んだＣＤＲ回路は、チップサイズの増大、消費電流の増大、コストアップなどのデメリットが増大する。また高速化により配線遅延が無視できなくなるので、素子配置や配線遅延は使用するデバイスの特性に大きく依存するため、プロセスごとにレイアウトの再設計を行う必要が生じ、回路の再利用性が低下し、開発期間の増大を招く。
このような問題を解決するものとして、オーバーサンプリング型のＣＤＲ回路が提案されている（非特許文献１参照）。
【０００３】
図６は従来から用いられているオーバーサンプリング型のＣＤＲ回路の構成図である。
図６に示すようにＣＤＲ回路は、多相クロック生成部１００がＰＬＬやＤＬＬ（Delay Locked Loop）などにより構成され、基準クロック（ＲＥＦＣＬＫ）から所定位相ずつシフトした等間隔の位相差を有する多相クロックを生成する。
データサンプリング部１０１は、入力データ（ＤＡＴＡ）をデータ端子に共通入力し、多相クロック生成部１００からの多相クロック（ＣＬＫ１〜ＣＬＫＮ）をそれぞれクロック端子に入力して、各クロックの立ち上がり（または立ち下り）で入力データを取り込む。すなわち、データサンプリング部１０１から出力されるデータは、入力データが所定の位相ずれたクロックでサンプリングされたものとなる。
ディジタルＰＬＬ（ＤＰＬＬ）１０２はデータサンプリング部１０１から供給されるビット列から、論理が反転する反転タイミングを検出し、そのタイミングに同期する位相のクロックを多相クロックの中から選択し、再生クロック（ＲＥＣＣＬＫ）として復元する。また、再生クロック（ＲＥＣＣＬＫ）と所定の位相差（例えば逆位相）をもつクロックで取り込んだデータを再生データ（ＲＥＣＤＡＴＡ）として選択し、出力する。このとき再生クロックの選択には、データの反転タイミングをフィルタで平滑化して検出している。このような構成にすれば、多相クロック生成部１００以外はディジタル回路で構成できるので実現が比較的容易になる。しかしながら、この回路構成に用いる多相クロックは、相互の位相差が問題となり、位相差が等間隔でない場合には誤動作を生じる恐れがある。
このような問題を解決するものとして、入力データに含まれるデータに含まれるクロックよりも周波数が同等以下の独立したクロックでデータを正確に復元するデータリカバリ回路が提案されている（特許文献１参照）。
【０００４】
図７は、特許文献１のデータリカバリ回路を説明する図である。
図７において、特許文献１で提案されているデータリカバリ回路は、多相クロック生成部２０３、オーバーサンプリング部２０６、シンボルデータ復元部２０７とで構成される。
多相クロック生成部２０３は、基準クロックＲＥＦＣＬＫから生成された所定周波数のクロックを所定位相ずつシフトし、ほぼ等間隔の位相を有する多相クロックを生成する。
オーバーサンプリング部２０６は、多相クロック生成部２０３から供給される多相クロックＣＫ０〜ＣＫ１１により受信データＤａｔａを取り込みオーバーサンプリングデータＯＶＳＤを出力する。オーバーサンプリング部２０６はオーバーサンプリング数のフリップフロップ２０４と、入力されたデータを１つのクロック（例えばＣＫ０）に同期させて出力する並列化部２０５を備えている。
シンボルデータ復元部２０７は、データ選択部２０８、ＤＥＳ（デシリアライザ）２０９、選択信号生成部２１０、コンマ検出部２１１よりなり、オーバーサンプリングデータＯＶＳＤからシンボルデータＳＹＭを復元し、シンボルクロックＳＹＭＣＬＫを生成する。
すなわち、選択信号生成部２１０は、オーバーサンプリングデータＯＶＳＤの取り込み位相を指示し、データ選択部２０８は、選択信号生成部２１０からの支持に従い、オーバーサンプリングデータＯＶＳＤから復元データを出力する。また、コンマ検出部２１１は、転送データに所定間隔で挿入されたコンマ符号を検出しコンマ検出信号を出力する。
また、デシリアライザ２０９は、コンマ検出信号を基に、データ選択部６から供給される復元データをシンボルデータＳＹＭにパラレル変換し、また、シンボルクロックＳＹＭＣＬＫの生成も行なう。
【特許文献１】特開２００５−１９２１９２公報
【非特許文献１】B.Kim et. Al. "A 30-MHz Hybrid Analog/Digital Clock Recovery Circuit in 2-um CMOS" IEEE, JSSC, December 1990, pp.1385-1394
【発明の開示】
【発明が解決しようとする課題】
【０００５】
かかるデータリカバリ回路においては、さらにデータリカバリ精度を上げるためにはオーバーサンプリング数を増加させる必要がある。しかしながらオーバーサンプリング数を増やすために必要な多相クロックの生成には以下の問題がある。以下に多相クロックの生成に関する問題を述べる。
多相クロックは一般にＤＬＬ（Delay Locked Loop）と呼ばれる回路で生成する。
【０００６】
図８は、８相の遅延を発生させるDLLの一例を示す図である。
図８に示すように、ＤＬＬは遅延素子３０３から構成される遅延生成部３００、位相比較器（Phase Detector：ＰＤ）３０１、ローパスフィルタ（Low Pass Filter：ＬＰＦ）などの平均化フィルタ３０２で構成される。
まず、ＰＬＬ（Phase Locked Loop）で生成した基準クロックが遅延生成部３００に入力される。
位相比較器３０１は基準クロックと遅延生成部３００の出力の位相差を検出して所定の位相差でロックさせる。例えば、1周期が４００ｐｓ（ピコ秒）の２．５ＧＨｚの基準クロックを入力すれば４００ｐｓの８分の１の５０ｐｓの位相差を持つ８位相クロックが生成される。
上記のＤＬＬ回路で、オーバーサンプリング数を増やすために多相クロックの位相数を増やす場合は遅延ライン（遅延生成部）３００を構成する遅延素子３０３の数を増やすことで対応できるが、位相差の最小値は基準クロックが遅延素子３０３を通過する最小時間で決まる。この時間はトランジスタ製造プロセスに大きく依存するパラメーターであり、テクノロジーごとに限界が存在する。一例としては最小線幅９０ナノメータープロセステクノロジーで３０ピコ秒以上である。
【０００７】
図９は、遅延生成部３００を構成する遅延素子３０３の一例を示す図であり、図９（ａ）は、ブロック図、図９（ｂ）は、回路図の一例である。
遅延素子３０３の遅延時間はＣＮＴ電圧によって決まる。ＣＮＴ電圧が増加すると、遅延素子に流れる電流が増加し次段の負荷を充放電する時間が小さくなり、遅延時間が小さくなる。逆に、ＣＮＴ電圧が減少すると、遅延素子に流れる電流が減少し次段の負荷を充放電する時間が大きくなり、遅延時間が大きくなる。また、上述の通りＣＮＴ電圧を増加させると遅延素子に流れる貫通電流が増加するので必然的に消費電流が増大してしまう。
本発明は上記の問題に鑑み、より位相差の微小な多相クロックを生成しつつ、消費電流の増大を抑制した多相クロック生成回路及び多相クロック生成回路を用いたオーバーサンプリング回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、請求項１に記載の発明は、１対の入出力端子と、遅延量制御端子と、を備え、前記遅延量制御端子にバイアスした電圧に応じた遅延量を発生させる遅延素子を複数個直列に接続して構成した２つの遅延ラインと、前記２つの遅延ラインの出力の位相差を検出する位相比較器と、前記位相比較器の出力を平均化する平均化フィルタと、を備え、前記２つの遅延ラインのうち一方の遅延ラインを構成する前記遅延素子の前記遅延量制御端子に基準電圧を接続し、他方の遅延ラインを構成する前記遅延素子の前記遅延量制御端子に前記平均化フィルタの出力が接続されることで各遅延ラインの出力が所定の位相差を持つように制御する遅延量制御部と、複数かつ同数個の前記遅延素子を直列に接続して構成した複数の遅延ラインを備え、各遅延ラインにおける前記基準電圧を前記遅延量制御端子に接続した前記遅延素子の数及び前記平均化フィルタの出力電圧を前記遅延量制御端子に接続した前記遅延素子の数の組み合わせを異ならせたクロック遅延部と、を備え、前記クロック遅延部の各遅延ラインに基準クロックを入力することにより、所定の位相差を持つ多相クロックを生成する多相クロック生成回路を特徴とする。
【０００９】
また、請求項２に記載の発明は、１対の入出力端子と、遅延量制御端子と、を備え、前記遅延量制御端子にバイアスした電圧に応じた遅延量を発生させる遅延素子を複数個直列に接続して構成した複数の遅延ラインと、前記複数の遅延ラインのうち、１つの遅延ラインと、他の各遅延ラインとの位相差を検出する複数の位相比較器と、各位相比較器の出力を平均化する複数の平均化フィルタと、を備え、前記複数の遅延ラインのうち１つの遅延ラインを構成する前記遅延素子の前記遅延量制御端子に基準電圧を接続し、他の各遅延ラインを構成する前記遅延素子の前記遅延量制御端子に各平均化フィルタの出力が接続されることで各遅延ラインの出力が所定の位相差を持つように制御する遅延量制御部と、複数かつ同数個の前記遅延素子を直列に接続して構成した複数の遅延ラインを備え、各遅延ラインにおける前記基準電圧を前記遅延量制御端子に接続した前記遅延素子の数及び前記平均化フィルタの出力電圧を前記遅延量制御端子に接続した前記遅延素子の数の組み合わせを異ならせたクロック遅延部と、を備え、前記クロック遅延部の各遅延ラインに基準クロックを入力することにより、所定の位相差を持つ多相クロックを生成する多相クロック生成回路を特徴とする。
【００１０】
また、請求項３に記載の発明は、請求項１又２記載の多相クロック生成回路で生成したクロックを用いてオーバーサンプリングを行うオーバーサンプリング回路を特徴とする。
また、請求項４に記載の発明は、１対の入出力端子と、遅延量制御端子と、を備え、前記遅延量制御端子にバイアスした電圧に応じた遅延量を発生させる遅延素子を複数個直列に接続して構成した２つの遅延ラインと、前記２つの遅延ラインの出力の位相差を検出する位相比較器と、前記位相比較器の出力を平均化する平均化フィルタと、を備え、前記２つの遅延ラインのうち一方の遅延ラインを構成する前記遅延素子の前記遅延量制御端子に、基準電圧を接続し、他方の遅延ラインを構成する前記遅延素子の前記遅延量制御端子に前記平均化フィルタの出力が接続されることで各遅延ラインの出力が所定の位相差を持つように制御する遅延量制御部と、複数かつ同数個の前記遅延素子を直列に接続して構成した複数の遅延ラインを備え、各遅延ラインにおける前記基準電圧を前記遅延量制御端子に接続した前記遅延素子の数及び前記平均化フィルタの出力電圧を前記遅延量制御端子に接続した前記遅延素子の数の組み合わせを異ならせた位相シフト部と、を備え、前記位相シフト部の各遅延ラインにシリアルデータパターンを入力して、所定の位相差を持つシリアルデータパターンを生成する位相シフト回路を特徴とする。
【００１１】
また、請求項５に記載の発明は、１対の入出力端子と、遅延量制御端子と、を備え、前記遅延量制御端子にバイアスした電圧に応じた遅延量を発生させる遅延素子を複数個直列に接続して構成した複数の遅延ラインと、前記複数の遅延ラインのうち、１つの遅延ラインと、他の各遅延ラインとの位相差を検出する複数の位相比較器と、各位相比較器の出力を平均化する複数の平均化フィルタと、を備え、前記複数の遅延ラインのうち１つの遅延ラインを構成する前記遅延素子の前記遅延量制御端子に基準電圧を接続し、他の各遅延ラインを構成する前記遅延素子の前記遅延量制御端子に各平均化フィルタの出力が接続されることで各遅延ラインの出力が所定の位相差を持つように制御する遅延量制御部と、複数かつ同数個の前記遅延素子を直列に接続して構成した複数の遅延ラインを備え、各遅延ラインにおける前記基準電圧を前記遅延量制御端子に接続した前記遅延素子の数と及び前記平均化フィルタの出力電圧を前記遅延量制御端子に接続した前記遅延素子の数の組み合わせを異ならせた位相シフト部と、を備え、前記位相シフト部の各遅延ラインにシリアルデータパターンを入力して、所定の位相差を持つシリアルデータパターンを生成する位相シフト回路を特徴とする。
また、請求項６に記載の発明は、請求項４又５記載の位相シフト回路を用いて生成した多相シリアルデータパターンを用いてオーバーサンプリングを行うオーバーサンプリング回路を特徴とする
【発明の効果】
【００１２】
このような構成としたことにより、本発明の多相クロック生成回路では、多相クロックの所定の位相差が多相クロック生成回路の遅延素子の位相差によらないので、遅延素子単体の遅延時間に比べて微小な位相差を容易に実現することが可能である。さらに、微小な位相差を発生させるために高速動作が必要とされる従来型の回路に比べて、本発明の多相クロック生成回路では、遅延素子の高速動作が求められないので消費電流の抑制が可能である。
また、本発明の位相シフト回路では、位相シフト回路の所定の位相差が位相シフト回路の遅延素子の位相差によらないので、遅延素子単体の遅延時間に比べて微小な位相差を容易に実現することが可能である。さらに、微小な位相差を発生させるために高速動作が必要とされる従来型の回路に比べて、本発明の位相シフト回路では、遅延素子の高速動作が求められないので消費電流の抑制が可能である。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明の最良の実施形態を図面に基づいて説明する。
［第１の実施形態］
図１は本発明の第１の実施形態である多相クロック生成回路を含むオーバーサンプリング型データリカバリ回路を示す図である。
図１に示すように、本発明の第１の実施形態の多相クロック生成回路を含むデータリカバリ回路は、多相クロック生成部（多相クロック生成回路）１０、オーバーサンプリング部３０、シンボルデータ復元部４０から構成される。
多相クロック生成部１０は、遅延量制御部１１とクロック遅延部２０とで構成され、基準クロックＲＥＦＣＬＫＰとＲＥＦＣＬＫＭおよび基準バイアスＶＲＥＦが入力され所定の位相差（本実施形態では２５ピコ秒）を持つ１６位相クロックＣＫ［０：１５］を出力する。
ここで、基準クロックＲＥＦＣＬＫＰとＲＥＦＣＬＫＭは周波数２．５ＧＨｚで位相差が１８０°の正転と反転の関係のクロック（位相差が２００ピコ秒）である。
本実施例において、遅延量制御部１１はそれぞれ遅延素子１５を４個直列に接続して構成した２つの遅延ライン１２と位相比較器１３と平均化フィルタ１４で構成されている。
【００１４】
後で詳述するように、遅延量制御部１１では２つの遅延ライン１２を用いて所定の遅延量を発生させるバイアスを生成する。
オーバーサンプリング部３０は多相クロック生成部１０から供給される多相クロックＣＫ０〜１５により受信データＤａｔａを取り込み、オーバーサンプリングデータＯＶＳＤ［０：１５］を出力する。
より詳しくは、オーバーサンプリング部３０はサンプリングＦＦ（フリップフロップ）部３１と並列化部３２で構成される。サンプリングＦＦ部３１は受信データＤａｔａを多相クロック生成部１０で生成した等間隔の位相差をもつ多相クロックＣＫ０〜ＣＫ１５の立ち上がり（または立ち下がり）のタイミングでサンプリングされる。サンプリングＦＦ部３１の出力は多相クロック生成部１０で生成した位相差をもつ。
並列化部３２は位相差をもって入力されるデータＤ０〜Ｄ１５を１つのクロックに同期したパラレルデータとして出力する。
本実施形態では並列化部３２で入力データＤ０〜１５のデータレート及びバス幅を変えずにタイミングだけを調整して出力しているが、並列化部３２の直前または直後にバス幅を大きくしてデータレートを下げるシリアルパラレル変換を施してからシンボルデータ復元部４０に出力することもできる。
また、シンボルデータ復元部４０はオーバーサンプリングデータＯＶＳＤからシンボルデータＳＹＭとシンボルクロックＳＹＭＣＬＫを生成する。
【００１５】
次に、遅延量制御部における遅延の発生の仕組みについて詳細に説明する。
図２は、遅延ラインを構成する遅延素子の例を示す図である。
図２（ａ）は、ブロック図であり、（ｂ）、（ｃ）は、回路図の一例である。
各々の遅延素子１５は遅延量制御端子ＣＮＴに入力される電圧に応じて入力端子ＩＮと出力端子ＯＵＴに位相差（遅延）を発生させるようになっている。
図１に戻り、遅延量制御部１１を構成する２つの遅延ライン１２のうち一方の遅延ライン１２−１の遅延量制御端子ＣＮＴには基準電圧ＶＲＥＦを接続し、他方の遅延ライン１２−２の遅延量制御端子ＣＮＴには、２つの遅延ラインの出力を位相比較器１３に入力した比較結果を平均化フィルタ１４で平均化して得られる電圧ＤＬＹＢを接続する。
【００１６】
図３は、遅延量制御部１１でＤＬＹＢがロックするまでの動作過程を示す図である。
図３に従い、遅延量制御部１１の遅延量が決定するまでの動作について述べる。動作開始状態（Ｉ）で、ＤＬＹＢは電源電圧に充電されている。ＤＬＹＢが電源電圧に充電された状態では、遅延量制御端子ＣＮＴにロック電圧ＤＬＹＢが接続される遅延素子１５は最も遅延量が小さい状態となる。基準電圧ＶＲＥＦを電源電圧とすれば、動作開始直後は遅延量制御部１１の２つの遅延ライン１２の出力の位相差は０°となる。動作開始後（ＩＩ）はＤＬＹＢがバイアスされた遅延ライン（図中遅延ライン２）の遅延量が大きくなり、２つの遅延ライン１２の位相差が９０°（１００ピコ秒）となったとき（ＩＩＩ）にＤＬＹＢの電圧がロックする。
遅延ライン１２を通過する時間の差が１００ピコ秒なので、基準電圧ＶＲＥＦがバイアスされている遅延素子１５とロック電圧ＤＬＹＢがバイアスされている遅延素子１５の遅延時間の差は１００ピコ秒の４分の１の２５ピコ秒となる。
本実施形態では周波数２．５ＧＨｚのクロックを入力するので、高速動作が可能なアナログ乗算器（図示せず）を用い、平均化フィルタ１４は１次ローパスフィルタを用いるが、高速動作を必要としないシステムではこの限りではなく、一般的な排他的論理和（ＸＯＲ）ゲートを用いた位相比較器を用いることもできる。
また、本発明の実施形態では各遅延ライン１２を構成する遅延素子１５を４個としたが、より小さな位相差を得るためには遅延ラインを構成する遅延素子の総数を増やすことで対応できる。
【００１７】
図１に戻り、次に、クロック遅延部２０について説明する。
クロック遅延部２０は１６個の遅延ライン２１で構成される。本実施形態では、各遅延ライン２１は８個の遅延素子２２を直列に接続して構成される。クロック遅延部２０の遅延ライン２１は遅延量制御部１１の遅延ライン１２と同じ遅延素子を用いて等負荷で設計されるが、遅延素子を直列に接続する段数が異なる。また、クロック遅延部２０の遅延ライン２１と遅延量制御部１１の遅延ライン１２は同様の電気的特性を求められるので同一のレイアウトで設計される。
クロック遅延部２０の１６個の遅延ライン２１の構成はすべて同じだが、各遅延ラインで基準電圧ＶＲＥＦ及びロック電圧ＤＬＹＢにバイアスされる遅延素子２２の数が異なる。
下記の表１に各クロックと、それらを生成する遅延ライン２１、遅延ライン２１を構成する８個の遅延素子２２のうち基準電圧ＶＲＥＦにバイアスされる個数およびロック電圧ＤＬＹＢにバイアスされる個数、遅延時間をまとめる。ただし遅延時間は基準電圧ＶＲＥＦでバイアスされた遅延素子の遅延時間をＸピコ秒とする。
［表１］
【００１８】
例えばＣＫ０を生成する遅延ライン２１では構成する８個の遅延素子２２はすべて基準電圧ＶＲＥＦにバイアスされているので遅延ライン２１の入力と出力の遅延時間は８Ｘピコ秒となる。
ＣＫ１を生成する遅延ライン２１では８個の遅延素子２２のうち７個の遅延素子２２は基準電圧ＶＲＥＦにバイアスされ、１個の遅延素子２２はロック電圧ＤＬＹＢにバイアスされているので遅延ラインの遅延時間は８Ｘ＋２５ピコ秒となる。従って隣り合うクロックの位相差は２５ピコ秒となる。同様にＣＫ２〜ＣＫ１５でも隣り合うクロックとの位相差は２５ピコ秒となる。
本実施形態の多相クロック生成回路１０を含むデータリカバリ回路では位相差２５ピコ秒の微小な位相差を持つ１６位相の多相クロックでの高精度のオーバーサンプリングを実現することができる。
また、所定の位相差（ここでは２５ピコ秒）が遅延素子の遅延時間とならない。つまり遅延素子単体の遅延時間に比べて微小な位相差を実現することが可能である。すなわち、多相クロックの所定の位相差と遅延素子１段の遅延時間が独立なので、より位相差の微小な多相クロックを生成することができる。
また、遅延素子を高速に動作させなければならない必要がないので、従来回路に比べて遅延素子の消費電流を抑制することができる。
本実施形態では、例として基準クロックを２．５ＧＨｚとし、データレートを５Ｇｂｐｓのシリアルデータのデータリカバリ回路を想定しているが、基準クロック及びデータレートはこの限りではなく、あらゆる基準クロックおよびデータレートに適応できる。
【００１９】
［第２の実施形態］
図４は本発明の第２の実施形態である多相クロック生成回路を含むオーバーサンプリング型データリカバリ回路を示す図である。
なお、第１の実施形態の実施形態と同じ構成要素には、同じ符号を付して説明している。
本実施形態の多相クロック生成回路は、多相クロック生成部１０ａ、オーバーサンプリング部３０、シンボルデータ復元部４０を備える。
本実施形態では並列化部３２で入力データＤ０〜１５のデータレート及びバス幅を変えずにタイミングだけを調整して出力しているが、第１の実施形態と同様に、並列化部３２の直前または直後にバス幅を大きくしてデータレートを下げるシリアルパラレル変換を施してからシンボルデータ復元部４０に出力することもできる。
多相クロック生成部１０ａは遅延量制御部１１ａとクロック遅延部２０ａで構成される。多相クロック生成部１０ａは基準クロックＲＥＦＣＬＫＰとＲＥＦＣＬＫＭおよび基準バイアスＶＲＥＦが入力され所定の位相差（本実施形態では２５ピコ秒）を持つ１６位相クロックＣＫ［０：１５］を出力する。
基準クロックＲＥＦＣＬＫＰとＲＥＦＣＬＫＭは周波数２．５ＧＨｚで位相差が１８０°の正転と反転の関係のクロック（位相差が２００ピコ秒）である。
【００２０】
本実施形態における遅延量制御部１１ａは３つの遅延ライン１２（１２−１、１２−２、１２−３）と２つの位相比較器１３と２つの平均化フィルタ１４で構成される。遅延量制御部１１では３つの遅延ライン１２を用いて２種類の遅延量を発生させる２種類のバイアス（ＤＬＹＢ１、ＤＬＹＢ２）を生成する。
第１の実施形態で述べた原理と同様に、基準電圧ＶＲＥＦがバイアスされている遅延ライン１２−１とロック電圧ＤＬＹＢ１がバイアスされている遅延ライン１２−２の位相差が９０°（１００ピコ秒）となるようにロック電圧ＤＬＹＢ１がロックする。また、ロック電圧ＤＬＹＢ１がバイアスされている遅延ライン１２−２とロック電圧ＤＬＹＢ２がバイアスされている遅延ライン１２−３の位相差も９０°（１００ピコ秒）となるようにロック電圧ＤＬＹＢ２がロックする。基準電圧ＶＲＥＦがバイアスされている遅延素子１５とロック電圧ＤＬＹＢ１がバイアスされている遅延素子１５の遅延時間の差は１００ピコ秒の４分の１なので２５ピコ秒となる。同様に、ロック電圧ＤＬＹＢ１がバイアスされている遅延素子１５とロック電圧ＤＬＹＢ２がバイアスされている遅延素子１５の遅延時間差は１００ピコ秒の４分の１なので２５ピコ秒となる。
【００２１】
従って基準電圧ＶＲＥＦがバイアスされている遅延素子１５の遅延時間をＸピコ秒とすると、ロック電圧ＤＬＹＢ１がバイアスされている遅延素子１５の遅延時間はＸ＋２５ピコ秒となり、さらにロック電圧ＤＬＹＢ２がバイアスされている遅延素子１５の遅延時間はＸ＋５０ピコ秒となる。
本実施形態では周波数２．５ＧＨｚのクロックを入力するので、高速動作が可能なアナログ乗算器（図示せず）を用い、各平均化フィルタ１４は１次ローパスフィルタを用いるが、高速動作を必要としないシステムではこの限りではなく、一般的な排他的論理和（ＸＯＲ）ゲートを用いた位相比較器を用いることもできる。
また、本発明の実施形態では各遅延ライン１２を構成する遅延素子１５を４個としたが、より小さな位相差を得るためには遅延ライン１２を構成する遅延素子１５の総数を増やすことで対応できる。
【００２２】
次に本実施形態のクロック遅延部２０ａについて説明する。本実施形態においては、クロック遅延部は１６個の遅延ライン２１ａで構成される。基準バイアスＶＲＥＦと遅延量制御部１１で生成した２つのバイアス、ロック電圧ＤＬＹＢ１及びＤＬＹＢ２はクロック遅延部２０ａに入力される。各遅延ライン２１ａは４個の遅延素子２２を直列に接続して構成される。クロック遅延部２０ａの遅延ライン２１ａは遅延量制御部１１ａの遅延ラインと同じ遅延素子を用いて等負荷で設計される。また、クロック遅延部２０ａの遅延ライン２１ａと遅延量制御部１１の遅延ライン１２は同様の電気的特性を求められるので同一のレイアウトで設計される。
クロック遅延部２０ａの１６個の遅延ライン１２ａの構成は同じだが、各遅延ラインで基準電圧ＶＲＥＦ及びロック電圧ＤＬＹＢ１及びＤＬＹＢ２にバイアスされる遅延素子の数が異なる。
下記の表２に各クロックとそれを生成する遅延ライン２１ａを構成する４個の遅延素子２２のうち基準電圧ＶＲＥＦにバイアスされる個数およびロック電圧ＤＬＹＢ１にバイアスされる個数、及びロック電圧ＤＬＹＢ２にバイアスされる個数と遅延時間をまとめる。ただし遅延時間は基準電圧ＶＲＥＦでバイアスされた遅延素子の遅延時間をＸピコ秒とする。
［表２］
【００２３】
例えばＣＫ０を生成する遅延ライン２１ａでは構成する４つの遅延素子２２は基準電圧ＶＲＥＦにバイアスされているので遅延ライン２１の入力と出力の遅延時間は４Ｘピコ秒となる。ＣＫ１を生成する遅延ライン２１では４個の遅延素子のうち３個の遅延素子は基準電圧ＶＲＥＦにバイアスされ、１個の遅延素子２２はロック電圧ＤＬＹＢ１にバイアスされているので遅延ライン２１ａの遅延時間は４Ｘ＋２５ピコ秒となる。従って隣り合うクロックの位相差は２５ピコ秒となる。またＣＫ２を生成する遅延ライン２１ａでは４個の遅延素子２２のうち３個の遅延素子２２は基準電圧ＶＲＥＦにバイアスされ、１個の遅延素子はロック電圧ＤＬＹＢ２にバイアスされるので遅延ライン２１ａの遅延時間は４Ｘ＋５０ピコ秒となる。従って隣り合うクロックは２５ピコ秒の位相差を持つことになる。
本実施形態の多相クロック生成回路を含むデータリカバリ回路では位相差２５ピコ秒の微小な位相差を持つ１６位相の多相クロックでの高精度のオーバーサンプリングを実現することができる。
また、本実施形態の多相クロック生成回路では所定の位相差（ここでは２５ピコ秒）が遅延素子の遅延時間とならない。つまり遅延素子単体の遅延時間に比べて微小な位相差を実現することが可能である。すなわち、多相クロックの所定の位相差と遅延素子１段の遅延時間が独立なので、より位相差の微小な多相クロックを生成することができる。
また、遅延素子を高速に動作させる必要がないため、従来回路に比べて遅延素子の消費電流を抑制することができる。
本実施形態では、例として基準クロックを２．５ＧＨｚとし、データレートを５Ｇｂｐｓのシリアルデータのデータリカバリ回路を想定しているが、基準クロック及びデータレートはこの限りではなく、あらゆる基準クロックおよびデータレートに適応できる。
【００２４】
［第３の実施形態］
図５は本発明の第３の実施形態である位相シフト回路を含むオーバーサンプリング型データリカバリ回路を示す図である。
本発明の第３の実施形態を含むデータリカバリ回路の構成は、遅延量制御部５０、位相シフト部６０、オーバーサンプリング部７０、シンボルデータ復元部８０を備える。
遅延量制御部５０は、遅延素子５２から構成される遅延ライン５１を２つ備え、各遅延ライン出力の位相を比較する位相比較器５３、平均化フィルタ５４からなり、第１の実施形態の遅延量制御部１１と同様の構成となっている。
また、オーバーサンプリング部７０は供給される２つのクロックＲＥＦＣＫＰおよびＲＥＦＣＫＭにより多相データｓ[０：７]を取り込み、オーバーサンプリングデータＯＶＳＤ［０：１５］を出力する。
オーバーサンプリング部７０は例えばＦＦ０からＦＦ１５からなるサンプリングＦＦ部７１と並列化部７２で構成される。
サンプリングＦＦ部７１は位相シフト部６０で生成した等間隔の位相差をもつ受信データＤａｔａを、基準クロックＲＥＦＣＬＫＰ、ＲＥＦＣＫＭの立ち上がり（または立ち下り）のタイミングでサンプリングされる。サンプリングＦＦ部７１の出力は位相シフト部６０で生成した位相差をもつ。
並列化部７２は位相差をもって入力されるデータＤ０〜Ｄ１５を１つのクロックに同期したパラレルデータとして出力する。
また、シンボルデータ復元部８０はオーバーサンプリングデータＯＶＳＤからシンボルデータＳＹＭとシンボルクロックＳＹＭＣＬＫを生成する。
【００２５】
第１、２の実施形態では並列化部３２で入力データＤ０〜１５のデータレート及びバス幅を変えずにタイミングだけを調整して出力しているが、並列化部７２の直前または直後にバス幅を大きくしてデータレートを下げるシリアルパラレル変換を施してからシンボルデータ復元部８０に出力することもできる。
遅延量制御部５０において、第１の実施形態で述べた原理と同様に、基準電圧ＶＲＥＦがバイアスされている遅延ライン５１とロック電圧ＤＬＹＢがバイアスされている遅延ライン５１の位相差が９０°（１００ピコ秒）となるようにロック電圧ＤＬＹＢがロックする。基準電圧ＶＲＥＦがバイアスされている遅延素子５２とロック電圧ＤＬＹＢがバイアスされている遅延素子５２の遅延時間の差は１００ピコ秒の４分の１だから２５ピコ秒となる。
本実施形態では周波数２．５ＧＨｚのクロックを入力するので、高速動作が可能なアナログ乗算器（図示せず）を用い、平均化フィルタ５４は１次ローパスフィルタを用いるが、高速動作を必要としないシステムではこの限りではなく、一般的な排他的論理和（ＸＯＲ）ゲートを用いた位相比較器を用いることもできる。
また、本実施形態では遅延ライン５１を構成する遅延素子５２を４個としたが、より小さな位相差を得るためには遅延ライン５１を構成する遅延素子５２の総数を増やすことで対応できる。
【００２６】
次に本実施例の主要な構成である位相シフト部６０について説明する。位相シフト部６０は８個の遅延ライン６１で構成される。基準バイアスＶＲＥＦと遅延量制御部５０で生成したロックバイアスＤＬＵＹＢが入力される。各遅延ライン６１は８個の遅延素子６２を直列に接続して構成される。位相シフト部６０の遅延ライン６１は遅延量制御部５０の遅延ライン６１と同じ遅延素子を用いて等負荷で設計される。また、位相シフト部６０の遅延ライン６１と遅延量制御部５０の遅延ライン５１は同様の電気的特性を求められるので同一レイアウトで設計される。
位相シフト部６０の８個の遅延ライン６１の構成は同じだが、各遅延ライン６１で基準電圧ＶＲＥＦ及びロック電圧ＤＬＹＢにバイアスされる遅延素子６２の数が異なる。
下記の表３に各データｓ[０：７]とそれを生成する遅延ラインを構成する８個の遅延素子のうちＶＲＥＦにバイアスされる個数およびＤＬＹＢにバイアスされる個数および遅延時間をまとめる。ただし遅延時間は基準電圧ＶＲＥＦでバイアスされた遅延素子６２の遅延時間をＸピコ秒とする。
［表３］
【００２７】
例えばＳ０を生成する遅延ライン６１では構成する８個の遅延素子６２は全て基準電圧ＶＲＥＦにバイアスされているので遅延ライン６１の入力と出力の遅延時間は８Ｘピコ秒となる。一方Ｓ１を生成する遅延ライン６１では８個の遅延素子６２のうち７個の遅延素子は基準電圧ＶＲＥＦにバイアスされ、１個の遅延素子はロック電圧ＤＬＹＢにバイアスされるので遅延ライン６１の入力と出力の遅延時間は８Ｘ＋２５ピコ秒となる。従って隣り合うデータの位相差は２５ピコ秒となる。
本実施形態の位相シフト回路を含むデータリカバリ回路では位相差２５ピコ秒の微小な位相差を持つ８位相の多相クロックでの高精度のオーバーサンプリングを実現することができる。
また、本実施形態の位相シフト回路では所定の位相差（ここでは２５ピコ秒）が遅延素子の遅延時間とならない。つまり、遅延素子単体の遅延時間に比べて微小な位相差を実現することが可能である。
すなわち、位相シフト回路の分解能と遅延素子１段の遅延時間が独立なので、より位相差の微小な位相シフト回路を生成することができる。
また、遅延素子を高速に動作させる必要がないため、従来回路に比べて遅延素子の消費電流を抑制することができる。
【００２８】
本実施形態では、例として基準クロックを２．５ＧＨｚとし、データレートを５Ｇｂｐｓのシリアルデータのデータリカバリ回路を想定しているが、基準クロック及びデータレートはこの限りではなく、あらゆる基準クロックおよびデータレートに適応できる。
また、本実施形態では、遅延量制御部５０において、遅延ライン５１を２つ、位相比較器５３、平均化フィルタ５４を１つずつ備えた構成にしたが、第２の実施形態の場合のように、遅延ライン５１を例えば３つとし、その場合位相比較器５３、平均化フィルタ５４をそれぞれ２つ備えて、２種類以上の遅延量を発生させるバイアスを生成するようにしてもよい。
このように構成しても、位相シフト回路の分解能と遅延素子１段の遅延時間が独立なので、より位相差の微小な位相シフト回路を生成することができる。また遅延素子を高速に動作させる必要が無いために消費電流の増大を抑制することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施形態である多相クロック生成回路を含むオーバーサンプリング型データリカバリ回路を示す図。
【図２】遅延素子１５の例を示す図。
【図３】遅延量制御部１１でＤＬＹＢがロックするまでの動作過程を示す図。
【図４】本発明の第２の実施形態である多相クロック生成回路を含むオーバーサンプリング型データリカバリ回路を示す図。
【図５】本発明の第３の実施形態である位相シフト回路を含むオーバーサンプリング型データリカバリ回路を示す図。
【図６】従来から用いられているオーバーサンプリング型のＣＤＲ回路の構成図。
【図７】特許文献１のデータリカバリ回路を説明する図。
【図８】８相の遅延を発生させるＤＬＬの一例を示す図。
【図９】図８の遅延生成部３００を構成する遅延素子３０３の一例を示す図。
【符号の説明】
【００３０】
１０ 多相クロック生成部、１０ａ 多相クロック生成部、１１ 遅延量制御部、１１ａ 遅延量制御部、１２ 遅延ライン、１２ａ 遅延ライン、１３ 位相比較器、１４ 平均化フィルタ、１５ 遅延素子、２０ クロック遅延部、２０ａ クロック遅延部、２１ 遅延ライン、２１ａ 遅延ライン、２２ 遅延素子、３０ オーバーサンプリング部、３１ サンプリングＦＦ部、３２ 並列化部、４０ シンボルデータ復元部、５０ 遅延量制御部、５１ 遅延ライン、５２ 遅延素子、５３ 位相比較器、５４ 平均化フィルタ、６０ 位相シフト部、６１ 遅延ライン、６２ 遅延素子、７０ オーバーサンプリング部、７１ サンプリングＦＦ部、７２ 並列化部、８０ シンボルデータ復元部、１００ 多相クロック生成部、１０１ データサンプリング部、２０３ 多相クロック生成部、２０４ フリップフロップ、２０５ 並列化部、２０６ オーバーサンプリング部、２０７ シンボルデータ復元部、２０８ データ選択部、２０９ デシリアライザ、２１０ 選択信号生成部、２１１ コンマ検出部、３００ 遅延生成部、３０１ 位相比較器、３０３ 遅延素子
【特許請求の範囲】
【請求項１】
１対の入出力端子と、遅延量制御端子と、を備え、前記遅延量制御端子にバイアスした電圧に応じた遅延量を発生させる遅延素子を複数個直列に接続して構成した２つの遅延ラインと、前記２つの遅延ラインの出力の位相差を検出する位相比較器と、前記位相比較器の出力を平均化する平均化フィルタと、を備え、前記２つの遅延ラインのうち一方の遅延ラインを構成する前記遅延素子の前記遅延量制御端子に基準電圧を接続し、他方の遅延ラインを構成する前記遅延素子の前記遅延量制御端子に前記平均化フィルタの出力が接続されることで各遅延ラインの出力が所定の位相差を持つように制御する遅延量制御部と、
複数かつ同数個の前記遅延素子を直列に接続して構成した複数の遅延ラインを備え、各遅延ラインにおける前記基準電圧を前記遅延量制御端子に接続した前記遅延素子の数及び前記平均化フィルタの出力電圧を前記遅延量制御端子に接続した前記遅延素子の数の組み合わせを異ならせたクロック遅延部と、
を備え、前記クロック遅延部の各遅延ラインに基準クロックを入力することにより、所定の位相差を持つ多相クロックを生成することを特徴とする多相クロック生成回路。
【請求項２】
１対の入出力端子と、遅延量制御端子と、を備え、前記遅延量制御端子にバイアスした電圧に応じた遅延量を発生させる遅延素子を複数個直列に接続して構成した複数の遅延ラインと、前記複数の遅延ラインのうち、１つの遅延ラインと、他の各遅延ラインとの位相差を検出する複数の位相比較器と、各位相比較器の出力を平均化する複数の平均化フィルタと、を備え、前記複数の遅延ラインのうち１つの遅延ラインを構成する前記遅延素子の前記遅延量制御端子に基準電圧を接続し、他の各遅延ラインを構成する前記遅延素子の前記遅延量制御端子に各平均化フィルタの出力が接続されることで各遅延ラインの出力が所定の位相差を持つように制御する遅延量制御部と、
複数かつ同数個の前記遅延素子を直列に接続して構成した複数の遅延ラインを備え、各遅延ラインにおける前記基準電圧を前記遅延量制御端子に接続した前記遅延素子の数及び前記平均化フィルタの出力電圧を前記遅延量制御端子に接続した前記遅延素子の数の組み合わせを異ならせたクロック遅延部と、
を備え、前記クロック遅延部の各遅延ラインに基準クロックを入力することにより、所定の位相差を持つ多相クロックを生成することを特徴とする多相クロック生成回路。
【請求項３】
請求項１又２記載の多相クロック生成回路で生成したクロックを用いてオーバーサンプリングを行うことを特徴とするオーバーサンプリング回路。
【請求項４】
１対の入出力端子と、遅延量制御端子と、を備え、前記遅延量制御端子にバイアスした電圧に応じた遅延量を発生させる遅延素子を複数個直列に接続して構成した２つの遅延ラインと、前記２つの遅延ラインの出力の位相差を検出する位相比較器と、前記位相比較器の出力を平均化する平均化フィルタと、を備え、
前記２つの遅延ラインのうち一方の遅延ラインを構成する前記遅延素子の前記遅延量制御端子に、基準電圧を接続し、他方の遅延ラインを構成する前記遅延素子の前記遅延量制御端子に前記平均化フィルタの出力が接続されることで各遅延ラインの出力が所定の位相差を持つように制御する遅延量制御部と、
複数かつ同数個の前記遅延素子を直列に接続して構成した複数の遅延ラインを備え、各遅延ラインにおける前記基準電圧を前記遅延量制御端子に接続した前記遅延素子の数及び前記平均化フィルタの出力電圧を前記遅延量制御端子に接続した前記遅延素子の数の組み合わせを異ならせた位相シフト部と、
を備え、
前記位相シフト部の各遅延ラインにシリアルデータパターンを入力して、所定の位相差を持つシリアルデータパターンを生成することを特徴とする位相シフト回路。
【請求項５】
１対の入出力端子と、遅延量制御端子と、を備え、前記遅延量制御端子にバイアスした電圧に応じた遅延量を発生させる遅延素子を複数個直列に接続して構成した複数の遅延ラインと、前記複数の遅延ラインのうち、１つの遅延ラインと、他の各遅延ラインとの位相差を検出する複数の位相比較器と、各位相比較器の出力を平均化する複数の平均化フィルタと、を備え、前記複数の遅延ラインのうち１つの遅延ラインを構成する前記遅延素子の前記遅延量制御端子に基準電圧を接続し、他の各遅延ラインを構成する前記遅延素子の前記遅延量制御端子に各平均化フィルタの出力が接続されることで各遅延ラインの出力が所定の位相差を持つように制御する遅延量制御部と、
複数かつ同数個の前記遅延素子を直列に接続して構成した複数の遅延ラインを備え、各遅延ラインにおける前記基準電圧を前記遅延量制御端子に接続した前記遅延素子の数と及び前記平均化フィルタの出力電圧を前記遅延量制御端子に接続した前記遅延素子の数の組み合わせを異ならせた位相シフト部と、
を備え、
前記位相シフト部の各遅延ラインにシリアルデータパターンを入力して、所定の位相差を持つシリアルデータパターンを生成することを特徴とする位相シフト回路。
【請求項６】
請求項４又５記載の位相シフト回路を用いて生成した多相シリアルデータパターンを用いてオーバーサンプリングを行うことを特徴とするオーバーサンプリング回路。
【請求項１】
１対の入出力端子と、遅延量制御端子と、を備え、前記遅延量制御端子にバイアスした電圧に応じた遅延量を発生させる遅延素子を複数個直列に接続して構成した２つの遅延ラインと、前記２つの遅延ラインの出力の位相差を検出する位相比較器と、前記位相比較器の出力を平均化する平均化フィルタと、を備え、前記２つの遅延ラインのうち一方の遅延ラインを構成する前記遅延素子の前記遅延量制御端子に基準電圧を接続し、他方の遅延ラインを構成する前記遅延素子の前記遅延量制御端子に前記平均化フィルタの出力が接続されることで各遅延ラインの出力が所定の位相差を持つように制御する遅延量制御部と、
複数かつ同数個の前記遅延素子を直列に接続して構成した複数の遅延ラインを備え、各遅延ラインにおける前記基準電圧を前記遅延量制御端子に接続した前記遅延素子の数及び前記平均化フィルタの出力電圧を前記遅延量制御端子に接続した前記遅延素子の数の組み合わせを異ならせたクロック遅延部と、
を備え、前記クロック遅延部の各遅延ラインに基準クロックを入力することにより、所定の位相差を持つ多相クロックを生成することを特徴とする多相クロック生成回路。
【請求項２】
１対の入出力端子と、遅延量制御端子と、を備え、前記遅延量制御端子にバイアスした電圧に応じた遅延量を発生させる遅延素子を複数個直列に接続して構成した複数の遅延ラインと、前記複数の遅延ラインのうち、１つの遅延ラインと、他の各遅延ラインとの位相差を検出する複数の位相比較器と、各位相比較器の出力を平均化する複数の平均化フィルタと、を備え、前記複数の遅延ラインのうち１つの遅延ラインを構成する前記遅延素子の前記遅延量制御端子に基準電圧を接続し、他の各遅延ラインを構成する前記遅延素子の前記遅延量制御端子に各平均化フィルタの出力が接続されることで各遅延ラインの出力が所定の位相差を持つように制御する遅延量制御部と、
複数かつ同数個の前記遅延素子を直列に接続して構成した複数の遅延ラインを備え、各遅延ラインにおける前記基準電圧を前記遅延量制御端子に接続した前記遅延素子の数及び前記平均化フィルタの出力電圧を前記遅延量制御端子に接続した前記遅延素子の数の組み合わせを異ならせたクロック遅延部と、
を備え、前記クロック遅延部の各遅延ラインに基準クロックを入力することにより、所定の位相差を持つ多相クロックを生成することを特徴とする多相クロック生成回路。
【請求項３】
請求項１又２記載の多相クロック生成回路で生成したクロックを用いてオーバーサンプリングを行うことを特徴とするオーバーサンプリング回路。
【請求項４】
１対の入出力端子と、遅延量制御端子と、を備え、前記遅延量制御端子にバイアスした電圧に応じた遅延量を発生させる遅延素子を複数個直列に接続して構成した２つの遅延ラインと、前記２つの遅延ラインの出力の位相差を検出する位相比較器と、前記位相比較器の出力を平均化する平均化フィルタと、を備え、
前記２つの遅延ラインのうち一方の遅延ラインを構成する前記遅延素子の前記遅延量制御端子に、基準電圧を接続し、他方の遅延ラインを構成する前記遅延素子の前記遅延量制御端子に前記平均化フィルタの出力が接続されることで各遅延ラインの出力が所定の位相差を持つように制御する遅延量制御部と、
複数かつ同数個の前記遅延素子を直列に接続して構成した複数の遅延ラインを備え、各遅延ラインにおける前記基準電圧を前記遅延量制御端子に接続した前記遅延素子の数及び前記平均化フィルタの出力電圧を前記遅延量制御端子に接続した前記遅延素子の数の組み合わせを異ならせた位相シフト部と、
を備え、
前記位相シフト部の各遅延ラインにシリアルデータパターンを入力して、所定の位相差を持つシリアルデータパターンを生成することを特徴とする位相シフト回路。
【請求項５】
１対の入出力端子と、遅延量制御端子と、を備え、前記遅延量制御端子にバイアスした電圧に応じた遅延量を発生させる遅延素子を複数個直列に接続して構成した複数の遅延ラインと、前記複数の遅延ラインのうち、１つの遅延ラインと、他の各遅延ラインとの位相差を検出する複数の位相比較器と、各位相比較器の出力を平均化する複数の平均化フィルタと、を備え、前記複数の遅延ラインのうち１つの遅延ラインを構成する前記遅延素子の前記遅延量制御端子に基準電圧を接続し、他の各遅延ラインを構成する前記遅延素子の前記遅延量制御端子に各平均化フィルタの出力が接続されることで各遅延ラインの出力が所定の位相差を持つように制御する遅延量制御部と、
複数かつ同数個の前記遅延素子を直列に接続して構成した複数の遅延ラインを備え、各遅延ラインにおける前記基準電圧を前記遅延量制御端子に接続した前記遅延素子の数と及び前記平均化フィルタの出力電圧を前記遅延量制御端子に接続した前記遅延素子の数の組み合わせを異ならせた位相シフト部と、
を備え、
前記位相シフト部の各遅延ラインにシリアルデータパターンを入力して、所定の位相差を持つシリアルデータパターンを生成することを特徴とする位相シフト回路。
【請求項６】
請求項４又５記載の位相シフト回路を用いて生成した多相シリアルデータパターンを用いてオーバーサンプリングを行うことを特徴とするオーバーサンプリング回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１０−１６５４５（Ｐ２０１０−１６５４５Ａ）
【公開日】平成２２年１月２１日（２０１０．１．２１）
【国際特許分類】
【出願番号】特願２００８−１７３５６２（Ｐ２００８−１７３５６２）
【出願日】平成２０年７月２日（２００８．７．２）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成２２年１月２１日（２０１０．１．２１）
【国際特許分類】
【出願日】平成２０年７月２日（２００８．７．２）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
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