クロックおよび電源グリッドスタンダードセルを用いたASICデザイン
【解決手段】 ASICソフトウエアデザインツールを用いて配列および配線することができる集積または統合された電源およびクロックグリッド。集積されたグリッドは、電源レールとクロックラインを含む、3つのタイプのグリッドユニットを含む。電源レールおよびクロックラインは、種々のグリッドユニットセルにおいて種々の配向を含む。
【発明の詳細な説明】
【背景技術】
【0001】
特定用途向集積回路(ASIC)は、特定の用途のためにカスタム設計された集積回路であり、システムオンチップ(SoC)とも呼ばれている。ASICを実施する幾つかの例は、セルラーフォン、自動車用コンピュータ、および携帯情報端末(PDA)において見ることができる。上記した例は、制限された機能を有し、それ故、特定のタスクを実行するために使用される。ASICデザインと対照的な例は、マイクロプロセッサである。マイクロプロセッサは、多くの目的に適合するように設計されている。
【0002】
ASIC設計の第1のフェーズは、典型的に、実装されるべきASICの機能的な要求を決定するデザインエンジニアのチームで始まる。要求された機能が一旦決定されると、デザインチームは、それから、ハードウエア記述言語(HDL)を用いてASICの記述を構成する。この組立工程のフェーズは、通常、レジスタ転送レベル(RTL)と呼ばれる。ハードウエア基準言語は、シミュレーションによって動作を検証するため、回路の動作、設計およびテストを記述するのに使用される。そして、論理組立ツール、例えば、シノプシスによるデザインコンパイラ(商標Design Compiler by Synopsys)は、レジスタ転送レベルを、スタンダードセルと呼ばれる低レベル構成の大きな集合に変換するのに使用することができる。
【0003】
スタンダードセルは、ASICの基本的なブロックである。スタンダードセルは、典型的に、ライブラリから取り出され、予め特徴付けされたゲートの集合から構成される。ASIC設計で使用されるスタンダードセルは、ASIC設計の意図された機能に対して特有である。スタンダードセルの集まりと電源グリッドは、必要な電気的接続を提供し、ゲートレベルのネットリスト(gate-level netlist)と呼ばれる。ゲートレベルのネットリストは、配置ツール(placement tool)によって処理され、このツールは、個々のスタンダードセルを電源グリッド内の指定された領域に1つずつ配置する。スタンダードセルは、セルデザインの複雑さに依存して、セル内の局所的な配線またはルーティングのため異なる数の金属層を使用する。スタンダードセルの配置は、多様な特有の制約を受けることになる。それ故、高さの要求が典型的にスタンダードセルに設定され、全てのスタンダードセルが要求される高さまたはその何倍の高さを持つようにされる。
【0004】
ASIC製造の最終的な段階の間に、配線ツール(routing tool)がスタンダードセルと電源グリッド間の電気的な接続を形成する。遅延、クロックスキュー、寄生の抵抗および容量、電力消費の見積もりが行われ、これらがテストの最終ラウンドに使用される。このテストラウンドの間に、デバイスの性能を向上させるようにデザインが変更されても良い。テストが完了したら、デザインは、チップ製造のために最終的にリリースされる。
【0005】
ASICを設計するときの重要な1つのエリアは、クロックの分配(distribution)である。ASICのクロック分配ネットワークは、クロック挿入遅延およびクロックスキューを用いたレイアウトエリアによって特徴付けされる。クロックスキューは、同期回路に見られる事象であり、クロック信号が回路の種々の部品に異なる時間で到来するときに発生し、言い換えれば、クロックソースからのクロック挿入遅延が各々の部品で異なるときに発生する。クロック信号は、クロック回路によって発生され、クロックバッファと金属ルーティング(配線)のバランスされたネットワーク(網)においてASIC全体に分配される。ASICのクロック分配ネットワークの一般的な2つのアーキテクチャは、クロックトランク(Clock Trunk)とクロックツリー(Clock Tree)であり、各々は、物理的および電気的な特徴を有し、その特徴は、アプリケーションに依存するが、一方のクロックアーキテクチャは、他方のものよりもアプリケーションにおいて使用するのにより効果的であり得る。
【0006】
クロックトランクアーキテクチャは、デザイン上、大きな中央の導体またはトランクを含み、導体は、一端または両端から駆動され、トランクから垂直に延びる小さな分岐の導体を有し、トランクの一方の側のASIC部品にクロック信号を分配させる。トランククロック分配ネットワークは、クロックソースから駆動される部品まで等しくない金属通路を有しているため、必然的にアンバランスとなり、各部品までの金属通路の異なるRC遅延によりクロック分配に小さな量のクロックスキューを招く。
【0007】
図1は、クロックトランク構造150の例を表している。クロックトランク構造150は、中央の導体110を含み、導体110は、垂直方向に延在するより小さな分岐導体113を含み、導体の側方にあるASIC部品へクロック信号112を分配する。クロック信号CLK112は、最初にバッファ116を通過し、クロック信号’117となる。信号CLK’117は、バッファ115および111を介して導体110の両端を通過する。バッファ111は、クロックスキューを最小限にするために使用される任意のバッファである。
【0008】
ツリーアーキテクチャは、バランスされたクロック分配スキームであり、設計によってクロックソースから部品まで等しい通路を有する。ツリーアーキテクチャは、中央の分配ポイント、対称の分岐、バッファおよびサブ分岐を使用し、クロックを部品へ分配する。クロックツリーはまた、ルートとトランクを持つことができ、クロックソースを第1の分岐点へ搬送する。クロックツリーの各分岐の金属導体は、通常、緊密に適合または一致(match)されており、それ故、無視することができるクロックスキューを自身のクロック分配ネットワークに取り入れている。しかしながら、低いキューを示すクロックツリーにとって、ネットワーク内の全てのクロックバッファは、緊密に適合された特性を持たなければならず、これらのバッファに与えられる負荷はバランスされなければならない。クロックツリーのバランスされた対称性は、それらがASICツールにより自動的に生成されることを現実的にする。最悪のケースのスキューマージンに適合する完全なクロックネットワークを迅速に生成するけれども、こうしたASICツールの主な欠点は、カスタムクロックツリーのデザインにおいてクロックスキューを達成できるレベルに最小限に抑えることである。
【0009】
図1Aは、埋め込まれたクロックツリー107を特徴とする簡略化されたローベース(row-based)のセルレイアウト100を示している。セルレイアウト100は、電源グリッド(網)を形成する2つの電源供給レールVDD101とVSS103を有する。スタンダードセル105は、電圧供給レール101と103の間の電源グリッド内に置かれる。クロック回路109は、行き先、つまりクロックツリー107のノード111、113、115、117へ送られるクロック信号を発生する。クロック回路109から発生するクロック信号は、ノード113まで走行するのに、ノード111、115、117と同じ距離を持つべきである。もし、ノード113に到達するまでにクロック信号にかかった時間が、ノード111、115または117に到達するためにかかった時間より大きいまたは小さいならば、クロックスキューが生じる。各ノードに到達する時間差の変動がより大きいほど、より大きなクロックスキューとなる。
【0010】
クロックツリーのより詳細な図が図2Aに示されている。H−クロックツリー200は、典型的にASIC設計に用いられる。クロックツリー200は、4つの葉またはノード201、202、203、204を有する。クロックツリー200は、一連の金属配線210とバッファ211を用いて構成される。クロック信号clkは、ツリーを介して送られ、ノード202において信号clk’となり、ノード204において信号clk’’となる。
【0011】
図2Bのタイミング図は、クロック信号clk、clk’、clk’’を図示している。タイミング図からもわかるように、信号clk’とclk’’の立ち上がりエッジの挿入遅延が非常に相違し、スキューを生じさせている。このような相違は、デザインのタイミングバジェット(timing budget)において解決される必要がある。
【発明の開示】
【0012】
複数のデザインセルから回路が形成される。デザインセルは、第1および第2の配向のレールを有するクロックグリッドと、クロックに結合され回路を形成する回路セルとを一緒に形成するグリッドセルを有する。
【0013】
グリッドセルは、電源グリッドを形成するために使用することもでき、電源グリッドは、各グリッドセルの電源とグラウンドのライン間にデカップリングキャパシタンスを提供することができる。電源グリッドはさらに、クロックグリッドのシールドを提供することができる。各グリッドセルはさらに、同一の金属層において、少なくとも1つの電源レールと少なくとも1つのクロックラインを含むことができる。少なくとも1つの電源レールと少なくとも1つのクロックラインは、第1および第2の配向の1つであることができる。
【0014】
多数のタイプのグリッドセルであることができる。これらは、各配向に電源とクロックラインを提供し、異なる配向のレールの相互接続を提供する。グリッドセルの1つのタイプは、少なくとも1つの電源レールと少なくとも1つのクロックラインを第1の配向に含むことができる。他のタイプは、少なくとも1つの電源レールと少なくとも1つのクロックラインを第2の配向に含み、かつ少なくとも1つの他の電源レールを第1の配向に含むことができる。
【0015】
第3のタイプのグリッドセルは、少なくとも1つの電源レールと少なくとも1つのクロックラインを第1および第2の配向の各々に含むことができる。第3のグリッドセルのタイプはまた、異なる配向の電源レールおよび異なる配向のクロックラインを相互接続することができる。
【0016】
回路を形成する方法は、個々のグリッドセルのクロックグリッドを設計し、その中のクロックグリッドに結合された個々のスタンダードセルの回路を設計することを含む。方法はまた、集積または統合された電力およびクロックグリッドを提供することができる。方法は、ASICツールで個々のグリッドセルを配列することを含むことができ、ここで、グリッドセルは、電源とクロックの要素を含んでおり、さらに、ASICツールで個々のスタンダードセルを配列することを含むことができ、ASICツールは、ソフトウエアツールである。
【0017】
デザインシステムもまたh形成されることができる。デザインシステムは、少なくとも1つのスタンダードセル、複数のグリッドユニットセル、複数のグリッドユニットセルおよび少なくとも1つのスタンダードセルを配置するソフトウエアと、配線するソフトウエアとを含む。配線するソフトウエアは、複数のグリッドユニットセル間の相互接続、少なくとも1つのスタンダードセルと複数のグリッドユニットセル間の相互接続、および少なくとも1つのスタンダードセルと少なくとも1つの他のスタンダードセル間の相互接続を提供する。
【0018】
デザインシステムはまた、第1の配向のクロックと電源のラインを提供する第1の配向セル手段と、第2の配向のクロックと電源のラインを提供する第2の配向セル手段と、第1の配向のクロックと電源のラインと第2の配向のクロックと電源のラインを相互接続して提供する相互接続セル手段とを含むことができる。
【0019】
電源とクロックのグリッドの統合または集積は、ASICツールにより容易に実行されるアプリケーションのクロックスキューを減少させ、かつ、ASICデザインに付加的なデバイスを追加することなく、必要なデカップリングおよびシールドを提供する。集積されたクロックおよび電源グリッドはまた、より少ない金属層で構成することができ、従って、ASICデザインの複雑さがより低減される。
【発明を実施するための最良の形態】
【0020】
前述したことおよび本発明の他の目的、特徴および効果は、添付する図面に例示するように、本発明の好ましい実施例の以下の詳細な説明から明らかであり、ここで種々の図面では、同様の参照番号は同一の部分を参照する。図面は、必ずしもスケール通りではなく、その代わりに本発明の原理を例示するよう強調する。
【0021】
図2に示したように、H−クロックツリーの最小限のスキューを達成するため、ノード201−204は、バランスされなければならない。各ノード201−204は、異なる負荷を見るので、ノードをバランスすることは、困難なタスクとなる。
【0022】
クロックトランクおよびクロックツリーアーキテクチャに対する変更または代替は、クロックグリッドアーキテクチャーである。グリッドアーキテクチャは、グリッド(格子)に沿って規則正しい間隔で配置された複数の適合されたクロックバッファによって駆動される、相互接続された配線の直交するアレイによって特徴つけられる。クロックグリッドは、単一の低スキュークロックネットワークを形成し、これは、負荷をバランスするための必要性を未然に防止する。レイアウトにおいて、グリッドは、ASICデザインの全てのクロックされる回路部品をカバーするように延在されなければならない。ASICクロックグリッドは、通常、カスタム設計であり、これは、デザインの配置と配線のエリア(place-and-rout area)に併合されなければならない。クロックグリッドを自動的に生成する商業的に入手可能なASICツールは、今日において存在しない。カスタムクロックグリッドをセルサイズのユニットにサブ分割しかつこれらのユニットをスタンダードセルライブラリに互換性を持たせることによって、本発明者は、自動的なクロックグリッド発生がASICにとって実現可能であり実用的であると考える。本発明者は、スタンダードセルベースのクロックグリッドセルは有益であると考えており、現在のASICツールセットに欠けている自動的なクロックグリッド生成能力の考えは、スタンダードセルをもつレイアウト内に簡単に配置させることが可能であり、かつ存在しているASICデザインフローにシームレスに適合され、高性能なクロック分配を生じさせる。
【0023】
図3Aは、導体グリッド301とバッファ211からなるクロックグリッド300を示している。クロックツリー200に示されるように複数のノードを有する代わりに、図3Aのクロックグリッド300は、1つの共通ノード、すなわち、導体グリッド301を有する。それ故、クロック信号clkがクロックグリッド300に送信されると、1つの共通ノードしかないので、クロックグリッド300の異なる部分は、ほぼ同時に信号clk’とclk’’を受け取る。クロックグリッドで受け取られる種々のクロック信号はまた、図3Bのタイミングダイアグラムで見られるように、ほぼ同時に立ち上がり、立ち下がる。それ故、クロックグリッドシステムを用いると、最小のクロックスキューが達成され得る。導体グリッドを形成する金属導体は、低い抵抗であるが有限の抵抗を有することに留意すべきである。クロックグリッドの構成および負荷容量に依存して、小さいRCベースのクロックスキューが導体グリッドの種々の部分間に存在するであろう。
【0024】
カスタム設計された集積回路に以前に使用されたクロックグリッドシステムを、ASICデザインに実行しようとするとき問題が生じる。配置および配線ツール(placement and routing tools)は、クロックグリッドを含むように設計されておらず、それ故、それらをAICデザインに含ませる能力を有していない。すなわち、配置および配線ツールは、スタンダードセルを配置するように設計され、かつ配置されたスタンダードセル間の相互接続を配線するように設計される。
【0025】
ここに開示される電源およびクロックデザインは、最小限のクロックスキューを可能にし、また種々のASICデザインツールと互換性を有する。グリッドユニットセルを有する集積または統合された電源およびクロックグリッドは、図4に提示され、示される。集積されたクロックおよび電源グリッド400は、集積された電源およびクロックグリッド400の基礎的要素(ビルディングブロック)として働く複数のグリッドユニットセルから構成される。ASICデザインのスタンダードセルと類似の方法で、グリッドユニットセルは、1つずつ配置することができ、集積された電源およびクロックグリッド400を形成するように一緒にタイル張りされ得る。従って、グリッドユニットセルは、ちょうどスタンダードセルに用いられた配置および配線ツールと同様の方法で、これらのツールによってハンドルされ、配置されることができる。
【0026】
図4に示されるように、本発明の実施例によれば、集積された電源およびクロックグリッド400は、垂直な部分403、水平な部分404、および垂直と水平な部分の交差部分405から構成される。さらに、グリッド部分403、404および405は、グリッドユニットセルの3つの異なるタイプから構成される。さらに具体的には、垂直な部分403は、複数の垂直グリッドユニットセル407を含み、水平な部分404は、複数の水平グリッドユニットセル409を含み、交差405は、コーナーグリッドユニットセル411を含む。すなわち、垂直グリッドユニットセル407は、グリッド400の垂直な部分403を構成するのに使用され、他方、水平グリッドユニットセル409は、グリッド400の水平な部分404を構成する。コーナーグリッドユニットセル411は、水平な部分404と垂直な部分403の間の交差405を構成するように設計され、それ故、交差405で、各水平および垂直グリッドユニットセル409、407の相互接続結合器(カプラー)として働く。
【0027】
図4からも理解できるように、グリッド400の水平な部分404は、水平グリッドユニットセル409を水平方向に線形に配置することによって組立てられる。同様に、グリッド400の垂直な部分407は、垂直グリッドユニットセル407を垂直方向に線形に配置することによって組立てられる。コーナーグリッドユニットセル411は、グリッドの垂直な部分403で使用される垂直グリッドユニットセル407を、グリッドの水平な部分404に使用される水平グリッドユニットセル409に相互接続するように、グリッド400の交差405で使用される。
【0028】
ここで、“水平”および“垂直”の用語は、簡単のために全体の説明に使用されるが、それらが実質的に互いに垂直であれば、あらゆる2つの異なる配向を含むことができる。
【0029】
垂直グリッドユニットセル407、水平グリッドユニットセル409、およびコーナーグリッドユニットセル411は、各グリッドユニットセルの簡略化された構成図を提供する図6ないし12を参照して、以降にさらに説明される。
【0030】
図5は、図4の集積された電源およびクロックグリッド400を有するASICを設計するステップを示すフローチャート500である。最初に、ステップ501は、グリッドユニットセルを配置ツールを用い、グリッドユニットセルを所望のグリッドフォーメーションに組織する工程を含む。図4は、グリッドユニットセルがどのように配置されたのかの例を示している。
【0031】
集積された電源およびクロックグリッドを形成する次のステップは、ステップ502に例示されるように、配置ツールを用いてスタンダードセルを配置することである。ステップ501および02で使用される配置ツールは、一般的なASIC配置ツールを用いることができ、あるいは、グリッドユニットセル407、409および411ならびにスタンダードセルのために特に設計されたものであることができる。スタンダードセルは、組立てられるASICデバイスの論理を提供するものであり、グリッドの開口(オープニング)401に配置される。多数のスタンダードセルは、グリッドの各開口内に配置され得る。
【0032】
最後に、電気的な相互接続が個々のグリッドユニットセル間、個々のスタンダードセルとグリッドユニットセル間、および種々の個々のスタンダードセル間に提供される(ステップ503)。電気的な相互接続は、配線ツールを用いて行われ、これもまた一般的なASICソフトウエアのツールであることができる。
【0033】
本発明の1つの特徴によれば、クロックおよび電源グリッドを形成するようにASICに配置されたとき、クロックおよび電源グリッドセルは、隣り合わせること(abutment)によりそれら自身を相互接続することができる。換言すれば、クロックおよび電源グリッドセルを互いに相互接続するために、ASICの配置および配線ツールにより要求される配線がないということである。より具体的には、単にグリッドセルをASICレイアウト内の所望の位置に配置することによって、隣接するセルが隣り合わせること(abutment)を介して互いに電気的に接続されるように、クロックおよび電源グリッドセルが構成され得る。しかしながら、クロックおよび電源は、配置によって形成されたグリッドとクロックおよび電源グリッド構造の内部に含まれるスタンダード論理セルとの間で配線される。
【0034】
水平なグリッドユニット409の平面図が図6に示され、断面図(A−A’)が図7Aおよび図7Bに示され、斜視図が図8に示されている。水平グリッドの構成要素は、キャパシタとして使用される、機能しないトランジスタを形成する。図7Aは、PMOSの例を示し、図7Bは、NMOSの例を示している。
【0035】
図6ないし図8を参照すると、第1導電型のmos−fetウエル601が基板に形成され、2つのソース/ドレイン拡散が第1のウエル601内に形成される。NMOSおよびPMOSの例において、2つのn+拡散615あるいはウエルタップがウエル601内に形成される。ウエルタップ615は、ウエルが適当な電気的な電位にあることを保証する。図7BのNMOSの例では、ウエルタップ615は、機能しないnチャンネルトランジスタのソース/ドレインとして働く。PMOSの例は、さらにp+拡散603を含み、この拡散603は、機能しないpチャンネルトランジスタのソース/ドレインとして働く。p+およびn+拡散603、615は、それぞれ第1(608aおよび608)と第2(609)の水平の電力レールに沿って水平方向に延在する。
【0036】
ゲートオキサイド(酸化物)604は、NMOSの例としてソース/ドレイン拡散615の間に形成され、他方、PMOSの例では、ゲート酸化物604は、ソース/ドレイン拡散603の間に形成される。ゲート酸化物604は、mos−fetゲート604aを形成する導電性のポリシリコン材料によって覆われている。浅いトレンチアイソレーション617が、電子的な絶縁を提供するようにデバイスの外周に形成される。
【0037】
第1の水平な電源レール(608aおよび608b)は、例えば、VDD電圧レールであり、これは、コンタクト605によってソース/ドレイン603に電気的に接続され、第2の水平な電源レール(609)は、例えばVSSであり、これは、コンタクト607によってゲート604aに電気的に接続される。PMOSの例では、第1の水平なレール608aと608bはまたコンタクト619によってウエルタップ615に電気的に接続される。いくつもの数のコンタクトが使用可能であることが理解されるべきである。
【0038】
第1の水平なクロックライン611は、例えばsclkであり、これは、2つの電源レール608aと609との間に置かれ、第2の水平なクロックライン610は、例えばclkであり、これは2つの電源レール608bと609の間に置かれる。あらゆる数のVDDまたはVSSの電源レールが実施され得ることを理解すべきであるが、2つのVDDレールがデバイスのソースおよびドレインと結合するときにデカップリングの影響が生じ、それ故、キャパシタのような特性を提供する。
【0039】
水平な電源レール608、609と水平なクロックライン610、611は、全て第1の金属化層M1で組み立てられる。電源レール間に配置されたクロックラインは、DC信号によって3つの側(サイド)が囲まれかつシールドされ、ASICの隣接する信号への電磁妨害を減少させ、かつ他のASIC信号からクロックへの電磁妨害を減少させる。
【0040】
グリッドユニットセルは、VDD−VSSのデカップリングキャパシタンスを提供するように構成される。PMOSトランジスタの実施例のデカップリングキャパシタンスを詳細に説明する。nウエル601、ウエルタップ615、およびp+拡散603は、図7Aに示すようにPMOSトランジスタ構造を形成する。すなわち、p+拡散603は、トランジスタのソースとドレインである。ゲートがVSSに接続され、ソースとnウエルがVDDに接続された状態で、pチャンネルトランジスタは、ソースとドレイン間に導体を形成するようにチャンネル材料が完全に反転された状態に常に保持される。ここで、ゲート604aは、キャパシタの一方のプレートを構成し、ソース/ドレイン603および形成されたpチャンネルは、他方のプレートを構成し、ゲート酸化物604が2つのプレート間の誘電体材料を構成する。さらに、VDD電位のnウエル601とVSS電位のシリコン基板600との間に形成される接合キャパシタンスは、PMOSトランジスタによって提供されたゲートキャパシタンスにかなり加わる。この構成において、PMOSトランジスタは、各々のグリッドユニットセルの電源とグランドライン間に効果的なデカップリングキャパシタンスを提供する。
【0041】
デカップリングは、ASICデザインの重要なファクターである。集積回路の電圧は、実質的な大きさのスイッチングが回路内に生じると、不安定になる傾向がある。個々のグリッドユニットセルを介してASIC中に分散された、VDDとVSS間にキャパシタンスをもつことは、電圧VDDを安定的に保つことを助け、ASICに大きなエラーが生じることを防ぐ。
【0042】
ASICデザインにおける電圧を安定化するための従来の方法は、クロックツリーの各ノードにデカップリングキャパシタを追加することを含み、標準的な方法では、デカップリングキャパシタは、クロックドライバに置かれる。この方法は、ASICデバイス上に非常に大きな表面エリアを必要とした。よりコンパクトなASICデザインが望まれており、集積回路400の電源グリッドは、外部デバイスを追加する必要なしに、必要なデカップリングキャパシタを提供する。
【0043】
垂直なグリッドユニットセル407の詳細な平面図が図9に示され、図10にその斜視図が示される。図9および図10に例示されるように、垂直グリッドユニットセル407は、例えば、VDD電源レールである2つの第1の垂直電源レール801a、801bと、この2つの第1の垂直電源レール801a、801b間に配置された第2の垂直電源レール802、例えばVSS電源レールを含む。2つの垂直クロックライン804と806(それぞれ例えばクロックclkとsclk)は、第1の電源レール801aおよび801bと第2の垂直電源レール802の間に配置される。具体的に、クロックラインclk804は、第1の垂直電源レール801aと第2の垂直電源レール802の間に位置される。クロックラインsclk806は、第1の垂直電源レール801bと第2の垂直電源レール802の間に位置される。垂直電源レールおよびクロックラインは、すべて第2の金属化層M2で形成され、この層は、第1の金属化層M1よりも高いレベルで形成される。第2の金属化層M2の垂直電源レールおよびクロックラインに加えて、垂直グリッドユニットセル407は、第1の金属化層M1のローカルな水平のVDDおよびVSS電源レール708、709をそれぞれ含む。垂直グリッドユニットセル407の垂直電源レールおよびクロックラインは、ローカルな水平のVDDおよりVSS電源レール708および709に対して垂直に走る。第2の金属化層M2の第1の垂直電源レール801a、801bは、ヴィア901を介して水平なローカルVDD電源レール708a、708bにそれぞれ電気的に接続され、第2の垂直電源レール802は、ビア903を介して水平なローカルVSS電源レール709に電気的に接続される。
【0044】
垂直グリッドユニットセル407において、ローカルな水平電源レール708、709、およびウエル構造703、701は、クロックラインを含まないことを除き、概して、水平グリッドユニットセル409のそれと同様の方法で構成される。垂直グリッドユニット407のローカルな水平電源レールおよびクロックラインは、すべてが第1の金属化層M1で組み立てられた水平グリッドユニットセル409の水平電源レールと同じ高さである。スタンダードセルはまた、第1の金属化層M1と同じ高さからなるロジックを含む。従って、全ての垂直グリッドユニットセルは、集積された電源およびクロックグリッド400の全体に亘って配置される種々のスタンダードセルに電力を供給するために、第1の金属化層M1の電圧部品を含まなければならない。
【0045】
図6ないし図8の水平グリッドユニットセル409のPMOSトランジスタの例と同様に、垂直グリッドユニットセル407は、2つのp+ソース/ドレイン拡散703と2つのn+拡散715がそこに配置されたn型のウエル701を有する。垂直グリッドユニットセル407はまた、NMOSトランジスタ構成を有することができることを理解すべきである。ゲート酸化物704の層は、2つのp+ソース/ドレイン703の間に配置され、mos−fetゲート704aを形成する導電性のポリシリコン材料によって覆われる。ローカルな水平VDD電源レール708aおよび708bは、第1の金属化層M1で構成され、コンタクト705でp+拡散703に接続され、またコンタクト706でn+拡散715に接続される。ローカルな水平VSS電源レール709はまた、第1の金属化層M1で加工され、コンタクト707によってゲート704aに接続される。
【0046】
第1の垂直電源レール801aと801bは、第2の金属化層M2で加工され、ローカルな水平VDD電源レール708a、708bに対して垂直な配向または方向であり、さらにヴィア901を介してローカルな水平VDD電源レール708a、708bに電気的に接続される。第2の垂直電源レール802は、ローカルな水平VSS電源レール709に対して垂直な配向であり、第2の金属化層M2で加工され、さらにヴィア903を介してローカルな水平VSS電源レール709に電気的に接続される。垂直クロックライン804、806は、第2の金属化層M2で加工され、第1の垂直電源レール801aおよびb801bと第2の垂直電源レール802との間に位置される。
【0047】
図11は、コーナーグリッドセル411の平面図を示し、図12は、コーナーグリッドユニットセル411の斜視図を示す。コーナーグリッドユニットセル411は、水平および垂直の両方向に電源およびクロックの要素を含む。水平方向を含む要素の全ては、第1の金属化層M1で構成され、垂直方向を含む要素の全ては、第2の金属化層M2で構成される。2つのp+ソース/ドレイン803と2つのn+ウエルタップ815は、n型ウエル805に拡散される。ゲート酸化物807は、2つのp+ソース/ドレイン803の間にデポジット(付着)され、mos−fetゲート807aを形成する導電性のポリシリコン材料によって覆われる。コーナーグリッドユニットセル411はまた、NMOSトランジスタ構成であることができることを理解すべきである。
【0048】
第1の水平電源レール905aおよび905bは、例えばVDD電圧レールであり、第1の金属化層M1で構成され、コンタクト809を介してp+ソース/ドレイン803に接続され、かつコンタクト810を介してn+ウエルタップ815に接続される。第2の水平電源レール907は、例えばVSS電圧レールであり、これもまた第1の金属化層M1で構成され、コンタクト811を介してゲート807aに接続される。水平クロックライン911および909は、例えばsclkおおびclkは、これらは、それぞれ電源レール905と907の間に金属化層M1で配置される。具体的には、クロックライン911であるsclkは、電源レール905bと907の間に位置される。クロックライン909であるclkは、電源レール905aと907の間に位置される。
【0049】
第1の垂直電源レール1001aおよび1001bは、例えばVDD電圧レールであり、これらは、金属化層M2で構成され、第1の水平電源レール905a、905bにビア913によって接続される。第2の垂直電源レール1003は、例えばVSS電圧レールであり、これは、第2の金属化層M2で構成され、ヴィア915によって水平電源レール907に接続される。垂直クロックライン1005であるclkおよび1007であるsclkは、ヴィア919および917を介して水平クロックライン909であるclkおよび911であるsclkにそれぞれ接続される。
【0050】
コーナーグリッドユニット411は、垂直および水平グリッドユニット407および409の双方にある要素をすべて含むので、コーナーグリッドユニットは、それ故、垂直および水平グリッドユニットセルを結合することができる。
【0051】
本例は、2つの電源VDDレール、1つの電源VSSレール、および2つのクロックラインsclk、clkを持ったものを提示した。種々の数の電圧または電源レールおよびクロックラインを含む他の組合せを用いることができることを理解されよう。また、種々の配向を含む組合せが実施可能である。M1とM2の配向はまた変更することができる。
【0052】
電源およびクロックグリッドの集積または統合は、ASICツールによって容易に実施されるアプリケーションのクロックスキューを減少させるだけでなく、ASICデザインに付加的なデバイスを追加することなくデカップリングおよびシールドを提供する。クロックと電源グリッドの統合の他の利点は、設計がより少ない金属の層で組み立てることが可能となり、従って、ASIC設計の複雑さを非常に低減させる。
【0053】
本発明は、好ましい実施例を参照して示されかつ述べられたが、形状や詳細の種々の変更が特許請求の範囲によって包含される発明の範囲を逸脱することなく成し得ることが当業者であれば理解されよう。
【図面の簡単な説明】
【0054】
【図1】クロックトランクの図である。
【図1A】簡略化されたローベースのセルレイアウトを示す図である。
【図2A】クロックツリーの図である。
【図2B】クロックツリーのスキューを表すタイミング図である。
【図3A】クロックグリッドの図である。
【図3B】クロックグリッドのスキューを表すタイミング図である。
【図4】水平、垂直およびコーナーグリッドユニットセルを含むグリッドシステムの実施を示す図である。
【図5】グリッドデザイン工程を説明するフローチャートである。
【図6】水平なグリッドユニットセルの平面図である。
【図7A】図6の水平なグリッドユニットセルのPMOSの断面図である。
【図7B】図6の水平なグリッドユニットセルのNMOSの断面図である。
【図8】図6の水平なグリッドユニットセルの斜視図である。
【図9】垂直なグリッドユニットセルの平面図である。
【図10】図9の垂直なグリッドユニットセルの斜視図である。
【図11】コーナーグリッドユニットセルの平面図である。
【図12】図11のコーナーグリッドユニットセルの斜視図である。
【背景技術】
【0001】
特定用途向集積回路(ASIC)は、特定の用途のためにカスタム設計された集積回路であり、システムオンチップ(SoC)とも呼ばれている。ASICを実施する幾つかの例は、セルラーフォン、自動車用コンピュータ、および携帯情報端末(PDA)において見ることができる。上記した例は、制限された機能を有し、それ故、特定のタスクを実行するために使用される。ASICデザインと対照的な例は、マイクロプロセッサである。マイクロプロセッサは、多くの目的に適合するように設計されている。
【0002】
ASIC設計の第1のフェーズは、典型的に、実装されるべきASICの機能的な要求を決定するデザインエンジニアのチームで始まる。要求された機能が一旦決定されると、デザインチームは、それから、ハードウエア記述言語(HDL)を用いてASICの記述を構成する。この組立工程のフェーズは、通常、レジスタ転送レベル(RTL)と呼ばれる。ハードウエア基準言語は、シミュレーションによって動作を検証するため、回路の動作、設計およびテストを記述するのに使用される。そして、論理組立ツール、例えば、シノプシスによるデザインコンパイラ(商標Design Compiler by Synopsys)は、レジスタ転送レベルを、スタンダードセルと呼ばれる低レベル構成の大きな集合に変換するのに使用することができる。
【0003】
スタンダードセルは、ASICの基本的なブロックである。スタンダードセルは、典型的に、ライブラリから取り出され、予め特徴付けされたゲートの集合から構成される。ASIC設計で使用されるスタンダードセルは、ASIC設計の意図された機能に対して特有である。スタンダードセルの集まりと電源グリッドは、必要な電気的接続を提供し、ゲートレベルのネットリスト(gate-level netlist)と呼ばれる。ゲートレベルのネットリストは、配置ツール(placement tool)によって処理され、このツールは、個々のスタンダードセルを電源グリッド内の指定された領域に1つずつ配置する。スタンダードセルは、セルデザインの複雑さに依存して、セル内の局所的な配線またはルーティングのため異なる数の金属層を使用する。スタンダードセルの配置は、多様な特有の制約を受けることになる。それ故、高さの要求が典型的にスタンダードセルに設定され、全てのスタンダードセルが要求される高さまたはその何倍の高さを持つようにされる。
【0004】
ASIC製造の最終的な段階の間に、配線ツール(routing tool)がスタンダードセルと電源グリッド間の電気的な接続を形成する。遅延、クロックスキュー、寄生の抵抗および容量、電力消費の見積もりが行われ、これらがテストの最終ラウンドに使用される。このテストラウンドの間に、デバイスの性能を向上させるようにデザインが変更されても良い。テストが完了したら、デザインは、チップ製造のために最終的にリリースされる。
【0005】
ASICを設計するときの重要な1つのエリアは、クロックの分配(distribution)である。ASICのクロック分配ネットワークは、クロック挿入遅延およびクロックスキューを用いたレイアウトエリアによって特徴付けされる。クロックスキューは、同期回路に見られる事象であり、クロック信号が回路の種々の部品に異なる時間で到来するときに発生し、言い換えれば、クロックソースからのクロック挿入遅延が各々の部品で異なるときに発生する。クロック信号は、クロック回路によって発生され、クロックバッファと金属ルーティング(配線)のバランスされたネットワーク(網)においてASIC全体に分配される。ASICのクロック分配ネットワークの一般的な2つのアーキテクチャは、クロックトランク(Clock Trunk)とクロックツリー(Clock Tree)であり、各々は、物理的および電気的な特徴を有し、その特徴は、アプリケーションに依存するが、一方のクロックアーキテクチャは、他方のものよりもアプリケーションにおいて使用するのにより効果的であり得る。
【0006】
クロックトランクアーキテクチャは、デザイン上、大きな中央の導体またはトランクを含み、導体は、一端または両端から駆動され、トランクから垂直に延びる小さな分岐の導体を有し、トランクの一方の側のASIC部品にクロック信号を分配させる。トランククロック分配ネットワークは、クロックソースから駆動される部品まで等しくない金属通路を有しているため、必然的にアンバランスとなり、各部品までの金属通路の異なるRC遅延によりクロック分配に小さな量のクロックスキューを招く。
【0007】
図1は、クロックトランク構造150の例を表している。クロックトランク構造150は、中央の導体110を含み、導体110は、垂直方向に延在するより小さな分岐導体113を含み、導体の側方にあるASIC部品へクロック信号112を分配する。クロック信号CLK112は、最初にバッファ116を通過し、クロック信号’117となる。信号CLK’117は、バッファ115および111を介して導体110の両端を通過する。バッファ111は、クロックスキューを最小限にするために使用される任意のバッファである。
【0008】
ツリーアーキテクチャは、バランスされたクロック分配スキームであり、設計によってクロックソースから部品まで等しい通路を有する。ツリーアーキテクチャは、中央の分配ポイント、対称の分岐、バッファおよびサブ分岐を使用し、クロックを部品へ分配する。クロックツリーはまた、ルートとトランクを持つことができ、クロックソースを第1の分岐点へ搬送する。クロックツリーの各分岐の金属導体は、通常、緊密に適合または一致(match)されており、それ故、無視することができるクロックスキューを自身のクロック分配ネットワークに取り入れている。しかしながら、低いキューを示すクロックツリーにとって、ネットワーク内の全てのクロックバッファは、緊密に適合された特性を持たなければならず、これらのバッファに与えられる負荷はバランスされなければならない。クロックツリーのバランスされた対称性は、それらがASICツールにより自動的に生成されることを現実的にする。最悪のケースのスキューマージンに適合する完全なクロックネットワークを迅速に生成するけれども、こうしたASICツールの主な欠点は、カスタムクロックツリーのデザインにおいてクロックスキューを達成できるレベルに最小限に抑えることである。
【0009】
図1Aは、埋め込まれたクロックツリー107を特徴とする簡略化されたローベース(row-based)のセルレイアウト100を示している。セルレイアウト100は、電源グリッド(網)を形成する2つの電源供給レールVDD101とVSS103を有する。スタンダードセル105は、電圧供給レール101と103の間の電源グリッド内に置かれる。クロック回路109は、行き先、つまりクロックツリー107のノード111、113、115、117へ送られるクロック信号を発生する。クロック回路109から発生するクロック信号は、ノード113まで走行するのに、ノード111、115、117と同じ距離を持つべきである。もし、ノード113に到達するまでにクロック信号にかかった時間が、ノード111、115または117に到達するためにかかった時間より大きいまたは小さいならば、クロックスキューが生じる。各ノードに到達する時間差の変動がより大きいほど、より大きなクロックスキューとなる。
【0010】
クロックツリーのより詳細な図が図2Aに示されている。H−クロックツリー200は、典型的にASIC設計に用いられる。クロックツリー200は、4つの葉またはノード201、202、203、204を有する。クロックツリー200は、一連の金属配線210とバッファ211を用いて構成される。クロック信号clkは、ツリーを介して送られ、ノード202において信号clk’となり、ノード204において信号clk’’となる。
【0011】
図2Bのタイミング図は、クロック信号clk、clk’、clk’’を図示している。タイミング図からもわかるように、信号clk’とclk’’の立ち上がりエッジの挿入遅延が非常に相違し、スキューを生じさせている。このような相違は、デザインのタイミングバジェット(timing budget)において解決される必要がある。
【発明の開示】
【0012】
複数のデザインセルから回路が形成される。デザインセルは、第1および第2の配向のレールを有するクロックグリッドと、クロックに結合され回路を形成する回路セルとを一緒に形成するグリッドセルを有する。
【0013】
グリッドセルは、電源グリッドを形成するために使用することもでき、電源グリッドは、各グリッドセルの電源とグラウンドのライン間にデカップリングキャパシタンスを提供することができる。電源グリッドはさらに、クロックグリッドのシールドを提供することができる。各グリッドセルはさらに、同一の金属層において、少なくとも1つの電源レールと少なくとも1つのクロックラインを含むことができる。少なくとも1つの電源レールと少なくとも1つのクロックラインは、第1および第2の配向の1つであることができる。
【0014】
多数のタイプのグリッドセルであることができる。これらは、各配向に電源とクロックラインを提供し、異なる配向のレールの相互接続を提供する。グリッドセルの1つのタイプは、少なくとも1つの電源レールと少なくとも1つのクロックラインを第1の配向に含むことができる。他のタイプは、少なくとも1つの電源レールと少なくとも1つのクロックラインを第2の配向に含み、かつ少なくとも1つの他の電源レールを第1の配向に含むことができる。
【0015】
第3のタイプのグリッドセルは、少なくとも1つの電源レールと少なくとも1つのクロックラインを第1および第2の配向の各々に含むことができる。第3のグリッドセルのタイプはまた、異なる配向の電源レールおよび異なる配向のクロックラインを相互接続することができる。
【0016】
回路を形成する方法は、個々のグリッドセルのクロックグリッドを設計し、その中のクロックグリッドに結合された個々のスタンダードセルの回路を設計することを含む。方法はまた、集積または統合された電力およびクロックグリッドを提供することができる。方法は、ASICツールで個々のグリッドセルを配列することを含むことができ、ここで、グリッドセルは、電源とクロックの要素を含んでおり、さらに、ASICツールで個々のスタンダードセルを配列することを含むことができ、ASICツールは、ソフトウエアツールである。
【0017】
デザインシステムもまたh形成されることができる。デザインシステムは、少なくとも1つのスタンダードセル、複数のグリッドユニットセル、複数のグリッドユニットセルおよび少なくとも1つのスタンダードセルを配置するソフトウエアと、配線するソフトウエアとを含む。配線するソフトウエアは、複数のグリッドユニットセル間の相互接続、少なくとも1つのスタンダードセルと複数のグリッドユニットセル間の相互接続、および少なくとも1つのスタンダードセルと少なくとも1つの他のスタンダードセル間の相互接続を提供する。
【0018】
デザインシステムはまた、第1の配向のクロックと電源のラインを提供する第1の配向セル手段と、第2の配向のクロックと電源のラインを提供する第2の配向セル手段と、第1の配向のクロックと電源のラインと第2の配向のクロックと電源のラインを相互接続して提供する相互接続セル手段とを含むことができる。
【0019】
電源とクロックのグリッドの統合または集積は、ASICツールにより容易に実行されるアプリケーションのクロックスキューを減少させ、かつ、ASICデザインに付加的なデバイスを追加することなく、必要なデカップリングおよびシールドを提供する。集積されたクロックおよび電源グリッドはまた、より少ない金属層で構成することができ、従って、ASICデザインの複雑さがより低減される。
【発明を実施するための最良の形態】
【0020】
前述したことおよび本発明の他の目的、特徴および効果は、添付する図面に例示するように、本発明の好ましい実施例の以下の詳細な説明から明らかであり、ここで種々の図面では、同様の参照番号は同一の部分を参照する。図面は、必ずしもスケール通りではなく、その代わりに本発明の原理を例示するよう強調する。
【0021】
図2に示したように、H−クロックツリーの最小限のスキューを達成するため、ノード201−204は、バランスされなければならない。各ノード201−204は、異なる負荷を見るので、ノードをバランスすることは、困難なタスクとなる。
【0022】
クロックトランクおよびクロックツリーアーキテクチャに対する変更または代替は、クロックグリッドアーキテクチャーである。グリッドアーキテクチャは、グリッド(格子)に沿って規則正しい間隔で配置された複数の適合されたクロックバッファによって駆動される、相互接続された配線の直交するアレイによって特徴つけられる。クロックグリッドは、単一の低スキュークロックネットワークを形成し、これは、負荷をバランスするための必要性を未然に防止する。レイアウトにおいて、グリッドは、ASICデザインの全てのクロックされる回路部品をカバーするように延在されなければならない。ASICクロックグリッドは、通常、カスタム設計であり、これは、デザインの配置と配線のエリア(place-and-rout area)に併合されなければならない。クロックグリッドを自動的に生成する商業的に入手可能なASICツールは、今日において存在しない。カスタムクロックグリッドをセルサイズのユニットにサブ分割しかつこれらのユニットをスタンダードセルライブラリに互換性を持たせることによって、本発明者は、自動的なクロックグリッド発生がASICにとって実現可能であり実用的であると考える。本発明者は、スタンダードセルベースのクロックグリッドセルは有益であると考えており、現在のASICツールセットに欠けている自動的なクロックグリッド生成能力の考えは、スタンダードセルをもつレイアウト内に簡単に配置させることが可能であり、かつ存在しているASICデザインフローにシームレスに適合され、高性能なクロック分配を生じさせる。
【0023】
図3Aは、導体グリッド301とバッファ211からなるクロックグリッド300を示している。クロックツリー200に示されるように複数のノードを有する代わりに、図3Aのクロックグリッド300は、1つの共通ノード、すなわち、導体グリッド301を有する。それ故、クロック信号clkがクロックグリッド300に送信されると、1つの共通ノードしかないので、クロックグリッド300の異なる部分は、ほぼ同時に信号clk’とclk’’を受け取る。クロックグリッドで受け取られる種々のクロック信号はまた、図3Bのタイミングダイアグラムで見られるように、ほぼ同時に立ち上がり、立ち下がる。それ故、クロックグリッドシステムを用いると、最小のクロックスキューが達成され得る。導体グリッドを形成する金属導体は、低い抵抗であるが有限の抵抗を有することに留意すべきである。クロックグリッドの構成および負荷容量に依存して、小さいRCベースのクロックスキューが導体グリッドの種々の部分間に存在するであろう。
【0024】
カスタム設計された集積回路に以前に使用されたクロックグリッドシステムを、ASICデザインに実行しようとするとき問題が生じる。配置および配線ツール(placement and routing tools)は、クロックグリッドを含むように設計されておらず、それ故、それらをAICデザインに含ませる能力を有していない。すなわち、配置および配線ツールは、スタンダードセルを配置するように設計され、かつ配置されたスタンダードセル間の相互接続を配線するように設計される。
【0025】
ここに開示される電源およびクロックデザインは、最小限のクロックスキューを可能にし、また種々のASICデザインツールと互換性を有する。グリッドユニットセルを有する集積または統合された電源およびクロックグリッドは、図4に提示され、示される。集積されたクロックおよび電源グリッド400は、集積された電源およびクロックグリッド400の基礎的要素(ビルディングブロック)として働く複数のグリッドユニットセルから構成される。ASICデザインのスタンダードセルと類似の方法で、グリッドユニットセルは、1つずつ配置することができ、集積された電源およびクロックグリッド400を形成するように一緒にタイル張りされ得る。従って、グリッドユニットセルは、ちょうどスタンダードセルに用いられた配置および配線ツールと同様の方法で、これらのツールによってハンドルされ、配置されることができる。
【0026】
図4に示されるように、本発明の実施例によれば、集積された電源およびクロックグリッド400は、垂直な部分403、水平な部分404、および垂直と水平な部分の交差部分405から構成される。さらに、グリッド部分403、404および405は、グリッドユニットセルの3つの異なるタイプから構成される。さらに具体的には、垂直な部分403は、複数の垂直グリッドユニットセル407を含み、水平な部分404は、複数の水平グリッドユニットセル409を含み、交差405は、コーナーグリッドユニットセル411を含む。すなわち、垂直グリッドユニットセル407は、グリッド400の垂直な部分403を構成するのに使用され、他方、水平グリッドユニットセル409は、グリッド400の水平な部分404を構成する。コーナーグリッドユニットセル411は、水平な部分404と垂直な部分403の間の交差405を構成するように設計され、それ故、交差405で、各水平および垂直グリッドユニットセル409、407の相互接続結合器(カプラー)として働く。
【0027】
図4からも理解できるように、グリッド400の水平な部分404は、水平グリッドユニットセル409を水平方向に線形に配置することによって組立てられる。同様に、グリッド400の垂直な部分407は、垂直グリッドユニットセル407を垂直方向に線形に配置することによって組立てられる。コーナーグリッドユニットセル411は、グリッドの垂直な部分403で使用される垂直グリッドユニットセル407を、グリッドの水平な部分404に使用される水平グリッドユニットセル409に相互接続するように、グリッド400の交差405で使用される。
【0028】
ここで、“水平”および“垂直”の用語は、簡単のために全体の説明に使用されるが、それらが実質的に互いに垂直であれば、あらゆる2つの異なる配向を含むことができる。
【0029】
垂直グリッドユニットセル407、水平グリッドユニットセル409、およびコーナーグリッドユニットセル411は、各グリッドユニットセルの簡略化された構成図を提供する図6ないし12を参照して、以降にさらに説明される。
【0030】
図5は、図4の集積された電源およびクロックグリッド400を有するASICを設計するステップを示すフローチャート500である。最初に、ステップ501は、グリッドユニットセルを配置ツールを用い、グリッドユニットセルを所望のグリッドフォーメーションに組織する工程を含む。図4は、グリッドユニットセルがどのように配置されたのかの例を示している。
【0031】
集積された電源およびクロックグリッドを形成する次のステップは、ステップ502に例示されるように、配置ツールを用いてスタンダードセルを配置することである。ステップ501および02で使用される配置ツールは、一般的なASIC配置ツールを用いることができ、あるいは、グリッドユニットセル407、409および411ならびにスタンダードセルのために特に設計されたものであることができる。スタンダードセルは、組立てられるASICデバイスの論理を提供するものであり、グリッドの開口(オープニング)401に配置される。多数のスタンダードセルは、グリッドの各開口内に配置され得る。
【0032】
最後に、電気的な相互接続が個々のグリッドユニットセル間、個々のスタンダードセルとグリッドユニットセル間、および種々の個々のスタンダードセル間に提供される(ステップ503)。電気的な相互接続は、配線ツールを用いて行われ、これもまた一般的なASICソフトウエアのツールであることができる。
【0033】
本発明の1つの特徴によれば、クロックおよび電源グリッドを形成するようにASICに配置されたとき、クロックおよび電源グリッドセルは、隣り合わせること(abutment)によりそれら自身を相互接続することができる。換言すれば、クロックおよび電源グリッドセルを互いに相互接続するために、ASICの配置および配線ツールにより要求される配線がないということである。より具体的には、単にグリッドセルをASICレイアウト内の所望の位置に配置することによって、隣接するセルが隣り合わせること(abutment)を介して互いに電気的に接続されるように、クロックおよび電源グリッドセルが構成され得る。しかしながら、クロックおよび電源は、配置によって形成されたグリッドとクロックおよび電源グリッド構造の内部に含まれるスタンダード論理セルとの間で配線される。
【0034】
水平なグリッドユニット409の平面図が図6に示され、断面図(A−A’)が図7Aおよび図7Bに示され、斜視図が図8に示されている。水平グリッドの構成要素は、キャパシタとして使用される、機能しないトランジスタを形成する。図7Aは、PMOSの例を示し、図7Bは、NMOSの例を示している。
【0035】
図6ないし図8を参照すると、第1導電型のmos−fetウエル601が基板に形成され、2つのソース/ドレイン拡散が第1のウエル601内に形成される。NMOSおよびPMOSの例において、2つのn+拡散615あるいはウエルタップがウエル601内に形成される。ウエルタップ615は、ウエルが適当な電気的な電位にあることを保証する。図7BのNMOSの例では、ウエルタップ615は、機能しないnチャンネルトランジスタのソース/ドレインとして働く。PMOSの例は、さらにp+拡散603を含み、この拡散603は、機能しないpチャンネルトランジスタのソース/ドレインとして働く。p+およびn+拡散603、615は、それぞれ第1(608aおよび608)と第2(609)の水平の電力レールに沿って水平方向に延在する。
【0036】
ゲートオキサイド(酸化物)604は、NMOSの例としてソース/ドレイン拡散615の間に形成され、他方、PMOSの例では、ゲート酸化物604は、ソース/ドレイン拡散603の間に形成される。ゲート酸化物604は、mos−fetゲート604aを形成する導電性のポリシリコン材料によって覆われている。浅いトレンチアイソレーション617が、電子的な絶縁を提供するようにデバイスの外周に形成される。
【0037】
第1の水平な電源レール(608aおよび608b)は、例えば、VDD電圧レールであり、これは、コンタクト605によってソース/ドレイン603に電気的に接続され、第2の水平な電源レール(609)は、例えばVSSであり、これは、コンタクト607によってゲート604aに電気的に接続される。PMOSの例では、第1の水平なレール608aと608bはまたコンタクト619によってウエルタップ615に電気的に接続される。いくつもの数のコンタクトが使用可能であることが理解されるべきである。
【0038】
第1の水平なクロックライン611は、例えばsclkであり、これは、2つの電源レール608aと609との間に置かれ、第2の水平なクロックライン610は、例えばclkであり、これは2つの電源レール608bと609の間に置かれる。あらゆる数のVDDまたはVSSの電源レールが実施され得ることを理解すべきであるが、2つのVDDレールがデバイスのソースおよびドレインと結合するときにデカップリングの影響が生じ、それ故、キャパシタのような特性を提供する。
【0039】
水平な電源レール608、609と水平なクロックライン610、611は、全て第1の金属化層M1で組み立てられる。電源レール間に配置されたクロックラインは、DC信号によって3つの側(サイド)が囲まれかつシールドされ、ASICの隣接する信号への電磁妨害を減少させ、かつ他のASIC信号からクロックへの電磁妨害を減少させる。
【0040】
グリッドユニットセルは、VDD−VSSのデカップリングキャパシタンスを提供するように構成される。PMOSトランジスタの実施例のデカップリングキャパシタンスを詳細に説明する。nウエル601、ウエルタップ615、およびp+拡散603は、図7Aに示すようにPMOSトランジスタ構造を形成する。すなわち、p+拡散603は、トランジスタのソースとドレインである。ゲートがVSSに接続され、ソースとnウエルがVDDに接続された状態で、pチャンネルトランジスタは、ソースとドレイン間に導体を形成するようにチャンネル材料が完全に反転された状態に常に保持される。ここで、ゲート604aは、キャパシタの一方のプレートを構成し、ソース/ドレイン603および形成されたpチャンネルは、他方のプレートを構成し、ゲート酸化物604が2つのプレート間の誘電体材料を構成する。さらに、VDD電位のnウエル601とVSS電位のシリコン基板600との間に形成される接合キャパシタンスは、PMOSトランジスタによって提供されたゲートキャパシタンスにかなり加わる。この構成において、PMOSトランジスタは、各々のグリッドユニットセルの電源とグランドライン間に効果的なデカップリングキャパシタンスを提供する。
【0041】
デカップリングは、ASICデザインの重要なファクターである。集積回路の電圧は、実質的な大きさのスイッチングが回路内に生じると、不安定になる傾向がある。個々のグリッドユニットセルを介してASIC中に分散された、VDDとVSS間にキャパシタンスをもつことは、電圧VDDを安定的に保つことを助け、ASICに大きなエラーが生じることを防ぐ。
【0042】
ASICデザインにおける電圧を安定化するための従来の方法は、クロックツリーの各ノードにデカップリングキャパシタを追加することを含み、標準的な方法では、デカップリングキャパシタは、クロックドライバに置かれる。この方法は、ASICデバイス上に非常に大きな表面エリアを必要とした。よりコンパクトなASICデザインが望まれており、集積回路400の電源グリッドは、外部デバイスを追加する必要なしに、必要なデカップリングキャパシタを提供する。
【0043】
垂直なグリッドユニットセル407の詳細な平面図が図9に示され、図10にその斜視図が示される。図9および図10に例示されるように、垂直グリッドユニットセル407は、例えば、VDD電源レールである2つの第1の垂直電源レール801a、801bと、この2つの第1の垂直電源レール801a、801b間に配置された第2の垂直電源レール802、例えばVSS電源レールを含む。2つの垂直クロックライン804と806(それぞれ例えばクロックclkとsclk)は、第1の電源レール801aおよび801bと第2の垂直電源レール802の間に配置される。具体的に、クロックラインclk804は、第1の垂直電源レール801aと第2の垂直電源レール802の間に位置される。クロックラインsclk806は、第1の垂直電源レール801bと第2の垂直電源レール802の間に位置される。垂直電源レールおよびクロックラインは、すべて第2の金属化層M2で形成され、この層は、第1の金属化層M1よりも高いレベルで形成される。第2の金属化層M2の垂直電源レールおよびクロックラインに加えて、垂直グリッドユニットセル407は、第1の金属化層M1のローカルな水平のVDDおよびVSS電源レール708、709をそれぞれ含む。垂直グリッドユニットセル407の垂直電源レールおよびクロックラインは、ローカルな水平のVDDおよりVSS電源レール708および709に対して垂直に走る。第2の金属化層M2の第1の垂直電源レール801a、801bは、ヴィア901を介して水平なローカルVDD電源レール708a、708bにそれぞれ電気的に接続され、第2の垂直電源レール802は、ビア903を介して水平なローカルVSS電源レール709に電気的に接続される。
【0044】
垂直グリッドユニットセル407において、ローカルな水平電源レール708、709、およびウエル構造703、701は、クロックラインを含まないことを除き、概して、水平グリッドユニットセル409のそれと同様の方法で構成される。垂直グリッドユニット407のローカルな水平電源レールおよびクロックラインは、すべてが第1の金属化層M1で組み立てられた水平グリッドユニットセル409の水平電源レールと同じ高さである。スタンダードセルはまた、第1の金属化層M1と同じ高さからなるロジックを含む。従って、全ての垂直グリッドユニットセルは、集積された電源およびクロックグリッド400の全体に亘って配置される種々のスタンダードセルに電力を供給するために、第1の金属化層M1の電圧部品を含まなければならない。
【0045】
図6ないし図8の水平グリッドユニットセル409のPMOSトランジスタの例と同様に、垂直グリッドユニットセル407は、2つのp+ソース/ドレイン拡散703と2つのn+拡散715がそこに配置されたn型のウエル701を有する。垂直グリッドユニットセル407はまた、NMOSトランジスタ構成を有することができることを理解すべきである。ゲート酸化物704の層は、2つのp+ソース/ドレイン703の間に配置され、mos−fetゲート704aを形成する導電性のポリシリコン材料によって覆われる。ローカルな水平VDD電源レール708aおよび708bは、第1の金属化層M1で構成され、コンタクト705でp+拡散703に接続され、またコンタクト706でn+拡散715に接続される。ローカルな水平VSS電源レール709はまた、第1の金属化層M1で加工され、コンタクト707によってゲート704aに接続される。
【0046】
第1の垂直電源レール801aと801bは、第2の金属化層M2で加工され、ローカルな水平VDD電源レール708a、708bに対して垂直な配向または方向であり、さらにヴィア901を介してローカルな水平VDD電源レール708a、708bに電気的に接続される。第2の垂直電源レール802は、ローカルな水平VSS電源レール709に対して垂直な配向であり、第2の金属化層M2で加工され、さらにヴィア903を介してローカルな水平VSS電源レール709に電気的に接続される。垂直クロックライン804、806は、第2の金属化層M2で加工され、第1の垂直電源レール801aおよびb801bと第2の垂直電源レール802との間に位置される。
【0047】
図11は、コーナーグリッドセル411の平面図を示し、図12は、コーナーグリッドユニットセル411の斜視図を示す。コーナーグリッドユニットセル411は、水平および垂直の両方向に電源およびクロックの要素を含む。水平方向を含む要素の全ては、第1の金属化層M1で構成され、垂直方向を含む要素の全ては、第2の金属化層M2で構成される。2つのp+ソース/ドレイン803と2つのn+ウエルタップ815は、n型ウエル805に拡散される。ゲート酸化物807は、2つのp+ソース/ドレイン803の間にデポジット(付着)され、mos−fetゲート807aを形成する導電性のポリシリコン材料によって覆われる。コーナーグリッドユニットセル411はまた、NMOSトランジスタ構成であることができることを理解すべきである。
【0048】
第1の水平電源レール905aおよび905bは、例えばVDD電圧レールであり、第1の金属化層M1で構成され、コンタクト809を介してp+ソース/ドレイン803に接続され、かつコンタクト810を介してn+ウエルタップ815に接続される。第2の水平電源レール907は、例えばVSS電圧レールであり、これもまた第1の金属化層M1で構成され、コンタクト811を介してゲート807aに接続される。水平クロックライン911および909は、例えばsclkおおびclkは、これらは、それぞれ電源レール905と907の間に金属化層M1で配置される。具体的には、クロックライン911であるsclkは、電源レール905bと907の間に位置される。クロックライン909であるclkは、電源レール905aと907の間に位置される。
【0049】
第1の垂直電源レール1001aおよび1001bは、例えばVDD電圧レールであり、これらは、金属化層M2で構成され、第1の水平電源レール905a、905bにビア913によって接続される。第2の垂直電源レール1003は、例えばVSS電圧レールであり、これは、第2の金属化層M2で構成され、ヴィア915によって水平電源レール907に接続される。垂直クロックライン1005であるclkおよび1007であるsclkは、ヴィア919および917を介して水平クロックライン909であるclkおよび911であるsclkにそれぞれ接続される。
【0050】
コーナーグリッドユニット411は、垂直および水平グリッドユニット407および409の双方にある要素をすべて含むので、コーナーグリッドユニットは、それ故、垂直および水平グリッドユニットセルを結合することができる。
【0051】
本例は、2つの電源VDDレール、1つの電源VSSレール、および2つのクロックラインsclk、clkを持ったものを提示した。種々の数の電圧または電源レールおよびクロックラインを含む他の組合せを用いることができることを理解されよう。また、種々の配向を含む組合せが実施可能である。M1とM2の配向はまた変更することができる。
【0052】
電源およびクロックグリッドの集積または統合は、ASICツールによって容易に実施されるアプリケーションのクロックスキューを減少させるだけでなく、ASICデザインに付加的なデバイスを追加することなくデカップリングおよびシールドを提供する。クロックと電源グリッドの統合の他の利点は、設計がより少ない金属の層で組み立てることが可能となり、従って、ASIC設計の複雑さを非常に低減させる。
【0053】
本発明は、好ましい実施例を参照して示されかつ述べられたが、形状や詳細の種々の変更が特許請求の範囲によって包含される発明の範囲を逸脱することなく成し得ることが当業者であれば理解されよう。
【図面の簡単な説明】
【0054】
【図1】クロックトランクの図である。
【図1A】簡略化されたローベースのセルレイアウトを示す図である。
【図2A】クロックツリーの図である。
【図2B】クロックツリーのスキューを表すタイミング図である。
【図3A】クロックグリッドの図である。
【図3B】クロックグリッドのスキューを表すタイミング図である。
【図4】水平、垂直およびコーナーグリッドユニットセルを含むグリッドシステムの実施を示す図である。
【図5】グリッドデザイン工程を説明するフローチャートである。
【図6】水平なグリッドユニットセルの平面図である。
【図7A】図6の水平なグリッドユニットセルのPMOSの断面図である。
【図7B】図6の水平なグリッドユニットセルのNMOSの断面図である。
【図8】図6の水平なグリッドユニットセルの斜視図である。
【図9】垂直なグリッドユニットセルの平面図である。
【図10】図9の垂直なグリッドユニットセルの斜視図である。
【図11】コーナーグリッドユニットセルの平面図である。
【図12】図11のコーナーグリッドユニットセルの斜視図である。
【特許請求の範囲】
【請求項1】
複数のデザインセルから構成された回路であって、
第1および第2の配向のレールを有するクロックグリッドをともに形成するグリッドセルと、
回路を形成しかつクロックに結合された回路セルと、
を有する回路。
【請求項2】
グリッドセルはまた電源グリッドを形成する、請求項1に記載の回路。
【請求項3】
デカップリングキャパシタンスが各グリッドの電源とグランドライン間に提供される、請求項2に記載の回路。
【請求項4】
クロックグリッドは、電源グリッドによってシールドされる、請求項2に記載の回路。
【請求項5】
各グリッドセルはさらに、第1および第2の配向の少なくとも一方に、少なくとも1つの電源レールと少なくとも1つのクロックレールを含む、請求項1に記載の回路。
【請求項6】
少なくとも1つの電源レールおよび少なくとも1つのクロックラインが同一の金属層で構成される、請求項5に記載の回路。
【請求項7】
グリッドセルは、第2の配向に少なくとも1つの電源レールと少なくとも1つのクロックラインを含み、かつ第1の配向に少なくとも1つの他の電源レールを含む、請求項5に記載の回路。
【請求項8】
グリッドセルは、第1および第2の配向の各々に少なくとも1つの電源レールと少なくとも1つのクロックラインを含む、請求項5に記載の回路。
【請求項9】
グリッドセルは、異なる配向の電源レールを相互接続し、かつ異なる配向のクロックラインを相互接続する、請求項8に記載の回路。
【請求項10】
隣り合わせることによって隣接するグリッドセルが互いに電気的に結合されるようにグリッドセルが形成される、請求項1に記載の回路。
【請求項11】
ソフトウエアツールがクロックグリッドおよび電源グリッドを形成すために使用される、請求項1に記載の回路。
【請求項12】
ソフトウエアツールは、ASICソフトウエアツールである、請求項11に記載の回路。
【請求項13】
回路を設計する方法であって、
個々のグリッドセルの、第1および第2の配向を有するクロックグリッドを設計し、
クロックグリッドに結合される個々のスタンダードセルを設計する、
方法。
【請求項14】
方法はさらに、個々のグリッドセルを有する電力グリッドを設計することを含む、請求項13に記載の方法。
【請求項15】
電源グリッドとクロックグリッドが集積されている、請求項14に記載の方法。
【請求項16】
方法はさらに、ソフトウエアツールの使用で個々のグリッドセルを配置し、
ソフトウエアツールの使用で個々のスタンダードセルを配置することを含む、請求項15に記載の方法。
【請求項17】
ソフトウエアツールは、ASICソフトウエアツールである、請求項16に記載の方法。
【請求項18】
方法はさらに、クロックグリッドを電源グリッドでシールドすることを含む、請求項13に記載の方法。
【請求項19】
方法はさらに、電源グリッドを用いてデカップリングキャパシタンスを提供することを含む、請求項14に記載の方法。
【請求項20】
方法はさらに、個々のグリッドセルの各々において、第1および第2の配向の少なくとも1つに少なくとも1つの電源レールと少なくとも1つのクロックラインを提供することを含む、請求項13に記載の方法。
【請求項21】
方法はさらに、同一の金属層に少なくとも1つの電源レールと少なくとも1つのクロックラインを提供することを含む、請求項20に記載の方法。
【請求項22】
個々のグリッドセルは、第2の配向に少なくとも1つの電源レールと少なくとも1つのクロックラインを含み、かつ第1の配向に少なくとも他の電源レールを含む、請求項20に記載の方法。
【請求項23】
個々のグリッドセルは、第1および第2の配向の各々に少なくとも第1の電源レールと少なくとも1つのクロックラインを含む、請求項20に記載の方法。
【請求項24】
方法はさらに、相互接続を提供することを含み、グリッドセルは、異なる配向の電源レールを相互接続し、かつ異なる配向のクロックラインを相互接続する、請求項23に記載の方法。
【請求項25】
相互接続は、隣接するグリッドセルを接合することによって提供される、請求項24に記載の方法。
【請求項26】
集積された電源およびクロックグリッドを提供する方法であって、
ASICツールでグリッドセルを配置し、当該グリッドセルは電圧とクロック要素を含むものであり、
ASICツールで個々のスタンダードセルを配置する、
ことを含む方法。
【請求項27】
デザインシステムであって、
少なくとも1つのスタンダードセルと、
複数のグリッドユニットセルと、
配列するソフトウエアであって、配列するソフトウエアは、複数のグリッドユニットセルと少なくとも1つのスタンダードセルを配置する、前記配列するソフトウエアと、
配線するソフトウエアであって、配線するソフトウエアは、複数のグリッドユニットセル間、少なくとも1つのスタンダードセルおよび複数のグリッドユニットセル間、および少なくとも1つのスタンダードセルと少なくとも1つの他のスタンダードセル間の相互接続を提供する、前記配線するソフトウエアと、
を有するデザインシステム。
【請求項28】
デザインシステムであって、
第1の配向にクロックと電源のラインを提供する第1の配向セル手段と、
第2の配向にクロックと電源のラインを提供する第2の配向セル手段と、
第1の配向のクロックおよび電源ラインと第2の配向のクロックおよび電源ラインを相互接続し提供する相互接続セル手段と、
を有するデザインシステム。
【請求項29】
ASICスタンダードデザインセルであって、
少なくとも1つの電源レールと、
少なくとも1つのクロックラインとを有し、
少なくとも1つの電源レールと少なくとも1つのクロックラインは互いに平行であり、少なくとも1つの電源ラインと少なくとも1つのクロックラインは、隣接するスタンダードデザインセルのグリッドラインに接続されるように構成される、
ASICスタンダードデザインセル。
【請求項1】
複数のデザインセルから構成された回路であって、
第1および第2の配向のレールを有するクロックグリッドをともに形成するグリッドセルと、
回路を形成しかつクロックに結合された回路セルと、
を有する回路。
【請求項2】
グリッドセルはまた電源グリッドを形成する、請求項1に記載の回路。
【請求項3】
デカップリングキャパシタンスが各グリッドの電源とグランドライン間に提供される、請求項2に記載の回路。
【請求項4】
クロックグリッドは、電源グリッドによってシールドされる、請求項2に記載の回路。
【請求項5】
各グリッドセルはさらに、第1および第2の配向の少なくとも一方に、少なくとも1つの電源レールと少なくとも1つのクロックレールを含む、請求項1に記載の回路。
【請求項6】
少なくとも1つの電源レールおよび少なくとも1つのクロックラインが同一の金属層で構成される、請求項5に記載の回路。
【請求項7】
グリッドセルは、第2の配向に少なくとも1つの電源レールと少なくとも1つのクロックラインを含み、かつ第1の配向に少なくとも1つの他の電源レールを含む、請求項5に記載の回路。
【請求項8】
グリッドセルは、第1および第2の配向の各々に少なくとも1つの電源レールと少なくとも1つのクロックラインを含む、請求項5に記載の回路。
【請求項9】
グリッドセルは、異なる配向の電源レールを相互接続し、かつ異なる配向のクロックラインを相互接続する、請求項8に記載の回路。
【請求項10】
隣り合わせることによって隣接するグリッドセルが互いに電気的に結合されるようにグリッドセルが形成される、請求項1に記載の回路。
【請求項11】
ソフトウエアツールがクロックグリッドおよび電源グリッドを形成すために使用される、請求項1に記載の回路。
【請求項12】
ソフトウエアツールは、ASICソフトウエアツールである、請求項11に記載の回路。
【請求項13】
回路を設計する方法であって、
個々のグリッドセルの、第1および第2の配向を有するクロックグリッドを設計し、
クロックグリッドに結合される個々のスタンダードセルを設計する、
方法。
【請求項14】
方法はさらに、個々のグリッドセルを有する電力グリッドを設計することを含む、請求項13に記載の方法。
【請求項15】
電源グリッドとクロックグリッドが集積されている、請求項14に記載の方法。
【請求項16】
方法はさらに、ソフトウエアツールの使用で個々のグリッドセルを配置し、
ソフトウエアツールの使用で個々のスタンダードセルを配置することを含む、請求項15に記載の方法。
【請求項17】
ソフトウエアツールは、ASICソフトウエアツールである、請求項16に記載の方法。
【請求項18】
方法はさらに、クロックグリッドを電源グリッドでシールドすることを含む、請求項13に記載の方法。
【請求項19】
方法はさらに、電源グリッドを用いてデカップリングキャパシタンスを提供することを含む、請求項14に記載の方法。
【請求項20】
方法はさらに、個々のグリッドセルの各々において、第1および第2の配向の少なくとも1つに少なくとも1つの電源レールと少なくとも1つのクロックラインを提供することを含む、請求項13に記載の方法。
【請求項21】
方法はさらに、同一の金属層に少なくとも1つの電源レールと少なくとも1つのクロックラインを提供することを含む、請求項20に記載の方法。
【請求項22】
個々のグリッドセルは、第2の配向に少なくとも1つの電源レールと少なくとも1つのクロックラインを含み、かつ第1の配向に少なくとも他の電源レールを含む、請求項20に記載の方法。
【請求項23】
個々のグリッドセルは、第1および第2の配向の各々に少なくとも第1の電源レールと少なくとも1つのクロックラインを含む、請求項20に記載の方法。
【請求項24】
方法はさらに、相互接続を提供することを含み、グリッドセルは、異なる配向の電源レールを相互接続し、かつ異なる配向のクロックラインを相互接続する、請求項23に記載の方法。
【請求項25】
相互接続は、隣接するグリッドセルを接合することによって提供される、請求項24に記載の方法。
【請求項26】
集積された電源およびクロックグリッドを提供する方法であって、
ASICツールでグリッドセルを配置し、当該グリッドセルは電圧とクロック要素を含むものであり、
ASICツールで個々のスタンダードセルを配置する、
ことを含む方法。
【請求項27】
デザインシステムであって、
少なくとも1つのスタンダードセルと、
複数のグリッドユニットセルと、
配列するソフトウエアであって、配列するソフトウエアは、複数のグリッドユニットセルと少なくとも1つのスタンダードセルを配置する、前記配列するソフトウエアと、
配線するソフトウエアであって、配線するソフトウエアは、複数のグリッドユニットセル間、少なくとも1つのスタンダードセルおよび複数のグリッドユニットセル間、および少なくとも1つのスタンダードセルと少なくとも1つの他のスタンダードセル間の相互接続を提供する、前記配線するソフトウエアと、
を有するデザインシステム。
【請求項28】
デザインシステムであって、
第1の配向にクロックと電源のラインを提供する第1の配向セル手段と、
第2の配向にクロックと電源のラインを提供する第2の配向セル手段と、
第1の配向のクロックおよび電源ラインと第2の配向のクロックおよび電源ラインを相互接続し提供する相互接続セル手段と、
を有するデザインシステム。
【請求項29】
ASICスタンダードデザインセルであって、
少なくとも1つの電源レールと、
少なくとも1つのクロックラインとを有し、
少なくとも1つの電源レールと少なくとも1つのクロックラインは互いに平行であり、少なくとも1つの電源ラインと少なくとも1つのクロックラインは、隣接するスタンダードデザインセルのグリッドラインに接続されるように構成される、
ASICスタンダードデザインセル。
【図1】
【図1A】
【図2A】
【図2B】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8】
【図9】
【図10】
【図11】
【図12】
【図1A】
【図2A】
【図2B】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8】
【図9】
【図10】
【図11】
【図12】
【公表番号】特表2009−521811(P2009−521811A)
【公表日】平成21年6月4日(2009.6.4)
【国際特許分類】
【出願番号】特願2008−547813(P2008−547813)
【出願日】平成18年12月22日(2006.12.22)
【国際出願番号】PCT/CA2006/002118
【国際公開番号】WO2007/073599
【国際公開日】平成19年7月5日(2007.7.5)
【出願人】(594201869)モスエイド テクノロジーズ インコーポレイテッド (8)
【氏名又は名称原語表記】Mosaid Technologies Incorporated
【Fターム(参考)】
【公表日】平成21年6月4日(2009.6.4)
【国際特許分類】
【出願日】平成18年12月22日(2006.12.22)
【国際出願番号】PCT/CA2006/002118
【国際公開番号】WO2007/073599
【国際公開日】平成19年7月5日(2007.7.5)
【出願人】(594201869)モスエイド テクノロジーズ インコーポレイテッド (8)
【氏名又は名称原語表記】Mosaid Technologies Incorporated
【Fターム(参考)】
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