多相クロック生成回路
【課題】従来の多相クロック生成回路は、補間信号の位相を精度良く制御することができないという問題がった。
【解決手段】本発明にかかる多相クロック生成回路は、クロック信号1,2に基づいて、クロック信号1,2に対応する出力クロック信号間の位相を補間する補間信号を生成し、出力する位相補間回路102と、補間信号の位相を調整する第1の制御信号を生成し、位相補間回路102に対して出力する制御回路103aと、を備えた多相クロック生成回路であって、制御回路103aは、補間信号の論理値変化のタイミングを検出するためのタイミング検出回路104と、タイミング検出回路104の検出結果に応じた第1の制御信号を生成する制御信号生成回路105と、を備える。このような回路構成により、補間信号の位相を精度良く自動で制御することができる。
【解決手段】本発明にかかる多相クロック生成回路は、クロック信号1,2に基づいて、クロック信号1,2に対応する出力クロック信号間の位相を補間する補間信号を生成し、出力する位相補間回路102と、補間信号の位相を調整する第1の制御信号を生成し、位相補間回路102に対して出力する制御回路103aと、を備えた多相クロック生成回路であって、制御回路103aは、補間信号の論理値変化のタイミングを検出するためのタイミング検出回路104と、タイミング検出回路104の検出結果に応じた第1の制御信号を生成する制御信号生成回路105と、を備える。このような回路構成により、補間信号の位相を精度良く自動で制御することができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、多相クロック生成回路に関し、特に位相補間の制御に関する。
【背景技術】
【0002】
一般的に、クロック制御システムは、PLL(Phase Locked Loop)回路、DLL(Dlay Locked Loop)回路、CDR(Clock Data Recovery)回路等のクロック信号生成回路を備える。これらのクロック信号生成回路は、精度の高い安定したクロック信号を生成する。ここで、クロック信号生成回路は、多相クロック信号を用いることにより高速な同期動作を実現している。
【0003】
従来、多相クロック信号として、リングオシレータを構成する複数の遅延回路からの出力信号が用いられていた。なお、リングオシレータはVCO(Voltage Controlled Oscillator)等に備えられる。しかし、従来回路では、より多くの相を必要とする多相クロック信号に対応できないという問題があった。
【0004】
このような問題を解決するために、近年では、位相補間回路が用いられている。例えば、特許文献1〜4に開示されている多相クロック生成回路は、位相の異なるクロック信号の位相を補間する補間信号を生成するインターポレータ(位相補間回路)を備える。また、これらのインターポレータは、温度等の外部環境によって変動する補間信号の位相を制御する機能を備えている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2001−273048号公報
【特許文献2】特開2002−190724号公報
【特許文献3】特開2003−87113号公報
【特許文献4】特開2003−333021号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかし、上述の回路の場合、外部からの制御信号を用いて補間信号の位相を制御する必要があった。したがって、位相補間の対象となるクロック信号の周波数を特定できない場合、従来回路では、補間信号の位相を精度良く制御することができなかった。また、従来回路では、位相補間の対象となるクロック信号の周波数を測定しようとした場合、周波数測定用の回路をさらに備える必要があった。そのため、回路規模が増大するという問題があった。また、外部からの制御信号では、製造プロセスや、使用環境における電源電圧及び温度等による位相補間回路への影響をキャンセルできないという問題もあった。
【課題を解決するための手段】
【0007】
本発明にかかる多相クロック生成回路は、第1及び第2のクロック信号に基づいて、当該第1及び当該第2のクロック信号に対応する出力クロック信号間の位相を補間する補間信号を生成し、出力する位相補間回路と、前記補間信号の位相を調整する第1の制御信号を生成し、前記位相補間回路に対して出力する制御回路と、を備えた多相クロック生成回路であって、前記制御回路は、前記補間信号の論理値変化のタイミングを検出するためのタイミング検出回路と、前記タイミング検出回路の検出結果に応じた前記第1の制御信号を生成する制御信号生成回路と、を備える。
【0008】
上述のような回路構成により、補間信号の位相を精度良く自動で制御することができる。
【発明の効果】
【0009】
本発明により、補間信号の位相を精度良く自動で制御することが可能な多相クロック生成回路を提供することができる。
【図面の簡単な説明】
【0010】
【図1】本発明の実施の形態1にかかる多相クロック生成回路を示す図である。
【図2】本発明の実施の形態1にかかる制御回路を示す図である。
【図3】本発明の実施の形態1にかかる制御回路を示す図である。
【図4】本発明の実施の形態2にかかる多相クロック生成回路を示す図である。
【図5】本発明の実施の形態2にかかる制御回路を示す図である。
【図6】本発明の実施の形態2にかかる制御回路を示す図である。
【図7】本発明の実施の形態2にかかる制御回路を示す図である。
【図8】本発明の実施の形態3にかかる多相クロック生成回路を示す図である。
【図9】本発明の実施の形態3にかかる制御回路を示す図である。
【図10】本発明の実施の形態3にかかる制御回路を示す図である。
【図11】位相補間回路を示す図である。
【図12】位相補間回路を示す図である。
【図13】位相補間回路から出力される補間信号の波形を示す図である。
【図14】位相補間回路から出力される補間信号の波形を示す図である。
【図15】本発明の実施の形態1,2にかかる位相補間回路の入出力信号の波形を示す図である。
【図16】本発明の実施の形態3にかかる遅延情報生成回路の入出力信号の波形を示す図である。
【図17】その他の位相補間回路を示す図である。
【図18】その他の位相補間回路を示す図である。
【図19】その他の位相補間回路を示す図である。
【図20】その他の位相補間回路を示す図である。
【図21】その他の位相補間回路を示す図である。
【発明を実施するための形態】
【0011】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。
【0012】
実施の形態1
本発明の実施の形態1について図面を参照して説明する。図1は、本発明の実施の形態1にかかる多相クロック生成回路100aを示す図である。この多相クロック生成回路100aは、複数のクロック信号を生成するPLL回路(フェーズロックドループ回路)101と、複数のクロック信号のうち2つのクロック信号を選択する選択回路107と、2つのクロック信号に基づいて補間信号を生成する位相補間回路102と、その補間信号に基づいて補間信号の位相を制御する第1の制御信号を出力する制御回路103aと、を備える。なお、本実施の形態において「補間信号の位相を制御する」第1の制御信号とは、「位相補間回路102が所望の位相を有する補間信号を生成するように制御する」第1の制御信号という意味である。例えば、2つの出力クロック信号間を1対1の比率で位相補間する場合、制御回路103aは、位相補間回路がそのような補間信号を生成するように第1の制御信号を出力する。
【0013】
また、図示していないが、多相クロック生成回路100aは、位相補間回路102を複数備える。例えば、多相クロック生成回路100aが3つの位相補間回路A,B,Cを備えた場合について説明する。このとき、例えば、位相補間回路Aの入力端子INA,INBにはクロック信号1が供給される。位相補間回路Bの入力端子INAにはクロック信号1が供給され、入力端子INBにはクロック信号2が供給される。位相補間回路Cの入力端子INA,INBにはクロック信号2が供給される。それにより、位相補間回路Aは、クロック信号1に応じた出力クロック信号Aを出力する。位相補間回路Cは、クロック信号2に応じた出力クロック信号Cを出力する。そして、位相補間回路Bは、出力クロック信号A,Cの位相を補間する補間信号を出力クロック信号Bとして出力する。このようにして、多相クロック生成回路100aは複数の出力クロック信号からなる多相クロック信号を生成する。
【0014】
図1に示す回路の回路構成について説明する。PLL回路101の各クロック信号出力端子は、選択回路107の各入力端子にそれぞれ接続される。さらに、PLL回路101の各クロック信号出力端子は、制御回路103aの各クロック信号入力端子にそれぞれ接続される。選択回路107の2つの出力端子は、位相補間回路102の各クロック入力端子にそれぞれ接続される。位相補間回路102の出力端子は、多相クロック生成回路100aの外部出力端子OUTと、制御回路103aの補間信号入力端子と、に接続される。制御回路103aの制御信号出力端子は、位相補間回路102の制御信号入力端子に接続される。なお、図1に示す回路は、立ち下がりエッジ検出用の多相クロック生成回路である。
【0015】
図1に示す回路の動作について説明する。PLL回路101は、位相の異なる6つのクロック信号1〜6を出力する。クロック信号1〜6は、それぞれ60度間隔で位相が異なる。ここでは、クロック信号1の位相は0度(基準)である。クロック信号1とクロック信号2との位相差は60度である。クロック信号1とクロック信号3との位相差は120度である。クロック信号1とクロック信号4との位相差は180度である。クロック信号1とクロック信号5との位相差は240度である。クロック信号1とクロック信号6との位相差は300度である。なお、実際には、PLL回路101から出力されるクロック信号は6つに限られない。また、これらのクロック信号の位相差は60度に限られない。
【0016】
クロック信号1〜6は、選択回路107の各入力端子にそれぞれ入力される。さらに、クロック信号1〜6は、制御回路103aの各クロック信号入力端子にそれぞれ入力される。選択回路107は、クロック信号1〜6のうち60度の位相差を有する2つのクロック信号を選択し、位相補間回路102に対して出力する。位相補間回路102は、入力された2つのクロック信号に基づいて補間信号を出力する。位相補間回路102から出力された補間信号は、多相クロック生成回路100aの外部出力端子OUTに供給される。さらに、この補間信号は、制御回路103aの補間信号入力端子に入力される。
【0017】
制御回路103aは、位相補間回路102から出力された補間信号の論理値変化のタイミングを検出する。そして、制御回路103aは、この補間信号の位相を制御するための第1の制御信号を位相補間回路102に対して出力する。
【0018】
図11,12は、それぞれ位相補間回路102の例を示す図である。まず、図11の位相補間回路102について説明する。図11に示す回路は、NAND201と、インバータ202と、インバータ203と、トランジスタ(第1のトランジスタ)204と、トランジスタ(第2のトランジスタ)205と、トランジスタ(第3のトランジスタ)206と、定電流源(第1の定電流源)207と、定電流源(第2の定電流源)208と、を備える。ここで、NAND201と、インバータ202,203と、トランジスタ204,205,206と、により補間信号生成回路301を構成する。また、定電流源207,208により補間信号調整回路302を構成する。なお、トランジスタ204はPチャネルMOSトランジスタである。また、トランジスタ205,206はNチャネルMOSトランジスタである。
【0019】
位相補間回路102のクロック入力端子INAは、NAND201の一方の入力端子と、インバータ202の入力端子と、に接続される。位相補間回路102のクロック入力端子INBは、NAND201の他方の入力端子と、インバータ203の入力端子と、に接続される。NAND201の出力端子は、トランジスタ204のゲートに接続される。インバータ202の出力端子は、トランジスタ205のゲートに接続される。インバータ203の出力端子は、トランジスタ206のゲートに接続される。位相補間回路102の制御信号入力端子は、定電流源207,208の制御端子に接続される。
【0020】
トランジスタ204のソースは、電源電圧VDDに接続される。トランジスタ204のドレインは、トランジスタ205のドレインと、トランジスタ206のドレインと、位相補間回路102の外部出力端子OUTと、に接続される。トランジスタ205のソースは、定電流源207の入力端子に接続される。トランジスタ206のソースは、定電流源208の入力端子に接続される。定電流源207の出力端子は、定電流源208の出力端子と共に接地電圧GNDに接続される。
【0021】
図11に示す回路には、前述のように選択回路107からの2つのクロック信号が入力される。ここでは、クロック入力端子INAにクロック信号1が供給され、クロック入力端子INBにクロック信号2が供給された場合を例に説明する。トランジスタ204は、クロック信号1,2に基づいてソース−ドレイン間に流れる電流が制御される。トランジスタ205は、クロック信号1に基づいてソース−ドレイン間に流れる電流が制御される。トランジスタ206は、クロック信号2に基づいてソース−ドレイン間に流れる電流が制御される。
【0022】
ここで、トランジスタ204のドレインと、トランジスタ205のドレインと、トランジスタ206のドレインと、を接続するノードの電圧レベルが補間信号として出力される。
【0023】
補間信号の信号波形を図13,14に示す。図11に示す回路において、クロック信号1,2が共にHレベルの場合、トランジスタ204はオンに制御される。一方、トランジスタ205,206はオフに制御される。それにより、補間信号はHレベルを示す。
【0024】
クロック信号1がLレベル、クロック信号2がHレベルの場合、トランジスタ204,206はオフに制御される。一方、トランジスタ205はオンに制御される。それにより、補間信号はHレベルからLレベルに向けて信号変化する。ここで、トランジスタ205がオンした場合に流れる電流をIとする。また、トランジスタ206がオンした場合に流れる電流をIとする。つまり、トランジスタ205,206は、オンした場合に流れる電流が同じ値を示すように制御される。この場合、トランジスタ205に流れる電流Iによって、位相補間回路102と次段のセルとの間に蓄積された電荷が放電される。図13に示すように、クロック信号1が立ち下がる時点(位相0度の時点)からクロック信号2が立ち下がる時点(位相60度の時点)までの間、電流Iによって電荷が放電される。
【0025】
クロック信号1,2が共にLレベルの場合、トランジスタ204はオフに制御される。一方、トランジスタ205,206はオンに制御される。それにより、補間信号はLレベルを示す。この場合、トランジスタ205,206に流れる電流2Iによって、位相補間回路102と次段のセルとの間に蓄積された電荷が放電される。この場合は、クロック信号1がLレベル、クロック信号2がHレベルの場合よりも、補間信号のHレベルからLレベルへの信号変化の傾きが大きくなる。言い換えると、この場合は、補間信号のHレベルからLレベルへの信号変化が速い。図13に示すように、クロック信号2が立ち下がる時点(位相60度の時点)から次にクロック信号1が立ち上がる時点(不図示)までの間、電流2Iによって電荷が放電される。
【0026】
ここで図11に示す回路は、さらに定電流源207,208を備える。図11に示す回路は、制御回路103aからの第1の制御信号に基づいて定電流源207,208にそれぞれ流れる電流Iを制御する。言い換えると、図11に示す回路は、制御回路103aからの第1の制御信号に基づいてトランジスタ205,206にそれぞれ流れる電流Iを制御する。このように図11に示す回路は、図14のように電流Iの値を制御することにより当該補間信号の信号変化の傾きを制御する。それにより、図11に示す回路は、補間信号を精度良く生成することができる。
【0027】
次に、図12の位相補間回路102について説明する。図12に示す回路は、図11に示す回路と比較して、定電流源207,208を備えない。つまり、トランジスタ205のソースは、トランジスタ206のソースと共に直接に接地電圧GNDに接続される。また、図12に示す回路は、図11に示す回路と比較して、N(Nは自然数)個のトランジスタ211−1〜211−Nと、N個の容量素子212−1〜212−Nと、をさらに備える。ここでトランジスタ211−1〜211−Nと、N個の容量素子212−1〜212−Nと、によりにより補間信号調整回路303を構成する。
【0028】
容量素子212−1〜212−Nは、トランジスタ204,205,206のドレイン同士を接続するノードと接地電圧GNDとの間に並列に接続される。トランジスタ211−1〜211−Nは、対応する容量素子212−1〜212−Nにそれぞれ直列に接続される。そして、トランジスタ211−1〜211−Nは、制御回路103aからの第1の制御信号によってオンオフが制御される。その他の回路構成は図11の場合と同じであるため、説明を省略する。
【0029】
なお、トランジスタ211−1〜211−Nは、NチャネルMOSトランジスタである。また、容量素子212−1〜212−Nは、それぞれ容量値が同じである。第1の制御信号はNビット幅を有する。そして、各ビット線の電圧がそれぞれトランジスタ211−1〜211−Nのゲートに印加される。ここで図12に示す回路は、トランジスタ211−1〜211−Nのオンオフを制御することにより、位相補間回路102と次段のセルとの間に負荷される容量値を制御する。それにより図12に示す回路は、トランジスタ205,206にそれぞれ流れる電流Iを制御する。このように図12に示す回路は、図14のように電流Iの値を制御することにより当該補間信号の信号変化の傾きを制御する。それにより、図11に示す回路は、補間信号を精度良く生成することができる。
【0030】
図2は、制御回路103aを示す図である。図2に示す回路は、タイミング検出回路104と、制御信号生成回路105と、を備える。PLL回路101からのクロック信号1〜6がタイミング検出回路104のクロック入力端子にそれぞれ入力される。また、位相補間回路102からの補間信号がタイミング検出回路104の補間信号入力端子に入力される。タイミング検出回路104の出力信号は、制御信号生成回路105に入力される。制御信号生成回路105は、第1の制御信号を位相補間回路102に対して出力する。
【0031】
図2に示すタイミング検出回路104の具体例を、図3を用いて説明する。タイミング検出回路104は、例えば、6段のフリップフロップ(以下、単にFFと称す)106−1〜106−6により構成される。クロック信号1はFF106−1のクロック入力端子に入力される。クロック信号2はFF106−2のクロック入力端子に入力される。クロック信号3はFF106−3のクロック入力端子に入力される。クロック信号4はFF106−4のクロック入力端子に入力される。クロック信号5はFF106−5のクロック入力端子に入力される。クロック信号6はFF106−6のクロック入力端子に入力される。位相補間回路102からの補間信号は、FF106−1〜106−6のデータ入力端子にそれぞれ入力される。FF106−1〜106−6のデータ出力端子から出力された信号は、制御信号生成回路105に入力される。
【0032】
ここで、タイミング検出回路104は、位相の異なる6つのクロック信号で補間信号を同期検出する。それにより、タイミング検出回路104は、補間信号の論理値変化のタイミングを検出することができる。そして、制御信号生成回路105は、タイミング検出回路104の検出結果に基づいて第1の制御信号を生成し、位相補間回路102に対して出力する。つまり、位相補間回路102から出力される補間信号は、タイミング検出回路104の検出結果によって論理値変化のタイミング(信号変化の傾き)が制御される。言い換えると、補間信号は、タイミング検出回路104の検出結果によって位相が制御される。なお、FF106−1〜106−6のしきい値電圧と、位相補間回路102の次段のセルのしきい値電圧と、は互いに同じであることが望ましい。
【0033】
このように、本発明の実施の形態1にかかる多相クロック生成回路100aは、制御回路103aを備えることにより、補間信号の信号変化の傾きを自動で制御し、補間信号を精度良く生成することが可能である。つまり、多相クロック生成回路100aは、外部からの制御信号によって補間信号を制御する必要がない。さらに、多相クロック生成回路100aは、位相補間の対象となるクロック信号の周波数に関わらず補間信号を制御することができる。つまり、多相クロック生成回路100aは、クロック信号の周波数を測定するための回路等が不要である。それにより、多相クロック生成回路100aは、回路規模の増大を抑制することができる。加えて、制御回路103aは出力される補間信号を直接判定することができる。つまり、製造プロセス、電源電圧、及び温度の影響を含んだ補間信号を直接判定することで、それらの影響を考慮した最適な第1の制御信号を生成することが可能である。
【0034】
補間信号の制御方法についてさらに具体的に説明する。ここでは、多相クロック生成回路100aが図11に示す位相補間回路102を備えた場合を例に説明する。
【0035】
まず、図11に示す回路において、位相差の無い2つのクロック信号が入力された場合について説明する。このとき、位相補間回路102がクロック信号を入力して補間信号を出力するまでの遅延時間をThomoとする。また、位相補間回路102の次段のセル(例えば、バッファ)のしきい値電圧をVthとする。また、位相補間回路102と次段のセルとの間に負荷された容量をCthとする。また、前述のように、トランジスタ205がオンした場合に流れる電流をIとする。同様に、トランジスタ206がオンした場合に流れる電流をIとする。この場合、以下の式が成り立つ。
Thomo=Cth・Vth/2I ・・・(1)
【0036】
次に、図11に示す回路において、位相の異なる2つのクロック信号が入力された場合について説明する。なお、クロック入力端子INAにはクロック信号1が供給され、クロック入力端子INBにはクロック信号2が供給される。2つのクロック信号の位相差をTdiffとする。また、このときの補間信号の遅延時間をTheteroとする。
【0037】
最初、クロック信号1のみが論理値変化する(立ち下がる)ことにより、トランジスタ205がオンする。それにより、位相補間回路102と次段のセルとの間に蓄積された電荷が電流Iで放電される。その後、クロック信号2が論理値変化する(立ち下がる)ことにより、トランジスタ206もオンする。それにより、位相補間回路102と次段のセルとの間に蓄積された残りの電荷が電流2Iで放電される。
【0038】
したがって、補間信号の遅延時間Theteroは、電流Iで放電する時間Tdiffと、その残りの電荷を電流2Iで放電する時間と、により表すことができる。つまり、以下の式が成り立つ。
Thetero=Tdiff+(Cth・Vth−I・Tdiff)/2I
=Thomo+Tdiff/2 ・・・(2)
【0039】
これは、位相補間回路102が、同じ位相の信号を入力した場合に出力する信号の遅延Thomoに、位相差Tdiffの半分の遅延を加えた補間信号、つまり50%の補間信号を生成することを示す。
【0040】
ここで、位相補間回路102は、補間信号の位相を以下の2つの条件を満たすように制御する必要がある。ひとつ目の条件(以下、単に条件1と称す)は、
0<Cth・Vth−I・Tdiff
である。つまり、位相補間回路102は、クロック信号1のみがLレベルを示している間(電流Iのみで電荷を放電している間)に、補間信号の電位をしきい値電圧Vth以下に降下させない必要がある。この条件を満たさない場合、位相補間回路102は、クロック信号2によって補間信号の位相を制御することができない。
【0041】
ふたつ目の条件(以下、単に条件2と称す)は、
(Cth・Vth−I・Tdiff)/2I<Tover
である。ここで、クロック信号1,2が共にLレベルを示している時間をToverとする。つまり、位相補間回路102は、クロック信号1,2が共にLレベルを示している間(電流2Iで電荷を放電している間)に、補間信号の電位をしきい値電圧Vth以下に降下させる必要がある。この条件を満たさない場合、位相補間回路102は、次にクロック信号1が立ち上がる前に、補間信号を論理値変化させることができない。
【0042】
図15を用いて、タイミング検出回路104の検出方法についてさらに具体的に説明する。なお、クロック入力端子INAにはクロック信号1が供給され、クロック入力端子INBにはクロック信号2が供給される。また、クロック信号1とクロック信号2との位相差は60度である。
【0043】
まず、補間信号が条件1を満たしているか否かは、クロック信号2が立ち下がる時点(位相60度の時点)における補間信号の電位により判定することができる。つまり、補間信号の電位がしきい値電圧Vthより大きい場合、補間信号は条件1を満たしている。一方、補間信号の電位がしきい値電圧Vth以下の場合、補間信号は条件1を満たしていない。具体的には、図3に示すタイミング検出回路104に設けられたFF106−2の検出結果がHレベルの場合、補間信号は条件1を満たしている。一方、FF106−2の検出結果がLレベルの場合、補間信号は条件1を満たしていない。ここで、補間信号が条件1を満たしていない場合、制御信号生成回路105は、電流Iを小さくするように第1の制御信号を出力する。それにより、補間信号の信号変化の傾きが小さくなる。
【0044】
次に、補間信号が条件2を満たしているか否かは、クロック信号1の立ち上がる時点(位相180度の時点)における補間信号の電位により判定することができる。つまり、補間信号の電位がしきい値電圧Vthより小さい場合、補間信号は条件2を満たしている。一方、補間信号の電位がしきい値電圧Vth以上の場合、補間信号は条件2を満たしていない。具体的には、図3に示すタイミング検出回路104に設けられたFF106−4の検出結果がLレベルの場合、補間信号は条件2を満たしている。一方、FF106−4の検出結果がHレベルの場合、補間信号は条件2を満たしていない。ここで、補間信号が条件2を満たしてない場合、制御信号生成回路105は、電流Iを大きくするように第1の制御信号を出力する。それにより、補間信号の信号変化の傾きが大きくなる。
【0045】
つまり、条件1,2を共に満たす場合、図3に示すFF106−2の出力はHレベル、FF106−4の出力はLレベルを示す。なお、図3に示すFF106−3の出力がLレベルの場合、補間信号は当然に条件2を満たしている。制御回路103aは、補間信号が条件1,2を共に満たすように第1の制御信号を位相補間回路102に対して出力する。
【0046】
このように、本発明の実施の形態1にかかる多相クロック生成回路100aは、制御回路103aを備えることにより、補間信号の信号変化の傾きを自動で制御し、補間信号を精度良く生成することが可能である。つまり、多相クロック生成回路100aは、外部からの制御信号によって補間信号を制御する必要がない。さらに、多相クロック生成回路100aは、位相補間の対象となるクロック信号の周波数に関わらず補間信号を制御することができる。つまり、多相クロック生成回路100aは、クロック信号の周波数を測定するための回路等が不要である。それにより、多相クロック生成回路100aは、回路規模の増大を抑制することができる。また、製造プロセス、電源電圧、及び温度の影響を含んだ補間信号の傾きを自動制御することで、これらの影響をキャンセルすることが可能となる。
【0047】
実施の形態2
図4は、本発明の実施の形態2にかかる多相クロック生成回路100bを示す図である。図4に示す多相クロック生成回路100bは、図1に示す多相クロック生成回路100aと比較して、制御回路103aの代わりに制御回路103bを備える。ここで、制御回路103bは、位相補間回路102からの補間信号を入力としない。その他の回路構成及び動作は実施の形態1の場合と同様であるため、説明を省略する。
【0048】
図5は、制御回路103bを示す図である。図5に示す制御回路103bは、図2に示す制御回路103aと比較して、遅延情報生成回路108をさらに備える。制御信号生成回路105は、第2の制御信号を遅延情報生成回路108に対して出力する。なお、制御信号生成回路105が、第2の制御信号の代わりに第1の制御信号を遅延情報生成回路108に対して出力する回路構成にも適宜変更可能である。
【0049】
遅延情報生成回路108は、入力された2つのクロック信号の位相差に応じたサンプリング信号を生成する。ここで、タイミング検出回路104は、遅延情報生成回路108が生成したサンプリング信号の論理値変化のタイミングを検出する。制御信号生成回路105は、タイミング検出回路104の検出結果に基づいて第1及び第2の制御信号を出力する。ここで、遅延情報生成回路108は、例えば、図6に示すように図11の位相補間回路102と同じ回路構成であっても良い。また、遅延情報生成回路108は、例えば、図7に示すように図12の位相補間回路102と同じ回路構成であっても良い。つまり、遅延情報生成回路108は、補間信号に対応するサンプリング信号を出力可能な回路構成に適宜変更可能である。
【0050】
このように、本発明の実施の形態2にかかる多相クロック生成回路100bは、位相補間回路102から出力される補間信号の代わりに、遅延情報生成回路108から出力されるサンプリング信号に基づいて、補間信号の信号変化の傾きを制御する。このような回路構成により、本発明の実施の形態1にかかる多相クロック生成回路100aと同様の効果を得ることができる。
【0051】
実施の形態3
図8は、本発明の実施の形態3にかかる多相クロック生成回路100cを示す図である。実施の形態2で説明した多相クロック生成回路100bでは、遅延情報生成回路108に2つのクロック信号が入力されていた。それに対し、実施の形態3にかかる多相クロック生成回路100cは、遅延情報生成回路108に1つのクロック信号と所定の固定信号とが入力される。つまり、多相クロック生成回路100cは、1つのクロック信号に基づいて補間信号の制御を行うことを特徴とする。
【0052】
遅延情報生成回路108は、入力された1つのクロック信号を遅延させてサンプリング信号を生成する。そして、タイミング検出回路104は、遅延情報生成回路108が生成したサンプリング信号の論理値変化のタイミングを検出する。その他の回路構成については実施の形態2の場合と同様であるため、説明を省略する。
【0053】
ここで、遅延情報生成回路108は、例えば、図9に示すように図11の位相補間回路102と同じ回路構成であっても良い。また、遅延情報生成回路108は、例えば、図10に示すように図12の位相補間回路102と同じ回路構成であっても良い。つまり、遅延情報生成回路108は、補間信号に対応するサンプリング信号を出力可能な回路構成に適宜変更可能である。
【0054】
タイミング検出回路104の検出方法について図16を用いて説明する。ここでは、図9に示す制御回路103cの場合を例に説明する。また、位相補間回路102のクロック入力端子INAにはクロック信号1が供給され、位相補間回路102のクロック入力端子INBにはクロック信号2が供給される。クロック信号1とクロック信号2との位相差は60度である。また、遅延情報生成回路108のクロック入力端子INAにはクロック信号1が供給され、遅延情報生成回路108のクロック入力端子INBにはHレベルの固定信号が供給される。
【0055】
まず、補間信号が条件1を満たしているか否かは、クロック信号2が立ち下がる時点(位相60度の時点)におけるサンプリング信号の電位により判定することができる。つまり、サンプリング信号の電位がしきい値電圧Vthより大きい場合、補間信号は条件1を満たしている。一方、サンプリング信号の電位がしきい値電圧Vth以下の場合、補間信号は条件1を満たしていない。具体的には、図9に示すタイミング検出回路104に設けられたFF106−2の検出結果がHレベルの場合、補間信号は条件1を満たしている。一方、FF106−2の検出結果がLレベルの場合、補間信号は条件1を満たしていない。ここで、補間信号が条件1を満たしていない場合、制御信号生成回路105は、電流Iを小さくするように第2の制御信号を出力する。それにより、サンプリング信号の信号変化の傾きが小さくなる。
【0056】
次に、補間信号が条件2を満たしているか否かの判定方法について説明する。ここで、遅延情報生成回路108の入力端子INBにはHレベルの固定信号が入力されている。したがって、クロック信号1がLレベルの場合には、遅延情報生成回路108の出力側に蓄積された電荷は常に電流Iで放電される。つまり、サンプリング信号のHレベルからLベルへの信号変化の傾きは常に一定である。
【0057】
ここで、電流Iによる信号変化の傾きは、電流2Iによる信号変化の傾きの1/2である。したがって、図16に示すように、位相60度の時点からTover×2の時間経過後の時点におけるサンプリング信号の電位により、補間信号が条件2を満たしているか否かを判定することができる。つまり、位相300度の時点におけるサンプリング信号の電位により、補間信号が条件2を満たしているか否かを判定することができる。なお、前述のように、クロック信号1,2が共にLレベルを示す時間をToverとする。
【0058】
なお、位相120,180度の時点におけるサンプリング信号の電位がしきい値電圧Vth以下の場合、補間信号は当然に条件2を満たしている。したがって、通常は、位相120,180度の時点におけるサンプリング信号の電位により、補間信号が条件2を満たしているか否かを判定する。
【0059】
一方、位相300度の時点におけるサンプリング信号の電位を検出する場合、そのままでは位相180度の時点でクロック信号1が立ち上がってしまう。したがって、この例の場合、遅延情報生成回路108に供給されるクロック信号1の立ち上がりを制御する必要がある。以下の説明では、このような制御が行われているものとして説明する。
【0060】
位相300度の時点において、サンプリング信号の電位がしきい値電圧Vthより小さい場合、補間信号は条件2を満たしている。一方、サンプリング信号の電位がしきい値電圧Vth以上の場合、補間信号は条件2を満たしていない。具体的には、図9に示すタイミング検出回路104に設けられたFF106−6の検出結果がLレベルの場合、補間信号は条件2を満たしている。一方、FF106−6の検出結果がHレベルの場合、補間信号は条件2を満たしていない。ここで、補間信号が条件2を満たしていない場合、制御信号生成回路105は、電流Iを大きくするように第2の制御信号を出力する。それにより、サンプリング信号の信号変化の傾きが大きくなる。
【0061】
つまり、条件1,2を共に満たす場合、図9に示すFF106−2の出力はHレベル、FF106−6の出力はLレベルを示す。制御回路103cは、補間信号が条件1,2を共に満たすように第1の制御信号を位相補間回路102に対して出力する。
【0062】
このように、本発明の実施の形態3にかかる多相クロック生成回路100cは、1つのクロック信号のみに基づいてサンプリング信号を生成する遅延情報生成回路108を備える。このような回路構成により、本発明の実施の形態1にかかる多相クロック生成回路100aと同様の効果を得ることができる。
【0063】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、多相クロック生成回路が図11の位相補間回路102を備えた場合の動作について説明したが、これに限られない。多相クロック生成回路が図12の位相補間回路102を備えた場合の回路構成にも適宜変更可能である。この場合、補間信号及びサンプリング信号の信号変化の傾きは、位相補間回路102の出力側に負荷される容量値212−1〜212−Nを制御することにより制御される。
【0064】
また、位相補間回路102は、図11,12に示す回路に限られない。2つの入力信号に基づいて補間信号を生成する補間信号生成回路と、制御信号によって補間信号の信号変化の傾きを調整する補間信号調整回路と、を備えた回路構成であれば適宜変更可能である。例えば、位相補間回路として図17〜19に示す回路を用いてもよい。図17〜19に示す回路は、インバータショートタイプの位相補間回路である。
【0065】
図17に示す回路は、入力されるクロック信号の信号変化の傾きを第1の制御信号に基づいて調整する補間信号調整回路305と、調整された当該クロック信号に応じた補間信号を生成する補間信号生成回路308と、を備える。具体的には、補間信号生成回路308は、インバータ231を有する。補間信号調整回路305は、トランジスタ213〜216と、定電流源217〜220と、を有する。なお、トランジスタ213,214によりインバータを構成する。トランジスタ213を流れる電流は、定電流源217によって制御される。トランジスタ214を流れる電流は、定電流源218によって制御される。一方のクロック信号は入力端子INAを介してトランジスタ213,214のゲートに印加される。そして、トランジスタ213のドレインとトランジスタ214のドレインとを接続するノードの電位(トランジスタ213,214からなるインバータの出力)がインバータ231に入力される。
【0066】
同様に、トランジスタ215,216によりインバータを構成する。トランジスタ215を流れる電流は、定電流源219によって制御される。トランジスタ216を流れる電流は、定電流源220によって制御される。他方のクロック信号は入力端子INBを介してトランジスタ215,216のゲートに印加される。トランジスタ215のドレインとトランジスタ216のドレインとを接続するノードの電位(トランジスタ215,216からなるインバータの出力)がインバータ231に入力される。つまり、トランジスタ213,214からなるインバータの出力信号と、トランジスタ215,216からなるインバータの出力信号と、がショートしてインバータ231に入力される。インバータ231は入力信号に応じた補間信号を生成する。なお、定電流源217〜220の出力電流は、制御信号生成回路105が生成する第1の制御信号によって制御される。
【0067】
このように図17に示す回路は、入力されるクロック信号の信号変化の傾きを補間信号調整回路305によって調整することにより、補間信号を精度良く生成することができる。このような回路構成でも本実施の形態に適用可能である。
【0068】
次に図18に示す回路は、入力されるクロック信号の信号変化の傾きを第1の制御信号に基づいて調整する補間信号調整回路305と、調整された当該クロック信号に応じた補間信号を生成する補間信号生成回路304と、を備える。具体的には、補間信号生成回路304は、インバータ221,222と、バッファ223と、を有する。補間信号調整回路305の回路構成は、図17に示す回路の場合と同様であるため、説明を省略する。トランジスタ213のドレインとトランジスタ214のドレインとを接続するノードの電位(トランジスタ213,214からなるインバータの出力)がインバータ221に入力される。同様に、トランジスタ215のドレインとトランジスタ216のドレインとを接続するノードの電位(トランジスタ215,216からなるインバータの出力)がインバータ222に入力される。インバータ221の出力信号とインバータ222の出力信号とがショートしてバッファ223に入力される。バッファ223はインバータ221,222の出力信号に応じた補間信号を生成する。
【0069】
このように図18に示す回路は、図17に示す回路と同様に、入力されるクロック信号の信号変化の傾きを補間信号調整回路305によって制御することにより、補間信号を精度良く生成することができる。このように、上記実施の形態にかかる多相クロック生成回路は、インバータショートタイプの位相補間回路を備えた回路構成にも適宜変更可能である。なお、多相クロック生成回路が図17、18の回路を位相補間回路として採用している場合、タイミング検出回路104を、補間信号調整回路305の出力信号の論理値変化のタイミングを検出する回路として用いることも可能である。
【0070】
図19に示す回路は、入力されるクロック信号の信号変化の傾きを第1の制御信号に基づいて調整する補間信号調整回路307と、調整された当該クロック信号に応じた補間信号を生成する補間信号生成回路306と、を備える。具体的には、補間信号生成回路306は、インバータ221,222,224と、を有する。補間信号調整回路307は、インバータ225,226と、トランジスタ227−1〜227−Nと、容量素子228−1〜228−Nと、トランジスタ229−1〜229−Nと、容量素子230−1〜230−Nと、を有する。図19に示す回路は、図18に示す回路と比較して、入力されるクロック信号の信号変化の傾きを定電流源217〜220によって制御する代わりに、当該クロック信号に与える負荷容量によって制御する。
【0071】
一方のクロック信号は、クロック入力端子INA、インバータ225を介して、インバータ221に入力される。他方のクロック信号は、クロック入力端子INB、インバータ226を介して、インバータ222に入力される。インバータ225とインバータ221とを接続するノードと接地電圧端子との間に、トランジスタ227−1〜227−Nが並列に設けられる。また、容量素子228−1〜228−Nがそれぞれ対応するトランジスタ227−1〜227−Nに直列に接続される。同様に、インバータ226とインバータ222とを接続するノードと接地電圧端子との間に、トランジスタ229−1〜229−Nが並列に設けられる。また、容量素子230−1〜230−Nがそれぞれ対応するトランジスタ229−1〜229−Nに直列に接続される。ここで、補間信号調整回路307は、制御信号に基づいてトランジスタ227−1〜227−N,230−1〜230−Nのオンオフを制御する。つまり、入力されたクロック信号に与える負荷容量を制御する。それにより、補間信号調整回路307は当該クロック信号の信号変化の傾きを調整する。
【0072】
そして、インバータ221の出力信号とインバータ222の出力信号とがショートしてインバータ224に入力される。インバータ224はインバータ221,222の出力信号に応じた補間信号を生成する。このような回路構成でも、図18に示す回路と同様に本実施の形態に適用可能である。
【0073】
また、上記実施の形態では、タイミング検出回路104がPLL回路101からのクロック信号1〜6を用いた場合を例に説明したが、これに限られない。例えば、タイミング検出回路104が他のクロック生成回路からのクロック信号を用いた場合の回路構成にも適宜変更可能である。
【0074】
また、上記実施の形態では、位相補間回路102及び遅延情報生成回路108がクロック信号1,2を用いた場合を例に説明したが、これに限られない。位相補間回路102及び遅延情報生成回路108が、クロック信号1,2以外のクロック信号を用いた場合の回路構成にも適宜変更可能である。
【0075】
また、上記実施の形態では、多相クロック生成回路が立ち下がりエッジ検出用である場合を例に説明したが、これに限られない。多相クロック生成回路が立ち上がりエッジ検出用である場合の回路構成にも適宜変更可能である。この場合、位相補間回路は、補間信号の立ち上がりの信号変化が制御される回路構成である必要がある。
【0076】
また、上記実施の形態では、補間信号が出力クロック信号間の位相を1対1の割合で位相補間する場合(50%の補間信号を生成する場合)を例に説明したが、これに限られない。出力クロック信号間の位相を異なる割合で位相補間する回路構成にも適宜変更可能である。図20,21に具体例を示す。図20は、図11に示す位相補間回路の変形例である。図20は、図11と比較して、トランジスタ205と定電流源207とからなる電流経路がM(Mは自然数)ビット幅を有する。また、トランジスタ206と定電流源208とからなる電流経路がMビット幅を有する。具体的には、クロック入力端子INAに供給されるクロック信号によってオンオフが制御されるトランジスタ(スイッチ)をM個有するトランジスタ群205と、トランジスタ群205の各トランジスタに対応する定電流源をM個有する定電流源群207と、を有する。また、クロック入力端子INBに供給されるクロック信号よってオンオフが制御されるトランジスタ(スイッチ)をM個有するトランジスタ群206と、トランジスタ群206の各トランジスタに対応する定電流源をM個有する定電流源群208と、を有する。
【0077】
定電流源群207,208の各定電流源には、対応するスイッチがオンの場合、それぞれ2I/Mの電流が流れる。また、定電流源群207,208には、トランジスタ群205,206がいずれもオンの場合、合計で2Iの電流が流れる。つまり、トランジスタ群205,206に含まれる2M個のトランジスタのうち、選択されたM個のトランジスタが同時にオンする。このような回路構成により、トランジスタ群205のみがオンした場合に流れる電流と、トランジスタ群205,206のいずれもがオンした場合に流れる電流と、の電流比を調整することができる。それにより、出力クロック信号間の位相を所望の割合で位相補間することが可能な補間信号を生成することができる。
【0078】
図21は、図12に示す位相補間回路の変形例である。図21は、図12と比較して、外部出力端子OUTと接地電圧端子GNDとの間のオンオフを制御するトランジスタ205をM個有する。また、外部出力端子OUTと接地電圧端子GNDとの間のオンオフを制御するトランジスタ206をM個有する。これらのトランジスタは、外部出力端子OUTと接地電圧端子GNDとの間に並列に接続されている。ここでは、M個のトランジスタ205をトランジスタ群205と称す。M個のトランジスタ206をトランジスタ群206と称す。図21は、トランジスタ群205,206がいずれもオンの場合、合計で2Iの電流が流れる。つまり、トランジスタ群205,206に含まれる2M個のトランジスタのうち、選択されたM個のトランジスタが同時にオンする。なお電流Iの値は、図12の場合と同様に補間信号調整回路303で制御される。このような回路構成により、トランジスタ群205のみがオンした場合に流れる電流と、トランジスタ群205,206のいずれもがオンした場合に流れる電流と、の電流比を調整することができる。それにより、出力クロック信号間の位相を所望の割合で位相補間することが可能な補間信号を生成することができる。なお図20,21の場合、トランジスタ群205,206に含まれる2M個のトランジスタのうち、いずれのM個のトランジスタをオンにするかは、第1の制御信号とは異なる別の制御信号(不図示)によって制御される。また、このような電流比の調整は、図19に示す回路にも適用可能である。
【符号の説明】
【0079】
1 クロック信号
2 クロック信号
3 クロック信号
4 クロック信号
5 クロック信号
6 クロック信号
100a 多相クロック生成回路
100b 多相クロック生成回路
100c 多相クロック生成回路
101 PLL回路
102 位相補間回路
103a 制御回路
103b 制御回路
103c 制御回路
104 タイミング検出回路
105 制御信号生成回路
106−1〜106−6 フリップフロップ
107 選択回路
108 遅延情報生成回路
201 NAND
202,203 インバータ
204〜206トランジスタ
207,208 定電流源
211−1〜211−N トランジスタ
212−1〜212−N 容量素子
213〜216 トランジスタ
217〜220 定電流源
221,222 インバータ
223 バッファ
224,225,226 インバータ
227−1〜227−N トランジスタ
228−1〜228−N 容量素子
229−1〜229−N トランジスタ
230−1〜230−N 容量素子
301,304,306,308 補間信号生成回路
302,303,305,307 補間信号調整回路
VDD 電源電圧(電源電圧端子)
GND 接地電圧(接地電圧端子)
【技術分野】
【0001】
本発明は、多相クロック生成回路に関し、特に位相補間の制御に関する。
【背景技術】
【0002】
一般的に、クロック制御システムは、PLL(Phase Locked Loop)回路、DLL(Dlay Locked Loop)回路、CDR(Clock Data Recovery)回路等のクロック信号生成回路を備える。これらのクロック信号生成回路は、精度の高い安定したクロック信号を生成する。ここで、クロック信号生成回路は、多相クロック信号を用いることにより高速な同期動作を実現している。
【0003】
従来、多相クロック信号として、リングオシレータを構成する複数の遅延回路からの出力信号が用いられていた。なお、リングオシレータはVCO(Voltage Controlled Oscillator)等に備えられる。しかし、従来回路では、より多くの相を必要とする多相クロック信号に対応できないという問題があった。
【0004】
このような問題を解決するために、近年では、位相補間回路が用いられている。例えば、特許文献1〜4に開示されている多相クロック生成回路は、位相の異なるクロック信号の位相を補間する補間信号を生成するインターポレータ(位相補間回路)を備える。また、これらのインターポレータは、温度等の外部環境によって変動する補間信号の位相を制御する機能を備えている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2001−273048号公報
【特許文献2】特開2002−190724号公報
【特許文献3】特開2003−87113号公報
【特許文献4】特開2003−333021号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかし、上述の回路の場合、外部からの制御信号を用いて補間信号の位相を制御する必要があった。したがって、位相補間の対象となるクロック信号の周波数を特定できない場合、従来回路では、補間信号の位相を精度良く制御することができなかった。また、従来回路では、位相補間の対象となるクロック信号の周波数を測定しようとした場合、周波数測定用の回路をさらに備える必要があった。そのため、回路規模が増大するという問題があった。また、外部からの制御信号では、製造プロセスや、使用環境における電源電圧及び温度等による位相補間回路への影響をキャンセルできないという問題もあった。
【課題を解決するための手段】
【0007】
本発明にかかる多相クロック生成回路は、第1及び第2のクロック信号に基づいて、当該第1及び当該第2のクロック信号に対応する出力クロック信号間の位相を補間する補間信号を生成し、出力する位相補間回路と、前記補間信号の位相を調整する第1の制御信号を生成し、前記位相補間回路に対して出力する制御回路と、を備えた多相クロック生成回路であって、前記制御回路は、前記補間信号の論理値変化のタイミングを検出するためのタイミング検出回路と、前記タイミング検出回路の検出結果に応じた前記第1の制御信号を生成する制御信号生成回路と、を備える。
【0008】
上述のような回路構成により、補間信号の位相を精度良く自動で制御することができる。
【発明の効果】
【0009】
本発明により、補間信号の位相を精度良く自動で制御することが可能な多相クロック生成回路を提供することができる。
【図面の簡単な説明】
【0010】
【図1】本発明の実施の形態1にかかる多相クロック生成回路を示す図である。
【図2】本発明の実施の形態1にかかる制御回路を示す図である。
【図3】本発明の実施の形態1にかかる制御回路を示す図である。
【図4】本発明の実施の形態2にかかる多相クロック生成回路を示す図である。
【図5】本発明の実施の形態2にかかる制御回路を示す図である。
【図6】本発明の実施の形態2にかかる制御回路を示す図である。
【図7】本発明の実施の形態2にかかる制御回路を示す図である。
【図8】本発明の実施の形態3にかかる多相クロック生成回路を示す図である。
【図9】本発明の実施の形態3にかかる制御回路を示す図である。
【図10】本発明の実施の形態3にかかる制御回路を示す図である。
【図11】位相補間回路を示す図である。
【図12】位相補間回路を示す図である。
【図13】位相補間回路から出力される補間信号の波形を示す図である。
【図14】位相補間回路から出力される補間信号の波形を示す図である。
【図15】本発明の実施の形態1,2にかかる位相補間回路の入出力信号の波形を示す図である。
【図16】本発明の実施の形態3にかかる遅延情報生成回路の入出力信号の波形を示す図である。
【図17】その他の位相補間回路を示す図である。
【図18】その他の位相補間回路を示す図である。
【図19】その他の位相補間回路を示す図である。
【図20】その他の位相補間回路を示す図である。
【図21】その他の位相補間回路を示す図である。
【発明を実施するための形態】
【0011】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。
【0012】
実施の形態1
本発明の実施の形態1について図面を参照して説明する。図1は、本発明の実施の形態1にかかる多相クロック生成回路100aを示す図である。この多相クロック生成回路100aは、複数のクロック信号を生成するPLL回路(フェーズロックドループ回路)101と、複数のクロック信号のうち2つのクロック信号を選択する選択回路107と、2つのクロック信号に基づいて補間信号を生成する位相補間回路102と、その補間信号に基づいて補間信号の位相を制御する第1の制御信号を出力する制御回路103aと、を備える。なお、本実施の形態において「補間信号の位相を制御する」第1の制御信号とは、「位相補間回路102が所望の位相を有する補間信号を生成するように制御する」第1の制御信号という意味である。例えば、2つの出力クロック信号間を1対1の比率で位相補間する場合、制御回路103aは、位相補間回路がそのような補間信号を生成するように第1の制御信号を出力する。
【0013】
また、図示していないが、多相クロック生成回路100aは、位相補間回路102を複数備える。例えば、多相クロック生成回路100aが3つの位相補間回路A,B,Cを備えた場合について説明する。このとき、例えば、位相補間回路Aの入力端子INA,INBにはクロック信号1が供給される。位相補間回路Bの入力端子INAにはクロック信号1が供給され、入力端子INBにはクロック信号2が供給される。位相補間回路Cの入力端子INA,INBにはクロック信号2が供給される。それにより、位相補間回路Aは、クロック信号1に応じた出力クロック信号Aを出力する。位相補間回路Cは、クロック信号2に応じた出力クロック信号Cを出力する。そして、位相補間回路Bは、出力クロック信号A,Cの位相を補間する補間信号を出力クロック信号Bとして出力する。このようにして、多相クロック生成回路100aは複数の出力クロック信号からなる多相クロック信号を生成する。
【0014】
図1に示す回路の回路構成について説明する。PLL回路101の各クロック信号出力端子は、選択回路107の各入力端子にそれぞれ接続される。さらに、PLL回路101の各クロック信号出力端子は、制御回路103aの各クロック信号入力端子にそれぞれ接続される。選択回路107の2つの出力端子は、位相補間回路102の各クロック入力端子にそれぞれ接続される。位相補間回路102の出力端子は、多相クロック生成回路100aの外部出力端子OUTと、制御回路103aの補間信号入力端子と、に接続される。制御回路103aの制御信号出力端子は、位相補間回路102の制御信号入力端子に接続される。なお、図1に示す回路は、立ち下がりエッジ検出用の多相クロック生成回路である。
【0015】
図1に示す回路の動作について説明する。PLL回路101は、位相の異なる6つのクロック信号1〜6を出力する。クロック信号1〜6は、それぞれ60度間隔で位相が異なる。ここでは、クロック信号1の位相は0度(基準)である。クロック信号1とクロック信号2との位相差は60度である。クロック信号1とクロック信号3との位相差は120度である。クロック信号1とクロック信号4との位相差は180度である。クロック信号1とクロック信号5との位相差は240度である。クロック信号1とクロック信号6との位相差は300度である。なお、実際には、PLL回路101から出力されるクロック信号は6つに限られない。また、これらのクロック信号の位相差は60度に限られない。
【0016】
クロック信号1〜6は、選択回路107の各入力端子にそれぞれ入力される。さらに、クロック信号1〜6は、制御回路103aの各クロック信号入力端子にそれぞれ入力される。選択回路107は、クロック信号1〜6のうち60度の位相差を有する2つのクロック信号を選択し、位相補間回路102に対して出力する。位相補間回路102は、入力された2つのクロック信号に基づいて補間信号を出力する。位相補間回路102から出力された補間信号は、多相クロック生成回路100aの外部出力端子OUTに供給される。さらに、この補間信号は、制御回路103aの補間信号入力端子に入力される。
【0017】
制御回路103aは、位相補間回路102から出力された補間信号の論理値変化のタイミングを検出する。そして、制御回路103aは、この補間信号の位相を制御するための第1の制御信号を位相補間回路102に対して出力する。
【0018】
図11,12は、それぞれ位相補間回路102の例を示す図である。まず、図11の位相補間回路102について説明する。図11に示す回路は、NAND201と、インバータ202と、インバータ203と、トランジスタ(第1のトランジスタ)204と、トランジスタ(第2のトランジスタ)205と、トランジスタ(第3のトランジスタ)206と、定電流源(第1の定電流源)207と、定電流源(第2の定電流源)208と、を備える。ここで、NAND201と、インバータ202,203と、トランジスタ204,205,206と、により補間信号生成回路301を構成する。また、定電流源207,208により補間信号調整回路302を構成する。なお、トランジスタ204はPチャネルMOSトランジスタである。また、トランジスタ205,206はNチャネルMOSトランジスタである。
【0019】
位相補間回路102のクロック入力端子INAは、NAND201の一方の入力端子と、インバータ202の入力端子と、に接続される。位相補間回路102のクロック入力端子INBは、NAND201の他方の入力端子と、インバータ203の入力端子と、に接続される。NAND201の出力端子は、トランジスタ204のゲートに接続される。インバータ202の出力端子は、トランジスタ205のゲートに接続される。インバータ203の出力端子は、トランジスタ206のゲートに接続される。位相補間回路102の制御信号入力端子は、定電流源207,208の制御端子に接続される。
【0020】
トランジスタ204のソースは、電源電圧VDDに接続される。トランジスタ204のドレインは、トランジスタ205のドレインと、トランジスタ206のドレインと、位相補間回路102の外部出力端子OUTと、に接続される。トランジスタ205のソースは、定電流源207の入力端子に接続される。トランジスタ206のソースは、定電流源208の入力端子に接続される。定電流源207の出力端子は、定電流源208の出力端子と共に接地電圧GNDに接続される。
【0021】
図11に示す回路には、前述のように選択回路107からの2つのクロック信号が入力される。ここでは、クロック入力端子INAにクロック信号1が供給され、クロック入力端子INBにクロック信号2が供給された場合を例に説明する。トランジスタ204は、クロック信号1,2に基づいてソース−ドレイン間に流れる電流が制御される。トランジスタ205は、クロック信号1に基づいてソース−ドレイン間に流れる電流が制御される。トランジスタ206は、クロック信号2に基づいてソース−ドレイン間に流れる電流が制御される。
【0022】
ここで、トランジスタ204のドレインと、トランジスタ205のドレインと、トランジスタ206のドレインと、を接続するノードの電圧レベルが補間信号として出力される。
【0023】
補間信号の信号波形を図13,14に示す。図11に示す回路において、クロック信号1,2が共にHレベルの場合、トランジスタ204はオンに制御される。一方、トランジスタ205,206はオフに制御される。それにより、補間信号はHレベルを示す。
【0024】
クロック信号1がLレベル、クロック信号2がHレベルの場合、トランジスタ204,206はオフに制御される。一方、トランジスタ205はオンに制御される。それにより、補間信号はHレベルからLレベルに向けて信号変化する。ここで、トランジスタ205がオンした場合に流れる電流をIとする。また、トランジスタ206がオンした場合に流れる電流をIとする。つまり、トランジスタ205,206は、オンした場合に流れる電流が同じ値を示すように制御される。この場合、トランジスタ205に流れる電流Iによって、位相補間回路102と次段のセルとの間に蓄積された電荷が放電される。図13に示すように、クロック信号1が立ち下がる時点(位相0度の時点)からクロック信号2が立ち下がる時点(位相60度の時点)までの間、電流Iによって電荷が放電される。
【0025】
クロック信号1,2が共にLレベルの場合、トランジスタ204はオフに制御される。一方、トランジスタ205,206はオンに制御される。それにより、補間信号はLレベルを示す。この場合、トランジスタ205,206に流れる電流2Iによって、位相補間回路102と次段のセルとの間に蓄積された電荷が放電される。この場合は、クロック信号1がLレベル、クロック信号2がHレベルの場合よりも、補間信号のHレベルからLレベルへの信号変化の傾きが大きくなる。言い換えると、この場合は、補間信号のHレベルからLレベルへの信号変化が速い。図13に示すように、クロック信号2が立ち下がる時点(位相60度の時点)から次にクロック信号1が立ち上がる時点(不図示)までの間、電流2Iによって電荷が放電される。
【0026】
ここで図11に示す回路は、さらに定電流源207,208を備える。図11に示す回路は、制御回路103aからの第1の制御信号に基づいて定電流源207,208にそれぞれ流れる電流Iを制御する。言い換えると、図11に示す回路は、制御回路103aからの第1の制御信号に基づいてトランジスタ205,206にそれぞれ流れる電流Iを制御する。このように図11に示す回路は、図14のように電流Iの値を制御することにより当該補間信号の信号変化の傾きを制御する。それにより、図11に示す回路は、補間信号を精度良く生成することができる。
【0027】
次に、図12の位相補間回路102について説明する。図12に示す回路は、図11に示す回路と比較して、定電流源207,208を備えない。つまり、トランジスタ205のソースは、トランジスタ206のソースと共に直接に接地電圧GNDに接続される。また、図12に示す回路は、図11に示す回路と比較して、N(Nは自然数)個のトランジスタ211−1〜211−Nと、N個の容量素子212−1〜212−Nと、をさらに備える。ここでトランジスタ211−1〜211−Nと、N個の容量素子212−1〜212−Nと、によりにより補間信号調整回路303を構成する。
【0028】
容量素子212−1〜212−Nは、トランジスタ204,205,206のドレイン同士を接続するノードと接地電圧GNDとの間に並列に接続される。トランジスタ211−1〜211−Nは、対応する容量素子212−1〜212−Nにそれぞれ直列に接続される。そして、トランジスタ211−1〜211−Nは、制御回路103aからの第1の制御信号によってオンオフが制御される。その他の回路構成は図11の場合と同じであるため、説明を省略する。
【0029】
なお、トランジスタ211−1〜211−Nは、NチャネルMOSトランジスタである。また、容量素子212−1〜212−Nは、それぞれ容量値が同じである。第1の制御信号はNビット幅を有する。そして、各ビット線の電圧がそれぞれトランジスタ211−1〜211−Nのゲートに印加される。ここで図12に示す回路は、トランジスタ211−1〜211−Nのオンオフを制御することにより、位相補間回路102と次段のセルとの間に負荷される容量値を制御する。それにより図12に示す回路は、トランジスタ205,206にそれぞれ流れる電流Iを制御する。このように図12に示す回路は、図14のように電流Iの値を制御することにより当該補間信号の信号変化の傾きを制御する。それにより、図11に示す回路は、補間信号を精度良く生成することができる。
【0030】
図2は、制御回路103aを示す図である。図2に示す回路は、タイミング検出回路104と、制御信号生成回路105と、を備える。PLL回路101からのクロック信号1〜6がタイミング検出回路104のクロック入力端子にそれぞれ入力される。また、位相補間回路102からの補間信号がタイミング検出回路104の補間信号入力端子に入力される。タイミング検出回路104の出力信号は、制御信号生成回路105に入力される。制御信号生成回路105は、第1の制御信号を位相補間回路102に対して出力する。
【0031】
図2に示すタイミング検出回路104の具体例を、図3を用いて説明する。タイミング検出回路104は、例えば、6段のフリップフロップ(以下、単にFFと称す)106−1〜106−6により構成される。クロック信号1はFF106−1のクロック入力端子に入力される。クロック信号2はFF106−2のクロック入力端子に入力される。クロック信号3はFF106−3のクロック入力端子に入力される。クロック信号4はFF106−4のクロック入力端子に入力される。クロック信号5はFF106−5のクロック入力端子に入力される。クロック信号6はFF106−6のクロック入力端子に入力される。位相補間回路102からの補間信号は、FF106−1〜106−6のデータ入力端子にそれぞれ入力される。FF106−1〜106−6のデータ出力端子から出力された信号は、制御信号生成回路105に入力される。
【0032】
ここで、タイミング検出回路104は、位相の異なる6つのクロック信号で補間信号を同期検出する。それにより、タイミング検出回路104は、補間信号の論理値変化のタイミングを検出することができる。そして、制御信号生成回路105は、タイミング検出回路104の検出結果に基づいて第1の制御信号を生成し、位相補間回路102に対して出力する。つまり、位相補間回路102から出力される補間信号は、タイミング検出回路104の検出結果によって論理値変化のタイミング(信号変化の傾き)が制御される。言い換えると、補間信号は、タイミング検出回路104の検出結果によって位相が制御される。なお、FF106−1〜106−6のしきい値電圧と、位相補間回路102の次段のセルのしきい値電圧と、は互いに同じであることが望ましい。
【0033】
このように、本発明の実施の形態1にかかる多相クロック生成回路100aは、制御回路103aを備えることにより、補間信号の信号変化の傾きを自動で制御し、補間信号を精度良く生成することが可能である。つまり、多相クロック生成回路100aは、外部からの制御信号によって補間信号を制御する必要がない。さらに、多相クロック生成回路100aは、位相補間の対象となるクロック信号の周波数に関わらず補間信号を制御することができる。つまり、多相クロック生成回路100aは、クロック信号の周波数を測定するための回路等が不要である。それにより、多相クロック生成回路100aは、回路規模の増大を抑制することができる。加えて、制御回路103aは出力される補間信号を直接判定することができる。つまり、製造プロセス、電源電圧、及び温度の影響を含んだ補間信号を直接判定することで、それらの影響を考慮した最適な第1の制御信号を生成することが可能である。
【0034】
補間信号の制御方法についてさらに具体的に説明する。ここでは、多相クロック生成回路100aが図11に示す位相補間回路102を備えた場合を例に説明する。
【0035】
まず、図11に示す回路において、位相差の無い2つのクロック信号が入力された場合について説明する。このとき、位相補間回路102がクロック信号を入力して補間信号を出力するまでの遅延時間をThomoとする。また、位相補間回路102の次段のセル(例えば、バッファ)のしきい値電圧をVthとする。また、位相補間回路102と次段のセルとの間に負荷された容量をCthとする。また、前述のように、トランジスタ205がオンした場合に流れる電流をIとする。同様に、トランジスタ206がオンした場合に流れる電流をIとする。この場合、以下の式が成り立つ。
Thomo=Cth・Vth/2I ・・・(1)
【0036】
次に、図11に示す回路において、位相の異なる2つのクロック信号が入力された場合について説明する。なお、クロック入力端子INAにはクロック信号1が供給され、クロック入力端子INBにはクロック信号2が供給される。2つのクロック信号の位相差をTdiffとする。また、このときの補間信号の遅延時間をTheteroとする。
【0037】
最初、クロック信号1のみが論理値変化する(立ち下がる)ことにより、トランジスタ205がオンする。それにより、位相補間回路102と次段のセルとの間に蓄積された電荷が電流Iで放電される。その後、クロック信号2が論理値変化する(立ち下がる)ことにより、トランジスタ206もオンする。それにより、位相補間回路102と次段のセルとの間に蓄積された残りの電荷が電流2Iで放電される。
【0038】
したがって、補間信号の遅延時間Theteroは、電流Iで放電する時間Tdiffと、その残りの電荷を電流2Iで放電する時間と、により表すことができる。つまり、以下の式が成り立つ。
Thetero=Tdiff+(Cth・Vth−I・Tdiff)/2I
=Thomo+Tdiff/2 ・・・(2)
【0039】
これは、位相補間回路102が、同じ位相の信号を入力した場合に出力する信号の遅延Thomoに、位相差Tdiffの半分の遅延を加えた補間信号、つまり50%の補間信号を生成することを示す。
【0040】
ここで、位相補間回路102は、補間信号の位相を以下の2つの条件を満たすように制御する必要がある。ひとつ目の条件(以下、単に条件1と称す)は、
0<Cth・Vth−I・Tdiff
である。つまり、位相補間回路102は、クロック信号1のみがLレベルを示している間(電流Iのみで電荷を放電している間)に、補間信号の電位をしきい値電圧Vth以下に降下させない必要がある。この条件を満たさない場合、位相補間回路102は、クロック信号2によって補間信号の位相を制御することができない。
【0041】
ふたつ目の条件(以下、単に条件2と称す)は、
(Cth・Vth−I・Tdiff)/2I<Tover
である。ここで、クロック信号1,2が共にLレベルを示している時間をToverとする。つまり、位相補間回路102は、クロック信号1,2が共にLレベルを示している間(電流2Iで電荷を放電している間)に、補間信号の電位をしきい値電圧Vth以下に降下させる必要がある。この条件を満たさない場合、位相補間回路102は、次にクロック信号1が立ち上がる前に、補間信号を論理値変化させることができない。
【0042】
図15を用いて、タイミング検出回路104の検出方法についてさらに具体的に説明する。なお、クロック入力端子INAにはクロック信号1が供給され、クロック入力端子INBにはクロック信号2が供給される。また、クロック信号1とクロック信号2との位相差は60度である。
【0043】
まず、補間信号が条件1を満たしているか否かは、クロック信号2が立ち下がる時点(位相60度の時点)における補間信号の電位により判定することができる。つまり、補間信号の電位がしきい値電圧Vthより大きい場合、補間信号は条件1を満たしている。一方、補間信号の電位がしきい値電圧Vth以下の場合、補間信号は条件1を満たしていない。具体的には、図3に示すタイミング検出回路104に設けられたFF106−2の検出結果がHレベルの場合、補間信号は条件1を満たしている。一方、FF106−2の検出結果がLレベルの場合、補間信号は条件1を満たしていない。ここで、補間信号が条件1を満たしていない場合、制御信号生成回路105は、電流Iを小さくするように第1の制御信号を出力する。それにより、補間信号の信号変化の傾きが小さくなる。
【0044】
次に、補間信号が条件2を満たしているか否かは、クロック信号1の立ち上がる時点(位相180度の時点)における補間信号の電位により判定することができる。つまり、補間信号の電位がしきい値電圧Vthより小さい場合、補間信号は条件2を満たしている。一方、補間信号の電位がしきい値電圧Vth以上の場合、補間信号は条件2を満たしていない。具体的には、図3に示すタイミング検出回路104に設けられたFF106−4の検出結果がLレベルの場合、補間信号は条件2を満たしている。一方、FF106−4の検出結果がHレベルの場合、補間信号は条件2を満たしていない。ここで、補間信号が条件2を満たしてない場合、制御信号生成回路105は、電流Iを大きくするように第1の制御信号を出力する。それにより、補間信号の信号変化の傾きが大きくなる。
【0045】
つまり、条件1,2を共に満たす場合、図3に示すFF106−2の出力はHレベル、FF106−4の出力はLレベルを示す。なお、図3に示すFF106−3の出力がLレベルの場合、補間信号は当然に条件2を満たしている。制御回路103aは、補間信号が条件1,2を共に満たすように第1の制御信号を位相補間回路102に対して出力する。
【0046】
このように、本発明の実施の形態1にかかる多相クロック生成回路100aは、制御回路103aを備えることにより、補間信号の信号変化の傾きを自動で制御し、補間信号を精度良く生成することが可能である。つまり、多相クロック生成回路100aは、外部からの制御信号によって補間信号を制御する必要がない。さらに、多相クロック生成回路100aは、位相補間の対象となるクロック信号の周波数に関わらず補間信号を制御することができる。つまり、多相クロック生成回路100aは、クロック信号の周波数を測定するための回路等が不要である。それにより、多相クロック生成回路100aは、回路規模の増大を抑制することができる。また、製造プロセス、電源電圧、及び温度の影響を含んだ補間信号の傾きを自動制御することで、これらの影響をキャンセルすることが可能となる。
【0047】
実施の形態2
図4は、本発明の実施の形態2にかかる多相クロック生成回路100bを示す図である。図4に示す多相クロック生成回路100bは、図1に示す多相クロック生成回路100aと比較して、制御回路103aの代わりに制御回路103bを備える。ここで、制御回路103bは、位相補間回路102からの補間信号を入力としない。その他の回路構成及び動作は実施の形態1の場合と同様であるため、説明を省略する。
【0048】
図5は、制御回路103bを示す図である。図5に示す制御回路103bは、図2に示す制御回路103aと比較して、遅延情報生成回路108をさらに備える。制御信号生成回路105は、第2の制御信号を遅延情報生成回路108に対して出力する。なお、制御信号生成回路105が、第2の制御信号の代わりに第1の制御信号を遅延情報生成回路108に対して出力する回路構成にも適宜変更可能である。
【0049】
遅延情報生成回路108は、入力された2つのクロック信号の位相差に応じたサンプリング信号を生成する。ここで、タイミング検出回路104は、遅延情報生成回路108が生成したサンプリング信号の論理値変化のタイミングを検出する。制御信号生成回路105は、タイミング検出回路104の検出結果に基づいて第1及び第2の制御信号を出力する。ここで、遅延情報生成回路108は、例えば、図6に示すように図11の位相補間回路102と同じ回路構成であっても良い。また、遅延情報生成回路108は、例えば、図7に示すように図12の位相補間回路102と同じ回路構成であっても良い。つまり、遅延情報生成回路108は、補間信号に対応するサンプリング信号を出力可能な回路構成に適宜変更可能である。
【0050】
このように、本発明の実施の形態2にかかる多相クロック生成回路100bは、位相補間回路102から出力される補間信号の代わりに、遅延情報生成回路108から出力されるサンプリング信号に基づいて、補間信号の信号変化の傾きを制御する。このような回路構成により、本発明の実施の形態1にかかる多相クロック生成回路100aと同様の効果を得ることができる。
【0051】
実施の形態3
図8は、本発明の実施の形態3にかかる多相クロック生成回路100cを示す図である。実施の形態2で説明した多相クロック生成回路100bでは、遅延情報生成回路108に2つのクロック信号が入力されていた。それに対し、実施の形態3にかかる多相クロック生成回路100cは、遅延情報生成回路108に1つのクロック信号と所定の固定信号とが入力される。つまり、多相クロック生成回路100cは、1つのクロック信号に基づいて補間信号の制御を行うことを特徴とする。
【0052】
遅延情報生成回路108は、入力された1つのクロック信号を遅延させてサンプリング信号を生成する。そして、タイミング検出回路104は、遅延情報生成回路108が生成したサンプリング信号の論理値変化のタイミングを検出する。その他の回路構成については実施の形態2の場合と同様であるため、説明を省略する。
【0053】
ここで、遅延情報生成回路108は、例えば、図9に示すように図11の位相補間回路102と同じ回路構成であっても良い。また、遅延情報生成回路108は、例えば、図10に示すように図12の位相補間回路102と同じ回路構成であっても良い。つまり、遅延情報生成回路108は、補間信号に対応するサンプリング信号を出力可能な回路構成に適宜変更可能である。
【0054】
タイミング検出回路104の検出方法について図16を用いて説明する。ここでは、図9に示す制御回路103cの場合を例に説明する。また、位相補間回路102のクロック入力端子INAにはクロック信号1が供給され、位相補間回路102のクロック入力端子INBにはクロック信号2が供給される。クロック信号1とクロック信号2との位相差は60度である。また、遅延情報生成回路108のクロック入力端子INAにはクロック信号1が供給され、遅延情報生成回路108のクロック入力端子INBにはHレベルの固定信号が供給される。
【0055】
まず、補間信号が条件1を満たしているか否かは、クロック信号2が立ち下がる時点(位相60度の時点)におけるサンプリング信号の電位により判定することができる。つまり、サンプリング信号の電位がしきい値電圧Vthより大きい場合、補間信号は条件1を満たしている。一方、サンプリング信号の電位がしきい値電圧Vth以下の場合、補間信号は条件1を満たしていない。具体的には、図9に示すタイミング検出回路104に設けられたFF106−2の検出結果がHレベルの場合、補間信号は条件1を満たしている。一方、FF106−2の検出結果がLレベルの場合、補間信号は条件1を満たしていない。ここで、補間信号が条件1を満たしていない場合、制御信号生成回路105は、電流Iを小さくするように第2の制御信号を出力する。それにより、サンプリング信号の信号変化の傾きが小さくなる。
【0056】
次に、補間信号が条件2を満たしているか否かの判定方法について説明する。ここで、遅延情報生成回路108の入力端子INBにはHレベルの固定信号が入力されている。したがって、クロック信号1がLレベルの場合には、遅延情報生成回路108の出力側に蓄積された電荷は常に電流Iで放電される。つまり、サンプリング信号のHレベルからLベルへの信号変化の傾きは常に一定である。
【0057】
ここで、電流Iによる信号変化の傾きは、電流2Iによる信号変化の傾きの1/2である。したがって、図16に示すように、位相60度の時点からTover×2の時間経過後の時点におけるサンプリング信号の電位により、補間信号が条件2を満たしているか否かを判定することができる。つまり、位相300度の時点におけるサンプリング信号の電位により、補間信号が条件2を満たしているか否かを判定することができる。なお、前述のように、クロック信号1,2が共にLレベルを示す時間をToverとする。
【0058】
なお、位相120,180度の時点におけるサンプリング信号の電位がしきい値電圧Vth以下の場合、補間信号は当然に条件2を満たしている。したがって、通常は、位相120,180度の時点におけるサンプリング信号の電位により、補間信号が条件2を満たしているか否かを判定する。
【0059】
一方、位相300度の時点におけるサンプリング信号の電位を検出する場合、そのままでは位相180度の時点でクロック信号1が立ち上がってしまう。したがって、この例の場合、遅延情報生成回路108に供給されるクロック信号1の立ち上がりを制御する必要がある。以下の説明では、このような制御が行われているものとして説明する。
【0060】
位相300度の時点において、サンプリング信号の電位がしきい値電圧Vthより小さい場合、補間信号は条件2を満たしている。一方、サンプリング信号の電位がしきい値電圧Vth以上の場合、補間信号は条件2を満たしていない。具体的には、図9に示すタイミング検出回路104に設けられたFF106−6の検出結果がLレベルの場合、補間信号は条件2を満たしている。一方、FF106−6の検出結果がHレベルの場合、補間信号は条件2を満たしていない。ここで、補間信号が条件2を満たしていない場合、制御信号生成回路105は、電流Iを大きくするように第2の制御信号を出力する。それにより、サンプリング信号の信号変化の傾きが大きくなる。
【0061】
つまり、条件1,2を共に満たす場合、図9に示すFF106−2の出力はHレベル、FF106−6の出力はLレベルを示す。制御回路103cは、補間信号が条件1,2を共に満たすように第1の制御信号を位相補間回路102に対して出力する。
【0062】
このように、本発明の実施の形態3にかかる多相クロック生成回路100cは、1つのクロック信号のみに基づいてサンプリング信号を生成する遅延情報生成回路108を備える。このような回路構成により、本発明の実施の形態1にかかる多相クロック生成回路100aと同様の効果を得ることができる。
【0063】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、多相クロック生成回路が図11の位相補間回路102を備えた場合の動作について説明したが、これに限られない。多相クロック生成回路が図12の位相補間回路102を備えた場合の回路構成にも適宜変更可能である。この場合、補間信号及びサンプリング信号の信号変化の傾きは、位相補間回路102の出力側に負荷される容量値212−1〜212−Nを制御することにより制御される。
【0064】
また、位相補間回路102は、図11,12に示す回路に限られない。2つの入力信号に基づいて補間信号を生成する補間信号生成回路と、制御信号によって補間信号の信号変化の傾きを調整する補間信号調整回路と、を備えた回路構成であれば適宜変更可能である。例えば、位相補間回路として図17〜19に示す回路を用いてもよい。図17〜19に示す回路は、インバータショートタイプの位相補間回路である。
【0065】
図17に示す回路は、入力されるクロック信号の信号変化の傾きを第1の制御信号に基づいて調整する補間信号調整回路305と、調整された当該クロック信号に応じた補間信号を生成する補間信号生成回路308と、を備える。具体的には、補間信号生成回路308は、インバータ231を有する。補間信号調整回路305は、トランジスタ213〜216と、定電流源217〜220と、を有する。なお、トランジスタ213,214によりインバータを構成する。トランジスタ213を流れる電流は、定電流源217によって制御される。トランジスタ214を流れる電流は、定電流源218によって制御される。一方のクロック信号は入力端子INAを介してトランジスタ213,214のゲートに印加される。そして、トランジスタ213のドレインとトランジスタ214のドレインとを接続するノードの電位(トランジスタ213,214からなるインバータの出力)がインバータ231に入力される。
【0066】
同様に、トランジスタ215,216によりインバータを構成する。トランジスタ215を流れる電流は、定電流源219によって制御される。トランジスタ216を流れる電流は、定電流源220によって制御される。他方のクロック信号は入力端子INBを介してトランジスタ215,216のゲートに印加される。トランジスタ215のドレインとトランジスタ216のドレインとを接続するノードの電位(トランジスタ215,216からなるインバータの出力)がインバータ231に入力される。つまり、トランジスタ213,214からなるインバータの出力信号と、トランジスタ215,216からなるインバータの出力信号と、がショートしてインバータ231に入力される。インバータ231は入力信号に応じた補間信号を生成する。なお、定電流源217〜220の出力電流は、制御信号生成回路105が生成する第1の制御信号によって制御される。
【0067】
このように図17に示す回路は、入力されるクロック信号の信号変化の傾きを補間信号調整回路305によって調整することにより、補間信号を精度良く生成することができる。このような回路構成でも本実施の形態に適用可能である。
【0068】
次に図18に示す回路は、入力されるクロック信号の信号変化の傾きを第1の制御信号に基づいて調整する補間信号調整回路305と、調整された当該クロック信号に応じた補間信号を生成する補間信号生成回路304と、を備える。具体的には、補間信号生成回路304は、インバータ221,222と、バッファ223と、を有する。補間信号調整回路305の回路構成は、図17に示す回路の場合と同様であるため、説明を省略する。トランジスタ213のドレインとトランジスタ214のドレインとを接続するノードの電位(トランジスタ213,214からなるインバータの出力)がインバータ221に入力される。同様に、トランジスタ215のドレインとトランジスタ216のドレインとを接続するノードの電位(トランジスタ215,216からなるインバータの出力)がインバータ222に入力される。インバータ221の出力信号とインバータ222の出力信号とがショートしてバッファ223に入力される。バッファ223はインバータ221,222の出力信号に応じた補間信号を生成する。
【0069】
このように図18に示す回路は、図17に示す回路と同様に、入力されるクロック信号の信号変化の傾きを補間信号調整回路305によって制御することにより、補間信号を精度良く生成することができる。このように、上記実施の形態にかかる多相クロック生成回路は、インバータショートタイプの位相補間回路を備えた回路構成にも適宜変更可能である。なお、多相クロック生成回路が図17、18の回路を位相補間回路として採用している場合、タイミング検出回路104を、補間信号調整回路305の出力信号の論理値変化のタイミングを検出する回路として用いることも可能である。
【0070】
図19に示す回路は、入力されるクロック信号の信号変化の傾きを第1の制御信号に基づいて調整する補間信号調整回路307と、調整された当該クロック信号に応じた補間信号を生成する補間信号生成回路306と、を備える。具体的には、補間信号生成回路306は、インバータ221,222,224と、を有する。補間信号調整回路307は、インバータ225,226と、トランジスタ227−1〜227−Nと、容量素子228−1〜228−Nと、トランジスタ229−1〜229−Nと、容量素子230−1〜230−Nと、を有する。図19に示す回路は、図18に示す回路と比較して、入力されるクロック信号の信号変化の傾きを定電流源217〜220によって制御する代わりに、当該クロック信号に与える負荷容量によって制御する。
【0071】
一方のクロック信号は、クロック入力端子INA、インバータ225を介して、インバータ221に入力される。他方のクロック信号は、クロック入力端子INB、インバータ226を介して、インバータ222に入力される。インバータ225とインバータ221とを接続するノードと接地電圧端子との間に、トランジスタ227−1〜227−Nが並列に設けられる。また、容量素子228−1〜228−Nがそれぞれ対応するトランジスタ227−1〜227−Nに直列に接続される。同様に、インバータ226とインバータ222とを接続するノードと接地電圧端子との間に、トランジスタ229−1〜229−Nが並列に設けられる。また、容量素子230−1〜230−Nがそれぞれ対応するトランジスタ229−1〜229−Nに直列に接続される。ここで、補間信号調整回路307は、制御信号に基づいてトランジスタ227−1〜227−N,230−1〜230−Nのオンオフを制御する。つまり、入力されたクロック信号に与える負荷容量を制御する。それにより、補間信号調整回路307は当該クロック信号の信号変化の傾きを調整する。
【0072】
そして、インバータ221の出力信号とインバータ222の出力信号とがショートしてインバータ224に入力される。インバータ224はインバータ221,222の出力信号に応じた補間信号を生成する。このような回路構成でも、図18に示す回路と同様に本実施の形態に適用可能である。
【0073】
また、上記実施の形態では、タイミング検出回路104がPLL回路101からのクロック信号1〜6を用いた場合を例に説明したが、これに限られない。例えば、タイミング検出回路104が他のクロック生成回路からのクロック信号を用いた場合の回路構成にも適宜変更可能である。
【0074】
また、上記実施の形態では、位相補間回路102及び遅延情報生成回路108がクロック信号1,2を用いた場合を例に説明したが、これに限られない。位相補間回路102及び遅延情報生成回路108が、クロック信号1,2以外のクロック信号を用いた場合の回路構成にも適宜変更可能である。
【0075】
また、上記実施の形態では、多相クロック生成回路が立ち下がりエッジ検出用である場合を例に説明したが、これに限られない。多相クロック生成回路が立ち上がりエッジ検出用である場合の回路構成にも適宜変更可能である。この場合、位相補間回路は、補間信号の立ち上がりの信号変化が制御される回路構成である必要がある。
【0076】
また、上記実施の形態では、補間信号が出力クロック信号間の位相を1対1の割合で位相補間する場合(50%の補間信号を生成する場合)を例に説明したが、これに限られない。出力クロック信号間の位相を異なる割合で位相補間する回路構成にも適宜変更可能である。図20,21に具体例を示す。図20は、図11に示す位相補間回路の変形例である。図20は、図11と比較して、トランジスタ205と定電流源207とからなる電流経路がM(Mは自然数)ビット幅を有する。また、トランジスタ206と定電流源208とからなる電流経路がMビット幅を有する。具体的には、クロック入力端子INAに供給されるクロック信号によってオンオフが制御されるトランジスタ(スイッチ)をM個有するトランジスタ群205と、トランジスタ群205の各トランジスタに対応する定電流源をM個有する定電流源群207と、を有する。また、クロック入力端子INBに供給されるクロック信号よってオンオフが制御されるトランジスタ(スイッチ)をM個有するトランジスタ群206と、トランジスタ群206の各トランジスタに対応する定電流源をM個有する定電流源群208と、を有する。
【0077】
定電流源群207,208の各定電流源には、対応するスイッチがオンの場合、それぞれ2I/Mの電流が流れる。また、定電流源群207,208には、トランジスタ群205,206がいずれもオンの場合、合計で2Iの電流が流れる。つまり、トランジスタ群205,206に含まれる2M個のトランジスタのうち、選択されたM個のトランジスタが同時にオンする。このような回路構成により、トランジスタ群205のみがオンした場合に流れる電流と、トランジスタ群205,206のいずれもがオンした場合に流れる電流と、の電流比を調整することができる。それにより、出力クロック信号間の位相を所望の割合で位相補間することが可能な補間信号を生成することができる。
【0078】
図21は、図12に示す位相補間回路の変形例である。図21は、図12と比較して、外部出力端子OUTと接地電圧端子GNDとの間のオンオフを制御するトランジスタ205をM個有する。また、外部出力端子OUTと接地電圧端子GNDとの間のオンオフを制御するトランジスタ206をM個有する。これらのトランジスタは、外部出力端子OUTと接地電圧端子GNDとの間に並列に接続されている。ここでは、M個のトランジスタ205をトランジスタ群205と称す。M個のトランジスタ206をトランジスタ群206と称す。図21は、トランジスタ群205,206がいずれもオンの場合、合計で2Iの電流が流れる。つまり、トランジスタ群205,206に含まれる2M個のトランジスタのうち、選択されたM個のトランジスタが同時にオンする。なお電流Iの値は、図12の場合と同様に補間信号調整回路303で制御される。このような回路構成により、トランジスタ群205のみがオンした場合に流れる電流と、トランジスタ群205,206のいずれもがオンした場合に流れる電流と、の電流比を調整することができる。それにより、出力クロック信号間の位相を所望の割合で位相補間することが可能な補間信号を生成することができる。なお図20,21の場合、トランジスタ群205,206に含まれる2M個のトランジスタのうち、いずれのM個のトランジスタをオンにするかは、第1の制御信号とは異なる別の制御信号(不図示)によって制御される。また、このような電流比の調整は、図19に示す回路にも適用可能である。
【符号の説明】
【0079】
1 クロック信号
2 クロック信号
3 クロック信号
4 クロック信号
5 クロック信号
6 クロック信号
100a 多相クロック生成回路
100b 多相クロック生成回路
100c 多相クロック生成回路
101 PLL回路
102 位相補間回路
103a 制御回路
103b 制御回路
103c 制御回路
104 タイミング検出回路
105 制御信号生成回路
106−1〜106−6 フリップフロップ
107 選択回路
108 遅延情報生成回路
201 NAND
202,203 インバータ
204〜206トランジスタ
207,208 定電流源
211−1〜211−N トランジスタ
212−1〜212−N 容量素子
213〜216 トランジスタ
217〜220 定電流源
221,222 インバータ
223 バッファ
224,225,226 インバータ
227−1〜227−N トランジスタ
228−1〜228−N 容量素子
229−1〜229−N トランジスタ
230−1〜230−N 容量素子
301,304,306,308 補間信号生成回路
302,303,305,307 補間信号調整回路
VDD 電源電圧(電源電圧端子)
GND 接地電圧(接地電圧端子)
【特許請求の範囲】
【請求項1】
第1及び第2のクロック信号に基づいて、当該第1及び当該第2のクロック信号に対応する出力クロック信号間の位相を補間する補間信号を生成し、出力する位相補間回路と、
前記補間信号の位相を調整する第1の制御信号を生成し、前記位相補間回路に対して出力する制御回路と、を備えた多相クロック生成回路であって、
前記制御回路は、
前記補間信号の論理値変化のタイミングを検出するためのタイミング検出回路と、
前記タイミング検出回路の検出結果に応じた前記第1の制御信号を生成する制御信号生成回路と、を備えた多相クロック生成回路。
【請求項2】
前記制御回路は、
一方の論理値に向けて変化する前記第1のクロック信号の論理値変化のタイミングと、当該第1のクロック信号に遅れて変化する前記第2のクロック信号の論理値変化のタイミングと、の間に前記補間信号が論理値変化する場合には、前記補間信号の信号変化の傾きを小さくするように前記第1の制御信号を生成することを特徴とする請求項1に記載の多相クロック生成回路。
【請求項3】
前記制御回路は、
一方の論理値に向けて変化する前記第2のクロック信号の論理値変化のタイミングと、当該第2のクロック信号に遅れて変化する前記第1のクロック信号の論理値変化のタイミングと、の間に前記補間信号が論理値変化しない場合には、前記補間信号の信号変化の傾きを大きくするように前記第1の制御信号を生成することを特徴とする請求項1又は2に記載の多相クロック生成回路。
【請求項4】
前記制御回路は、
前記第1のクロック信号を遅延させて、前記位相補間回路において前記第1のクロック信号に与えられる遅延量に対応する遅延量を有するサンプリング信号を生成する遅延情報生成回路をさらに備え、
前記タイミング検出回路は、
当該サンプリング信号の論理値変化のタイミングを検出することにより、前記補間信号の論理値変化のタイミングを検出することを特徴とする請求項1〜3のいずれか一項に記載の多相クロック生成回路。
【請求項5】
前記遅延情報生成回路は、
前記第1のクロック信号に加え、さらに前記第2のクロック信号に基づいて、前記補間信号に対応する前記サンプリング信号を生成することを特徴とする請求項4に記載の多相クロック生成回路。
【請求項6】
前記制御信号生成回路は、
前記サンプリング信号の遅延を制御するための第2の制御信号をさらに生成し、前記遅延情報生成回路に対して出力することを特徴とする請求項4又は5に記載の多相クロック生成回路。
【請求項7】
前記タイミング検出回路は、
それぞれ異なるタイミングで前記補間信号を同期検出する複数のフリップフロップ回路を備えたことを特徴とする請求項1〜3のいずれか一項に記載の多相クロック生成回路。
【請求項8】
前記タイミング検出回路は、
それぞれ異なるタイミングで前記サンプリング信号を同期検出する複数のフリップフロップ回路を備えたことを特徴とする請求項4〜6のいずれか一項に記載の多相クロック生成回路。
【請求項9】
前記第1及び第2のクロック信号を生成するフェーズロックドループ回路をさらに備えた請求項1〜8のいずれか一項に記載の多相クロック生成回路。
【請求項10】
前記タイミング検出回路は、
前記フェーズロックドループ回路から生成された前記第1及び前記第2のクロック信号を含むクロック信号によってタイミング検出を行うことを特徴とする請求項9に記載の多相クロック生成回路。
【請求項11】
前記位相補間回路は、
前記第1及び前記第2のクロック信号に応じた前記補間信号を生成する補間信号生成回路と、
前記第1の制御信号に基づいて前記補間信号の位相を調整する補間信号調整回路と、を備えた請求項1〜10のいずれか一項に記載の多相クロック生成回路。
【請求項12】
前記補間信号生成回路は、
第1の電源及び第2の電源との間に設けられ、前記第1及び前記第2のクロック信号に基づいてオンオフが制御される第1のトランジスタと、
前記第1のトランジスタに直列に接続され、前記第1のクロック信号に基づいてオンオフが制御される前記第2のトランジスタと、
前記第2のトランジスタに並列に接続され、前記第2のクロック信号に基づいてオンオフが制御される第3のトランジスタと、を備え、
当該第1〜3のトランジスタの共通ノードから前記補間信号を生成することを特徴とする請求項11に記載の多相クロック生成回路。
【請求項13】
前記補間信号調整回路は、
前記第2のトランジスタに直列に接続され、前記第2の制御信号に基づいて電流が制御される第1の定電流源と、
前記第3のトランジスタに直列に接続され、前記第2の制御信号に基づいて電流が制御される第2の定電流源と、を備えた請求項12に記載の多相クロック生成回路。
【請求項14】
前記制御回路は、
前記位相補間回路の次段に設けられた任意のトランジスタのしきい値電圧Vthと、
前記位相補間回路と当該任意のトランジスタとの間に負荷された容量値Cthと、
前記第2及び前記第3のトランジスタにそれぞれ流れる電流Iと、
前記第1及び前記第2のクロック信号の位相差Tdiffと、
前記第1のクロック信号の1周期あたりに前記第2及び前記第3のトランジスタが同時にオンする時間Toverと、に基づき、下記式
0<(Cth・Vth−I・Tdiff)/2I<Tover
を満たす電流Iを決定することを特徴とする請求項12又は13に記載の多相クロック生成回路。
【請求項15】
前記補間信号調整回路は、
前記第共通ノードと前記第2の電源との間に、並列に設けられた複数の容量素子と、
対応する前記容量素子にそれぞれ直列に接続され、前記第2の制御信号に基づいてオンオフが制御される複数のスイッチと、を備えた請求項12に記載の多相クロック生成回路。
【請求項16】
前記制御回路は、
前記位相補間回路の次段に設けられた任意のトランジスタのしきい値電圧Vthと、
前記位相補間回路と当該任意のトランジスタとの間に負荷された容量値Cthと、
前記第2及び前記第3のトランジスタにそれぞれ流れる電流Iと、
前記第1及び前記第2のクロック信号の位相差Tdiffと、
前記第1のクロック信号の1周期あたりに前記第2及び前記第3のトランジスタが同時にオンする時間Toverと、に基づき、下記式
0<(Cth・Vth−I・Tdiff)/2I<Tover
を満たす容量値Cthを決定することを特徴とする請求項12又は15に記載の多相クロック生成回路。
【請求項17】
前記遅延情報生成回路は、
前記位相補間回路と同一の回路構成であることを特徴とする請求項4〜16のいずれか一項に記載の多相クロック生成回路。
【請求項18】
前記遅延情報生成回路は、
前記第2の制御信号に代えて、所定の固定信号によって制御されることを特徴とする請求項17に記載の多相クロック生成回路。
【請求項19】
前記タイミング検出回路は、
前記制御回路が、下記式
(Cth・Vth−I・Tdiff)/2I<Tover
を満たす容量値Cth及び電流Iを決定する場合には、
前記位相補間回路から出力される前記補間信号の論理値変化のタイミングよりも遅い論理値変化のタイミングを前記検出結果として出力することを特徴とする請求項18に記載の多相クロック生成回路。
【請求項20】
前記検出結果は、
前記第1のクロック信号の1周期あたりに前記第2及び前記第3のトランジスタが同時にオンする時間Toverに対応する時間が、略2倍であることを特徴とする請求項19に記載の多相クロック生成回路。
【請求項21】
前記位相補間回路は、
前記第1の制御信号に基づいて前記第1及び前記第2のクロック信号の信号変化の傾きを調整する補間信号調整回路と、
前記補間信号調整回路によって調整された当該第1及び当該第2のクロック信号に応じた前記補間信号を生成する補間信号生成回路と、を備え、
前記タイミング検出回路は、
前記補間信号に代えて、当該第1及び当該第2のクロック信号の論理値変化のタイミングを検出することを特徴とする請求項1〜3のいずれか一項に記載の多相クロック生成回路。
【請求項1】
第1及び第2のクロック信号に基づいて、当該第1及び当該第2のクロック信号に対応する出力クロック信号間の位相を補間する補間信号を生成し、出力する位相補間回路と、
前記補間信号の位相を調整する第1の制御信号を生成し、前記位相補間回路に対して出力する制御回路と、を備えた多相クロック生成回路であって、
前記制御回路は、
前記補間信号の論理値変化のタイミングを検出するためのタイミング検出回路と、
前記タイミング検出回路の検出結果に応じた前記第1の制御信号を生成する制御信号生成回路と、を備えた多相クロック生成回路。
【請求項2】
前記制御回路は、
一方の論理値に向けて変化する前記第1のクロック信号の論理値変化のタイミングと、当該第1のクロック信号に遅れて変化する前記第2のクロック信号の論理値変化のタイミングと、の間に前記補間信号が論理値変化する場合には、前記補間信号の信号変化の傾きを小さくするように前記第1の制御信号を生成することを特徴とする請求項1に記載の多相クロック生成回路。
【請求項3】
前記制御回路は、
一方の論理値に向けて変化する前記第2のクロック信号の論理値変化のタイミングと、当該第2のクロック信号に遅れて変化する前記第1のクロック信号の論理値変化のタイミングと、の間に前記補間信号が論理値変化しない場合には、前記補間信号の信号変化の傾きを大きくするように前記第1の制御信号を生成することを特徴とする請求項1又は2に記載の多相クロック生成回路。
【請求項4】
前記制御回路は、
前記第1のクロック信号を遅延させて、前記位相補間回路において前記第1のクロック信号に与えられる遅延量に対応する遅延量を有するサンプリング信号を生成する遅延情報生成回路をさらに備え、
前記タイミング検出回路は、
当該サンプリング信号の論理値変化のタイミングを検出することにより、前記補間信号の論理値変化のタイミングを検出することを特徴とする請求項1〜3のいずれか一項に記載の多相クロック生成回路。
【請求項5】
前記遅延情報生成回路は、
前記第1のクロック信号に加え、さらに前記第2のクロック信号に基づいて、前記補間信号に対応する前記サンプリング信号を生成することを特徴とする請求項4に記載の多相クロック生成回路。
【請求項6】
前記制御信号生成回路は、
前記サンプリング信号の遅延を制御するための第2の制御信号をさらに生成し、前記遅延情報生成回路に対して出力することを特徴とする請求項4又は5に記載の多相クロック生成回路。
【請求項7】
前記タイミング検出回路は、
それぞれ異なるタイミングで前記補間信号を同期検出する複数のフリップフロップ回路を備えたことを特徴とする請求項1〜3のいずれか一項に記載の多相クロック生成回路。
【請求項8】
前記タイミング検出回路は、
それぞれ異なるタイミングで前記サンプリング信号を同期検出する複数のフリップフロップ回路を備えたことを特徴とする請求項4〜6のいずれか一項に記載の多相クロック生成回路。
【請求項9】
前記第1及び第2のクロック信号を生成するフェーズロックドループ回路をさらに備えた請求項1〜8のいずれか一項に記載の多相クロック生成回路。
【請求項10】
前記タイミング検出回路は、
前記フェーズロックドループ回路から生成された前記第1及び前記第2のクロック信号を含むクロック信号によってタイミング検出を行うことを特徴とする請求項9に記載の多相クロック生成回路。
【請求項11】
前記位相補間回路は、
前記第1及び前記第2のクロック信号に応じた前記補間信号を生成する補間信号生成回路と、
前記第1の制御信号に基づいて前記補間信号の位相を調整する補間信号調整回路と、を備えた請求項1〜10のいずれか一項に記載の多相クロック生成回路。
【請求項12】
前記補間信号生成回路は、
第1の電源及び第2の電源との間に設けられ、前記第1及び前記第2のクロック信号に基づいてオンオフが制御される第1のトランジスタと、
前記第1のトランジスタに直列に接続され、前記第1のクロック信号に基づいてオンオフが制御される前記第2のトランジスタと、
前記第2のトランジスタに並列に接続され、前記第2のクロック信号に基づいてオンオフが制御される第3のトランジスタと、を備え、
当該第1〜3のトランジスタの共通ノードから前記補間信号を生成することを特徴とする請求項11に記載の多相クロック生成回路。
【請求項13】
前記補間信号調整回路は、
前記第2のトランジスタに直列に接続され、前記第2の制御信号に基づいて電流が制御される第1の定電流源と、
前記第3のトランジスタに直列に接続され、前記第2の制御信号に基づいて電流が制御される第2の定電流源と、を備えた請求項12に記載の多相クロック生成回路。
【請求項14】
前記制御回路は、
前記位相補間回路の次段に設けられた任意のトランジスタのしきい値電圧Vthと、
前記位相補間回路と当該任意のトランジスタとの間に負荷された容量値Cthと、
前記第2及び前記第3のトランジスタにそれぞれ流れる電流Iと、
前記第1及び前記第2のクロック信号の位相差Tdiffと、
前記第1のクロック信号の1周期あたりに前記第2及び前記第3のトランジスタが同時にオンする時間Toverと、に基づき、下記式
0<(Cth・Vth−I・Tdiff)/2I<Tover
を満たす電流Iを決定することを特徴とする請求項12又は13に記載の多相クロック生成回路。
【請求項15】
前記補間信号調整回路は、
前記第共通ノードと前記第2の電源との間に、並列に設けられた複数の容量素子と、
対応する前記容量素子にそれぞれ直列に接続され、前記第2の制御信号に基づいてオンオフが制御される複数のスイッチと、を備えた請求項12に記載の多相クロック生成回路。
【請求項16】
前記制御回路は、
前記位相補間回路の次段に設けられた任意のトランジスタのしきい値電圧Vthと、
前記位相補間回路と当該任意のトランジスタとの間に負荷された容量値Cthと、
前記第2及び前記第3のトランジスタにそれぞれ流れる電流Iと、
前記第1及び前記第2のクロック信号の位相差Tdiffと、
前記第1のクロック信号の1周期あたりに前記第2及び前記第3のトランジスタが同時にオンする時間Toverと、に基づき、下記式
0<(Cth・Vth−I・Tdiff)/2I<Tover
を満たす容量値Cthを決定することを特徴とする請求項12又は15に記載の多相クロック生成回路。
【請求項17】
前記遅延情報生成回路は、
前記位相補間回路と同一の回路構成であることを特徴とする請求項4〜16のいずれか一項に記載の多相クロック生成回路。
【請求項18】
前記遅延情報生成回路は、
前記第2の制御信号に代えて、所定の固定信号によって制御されることを特徴とする請求項17に記載の多相クロック生成回路。
【請求項19】
前記タイミング検出回路は、
前記制御回路が、下記式
(Cth・Vth−I・Tdiff)/2I<Tover
を満たす容量値Cth及び電流Iを決定する場合には、
前記位相補間回路から出力される前記補間信号の論理値変化のタイミングよりも遅い論理値変化のタイミングを前記検出結果として出力することを特徴とする請求項18に記載の多相クロック生成回路。
【請求項20】
前記検出結果は、
前記第1のクロック信号の1周期あたりに前記第2及び前記第3のトランジスタが同時にオンする時間Toverに対応する時間が、略2倍であることを特徴とする請求項19に記載の多相クロック生成回路。
【請求項21】
前記位相補間回路は、
前記第1の制御信号に基づいて前記第1及び前記第2のクロック信号の信号変化の傾きを調整する補間信号調整回路と、
前記補間信号調整回路によって調整された当該第1及び当該第2のクロック信号に応じた前記補間信号を生成する補間信号生成回路と、を備え、
前記タイミング検出回路は、
前記補間信号に代えて、当該第1及び当該第2のクロック信号の論理値変化のタイミングを検出することを特徴とする請求項1〜3のいずれか一項に記載の多相クロック生成回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
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【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【公開番号】特開2011−55048(P2011−55048A)
【公開日】平成23年3月17日(2011.3.17)
【国際特許分類】
【出願番号】特願2009−199411(P2009−199411)
【出願日】平成21年8月31日(2009.8.31)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成23年3月17日(2011.3.17)
【国際特許分類】
【出願日】平成21年8月31日(2009.8.31)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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