クロック信号を発生するクロック発生回路及び方法
【課題】クロック信号を発生するクロック発生回路及び方法を公開する。
【解決手段】クロック発生回路は、外部クロック信号を直接受信して、反転された外部クロック信号を発生するインバータと、一番目のループ回路が反転外部クロック信号を受信してｎ（ｎは２以上の定数）個のノードをそれぞれ備え、Ｍ−１（Ｍは１以上の定数）個のループ回路のそれぞれがｎ個のノードの対応する１つからｎ個の中間内部クロック信号それぞれを発生し、ｎ個の中間内部クロック信号の周波数が外部クロック信号及び反転外部クロック信号の周波数の倍数であることを特徴とする直列に配列されたＭ個のループ回路と、それぞれが直列に接続されて以前のループ回路から対応する中間内部クロック信号を受信し、対応する中間内部クロック信号を次のループ回路に出力するＭ−１個のインバータそれぞれと、を具備するｎ個のインバータの集合で構成されている。
【解決手段】クロック発生回路は、外部クロック信号を直接受信して、反転された外部クロック信号を発生するインバータと、一番目のループ回路が反転外部クロック信号を受信してｎ（ｎは２以上の定数）個のノードをそれぞれ備え、Ｍ−１（Ｍは１以上の定数）個のループ回路のそれぞれがｎ個のノードの対応する１つからｎ個の中間内部クロック信号それぞれを発生し、ｎ個の中間内部クロック信号の周波数が外部クロック信号及び反転外部クロック信号の周波数の倍数であることを特徴とする直列に配列されたＭ個のループ回路と、それぞれが直列に接続されて以前のループ回路から対応する中間内部クロック信号を受信し、対応する中間内部クロック信号を次のループ回路に出力するＭ−１個のインバータそれぞれと、を具備するｎ個のインバータの集合で構成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号を発生するクロック発生回路及び方法に関するものである。
【背景技術】
【０００２】
図１Ａは、従来の位相同期ループの一例を示すもので、位相検出器ＰＤ１０、電荷ポンプＣＰ１２、ループフィルタＬＰ１４、電圧制御発振器ＶＣＯ１６、１つ以上の分配器１８−１、１８−２、及び／または１つ以上の分配器２０を具備して構成されている。
【０００３】
位相検出器ＰＤ１０は、外部クロック信号ＥＣＬＫを受信し、外部クロック信号ＥＣＬＫと帰還クロック信号ＤＣＬＫとの位相差に応答してＵＰまたはＤＮ信号を発生する。外部クロック信号ＥＣＬＫの位相が帰還クロック信号ＤＣＬＫの位相より進むとＵＰ信号が活性化され、外部クロック信号ＥＣＬＫの位相が帰還クロック信号ＤＣＬＫの位相より遅れるとＤＮ信号が活性化される。
【０００４】
電荷ポンプＣＰ１２及び／またはループフィルタＬＰ１４は、活性化されたＵＰ信号に応答して制御信号Ｖｃのレベルを増加させたり、活性化されたＤＮ信号に応答して制御信号Ｖｃのレベルを減少させる。
【０００５】
例えば、外部クロック信号ＥＣＬＫの周波数が１ＧＨｚの場合、２ＧＨｚの周波数を有する１つ以上の最終内部クロック信号を発生するために、従来の電圧制御発振器ＶＣＯ１６は、それぞれ４ＧＨｚの周波数を有する２つのクロック信号ＣＬＫ０、ＣＬＫ１８０を発生する。分配器１８−１は、クロック信号ＣＬＫ０を分配してそれぞれ２ＧＨｚの周波数を有する２つのクロック信号ＩＣＬＫ０、ＩＣＬＫ１８を発生する。分配器１８−２は、反転クロック信号ＣＬＫ１８０を分配して２ＧＨｚの周波数を有する２つのクロック信号ＩＣＬＫ９０、ＩＣＬＫ２７０を発生する。
【０００６】
分配器２０は、クロック信号ＩＣＬＫ０、ＩＣＬＫ１８０、ＩＣＬＫ９０、ＩＣＬＫ２７０の中の１つを受信して外部クロック信号ＥＣＬＫの周波数と同一の１ＧＨｚの周波数を有する帰還クロック信号ＤＣＬＫを出力する。
【０００７】
すなわち、外部クロック信号ＥＣＬＫの周波数よりも高い周波数を有する最終内部クロック信号ＩＣＬＫ０、ＩＣＬＫ１８０、ＩＣＬＫ９０、ＩＣＬＫ２７０を発生させるために分配器２０が要求される。言い換えれば、位相同期ループＰＬＬが分配器２０を具備してないとき、最終内部クロック信号ＩＣＬＫ０〜ＩＣＬＫ２７０の周波数は、外部クロック信号ＥＣＬＫの周波数と等しくない。
【０００８】
結果的に、従来の位相同期ループの問題点は、電源電圧がノイズの影響を受けるとこのノイズがエラー成分を含む最終内部クロック信号ＩＣＬＫ０、ＩＣＬＫ１８０、ＩＣＬＫ９０、ＩＣＬＫ２７０を発生するということである。その問題点の１つの理由は、制御電圧Ｖｃが不安定な電源電圧によって簡単に変化されるからである。電圧制御発振器ＶＣＯ１６の周波数は、制御電圧Ｖｃの電圧レベルに依存される。さらに、従来の位相同期ループは、ロックキング動作が完了するまで長い時間が要求されるという短所を持つ。
【０００９】
図１Ｂは、従来における位相同期ループの他の例を示すもので、図１Ｂの位相同期ループは、図１Ａの構成要素と同様な構成要素を具備し、１つ以上の分配器１８−１、１８−２及び分配器２０以外に分配器１８−３、１８−４、１８−５、１８−６を追加として構成している。図に示すように、各クロック信号ＣＬＫ、ＣＬＫＢの周波数は、外部クロック信号ＥＣＬＫの周波数よりも８倍高い周波数を有し、一方ｉＣＬＫ０〜ｉＣＬＫ２７０それぞれの周波数は、外部クロック信号ＥＣＬＫの周波数よりも４倍高い周波数を有する。また、ＩＣＬＫ０〜ＩＣＬＫ３１５それぞれの周波数は、外部クロック信号ＥＣＬＫの周波数よりも２倍高い周波数を有する。
【００１０】
例えば、外部クロック信号ＥＣＬＫの周波数が１ＧＨｚなら、ＣＬＫ及びＣＬＫＢの周波数は、８ＧＨｚで、ｉＣＬＫ０〜ｉＣＬＫ２７０の周波数は４ＧＨｚで、ＩＣＬＫ０〜ＩＣＬＫ３１５の周波数は、２ＧＨｚである。低い電源電圧（例えば、２ＶＤＤ以下）において従来の電圧制御発振器１６は、８ＧＨｚの周波数を有する出力クロック信号ＣＬＫ、ＣＬＫＢを発生する。
【００１１】
図１Ａの位相同期ループと同様に、図１Ｂの位相同期ループにおいて電圧制御発振器１６の出力クロック信号の周波数は、制御電圧Ｖｃのレベルに依存される。また、図１Ｂの位相同期ループは、ロックキング動作が完了するまで長い時間が要求されるという短所がある。
【００１２】
図２は、従来の電圧制御発振器、例えば、図１の電圧制御発振器を示す図である。従来の電圧制御発振器１６は、ループ構成で形成された１つ以上のインバータＩ１、Ｉ２、Ｉ３を具備する第１リングオシレータ１６−１、ループ構成に形成された１つ以上のインバータＩ４、Ｉ５、Ｉ６を具備する第２リングオシレータ１６−２、及びＣＬＫ及びＣＬＫＢをラッチするための１つ以上のインバータＩ７、Ｉ８を具備するラッチ回路１６−３を具備して構成されている。
【００１３】
出力クロック信号ＣＬＫ、ＣＬＫＢの周波数は、制御電圧Ｖｃのレベルに応答して制御される。制御電圧Ｖｃのレベルが増加されると出力クロック信号ＣＬＫ、ＣＬＫＢの周波数は増加されて、制御電圧Ｖｃのレベルが減少されると出力クロック信号ＣＬＫ、ＣＬＫＢの周波数は減少される。
【００１４】
図３は、従来の遅延同期ループの一例を示すもので、遅延同期ループは、位相検出器ＰＤ３０、電荷ポンプＣＰ３２、ループフィルタＬＰ３４、電圧制御遅延ラインＶＣＤＬ３６、選択及び位相混合器３８、制御回路ＣＣ４２、及び位相検出器ＰＤ４０で構成されている。図３に示すように、電圧制御遅延ラインＶＣＤＬ３６は、隣接クロック信号間に同一位相差を有し、制御電圧Ｖｃに応答して外部クロック信号ＥＣＬＫから所望する時間分遅延された複数個のクロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０を発生する。図３に示す例でＶＣＤＬ３６は、４つのクロック信号を発生する。
【００１５】
選択及び位相混合器３８は、２つの入力クロック信号を選択し、選択された２つのクロック信号間に位相を混合した後に制御信号ＣＯＮに応答して最終内部クロック信号ＩＣＬＫ０、ＩＣＬＫ９０、ＩＣＬＫ１８０、ＩＣＬＫ２７０を発生する。制御回路ＣＣ４２は、ＵＰ及びＤＮ信号に応答して制御信号ＣＯＮを発生する。
【００１６】
図３に示す従来の遅延同期ループは、その中ループ構造を有する。一番目のループは、位相検出器ＰＤ３０、電荷ポンプＣＰ３２、ループフィルタＬＰ３４、及び電圧制御遅延ラインＶＣＤＬ３６からなり、二番目のループは、選択及び位相混合器３８、制御回路ＣＣ４２、及び位相検出器ＰＤ４０からなる。従来における遅延同期ループの１つの問題点は、ロックキング時間が比較的長いということである。
【００１７】
図４は、図３の電圧制御遅延ラインＶＣＤＬ３６の一例を示すもので、電圧制御遅延ラインＶＣＤＬ３６は、４つの遅延セルＤ１〜Ｄ４で構成されている。遅延セルＤ１〜Ｄ４のそれぞれは、対応するクロック信号ＣＬＫ０〜ＣＬＫ２７０を発生する。電圧制御遅延ラインＶＣＤＬ３６は、制御電圧Ｖｃに応答して外部クロック信号ＥＣＬＫから遅延された帰還クロック信号ＦＣＬＫを発生する。
【００１８】
上述のように、遅延同期ループの制御電圧Ｖｃは、不安定な電源電圧により簡単に変更できる。これによって、電圧制御遅延ラインＶＣＤＬ３６の出力クロック信号ＣＬＫ０〜ＣＬＫ２７０、ＦＣＬＫの周波数も制御電圧Ｖｃの電圧レベルに依存して可変される。制御電圧Ｖｃがノイズを含んでいると出力クロック信号ＣＬＫ０〜ＣＬＫ２７０、ＦＣＬＫは、エラー、例えば、位相エラーが含まれることになる。さらに、上述のように、従来の遅延同期ループは、ループロックキング時間が比較的長いという短所を持つ。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明の実施形態は、クロック信号を発生するクロック信号発生回路、方法及び帰還クロック信号の位相が外部クロック信号の位相に同期される方法を提供する。
【００２０】
本発明の実施形態は、クロック発生回路を具備する多重位相クロック発生器及び多重位相クロック発生器を具備するメモリを提供する。
【００２１】
本発明の実施形態は、複数個のメモリ装置を含むメモリにデータをライトしてメモリからデータをリードするメモリシステム及び方法を提供する。
【００２２】
本発明の実施形態は、ハイパーリングオシレータを含むクロック発生回路、多重位相クロック発生器、及びメモリ装置を提供する。
【００２３】
本発明の実施形態は、１つ以上のループ回路を含むクロック発生回路、多重位相クロック発生器、及びメモリ装置を提供する。
【００２４】
本発明の実施形態は、ロックキング動作が完了するまでの時間が減少するクロック発生回路、多重位相クロック発生器、及びメモリ装置を提供する。
【００２５】
本発明の実施形態は、電源電圧の影響を受けにくいクロック発生回路、多重位相クロック発生器、及びメモリ装置を提供する。
【００２６】
本発明の実施形態は、外部クロック信号を直接受信するクロック発生回路を提供する。
【課題を解決するための手段】
【００２７】
本発明の一実施形態において、クロック発生回路は、外部クロック信号を直接受信して反転外部クロック信号を発生するインバータと、直列に配列されたＭ（Ｍは１以上の定数）個のループ回路とを含む。一番目のループ回路は、反転外部クロック信号を受信し、Ｍ個のループ回路のそれぞれは、ｎ個（ｎは２以上の定数）のノードを含んでおり、Ｍ−１個のループ回路のそれぞれは、ｎ個の中間内部クロック信号のそれぞれをｎ個のノードの対応する１つから発生し、ｎ個の中間内部クロック信号の周波数は、外部クロック信号と反転外部クロック信号の周波数の倍数であることを特徴とする。そして、クロック発生回路は、直列に接続されたＭ−１個のインバータをそれぞれ含むｎ個のインバータの集合をさらに具備し、Ｍ−１個のインバータのそれぞれは、以前のループ回路から対応する中間内部クロック信号を受信し、次のループ回路で対応する中間内部クロック信号を出力する。
【００２８】
本発明の他の実施形態において、Ｍ個のループ回路は、ハイパーリングオシレータを具備する。
【００２９】
本発明の他の実施形態において、ｎ個のインバータの集合それぞれは、直列に接続されたＭ個のインバータを具備し、クロック発生回路は、Ｍ個のループ回路に直列に接続されたＭ＋１番目のループ回路をさらに具備し、Ｍ＋１番目のループ回路は、ｎ個のノードを具備し、ｎ個のノードのそれぞれは、Ｍ番目のインバータそれぞれから対応する中間内部クロック信号を受信して、ｎ個の内部クロック信号のそれぞれをｎ個のノードの対応する１つから発生する。
【００３０】
本発明の他の実施形態において、Ｍ＋１番目のループ回路のそれぞれは、複数個のループを具備する。
【００３１】
本発明の他の実施形態において、Ｍ＋１番目のループ回路のそれぞれは、単一ループを具備する。
【００３２】
本発明の他の実施形態において、ｎは、４、５、６、８、９、１０、１２、１５及び１８からなるグループから選択される。
【００３３】
本発明の他の実施形態において、ｎ個のインバータの集合それぞれは、直列に接続されたＭ個のインバータを含んでおり、クロック発生回路は、Ｍ＋１番目のループ回路及びＭ＋２番目のループ回路、及びＭ＋２番目のインバータの集合を含んでおり、Ｍ＋１番目のループ回路及びＭ＋２番目のループ回路は、Ｍ個のループ回路と直列に接続されて、Ｍ＋１番目のループ回路及びＭ＋２番目のループ回路は、互いに並列に接続される。Ｍ＋１番目のループ回路は、ｎ個のノードを具備し、ｎ個のノード中の一部は、Ｍ番目のインバータから対応する中間内部クロック信号を受信し、Ｍ＋２番目のループ回路は、ｎ個のノードを具備し、ｎ個のノード中の一部は、Ｍ番目のインバータから対応する中間内部クロック信号を受信し、ｎ個の内部クロック信号それぞれをｎ個のノードの対応する１つから発生する。第１グループのｎ個のインバータは、それぞれＭ＋１番目のループ回路から対応する中間内部クロック信号を受信し、第２グループのｎ個のインバータそれぞれは、Ｍ＋２番目のループ回路から対応する中間内部クロック信号を受信し、第３グループのｎ個のインバータそれぞれは、第１グループのｎ個のインバータ、及び第２グループのｎ個のインバータから対応するインバータで出力を受信し、ｎ個の内部クロック信号を発生する。
【００３４】
本発明の他の実施形態において、メモリセルアレイ、多重位相クロック発生器、制御信号発生器、少なくとも１つの直並列変換器、及び少なくとも１つの並直列変換器を具備するメモリ装置を提供する。多重位相クロック発生器は、外部クロック信号と帰還クロック信号とを受信して、少なくともｎ（ｎは、２以上の定数）個の内部クロック信号を直接発生する少なくとも１つのクロック発生器回路を具備する。制御信号発生器は、少なくともｎ個の内部クロック信号を受信し、ｐ（ｐは、２以上の定数）個の制御信号を発生する。少なくとも１つの直並列変換器は、ｐ個の制御信号に応答して直列ビットストリームを受信して直列ビットストリームをメモリセルアレイに用いられる並列ビットストリームに変換する。少なくとも１つの並直列変換器は、ｐ個の制御信号に応答してメモリセルアレイから並列ビットストリームを受信して並列ビットスクリムを直列ビットストリームに変換する。
【００３５】
本発明の他の実施形態において、ｎ（ｎは、２以上の定数）個の内部クロック信号を発生する方法は、外部クロック信号を直接受信して外部クロック信号を反転し、反転された外部クロック信号からｎ個の中間内部クロック信号を発生し、ｎ個の中間内部クロック信号をＭ（Ｍは、１より大きい定数）回に位相を混合してｎ個の内部クロック信号を発生する。
【００３６】
本発明の他の実施形態において、帰還クロック信号の位相を外部クロック信号の位相にロックキングする方法は、外部クロック信号及び帰還クロック信号を受信し、外部クロック信号の位相が帰還クロック信号の位相より進むとアップ信号を出力し、外部クロック信号の位相が帰還クロック信号の位相より遅れるとダウン信号を出力し、アップ信号及びダウン信号に応答して少なくとも１つの制御信号を発生し、少なくともｎ（ｎは、４以上の定数）個の内部クロック信号を発生し、少なくとも１つの制御信号は、ｎ個の内部クロック信号の少なくとも１つの位相変化を制御し、ｎ個の内部クロック信号の少なくとも１つから帰還クロック信号を発生する。
【発明の効果】
【００３７】
本発明のクロック信号発生回路及び方法は、外部クロック信号の周波数と同じ周波数を有しながら、互いに同一の位相差を有する複数個のクロック信号を高速で発生させることが可能である。
【００３８】
本発明の多重位相クロック発生器は、高速で互いに同一の位相差を有する複数個のクロック信号を発生させることで、ロックキングタイムが早くなって、ループ構成を使わずに互いに同一の位相差を有する複数個のクロック信号を発生するのでノイズによる影響を最小化することができる。
【発明を実施するための最良の形態】
【００３９】
以下、添付した図面を参照して本発明のクロック信号を発生するクロック発生回路及び方法、これを具備するメモリシステム及びメモリ装置を説明する。
【００４０】
図５Ａは、本発明の実施形態に係るクロック発生回路を示すもので、インバータＩ０、直列に配列されたＭ（Ｍは、１以上の定数）個のループ回路ＬＣ１...Ｍ、及びＮ（Ｎは、２以上の定数）個のインバータＩＮＶ１...Ｎの集合を具備して構成されている。
【００４１】
図５Ａに示すように、ループ回路ＬＣ１...Ｍそれぞれは、Ｎ（Ｎは２以上の定数）個のノードを具備し、ノードの数は、インバータＩＮＶ１...Ｎの集合の数と等しい。図５Ａに示す実施形態において、Ｎ＝４である。
【００４２】
Ｎ個のインバータＩＮＶ１...Ｎの集合それぞれは、Ｍ−１個のインバータを具備し、Ｍは、ループ回路ＬＣ１...Ｍの数である。図５Ａの実施形態において、Ｎ＝４であり、４つのインバータの集合は、ＩＮＶ１...４で示されている。図５Ａの実施形態において、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４の集合は、Ｉ９１...（Ｍ−１）、Ｉ１０１...（Ｍ−１）、Ｉ１１１...（Ｍ−１）、Ｉ１２１...（Ｍ−１）に表示されたＭ−１個のインバータのそれぞれを含む。
【００４３】
図５Ａに示すように、インバータＩ０は、外部クロック信号ＥＣＬＫを直接受信し、反転外部クロック信号を第１ループ回路ＬＣ１に出力する。
【００４４】
第１ループ回路ＬＣ１は、Ｎ個の中間内部クロック信号のそれぞれを対応するノードから発生し、Ｎ個の中間内部クロック信号の周波数は、外部クロック信号と反転外部クロック信号の周波数の倍数である。図５Ａに示す実施形態において、Ｎ（＝４）個のノードは、Ａ１、Ｂ１、Ｃ１、Ｄ１で表示されている。図５Ａに示すように、Ｎ個の中間内部クロック信号は、ノードＡ１、Ｂ１、Ｃ１、Ｄ１から出力されてインバータＩ９１、Ｉ１０１、Ｉ１１１、Ｉ１２１にそれぞれ入力される。
【００４５】
図５Ａに示すように、第２ループ回路ＬＣ２は、ノードＡ２、Ｂ２、Ｃ２、Ｄ２からインバータＩ９１、Ｉ１０１、Ｉ１１１、Ｉ１２１の出力のそれぞれを受信し、Ｎ個の中間内部クロック信号は、ノードＡ２、Ｂ２、Ｃ２、Ｄ２から出力されてインバータＩ９２、Ｉ１０２、Ｉ１１２、Ｉ１２２にそれぞれ入力される。
【００４６】
Ｍ番目のループ回路ＬＣＭは、ノードＡＭ、ＢＭ、ＣＭ、ＤＭからインバータＩ９（Ｍ−１）、Ｉ１０（Ｍ−１）、Ｉ１１（Ｍ−１）、Ｉ１２（Ｍ−１）の出力のそれぞれを受信し、クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４を発生する。
【００４７】
上述のように、各ループ回路ＬＣＭは、Ｎ個のノード、例えば、４つのノードＡ、Ｂ、Ｃ、Ｄを有し、ノードそれぞれは、中間内部クロック信号を発生する。
【００４８】
図５Ａに示すように、ループ回路ＬＣ２...Ｍは、反転外部クロック信号を受信しないことを除けば基本的にループ回路ＬＣ１と類似する。
【００４９】
図５Ａに示すように、各ループ回路ＬＣＭは、インバータＩ１〜Ｉ８を含んでおり、各ループ回路ＬＣＭのインバータＩ１〜Ｉ８は、インバータＩ１Ｍ〜Ｉ４Ｍで構成される第１ループ、インバータＩ１Ｍ、Ｉ２Ｍ、Ｉ７Ｍで構成される第２ループ、インバータＩ３Ｍ、Ｉ４Ｍ、Ｉ８Ｍで構成される第３ループ、インバータＩ２Ｍ、Ｉ３Ｍ、Ｉ６Ｍで構成される第４ループ、インバータＩ１Ｍ、Ｉ２Ｍ、Ｉ７Ｍで構成される第５ループ、インバータＩ５Ｍ、Ｉ６Ｍで構成される第６ループ、及びインバータＩ１Ｍ、Ｉ５Ｍ、Ｉ４Ｍで構成される第７ループで構成されている。
【００５０】
上述のように、複数個のインバータＩ９１...（Ｍ−１）、Ｉ１０１...（Ｍ−１）、Ｉ１１１...（Ｍ−１）、Ｉ１２１...（Ｍ−１）は、ループ回路ＬＣＭそれぞれのノードＡＭ、ＢＭ、ＣＭ、ＤＭそれぞれに対して互いに直列に接続されて複数個のクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４を発生する。
【００５１】
外部クロック信号ＥＣＬＫがクロック発生回路に入力されるとき、内部クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４の周波数は、外部クロック信号ＥＣＬＫの周波数に従う。また、内部クロック信号のそれぞれは、隣接クロック信号との間に９０度の位相差を有して出力される。すなわち、ＣＬＫ１がＣＬＫ０で、ＣＬＫ２がＣＬＫ９０で、ＣＬＫ３がＣＬＫ１８０で、ＣＬＫ４がＣＬＫ２７０である。
【００５２】
図５Ｂは、図５Ａのクロック発生回路の等価図を示すもので、図５Ｂに示すように、ノードＡ１は、入力としてインバータＩ４１及びＩ７１からの出力を入力するだけでなく反転外部クロック信号を受信する。ノードＡ１は、インバータＩ１１及びＩ９１に出力を提供する。結果的に、ノードＡ１は、２つの入力を受信して２つの出力を発生する。
【００５３】
同様に、ノードＢ１は、インバータＩ３１及びＩ５１の出力を受信し、インバータＩ４１及びＩ１０１に出力を提供する。結果的に、ノードＢ１は、２つの入力を受信して２つの出力を発生する。
【００５４】
ノードＣ１は、インバータＩ２１及びＩ８１の出力を受信し、インバータＩ３１及びＩ１１１に出力を提供する。結果的に、ノードＣ１は、２つの入力を受信して２つの出力を発生する。ノードＤ１は、インバータＩ１１及びＩ６１の出力を受信し、インバータＩ２１及びＩ１２１に出力を提供する。結果的に、ノードＤ１は、２つの入力を受信して２つの出力を発生する。
【００５５】
ノードＡ２は、インバータＩ４２、Ｉ７２、Ｉ９１の出力を受信し、インバータＩ１２及びＩ９２に出力を提供する。結果的に、ノードＡ２は、３つの入力を受信して２つの出力を発生する。ノードＢ２は、インバータＩ３２、Ｉ５２、Ｉ１０１の出力を受信し、インバータＩ４２及びＩ１０２に出力を提供する。結果的に、ノードＢ２は、３つの入力を受信して２つの出力を発生する。
【００５６】
ノードＣ２は、インバータＩ２２、Ｉ８２、Ｉ１１１の出力を受信し、インバータＩ３２及びＩ１１２に出力を提供する。結果的に、ノードＣ２は、３つの入力を受信して２つの出力を発生する。ノードＤ２は、インバータＩ１２、Ｉ６２、Ｉ１２１の出力を受信し、インバータＩ２２及びＩ１２２に出力を提供する。結果的に、ノードＤ２は、３つの入力を受信して２つの出力を発生する。
【００５７】
ノードＡ３、Ｂ３、Ｃ３、Ｄ３ないしノードＡＭ−１、ＢＭ−１、ＣＭ−１、ＤＭ−１は、上述のノードＡ２、Ｂ２、Ｃ２、Ｄ２と同様に動作する。ノードＡＭ、ＢＭ、ＣＭ、ＤＭは、ノードＡＭ−１、ＢＭ−１、ＣＭ−１、ＤＭ−１と同様に入力を受信して内部クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４をそれぞれ発生する。
【００５８】
図５Ａ及び図５Ｂに示すように、位相混合は、ノードＡ１、Ｂ１、Ｃ１、Ｄ１ないしノードＡＭ、ＢＭ、ＣＭ、ＤＭのそれぞれにおいて実行される。例えば、ループフィルタＬＣ１のノードＡ１においてインバータＩ０からの反転外部クロック信号は、インバータＩ４１、Ｉ７１からの２つの出力信号と結合されて、インバータＩ１１、Ｉ９１に供給する２つの出力信号を発生させるために混合される。同様に、ループフィルタＬＣ２のノードＡ２においてインバータＩ４２、Ｉ７２からの２つの出力信号と結合されて、インバータＩ１２、Ｉ９２に供給する２つの出力信号を発生させるために混合される。その他のすべてのノードＡ３...Ｍは、類似の方法で動作する。
【００５９】
ループフィルタＬＣ１のノードＢ１においてインバータＩ３１、Ｉ５１からの２つの出力信号と結合されて、インバータＩ４１、Ｉ１０１に供給する２つの出力信号を発生するために混合される。同様に、ループフィルタＬＣ２のノードＢ２においてインバータＩ３２、Ｉ５２からの２つの出力信号と結合されて、インバータＩ４２、Ｉ１０２に供給する２つの出力信号を発生するために混合される。その他のすべてのノードＢ３...Ｍは、類似の方法で動作する。
【００６０】
ループフィルタＬＣ１のノードＣ１においてインバータＩ２１、Ｉ８１からの２つの出力信号と結合されて、インバータＩ３１、Ｉ１１１に供給する２つの出力信号を発生するために混合される。同様に、ループフィルタＬＣ２のノードＣ２においてインバータＩ１１１からの出力がインバータＩ２２、Ｉ８２からの２つの出力信号と結合されて、インバータＩ３２、Ｉ１１２に供給する２つの出力信号を発生するために混合される。その他のすべてのノードＣ３...Ｍは、類似の方法で動作する。
【００６１】
ループフィルタＬＣ１のノードＤ１においてインバータＩ１１、Ｉ６１からの２つの出力信号と結合されて、インバータＩ２１、Ｉ１２１に供給する２つの出力信号を発生させるために混合される。同様に、ループフィルタＬＣ２のノードＤ２においてインバータＩ１２１からの出力がインバータＩ１２、Ｉ６２からの２つの出力信号と結合されて、インバータＩ２２、Ｉ１２２に供給する２つの出力信号を発生させるために混合される。その他のすべてのノードＤ３...Ｍは、類似の方法で動作する。
【００６２】
ループフィルタＬＣ１により発生する隣接クロック信号間の位相差は、略９０度である。ループフィルタＬＣ１により発生する隣接クロック信号間の位相差は、ループフィルタＬＣ１と比べるとさらに９０度に近づく。ループフィルタＬＣ１により発生する隣接クロック信号間の位相差は、ループフィルタＬＣ２よりさらに９０度に近接する。結果的に、内部クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４の位相差は、さらに多くのループフィルタＬＣＭがクロック発生回路に追加されることによって最も９０度に近接することができる。
【００６３】
上述のように、外部クロック信号ＥＣＬＫが印加されると、上述のように位相混合がノードのそれぞれにおいて実行されて内部クロック信号間のロックキング動作が従来技術に比べて比較的に短い時間に完了される。さらに、図５Ａ及び図５Ｂに示すように、クロック発生回路は、従来のクロック発生回路に比べてパワーノイズにより強い。
【００６４】
図６Ａは、本発明の他の実施形態に係るクロック発生回路を示すもので、インバータＩ０、直列に配列されたＭ（Ｍは１以上の定数）個のループ回路ＬＣ１...Ｍ＋１、及びＮ個のインバータＩＮＶ１...Ｎの集合で構成されている。
【００６５】
図６Ａに示すように、ループ回路ＬＣ１...Ｍ＋１のそれぞれは、Ｎ（Ｎは２以上の定数）個のノードを具備し、ノードの数は、インバータＩＮＶ１...Ｎの集合の数と等しい。図６Ａに示す実施形態においてＮ＝４である。インバータＩ０、Ｍ（Ｍは１以上の定数）個のループ回路ＬＣ１...Ｍ＋１は、直列に配列されて、Ｎ個のインバータＩＮＶ１...Ｎの集合は、図５Ａ及び図５Ｂに示したように配列されて動作する。
【００６６】
図６Ａのクロック発生回路は、ループ回路ＬＣ１...Ｍ＋１と並列に配列されたＭ＋２番目のループ回路ＬＣ１...Ｍ＋２をさらに含む。
【００６７】
ループ回路ＬＣ１...Ｍ＋１、ＬＣ１...Ｍ＋２の内部配列は、ループ回路ＬＣ１...Ｍと同じ配列を有する。
【００６８】
図６Ａに示すように、ループ回路ＬＣ１...Ｍ＋１のノードの一部は、インバータＩ９Ｍ、Ｉ１０Ｍ、Ｉ１１Ｍ、Ｉ１２Ｍから入力を受信する。例えば、図６Ａに示すように、ノードＡＭ＋１、ＣＭ＋１はインバータＩ９Ｍ、Ｉ１１Ｍから入力を受信する。また、ループ回路ＬＣ１...Ｍ＋２のノードの一部は、インバータＩ９Ｍ、Ｉ１０Ｍ、Ｉ１１Ｍ、Ｉ１２Ｍから入力を受信する。例えば、図６Ａに示すように、ノードＢＭ＋２、ＤＭ＋２はインバータＩ１０Ｍ、Ｉ１２Ｍから入力を受信する。
【００６９】
図６Ａのクロック発生回路は、第１グループのＮ個のインバータＩ１３Ｍ＋１、Ｉ１４Ｍ＋１、Ｉ１５Ｍ＋１、Ｉ１６Ｍ＋１をさらに具備し、Ｎ個のインバータＩ１３Ｍ＋１、Ｉ１４Ｍ＋１、Ｉ１５Ｍ＋１、Ｉ１６Ｍ＋１それぞれは、ノードＡＭ＋１、ＢＭ＋１、ＣＭ＋１、ＤＭ＋１それぞれから出力を受信する。そして、第２グループのＮ個のインバータＩ１３Ｍ＋２、Ｉ１４Ｍ＋２、Ｉ１５Ｍ＋２、Ｉ１６Ｍ＋２をさらに具備し、Ｎ個のインバータＩ１３Ｍ＋２、Ｉ１４Ｍ＋２、Ｉ１５Ｍ＋２、Ｉ１６Ｍ＋２それぞれは、ノードＡＭ＋２、ＢＭ＋２、ＣＭ＋２、ＤＭ＋２それぞれから出力を受信する。第１グループのＮ個のインバータＩ１３Ｍ＋１、Ｉ１４Ｍ＋１、Ｉ１５Ｍ＋１、Ｉ１６Ｍ＋１と第２グループのＮ個のインバータＩ１３Ｍ＋２、Ｉ１４Ｍ＋２、Ｉ１５Ｍ＋２、Ｉ１６Ｍ＋２の出力は、第３グループのＮ個のインバータＩ１３、Ｉ１４、Ｉ１５、Ｉ１６それぞれに入力されて、内部クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４それぞれを発生する。
【００７０】
図６Ｂは、図６Ａのクロック発生回路の等価図である。
【００７１】
図６Ａ及び図６Ｂに示すように、位相混合は、ノードＡ１、Ｂ１、Ｃ１、Ｄ１ないしノードＡＭ＋２、ＢＭ＋２、ＣＭ＋２、ＤＭ＋２それぞれにおいて実行される。ループフィルタＬＣ１によって生成される隣接クロック信号間の位相差は、９０度に近い。ループフィルタＬＣ１と比べてみると、ループフィルタＬＣ２によって生成されるクロック信号間の位相差は、正確に９０度により近接する。ループフィルタＬＣ３によって生成されるクロック信号間の位相差は、ループフィルタＬＣ２よりも正確に９０度にもっとも近接する。結果的に、内部クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４の位相差は、さらに多くのループフィルタＬＣＭがクロック発生回路に追加されることによって正確に９０度に近接することになる。
【００７２】
上述のように、外部クロック信号ＥＣＬＫが印加されると、上述のような位相混合がノードのそれぞれにおいて実行され、内部クロック信号に対するロックキング動作が従来技術と比べて比較的に短い時間で完了する。さらに、図６Ａ及び６Ｂに示したようなクロック発生回路は、従来のクロック発生回路と比べてパワーノイズがより強い。
【００７３】
図７Ａは、本発明のさらに他の実施形態に係るクロック発生回路を示すもので、クロック発生回路は、インバータＩ０、直列に配列されたＭ（Ｍは１以上の定数）個のループ回路ＬＣ１...Ｍ、及びＮ個のインバータＩＮＶ１...Ｎの集合で構成されている。図７Ａの実施形態は、ループ回路ＬＣ１...Ｍそれぞれの内部構成がラッチ回路に配列されたＮ個のインバータを含むことを除けば図５Ａの実施形態と類似する。図７Ａの実施形態において、Ｎ＝４であり、したがって、各ループ回路ＬＣ１...Ｍは、４つのインバータＩ１、Ｉ２、Ｉ３、Ｉ４及びシングルループを含む。
【００７４】
図７Ｂは、図７Ａのクロック発生回路の等価図である。
【００７５】
図７Ａ及び７Ｂに示すように、位相混合は、ノードＡ１、Ｂ１、Ｃ１、Ｄ１ないしノードＡＭ、ＢＭ、ＣＭ、ＤＭのそれぞれにて実行される。ループフィルタＬＣ１によって生成される隣接クロック信号間の位相差は、略９０度である。ループフィルタＬＣ１と比べた場合、ループフィルタＬＣ２によって生成されるクロック信号間の位相差は、より９０度に近くなる。ループフィルタＬＣ３によって生成されるクロック信号間の位相差は、ループフィルタＬＣ２よりもさらに９０度に近くなる。結果的に、内部クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４の位相差は、さらに多くのループフィルタＬＣＭがクロック発生回路に追加されることによって最も９０度に近接することになる。
【００７６】
上述のように、外部クロック信号ＥＣＬＫが印加されると、上述のような位相混合がノードのそれぞれで実行され、内部クロック信号に対するロックキング動作が従来技術と比べて比較的に短い時間に完了される。さらに、図７Ａ及び７Ｂに示したようなクロック発生回路は、従来のクロック発生回路と比べてパワーノイズに最も強い。
【００７７】
図８は、本発明のさらに他の実施形態に係るクロック発生回路の等価図を示すもので、クロック発生回路は、インバータＩ０、直列に配列されたＭ（Ｍは１以上の定数）個のループ回路ＬＣ１...Ｍ、及びＮ個のインバータＩＮＶ１...Ｎの集合で構成されている。
【００７８】
図８に示すように、ループ回路ＬＣ１...ＭそれぞれがＮ（Ｎは２以上の定数）個のノードを具備し、ノードの数は、インバータＩＮＶ１...Ｎの集合の数と等しい。図８の実施形態において、Ｎ＝５である。
【００７９】
図８に示すように、Ｎ個のインバータＩＮＶ１...Ｎ集合のそれぞれは、Ｍ−１個のインバータを具備し、Ｍはループ回路ＬＣ１...Ｍの数である。図８の実施形態において、Ｎ＝５であり、５個のインバータの集合がＩＮＶ１...５として表示されている。図８の実施形態において、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４、ＩＮＶ５の集合は、それぞれＩ１１１...（Ｍ−１）、Ｉ１２１...（Ｍ−１）、Ｉ１３１...（Ｍ−１）、Ｉ１４１...（Ｍ−１）、Ｉ１５１...（Ｍ−１）として示されたＭ−１個のインバータを具備する。
【００８０】
図８に示すように、インバータＩ０は、外部クロック信号ＥＣＬＫを直接受信し、第１ループ回路ＬＣ１に反転された外部クロック信号を出力する。
【００８１】
図８に示すように、第１ループ回路ＬＣ１は、Ｎ個の中間内部クロック信号それぞれを対応するノードから発生し、Ｎ個の中間内部クロック信号の周波数は、外部クロック信号及び反転外部クロック信号の周波数の倍数である。図８の実施形態において、Ｎ＝５個のノードは、Ａ１、Ｂ１、Ｃ１、Ｄ１、Ｅ１で示される。図８に示すように、Ｎ個の中間内部クロック信号は、ノードＡ１、Ｂ１、Ｃ１、Ｄ１、Ｅ１から出力されてインバータＩ１１１、Ｉ１２１、Ｉ１３１、Ｉ１４１、Ｉ１５１それぞれに入力される。
【００８２】
図８に示すように、第２ループ回路ＬＣ２は、ノードＡ１、Ｂ１、Ｃ１、Ｄ１、Ｅ１それぞれでインバータＩ１１１、Ｉ１２１、Ｉ１３１、Ｉ１４１、Ｉ１５１の出力を受信する。Ｎ個の中間内部クロック信号は、ノードＡ１、Ｂ１、Ｃ１、Ｄ１、Ｅ１から出力されてインバータＩ１１１、Ｉ１２１、Ｉ１３１、Ｉ１４１、Ｉ１５１に入力される。
【００８３】
図８に示すように、Ｍ番目のループ回路ＬＣＭは、ノードＡＭ、ＢＭ、ＣＭ、ＤＭ、ＥＭそれぞれでインバータＩ１１（Ｍ−１）、Ｉ１２（Ｍ−１）、Ｉ１３（Ｍ−１）、Ｉ１４（Ｍ−１）、Ｉ１５（Ｍ−１）の出力を受信し、出力クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４それぞれを出力する。
【００８４】
上述のように、各ループ回路ＬＣＭは、Ｎ個のノード、例えば、中間内部クロック信号を発生する５個のノードＡ、Ｂ、Ｃ、Ｄ、Ｅを有する。
【００８５】
図８に示すように、ループ回路ＬＣ２...Ｍは、反転外部クロック信号を受信してないことを除けばループ回路ＬＣ１と基本的に同様に構成されている。
【００８６】
図８に示すように、各ループ回路ＬＣＭは、インバータＩ１〜Ｉ１０を具備する。図５Ａと係わって上述したように、ループ回路ＬＣＭそれぞれのインバータＩ１〜Ｉ１０は、複数個のループを形成するために配列され、各ループは、インバータＩ１〜Ｉ１０の副集合で構成されている。
【００８７】
上述のように、複数個のインバータＩ１１（Ｍ−１）、Ｉ１２（Ｍ−１）、Ｉ１３（Ｍ−１）、Ｉ１４（Ｍ−１）、Ｉ１５（Ｍ−１）は、ループ回路ＬＣ１...ＭのノードＡ１...Ｍ、Ｂ１...Ｍ、Ｃ１...Ｍ、Ｄ１...Ｍ、Ｅ１...Ｍそれぞれの隣接ノード間に接続され、ノードＡＭ、ＢＭ、ＣＭ、ＤＭ、ＥＭそれぞれは、複数個のクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、ＣＬＫ５を発生する。
【００８８】
外部クロック信号ＥＣＬＫがクロック発生回路に入力されると、内部クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、ＣＬＫ５の周波数は、外部クロック信号ＥＣＬＫの周波数に従うことになる。また、内部クロック信号のそれぞれは、隣接クロック信号間に７２度の位相差を有して出力される。すなわち、ＣＬＫ１がＣＬＫ０で、ＣＬＫ２がＣＬＫ７２で、ＣＬＫ３がＣＬＫ１４４、ＣＬＫ４がＣＬＫ２１６で、ＣＬＫ５がＣＬＫ２８８になる。
【００８９】
図９は、本発明のさらに他の実施形態に係るシングルループまたはラッチ構成を有するクロック発生回路の等価図を示すもので、Ｎが５の場合である。
【００９０】
図８及び図９に示すように、位相混合がノードＡ１、Ｂ１、Ｃ１、Ｄ１、Ｅ１ないしノードＡＭ、ＢＭ、ＣＭ、ＤＭ、ＥＭのそれぞれにおいて実行される。ループフィルタＬＣ１によって生成される隣接クロック信号間の位相差は、略７２度である。ループフィルタＬＣ１と比べた場合、ループフィルタＬＣ２によって生成されるクロック信号間の位相差は、より７２度に近づく。ループフィルタＬＣ３によって生成されるクロック信号間の位相差は、ループフィルタＬＣ２よりもさらに７２度に近づく。結果的に、内部クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、ＣＬＫ５の位相差は、さらに多くのループフィルタＬＣＭがクロック発生回路に追加されることによって最も７２度に近接することになる。
【００９１】
上述のように、外部クロック信号ＥＣＬＫが印加されると、上述のような位相混合がノードのそれぞれにおいて実行され、内部クロック信号に対するロックキング動作が従来技術と比べて比較的に短い時間に完了される。さらに、図８及び９に示すクロック発生回路は、従来のクロック発生回路に比べてパワーノイズに最も強い。
【００９２】
図１０は、本発明のさらに他の実施形態に係るクロック発生回路の等価図を示すもので、クロック発生回路は、インバータＩ０、直列に配列されたＭ（Ｍは１以上の定数）個のループ回路ＬＣ１...Ｍ、及びＮ個のインバータＩＮＶ１...Ｎの集合で構成されている。
【００９３】
図１０に示すように、ループ回路ＬＣ１...Ｍそれぞれは、Ｎ（Ｎは２以上の定数）個のノードを具備して、ノードの数は、インバータＩＮＶ１...Ｎの集合の数である。図１０に示す実施形態において、Ｎ＝６であり、６個のインバータの集合は、ＩＮＶ１...６で示されている。図１０の実施形態において、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４、ＩＮＶ５、ＩＮＶ６の集合のそれぞれは、Ｉ１７１...（Ｍ−１）、Ｉ１８１...（Ｍ−１）、Ｉ１９１...（Ｍ−１）、Ｉ２０１...（Ｍ−１）、Ｉ２１１...（Ｍ−１）、Ｉ２２１...（Ｍ−１）で示されている。
【００９４】
図１０に示すように、インバータＩ０は、外部クロック信号ＥＣＬＫを受信し、第１ループフィルタＬＣ１に反転外部クロック信号を出力する。
【００９５】
図１０に示すように、第１ループフィルタＬＣ１は、Ｎ個の中間内部クロック信号それぞれに対応するノードから発生し、Ｎ個の中間内部クロック信号の周波数は、外部クロック信号及び反転外部クロック信号の周波数の倍数である。図１０の実施形態において、Ｎ＝６個のノードは、Ａ１、Ｂ１、Ｃ１、Ｄ１、Ｅ１、Ｆ１で示されている。図１０に示すように、Ｎ個の中間内部クロック信号は、ノードＡ１、Ｂ１、Ｃ１、Ｄ１、Ｅ１、Ｆ１から出力され、インバータＩ１７１、Ｉ１８１、Ｉ１９１、Ｉ２０１、Ｉ２１１、Ｉ２２１それぞれに入力される。
【００９６】
図１０に示すように、第２ループ回路ＬＣ２は、ノードＡ２、Ｂ２、Ｃ２、Ｄ２、Ｅ２、Ｆ２それぞれでインバータＩ１７１、Ｉ１８１、Ｉ１９１、Ｉ２０１、Ｉ２１１、Ｉ２２１の出力を受信する。Ｎ個の中間内部クロック信号は、ノードＡ２、Ｂ２、Ｃ２、Ｄ２、Ｅ２、Ｆ２から出力され、インバータＩ１７２、Ｉ１８２、Ｉ１９２、Ｉ２０２、Ｉ２１２、Ｉ２２２それぞれに出力される。
【００９７】
図１０に示すように、Ｍ番目のループ回路ＬＣＭは、ノードＡＭ、ＢＭ、ＣＭ、ＤＭ、ＥＭ、ＦＭからインバータＩ１７Ｍ−１、Ｉ１８Ｍ−１、Ｉ１９Ｍ−１、Ｉ２０Ｍ−１、Ｉ２１Ｍ−１、Ｉ２２Ｍ−１の出力を受信し、クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、ＣＬＫ５、ＣＬＫ６それぞれを出力する。
【００９８】
上述のように、各ループ回路ＬＣＭは、Ｎ個のノード、例えば、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆを有し、各ノードは中間内部クロック信号を発生する。
【００９９】
ループ回路ＬＣ２...Ｍは、反転外部クロック信号を受信することを除けばループ回路ＬＣ１と基本的に類似する。
【０１００】
図１０に示すように、各ループ回路ＬＣＭは、インバータＩ１〜Ｉ１９を含んでおり、ループ回路ＬＣＭそれぞれのインバータＩ１〜Ｉ１８は、複数個のループを形成するために配列される。ループそれぞれはインバータＩ１〜Ｉ１８の副集合で構成されている。
【０１０１】
上述のように、複数個のインバータＩ１７Ｍ−１、Ｉ１８Ｍ−１、Ｉ１９Ｍ−１、Ｉ２０Ｍ−１、Ｉ２１Ｍ−１、Ｉ２２Ｍ−１は、ループ回路ＬＣ１...ＭのノードＡ１...Ｍ、Ｂ１...Ｍ、Ｃ１...Ｍ、Ｄ１...Ｍ、Ｅ１...Ｍ、Ｆ１...Ｍそれぞれの隣接ノード間に接続され、ノードＡＭ、ＢＭ、ＣＭ、ＤＭ、ＥＭ、ＦＭそれぞれは、複数個のクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、ＣＬＫ５、ＣＬＫ６を発生する。
【０１０２】
図１０に示すように、外部クロック信号ＥＣＬＫがクロック発生回路に入力されると、内部クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、ＣＬＫ５、ＣＬＫ６の周波数は、外部クロック信号ＥＣＬＫの周波数に従うことになる。また、内部クロック信号それぞれは、隣接クロック信号間に６０度の位相差を有して出力される。すなわち、ＣＬＫ１がＣＬＫ０で、ＣＬＫ２がＣＬＫ６０で、ＣＬＫ３がＣＬＫ１２０で、ＣＬＫ４がＣＬＫ１８０で、ＣＬＫ５がＣＬＫ２４０で、ＣＬＫ６がＣＬＫ３００となる。
【０１０３】
図１０に示すように、位相混合は、位相混合ノードＡ１、Ｂ１、Ｃ１、Ｄ１、Ｅ１、Ｆ１ないしノードＡＭ、ＢＭ、ＣＭ、ＤＭ、ＥＭ、ＦＭのそれぞれにおいて実行される。ループフィルタＬＣ１によって生成される隣接クロック信号間の位相差は、略６０度である。ループフィルタＬＣ１と比べた場合、ループフィルタＬＣ２によって生成されるクロック信号間の位相差は、さらに６０度に近づく。ループフィルタＬＣ３によって生成されるクロック信号間の位相差は、ループフィルタＬＣ２よりもさらに６０度に近づく。結果的に、内部クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、ＣＬＫ５、ＣＬＫ６の位相差は、さらに多くのループフィルタＬＣＭがクロック発生回路に追加されることによって最も６０度に近接することになる。
【０１０４】
上述のように、外部クロック信号ＥＣＬＫが印加されると、上述のような位相混合がノードのそれぞれにおいて実行され、内部クロック信号に対するロックキング動作が従来技術と比べて比較的に短い時間で完了する。さらに、図１０に示すクロック発生回路は、従来のクロック発生回路に比べてパワーノイズに最も強い。
【０１０５】
図１１は、本発明のさらに他の実施形態に係るクロック発生回路の等価図を示すもので、クロック発生回路は、インバータＩ０、直列に配列されたＭ（Ｍは１以上の定数）個のループ回路ＬＣ１...Ｍ、及びＮ個のインバータＩＮＶ１...Ｎの集合で構成されている。図１１の実施形態は、ループ回路ＬＣ１...Ｍそれぞれの内部構成がラッチ回路として配列されたＮ個のインバータを具備してないことを除けば図１０の実施形態の構成と類似する。図１１の実施形態において、Ｎ＝６であり、したがって、各ループ回路ＬＣ１...Ｍは、６個のインバータＩ１、Ｉ２、Ｉ３、Ｉ４、Ｉ５、Ｉ６及び単一ループを含む。
【０１０６】
図１１に示したように、位相混合は、位相混合ノードＡ１、Ｂ１、Ｃ１、Ｄ１、Ｅ１、Ｆ１ないしノードＡＭ、ＢＭ、ＣＭ、ＤＭ、ＥＭ、ＦＭのそれぞれにおいて実行される。ループフィルタＬＣ１によって生成される隣接クロック信号間の位相差は、略６０度である。ループフィルタＬＣ１と比べた場合、ループフィルタＬＣ２によって生成されるクロック信号間の位相差は、さらに６０度に近づく。ループフィルタＬＣ３によって生成されるクロック信号間の位相差は、ループフィルタＬＣ２よりもさらに６０度に近づく。結果的に、内部クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、ＣＬＫ５、ＣＬＫ６の位相差は、さらに多くのループフィルタＬＣＭがクロック発生回路に追加されることによって最も６０度に近接することになる。
【０１０７】
上述のように、外部クロック信号ＥＣＬＫが入力されると、上述のような位相混合は、ノードそれぞれにおいて実行され、内部クロック信号のロックキング動作は、従来技術と比べて比較的に短い時間に完了される。さらに、図１１に示すクロック発生回路は、従来のクロック発生回路と比べてパワーノイズに最も強い。
【０１０８】
図１２は、本発明のさらに他の実施形態に係るループ回路の等価図を示すもので、複数個のインバータ、８個のノードＡ−Ｈ、及びクロック信号ＩＣＬＫ０、ＩＣＬＫ４５、ＩＣＬＫ９０、ＩＣＬＫ１３５、ＩＣＬＫ１８０、ＩＣＬＫ２２５、ＩＣＬＫ２７０、ＩＣＬＫ３１５を示す図である。実施形態において、ノードＡ−Ｈの位相は、４５度ほどの差がある。図１２の実施形態において、ノードＡ−Ｈのそれぞれは、４つの入力を受信して３つの出力を発生する。
【０１０９】
上述のように、本発明の実施形態に係るクロック発生回路は、図５Ａ、図５Ｂ、図７Ａ、図７Ｂ、図８ないし図１１に示すような直列構成、または図５Ａ及び図５Ｂに示すような直並列構成を有する。上述のように、本発明の実施形態に係るループ回路は、図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図８、図１０及び図１２に示すような複数ループ構成を有したり、図７Ａ、図９、及び図１１に示すような単一ループを有する。また、本発明の実施形態に係るループ回路は、Ｎ個のノードを有し、Ｎは、２以上の定数とし、例えば、４、５、６、８、９、１０、１２、１５、または１８である。さらに、本発明の実施形態に係るクロック発生回路は、クロック発生回路構成、ループ構成、及びＮ個のノードの結合を有する。
【０１１０】
図１３は、本発明の実施形態に係る多重位相クロック発生器を示すもので、多重位相クロック発生器は、図５Ａないし図１２のクロック発生回路を含む。
【０１１１】
図に示すように、図１３の多重位相クロック発生器は、クロック発生回路ＣＧＣ５０、位相補正回路ＰＭＣ５２、位相検出器ＰＤ５６、及び／または制御信号発生器ＣＳＧ５８で構成されている。クロック発生回路ＣＧＣ５０は、外部クロック信号、例えば、上述のＥＣＬＫを受信し、Ｎ個の第１内部クロック信号、例えば、図５Ａないし図７Ａのクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４をＮ個の第１内部クロック信号ＣＬＫ０’、ＣＬＫ９０’、ＣＬＫ１８０’、ＣＬＫ２７０’として出力する。クロック信号ＣＬＫ０’、ＣＬＫ９０’、ＣＬＫ１８０’、ＣＬＫ２７０’は、外部クロック信号ＥＣＬＫと同一の周波数を有する。
【０１１２】
位相補正回路ＰＭＣ５２は、Ｎ個の第１内部クロック信号ＣＬＫ０’、ＣＬＫ９０’、ＣＬＫ１８０’、ＣＬＫ２７０’及び制御信号発生器ＣＳＧ５８からの少なくとも１つの制御信号ＣＳを入力として受信し、Ｎ個のクロック信号ＩＣＬＫ０、ＩＣＬＫ９０、ＩＣＬＫ１８０、ＩＣＬＫ２７０を発生する。Ｎ個の第２クロック信号ＩＣＬＫ０、ＩＣＬＫ９０、ＩＣＬＫ１８０、ＩＣＬＫ２７０の１つは、帰還クロック信号として使用し、帰還クロック信号は、以下に記述するように位相検出器ＰＤ５６に出力される。
【０１１３】
位相検出器ＰＤ５６は、外部クロック信号ＥＣＬＫ及びＮ個の第２クロック信号ＩＣＬＫ０、ＩＣＬＫ９０、ＩＣＬＫ１８０、ＩＣＬＫ２７０の中から１つを帰還クロック信号ＤＣＬＫとして受信し、ＥＣＬＫの位相が帰還クロック信号ＤＣＬＫの位相より進むとＵＰ信号を発生し、ＥＣＬＫの位相が帰還クロック信号ＤＣＬＫの位相より遅れるとＤＯＷＮ信号を発生する。
【０１１４】
制御信号発生器ＣＳＧ５８は、位相検出器ＰＤ５６からＵＰ信号及びＤＯＷＮ信号を受信し、少なくとも１つの制御信号ＣＳを位相補正回路ＰＭＣ５２に出力する。
【０１１５】
図１４Ａは、本発明の他の実施形態に係る多重位相クロック発生器を示すもので、図５Ａないし図１２のクロック発生回路を備えて構成されている。
【０１１６】
図に示すように、図１４Ａの多重位相クロック発生器は、掛算器ＭＰ５４及び分配器ＤＩＶ６０をさらに具備し、位相補正回路ＰＭＣ５２は、選択及び位相混合回路ＳＮ／ＰＩ５２１を具備し、制御信号発生器ＣＳＧ５８は、制御回路ＣＣを具備する。図１４Ａに示した実施形態において、少なくとも１つの制御信号は、選択信号Ｓ１、Ｓ２及び加重値信号Ｗを含む。
【０１１７】
Ｎ個の第１内部クロック信号ＣＬＫ０’、ＣＬＫ９０’、ＣＬＫ１８０’、ＣＬＫ２７０’は、隣接クロック信号間に同一の位相差９０度を有する。選択及び位相混合回路ＳＮ／ＰＩ５２１は、選択信号Ｓ１、Ｓ２に応答してＮ個の第１内部クロック信号ＣＬＫ０’、ＣＬＫ９０’、ＣＬＫ１８０’、ＣＬＫ２７０’の中から２つのクロック信号を選択し、加重値信号Ｗに応答して選択された２つのクロック信号の位相を混合して、ＥＣＬＫと同期されたＮ個の第２内部クロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０を発生する。
【０１１８】
掛算器ＭＰ５４は、第２内部クロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０の周波数を掛けて第２内部クロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０の周波数より高い周波数を有するＮ個の第２クロック信号ＩＣＬＫ０、ＩＣＬＫ９０、ＩＣＬＫ１８０、ＩＣＬＫ２７０を発生する。例えば、ＥＣＬＫ、Ｎ個の第１内部クロック信号ＣＬＫ０’、ＣＬＫ９０’、ＣＬＫ１８０’、ＣＬＫ２７０’及び第２内部クロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０は、１ＧＨｚの周波数を有し、一方、Ｎ個の第２クロック信号ＩＣＬＫ０、ＩＣＬＫ９０、ＩＣＬＫ１８０、ＩＣＬＫ２７０は、Ｘ（Ｘは、１より大きい定数）ＧＨｚの周波数を有する。
【０１１９】
制御回路ＣＣ５８１は、位相検出器ＰＤ５６からのＵＰまたはＤＯＷＮ信号に応答して選択信号Ｓ１、Ｓ２及び加重値信号Ｗを発生する。分配器ＤＩＶ６０は、Ｎ個の第２クロック信号ＩＣＬＫ０、ＩＣＬＫ９０、ＩＣＬＫ１８０、ＩＣＬＫ２７０の中で帰還クロック信号として選択された１つのクロック信号を分配してＸＧＨｘの帰還クロック信号の周波数をＥＣＬＫの周波数とさせる。分配器ＤＩＶ６０の出力は、帰還クロックＤＣＬＫで位相検出器ＰＤ５６に入力される。
【０１２０】
図１４Ｂは、本発明のさらに他の実施形態に係る多重位相クロック発生器を示すもので、図５Ａないし図１２のクロック発生回路の一部を含む。
【０１２１】
図に示すように、図１４Ｂの多重位相クロック発生器は、掛算器ＭＰ５４または分配器ＤＩＶ６０を必要としない。そのため、Ｎ個の第２クロック信号ＩＣＬＫ０、ＩＣＬＫ９０、ＩＣＬＫ１８０、ＩＣＬＫ２７０は、ＥＣＬＫと同一の周波数を有する。
【０１２２】
図１４Ａ及び１４Ｂに示すように、本発明のさらに他の実施形態に係る多重クロック発生器は、位相検出器、電荷ポンプ、ループフィルタ及び／または図１Ａ及び図１Ｂに示すような電圧制御遅延ラインで構成されるループ構成回路の代わりにクロック発生回路を具備する。そのため、外部クロック信号ＥＣＬＫが印加されると、複数個のクロック信号ＣＬＫ０’、ＣＬＫ９０’、ＣＬＫ１８０’、ＣＬＫ２７０’が従来技術よりもさらに速い速度で発生され、隣接クロック信号間の所望する位相差（例えば、９０度）を有すると共に、外部クロック信号ＥＣＬＫと同一の周波数を有する。結果的に、ロッキングタイムが本発明の実施形態によって多重位相クロック発生器で減少される。
【０１２３】
また、外部クロック信号ＥＣＬＫが本発明の実施形態に係るクロック発生回路に直接的に印加されることによって複数個のクロック信号ＣＬＫ０’、ＣＬＫ９０’、ＣＬＫ１８０’、ＣＬＫ２７０’は、従来技術よりもノイズによる電源電圧変化の影響を少なく受ける。
【０１２４】
図１５Ａは、本発明のさらに他の実施形態に係る多重位相クロック発生器を示すもので、図５Ａないし図１２のクロック発生回路の一部を含む。
【０１２５】
図に示すように、図１５Ａの多重位相クロック発生器はまた、掛算器ＭＰ８４及び分配器ＤＩＶ９２をさらに具備し、位相補正回路ＰＭＣ５２は、図１４Ａ及び図１４Ｂの選択及び位相混合回路５２の代りに電圧制御遅延ラインＶＣＤＬ８２を具備し、制御信号発生器ＣＳＧ５８は、図１４Ａ及び１４Ｂの制御回路ＣＣ５８１の代りに電荷ポンプ８８及びループフィルタ９０を含む。図１５Ａに示した実施形態において、少なくとも１つの制御信号は、制御電圧Ｖｃを含む。
【０１２６】
Ｎ個の第１内部クロック信号ＣＬＫ０’、ＣＬＫ９０’、ＣＬＫ１８０’、ＣＬＫ２７０’は、隣接クロック信号間に同一の位相差（９０度）を有する。電圧制御遅延ラインＶＣＤＬ８２は、第１内部クロック信号ＣＬＫ０’〜ＣＬＫ２７０’の遅延時間を調節し、制御電圧Ｖｃに応答して外部クロック信号ＥＣＬＫに同期された第２内部クロック信号ＣＬＫ０〜ＣＬＫ２７０を発生する。
【０１２７】
掛算器ＭＰ８４は、第２内部クロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０の周波数を掛けて第２内部クロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０の周波数より高い周波数を有するＮ個の第２内部クロック信号ＩＣＬＫ０、ＩＣＬＫ９０、ＩＣＬＫ１８０、ＩＣＬＫ２７０を発生する。例えば、ＥＣＬＫ、Ｎ個の第１内部クロック信号ＣＬＫ０’、ＣＬＫ９０’、ＣＬＫ１８０’、ＣＬＫ２７０’及び第２内部クロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０は、１ＧＨｚの周波数を有し、一方、Ｎ個の第２内部クロック信号ＩＣＬＫ０、ＩＣＬＫ９０、ＩＣＬＫ１８０、ＩＣＬＫ２７０は、Ｘ（Ｘは、１より大きい定数）ＧＨｚの周波数を有する。
【０１２８】
電荷ポンプ８８及びループフィルタ９０を含む制御信号発生器ＣＳＧ５８は、位相検出器ＰＤ８６から出力されるＵＰ及びＤＯＷＮ信号に応答して制御電圧Ｖｃを発生する。分配器ＤＩＶ９２は、帰還クロック信号として選択されたＮ個の第２内部クロック信号ＩＣＬＫ０、ＩＣＬＫ９０、ＩＣＬＫ１８０、ＩＣＬＫ２７０の中から１つのクロック信号の周波数を分配して、帰還クロック信号の周波数をＥＣＬＫの周波数と同じくさせる。分配器ＤＩＶ９２の出力は、帰還クロック信号ＤＣＬＫとして位相検出器ＰＤ８６に印加される。
【０１２９】
図１５Ｂは、本発明のさらに他の実施形態に係る多重位相クロック発生器を示すもので、図５Ａないし図１２のクロック発生回路の一部を含む。
【０１３０】
図に示すように、図１５Ｂの多重位相クロック発生器は、掛算器ＭＰ８４または分配器ＤＩＶ９２を必要としない。よって、Ｎ個の第２クロック信号ＩＣＬＫ０、ＩＣＬＫ９０、ＩＣＬＫ１８０、ＩＣＬＫ２７０は、外部クロック信号ＥＣＬＫと同一の周波数を有する。
【０１３１】
図１５Ａ及び１５Ｂに示すように、本発明のさらに他の実施形態に係る多重位相クロック発生器は、ループ構成回路の代わりに位相検出器、電荷ポンプ、ループフィルタ及び／または図１Ａ及び１Ｂに示したような電圧制御遅延ラインを含む。よって、外部クロック信号ＥＣＬＫが印加されると、複数個のクロック信号ＣＬＫ０’、ＣＬＫ９０’、ＣＬＫ１８０’、ＣＬＫ２７０’が従来技術よりもさらに速い速度で発生され、隣接クロック信号間の所望する位相差（例えば、９０度）を有し、ＥＣＬＫと同一の周波数を有する。結果的に、ロックキングタイムは、本発明の実施形態によって多重位相クロック発生器で減少される。
【０１３２】
また、外部クロック信号ＥＣＬＫが本発明のさらに他の実施形態に係るクロック発生回路に直接的に印加されることによって、複数個のクロック信号ＣＬＫ０’、ＣＬＫ９０’、ＣＬＫ１８０’、ＣＬＫ２７０’は、従来技術よりもノイズによる電源電圧変化の影響を少なく受ける。そのため、本発明のさらに他の実施形態に係るクロック発生回路は、エラーが少ないか、エラーのない最も正確なクロック信号を出力する。
【０１３３】
図１６は、本発明のさらに他の実施形態に係る位相検出器を示すもので、図１３ないし図１５Ｂの位相検出器５６、８６を示す図である。
【０１３４】
位相検出器５６、８６は、２つ以上のフリップフロップＤＦ１、ＤＦ２及びＮＡＮＤゲートＮＡを含む。電圧ＶＣＣは、２つのフリップフロップＤＦ１、ＤＦ２の入力から供給される。外部クロック信号ＥＣＬＫは、フリップフロップＤＦ１にクロックで供給され、帰還クロック信号ＤＣＬＫは、フリップフロップＤＦ２にクロックで供給される。帰還クロック信号ＤＣＬＫは、図１３の位相補正回路５２から出力され、図１４Ｂの選択及び位相混合回路５２１から出力され、図１４Ａの分配器６０から出力され、図１５Ｂの電圧制御遅延ライン８２から出力され、図１５Ａの分配器９２から出力される。フリップフロップＤＦ１の保存されたデータ出力Ｑは、ＵＰ信号として出力され、フリップフロップＤＦ２の保存されたデータ出力Ｑは、ＤＯＷＮ信号として出力される。
【０１３５】
フリップフロップＤＦ１の保存されたデータ出力ＱとフリップフロップＤＦ２の保存されたデータ出力Ｑは、ＮＡＮＤゲートＮＡに印加され、ＮＡＮＤゲートＮＡの出力は、フリップフロップＤＦ１とフリップフロップＤＦ２に印加される。
【０１３６】
位相検出器５６、８６は、外部クロック信号ＥＣＬＫと帰還クロック信号ＤＣＬＫとの位相差を検出し、ＵＰまたはＤＮ信号を、例えば、制御回路ＣＣ５８１または電荷ポンプ８８で発生する。制御回路ＣＣ５８１は、選択信号Ｓ１、Ｓ２及び加重値信号Ｗを発生し、電荷ポンプ８８は、ループフィルタ９０を充電して放電する。ＵＰまたはＤＮ制御信号に応答して制御回路ＣＣ５８１は、選択信号Ｓ１、Ｓ２及び加重値信号Ｗを設定し、電荷ポンプ８８は、制御電圧Ｖｃを設定する。
【０１３７】
図１７Ａ〜１７Ｄは、本発明の実施形態に係る選択及び位相混合回路を示す図である。例えば、図１４Ａ、１４Ｂの選択及び位相混合回路５２１を示す図である。
【０１３８】
図１４Ａ、１４Ｂの制御回路ＣＣ５８１によって供給される第１制御信号Ｓ１が“ロー”レベルであれば、第１選択回路Ｍ１は、第１内部クロック信号ＣＬＫ０’、ＣＬＫ９０’を発生する。第１制御信号Ｓ１が“ハイ”レベルであれば、第１選択回路Ｍ１は、第１内部クロック信号ＣＬＫ１８０’、ＣＬＫ２７０’を発生する。
【０１３９】
第２制御信号Ｓ２が“ロー”レベルであれば、第２選択回路Ｍ２は、第１内部クロック信号ＣＬＫ９０’、ＣＬＫ１８０’を発生し、第２制御信号Ｓ２が“ハイ”レベルであれば、第２選択回路Ｍ２は、第１内部クロック信号ＣＬＫ２７０’、ＣＬＫ０’を発生する。上述のように、第１選択回路Ｍ１と第２選択回路Ｍ２は、位相選択を行う。
【０１４０】
位相混合器ＰＩは、加重値信号Ｗに応答して選択回路Ｍ１からの２つの第１内部クロック信号を位相混合した後、第２内部クロック信号ＣＬＫ０、ＣＬＫ９０または第２クロック信号ＩＣＬＫ０、ＩＣＬＫ９０を出力する。
【０１４１】
第１制御信号Ｓ１が“ロー”レベルであれば、第１選択回路Ｍ１は、第１内部クロック信号ＣＬＫ１８０’、ＣＬＫ２７０’を発生し、第１制御信号Ｓ１が“ハイ”レベルであれば第１選択回路Ｍ１は、第１内部クロック信号ＣＬＫ０’、ＣＬＫ９０’を発生する。
【０１４２】
第２制御信号Ｓ２が“ロー”レベルであれば、第２選択回路Ｍ２は、第１内部クロック信号ＣＬＫ２７０’、ＣＬＫ０’を発生し、第２制御信号Ｓ２が“ハイ”レベルであれば、第２選択回路Ｍ２は、第１内部クロック信号ＣＬＫ９０’、ＣＬＫ１８０’を発生する。位相混合回路ＰＩのそれぞれは、加重値信号Ｗに応答して選択回路Ｍ１、Ｍ２から選択された２つのクロック信号とともに位相混合した後、２つの内部クロック信号ＣＬＫ１８０、ＣＬＫ２７０または２つのクロック信号ＩＣＬＫ１８０、ＩＣＬＫ２７０を発生する。上述のように、位相混合器ＰＩは、位相混合を行う。
【０１４３】
選択及び位相混合回路５２１の動作は、図１９の加重値制御発生器７２の説明についてさらに詳細に説明される。
【０１４４】
図１７Ｅは、図１３の制御信号発生器５８により供給されるあらゆる値の組み合わせに対するＥＣＬＫ、ＣＬＫ０’、ＣＬＫ９０’、ＣＬＫ１８０’、ＣＬＫ２７０’の多様な位相との間の関係を示す図である。
【０１４５】
図１８は、本発明のさらに他の実施形態に係る制御回路を示すもので、例えば、図１４Ａないし図１４Ｂの制御回路ＣＣ５８１の構成図である。
【０１４６】
選択信号発生器ＳＳＧ７０は、第１選択制御信号ＳＵＰに応答してアップカウンティングを行い、第２選択制御信号ＳＤＮに応答してダウンカウンティングを行う。
【０１４７】
例えば、Ｓ１、Ｓ２の初期値が“００”なら、Ｓ１、Ｓ２の値は、活性化されたＳＵＰ信号に応答して“１０”、“１１”、“０１”の順序で変化する。ＳＤＮ信号が活性化されると、Ｓ１、Ｓ２の値は、“０１”、“１１”、“１０”の順序で変化する。制御信号Ｓ１、Ｓ２は、図１４Ａ及び図１４Ｂの選択及び位相混合回路ＳＮ／ＰＩに供給される。
【０１４８】
加重値制御発生器ＷＣＧ７２は、Ｓ１、Ｓ２の値が“００”または“１１”である時、位相検出器ＰＤ５６からのＵＰ信号に応答して第１加重値制御信号ＷＵＰを発生して、位相検出器ＰＤ５６からのＤＮ信号に応答して第２加重値制御信号ＷＤＮを発生する。
【０１４９】
また、加重値制御発生器ＷＣＧ７２は、Ｓ１、Ｓ２の値が“０１”または“１０”であるとき、位相検出器ＰＤ５６からのＵＰ信号に応答して第２加重値制御信号ＷＤＮを発生し、位相検出器ＰＤ５６からのＤＮ信号に応答して第１加重値制御信号ＷＵＰを発生する。加重値信号発生器ＷＳＧ７４は、ＷＵＰ信号に応答してアップカウンティングを行い、ＷＤＮ信号に応答してダウンカウンティングを行って加重値信号Ｗを発生する。加重値信号Ｗは、複数ビットで構成される。
【０１５０】
加重値最小／最大検出器ＷＤ７６は、加重値信号Ｗのすべてのビットが“ハイ”、例えば、“１１１...１１”なら第１加重値検出信号ＷＭＡＸを発生し、加重値信号Ｗのすべてのビットが“ロー”、例えば、“０００...００”なら第２加重値検出信号ＷＭＩＮを発生する。第１加重値制御信号ＷＵＰ及び第２加重値制御信号ＷＤＮとともに第１加重値検出信号ＷＭＡＸ及び第２加重値検出信号ＷＭＩＮは、選択制御信号発生器ＳＣＳＧ７８に入力され、選択制御信号発生器ＳＣＳＧ７８は、第１選択制御信号ＳＵＰと第２選択制御信号ＳＤＮを発生し、該信号ＳＵＰ、ＳＤＮを選択信号発生器ＳＳＧ７０に供給する。
【０１５１】
図１９は、加重値制御発生器ＷＣＧを示すもので、例えば、本発明のさらに他の実施形態に係る図１８の加重値制御発生器ＷＣＧ７２を示す図である。加重値制御発生器ＷＣＧ７２は、排他論理和ＸＯＲゲート、インバータＩ１、２Ｓ個のＡＮＤゲート及びＳ個のＯＲゲートで構成されていて、ここで、Ｓは、選択信号の数と同一の数である。図１９の実施形態において、Ｓ＝２であり、そのため、加重値制御発生器ＷＣＧ７２は、４つのＡＮＤゲートＡＮＤ１〜ＡＮＤ４及び２つのＯＲゲートＯＲ１、ＯＲ２で構成されている。
【０１５２】
制御回路ＣＣ５８１からの２つの選択信号Ｓ１、Ｓ２は、排他論理和ＸＯＲゲートにより排他論理和され、その結果は、インバータＩ１により反転される。排他論理和ＸＯＲゲートの出力は、４つのＡＮＤゲートＡＮＤ１〜ＡＮＤ４のうち、２つのＡＮＤゲートにおける１つの入力として印加される。インバータＩ１の出力は、４つのＡＮＤゲートＡＮＤ１〜ＡＮＤ４のうち、他の２つのＡＮＤゲートにおける１つの入力として印加される。位相検出器ＰＤ５６からのＵＰ信号は、４つのＡＮＤゲートＡＮＤ１〜ＡＮＤ４のうち、２つのＡＮＤゲートにおける１つの入力として印加され、位相検出器ＰＤ５６のＤＯＷＮ信号は、４つのＡＮＤゲートＡＮＤ１〜ＡＮＤ４のうち、２つのＡＮＤゲートにおける１つの入力として印加される。
【０１５３】
４つのＡＮＤゲートＡＮＤ１〜ＡＮＤ４の出力は、２つのＯＲゲートＯＲ１、ＯＲ２によって論理和され、ＯＲゲートＯＲ１、ＯＲ２の出力は、第１加重値制御信号ＷＵＰ及び第２加重値制御信号ＷＤＮのそれぞれとなり、図１８の加重値信号発生器ＷＳＧ７４及び選択信号発生器ＳＳＧ７０に出力される。
【０１５４】
図２０は、本発明の実施形態に係る選択制御信号発生器を示すもので、例えば、図１８の選択制御信号発生器ＳＣＳＧ７８を示す図である。
【０１５５】
選択制御信号発生器ＳＣＳＧ７８は、２つのＡＮＤゲートＡＮＤ５、ＡＮＤ６及び２つのＯＲゲートＯＲ３、ＯＲ４を含む。一対のＡＮＤ／ＯＲゲートＡＮＤ５、ＯＲ３は、加重値最小／最大検出器ＷＤ７６から第１加重値検出信号ＷＭＡＸ及び第２加重値検出信号ＷＭＩＮと加重値制御発生器ＷＣＧ７２から第１加重値制御信号ＷＵＰとを受信して第１選択制御信号ＳＵＰを発生する。
【０１５６】
他の一対のＡＮＤ／ＯＲゲートＯＲ４、ＡＮＤ６は、加重値最小／最大検出器ＷＤ７６から第１加重値検出信号ＷＭＡＸ及び第２加重値検出信号ＷＭＩＮと加重値制御発生器ＷＣＧ７２から第２加重値制御信号ＷＤＮとを受信して第２選択制御信号ＳＤＮを発生する。
【０１５７】
第１選択制御信号ＳＵＰは、第１加重値検出信号ＷＭＡＸ及び第１加重値制御信号ＷＵＰがイネーブルされたり、第２加重値検出信号ＷＭＩＮがイネーブルされる時に活性化され、第２選択制御信号ＳＤＮは、第１加重値検出信号ＷＭＡＸまたは第２加重値検出信号ＷＭＩＮがイネーブルされて第２加重値制御信号ＷＤＮがイネーブルされる時に活性化される。第１選択制御信号ＳＵＰまたは第２選択制御信号ＳＤＮは、図１８の選択信号発生器ＳＳＧ７０に供給される。
【０１５８】
図２１は、本発明の実施形態に係る電荷ポンプ及びループフィルタを示すもので、例えば、図１５Ａ及び図１５Ｂの電荷ポンプ８８及びループフィルタ９０を示す図である。
【０１５９】
電荷ポンプ８８は、第１電流源Ｉ１、第２電流源Ｉ２、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１で構成され、ループフィルタ９０は、第１キャパシタＣ１、第２キャパシタＣ２、及び抵抗Ｒで構成されている。
【０１６０】
反転されたＵＰ信号ＵＰＢが活性化されると、出力端子は、第１電流源Ｉ１により充電され、ループフィルタ９０によりフィルタリングされる。そのため、制御電圧Ｖｃは、増加する。
【０１６１】
ＤＮ信号が活性化されると、出力端子は、第２電流源Ｉ２を介して放電され、低域通過フィルタ９０によりフィルタリングされる。そのため、制御電圧Ｖｃが減少する。ロックキング動作が完了した後、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１は、オフされ、これにより制御電圧Ｖｃが所望する電圧値を保持する。
【０１６２】
図２２は、本発明の実施形態に係る電圧制御遅延ラインＶＣＤＬを示すもので、例えば、図１５Ａ及び１５Ｂの電圧制御遅延ラインＶＣＤＬ８２を示す図である。
【０１６３】
電圧制御遅延ラインＶＣＤＬ８２は、それぞれが複数個の遅延セルＤ１〜Ｄ４を具備する複数個の可変遅延ラインＶＤ１〜ＶＤ４（Ｎ＝４）を含んで構成されている。複数個の可変遅延ラインＶＤ１〜ＶＤ４のそれぞれと複数個の遅延セルＤ１〜Ｄ４のそれぞれとは、制御電圧Ｖｃによって制御される。よって、第１内部クロック信号ＣＬＫ０’〜ＣＬＫ２７０’は、制御電圧Ｖｃに応答して所望する時間分遅延されて第２内部クロック信号ＣＬＫ０〜ＣＬＫ２７０または第２クロック信号ＩＣＬＫ０〜ＩＣＬＫ２７０を発生する。
【０１６４】
図２３は、メモリシステムの実施形態を示しており、図２４は、メモリ装置の実施形態を示すもので、例えば、本発明の実施形態に係る関連制御ロジッグを含む図２３のメモリ装置２００−１の構成図である。さらに詳しくは、図２３及び図２４のメモリモジュール２００は、位相同期ループ２４として図５Ａないし図１２の１つ以上の多重位相クロック発生器を含んで構成されている。
【０１６５】
図に示すように、本発明の実施形態に係るメモリシステムは、メモリ制御器１００及びメモリモジュール２００を含む。メモリモジュール２００は、ＤＲＡＭにより具現される複数個のメモリ装置２００−１、２００−２、...、２００−ｘを含む。
【０１６６】
メモリ制御器１００は、外部クロック信号ＥＣＬＫ、１つ以上の命令信号ＣＯＭ、１つ以上のアドレス信号ＡＤＤ、及び／または１つ以上のデータ信号ＤＡＴＡをメモリモジュール２００に出力する。
【０１６７】
メモリモジュール２００は、１つ以上のデータ信号ＤＡＴＡをメモリ制御器１００に、また出力する。図２３の実施形態において、１つ以上のデータ信号ＤＡＴＡは、［１：２ｎ］ＤＡＴＡ１１ないし［１：２ｎ］ＤＡＴＡｘｊによって示される２ｎビットの直列ストリームで構成されている。図２３に示すように、メモリ装置２００−１は、外部クロック信号ＥＣＬＫ、１つ以上の命令信号ＣＯＭ、１つ以上のアドレス信号ＡＤＤ、及びＤＡＴＡ信号ＤＡＴＡ１１〜ＤＡＴＡ１ｊを受信する。同様に、メモリ装置２００−２は、外部クロック信号ＥＣＬＫ、１つ以上の命令信号ＣＯＭ、１つ以上のアドレス信号ＡＤＤ、及びＤＡＴＡ信号ＤＡＴＡ２１〜ＤＡＴＡ２ｊを受信し、メモリ装置２００−ｘは、外部クロック信号ＥＣＬＫ、１つ以上の命令信号ＣＯＭ、１つ以上のアドレス信号ＡＤＤ、及びＤＡＴＡ信号ＤＡＴＡｘ１〜ＤＡＴＡｘｊを受信する。
【０１６８】
図に示すように、図２３の実施形態のメモリシステムにおいて、各メモリ装置２００−１、２００−２、...、２００−ｘは、外部クロック信号ＥＣＬＫの１サイクルの間に直列２ｎビットからなるＤＡＴＡを受信したり出力する。さらに、ｊビットのＤＡＴＡは、同時に書き込みされたり、読み出しすることもできる。
【０１６９】
図２４に示すように、関連制御ロジッグは、アドレスバッファＡＤＤＢＵＦ１０、命令語デコーダＣＯＭＤＥＣ１２、１つ以上の直並列変換器１４−１〜１４−ｊ（ｊは図１Ａのｊに対応する）、１つ以上の並直列変換器１６−１〜１６−ｊ、メモリセルアレイ１８、ローデコーダ２０、コラムデコーダ２２、位相同期ループＰＬＬ２４、及び／または制御信号発生回路ＣＳＧ Ｃｋｔ．２６を含む。アドレスバッファＡＤＤＢＵＦ１０は、アクティブ信号ＡＣＴに応答して１つ以上の外部入力アドレスＡＤＤを受信してローアドレスＲＡを発生し、ローアドレスＲＡをローデコーダ２０に供給する。
【０１７０】
ローデコーダ２０は、複数個のローアドレスバッファから発生する複数個のローアドレスに対応するメインワードラインイネーブル信号ＭＷＥを活性化して、これにより所望のワードライン（図示せず）がメモリセルアレイ１８内から選択される。アドレスバッファＡＤＤＢＵＦ１０は、１つ以上の命令信号ＣＯＭからデコードされたリード命令ＲＥまたはライト命令ＷＥに応答してコラムアドレスＣＡを発生し、コラムアドレスＣＡをコラムデコーダ２２に供給する。
【０１７１】
コラムデコーダ２２は、複数個のコラムアドレスを受信し、対応するコラム選択ラインＣＳＬを活性化する。メモリセルアレイ１８の複数個のビットラインは、選択されたＣＳＬに応答して選択され、これによって、複数個のデータが選択されたメモリセルに書き込みされたり、選択されたメモリセルから読み出しすることができる。
【０１７２】
上述のように、命令語デコーダ１２は、複数個の外部命令信号ＣＯＭ、例えば、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢなどを受信した後にアクティブ命令、リード命令及びライト命令を発生する。
【０１７３】
各直並列変換器１４−１〜１４−ｊは、ライト命令信号ＷＥ及び複数個の制御信号Ｐ１〜Ｐ（２ｎ）に応答して２ｎビットデータからなる直列データＤＡＴＡを受信し、２ｎデータバスラインを介して２ｎビット並列データをメモリセルアレイ１８に同時に出力する。もしデータ入力／データ出力ピンＤＱの数がｊ個なら、直並列変換器の数もｊ個となる。さらに、直並列変換器１４−１〜１４−ｊのそれぞれは、２ｎデータバスラインを介してメモリセルアレイ１８に接続される。
【０１７４】
各並直列変換器１６−１〜１６−ｊは、リード命令信号ＲＥ及び複数個の制御信号Ｐ１〜Ｐ（２ｎ）に応答して２ｎビットデータを並列でメモリセルアレイ１８から受信し、２ｎビット直列データを出力する。もしデータ入力／データ出力ピンＤＱの数がｊ個なら、並直列変換器の数もｊ個となる。
【０１７５】
位相同期ループ２４は、外部クロック信号ＥＣＬＫを受信して、外部クロック信号ＥＣＬＫに同期された内部クロック信号ＣＬＫ１を出力するためにロックキング動作を実行する。ロックキング動作が完了した後に、位相同期ループ２４は、図１４Ａないし図１５ＢのＮ個の第２クロック信号ＩＣＬＫｎに対応する複数個の内部クロック信号ＣＬＫ１〜ＣＬＫＩを制御信号発生回路ＣＳＧ Ｃｋｔ．２６に出力する。制御信号発生回路ＣＳＧ Ｃｋｔ．２６は、複数個の制御信号Ｐ１〜Ｐ（２ｎ）を発生する。
【０１７６】
上述では、本発明の好ましい実施形態を参照しながら説明したが、当該技術分野の熟練した当業者は、添付の特許請求範囲に記載された本発明の思想及び領域から逸脱しない範囲で、本発明を多様に修正及び変更させることができる。
【図面の簡単な説明】
【０１７７】
【図１Ａ】従来の一例の位相同期ループを示す図である。
【図１Ｂ】従来の他の例の位相同期ループを示す図である。
【図２】従来の電圧制御発振器を示す図である。
【図３】従来の遅延同期ループを示す図である。
【図４】図３の従来の電圧制御遅延ラインＶＣＤＬの一例を示す図である。
【図５Ａ】本発明の一実施形態に係るクロック発生回路を示すもので、Ｎ＝４の場合の構成図である。
【図５Ｂ】図５Ａのクロック発生回路の等価図である。
【図６Ａ】本発明の他の実施形態に係るクロック発生回路を示すもので、Ｎ＝４の場合の構成図である。
【図６Ｂ】図６Ａのクロック発生回路の等価図である。
【図７Ａ】本発明のさらに他の実施形態に係る単一ループまたはラッチ構成を有するクロック発生回路を示すもので、Ｎ＝４の場合の構成図である。
【図７Ｂ】図７Ａのクロック発生回路の等価図である。
【図８】本発明のさらに他の実施形態に係るクロック発生回路を示すもので、Ｎ＝５の場合の等価図である。
【図９】本発明のさらに他の実施形態に係るラッチ構成を有するクロック発生回路を示すもので、Ｎ＝５の場合の等価図である。
【図１０】本発明のさらに他の実施形態に係るクロック発生回路を示すもので、Ｎ＝６の場合の等価図である。
【図１１】本発明のさらに他の実施形態に係るラッチ構成を有するクロック発生回路を示すもので、Ｎ＝６の場合の等価図である。
【図１２】本発明のさらに他の実施形態に係るループ回路の等価図である。
【図１３】本発明の実施形態に係る多重位相クロック発生器を示す図である。
【図１４Ａ】本発明の他の実施形態に係る多重位相クロック発生器を示す図である。
【図１４Ｂ】本発明のさらに他の実施形態に係る多重位相クロック発生器を示す図である。
【図１５Ａ】本発明のさらに他の実施形態に係る多重位相クロック発生器を示す図である。
【図１５Ｂ】本発明のさらに他の実施形態に係る多重位相クロック発生器を示す図である。
【図１６】本発明の実施形態に係る位相検出器を示す図である。
【図１７Ａ】本発明の実施形態に係る選択及び位相混合回路を示す図である。
【図１７Ｂ】本発明の実施形態に係る選択及び位相混合回路を示す図である。
【図１７Ｃ】本発明の実施形態に係る選択及び位相混合回路を示す図である。
【図１７Ｄ】本発明の実施形態に係る選択及び位相混合回路を示す図である。
【図１７Ｅ】本発明の実施形態に係る制御値の組み合わせによるクロック信号の多様な位相との間の関係を示す図である。
【図１８】本発明の実施形態に係る制御回路を示す図である。
【図１９】本発明の実施形態に係る加重値制御発生器を示す図である。
【図２０】本発明の実施形態に係る選択制御信号発生器を示す図である。
【図２１】本発明の実施形態に係る電荷ポンプ及びループフィルタを示す図である。
【図２２】本発明の実施形態に係る電圧制御遅延ラインＶＣＤＬを示す図である。
【図２３】本発明の実施形態に係る多重位相クロック発生器を含むメモリシステムを示す図である。
【図２４】本発明の実施形態に係る多重位相クロック発生器を含むメモリ装置を示す図である。
【符号の説明】
【０１７８】
Ｉ０、Ｉ１〜Ｉ１０、ＩＮＶ１...Ｎ インバータ
ＬＣ１...Ｍ ループ回路
ＡＭ、ＢＭ、ＣＭ、ＤＭ ノード
【技術分野】
【０００１】
本発明は、クロック信号を発生するクロック発生回路及び方法に関するものである。
【背景技術】
【０００２】
図１Ａは、従来の位相同期ループの一例を示すもので、位相検出器ＰＤ１０、電荷ポンプＣＰ１２、ループフィルタＬＰ１４、電圧制御発振器ＶＣＯ１６、１つ以上の分配器１８−１、１８−２、及び／または１つ以上の分配器２０を具備して構成されている。
【０００３】
位相検出器ＰＤ１０は、外部クロック信号ＥＣＬＫを受信し、外部クロック信号ＥＣＬＫと帰還クロック信号ＤＣＬＫとの位相差に応答してＵＰまたはＤＮ信号を発生する。外部クロック信号ＥＣＬＫの位相が帰還クロック信号ＤＣＬＫの位相より進むとＵＰ信号が活性化され、外部クロック信号ＥＣＬＫの位相が帰還クロック信号ＤＣＬＫの位相より遅れるとＤＮ信号が活性化される。
【０００４】
電荷ポンプＣＰ１２及び／またはループフィルタＬＰ１４は、活性化されたＵＰ信号に応答して制御信号Ｖｃのレベルを増加させたり、活性化されたＤＮ信号に応答して制御信号Ｖｃのレベルを減少させる。
【０００５】
例えば、外部クロック信号ＥＣＬＫの周波数が１ＧＨｚの場合、２ＧＨｚの周波数を有する１つ以上の最終内部クロック信号を発生するために、従来の電圧制御発振器ＶＣＯ１６は、それぞれ４ＧＨｚの周波数を有する２つのクロック信号ＣＬＫ０、ＣＬＫ１８０を発生する。分配器１８−１は、クロック信号ＣＬＫ０を分配してそれぞれ２ＧＨｚの周波数を有する２つのクロック信号ＩＣＬＫ０、ＩＣＬＫ１８を発生する。分配器１８−２は、反転クロック信号ＣＬＫ１８０を分配して２ＧＨｚの周波数を有する２つのクロック信号ＩＣＬＫ９０、ＩＣＬＫ２７０を発生する。
【０００６】
分配器２０は、クロック信号ＩＣＬＫ０、ＩＣＬＫ１８０、ＩＣＬＫ９０、ＩＣＬＫ２７０の中の１つを受信して外部クロック信号ＥＣＬＫの周波数と同一の１ＧＨｚの周波数を有する帰還クロック信号ＤＣＬＫを出力する。
【０００７】
すなわち、外部クロック信号ＥＣＬＫの周波数よりも高い周波数を有する最終内部クロック信号ＩＣＬＫ０、ＩＣＬＫ１８０、ＩＣＬＫ９０、ＩＣＬＫ２７０を発生させるために分配器２０が要求される。言い換えれば、位相同期ループＰＬＬが分配器２０を具備してないとき、最終内部クロック信号ＩＣＬＫ０〜ＩＣＬＫ２７０の周波数は、外部クロック信号ＥＣＬＫの周波数と等しくない。
【０００８】
結果的に、従来の位相同期ループの問題点は、電源電圧がノイズの影響を受けるとこのノイズがエラー成分を含む最終内部クロック信号ＩＣＬＫ０、ＩＣＬＫ１８０、ＩＣＬＫ９０、ＩＣＬＫ２７０を発生するということである。その問題点の１つの理由は、制御電圧Ｖｃが不安定な電源電圧によって簡単に変化されるからである。電圧制御発振器ＶＣＯ１６の周波数は、制御電圧Ｖｃの電圧レベルに依存される。さらに、従来の位相同期ループは、ロックキング動作が完了するまで長い時間が要求されるという短所を持つ。
【０００９】
図１Ｂは、従来における位相同期ループの他の例を示すもので、図１Ｂの位相同期ループは、図１Ａの構成要素と同様な構成要素を具備し、１つ以上の分配器１８−１、１８−２及び分配器２０以外に分配器１８−３、１８−４、１８−５、１８−６を追加として構成している。図に示すように、各クロック信号ＣＬＫ、ＣＬＫＢの周波数は、外部クロック信号ＥＣＬＫの周波数よりも８倍高い周波数を有し、一方ｉＣＬＫ０〜ｉＣＬＫ２７０それぞれの周波数は、外部クロック信号ＥＣＬＫの周波数よりも４倍高い周波数を有する。また、ＩＣＬＫ０〜ＩＣＬＫ３１５それぞれの周波数は、外部クロック信号ＥＣＬＫの周波数よりも２倍高い周波数を有する。
【００１０】
例えば、外部クロック信号ＥＣＬＫの周波数が１ＧＨｚなら、ＣＬＫ及びＣＬＫＢの周波数は、８ＧＨｚで、ｉＣＬＫ０〜ｉＣＬＫ２７０の周波数は４ＧＨｚで、ＩＣＬＫ０〜ＩＣＬＫ３１５の周波数は、２ＧＨｚである。低い電源電圧（例えば、２ＶＤＤ以下）において従来の電圧制御発振器１６は、８ＧＨｚの周波数を有する出力クロック信号ＣＬＫ、ＣＬＫＢを発生する。
【００１１】
図１Ａの位相同期ループと同様に、図１Ｂの位相同期ループにおいて電圧制御発振器１６の出力クロック信号の周波数は、制御電圧Ｖｃのレベルに依存される。また、図１Ｂの位相同期ループは、ロックキング動作が完了するまで長い時間が要求されるという短所がある。
【００１２】
図２は、従来の電圧制御発振器、例えば、図１の電圧制御発振器を示す図である。従来の電圧制御発振器１６は、ループ構成で形成された１つ以上のインバータＩ１、Ｉ２、Ｉ３を具備する第１リングオシレータ１６−１、ループ構成に形成された１つ以上のインバータＩ４、Ｉ５、Ｉ６を具備する第２リングオシレータ１６−２、及びＣＬＫ及びＣＬＫＢをラッチするための１つ以上のインバータＩ７、Ｉ８を具備するラッチ回路１６−３を具備して構成されている。
【００１３】
出力クロック信号ＣＬＫ、ＣＬＫＢの周波数は、制御電圧Ｖｃのレベルに応答して制御される。制御電圧Ｖｃのレベルが増加されると出力クロック信号ＣＬＫ、ＣＬＫＢの周波数は増加されて、制御電圧Ｖｃのレベルが減少されると出力クロック信号ＣＬＫ、ＣＬＫＢの周波数は減少される。
【００１４】
図３は、従来の遅延同期ループの一例を示すもので、遅延同期ループは、位相検出器ＰＤ３０、電荷ポンプＣＰ３２、ループフィルタＬＰ３４、電圧制御遅延ラインＶＣＤＬ３６、選択及び位相混合器３８、制御回路ＣＣ４２、及び位相検出器ＰＤ４０で構成されている。図３に示すように、電圧制御遅延ラインＶＣＤＬ３６は、隣接クロック信号間に同一位相差を有し、制御電圧Ｖｃに応答して外部クロック信号ＥＣＬＫから所望する時間分遅延された複数個のクロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０を発生する。図３に示す例でＶＣＤＬ３６は、４つのクロック信号を発生する。
【００１５】
選択及び位相混合器３８は、２つの入力クロック信号を選択し、選択された２つのクロック信号間に位相を混合した後に制御信号ＣＯＮに応答して最終内部クロック信号ＩＣＬＫ０、ＩＣＬＫ９０、ＩＣＬＫ１８０、ＩＣＬＫ２７０を発生する。制御回路ＣＣ４２は、ＵＰ及びＤＮ信号に応答して制御信号ＣＯＮを発生する。
【００１６】
図３に示す従来の遅延同期ループは、その中ループ構造を有する。一番目のループは、位相検出器ＰＤ３０、電荷ポンプＣＰ３２、ループフィルタＬＰ３４、及び電圧制御遅延ラインＶＣＤＬ３６からなり、二番目のループは、選択及び位相混合器３８、制御回路ＣＣ４２、及び位相検出器ＰＤ４０からなる。従来における遅延同期ループの１つの問題点は、ロックキング時間が比較的長いということである。
【００１７】
図４は、図３の電圧制御遅延ラインＶＣＤＬ３６の一例を示すもので、電圧制御遅延ラインＶＣＤＬ３６は、４つの遅延セルＤ１〜Ｄ４で構成されている。遅延セルＤ１〜Ｄ４のそれぞれは、対応するクロック信号ＣＬＫ０〜ＣＬＫ２７０を発生する。電圧制御遅延ラインＶＣＤＬ３６は、制御電圧Ｖｃに応答して外部クロック信号ＥＣＬＫから遅延された帰還クロック信号ＦＣＬＫを発生する。
【００１８】
上述のように、遅延同期ループの制御電圧Ｖｃは、不安定な電源電圧により簡単に変更できる。これによって、電圧制御遅延ラインＶＣＤＬ３６の出力クロック信号ＣＬＫ０〜ＣＬＫ２７０、ＦＣＬＫの周波数も制御電圧Ｖｃの電圧レベルに依存して可変される。制御電圧Ｖｃがノイズを含んでいると出力クロック信号ＣＬＫ０〜ＣＬＫ２７０、ＦＣＬＫは、エラー、例えば、位相エラーが含まれることになる。さらに、上述のように、従来の遅延同期ループは、ループロックキング時間が比較的長いという短所を持つ。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明の実施形態は、クロック信号を発生するクロック信号発生回路、方法及び帰還クロック信号の位相が外部クロック信号の位相に同期される方法を提供する。
【００２０】
本発明の実施形態は、クロック発生回路を具備する多重位相クロック発生器及び多重位相クロック発生器を具備するメモリを提供する。
【００２１】
本発明の実施形態は、複数個のメモリ装置を含むメモリにデータをライトしてメモリからデータをリードするメモリシステム及び方法を提供する。
【００２２】
本発明の実施形態は、ハイパーリングオシレータを含むクロック発生回路、多重位相クロック発生器、及びメモリ装置を提供する。
【００２３】
本発明の実施形態は、１つ以上のループ回路を含むクロック発生回路、多重位相クロック発生器、及びメモリ装置を提供する。
【００２４】
本発明の実施形態は、ロックキング動作が完了するまでの時間が減少するクロック発生回路、多重位相クロック発生器、及びメモリ装置を提供する。
【００２５】
本発明の実施形態は、電源電圧の影響を受けにくいクロック発生回路、多重位相クロック発生器、及びメモリ装置を提供する。
【００２６】
本発明の実施形態は、外部クロック信号を直接受信するクロック発生回路を提供する。
【課題を解決するための手段】
【００２７】
本発明の一実施形態において、クロック発生回路は、外部クロック信号を直接受信して反転外部クロック信号を発生するインバータと、直列に配列されたＭ（Ｍは１以上の定数）個のループ回路とを含む。一番目のループ回路は、反転外部クロック信号を受信し、Ｍ個のループ回路のそれぞれは、ｎ個（ｎは２以上の定数）のノードを含んでおり、Ｍ−１個のループ回路のそれぞれは、ｎ個の中間内部クロック信号のそれぞれをｎ個のノードの対応する１つから発生し、ｎ個の中間内部クロック信号の周波数は、外部クロック信号と反転外部クロック信号の周波数の倍数であることを特徴とする。そして、クロック発生回路は、直列に接続されたＭ−１個のインバータをそれぞれ含むｎ個のインバータの集合をさらに具備し、Ｍ−１個のインバータのそれぞれは、以前のループ回路から対応する中間内部クロック信号を受信し、次のループ回路で対応する中間内部クロック信号を出力する。
【００２８】
本発明の他の実施形態において、Ｍ個のループ回路は、ハイパーリングオシレータを具備する。
【００２９】
本発明の他の実施形態において、ｎ個のインバータの集合それぞれは、直列に接続されたＭ個のインバータを具備し、クロック発生回路は、Ｍ個のループ回路に直列に接続されたＭ＋１番目のループ回路をさらに具備し、Ｍ＋１番目のループ回路は、ｎ個のノードを具備し、ｎ個のノードのそれぞれは、Ｍ番目のインバータそれぞれから対応する中間内部クロック信号を受信して、ｎ個の内部クロック信号のそれぞれをｎ個のノードの対応する１つから発生する。
【００３０】
本発明の他の実施形態において、Ｍ＋１番目のループ回路のそれぞれは、複数個のループを具備する。
【００３１】
本発明の他の実施形態において、Ｍ＋１番目のループ回路のそれぞれは、単一ループを具備する。
【００３２】
本発明の他の実施形態において、ｎは、４、５、６、８、９、１０、１２、１５及び１８からなるグループから選択される。
【００３３】
本発明の他の実施形態において、ｎ個のインバータの集合それぞれは、直列に接続されたＭ個のインバータを含んでおり、クロック発生回路は、Ｍ＋１番目のループ回路及びＭ＋２番目のループ回路、及びＭ＋２番目のインバータの集合を含んでおり、Ｍ＋１番目のループ回路及びＭ＋２番目のループ回路は、Ｍ個のループ回路と直列に接続されて、Ｍ＋１番目のループ回路及びＭ＋２番目のループ回路は、互いに並列に接続される。Ｍ＋１番目のループ回路は、ｎ個のノードを具備し、ｎ個のノード中の一部は、Ｍ番目のインバータから対応する中間内部クロック信号を受信し、Ｍ＋２番目のループ回路は、ｎ個のノードを具備し、ｎ個のノード中の一部は、Ｍ番目のインバータから対応する中間内部クロック信号を受信し、ｎ個の内部クロック信号それぞれをｎ個のノードの対応する１つから発生する。第１グループのｎ個のインバータは、それぞれＭ＋１番目のループ回路から対応する中間内部クロック信号を受信し、第２グループのｎ個のインバータそれぞれは、Ｍ＋２番目のループ回路から対応する中間内部クロック信号を受信し、第３グループのｎ個のインバータそれぞれは、第１グループのｎ個のインバータ、及び第２グループのｎ個のインバータから対応するインバータで出力を受信し、ｎ個の内部クロック信号を発生する。
【００３４】
本発明の他の実施形態において、メモリセルアレイ、多重位相クロック発生器、制御信号発生器、少なくとも１つの直並列変換器、及び少なくとも１つの並直列変換器を具備するメモリ装置を提供する。多重位相クロック発生器は、外部クロック信号と帰還クロック信号とを受信して、少なくともｎ（ｎは、２以上の定数）個の内部クロック信号を直接発生する少なくとも１つのクロック発生器回路を具備する。制御信号発生器は、少なくともｎ個の内部クロック信号を受信し、ｐ（ｐは、２以上の定数）個の制御信号を発生する。少なくとも１つの直並列変換器は、ｐ個の制御信号に応答して直列ビットストリームを受信して直列ビットストリームをメモリセルアレイに用いられる並列ビットストリームに変換する。少なくとも１つの並直列変換器は、ｐ個の制御信号に応答してメモリセルアレイから並列ビットストリームを受信して並列ビットスクリムを直列ビットストリームに変換する。
【００３５】
本発明の他の実施形態において、ｎ（ｎは、２以上の定数）個の内部クロック信号を発生する方法は、外部クロック信号を直接受信して外部クロック信号を反転し、反転された外部クロック信号からｎ個の中間内部クロック信号を発生し、ｎ個の中間内部クロック信号をＭ（Ｍは、１より大きい定数）回に位相を混合してｎ個の内部クロック信号を発生する。
【００３６】
本発明の他の実施形態において、帰還クロック信号の位相を外部クロック信号の位相にロックキングする方法は、外部クロック信号及び帰還クロック信号を受信し、外部クロック信号の位相が帰還クロック信号の位相より進むとアップ信号を出力し、外部クロック信号の位相が帰還クロック信号の位相より遅れるとダウン信号を出力し、アップ信号及びダウン信号に応答して少なくとも１つの制御信号を発生し、少なくともｎ（ｎは、４以上の定数）個の内部クロック信号を発生し、少なくとも１つの制御信号は、ｎ個の内部クロック信号の少なくとも１つの位相変化を制御し、ｎ個の内部クロック信号の少なくとも１つから帰還クロック信号を発生する。
【発明の効果】
【００３７】
本発明のクロック信号発生回路及び方法は、外部クロック信号の周波数と同じ周波数を有しながら、互いに同一の位相差を有する複数個のクロック信号を高速で発生させることが可能である。
【００３８】
本発明の多重位相クロック発生器は、高速で互いに同一の位相差を有する複数個のクロック信号を発生させることで、ロックキングタイムが早くなって、ループ構成を使わずに互いに同一の位相差を有する複数個のクロック信号を発生するのでノイズによる影響を最小化することができる。
【発明を実施するための最良の形態】
【００３９】
以下、添付した図面を参照して本発明のクロック信号を発生するクロック発生回路及び方法、これを具備するメモリシステム及びメモリ装置を説明する。
【００４０】
図５Ａは、本発明の実施形態に係るクロック発生回路を示すもので、インバータＩ０、直列に配列されたＭ（Ｍは、１以上の定数）個のループ回路ＬＣ１...Ｍ、及びＮ（Ｎは、２以上の定数）個のインバータＩＮＶ１...Ｎの集合を具備して構成されている。
【００４１】
図５Ａに示すように、ループ回路ＬＣ１...Ｍそれぞれは、Ｎ（Ｎは２以上の定数）個のノードを具備し、ノードの数は、インバータＩＮＶ１...Ｎの集合の数と等しい。図５Ａに示す実施形態において、Ｎ＝４である。
【００４２】
Ｎ個のインバータＩＮＶ１...Ｎの集合それぞれは、Ｍ−１個のインバータを具備し、Ｍは、ループ回路ＬＣ１...Ｍの数である。図５Ａの実施形態において、Ｎ＝４であり、４つのインバータの集合は、ＩＮＶ１...４で示されている。図５Ａの実施形態において、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４の集合は、Ｉ９１...（Ｍ−１）、Ｉ１０１...（Ｍ−１）、Ｉ１１１...（Ｍ−１）、Ｉ１２１...（Ｍ−１）に表示されたＭ−１個のインバータのそれぞれを含む。
【００４３】
図５Ａに示すように、インバータＩ０は、外部クロック信号ＥＣＬＫを直接受信し、反転外部クロック信号を第１ループ回路ＬＣ１に出力する。
【００４４】
第１ループ回路ＬＣ１は、Ｎ個の中間内部クロック信号のそれぞれを対応するノードから発生し、Ｎ個の中間内部クロック信号の周波数は、外部クロック信号と反転外部クロック信号の周波数の倍数である。図５Ａに示す実施形態において、Ｎ（＝４）個のノードは、Ａ１、Ｂ１、Ｃ１、Ｄ１で表示されている。図５Ａに示すように、Ｎ個の中間内部クロック信号は、ノードＡ１、Ｂ１、Ｃ１、Ｄ１から出力されてインバータＩ９１、Ｉ１０１、Ｉ１１１、Ｉ１２１にそれぞれ入力される。
【００４５】
図５Ａに示すように、第２ループ回路ＬＣ２は、ノードＡ２、Ｂ２、Ｃ２、Ｄ２からインバータＩ９１、Ｉ１０１、Ｉ１１１、Ｉ１２１の出力のそれぞれを受信し、Ｎ個の中間内部クロック信号は、ノードＡ２、Ｂ２、Ｃ２、Ｄ２から出力されてインバータＩ９２、Ｉ１０２、Ｉ１１２、Ｉ１２２にそれぞれ入力される。
【００４６】
Ｍ番目のループ回路ＬＣＭは、ノードＡＭ、ＢＭ、ＣＭ、ＤＭからインバータＩ９（Ｍ−１）、Ｉ１０（Ｍ−１）、Ｉ１１（Ｍ−１）、Ｉ１２（Ｍ−１）の出力のそれぞれを受信し、クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４を発生する。
【００４７】
上述のように、各ループ回路ＬＣＭは、Ｎ個のノード、例えば、４つのノードＡ、Ｂ、Ｃ、Ｄを有し、ノードそれぞれは、中間内部クロック信号を発生する。
【００４８】
図５Ａに示すように、ループ回路ＬＣ２...Ｍは、反転外部クロック信号を受信しないことを除けば基本的にループ回路ＬＣ１と類似する。
【００４９】
図５Ａに示すように、各ループ回路ＬＣＭは、インバータＩ１〜Ｉ８を含んでおり、各ループ回路ＬＣＭのインバータＩ１〜Ｉ８は、インバータＩ１Ｍ〜Ｉ４Ｍで構成される第１ループ、インバータＩ１Ｍ、Ｉ２Ｍ、Ｉ７Ｍで構成される第２ループ、インバータＩ３Ｍ、Ｉ４Ｍ、Ｉ８Ｍで構成される第３ループ、インバータＩ２Ｍ、Ｉ３Ｍ、Ｉ６Ｍで構成される第４ループ、インバータＩ１Ｍ、Ｉ２Ｍ、Ｉ７Ｍで構成される第５ループ、インバータＩ５Ｍ、Ｉ６Ｍで構成される第６ループ、及びインバータＩ１Ｍ、Ｉ５Ｍ、Ｉ４Ｍで構成される第７ループで構成されている。
【００５０】
上述のように、複数個のインバータＩ９１...（Ｍ−１）、Ｉ１０１...（Ｍ−１）、Ｉ１１１...（Ｍ−１）、Ｉ１２１...（Ｍ−１）は、ループ回路ＬＣＭそれぞれのノードＡＭ、ＢＭ、ＣＭ、ＤＭそれぞれに対して互いに直列に接続されて複数個のクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４を発生する。
【００５１】
外部クロック信号ＥＣＬＫがクロック発生回路に入力されるとき、内部クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４の周波数は、外部クロック信号ＥＣＬＫの周波数に従う。また、内部クロック信号のそれぞれは、隣接クロック信号との間に９０度の位相差を有して出力される。すなわち、ＣＬＫ１がＣＬＫ０で、ＣＬＫ２がＣＬＫ９０で、ＣＬＫ３がＣＬＫ１８０で、ＣＬＫ４がＣＬＫ２７０である。
【００５２】
図５Ｂは、図５Ａのクロック発生回路の等価図を示すもので、図５Ｂに示すように、ノードＡ１は、入力としてインバータＩ４１及びＩ７１からの出力を入力するだけでなく反転外部クロック信号を受信する。ノードＡ１は、インバータＩ１１及びＩ９１に出力を提供する。結果的に、ノードＡ１は、２つの入力を受信して２つの出力を発生する。
【００５３】
同様に、ノードＢ１は、インバータＩ３１及びＩ５１の出力を受信し、インバータＩ４１及びＩ１０１に出力を提供する。結果的に、ノードＢ１は、２つの入力を受信して２つの出力を発生する。
【００５４】
ノードＣ１は、インバータＩ２１及びＩ８１の出力を受信し、インバータＩ３１及びＩ１１１に出力を提供する。結果的に、ノードＣ１は、２つの入力を受信して２つの出力を発生する。ノードＤ１は、インバータＩ１１及びＩ６１の出力を受信し、インバータＩ２１及びＩ１２１に出力を提供する。結果的に、ノードＤ１は、２つの入力を受信して２つの出力を発生する。
【００５５】
ノードＡ２は、インバータＩ４２、Ｉ７２、Ｉ９１の出力を受信し、インバータＩ１２及びＩ９２に出力を提供する。結果的に、ノードＡ２は、３つの入力を受信して２つの出力を発生する。ノードＢ２は、インバータＩ３２、Ｉ５２、Ｉ１０１の出力を受信し、インバータＩ４２及びＩ１０２に出力を提供する。結果的に、ノードＢ２は、３つの入力を受信して２つの出力を発生する。
【００５６】
ノードＣ２は、インバータＩ２２、Ｉ８２、Ｉ１１１の出力を受信し、インバータＩ３２及びＩ１１２に出力を提供する。結果的に、ノードＣ２は、３つの入力を受信して２つの出力を発生する。ノードＤ２は、インバータＩ１２、Ｉ６２、Ｉ１２１の出力を受信し、インバータＩ２２及びＩ１２２に出力を提供する。結果的に、ノードＤ２は、３つの入力を受信して２つの出力を発生する。
【００５７】
ノードＡ３、Ｂ３、Ｃ３、Ｄ３ないしノードＡＭ−１、ＢＭ−１、ＣＭ−１、ＤＭ−１は、上述のノードＡ２、Ｂ２、Ｃ２、Ｄ２と同様に動作する。ノードＡＭ、ＢＭ、ＣＭ、ＤＭは、ノードＡＭ−１、ＢＭ−１、ＣＭ−１、ＤＭ−１と同様に入力を受信して内部クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４をそれぞれ発生する。
【００５８】
図５Ａ及び図５Ｂに示すように、位相混合は、ノードＡ１、Ｂ１、Ｃ１、Ｄ１ないしノードＡＭ、ＢＭ、ＣＭ、ＤＭのそれぞれにおいて実行される。例えば、ループフィルタＬＣ１のノードＡ１においてインバータＩ０からの反転外部クロック信号は、インバータＩ４１、Ｉ７１からの２つの出力信号と結合されて、インバータＩ１１、Ｉ９１に供給する２つの出力信号を発生させるために混合される。同様に、ループフィルタＬＣ２のノードＡ２においてインバータＩ４２、Ｉ７２からの２つの出力信号と結合されて、インバータＩ１２、Ｉ９２に供給する２つの出力信号を発生させるために混合される。その他のすべてのノードＡ３...Ｍは、類似の方法で動作する。
【００５９】
ループフィルタＬＣ１のノードＢ１においてインバータＩ３１、Ｉ５１からの２つの出力信号と結合されて、インバータＩ４１、Ｉ１０１に供給する２つの出力信号を発生するために混合される。同様に、ループフィルタＬＣ２のノードＢ２においてインバータＩ３２、Ｉ５２からの２つの出力信号と結合されて、インバータＩ４２、Ｉ１０２に供給する２つの出力信号を発生するために混合される。その他のすべてのノードＢ３...Ｍは、類似の方法で動作する。
【００６０】
ループフィルタＬＣ１のノードＣ１においてインバータＩ２１、Ｉ８１からの２つの出力信号と結合されて、インバータＩ３１、Ｉ１１１に供給する２つの出力信号を発生するために混合される。同様に、ループフィルタＬＣ２のノードＣ２においてインバータＩ１１１からの出力がインバータＩ２２、Ｉ８２からの２つの出力信号と結合されて、インバータＩ３２、Ｉ１１２に供給する２つの出力信号を発生するために混合される。その他のすべてのノードＣ３...Ｍは、類似の方法で動作する。
【００６１】
ループフィルタＬＣ１のノードＤ１においてインバータＩ１１、Ｉ６１からの２つの出力信号と結合されて、インバータＩ２１、Ｉ１２１に供給する２つの出力信号を発生させるために混合される。同様に、ループフィルタＬＣ２のノードＤ２においてインバータＩ１２１からの出力がインバータＩ１２、Ｉ６２からの２つの出力信号と結合されて、インバータＩ２２、Ｉ１２２に供給する２つの出力信号を発生させるために混合される。その他のすべてのノードＤ３...Ｍは、類似の方法で動作する。
【００６２】
ループフィルタＬＣ１により発生する隣接クロック信号間の位相差は、略９０度である。ループフィルタＬＣ１により発生する隣接クロック信号間の位相差は、ループフィルタＬＣ１と比べるとさらに９０度に近づく。ループフィルタＬＣ１により発生する隣接クロック信号間の位相差は、ループフィルタＬＣ２よりさらに９０度に近接する。結果的に、内部クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４の位相差は、さらに多くのループフィルタＬＣＭがクロック発生回路に追加されることによって最も９０度に近接することができる。
【００６３】
上述のように、外部クロック信号ＥＣＬＫが印加されると、上述のように位相混合がノードのそれぞれにおいて実行されて内部クロック信号間のロックキング動作が従来技術に比べて比較的に短い時間に完了される。さらに、図５Ａ及び図５Ｂに示すように、クロック発生回路は、従来のクロック発生回路に比べてパワーノイズにより強い。
【００６４】
図６Ａは、本発明の他の実施形態に係るクロック発生回路を示すもので、インバータＩ０、直列に配列されたＭ（Ｍは１以上の定数）個のループ回路ＬＣ１...Ｍ＋１、及びＮ個のインバータＩＮＶ１...Ｎの集合で構成されている。
【００６５】
図６Ａに示すように、ループ回路ＬＣ１...Ｍ＋１のそれぞれは、Ｎ（Ｎは２以上の定数）個のノードを具備し、ノードの数は、インバータＩＮＶ１...Ｎの集合の数と等しい。図６Ａに示す実施形態においてＮ＝４である。インバータＩ０、Ｍ（Ｍは１以上の定数）個のループ回路ＬＣ１...Ｍ＋１は、直列に配列されて、Ｎ個のインバータＩＮＶ１...Ｎの集合は、図５Ａ及び図５Ｂに示したように配列されて動作する。
【００６６】
図６Ａのクロック発生回路は、ループ回路ＬＣ１...Ｍ＋１と並列に配列されたＭ＋２番目のループ回路ＬＣ１...Ｍ＋２をさらに含む。
【００６７】
ループ回路ＬＣ１...Ｍ＋１、ＬＣ１...Ｍ＋２の内部配列は、ループ回路ＬＣ１...Ｍと同じ配列を有する。
【００６８】
図６Ａに示すように、ループ回路ＬＣ１...Ｍ＋１のノードの一部は、インバータＩ９Ｍ、Ｉ１０Ｍ、Ｉ１１Ｍ、Ｉ１２Ｍから入力を受信する。例えば、図６Ａに示すように、ノードＡＭ＋１、ＣＭ＋１はインバータＩ９Ｍ、Ｉ１１Ｍから入力を受信する。また、ループ回路ＬＣ１...Ｍ＋２のノードの一部は、インバータＩ９Ｍ、Ｉ１０Ｍ、Ｉ１１Ｍ、Ｉ１２Ｍから入力を受信する。例えば、図６Ａに示すように、ノードＢＭ＋２、ＤＭ＋２はインバータＩ１０Ｍ、Ｉ１２Ｍから入力を受信する。
【００６９】
図６Ａのクロック発生回路は、第１グループのＮ個のインバータＩ１３Ｍ＋１、Ｉ１４Ｍ＋１、Ｉ１５Ｍ＋１、Ｉ１６Ｍ＋１をさらに具備し、Ｎ個のインバータＩ１３Ｍ＋１、Ｉ１４Ｍ＋１、Ｉ１５Ｍ＋１、Ｉ１６Ｍ＋１それぞれは、ノードＡＭ＋１、ＢＭ＋１、ＣＭ＋１、ＤＭ＋１それぞれから出力を受信する。そして、第２グループのＮ個のインバータＩ１３Ｍ＋２、Ｉ１４Ｍ＋２、Ｉ１５Ｍ＋２、Ｉ１６Ｍ＋２をさらに具備し、Ｎ個のインバータＩ１３Ｍ＋２、Ｉ１４Ｍ＋２、Ｉ１５Ｍ＋２、Ｉ１６Ｍ＋２それぞれは、ノードＡＭ＋２、ＢＭ＋２、ＣＭ＋２、ＤＭ＋２それぞれから出力を受信する。第１グループのＮ個のインバータＩ１３Ｍ＋１、Ｉ１４Ｍ＋１、Ｉ１５Ｍ＋１、Ｉ１６Ｍ＋１と第２グループのＮ個のインバータＩ１３Ｍ＋２、Ｉ１４Ｍ＋２、Ｉ１５Ｍ＋２、Ｉ１６Ｍ＋２の出力は、第３グループのＮ個のインバータＩ１３、Ｉ１４、Ｉ１５、Ｉ１６それぞれに入力されて、内部クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４それぞれを発生する。
【００７０】
図６Ｂは、図６Ａのクロック発生回路の等価図である。
【００７１】
図６Ａ及び図６Ｂに示すように、位相混合は、ノードＡ１、Ｂ１、Ｃ１、Ｄ１ないしノードＡＭ＋２、ＢＭ＋２、ＣＭ＋２、ＤＭ＋２それぞれにおいて実行される。ループフィルタＬＣ１によって生成される隣接クロック信号間の位相差は、９０度に近い。ループフィルタＬＣ１と比べてみると、ループフィルタＬＣ２によって生成されるクロック信号間の位相差は、正確に９０度により近接する。ループフィルタＬＣ３によって生成されるクロック信号間の位相差は、ループフィルタＬＣ２よりも正確に９０度にもっとも近接する。結果的に、内部クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４の位相差は、さらに多くのループフィルタＬＣＭがクロック発生回路に追加されることによって正確に９０度に近接することになる。
【００７２】
上述のように、外部クロック信号ＥＣＬＫが印加されると、上述のような位相混合がノードのそれぞれにおいて実行され、内部クロック信号に対するロックキング動作が従来技術と比べて比較的に短い時間で完了する。さらに、図６Ａ及び６Ｂに示したようなクロック発生回路は、従来のクロック発生回路と比べてパワーノイズがより強い。
【００７３】
図７Ａは、本発明のさらに他の実施形態に係るクロック発生回路を示すもので、クロック発生回路は、インバータＩ０、直列に配列されたＭ（Ｍは１以上の定数）個のループ回路ＬＣ１...Ｍ、及びＮ個のインバータＩＮＶ１...Ｎの集合で構成されている。図７Ａの実施形態は、ループ回路ＬＣ１...Ｍそれぞれの内部構成がラッチ回路に配列されたＮ個のインバータを含むことを除けば図５Ａの実施形態と類似する。図７Ａの実施形態において、Ｎ＝４であり、したがって、各ループ回路ＬＣ１...Ｍは、４つのインバータＩ１、Ｉ２、Ｉ３、Ｉ４及びシングルループを含む。
【００７４】
図７Ｂは、図７Ａのクロック発生回路の等価図である。
【００７５】
図７Ａ及び７Ｂに示すように、位相混合は、ノードＡ１、Ｂ１、Ｃ１、Ｄ１ないしノードＡＭ、ＢＭ、ＣＭ、ＤＭのそれぞれにて実行される。ループフィルタＬＣ１によって生成される隣接クロック信号間の位相差は、略９０度である。ループフィルタＬＣ１と比べた場合、ループフィルタＬＣ２によって生成されるクロック信号間の位相差は、より９０度に近くなる。ループフィルタＬＣ３によって生成されるクロック信号間の位相差は、ループフィルタＬＣ２よりもさらに９０度に近くなる。結果的に、内部クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４の位相差は、さらに多くのループフィルタＬＣＭがクロック発生回路に追加されることによって最も９０度に近接することになる。
【００７６】
上述のように、外部クロック信号ＥＣＬＫが印加されると、上述のような位相混合がノードのそれぞれで実行され、内部クロック信号に対するロックキング動作が従来技術と比べて比較的に短い時間に完了される。さらに、図７Ａ及び７Ｂに示したようなクロック発生回路は、従来のクロック発生回路と比べてパワーノイズに最も強い。
【００７７】
図８は、本発明のさらに他の実施形態に係るクロック発生回路の等価図を示すもので、クロック発生回路は、インバータＩ０、直列に配列されたＭ（Ｍは１以上の定数）個のループ回路ＬＣ１...Ｍ、及びＮ個のインバータＩＮＶ１...Ｎの集合で構成されている。
【００７８】
図８に示すように、ループ回路ＬＣ１...ＭそれぞれがＮ（Ｎは２以上の定数）個のノードを具備し、ノードの数は、インバータＩＮＶ１...Ｎの集合の数と等しい。図８の実施形態において、Ｎ＝５である。
【００７９】
図８に示すように、Ｎ個のインバータＩＮＶ１...Ｎ集合のそれぞれは、Ｍ−１個のインバータを具備し、Ｍはループ回路ＬＣ１...Ｍの数である。図８の実施形態において、Ｎ＝５であり、５個のインバータの集合がＩＮＶ１...５として表示されている。図８の実施形態において、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４、ＩＮＶ５の集合は、それぞれＩ１１１...（Ｍ−１）、Ｉ１２１...（Ｍ−１）、Ｉ１３１...（Ｍ−１）、Ｉ１４１...（Ｍ−１）、Ｉ１５１...（Ｍ−１）として示されたＭ−１個のインバータを具備する。
【００８０】
図８に示すように、インバータＩ０は、外部クロック信号ＥＣＬＫを直接受信し、第１ループ回路ＬＣ１に反転された外部クロック信号を出力する。
【００８１】
図８に示すように、第１ループ回路ＬＣ１は、Ｎ個の中間内部クロック信号それぞれを対応するノードから発生し、Ｎ個の中間内部クロック信号の周波数は、外部クロック信号及び反転外部クロック信号の周波数の倍数である。図８の実施形態において、Ｎ＝５個のノードは、Ａ１、Ｂ１、Ｃ１、Ｄ１、Ｅ１で示される。図８に示すように、Ｎ個の中間内部クロック信号は、ノードＡ１、Ｂ１、Ｃ１、Ｄ１、Ｅ１から出力されてインバータＩ１１１、Ｉ１２１、Ｉ１３１、Ｉ１４１、Ｉ１５１それぞれに入力される。
【００８２】
図８に示すように、第２ループ回路ＬＣ２は、ノードＡ１、Ｂ１、Ｃ１、Ｄ１、Ｅ１それぞれでインバータＩ１１１、Ｉ１２１、Ｉ１３１、Ｉ１４１、Ｉ１５１の出力を受信する。Ｎ個の中間内部クロック信号は、ノードＡ１、Ｂ１、Ｃ１、Ｄ１、Ｅ１から出力されてインバータＩ１１１、Ｉ１２１、Ｉ１３１、Ｉ１４１、Ｉ１５１に入力される。
【００８３】
図８に示すように、Ｍ番目のループ回路ＬＣＭは、ノードＡＭ、ＢＭ、ＣＭ、ＤＭ、ＥＭそれぞれでインバータＩ１１（Ｍ−１）、Ｉ１２（Ｍ−１）、Ｉ１３（Ｍ−１）、Ｉ１４（Ｍ−１）、Ｉ１５（Ｍ−１）の出力を受信し、出力クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４それぞれを出力する。
【００８４】
上述のように、各ループ回路ＬＣＭは、Ｎ個のノード、例えば、中間内部クロック信号を発生する５個のノードＡ、Ｂ、Ｃ、Ｄ、Ｅを有する。
【００８５】
図８に示すように、ループ回路ＬＣ２...Ｍは、反転外部クロック信号を受信してないことを除けばループ回路ＬＣ１と基本的に同様に構成されている。
【００８６】
図８に示すように、各ループ回路ＬＣＭは、インバータＩ１〜Ｉ１０を具備する。図５Ａと係わって上述したように、ループ回路ＬＣＭそれぞれのインバータＩ１〜Ｉ１０は、複数個のループを形成するために配列され、各ループは、インバータＩ１〜Ｉ１０の副集合で構成されている。
【００８７】
上述のように、複数個のインバータＩ１１（Ｍ−１）、Ｉ１２（Ｍ−１）、Ｉ１３（Ｍ−１）、Ｉ１４（Ｍ−１）、Ｉ１５（Ｍ−１）は、ループ回路ＬＣ１...ＭのノードＡ１...Ｍ、Ｂ１...Ｍ、Ｃ１...Ｍ、Ｄ１...Ｍ、Ｅ１...Ｍそれぞれの隣接ノード間に接続され、ノードＡＭ、ＢＭ、ＣＭ、ＤＭ、ＥＭそれぞれは、複数個のクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、ＣＬＫ５を発生する。
【００８８】
外部クロック信号ＥＣＬＫがクロック発生回路に入力されると、内部クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、ＣＬＫ５の周波数は、外部クロック信号ＥＣＬＫの周波数に従うことになる。また、内部クロック信号のそれぞれは、隣接クロック信号間に７２度の位相差を有して出力される。すなわち、ＣＬＫ１がＣＬＫ０で、ＣＬＫ２がＣＬＫ７２で、ＣＬＫ３がＣＬＫ１４４、ＣＬＫ４がＣＬＫ２１６で、ＣＬＫ５がＣＬＫ２８８になる。
【００８９】
図９は、本発明のさらに他の実施形態に係るシングルループまたはラッチ構成を有するクロック発生回路の等価図を示すもので、Ｎが５の場合である。
【００９０】
図８及び図９に示すように、位相混合がノードＡ１、Ｂ１、Ｃ１、Ｄ１、Ｅ１ないしノードＡＭ、ＢＭ、ＣＭ、ＤＭ、ＥＭのそれぞれにおいて実行される。ループフィルタＬＣ１によって生成される隣接クロック信号間の位相差は、略７２度である。ループフィルタＬＣ１と比べた場合、ループフィルタＬＣ２によって生成されるクロック信号間の位相差は、より７２度に近づく。ループフィルタＬＣ３によって生成されるクロック信号間の位相差は、ループフィルタＬＣ２よりもさらに７２度に近づく。結果的に、内部クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、ＣＬＫ５の位相差は、さらに多くのループフィルタＬＣＭがクロック発生回路に追加されることによって最も７２度に近接することになる。
【００９１】
上述のように、外部クロック信号ＥＣＬＫが印加されると、上述のような位相混合がノードのそれぞれにおいて実行され、内部クロック信号に対するロックキング動作が従来技術と比べて比較的に短い時間に完了される。さらに、図８及び９に示すクロック発生回路は、従来のクロック発生回路に比べてパワーノイズに最も強い。
【００９２】
図１０は、本発明のさらに他の実施形態に係るクロック発生回路の等価図を示すもので、クロック発生回路は、インバータＩ０、直列に配列されたＭ（Ｍは１以上の定数）個のループ回路ＬＣ１...Ｍ、及びＮ個のインバータＩＮＶ１...Ｎの集合で構成されている。
【００９３】
図１０に示すように、ループ回路ＬＣ１...Ｍそれぞれは、Ｎ（Ｎは２以上の定数）個のノードを具備して、ノードの数は、インバータＩＮＶ１...Ｎの集合の数である。図１０に示す実施形態において、Ｎ＝６であり、６個のインバータの集合は、ＩＮＶ１...６で示されている。図１０の実施形態において、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４、ＩＮＶ５、ＩＮＶ６の集合のそれぞれは、Ｉ１７１...（Ｍ−１）、Ｉ１８１...（Ｍ−１）、Ｉ１９１...（Ｍ−１）、Ｉ２０１...（Ｍ−１）、Ｉ２１１...（Ｍ−１）、Ｉ２２１...（Ｍ−１）で示されている。
【００９４】
図１０に示すように、インバータＩ０は、外部クロック信号ＥＣＬＫを受信し、第１ループフィルタＬＣ１に反転外部クロック信号を出力する。
【００９５】
図１０に示すように、第１ループフィルタＬＣ１は、Ｎ個の中間内部クロック信号それぞれに対応するノードから発生し、Ｎ個の中間内部クロック信号の周波数は、外部クロック信号及び反転外部クロック信号の周波数の倍数である。図１０の実施形態において、Ｎ＝６個のノードは、Ａ１、Ｂ１、Ｃ１、Ｄ１、Ｅ１、Ｆ１で示されている。図１０に示すように、Ｎ個の中間内部クロック信号は、ノードＡ１、Ｂ１、Ｃ１、Ｄ１、Ｅ１、Ｆ１から出力され、インバータＩ１７１、Ｉ１８１、Ｉ１９１、Ｉ２０１、Ｉ２１１、Ｉ２２１それぞれに入力される。
【００９６】
図１０に示すように、第２ループ回路ＬＣ２は、ノードＡ２、Ｂ２、Ｃ２、Ｄ２、Ｅ２、Ｆ２それぞれでインバータＩ１７１、Ｉ１８１、Ｉ１９１、Ｉ２０１、Ｉ２１１、Ｉ２２１の出力を受信する。Ｎ個の中間内部クロック信号は、ノードＡ２、Ｂ２、Ｃ２、Ｄ２、Ｅ２、Ｆ２から出力され、インバータＩ１７２、Ｉ１８２、Ｉ１９２、Ｉ２０２、Ｉ２１２、Ｉ２２２それぞれに出力される。
【００９７】
図１０に示すように、Ｍ番目のループ回路ＬＣＭは、ノードＡＭ、ＢＭ、ＣＭ、ＤＭ、ＥＭ、ＦＭからインバータＩ１７Ｍ−１、Ｉ１８Ｍ−１、Ｉ１９Ｍ−１、Ｉ２０Ｍ−１、Ｉ２１Ｍ−１、Ｉ２２Ｍ−１の出力を受信し、クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、ＣＬＫ５、ＣＬＫ６それぞれを出力する。
【００９８】
上述のように、各ループ回路ＬＣＭは、Ｎ個のノード、例えば、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆを有し、各ノードは中間内部クロック信号を発生する。
【００９９】
ループ回路ＬＣ２...Ｍは、反転外部クロック信号を受信することを除けばループ回路ＬＣ１と基本的に類似する。
【０１００】
図１０に示すように、各ループ回路ＬＣＭは、インバータＩ１〜Ｉ１９を含んでおり、ループ回路ＬＣＭそれぞれのインバータＩ１〜Ｉ１８は、複数個のループを形成するために配列される。ループそれぞれはインバータＩ１〜Ｉ１８の副集合で構成されている。
【０１０１】
上述のように、複数個のインバータＩ１７Ｍ−１、Ｉ１８Ｍ−１、Ｉ１９Ｍ−１、Ｉ２０Ｍ−１、Ｉ２１Ｍ−１、Ｉ２２Ｍ−１は、ループ回路ＬＣ１...ＭのノードＡ１...Ｍ、Ｂ１...Ｍ、Ｃ１...Ｍ、Ｄ１...Ｍ、Ｅ１...Ｍ、Ｆ１...Ｍそれぞれの隣接ノード間に接続され、ノードＡＭ、ＢＭ、ＣＭ、ＤＭ、ＥＭ、ＦＭそれぞれは、複数個のクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、ＣＬＫ５、ＣＬＫ６を発生する。
【０１０２】
図１０に示すように、外部クロック信号ＥＣＬＫがクロック発生回路に入力されると、内部クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、ＣＬＫ５、ＣＬＫ６の周波数は、外部クロック信号ＥＣＬＫの周波数に従うことになる。また、内部クロック信号それぞれは、隣接クロック信号間に６０度の位相差を有して出力される。すなわち、ＣＬＫ１がＣＬＫ０で、ＣＬＫ２がＣＬＫ６０で、ＣＬＫ３がＣＬＫ１２０で、ＣＬＫ４がＣＬＫ１８０で、ＣＬＫ５がＣＬＫ２４０で、ＣＬＫ６がＣＬＫ３００となる。
【０１０３】
図１０に示すように、位相混合は、位相混合ノードＡ１、Ｂ１、Ｃ１、Ｄ１、Ｅ１、Ｆ１ないしノードＡＭ、ＢＭ、ＣＭ、ＤＭ、ＥＭ、ＦＭのそれぞれにおいて実行される。ループフィルタＬＣ１によって生成される隣接クロック信号間の位相差は、略６０度である。ループフィルタＬＣ１と比べた場合、ループフィルタＬＣ２によって生成されるクロック信号間の位相差は、さらに６０度に近づく。ループフィルタＬＣ３によって生成されるクロック信号間の位相差は、ループフィルタＬＣ２よりもさらに６０度に近づく。結果的に、内部クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、ＣＬＫ５、ＣＬＫ６の位相差は、さらに多くのループフィルタＬＣＭがクロック発生回路に追加されることによって最も６０度に近接することになる。
【０１０４】
上述のように、外部クロック信号ＥＣＬＫが印加されると、上述のような位相混合がノードのそれぞれにおいて実行され、内部クロック信号に対するロックキング動作が従来技術と比べて比較的に短い時間で完了する。さらに、図１０に示すクロック発生回路は、従来のクロック発生回路に比べてパワーノイズに最も強い。
【０１０５】
図１１は、本発明のさらに他の実施形態に係るクロック発生回路の等価図を示すもので、クロック発生回路は、インバータＩ０、直列に配列されたＭ（Ｍは１以上の定数）個のループ回路ＬＣ１...Ｍ、及びＮ個のインバータＩＮＶ１...Ｎの集合で構成されている。図１１の実施形態は、ループ回路ＬＣ１...Ｍそれぞれの内部構成がラッチ回路として配列されたＮ個のインバータを具備してないことを除けば図１０の実施形態の構成と類似する。図１１の実施形態において、Ｎ＝６であり、したがって、各ループ回路ＬＣ１...Ｍは、６個のインバータＩ１、Ｉ２、Ｉ３、Ｉ４、Ｉ５、Ｉ６及び単一ループを含む。
【０１０６】
図１１に示したように、位相混合は、位相混合ノードＡ１、Ｂ１、Ｃ１、Ｄ１、Ｅ１、Ｆ１ないしノードＡＭ、ＢＭ、ＣＭ、ＤＭ、ＥＭ、ＦＭのそれぞれにおいて実行される。ループフィルタＬＣ１によって生成される隣接クロック信号間の位相差は、略６０度である。ループフィルタＬＣ１と比べた場合、ループフィルタＬＣ２によって生成されるクロック信号間の位相差は、さらに６０度に近づく。ループフィルタＬＣ３によって生成されるクロック信号間の位相差は、ループフィルタＬＣ２よりもさらに６０度に近づく。結果的に、内部クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、ＣＬＫ５、ＣＬＫ６の位相差は、さらに多くのループフィルタＬＣＭがクロック発生回路に追加されることによって最も６０度に近接することになる。
【０１０７】
上述のように、外部クロック信号ＥＣＬＫが入力されると、上述のような位相混合は、ノードそれぞれにおいて実行され、内部クロック信号のロックキング動作は、従来技術と比べて比較的に短い時間に完了される。さらに、図１１に示すクロック発生回路は、従来のクロック発生回路と比べてパワーノイズに最も強い。
【０１０８】
図１２は、本発明のさらに他の実施形態に係るループ回路の等価図を示すもので、複数個のインバータ、８個のノードＡ−Ｈ、及びクロック信号ＩＣＬＫ０、ＩＣＬＫ４５、ＩＣＬＫ９０、ＩＣＬＫ１３５、ＩＣＬＫ１８０、ＩＣＬＫ２２５、ＩＣＬＫ２７０、ＩＣＬＫ３１５を示す図である。実施形態において、ノードＡ−Ｈの位相は、４５度ほどの差がある。図１２の実施形態において、ノードＡ−Ｈのそれぞれは、４つの入力を受信して３つの出力を発生する。
【０１０９】
上述のように、本発明の実施形態に係るクロック発生回路は、図５Ａ、図５Ｂ、図７Ａ、図７Ｂ、図８ないし図１１に示すような直列構成、または図５Ａ及び図５Ｂに示すような直並列構成を有する。上述のように、本発明の実施形態に係るループ回路は、図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図８、図１０及び図１２に示すような複数ループ構成を有したり、図７Ａ、図９、及び図１１に示すような単一ループを有する。また、本発明の実施形態に係るループ回路は、Ｎ個のノードを有し、Ｎは、２以上の定数とし、例えば、４、５、６、８、９、１０、１２、１５、または１８である。さらに、本発明の実施形態に係るクロック発生回路は、クロック発生回路構成、ループ構成、及びＮ個のノードの結合を有する。
【０１１０】
図１３は、本発明の実施形態に係る多重位相クロック発生器を示すもので、多重位相クロック発生器は、図５Ａないし図１２のクロック発生回路を含む。
【０１１１】
図に示すように、図１３の多重位相クロック発生器は、クロック発生回路ＣＧＣ５０、位相補正回路ＰＭＣ５２、位相検出器ＰＤ５６、及び／または制御信号発生器ＣＳＧ５８で構成されている。クロック発生回路ＣＧＣ５０は、外部クロック信号、例えば、上述のＥＣＬＫを受信し、Ｎ個の第１内部クロック信号、例えば、図５Ａないし図７Ａのクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４をＮ個の第１内部クロック信号ＣＬＫ０’、ＣＬＫ９０’、ＣＬＫ１８０’、ＣＬＫ２７０’として出力する。クロック信号ＣＬＫ０’、ＣＬＫ９０’、ＣＬＫ１８０’、ＣＬＫ２７０’は、外部クロック信号ＥＣＬＫと同一の周波数を有する。
【０１１２】
位相補正回路ＰＭＣ５２は、Ｎ個の第１内部クロック信号ＣＬＫ０’、ＣＬＫ９０’、ＣＬＫ１８０’、ＣＬＫ２７０’及び制御信号発生器ＣＳＧ５８からの少なくとも１つの制御信号ＣＳを入力として受信し、Ｎ個のクロック信号ＩＣＬＫ０、ＩＣＬＫ９０、ＩＣＬＫ１８０、ＩＣＬＫ２７０を発生する。Ｎ個の第２クロック信号ＩＣＬＫ０、ＩＣＬＫ９０、ＩＣＬＫ１８０、ＩＣＬＫ２７０の１つは、帰還クロック信号として使用し、帰還クロック信号は、以下に記述するように位相検出器ＰＤ５６に出力される。
【０１１３】
位相検出器ＰＤ５６は、外部クロック信号ＥＣＬＫ及びＮ個の第２クロック信号ＩＣＬＫ０、ＩＣＬＫ９０、ＩＣＬＫ１８０、ＩＣＬＫ２７０の中から１つを帰還クロック信号ＤＣＬＫとして受信し、ＥＣＬＫの位相が帰還クロック信号ＤＣＬＫの位相より進むとＵＰ信号を発生し、ＥＣＬＫの位相が帰還クロック信号ＤＣＬＫの位相より遅れるとＤＯＷＮ信号を発生する。
【０１１４】
制御信号発生器ＣＳＧ５８は、位相検出器ＰＤ５６からＵＰ信号及びＤＯＷＮ信号を受信し、少なくとも１つの制御信号ＣＳを位相補正回路ＰＭＣ５２に出力する。
【０１１５】
図１４Ａは、本発明の他の実施形態に係る多重位相クロック発生器を示すもので、図５Ａないし図１２のクロック発生回路を備えて構成されている。
【０１１６】
図に示すように、図１４Ａの多重位相クロック発生器は、掛算器ＭＰ５４及び分配器ＤＩＶ６０をさらに具備し、位相補正回路ＰＭＣ５２は、選択及び位相混合回路ＳＮ／ＰＩ５２１を具備し、制御信号発生器ＣＳＧ５８は、制御回路ＣＣを具備する。図１４Ａに示した実施形態において、少なくとも１つの制御信号は、選択信号Ｓ１、Ｓ２及び加重値信号Ｗを含む。
【０１１７】
Ｎ個の第１内部クロック信号ＣＬＫ０’、ＣＬＫ９０’、ＣＬＫ１８０’、ＣＬＫ２７０’は、隣接クロック信号間に同一の位相差９０度を有する。選択及び位相混合回路ＳＮ／ＰＩ５２１は、選択信号Ｓ１、Ｓ２に応答してＮ個の第１内部クロック信号ＣＬＫ０’、ＣＬＫ９０’、ＣＬＫ１８０’、ＣＬＫ２７０’の中から２つのクロック信号を選択し、加重値信号Ｗに応答して選択された２つのクロック信号の位相を混合して、ＥＣＬＫと同期されたＮ個の第２内部クロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０を発生する。
【０１１８】
掛算器ＭＰ５４は、第２内部クロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０の周波数を掛けて第２内部クロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０の周波数より高い周波数を有するＮ個の第２クロック信号ＩＣＬＫ０、ＩＣＬＫ９０、ＩＣＬＫ１８０、ＩＣＬＫ２７０を発生する。例えば、ＥＣＬＫ、Ｎ個の第１内部クロック信号ＣＬＫ０’、ＣＬＫ９０’、ＣＬＫ１８０’、ＣＬＫ２７０’及び第２内部クロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０は、１ＧＨｚの周波数を有し、一方、Ｎ個の第２クロック信号ＩＣＬＫ０、ＩＣＬＫ９０、ＩＣＬＫ１８０、ＩＣＬＫ２７０は、Ｘ（Ｘは、１より大きい定数）ＧＨｚの周波数を有する。
【０１１９】
制御回路ＣＣ５８１は、位相検出器ＰＤ５６からのＵＰまたはＤＯＷＮ信号に応答して選択信号Ｓ１、Ｓ２及び加重値信号Ｗを発生する。分配器ＤＩＶ６０は、Ｎ個の第２クロック信号ＩＣＬＫ０、ＩＣＬＫ９０、ＩＣＬＫ１８０、ＩＣＬＫ２７０の中で帰還クロック信号として選択された１つのクロック信号を分配してＸＧＨｘの帰還クロック信号の周波数をＥＣＬＫの周波数とさせる。分配器ＤＩＶ６０の出力は、帰還クロックＤＣＬＫで位相検出器ＰＤ５６に入力される。
【０１２０】
図１４Ｂは、本発明のさらに他の実施形態に係る多重位相クロック発生器を示すもので、図５Ａないし図１２のクロック発生回路の一部を含む。
【０１２１】
図に示すように、図１４Ｂの多重位相クロック発生器は、掛算器ＭＰ５４または分配器ＤＩＶ６０を必要としない。そのため、Ｎ個の第２クロック信号ＩＣＬＫ０、ＩＣＬＫ９０、ＩＣＬＫ１８０、ＩＣＬＫ２７０は、ＥＣＬＫと同一の周波数を有する。
【０１２２】
図１４Ａ及び１４Ｂに示すように、本発明のさらに他の実施形態に係る多重クロック発生器は、位相検出器、電荷ポンプ、ループフィルタ及び／または図１Ａ及び図１Ｂに示すような電圧制御遅延ラインで構成されるループ構成回路の代わりにクロック発生回路を具備する。そのため、外部クロック信号ＥＣＬＫが印加されると、複数個のクロック信号ＣＬＫ０’、ＣＬＫ９０’、ＣＬＫ１８０’、ＣＬＫ２７０’が従来技術よりもさらに速い速度で発生され、隣接クロック信号間の所望する位相差（例えば、９０度）を有すると共に、外部クロック信号ＥＣＬＫと同一の周波数を有する。結果的に、ロッキングタイムが本発明の実施形態によって多重位相クロック発生器で減少される。
【０１２３】
また、外部クロック信号ＥＣＬＫが本発明の実施形態に係るクロック発生回路に直接的に印加されることによって複数個のクロック信号ＣＬＫ０’、ＣＬＫ９０’、ＣＬＫ１８０’、ＣＬＫ２７０’は、従来技術よりもノイズによる電源電圧変化の影響を少なく受ける。
【０１２４】
図１５Ａは、本発明のさらに他の実施形態に係る多重位相クロック発生器を示すもので、図５Ａないし図１２のクロック発生回路の一部を含む。
【０１２５】
図に示すように、図１５Ａの多重位相クロック発生器はまた、掛算器ＭＰ８４及び分配器ＤＩＶ９２をさらに具備し、位相補正回路ＰＭＣ５２は、図１４Ａ及び図１４Ｂの選択及び位相混合回路５２の代りに電圧制御遅延ラインＶＣＤＬ８２を具備し、制御信号発生器ＣＳＧ５８は、図１４Ａ及び１４Ｂの制御回路ＣＣ５８１の代りに電荷ポンプ８８及びループフィルタ９０を含む。図１５Ａに示した実施形態において、少なくとも１つの制御信号は、制御電圧Ｖｃを含む。
【０１２６】
Ｎ個の第１内部クロック信号ＣＬＫ０’、ＣＬＫ９０’、ＣＬＫ１８０’、ＣＬＫ２７０’は、隣接クロック信号間に同一の位相差（９０度）を有する。電圧制御遅延ラインＶＣＤＬ８２は、第１内部クロック信号ＣＬＫ０’〜ＣＬＫ２７０’の遅延時間を調節し、制御電圧Ｖｃに応答して外部クロック信号ＥＣＬＫに同期された第２内部クロック信号ＣＬＫ０〜ＣＬＫ２７０を発生する。
【０１２７】
掛算器ＭＰ８４は、第２内部クロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０の周波数を掛けて第２内部クロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０の周波数より高い周波数を有するＮ個の第２内部クロック信号ＩＣＬＫ０、ＩＣＬＫ９０、ＩＣＬＫ１８０、ＩＣＬＫ２７０を発生する。例えば、ＥＣＬＫ、Ｎ個の第１内部クロック信号ＣＬＫ０’、ＣＬＫ９０’、ＣＬＫ１８０’、ＣＬＫ２７０’及び第２内部クロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０は、１ＧＨｚの周波数を有し、一方、Ｎ個の第２内部クロック信号ＩＣＬＫ０、ＩＣＬＫ９０、ＩＣＬＫ１８０、ＩＣＬＫ２７０は、Ｘ（Ｘは、１より大きい定数）ＧＨｚの周波数を有する。
【０１２８】
電荷ポンプ８８及びループフィルタ９０を含む制御信号発生器ＣＳＧ５８は、位相検出器ＰＤ８６から出力されるＵＰ及びＤＯＷＮ信号に応答して制御電圧Ｖｃを発生する。分配器ＤＩＶ９２は、帰還クロック信号として選択されたＮ個の第２内部クロック信号ＩＣＬＫ０、ＩＣＬＫ９０、ＩＣＬＫ１８０、ＩＣＬＫ２７０の中から１つのクロック信号の周波数を分配して、帰還クロック信号の周波数をＥＣＬＫの周波数と同じくさせる。分配器ＤＩＶ９２の出力は、帰還クロック信号ＤＣＬＫとして位相検出器ＰＤ８６に印加される。
【０１２９】
図１５Ｂは、本発明のさらに他の実施形態に係る多重位相クロック発生器を示すもので、図５Ａないし図１２のクロック発生回路の一部を含む。
【０１３０】
図に示すように、図１５Ｂの多重位相クロック発生器は、掛算器ＭＰ８４または分配器ＤＩＶ９２を必要としない。よって、Ｎ個の第２クロック信号ＩＣＬＫ０、ＩＣＬＫ９０、ＩＣＬＫ１８０、ＩＣＬＫ２７０は、外部クロック信号ＥＣＬＫと同一の周波数を有する。
【０１３１】
図１５Ａ及び１５Ｂに示すように、本発明のさらに他の実施形態に係る多重位相クロック発生器は、ループ構成回路の代わりに位相検出器、電荷ポンプ、ループフィルタ及び／または図１Ａ及び１Ｂに示したような電圧制御遅延ラインを含む。よって、外部クロック信号ＥＣＬＫが印加されると、複数個のクロック信号ＣＬＫ０’、ＣＬＫ９０’、ＣＬＫ１８０’、ＣＬＫ２７０’が従来技術よりもさらに速い速度で発生され、隣接クロック信号間の所望する位相差（例えば、９０度）を有し、ＥＣＬＫと同一の周波数を有する。結果的に、ロックキングタイムは、本発明の実施形態によって多重位相クロック発生器で減少される。
【０１３２】
また、外部クロック信号ＥＣＬＫが本発明のさらに他の実施形態に係るクロック発生回路に直接的に印加されることによって、複数個のクロック信号ＣＬＫ０’、ＣＬＫ９０’、ＣＬＫ１８０’、ＣＬＫ２７０’は、従来技術よりもノイズによる電源電圧変化の影響を少なく受ける。そのため、本発明のさらに他の実施形態に係るクロック発生回路は、エラーが少ないか、エラーのない最も正確なクロック信号を出力する。
【０１３３】
図１６は、本発明のさらに他の実施形態に係る位相検出器を示すもので、図１３ないし図１５Ｂの位相検出器５６、８６を示す図である。
【０１３４】
位相検出器５６、８６は、２つ以上のフリップフロップＤＦ１、ＤＦ２及びＮＡＮＤゲートＮＡを含む。電圧ＶＣＣは、２つのフリップフロップＤＦ１、ＤＦ２の入力から供給される。外部クロック信号ＥＣＬＫは、フリップフロップＤＦ１にクロックで供給され、帰還クロック信号ＤＣＬＫは、フリップフロップＤＦ２にクロックで供給される。帰還クロック信号ＤＣＬＫは、図１３の位相補正回路５２から出力され、図１４Ｂの選択及び位相混合回路５２１から出力され、図１４Ａの分配器６０から出力され、図１５Ｂの電圧制御遅延ライン８２から出力され、図１５Ａの分配器９２から出力される。フリップフロップＤＦ１の保存されたデータ出力Ｑは、ＵＰ信号として出力され、フリップフロップＤＦ２の保存されたデータ出力Ｑは、ＤＯＷＮ信号として出力される。
【０１３５】
フリップフロップＤＦ１の保存されたデータ出力ＱとフリップフロップＤＦ２の保存されたデータ出力Ｑは、ＮＡＮＤゲートＮＡに印加され、ＮＡＮＤゲートＮＡの出力は、フリップフロップＤＦ１とフリップフロップＤＦ２に印加される。
【０１３６】
位相検出器５６、８６は、外部クロック信号ＥＣＬＫと帰還クロック信号ＤＣＬＫとの位相差を検出し、ＵＰまたはＤＮ信号を、例えば、制御回路ＣＣ５８１または電荷ポンプ８８で発生する。制御回路ＣＣ５８１は、選択信号Ｓ１、Ｓ２及び加重値信号Ｗを発生し、電荷ポンプ８８は、ループフィルタ９０を充電して放電する。ＵＰまたはＤＮ制御信号に応答して制御回路ＣＣ５８１は、選択信号Ｓ１、Ｓ２及び加重値信号Ｗを設定し、電荷ポンプ８８は、制御電圧Ｖｃを設定する。
【０１３７】
図１７Ａ〜１７Ｄは、本発明の実施形態に係る選択及び位相混合回路を示す図である。例えば、図１４Ａ、１４Ｂの選択及び位相混合回路５２１を示す図である。
【０１３８】
図１４Ａ、１４Ｂの制御回路ＣＣ５８１によって供給される第１制御信号Ｓ１が“ロー”レベルであれば、第１選択回路Ｍ１は、第１内部クロック信号ＣＬＫ０’、ＣＬＫ９０’を発生する。第１制御信号Ｓ１が“ハイ”レベルであれば、第１選択回路Ｍ１は、第１内部クロック信号ＣＬＫ１８０’、ＣＬＫ２７０’を発生する。
【０１３９】
第２制御信号Ｓ２が“ロー”レベルであれば、第２選択回路Ｍ２は、第１内部クロック信号ＣＬＫ９０’、ＣＬＫ１８０’を発生し、第２制御信号Ｓ２が“ハイ”レベルであれば、第２選択回路Ｍ２は、第１内部クロック信号ＣＬＫ２７０’、ＣＬＫ０’を発生する。上述のように、第１選択回路Ｍ１と第２選択回路Ｍ２は、位相選択を行う。
【０１４０】
位相混合器ＰＩは、加重値信号Ｗに応答して選択回路Ｍ１からの２つの第１内部クロック信号を位相混合した後、第２内部クロック信号ＣＬＫ０、ＣＬＫ９０または第２クロック信号ＩＣＬＫ０、ＩＣＬＫ９０を出力する。
【０１４１】
第１制御信号Ｓ１が“ロー”レベルであれば、第１選択回路Ｍ１は、第１内部クロック信号ＣＬＫ１８０’、ＣＬＫ２７０’を発生し、第１制御信号Ｓ１が“ハイ”レベルであれば第１選択回路Ｍ１は、第１内部クロック信号ＣＬＫ０’、ＣＬＫ９０’を発生する。
【０１４２】
第２制御信号Ｓ２が“ロー”レベルであれば、第２選択回路Ｍ２は、第１内部クロック信号ＣＬＫ２７０’、ＣＬＫ０’を発生し、第２制御信号Ｓ２が“ハイ”レベルであれば、第２選択回路Ｍ２は、第１内部クロック信号ＣＬＫ９０’、ＣＬＫ１８０’を発生する。位相混合回路ＰＩのそれぞれは、加重値信号Ｗに応答して選択回路Ｍ１、Ｍ２から選択された２つのクロック信号とともに位相混合した後、２つの内部クロック信号ＣＬＫ１８０、ＣＬＫ２７０または２つのクロック信号ＩＣＬＫ１８０、ＩＣＬＫ２７０を発生する。上述のように、位相混合器ＰＩは、位相混合を行う。
【０１４３】
選択及び位相混合回路５２１の動作は、図１９の加重値制御発生器７２の説明についてさらに詳細に説明される。
【０１４４】
図１７Ｅは、図１３の制御信号発生器５８により供給されるあらゆる値の組み合わせに対するＥＣＬＫ、ＣＬＫ０’、ＣＬＫ９０’、ＣＬＫ１８０’、ＣＬＫ２７０’の多様な位相との間の関係を示す図である。
【０１４５】
図１８は、本発明のさらに他の実施形態に係る制御回路を示すもので、例えば、図１４Ａないし図１４Ｂの制御回路ＣＣ５８１の構成図である。
【０１４６】
選択信号発生器ＳＳＧ７０は、第１選択制御信号ＳＵＰに応答してアップカウンティングを行い、第２選択制御信号ＳＤＮに応答してダウンカウンティングを行う。
【０１４７】
例えば、Ｓ１、Ｓ２の初期値が“００”なら、Ｓ１、Ｓ２の値は、活性化されたＳＵＰ信号に応答して“１０”、“１１”、“０１”の順序で変化する。ＳＤＮ信号が活性化されると、Ｓ１、Ｓ２の値は、“０１”、“１１”、“１０”の順序で変化する。制御信号Ｓ１、Ｓ２は、図１４Ａ及び図１４Ｂの選択及び位相混合回路ＳＮ／ＰＩに供給される。
【０１４８】
加重値制御発生器ＷＣＧ７２は、Ｓ１、Ｓ２の値が“００”または“１１”である時、位相検出器ＰＤ５６からのＵＰ信号に応答して第１加重値制御信号ＷＵＰを発生して、位相検出器ＰＤ５６からのＤＮ信号に応答して第２加重値制御信号ＷＤＮを発生する。
【０１４９】
また、加重値制御発生器ＷＣＧ７２は、Ｓ１、Ｓ２の値が“０１”または“１０”であるとき、位相検出器ＰＤ５６からのＵＰ信号に応答して第２加重値制御信号ＷＤＮを発生し、位相検出器ＰＤ５６からのＤＮ信号に応答して第１加重値制御信号ＷＵＰを発生する。加重値信号発生器ＷＳＧ７４は、ＷＵＰ信号に応答してアップカウンティングを行い、ＷＤＮ信号に応答してダウンカウンティングを行って加重値信号Ｗを発生する。加重値信号Ｗは、複数ビットで構成される。
【０１５０】
加重値最小／最大検出器ＷＤ７６は、加重値信号Ｗのすべてのビットが“ハイ”、例えば、“１１１...１１”なら第１加重値検出信号ＷＭＡＸを発生し、加重値信号Ｗのすべてのビットが“ロー”、例えば、“０００...００”なら第２加重値検出信号ＷＭＩＮを発生する。第１加重値制御信号ＷＵＰ及び第２加重値制御信号ＷＤＮとともに第１加重値検出信号ＷＭＡＸ及び第２加重値検出信号ＷＭＩＮは、選択制御信号発生器ＳＣＳＧ７８に入力され、選択制御信号発生器ＳＣＳＧ７８は、第１選択制御信号ＳＵＰと第２選択制御信号ＳＤＮを発生し、該信号ＳＵＰ、ＳＤＮを選択信号発生器ＳＳＧ７０に供給する。
【０１５１】
図１９は、加重値制御発生器ＷＣＧを示すもので、例えば、本発明のさらに他の実施形態に係る図１８の加重値制御発生器ＷＣＧ７２を示す図である。加重値制御発生器ＷＣＧ７２は、排他論理和ＸＯＲゲート、インバータＩ１、２Ｓ個のＡＮＤゲート及びＳ個のＯＲゲートで構成されていて、ここで、Ｓは、選択信号の数と同一の数である。図１９の実施形態において、Ｓ＝２であり、そのため、加重値制御発生器ＷＣＧ７２は、４つのＡＮＤゲートＡＮＤ１〜ＡＮＤ４及び２つのＯＲゲートＯＲ１、ＯＲ２で構成されている。
【０１５２】
制御回路ＣＣ５８１からの２つの選択信号Ｓ１、Ｓ２は、排他論理和ＸＯＲゲートにより排他論理和され、その結果は、インバータＩ１により反転される。排他論理和ＸＯＲゲートの出力は、４つのＡＮＤゲートＡＮＤ１〜ＡＮＤ４のうち、２つのＡＮＤゲートにおける１つの入力として印加される。インバータＩ１の出力は、４つのＡＮＤゲートＡＮＤ１〜ＡＮＤ４のうち、他の２つのＡＮＤゲートにおける１つの入力として印加される。位相検出器ＰＤ５６からのＵＰ信号は、４つのＡＮＤゲートＡＮＤ１〜ＡＮＤ４のうち、２つのＡＮＤゲートにおける１つの入力として印加され、位相検出器ＰＤ５６のＤＯＷＮ信号は、４つのＡＮＤゲートＡＮＤ１〜ＡＮＤ４のうち、２つのＡＮＤゲートにおける１つの入力として印加される。
【０１５３】
４つのＡＮＤゲートＡＮＤ１〜ＡＮＤ４の出力は、２つのＯＲゲートＯＲ１、ＯＲ２によって論理和され、ＯＲゲートＯＲ１、ＯＲ２の出力は、第１加重値制御信号ＷＵＰ及び第２加重値制御信号ＷＤＮのそれぞれとなり、図１８の加重値信号発生器ＷＳＧ７４及び選択信号発生器ＳＳＧ７０に出力される。
【０１５４】
図２０は、本発明の実施形態に係る選択制御信号発生器を示すもので、例えば、図１８の選択制御信号発生器ＳＣＳＧ７８を示す図である。
【０１５５】
選択制御信号発生器ＳＣＳＧ７８は、２つのＡＮＤゲートＡＮＤ５、ＡＮＤ６及び２つのＯＲゲートＯＲ３、ＯＲ４を含む。一対のＡＮＤ／ＯＲゲートＡＮＤ５、ＯＲ３は、加重値最小／最大検出器ＷＤ７６から第１加重値検出信号ＷＭＡＸ及び第２加重値検出信号ＷＭＩＮと加重値制御発生器ＷＣＧ７２から第１加重値制御信号ＷＵＰとを受信して第１選択制御信号ＳＵＰを発生する。
【０１５６】
他の一対のＡＮＤ／ＯＲゲートＯＲ４、ＡＮＤ６は、加重値最小／最大検出器ＷＤ７６から第１加重値検出信号ＷＭＡＸ及び第２加重値検出信号ＷＭＩＮと加重値制御発生器ＷＣＧ７２から第２加重値制御信号ＷＤＮとを受信して第２選択制御信号ＳＤＮを発生する。
【０１５７】
第１選択制御信号ＳＵＰは、第１加重値検出信号ＷＭＡＸ及び第１加重値制御信号ＷＵＰがイネーブルされたり、第２加重値検出信号ＷＭＩＮがイネーブルされる時に活性化され、第２選択制御信号ＳＤＮは、第１加重値検出信号ＷＭＡＸまたは第２加重値検出信号ＷＭＩＮがイネーブルされて第２加重値制御信号ＷＤＮがイネーブルされる時に活性化される。第１選択制御信号ＳＵＰまたは第２選択制御信号ＳＤＮは、図１８の選択信号発生器ＳＳＧ７０に供給される。
【０１５８】
図２１は、本発明の実施形態に係る電荷ポンプ及びループフィルタを示すもので、例えば、図１５Ａ及び図１５Ｂの電荷ポンプ８８及びループフィルタ９０を示す図である。
【０１５９】
電荷ポンプ８８は、第１電流源Ｉ１、第２電流源Ｉ２、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１で構成され、ループフィルタ９０は、第１キャパシタＣ１、第２キャパシタＣ２、及び抵抗Ｒで構成されている。
【０１６０】
反転されたＵＰ信号ＵＰＢが活性化されると、出力端子は、第１電流源Ｉ１により充電され、ループフィルタ９０によりフィルタリングされる。そのため、制御電圧Ｖｃは、増加する。
【０１６１】
ＤＮ信号が活性化されると、出力端子は、第２電流源Ｉ２を介して放電され、低域通過フィルタ９０によりフィルタリングされる。そのため、制御電圧Ｖｃが減少する。ロックキング動作が完了した後、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１は、オフされ、これにより制御電圧Ｖｃが所望する電圧値を保持する。
【０１６２】
図２２は、本発明の実施形態に係る電圧制御遅延ラインＶＣＤＬを示すもので、例えば、図１５Ａ及び１５Ｂの電圧制御遅延ラインＶＣＤＬ８２を示す図である。
【０１６３】
電圧制御遅延ラインＶＣＤＬ８２は、それぞれが複数個の遅延セルＤ１〜Ｄ４を具備する複数個の可変遅延ラインＶＤ１〜ＶＤ４（Ｎ＝４）を含んで構成されている。複数個の可変遅延ラインＶＤ１〜ＶＤ４のそれぞれと複数個の遅延セルＤ１〜Ｄ４のそれぞれとは、制御電圧Ｖｃによって制御される。よって、第１内部クロック信号ＣＬＫ０’〜ＣＬＫ２７０’は、制御電圧Ｖｃに応答して所望する時間分遅延されて第２内部クロック信号ＣＬＫ０〜ＣＬＫ２７０または第２クロック信号ＩＣＬＫ０〜ＩＣＬＫ２７０を発生する。
【０１６４】
図２３は、メモリシステムの実施形態を示しており、図２４は、メモリ装置の実施形態を示すもので、例えば、本発明の実施形態に係る関連制御ロジッグを含む図２３のメモリ装置２００−１の構成図である。さらに詳しくは、図２３及び図２４のメモリモジュール２００は、位相同期ループ２４として図５Ａないし図１２の１つ以上の多重位相クロック発生器を含んで構成されている。
【０１６５】
図に示すように、本発明の実施形態に係るメモリシステムは、メモリ制御器１００及びメモリモジュール２００を含む。メモリモジュール２００は、ＤＲＡＭにより具現される複数個のメモリ装置２００−１、２００−２、...、２００−ｘを含む。
【０１６６】
メモリ制御器１００は、外部クロック信号ＥＣＬＫ、１つ以上の命令信号ＣＯＭ、１つ以上のアドレス信号ＡＤＤ、及び／または１つ以上のデータ信号ＤＡＴＡをメモリモジュール２００に出力する。
【０１６７】
メモリモジュール２００は、１つ以上のデータ信号ＤＡＴＡをメモリ制御器１００に、また出力する。図２３の実施形態において、１つ以上のデータ信号ＤＡＴＡは、［１：２ｎ］ＤＡＴＡ１１ないし［１：２ｎ］ＤＡＴＡｘｊによって示される２ｎビットの直列ストリームで構成されている。図２３に示すように、メモリ装置２００−１は、外部クロック信号ＥＣＬＫ、１つ以上の命令信号ＣＯＭ、１つ以上のアドレス信号ＡＤＤ、及びＤＡＴＡ信号ＤＡＴＡ１１〜ＤＡＴＡ１ｊを受信する。同様に、メモリ装置２００−２は、外部クロック信号ＥＣＬＫ、１つ以上の命令信号ＣＯＭ、１つ以上のアドレス信号ＡＤＤ、及びＤＡＴＡ信号ＤＡＴＡ２１〜ＤＡＴＡ２ｊを受信し、メモリ装置２００−ｘは、外部クロック信号ＥＣＬＫ、１つ以上の命令信号ＣＯＭ、１つ以上のアドレス信号ＡＤＤ、及びＤＡＴＡ信号ＤＡＴＡｘ１〜ＤＡＴＡｘｊを受信する。
【０１６８】
図に示すように、図２３の実施形態のメモリシステムにおいて、各メモリ装置２００−１、２００−２、...、２００−ｘは、外部クロック信号ＥＣＬＫの１サイクルの間に直列２ｎビットからなるＤＡＴＡを受信したり出力する。さらに、ｊビットのＤＡＴＡは、同時に書き込みされたり、読み出しすることもできる。
【０１６９】
図２４に示すように、関連制御ロジッグは、アドレスバッファＡＤＤＢＵＦ１０、命令語デコーダＣＯＭＤＥＣ１２、１つ以上の直並列変換器１４−１〜１４−ｊ（ｊは図１Ａのｊに対応する）、１つ以上の並直列変換器１６−１〜１６−ｊ、メモリセルアレイ１８、ローデコーダ２０、コラムデコーダ２２、位相同期ループＰＬＬ２４、及び／または制御信号発生回路ＣＳＧ Ｃｋｔ．２６を含む。アドレスバッファＡＤＤＢＵＦ１０は、アクティブ信号ＡＣＴに応答して１つ以上の外部入力アドレスＡＤＤを受信してローアドレスＲＡを発生し、ローアドレスＲＡをローデコーダ２０に供給する。
【０１７０】
ローデコーダ２０は、複数個のローアドレスバッファから発生する複数個のローアドレスに対応するメインワードラインイネーブル信号ＭＷＥを活性化して、これにより所望のワードライン（図示せず）がメモリセルアレイ１８内から選択される。アドレスバッファＡＤＤＢＵＦ１０は、１つ以上の命令信号ＣＯＭからデコードされたリード命令ＲＥまたはライト命令ＷＥに応答してコラムアドレスＣＡを発生し、コラムアドレスＣＡをコラムデコーダ２２に供給する。
【０１７１】
コラムデコーダ２２は、複数個のコラムアドレスを受信し、対応するコラム選択ラインＣＳＬを活性化する。メモリセルアレイ１８の複数個のビットラインは、選択されたＣＳＬに応答して選択され、これによって、複数個のデータが選択されたメモリセルに書き込みされたり、選択されたメモリセルから読み出しすることができる。
【０１７２】
上述のように、命令語デコーダ１２は、複数個の外部命令信号ＣＯＭ、例えば、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢなどを受信した後にアクティブ命令、リード命令及びライト命令を発生する。
【０１７３】
各直並列変換器１４−１〜１４−ｊは、ライト命令信号ＷＥ及び複数個の制御信号Ｐ１〜Ｐ（２ｎ）に応答して２ｎビットデータからなる直列データＤＡＴＡを受信し、２ｎデータバスラインを介して２ｎビット並列データをメモリセルアレイ１８に同時に出力する。もしデータ入力／データ出力ピンＤＱの数がｊ個なら、直並列変換器の数もｊ個となる。さらに、直並列変換器１４−１〜１４−ｊのそれぞれは、２ｎデータバスラインを介してメモリセルアレイ１８に接続される。
【０１７４】
各並直列変換器１６−１〜１６−ｊは、リード命令信号ＲＥ及び複数個の制御信号Ｐ１〜Ｐ（２ｎ）に応答して２ｎビットデータを並列でメモリセルアレイ１８から受信し、２ｎビット直列データを出力する。もしデータ入力／データ出力ピンＤＱの数がｊ個なら、並直列変換器の数もｊ個となる。
【０１７５】
位相同期ループ２４は、外部クロック信号ＥＣＬＫを受信して、外部クロック信号ＥＣＬＫに同期された内部クロック信号ＣＬＫ１を出力するためにロックキング動作を実行する。ロックキング動作が完了した後に、位相同期ループ２４は、図１４Ａないし図１５ＢのＮ個の第２クロック信号ＩＣＬＫｎに対応する複数個の内部クロック信号ＣＬＫ１〜ＣＬＫＩを制御信号発生回路ＣＳＧ Ｃｋｔ．２６に出力する。制御信号発生回路ＣＳＧ Ｃｋｔ．２６は、複数個の制御信号Ｐ１〜Ｐ（２ｎ）を発生する。
【０１７６】
上述では、本発明の好ましい実施形態を参照しながら説明したが、当該技術分野の熟練した当業者は、添付の特許請求範囲に記載された本発明の思想及び領域から逸脱しない範囲で、本発明を多様に修正及び変更させることができる。
【図面の簡単な説明】
【０１７７】
【図１Ａ】従来の一例の位相同期ループを示す図である。
【図１Ｂ】従来の他の例の位相同期ループを示す図である。
【図２】従来の電圧制御発振器を示す図である。
【図３】従来の遅延同期ループを示す図である。
【図４】図３の従来の電圧制御遅延ラインＶＣＤＬの一例を示す図である。
【図５Ａ】本発明の一実施形態に係るクロック発生回路を示すもので、Ｎ＝４の場合の構成図である。
【図５Ｂ】図５Ａのクロック発生回路の等価図である。
【図６Ａ】本発明の他の実施形態に係るクロック発生回路を示すもので、Ｎ＝４の場合の構成図である。
【図６Ｂ】図６Ａのクロック発生回路の等価図である。
【図７Ａ】本発明のさらに他の実施形態に係る単一ループまたはラッチ構成を有するクロック発生回路を示すもので、Ｎ＝４の場合の構成図である。
【図７Ｂ】図７Ａのクロック発生回路の等価図である。
【図８】本発明のさらに他の実施形態に係るクロック発生回路を示すもので、Ｎ＝５の場合の等価図である。
【図９】本発明のさらに他の実施形態に係るラッチ構成を有するクロック発生回路を示すもので、Ｎ＝５の場合の等価図である。
【図１０】本発明のさらに他の実施形態に係るクロック発生回路を示すもので、Ｎ＝６の場合の等価図である。
【図１１】本発明のさらに他の実施形態に係るラッチ構成を有するクロック発生回路を示すもので、Ｎ＝６の場合の等価図である。
【図１２】本発明のさらに他の実施形態に係るループ回路の等価図である。
【図１３】本発明の実施形態に係る多重位相クロック発生器を示す図である。
【図１４Ａ】本発明の他の実施形態に係る多重位相クロック発生器を示す図である。
【図１４Ｂ】本発明のさらに他の実施形態に係る多重位相クロック発生器を示す図である。
【図１５Ａ】本発明のさらに他の実施形態に係る多重位相クロック発生器を示す図である。
【図１５Ｂ】本発明のさらに他の実施形態に係る多重位相クロック発生器を示す図である。
【図１６】本発明の実施形態に係る位相検出器を示す図である。
【図１７Ａ】本発明の実施形態に係る選択及び位相混合回路を示す図である。
【図１７Ｂ】本発明の実施形態に係る選択及び位相混合回路を示す図である。
【図１７Ｃ】本発明の実施形態に係る選択及び位相混合回路を示す図である。
【図１７Ｄ】本発明の実施形態に係る選択及び位相混合回路を示す図である。
【図１７Ｅ】本発明の実施形態に係る制御値の組み合わせによるクロック信号の多様な位相との間の関係を示す図である。
【図１８】本発明の実施形態に係る制御回路を示す図である。
【図１９】本発明の実施形態に係る加重値制御発生器を示す図である。
【図２０】本発明の実施形態に係る選択制御信号発生器を示す図である。
【図２１】本発明の実施形態に係る電荷ポンプ及びループフィルタを示す図である。
【図２２】本発明の実施形態に係る電圧制御遅延ラインＶＣＤＬを示す図である。
【図２３】本発明の実施形態に係る多重位相クロック発生器を含むメモリシステムを示す図である。
【図２４】本発明の実施形態に係る多重位相クロック発生器を含むメモリ装置を示す図である。
【符号の説明】
【０１７８】
Ｉ０、Ｉ１〜Ｉ１０、ＩＮＶ１...Ｎ インバータ
ＬＣ１...Ｍ ループ回路
ＡＭ、ＢＭ、ＣＭ、ＤＭ ノード
【特許請求の範囲】
【請求項１】
外部クロック信号を直接的に受信して、反転された外部クロック信号を発生するインバータと、
一番目のループ回路が反転外部クロック信号を受信し、ｎ（ｎは２以上の定数）個のノードをそれぞれ備え、Ｍ−１（Ｍは１以上の定数）個のループ回路のそれぞれが前記ｎ個のノードの対応する１つにおいてｎ個の中間内部クロック信号それぞれを発生し、前記ｎ個の中間内部クロック信号の周波数が前記外部クロック信号及び前記反転外部クロック信号の周波数の倍数であることを特徴とする直列に配列されたＭ個のループ回路と、
それぞれが直列に接続されて以前のループ回路から対応する中間内部クロック信号を受信して、対応する中間内部クロック信号を次のループ回路に出力するＭ−１個のインバータのそれぞれを具備するｎ個のインバータの集合と、
を具備することを特徴とするクロック発生回路。
【請求項２】
前記ｎ個のインバータの集合それぞれは、
直列に接続されたＭ個のインバータを具備し、
前記クロック発生回路は、
前記Ｍ個のループ回路と直列に接続され、ｎ個のノードを有し、前記ｎ個のノードそれぞれが前記Ｍ番目のインバータのそれぞれから対応する中間内部クロック信号を受信し、前記ｎ個のノードの対応する１つにおいてｎ個の内部クロック信号のそれぞれを発生するＭ＋１番目のループ回路をさらに具備することを特徴とする請求項１記載のクロック発生回路。
【請求項３】
前記Ｍ＋１番目のループ回路のそれぞれは、
複数個のループを具備することを特徴とする請求項２記載のクロック発生回路。
【請求項４】
前記Ｍ＋１番目のループ回路のそれぞれは、
単一ループを具備することを特徴とする請求項２記載のクロック発生回路。
【請求項５】
前記ｎは、４、５、６、８、９、１０、１２、１５及び１８からなるグループから選択されることを特徴とする請求項２記載のクロック発生回路。
【請求項６】
前記ｎ個のインバータの集合それぞれは、
直列に接続されたＭ個のインバータを具備し、
前記クロック発生回路は、
Ｍ＋１番目のループ回路、Ｍ＋２番目のループ回路、及びＭ＋２番目のインバータの集合をさらに具備し、
前記Ｍ＋１番目のループ回路は、ｎ個のノードを具備し、前記ｎ個のノード中の一部は、前記Ｍ番目のインバータから、対応する中間内部クロック信号を受信し、
前記Ｍ＋２番目のループ回路は、ｎ個のノードを具備し、前記ｎ個のノード中の一部は、前記Ｍ番目のインバータから、対応する中間内部クロック信号を受信し、前記ｎ個のノードの対応する１つにおいてｎ個の内部クロック信号それぞれを発生し、
第１グループのｎ個のインバータそれぞれは、前記Ｍ＋１番目のループ回路から、対応する中間内部クロック信号を受信し、
第２グループのｎ個のインバータそれぞれは、前記Ｍ＋２番目のループ回路から、対応する中間内部クロック信号を受信し、
第３グループのｎ個のインバータそれぞれは、前記第１グループのｎ個のインバータ、及び第２グループのｎ個のインバータに対応するインバータから出力を受信し、ｎ個の内部クロック信号を発生することを特徴とする請求項１記載のクロック発生回路。
【請求項７】
前記Ｍ＋１番目のループ回路のそれぞれは、
複数個のループを具備することを特徴とする請求項６記載のクロック発生回路。
【請求項８】
前記Ｍ＋１番目のループ回路のそれぞれは、
単一ループを具備することを特徴とする請求項６記載のクロック発生回路。
【請求項９】
前記ｎは、４、５、６、８、９、１０、１２、１５及び１８からなるグループから選択されることを特徴とする請求項６記載のクロック発生回路。
【請求項１０】
請求項１のクロック発生回路を具備することを特徴とする多重位相クロック発生器。
【請求項１１】
前記多重位相クロック発生器は、
前記外部クロック信号及び帰還クロック信号を受信し、前記外部クロック信号の位相が前記帰還クロック信号の位相より進むとアップ信号を発生し、前記外部クロック信号の位相が前記帰還クロック信号の位相より遅れるとダウン信号を発生する位相検出器をさらに具備することを特徴とする請求項１０記載の多重位相クロック発生器。
【請求項１２】
前記多重位相クロック発生器は、
前記位相検出器からのアップ信号及びダウン信号を受信し、少なくとも１つの制御信号を発生する制御信号発生器と、
前記少なくとも１つの制御信号及び前記Ｍ番目のループ回路から出力される前記ｎ個の中間内部クロック信号をｎ個の第１内部クロック信号として受信してｎ個の第２クロック信号を発生し、前記ｎ個の第２クロック信号中の少なくとも１つを前記帰還クロック信号として発生する位相補正回路と、
をさらに具備することを特徴とする請求項１１記載の多重位相クロック発生器。
【請求項１３】
前記制御信号発生器は、
電荷ポンプ及びローパスフィルタを具備するループフィルタであり、
前記少なくとも１つの制御信号は、制御電圧であり、前記電荷ポンプは、ロックキング動作が完了するまで前記ローパスフィルタを充電または放電して前記制御電圧のレベルを制御することを特徴とする請求項１２記載の多重位相クロック発生器。
【請求項１４】
前記位相補正回路は、
複数個の可変遅延ラインを具備する複数個の電圧制御遅延ラインであり、前記複数個の電圧制御遅延ラインそれぞれは、複数個の遅延セルを含んでおり、前記複数個の遅延セルそれぞれは、前記制御電圧により制御され、前記電圧制御遅延ラインは、前記制御電圧に応答して前記ｎ個の第１内部クロック信号を遅延してｎ個の第２クロック信号を発生することを特徴とする請求項１３記載の多重位相クロック発生器。
【請求項１５】
前記位相補正回路は、
複数個の可変遅延ラインを具備し、
前記複数個の可変遅延ラインそれぞれは、複数個の遅延セルを具備し、前記複数個の遅延セルそれぞれは、前記制御電圧により制御され、前記制御電圧に応答して前記ｎ個の第１内部クロック信号を遅延してｎ個の第２内部クロック信号を発生する電圧制御遅延ラインと、
前記ｎ個の第２内部クロック信号の周波数を掛けて前記ｎ個の第２内部クロック信号の周波数よりも高い周波数を有するｎ個の第２クロック信号を発生する掛算器と、
前記ｎ個の第２クロック信号で少なくとも１つの周波数を分配して前記帰還クロック信号を発生する分配器と
を具備することを特徴とする請求項１３記載の多重位相クロック発生器。
【請求項１６】
前記制御信号発生器は、
制御回路であり、前記少なくとも１つの制御信号は、複数個の選択信号及び加重値信号を具備することを特徴とする請求項１２記載の多重位相クロック発生器。
【請求項１７】
前記位相補正回路は、
前記ｎ個の第１内部クロック信号を受信し、制御信号に応答して前記ｎ個の第１内部クロック信号中の２つを選択し、加重値信号に応答して前記ｎ個の第１内部クロック信号中の前記選択された２つのクロック信号の位相を混合して前記外部クロック信号に同期されたｎ個の第２クロック信号を発生し、前記ｎ個の第２クロック信号の中で少なくとも１つのクロック信号を前記帰還クロック信号として出力する選択及び位相同期回路であることを特徴とする請求項１６記載の多重位相クロック発生器。
【請求項１８】
前記位相補正回路は、
前記ｎ個の第１内部クロック信号を受信し、制御信号に応答して前記ｎ個の第１内部クロック信号の中で２つのクロック信号を選択し、加重値信号に応答して前記ｎ個の第１内部クロック信号の中で前記選択された２つのクロック信号の位相を混合してｎ個の第２内部クロック信号を発生する選択及び位相混合回路と、
前記ｎ個の第２内部クロック信号の周波数を掛けて前記ｎ個の第２内部クロック信号の周波数よりも大きい周波数を有するｎ個の第２クロック信号を発生する掛算器と、
前記ｎ個の第２クロック信号の中で少なくとも１つのクロック信号の周波数を分配して前記帰還クロック信号を発生する分配器と、
を具備することを特徴とする請求項１６記載の多重位相クロック発生器。
【請求項１９】
前記位相補正回路は、
複数個の可変遅延ラインを具備する複数個の電圧制御遅延ラインであり、前記複数個の電圧制御遅延ラインそれぞれは、複数個の遅延セルを含んでおり、前記複数個の遅延セルのそれぞれは、前記制御電圧により制御され、前記電圧制御遅延ラインは前記制御電圧に応答して前記ｎ個の第１内部クロック信号を遅延してｎ個の第２クロック信号を発生することを特徴とする請求項１２記載の多重位相クロック発生器。
【請求項２０】
前記位相補正回路は、
前記ｎ個の第１内部クロック信号を受信し、制御信号に応答して前記ｎ個の第１内部クロック信号の中で２つのクロック信号を選択し、加重値信号に応答して前記ｎ個の第１内部クロック信号の中で前記選択された２つのクロック信号の位相を混合して前記外部クロック信号に同期されたｎ個の第２クロック信号を発生し、前記ｎ個の第２クロック信号の中で少なくとも１つのクロック信号を前記帰還クロック信号として出力する選択及び位相混合回路を具備することを特徴とする請求項１２記載の多重位相クロック発生器。
【請求項２１】
前記位相検出器は、
前記外部クロック信号、リターン信号、及び電源電圧を受信して前記アップ信号を発生する第１フリップフロップと、
前記帰還クロック信号、前記リターン信号、及び電源電圧を受信して前記ダウン信号を発生する第２フリップフロップと、
前記アップ信号及び前記ダウン信号を非論理積して前記リターン信号を発生するＮＡＮＤゲートと、
を具備することを特徴とする請求項１１記載の多重位相クロック発生器。
【請求項２２】
前記アップ信号及び前記ダウン信号は、前記対応する中間内部クロック信号の位相を制御するために用いられることを特徴とする請求項１１記載の多重位相クロック発生器。
【請求項２３】
前記選択及び位相混合回路は、隣接クロック信号の中で選択して位相混合することを特徴とする請求項２０記載の多重位相クロック発生器。
【請求項２４】
前記少なくとも１つの制御信号は、複数個の制御信号及び加重値信号であり、
前記選択及び位相混合回路は、
それぞれが複数個の選択信号の中に対応する１つの選択信号、及び前記ｎ個の第１内部クロック信号の中で少なくとも２つのクロック信号を受信する複数個の選択回路と、
前記複数個の選択回路それぞれの出力を受信し、加重値信号に応答して第２クロック信号を出力する位相混合回路と、
を具備することを特徴とする請求項２０記載の多重位相クロック発生器。
【請求項２５】
前記制御回路は、
第１選択制御信号に応答してアップカウンティング動作を行い、第２選択制御信号に応答してダウンカウンティング動作を行う選択信号発生器と、
第１加重値制御信号及び第２加重値制御信号を発生する加重値制御発生器と、
前記第１加重値制御信号に応答してアップカウンティング動作を行い、前記第２加重値制御信号に応答してダウンカウンティング動作を行って前記加重値信号を発生する加重値信号発生器と、
前記加重値信号の最大値を検出して第１加重値検出信号を発生し、前記加重値信号の最小値を検出して第２加重値検出信号を発生する加重値最小／最大検出器と、
前記第１加重値検出信号、前記第２加重値検出信号、前記第１加重値制御信号、及び第２加重値制御信号を受信し、前記第１選択制御信号及び前記第２選択制御信号を発生して前記選択信号発生器に出力する選択制御信号発生器と、
を具備することを特徴とする請求項１６記載の多重位相クロック発生器。
【請求項２６】
前記制御回路は、
位相検出器から前記アップ信号及び前記ダウン信号を受信して、前記複数個の選択信号及び前記加重値信号を発生することを特徴とする請求項１６記載の多重位相クロック発生器。
【請求項２７】
前記加重値制御発生器は、
Ｓ（Ｓは、１以上の定数）個の選択信号を排他論理和する排他論理和ＸＯＲゲートと、
前記排他論理和ゲートの出力を反転するインバータと、
一部は前記排他論理和ゲートの出力を受信し、残りは前記インバータの出力を受信し、一部はアップ信号を受信し、残りはダウン信号を受信する２Ｓ個のＡＮＤゲートと、
前記２Ｓ個のＡＮＤゲートの出力を論理和して前記第１加重値制御信号及び前記第２加重値制御信号を発生するＳ個のＯＲゲートと、
を具備することを特徴とする請求項２５記載の多重位相クロック発生器。
【請求項２８】
前記選択制御信号発生器は、
少なくとも２つのＡＮＤ／ＯＲゲート対を具備し、
一番目の対は、前記加重値最小／最大検出器から前記第１加重値検出信号及び前記第２加重値検出信号と前記加重値制御発生器から第１加重値制御信号とを受信して前記第１選択制御信号を発生し、
二番目の対は、前記加重値最小／最大検出器から前記第１加重値検出信号及び前記第２加重値検出信号と前記加重値制御発生器から前記第２加重値制御信号とを受信して前記第２選択制御信号を発生することを特徴とする請求項２５記載の多重位相クロック発生器。
【請求項２９】
前記電荷ポンプ／ローパスフィルタは、
直列に接続された第１電流源、第２電流源、ＰＭＯＳトランジスタ、及びＮＭＯＳトランジスタと、
並列に接続された第１キャパシタ及び第２キャパシタ／抵抗対を具備し、
反転アップ信号が前記ＰＭＯＳトランジスタのゲートに印加されると、出力端子が前記第１電流源により充電されて前記ループフィルタによりフィルタリングされ、これにより前記制御電圧が増加され、
ダウン信号が活性化されると、前記出力端子が前記第２電流源を介して放電して前記ローパスフィルタによりフィルタリングされ、これにより前記制御電圧が減少されることを特徴とする請求項１３記載の多重位相クロック発生器。
【請求項３０】
メモリセルアレイと、
外部クロック信号及び帰還クロック信号を受信し、少なくともｎ（ｎは、２以上の定数）個の内部クロック信号を直接的に発生する少なくとも１つのクロック発生回路を具備する多重位相クロック発生器と、
前記少なくともｎ個の内部クロック信号を受信し、ｐ（ｐは、２以上の定数）個の制御信号を発生する制御信号発生器と、
前記ｐ個の制御信号のそれぞれに応答して直列ビットストリームを受信し、前記直列ビットストリームを前記メモリセルアレイに用いられる並列ビットストリームに変換する少なくとも１つの直並列変換器と、
前記ｐ個の制御信号のそれぞれに応答して前記メモリセルアレイからの並列ビットストリームを受信し、前記並列ビットストリームを直列ビットストリームに変換する少なくとも１つの並直列変換器と、
を具備することを特徴とするメモリ装置。
【請求項３１】
外部クロック信号を直接的に受信して前記外部クロック信号を反転し、
前記反転外部クロック信号からｎ（ｎは２以上の定数）個の中間内部クロック信号を発生し、
前記ｎ個の中間内部クロック信号をＭ（Ｍは１以上の定数）回位相混合してｎ個の内部クロック信号を発生することを特徴とするクロック信号発生方法。
【請求項３２】
外部クロック信号と帰還クロック信号を受信し、
前記外部クロック信号の位相が前記帰還クロック信号の位相より進むとアップ信号を出力し、前記外部クロック信号の位相が前記帰還クロック信号の位相より遅れるとダウン信号を出力し、
前記アップ信号及び前記ダウン信号に応答して少なくとも１つの制御信号を発生し、
少なくともｎ（ｎは４以上の定数）個の内部クロック信号を直接的に発生し、前記少なくとも１つの制御信号が前記ｎ個の内部クロック信号の中で少なくとも１つの位相変化を制御し、
前記ｎ個の内部クロック信号のうち、少なくとも１つのクロック信号から前記帰還クロック信号を発生することを特徴とする、帰還クロック信号の位相を外部クロック信号の位相にロックキングする方法。
【請求項１】
外部クロック信号を直接的に受信して、反転された外部クロック信号を発生するインバータと、
一番目のループ回路が反転外部クロック信号を受信し、ｎ（ｎは２以上の定数）個のノードをそれぞれ備え、Ｍ−１（Ｍは１以上の定数）個のループ回路のそれぞれが前記ｎ個のノードの対応する１つにおいてｎ個の中間内部クロック信号それぞれを発生し、前記ｎ個の中間内部クロック信号の周波数が前記外部クロック信号及び前記反転外部クロック信号の周波数の倍数であることを特徴とする直列に配列されたＭ個のループ回路と、
それぞれが直列に接続されて以前のループ回路から対応する中間内部クロック信号を受信して、対応する中間内部クロック信号を次のループ回路に出力するＭ−１個のインバータのそれぞれを具備するｎ個のインバータの集合と、
を具備することを特徴とするクロック発生回路。
【請求項２】
前記ｎ個のインバータの集合それぞれは、
直列に接続されたＭ個のインバータを具備し、
前記クロック発生回路は、
前記Ｍ個のループ回路と直列に接続され、ｎ個のノードを有し、前記ｎ個のノードそれぞれが前記Ｍ番目のインバータのそれぞれから対応する中間内部クロック信号を受信し、前記ｎ個のノードの対応する１つにおいてｎ個の内部クロック信号のそれぞれを発生するＭ＋１番目のループ回路をさらに具備することを特徴とする請求項１記載のクロック発生回路。
【請求項３】
前記Ｍ＋１番目のループ回路のそれぞれは、
複数個のループを具備することを特徴とする請求項２記載のクロック発生回路。
【請求項４】
前記Ｍ＋１番目のループ回路のそれぞれは、
単一ループを具備することを特徴とする請求項２記載のクロック発生回路。
【請求項５】
前記ｎは、４、５、６、８、９、１０、１２、１５及び１８からなるグループから選択されることを特徴とする請求項２記載のクロック発生回路。
【請求項６】
前記ｎ個のインバータの集合それぞれは、
直列に接続されたＭ個のインバータを具備し、
前記クロック発生回路は、
Ｍ＋１番目のループ回路、Ｍ＋２番目のループ回路、及びＭ＋２番目のインバータの集合をさらに具備し、
前記Ｍ＋１番目のループ回路は、ｎ個のノードを具備し、前記ｎ個のノード中の一部は、前記Ｍ番目のインバータから、対応する中間内部クロック信号を受信し、
前記Ｍ＋２番目のループ回路は、ｎ個のノードを具備し、前記ｎ個のノード中の一部は、前記Ｍ番目のインバータから、対応する中間内部クロック信号を受信し、前記ｎ個のノードの対応する１つにおいてｎ個の内部クロック信号それぞれを発生し、
第１グループのｎ個のインバータそれぞれは、前記Ｍ＋１番目のループ回路から、対応する中間内部クロック信号を受信し、
第２グループのｎ個のインバータそれぞれは、前記Ｍ＋２番目のループ回路から、対応する中間内部クロック信号を受信し、
第３グループのｎ個のインバータそれぞれは、前記第１グループのｎ個のインバータ、及び第２グループのｎ個のインバータに対応するインバータから出力を受信し、ｎ個の内部クロック信号を発生することを特徴とする請求項１記載のクロック発生回路。
【請求項７】
前記Ｍ＋１番目のループ回路のそれぞれは、
複数個のループを具備することを特徴とする請求項６記載のクロック発生回路。
【請求項８】
前記Ｍ＋１番目のループ回路のそれぞれは、
単一ループを具備することを特徴とする請求項６記載のクロック発生回路。
【請求項９】
前記ｎは、４、５、６、８、９、１０、１２、１５及び１８からなるグループから選択されることを特徴とする請求項６記載のクロック発生回路。
【請求項１０】
請求項１のクロック発生回路を具備することを特徴とする多重位相クロック発生器。
【請求項１１】
前記多重位相クロック発生器は、
前記外部クロック信号及び帰還クロック信号を受信し、前記外部クロック信号の位相が前記帰還クロック信号の位相より進むとアップ信号を発生し、前記外部クロック信号の位相が前記帰還クロック信号の位相より遅れるとダウン信号を発生する位相検出器をさらに具備することを特徴とする請求項１０記載の多重位相クロック発生器。
【請求項１２】
前記多重位相クロック発生器は、
前記位相検出器からのアップ信号及びダウン信号を受信し、少なくとも１つの制御信号を発生する制御信号発生器と、
前記少なくとも１つの制御信号及び前記Ｍ番目のループ回路から出力される前記ｎ個の中間内部クロック信号をｎ個の第１内部クロック信号として受信してｎ個の第２クロック信号を発生し、前記ｎ個の第２クロック信号中の少なくとも１つを前記帰還クロック信号として発生する位相補正回路と、
をさらに具備することを特徴とする請求項１１記載の多重位相クロック発生器。
【請求項１３】
前記制御信号発生器は、
電荷ポンプ及びローパスフィルタを具備するループフィルタであり、
前記少なくとも１つの制御信号は、制御電圧であり、前記電荷ポンプは、ロックキング動作が完了するまで前記ローパスフィルタを充電または放電して前記制御電圧のレベルを制御することを特徴とする請求項１２記載の多重位相クロック発生器。
【請求項１４】
前記位相補正回路は、
複数個の可変遅延ラインを具備する複数個の電圧制御遅延ラインであり、前記複数個の電圧制御遅延ラインそれぞれは、複数個の遅延セルを含んでおり、前記複数個の遅延セルそれぞれは、前記制御電圧により制御され、前記電圧制御遅延ラインは、前記制御電圧に応答して前記ｎ個の第１内部クロック信号を遅延してｎ個の第２クロック信号を発生することを特徴とする請求項１３記載の多重位相クロック発生器。
【請求項１５】
前記位相補正回路は、
複数個の可変遅延ラインを具備し、
前記複数個の可変遅延ラインそれぞれは、複数個の遅延セルを具備し、前記複数個の遅延セルそれぞれは、前記制御電圧により制御され、前記制御電圧に応答して前記ｎ個の第１内部クロック信号を遅延してｎ個の第２内部クロック信号を発生する電圧制御遅延ラインと、
前記ｎ個の第２内部クロック信号の周波数を掛けて前記ｎ個の第２内部クロック信号の周波数よりも高い周波数を有するｎ個の第２クロック信号を発生する掛算器と、
前記ｎ個の第２クロック信号で少なくとも１つの周波数を分配して前記帰還クロック信号を発生する分配器と
を具備することを特徴とする請求項１３記載の多重位相クロック発生器。
【請求項１６】
前記制御信号発生器は、
制御回路であり、前記少なくとも１つの制御信号は、複数個の選択信号及び加重値信号を具備することを特徴とする請求項１２記載の多重位相クロック発生器。
【請求項１７】
前記位相補正回路は、
前記ｎ個の第１内部クロック信号を受信し、制御信号に応答して前記ｎ個の第１内部クロック信号中の２つを選択し、加重値信号に応答して前記ｎ個の第１内部クロック信号中の前記選択された２つのクロック信号の位相を混合して前記外部クロック信号に同期されたｎ個の第２クロック信号を発生し、前記ｎ個の第２クロック信号の中で少なくとも１つのクロック信号を前記帰還クロック信号として出力する選択及び位相同期回路であることを特徴とする請求項１６記載の多重位相クロック発生器。
【請求項１８】
前記位相補正回路は、
前記ｎ個の第１内部クロック信号を受信し、制御信号に応答して前記ｎ個の第１内部クロック信号の中で２つのクロック信号を選択し、加重値信号に応答して前記ｎ個の第１内部クロック信号の中で前記選択された２つのクロック信号の位相を混合してｎ個の第２内部クロック信号を発生する選択及び位相混合回路と、
前記ｎ個の第２内部クロック信号の周波数を掛けて前記ｎ個の第２内部クロック信号の周波数よりも大きい周波数を有するｎ個の第２クロック信号を発生する掛算器と、
前記ｎ個の第２クロック信号の中で少なくとも１つのクロック信号の周波数を分配して前記帰還クロック信号を発生する分配器と、
を具備することを特徴とする請求項１６記載の多重位相クロック発生器。
【請求項１９】
前記位相補正回路は、
複数個の可変遅延ラインを具備する複数個の電圧制御遅延ラインであり、前記複数個の電圧制御遅延ラインそれぞれは、複数個の遅延セルを含んでおり、前記複数個の遅延セルのそれぞれは、前記制御電圧により制御され、前記電圧制御遅延ラインは前記制御電圧に応答して前記ｎ個の第１内部クロック信号を遅延してｎ個の第２クロック信号を発生することを特徴とする請求項１２記載の多重位相クロック発生器。
【請求項２０】
前記位相補正回路は、
前記ｎ個の第１内部クロック信号を受信し、制御信号に応答して前記ｎ個の第１内部クロック信号の中で２つのクロック信号を選択し、加重値信号に応答して前記ｎ個の第１内部クロック信号の中で前記選択された２つのクロック信号の位相を混合して前記外部クロック信号に同期されたｎ個の第２クロック信号を発生し、前記ｎ個の第２クロック信号の中で少なくとも１つのクロック信号を前記帰還クロック信号として出力する選択及び位相混合回路を具備することを特徴とする請求項１２記載の多重位相クロック発生器。
【請求項２１】
前記位相検出器は、
前記外部クロック信号、リターン信号、及び電源電圧を受信して前記アップ信号を発生する第１フリップフロップと、
前記帰還クロック信号、前記リターン信号、及び電源電圧を受信して前記ダウン信号を発生する第２フリップフロップと、
前記アップ信号及び前記ダウン信号を非論理積して前記リターン信号を発生するＮＡＮＤゲートと、
を具備することを特徴とする請求項１１記載の多重位相クロック発生器。
【請求項２２】
前記アップ信号及び前記ダウン信号は、前記対応する中間内部クロック信号の位相を制御するために用いられることを特徴とする請求項１１記載の多重位相クロック発生器。
【請求項２３】
前記選択及び位相混合回路は、隣接クロック信号の中で選択して位相混合することを特徴とする請求項２０記載の多重位相クロック発生器。
【請求項２４】
前記少なくとも１つの制御信号は、複数個の制御信号及び加重値信号であり、
前記選択及び位相混合回路は、
それぞれが複数個の選択信号の中に対応する１つの選択信号、及び前記ｎ個の第１内部クロック信号の中で少なくとも２つのクロック信号を受信する複数個の選択回路と、
前記複数個の選択回路それぞれの出力を受信し、加重値信号に応答して第２クロック信号を出力する位相混合回路と、
を具備することを特徴とする請求項２０記載の多重位相クロック発生器。
【請求項２５】
前記制御回路は、
第１選択制御信号に応答してアップカウンティング動作を行い、第２選択制御信号に応答してダウンカウンティング動作を行う選択信号発生器と、
第１加重値制御信号及び第２加重値制御信号を発生する加重値制御発生器と、
前記第１加重値制御信号に応答してアップカウンティング動作を行い、前記第２加重値制御信号に応答してダウンカウンティング動作を行って前記加重値信号を発生する加重値信号発生器と、
前記加重値信号の最大値を検出して第１加重値検出信号を発生し、前記加重値信号の最小値を検出して第２加重値検出信号を発生する加重値最小／最大検出器と、
前記第１加重値検出信号、前記第２加重値検出信号、前記第１加重値制御信号、及び第２加重値制御信号を受信し、前記第１選択制御信号及び前記第２選択制御信号を発生して前記選択信号発生器に出力する選択制御信号発生器と、
を具備することを特徴とする請求項１６記載の多重位相クロック発生器。
【請求項２６】
前記制御回路は、
位相検出器から前記アップ信号及び前記ダウン信号を受信して、前記複数個の選択信号及び前記加重値信号を発生することを特徴とする請求項１６記載の多重位相クロック発生器。
【請求項２７】
前記加重値制御発生器は、
Ｓ（Ｓは、１以上の定数）個の選択信号を排他論理和する排他論理和ＸＯＲゲートと、
前記排他論理和ゲートの出力を反転するインバータと、
一部は前記排他論理和ゲートの出力を受信し、残りは前記インバータの出力を受信し、一部はアップ信号を受信し、残りはダウン信号を受信する２Ｓ個のＡＮＤゲートと、
前記２Ｓ個のＡＮＤゲートの出力を論理和して前記第１加重値制御信号及び前記第２加重値制御信号を発生するＳ個のＯＲゲートと、
を具備することを特徴とする請求項２５記載の多重位相クロック発生器。
【請求項２８】
前記選択制御信号発生器は、
少なくとも２つのＡＮＤ／ＯＲゲート対を具備し、
一番目の対は、前記加重値最小／最大検出器から前記第１加重値検出信号及び前記第２加重値検出信号と前記加重値制御発生器から第１加重値制御信号とを受信して前記第１選択制御信号を発生し、
二番目の対は、前記加重値最小／最大検出器から前記第１加重値検出信号及び前記第２加重値検出信号と前記加重値制御発生器から前記第２加重値制御信号とを受信して前記第２選択制御信号を発生することを特徴とする請求項２５記載の多重位相クロック発生器。
【請求項２９】
前記電荷ポンプ／ローパスフィルタは、
直列に接続された第１電流源、第２電流源、ＰＭＯＳトランジスタ、及びＮＭＯＳトランジスタと、
並列に接続された第１キャパシタ及び第２キャパシタ／抵抗対を具備し、
反転アップ信号が前記ＰＭＯＳトランジスタのゲートに印加されると、出力端子が前記第１電流源により充電されて前記ループフィルタによりフィルタリングされ、これにより前記制御電圧が増加され、
ダウン信号が活性化されると、前記出力端子が前記第２電流源を介して放電して前記ローパスフィルタによりフィルタリングされ、これにより前記制御電圧が減少されることを特徴とする請求項１３記載の多重位相クロック発生器。
【請求項３０】
メモリセルアレイと、
外部クロック信号及び帰還クロック信号を受信し、少なくともｎ（ｎは、２以上の定数）個の内部クロック信号を直接的に発生する少なくとも１つのクロック発生回路を具備する多重位相クロック発生器と、
前記少なくともｎ個の内部クロック信号を受信し、ｐ（ｐは、２以上の定数）個の制御信号を発生する制御信号発生器と、
前記ｐ個の制御信号のそれぞれに応答して直列ビットストリームを受信し、前記直列ビットストリームを前記メモリセルアレイに用いられる並列ビットストリームに変換する少なくとも１つの直並列変換器と、
前記ｐ個の制御信号のそれぞれに応答して前記メモリセルアレイからの並列ビットストリームを受信し、前記並列ビットストリームを直列ビットストリームに変換する少なくとも１つの並直列変換器と、
を具備することを特徴とするメモリ装置。
【請求項３１】
外部クロック信号を直接的に受信して前記外部クロック信号を反転し、
前記反転外部クロック信号からｎ（ｎは２以上の定数）個の中間内部クロック信号を発生し、
前記ｎ個の中間内部クロック信号をＭ（Ｍは１以上の定数）回位相混合してｎ個の内部クロック信号を発生することを特徴とするクロック信号発生方法。
【請求項３２】
外部クロック信号と帰還クロック信号を受信し、
前記外部クロック信号の位相が前記帰還クロック信号の位相より進むとアップ信号を出力し、前記外部クロック信号の位相が前記帰還クロック信号の位相より遅れるとダウン信号を出力し、
前記アップ信号及び前記ダウン信号に応答して少なくとも１つの制御信号を発生し、
少なくともｎ（ｎは４以上の定数）個の内部クロック信号を直接的に発生し、前記少なくとも１つの制御信号が前記ｎ個の内部クロック信号の中で少なくとも１つの位相変化を制御し、
前記ｎ個の内部クロック信号のうち、少なくとも１つのクロック信号から前記帰還クロック信号を発生することを特徴とする、帰還クロック信号の位相を外部クロック信号の位相にロックキングする方法。
【図１Ａ】
【図１Ｂ】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４Ａ】
【図１４Ｂ】
【図１５Ａ】
【図１５Ｂ】
【図１６】
【図１７Ａ】
【図１７Ｂ】
【図１７Ｃ】
【図１７Ｄ】
【図１７Ｅ】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図１Ｂ】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４Ａ】
【図１４Ｂ】
【図１５Ａ】
【図１５Ｂ】
【図１６】
【図１７Ａ】
【図１７Ｂ】
【図１７Ｃ】
【図１７Ｄ】
【図１７Ｅ】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２００７−１２４６６０（Ｐ２００７−１２４６６０Ａ）
【公開日】平成１９年５月１７日（２００７．５．１７）
【国際特許分類】
【出願番号】特願２００６−２９１５６３（Ｐ２００６−２９１５６３）
【出願日】平成１８年１０月２６日（２００６．１０．２６）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【Ｆターム（参考）】
【公開日】平成１９年５月１７日（２００７．５．１７）
【国際特許分類】
【出願日】平成１８年１０月２６日（２００６．１０．２６）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【Ｆターム（参考）】
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