ＴＤＣ回路
【課題】解像度が小さく測定精度が高い時間測定を行うことができるＴＤＣ回路を提供する。
【解決手段】ＴＤＣ回路１は、共通の構成を有する３２個の単位セル１１０〜１１３１がリング状に接続されたリング部１０等を備える。単位セル１１は、第１インバータ回路１１１，第２インバータ回路１１２，スイッチＳＷ０，スイッチＳＷ１およびスイッチＳＷ２を含む。第１インバータ回路１１１のＰＭＯＳトランジスタのゲート幅は、第２インバータ回路１１２のＰＭＯＳトランジスタのゲート幅のαｐ倍である。第２インバータ回路１１１のＮＭＯＳトランジスタのゲート幅は、第１インバータ回路１１２のＮＭＯＳトランジスタのゲート幅のαｎ倍である。αｐおよびαｎの双方が１より大きいか又は双方が１より小さい。
【解決手段】ＴＤＣ回路１は、共通の構成を有する３２個の単位セル１１０〜１１３１がリング状に接続されたリング部１０等を備える。単位セル１１は、第１インバータ回路１１１，第２インバータ回路１１２，スイッチＳＷ０，スイッチＳＷ１およびスイッチＳＷ２を含む。第１インバータ回路１１１のＰＭＯＳトランジスタのゲート幅は、第２インバータ回路１１２のＰＭＯＳトランジスタのゲート幅のαｐ倍である。第２インバータ回路１１１のＮＭＯＳトランジスタのゲート幅は、第１インバータ回路１１２のＮＭＯＳトランジスタのゲート幅のαｎ倍である。αｐおよびαｎの双方が１より大きいか又は双方が１より小さい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＴＤＣ（Time-to-Digital Converter）回路に関するものである。
【背景技術】
【０００２】
近年の半導体集積回路の製造プロセスの技術の進展に伴って、回路の動作電圧は低下する一方で、回路の動作速度は急激に向上している。このことから、電圧についての解像度を利用する処理より、時間についての解像度を利用する処理が有効となってきている。従来ではアナログ回路により為されていた処理をデジタル回路で実現することで、より高性能・小面積・低消費電力の回路を構成することができる場合がある。例えば、ＰＬＬ（Phase Lock Loop）回路については、デジタル回路で構成された完全デジタルＰＬＬ（ＡＤＰＬＬ: All-Digital PLL）回路が数多く提案されている。
【０００３】
ＴＤＣ回路は、ＡＤＰＬＬ回路の主要な一構成要素として用いられる他、時間を計測する機器の一構成要素として用いられる。ＴＤＣ回路は、入力信号が指示する２つの時刻の間の時間をデジタル値として出力するものである。ＴＤＣ回路の性能はＡＤＰＬＬ回路の出力ジッタ等の性能に影響を及ぼすので、ＴＤＣ回路の高精度化が要求されている。このことから、様々な構成のＴＤＣ回路が提案されている。
【０００４】
例えば、バーニア（Vernier）型ＴＤＣ回路は、一定の遅延時間τ１の複数個の遅延回路が縦列接続された第１遅延ラインと、一定の遅延時間τ２の複数個の遅延回路が縦列接続された第２遅延ラインと、複数個のＤフリップフロップを備える。ただし、τ１≠τ２である。バーニア型ＴＤＣ回路では、第１遅延ラインの第ｎ段の遅延回路の出力端は第ｎ段のＤフリップフロップのＤ入力端子に接続され、また、第２遅延ラインの第ｎ段の遅延回路の出力端は第ｎ段のＤフリップフロップのクロック入力端子に接続される。
【０００５】
バーニア型ＴＤＣ回路は、第１遅延ラインの初段の遅延回路に第１信号を入力し、第２遅延ラインの初段の遅延回路に第２信号を入力して、複数個のＤフリップフロップそれぞれの出力値に基づいて、第１信号および第２信号それぞれが指示する時刻の間の時間をデジタル値として得ることができる。このバーニア型ＴＤＣ回路の時間測定の解像度は、遅延時間τ１と遅延時間τ２との差Δτに応じたものとなる。
【０００６】
また、非特許文献１には、パルス消失（Pulse-Shrinking）型ＴＤＣ回路が提案されている。パルス消失型ＴＤＣ回路は、入力パルス信号の立上り時刻と立下り時刻との間の時間（すなわち、パルス幅）をデジタル値として出力するものである。パルス消失型ＴＤＣ回路は、ＮＡＮＤ回路と複数のインバータ回路とがリング状に接続された構成を有している。ＮＡＮＤ回路は、そのリングへパルス信号を導入する為に設けられている。
【０００７】
パルス消失型ＴＤＣ回路では、インバータ回路とＮＡＮＤ回路との間で立上り遅延時間および立下り遅延時間が異なっていることから、ＮＡＮＤ回路を介してパルス信号がリングへ導入されると、その信号がリングを伝搬していく間にパルス幅が変化していき、やがてパルスが消失する。パルス消失型ＴＤＣ回路は、リング状に接続された複数のインバータ回路のうちの何れかのインバータ回路から出力されるデータのレベル遷移事象を計数することで、入力パルス信号のパルス幅をデジタル値として得ることができる。このパルス消失型ＴＤＣ回路の時間測定の解像度は、インバータ回路とＮＡＮＤ回路との間での立上り遅延時間および立下り遅延時間の差に応じたものとなる。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】Poki Chen, Shen-Iuan Liu, and Jingshown Wu, "A CMOSPulse-Shrinking Delay Element For Time Interval Measurement," IEEETRANSACTIONS ON CIRCUITS AND SYSTEMS-II: ANALOG AND DIGITAL SIGNAL PROCESSING,VOL.47, NO.9, pp.954-958, 2000.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
バーニア型ＴＤＣ回路は、理論上では、遅延時間τ１と遅延時間τ２との差Δτを小さくすれば、バーニア型ＴＤＣ回路における時間測定の解像度を小さくすることができる。しかし、実際の製造プロセスでは遅延回路の遅延時間τ１，τ２にばらつきが存在することから、時間測定の解像度を小さくする為に遅延時間差Δτを小さく設計すると、遅延時間τ１と遅延時間τ２との大小関係が設計と実際とで逆転することがある。したがって、バーニア型ＴＤＣ回路で実際に実現することができる時間測定の解像度としては数ｐｓ程度が限界である。
【００１０】
一方、パルス消失型ＴＤＣ回路の時間測定の解像度は、インバータ回路とＮＡＮＤ回路との間での立上り遅延時間および立下り遅延時間の差に応じたものとなるが、立上り遅延時間はＰＭＯＳトランジスタの性能に依存するのに対して、立下り遅延時間はＮＭＯＳトランジスタの性能に依存するので、特にＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間で独立な特性ばらつきが生じたときには、時間測定の分解能への影響が大きい。時間測定の解像度を小さくする為に遅延時間差を小さく設計すると、遅延時間の大小関係が設計と実際とで逆転することがある。したがって、パルス消失型ＴＤＣ回路で実際に実現することができる時間測定の解像度を小さくするにも限界がある。非特許文献１に記載されたパルス消失型ＴＤＣ回路の時間測定の解像度は６８ｐｓである。
【００１１】
また、パルス消失型ＴＤＣ回路におけるリングは、複数のインバータ回路のみから構成された均一なものではなく、ＮＡＮＤ回路も挿入されていることにより不均一なものとなっている。したがって、複数のインバータ回路それぞれから出力されるデータのレベル遷移事象を計数することで解像度を小さくしようとしても、入力パルス信号のパルス幅に対して出力デジタル値は非線形となる。
【００１２】
さらに、パルス消失型ＴＤＣ回路では、入力パルス信号は、ＮＡＮＤ回路を介してインバータ回路リングに導入されることから、その導入の際にＮＡＮＤ回路を通過する為に所定幅（数百ｐｓ程度）以上のパルス幅を有することが必要である。したがって、測定可能な時間に同程度のオフセットが必要となる。
【００１３】
本発明は、上記問題点を解消する為になされたものであり、解像度が小さく測定精度が高い時間測定を行うことができるＴＤＣ回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明のＴＤＣ回路は、第１信号および第２信号それぞれが指示する時刻の間の時間をデジタル値として出力するＴＤＣ回路であって、共通の構成を有する複数個の単位セルがリング状に接続されてなるリング部と、複数個の単位セルのうちの何れかの単位セルから出力されるデータのレベル遷移事象を計数して当該計数結果に応じたデジタル値を出力する計数部と、リング部および計数部それぞれの動作を制御する制御部とを備える。
【００１５】
複数個の単位セルそれぞれは、(1) 前段の単位セルから出力されるデータを入力する入力端と、後段の単位セルへデータを出力する出力端と、入力端から出力端へ向かって順に設けられた第１インバータ回路，第２インバータ回路およびスイッチＳＷ０と、出力端と第１基準電位端との間に設けられたスイッチＳＷ１と、出力端と第２基準電位端との間に設けられたスイッチＳＷ２とを含み、(2) 自段の単位セルの入力端が前段の単位セルの出力端と接続され、自段の単位セルの出力端が後段の単位セルの入力端と接続されて、リング状に接続され、(3) 第１インバータ回路および第２インバータ回路それぞれがＰＭＯＳトランジスタおよびＮＭＯＳトランジスタにより構成されたＣＭＯＳ回路であり、第１インバータ回路のＰＭＯＳトランジスタのゲート幅が第２インバータ回路のＰＭＯＳトランジスタのゲート幅のαｐ倍であり、第２インバータ回路のＮＭＯＳトランジスタのゲート幅が第１インバータ回路のＮＭＯＳトランジスタのゲート幅のαｎ倍であって、αｐおよびαｎの双方が１より大きいか又は双方が１より小さい。
【００１６】
このとき、制御部は、(1) 第１段階において、複数個の単位セルそれぞれのスイッチＳＷ０のうち何れか２つの第１単位セルおよび第２単位セルそれぞれのスイッチＳＷ０を選択的にオフ状態とし、複数個の単位セルそれぞれのスイッチＳＷ１のうち第１単位セルのスイッチＳＷ１を選択的にオン状態とし、複数個の単位セルそれぞれのスイッチＳＷ２のうち第２単位セルのスイッチＳＷ２を選択的にオン状態とし、(2) 第１段階に続く第２段階において、計数部による計数動作を開始させ、第１信号が指示する第１時刻以前に第１単位セルのスイッチＳＷ１をオフ状態に転じさせ、第１時刻に第１単位セルのスイッチＳＷ０をオン状態に転じさせ、第２信号が指示する第２時刻以前に第２単位セルのスイッチＳＷ２をオフ状態に転じさせ、第２時刻に第２単位セルのスイッチＳＷ０をオン状態に転じさせる。
【００１７】
或いは、複数個の単位セルそれぞれは、(1) 前段の単位セルから出力されるデータを入力する第１入力端および第２入力端と、後段の単位セルへデータを出力する第１出力端および第２出力端と、第２入力端から第１出力端へ向かって順に設けられた第１インバータ回路およびスイッチＳＷ１０と、第１入力端から第２出力端へ向かって順に設けられた第２インバータ回路およびスイッチＳＷ２０と、第１出力端と第１基準電位端との間に設けられたスイッチＳＷ１１と、第１出力端と第２基準電位端との間に設けられたスイッチＳＷ１２と、第２出力端と第１基準電位端との間に設けられたスイッチＳＷ２１と、第２出力端と第２基準電位端との間に設けられたスイッチＳＷ２２とを含み、(2) 第１インバータ回路および第２インバータ回路を含んで差動バッファを構成しており、(3) 自段の単位セルの第１入力端が前段の単位セルの第１出力端と接続され、自段の単位セルの第２入力端が前段の単位セルの第２出力端と接続され、自段の単位セルの第１出力端が後段の単位セルの第１入力端と接続され、自段の単位セルの第２出力端が後段の単位セルの第２入力端と接続されて、リング状に接続され、(4) 第１インバータ回路および第２インバータ回路それぞれがＰＭＯＳトランジスタおよびＮＭＯＳトランジスタにより構成されたＣＭＯＳ回路であり、第１インバータ回路のＰＭＯＳトランジスタのゲート幅が第２インバータ回路のＰＭＯＳトランジスタのゲート幅のαｐ倍であり、第２インバータ回路のＮＭＯＳトランジスタのゲート幅が第１インバータ回路のＮＭＯＳトランジスタのゲート幅のαｎ倍であって、αｐおよびαｎの双方が１より大きいか又は双方が１より小さい。
【００１８】
このとき、制御部は、(1) 第１段階において、複数個の単位セルそれぞれのスイッチＳＷ１０，ＳＷ２０のうち何れか２つの第１単位セルおよび第２単位セルそれぞれのスイッチＳＷ１０，ＳＷ２０を選択的にオフ状態とし、複数個の単位セルそれぞれのスイッチＳＷ１１，ＳＷ２２のうち第１単位セルのスイッチＳＷ１１，ＳＷ２２を選択的にオン状態とし、複数個の単位セルそれぞれのスイッチＳＷ１２，ＳＷ２１のうち第２単位セルのスイッチＳＷ１２，ＳＷ２１を選択的にオン状態とし、(2) 第１段階に続く第２段階において、計数部による計数動作を開始させ、第１信号が指示する第１時刻以前に第１単位セルのスイッチＳＷ１１，ＳＷ２２をオフ状態に転じさせ、第１時刻に第１単位セルのスイッチＳＷ１０，ＳＷ２０をオン状態に転じさせ、第２信号が指示する第２時刻以前に第２単位セルのスイッチＳＷ１２，ＳＷ２１をオフ状態に転じさせ、第２時刻に第２単位セルのスイッチＳＷ１０，ＳＷ２０をオン状態に転じさせる。
【００１９】
本発明のＴＤＣ回路では、計数部は、複数個の単位セルのうちの何れか１個の単位セルから出力されるデータのレベル遷移事象を計数して得られた計数結果と、その計数結果が得られるまでに複数個の単位セルのうちの他の何れかの１以上の単位セルから出力されるデータのレベル遷移状況とに基づいて、第１信号および第２信号それぞれが指示する時刻の間の時間に応じたデジタル値を出力するのが好適である。
【００２０】
本発明のＴＤＣ回路では、複数個の単位セルそれぞれにおいて、第１インバータ回路が、互いに並列的に設けられたインバータＩ１１とインバータＩ１２とを含み、第２インバータ回路が、互いに並列的に設けられたインバータＩ２１とインバータＩ２２とを含み、半導体基板上において、インバータＩ１１，Ｉ２１，Ｉ２２，Ｉ１２の順に配置され、または、インバータＩ２１，Ｉ１１，Ｉ１２，Ｉ２２の順に配置されているのが好適である。このとき、複数個の単位セルのうち奇数番目の単位セルでは半導体基板上においてインバータＩ１１，Ｉ２１，Ｉ２２，Ｉ１２の順に配置され、複数個の単位セルのうち偶数番目の単位セルでは半導体基板上においてインバータＩ２１，Ｉ１１，Ｉ１２，Ｉ２２の順に配置されているのが好適である。
【００２１】
また、本発明のＴＤＣ回路では、複数個の単位セルそれぞれが、第１インバータ回路に対して並列的に設けられた第１トライステートインバータ回路と、第２インバータ回路に対して並列的に設けられた第２トライステートインバータ回路とを更に含むのが好適である。
【発明の効果】
【００２２】
本発明のＴＤＣ回路は、解像度が小さく測定精度が高い時間測定を行うことができる。
【図面の簡単な説明】
【００２３】
【図１】第１実施形態のＴＤＣ回路１の構成を示す図である。
【図２】第１実施形態のＴＤＣ回路１に含まれる単位セル１１の構成を示す図である。
【図３】第１実施形態のＴＤＣ回路１における第１段階終了時点での３２個の単位セル１１０〜１１３１それぞれのスイッチＳＷ０，ＳＷ１，ＳＷ２の各状態の一例を示す図表である。
【図４】第１実施形態のＴＤＣ回路１における第２段階の動作の一例を示すタイミングチャートである。
【図５】第１実施形態のＴＤＣ回路１における計数部２０の動作例を説明する図である。
【図６】第２実施形態のＴＤＣ回路２のリング部４０の構成を示す図である。
【図７】第２実施形態のＴＤＣ回路２に含まれる単位セル４１の構成を示す図である。
【図８】第２実施形態のＴＤＣ回路２における第１段階終了時での３２個の単位セル４１０〜４１３１それぞれのスイッチＳＷ１０，ＳＷ２０，ＳＷ１１，ＳＷ１２，ＳＷ２１，ＳＷ２２の各状態の一例を示す図表である。
【図９】第２実施形態のＴＤＣ回路２における第２段階の動作の一例を示すタイミングチャートである。
【図１０】単位セル４１の第１変形例である単位セル４１Ａの構成を示す図である。
【図１１】単位セル４１の第１変形例である単位セル４１Ａのレイアウト例を説明する図である。
【図１２】単位セル４１の第１変形例である単位セル４１Ａの他のレイアウト例を説明する図である。
【図１３】単位セル４１の第２変形例である単位セル４１Ｂの構成を示す図である。
【図１４】シミュレーションの結果を示す図である。
【図１５】シミュレーションの結果を示す図である。
【図１６】シミュレーションの結果を示す図である。
【発明を実施するための形態】
【００２４】
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００２５】
図１は、第１実施形態のＴＤＣ回路１の構成を示す図である。第１実施形態のＴＤＣ回路１は、第１信号および第２信号それぞれが指示する時刻の間の時間をデジタル値として出力するものであって、リング部１０および計数部２０、ならびに、これらリング部１０および計数部２０それぞれの動作を制御する制御部３０を備える。
【００２６】
リング部１０は、共通の構成を有する３２個の単位セル１１０〜１１３１がリング状に接続されたものである。リング部１０において、単位セル１１０の出力端は単位セル１１３１の入力端に接続されている。単位セル１１ｎの出力端は単位セル１１ｎ−１の入力端に接続されている。ただし、ｎは１以上３１以下の各整数である。なお、本実施形態ではリング部１０に含まれる単位セルの個数を３２とするが、本発明は単位セルの個数が２以上であればよい。
【００２７】
計数部２０は、３２個の単位セル１１０〜１１３１のうちの何れかの単位セルから出力されるデータのレベル遷移事象を計数して当該計数結果に応じたデジタル値を出力する。計数部２０は、カウンタ２１およびエッジ検出部２２１〜２２３１を含む。
【００２８】
カウンタ２０は、Ｄフリップフロップ２３０〜２３７およびインバータ２４０〜２４７を含み、リップルカウンタを構成している。カウンタ２１は、単位セル１１０の出力端から出力されるデータのレベル遷移事象（例えば、ローレベルからハイレベルに転じる事象である立上りエッジ）を計数して、その計数結果であるデジタル値Ｄ[7:0]を出力する。
【００２９】
エッジ検出部２２１〜２２３１は共通の構成を有する。各エッジ検出部２２ｎは、Ｄフリップフロップ２５，インバータ２６およびセレクタ２７を含む。Ｄフリップフロップ２５は、カウンタ２０に含まれるＤフリップフロップ２３０と共通の構成を有する。各エッジ検出部２２ｎにおいて、Ｄフリップフロップ２５は、対応する単位セル１１ｎの出力されるデータをクロック入力端子に入力し、Ｑ出力端子から出力されたデータがインバータ２６により論理反転されたものをＤ入力端子に入力する。また、各エッジ検出部２２ｎにおいて、セレクタ２７は、カウンタ２１から出力されるデジタル値の最下位ビットのデータＤ[0]が値０であるときに、Ｄフリップフロップ２５のＱ出力端子から出力されるデータを出力値Ｔ[n]として出力し、一方、データＤ[0]が値１であるときには、インバータ２６から出力されるデータを出力値Ｔ[n]として出力する。
【００３０】
図２は、第１実施形態のＴＤＣ回路１に含まれる単位セル１１の構成を示す図である。なお、３２個の単位セル１１０〜１１３１は共通の構成を有しているので、そのうちの任意のものを単位セル１１と呼ぶ。
【００３１】
単位セル１１は、前段の単位セルから出力されるデータを入力する入力端１１inと、後段の単位セルへデータを出力する出力端１１outとを有する。また、単位セル１１は、第１インバータ回路１１１，第２インバータ回路１１２，スイッチＳＷ０，スイッチＳＷ１およびスイッチＳＷ２を含み、また、ダミーのスイッチＳＷ０ｄ，スイッチＳＷ１ｄおよびスイッチＳＷ２ｄを更に含むのが好適である。
【００３２】
第１インバータ回路１１１，第２インバータ回路１１２およびスイッチＳＷ０は、入力端１１inから出力端１１outへ向かって順に設けられている。スイッチＳＷ１は、出力端１１outと第１基準電位端Ｖddとの間に設けられている。スイッチＳＷ２は、出力端１１outと第２基準電位端Ｖssとの間に設けられている。スイッチＳＷ１ｄは、第１インバータ回路１１１の出力端と第１基準電位端Ｖddとの間に設けられている。スイッチＳＷ２ｄは、第１インバータ回路１１１の出力端と第２基準電位端Ｖssとの間に設けられている。ただし、Ｖdd＞Ｖss である。
【００３３】
スイッチＳＷ０は、互いに並列的に接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタにより構成され、これらＰＭＯＳトランジスタおよびＮＭＯＳトランジスタが同時にオン状態とされ或いは同時にオフ状態とされる。スイッチＳＷ１およびＳＷ１ｄそれぞれは、ＰＭＯＳトランジスタにより構成され、互いに共通の構成を有する。また、スイッチＳＷ２およびＳＷ２ｄそれぞれは、ＮＭＯＳトランジスタにより構成され、互いに共通の構成を有する。ダミーのスイッチＳＷ１ｄおよびスイッチＳＷ２ｄは、第１インバータ回路１１１および第２インバータ回路１１２それぞれの負荷を互いに等しくするために設けられたものであって、常時オフ状態とされる。また、ダミーのスイッチＳＷ０ｄは常時オン状態とされる。
【００３４】
各単位セル１１において、自段の単位セルの入力端１１inが前段の単位セルの出力端１１outと接続され、自段の単位セルの出力端１１outが後段の単位セルの入力端１１inと接続される。これにより、３２個の単位セル１１０〜１１３１はリング状に接続される。
【００３５】
第１インバータ回路１１１および第２インバータ回路１１２それぞれは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタにより構成されたＣＭＯＳ回路である。第１インバータ回路１１１のＰＭＯＳトランジスタのゲート幅は、第２インバータ回路１１２のＰＭＯＳトランジスタのゲート幅のαｐ倍である。第２インバータ回路１１１のＮＭＯＳトランジスタのゲート幅は、第１インバータ回路１１２のＮＭＯＳトランジスタのゲート幅のαｎ倍である。αｐおよびαｎの双方が１より大きいか又は双方が１より小さい。
【００３６】
このように構成される単位セル１１では、スイッチＳＷ０がオン状態であってスイッチＳＷ１，ＳＷ２がオフ状態であるとき、入力端１１inにパルスが入力されると、パルス幅が一定量だけ変化したパルスが出力端１１outから出力される。αｐおよびαｎの双方が１より大きいか又は双方が１より小さいことから、入力端１１in入力時のパルスに対する出力端１１out出力時のパルスのパルス幅変化に対して、第１インバータ回路１１１および第２インバータ回路１１２それぞれは共に増加または共に減少の寄与をする。共通の構成を有する単位セル１１０〜１１３１がリング状に接続されているから、パルスが各単位セルを通過する度にパルス幅は一定量Δだけ変化し、また、パルスがリングを１巡回する度にパルス幅は一定量３２Δだけ変化する。
【００３７】
次に、リング部１０および計数部２０それぞれの動作について説明する。以下に説明する動作は制御部３０による制御の下に行われる。
【００３８】
第１段階において、３２個の単位セル１１０〜１１３１それぞれのスイッチＳＷ０のうち、何れか２つの第１単位セルおよび第２単位セルそれぞれのスイッチＳＷ０が選択的にオフ状態とされ、第１単位セルおよび第２単位セルを除く他の単位セルのスイッチＳＷ０がオン状態とされる。３２個の単位セル１１０〜１１３１それぞれのスイッチＳＷ１のうち、第１単位セルのスイッチＳＷ１が選択的にオン状態とされ、第１単位セルを除く他の単位セルのスイッチＳＷ１がオフ状態とされる。また、３２個の単位セル１１０〜１１３１それぞれのスイッチＳＷ２のうち、第２単位セルのスイッチＳＷ２が選択的にオン状態とされ、第２単位セルを除く他の単位セルのスイッチＳＷ２がオフ状態とされる。
【００３９】
もし、３２個の単位セル１１０〜１１３１のうち第１単位セルおよび第２単位セルとして選ばれるものが固定であるならば、制御部３０により制御されることなく、第１単位セルおよび第２単位セルを除く他の単位セルのスイッチＳＷ０が常にオン状態とされていてもよいし、第１単位セルを除く他の単位セルのスイッチＳＷ１が常にオフ状態とされていてもよいし、また、第２単位セルを除く他の単位セルのスイッチＳＷ２が常にオフ状態とされていてもよい。
【００４０】
図３は、第１実施形態のＴＤＣ回路１における第１段階終了時での３２個の単位セル１１０〜１１３１それぞれのスイッチＳＷ０，ＳＷ１，ＳＷ２の各状態の一例を示す図表である。ここでは、第１単位セルを単位セル１１１５とし、第２単位セルを単位セル１１３１とした。以降では、これを前提として説明を続ける。
【００４１】
同図には、３２個の単位セル１１０〜１１３１それぞれの出力端１１outから出力されるデータのレベルも示されている。１６個の単位セル１１０〜１１１５それぞれの出力端１１outから出力されるデータは１レベルとなり、１６個の単位セル１１１６〜１１３１それぞれの出力端１１outから出力されるデータは０レベルとなる。
【００４２】
また、第１段階において、計数部２０のカウンタ２１に含まれるＤフリップフロップ２３０〜２３７それぞれがリセットされ、エッジ検出部２２１〜２２３１それぞれに含まれるＤフリップフロップ２５それぞれがリセットされる。
【００４３】
第１段階に続く第２段階において、計数部２０による計数動作が開始される。また、図４に示されるように、第１信号が指示する第１時刻ｔ１以前に第１単位セル１１１５のスイッチＳＷ１がオフ状態に転じ、第１時刻ｔ１に第１単位セル１１１５のスイッチＳＷ０がオン状態に転じる。また、第２信号が指示する第２時刻ｔ２以前に第２単位セル１１３１のスイッチＳＷ２がオフ状態に転じ、第２時刻ｔ２に第２単位セル１１３１のスイッチＳＷ０がオン状態に転じる。例えば、第１信号が指示する第１時刻ｔ１は第１信号の立上りエッジの時刻であり、第２信号が指示する第２時刻ｔ２は第１信号の立上りエッジの時刻である。図４は、第１実施形態のＴＤＣ回路１における第２段階の動作の一例を示すタイミングチャートである。この図では、第１時刻ｔ１と第２時刻ｔ２との間の時間をＴdiffと表記している。
【００４４】
第１単位セル１１１５のスイッチＳＷ１と第２単位セル１１３１のスイッチＳＷ２とは同時にオフ状態に転じてもよい。第１時刻ｔ１に、第１単位セル１１１５のスイッチＳＷ１がオフ状態に転じると同時に、第１単位セル１１１５のスイッチＳＷ０がオン状態に転じてもよい。また、第２時刻ｔ２に、第２単位セル１１３１のスイッチＳＷ２がオフ状態に転じると同時に、第２単位セル１１３１のスイッチＳＷ０がオン状態に転じてもよい。
【００４５】
なお、第１単位セル１１１５において、スイッチＳＷ１がオフ状態に転じた後であってスイッチＳＷ０がオン状態に転じる前の期間では、出力端１１outはハイインピーダンス状態であるが、暫くの間は１レベルの出力が維持されているので、その間にスイッチＳＷ０がオン状態に転じる。第２単位セル１１３１においても同様である。
【００４６】
第１段階終了時には、出力データがレベル１である単位セルの個数、および、出力データがレベル０である単位セルの個数は、共に１６個である。第１時刻ｔ１に第１単位セル１１１５のスイッチＳＷ０がオン状態に転じると、この第１単位セル１１１５およびこれ以降の単位セルの出力データが順次に０レベルに転じていく。また、第２時刻ｔ２に第２単位セル１１３１のスイッチＳＷ０がオン状態に転じると、この第２単位セル１１３１およびこれ以降の単位セルの出力データが順次に１レベルに転じていく。
【００４７】
もし、第１信号が指示する第１時刻ｔ１と第２信号が指示する第２時刻ｔ２とが互いに同じであれば、その時刻直後では、出力レベル１である単位セルの個数、および、出力レベル０である単位セルの個数は、共に１６個である。第１時刻ｔ１および第２時刻ｔ２のうち何れか遅い時刻の直後では、出力レベル１である単位セルの個数と出力レベル０である単位セルの個数との差は、第１時刻ｔ１と第２時刻ｔ２との間の時間Ｔdiffに応じたものである。なお、出力レベル１である単位セルの個数と出力レベル０である単位セルの個数との差は、リングを巡回するパルスの初期幅に対応する。
【００４８】
第１時刻ｔ１および第２時刻ｔ２のうち何れか遅い時刻より以降では、このようなパルスが、リング状に接続された３２個の単位セル１１０〜１１３１を巡回する。このパルスが巡回して行くに従って、パルス幅は単調に増加または減少していき、やがて、パルスが消滅する。このパルス消滅まで、単位セル１１０の出力端１１outから出力されるデータの立上りエッジがカウンタ２１により計数されて、計数結果であるデジタル値Ｄ[7:0]が得られる。パルス１巡回当りのパルス幅の変化量３２Δが一定であるので、デジタル値Ｄ[7:0]は、当初のパルス幅に応じたものであり、ひいては、第１信号および第２信号それぞれが指示する時刻の間の時間に応じたものである。
【００４９】
ここで、リング部１０を構成する単位セルの個数をＮとし、第１時刻ｔ１と第２時刻ｔ２との間の時間Ｔdiffを０として、上記のような動作を行ったときに、パルス消滅までにパルスがリングを巡回する回数をＭ０とし、パルス消滅までに要する時間をＴinitとすると、これらのパラメータの間に下記（１）式の関係が成り立つ。
Ｔinit＝Ｎ・Δ・Ｍ０ …（１）
【００５０】
また、第１時刻ｔ１と第２時刻ｔ２との間の任意の時間Ｔdiffに対し、上記のような動作を行ったときに、パルス消滅までにパルスがリングを巡回する回数をＭとすると、これらのパラメータの間に下記（２）式の関係が成り立つ。
Ｔinit−Ｔdiff＝Ｎ・Δ・Ｍ …（２）
【００５１】
上記（１）式および（２）式から下記（３）式が得られる。
Ｔdiff＝Ｎ・Δ（Ｍ０−Ｍ） …（３）
【００５２】
αｐ＝αｎ＝α とすると、立上り遅延時間ｔdrと立下り遅延時間ｔdfとの間には下記（４）式の関係があり、これを用いると上記（３）式は下記（５）式で表される。
Δ＝ｔdr−ｔdf＝（α−１）ｔdf …（４）
Ｔdiff＝Ｎ・（α−１）ｔdf（Ｍ０−Ｍ） …（５）
【００５３】
この（５）式から判るように、パルス消滅までにパルスがリングを巡回する回数Ｍ（すなわち、カウンタ２１による計数結果であるデジタル値Ｄ[7:0]）から、第１時刻ｔ１と第２時刻ｔ２との間の時間Ｔdiffが得られる。
【００５４】
時間計測の解像度を向上させるために、計数部２０は、単位セル１１０から出力されるデータのレベル遷移事象をカウンタ２１により計数して得られた計数結果と、その計数結果が得られるまでに３２個の単位セル１１０〜１１３１のうちの他の何れかの１以上の単位セルから出力されるデータのレベル遷移状況とに基づいて、第１信号および第２信号それぞれが指示する時刻の間の時間Ｔdiffに応じたデジタル値を出力するのが好適である。図１に示された構成では、各単位セル１１ｎから出力されるデータのレベル遷移状況がエッジ検出部２２ｎにより検出される。ｎは１以上３１以下の各整数である。
【００５５】
図５は、第１実施形態のＴＤＣ回路１における計数部２０の動作例を説明する図である。なお、ここでは、図示および説明の便宜のために、リングを構成する単位セルの個数Ｎを６とし、各基本セルにおける立上り遅延時間と立下り遅延時間との差を無視して、各基本セル１１の出力、各エッジ検出部２２のＤフリップフロップ２５の出力、および、各エッジ検出部２２のセレクタ２７の出力、を纏めた。単位セル１１２を第１単位セルとし、単位セル１１５を第２単位セルとして、第１段階終了時点では、単位セル１１０〜１１２の出力レベルを１とし、単位セル１１５〜１１３の出力レベルを０とした。１単位セル分のパルス移動をパルス移動量１としている。
【００５６】
この図に示されるように、パルスが１巡回する度に、カウンタ２１の出力は値１だけ大きくなる。パルスが丁度ｍ巡回した時点では、全てのエッジ検出部２２５〜２２１それぞれのセレクタ２７の出力値は０である。パルスが丁度ｍ巡回した後に更に１単位セル分だけ移動した時点では、１個のエッジ検出部２２５のセレクタ２７の出力値は１であり、他のエッジ検出部２２４〜２２１それぞれのセレクタ２７の出力値は０である。パルスが丁度ｍ巡回した後に更に２単位セル分だけ移動した時点では、２個のエッジ検出部２２５〜２２４のセレクタ２７の出力値は１であり、他のエッジ検出部２２３〜２２１それぞれのセレクタ２７の出力値は０である。以降も同様にして、各エッジ検出部２２ｎのセレクタ２７の出力値は変化していき、パルスが丁度ｍ巡回した後に更に５単位セル分だけ移動した時点では、全てのエッジ検出部２２５〜２２１のセレクタ２７の出力値は１である。
【００５７】
以上のように、各エッジ検出部２２ｎの出力値Ｔ[n]は thermometer code となっている。計数部２０は、カウンタ２１による計数結果であるデジタル値Ｄ[7:0]を出力するとともに、各エッジ検出部２２ｎの出力値Ｔ[n]をも出力する。パルス消失時点で、デジタル値Ｄ[7:0] に基づいてパルスがＭ巡回したことが判り、さらに、値Ｔ[5]〜Ｔ[1]に基づいてＭ巡回後のパルス移動量が判る。このように、計数部２０がカウンタ２１に加えてエッジ検出部２２を含むことにより、時間計測の解像度を向上させることができる。
【００５８】
第１実施形態のＴＤＣ回路１におけるリング部１０は、共通の構成を有する複数の単位セル１１がリング状に接続されたものであって、各単位セル１１に含まれる２個のインバータ回路１１１，１１２を構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタそれぞれのゲート幅比αｐ，αｎに応じた解像度で時間測定をすることができる（上記（５）式）。これら４個のトランジスタは、半導体基板上に形成される際に互いに近い領域に形成され、ゲート幅比が比較的高精度に設計どおりに実現され得る。また、半導体基板上の位置によってプロセス条件が幾らか異なるとしても、４個のトランジスタの間の配置関係によっては、ゲート幅比αｐの誤差に因る解像度の変動とゲート幅比αｎの誤差に因る解像度の変動とを互いに相殺させることができる。したがって、このＴＤＣ回路１は、所望の解像度を高精度に実現することができ、時間測定の解像度を小さくすることができる。
【００５９】
また、第１実施形態のＴＤＣ回路１におけるリング部１０は、共通の構成を有する複数の単位セル１１がリング状に接続されたものであって、このリングの途中に他の回路が挿入されることはない。また、各単位セル１１の出力端は、後段の単位セルの入力端およびＤフリップフロップのクロック端子に接続され、共通の負荷を有している。このことから、パルスが１単位セルを通過する度に受けるパルス幅変動は一定である。したがって、このＴＤＣ回路１は、計数部２０がカウンタ２１に加えてエッジ検出部エッジ検出部２２１〜２２３１を備えることにより、パルス消失時点で、デジタル値Ｄ[7:0] に基づいてパルスがＭ巡回したことが判り、さらに、値Ｔ[5]〜Ｔ[1]に基づいてＭ巡回後のパルス移動量が判り、時間Ｔdiffに対して線形な計数結果を得ることができるので、所望の解像度を更に高精度に実現することができ、時間計測の解像度を更に小さくすることができる。
【００６０】
さらに、第１実施形態のＴＤＣ回路１は、非特許文献１に記載されたＴＤＣ回路の如くリング部へパルスを入力するのではなく、第１段階においてリング部１０の単位セル１１０〜１１３１の各スイッチを初期設定した後に、第２段階において単位セル１１０〜１１３１のうちの第１単位セルのスイッチＳＷ０を第１時刻ｔ１にオン状態とするとともに第２単位セルのスイッチＳＷ０を第２時刻ｔ２にオン状態とすることで、時間Ｔdiffに応じた初期パルス幅を有するパルスがリングを巡回し始める。したがって、このＴＤＣ回路１は、非特許文献１に記載されたＴＤＣ回路の如く測定可能な時間にオフセットを必要とすることなく、時間Ｔdiffが短くても、解像度が小さく測定精度が高い時間測定を行うことができる。
【００６１】
次に、第２実施形態のＴＤＣ回路２について説明する。第２実施形態のＴＤＣ回路２は、第１信号および第２信号それぞれが指示する時刻の間の時間をデジタル値として出力するものであって、第１実施形態におけるリング部１０に替えてリング部４０を備え、また、計数部および制御部を備える。第２実施形態における計数部は、第１実施形態における計数部と同様の構成を有する。
【００６２】
図６は、第２実施形態のＴＤＣ回路２のリング部４０の構成を示す図である。なお、同図では計数部および制御部の図示が省略されている。リング部４０は、共通の構成を有する３２個の単位セル４１０〜４１３１がリング状に接続されたものである。リング部４０において、単位セル４１０の出力端は単位セル４１３１の入力端に接続されている。単位セル４１ｎの出力端は単位セル４１ｎ−１の入力端に接続されている。ただし、ｎは１以上３１以下の各整数である。
【００６３】
図７は、第２実施形態のＴＤＣ回路２に含まれる単位セル４１の構成を示す図である。なお、３２個の単位セル４１０〜４１３１は共通の構成を有しているので、そのうちの任意のものを単位セル４１と呼ぶ。第１実施形態では各単位セル１１はシングルエンド信号を入出力したのに対して、第２実施形態では各単位セル４１は差動信号を入出力する。
【００６４】
単位セル４１は、前段の単位セルから出力されるデータを入力する第１入力端４１inpおよび第２入力端４１innと、後段の単位セルへデータを出力する第１出力端４１outpおよび第２出力端４１outnとを有する。また、単位セル４１は、第１インバータ回路４１１，第２インバータ回路４１２，インバータ回路４１３，インバータ回路４１４，スイッチＳＷ１０，スイッチＳＷ１１，スイッチＳＷ１２，スイッチＳＷ２０，スイッチＳＷ２１およびスイッチＳＷ２２を含む。
【００６５】
第１インバータ回路４１１およびスイッチＳＷ１０は、第２入力端４１innから第１出力端４１outpへ向かって順に設けられている。第２インバータ回路４１２およびスイッチＳＷ２０は、第１入力端４１inpから第２出力端４１outnへ向かって順に設けられている。スイッチＳＷ１１は、第１出力端４１outpと第１基準電位端Ｖddとの間に設けられている。スイッチＳＷ１２は、第１出力端４１outpと第２基準電位端Ｖssとの間に設けられている。スイッチＳＷ２１は、第２出力端４１outnと第１基準電位端Ｖddとの間に設けられている。スイッチＳＷ２２は、第２出力端４１outnと第２基準電位端Ｖssとの間に設けられている。ただし、Ｖdd＞Ｖss である。
【００６６】
スイッチＳＷ１０およびスイッチＳＷ２０それぞれは、互いに並列的に接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタにより構成され、これらＰＭＯＳトランジスタおよびＮＭＯＳトランジスタが同時にオン状態とされ或いは同時にオフ状態とされる。スイッチＳＷ１１およびスイッチＳＷ２１それぞれは、ＰＭＯＳトランジスタにより構成され、互いに共通の構成を有する。また、スイッチＳＷ１２およびスイッチＳＷ２２それぞれは、ＮＭＯＳトランジスタにより構成され、互いに共通の構成を有する。
【００６７】
インバータ回路４１３の入力端は第２インバータ回路４１２に出力端に接続され、インバータ回路４１３の出力端は第１インバータ回路４１１に出力端に接続されている。インバータ回路４１４の入力端は第１インバータ回路４１１に出力端に接続され、インバータ回路４１４の出力端は第２インバータ回路４１２に出力端に接続されている。インバータ回路４１１〜４１３は差動バッファを構成している。
【００６８】
各単位セル４１において、自段の単位セルの第１入力端４１inpが前段の単位セルの第１出力端４１outpと接続され、自段の単位セルの第２入力端４１innが前段の単位セルの第２出力端４１outnと接続され、自段の単位セルの第１出力端４１outpが後段の単位セルの第１入力端４１inpと接続され、自段の単位セルの第２出力端４１outnが後段の単位セルの第２入力端４１innと接続される。これにより、３２個の単位セル４１０〜４１３１はリング状に接続される。
【００６９】
第１インバータ回路４１１および第２インバータ回路４１２それぞれは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタにより構成されたＣＭＯＳ回路である。第１インバータ回路４１１のＰＭＯＳトランジスタのゲート幅は、第２インバータ回路４１２のＰＭＯＳトランジスタのゲート幅のαｐ倍である。第２インバータ回路４１２のＮＭＯＳトランジスタのゲート幅は、第１インバータ回路４１１のＮＭＯＳトランジスタのゲート幅のαｎ倍である。αｐおよびαｎの双方が１より大きいか又は双方が１より小さい。
【００７０】
このように構成される単位セル４１では、スイッチＳＷ１０，ＳＷ２０がオン状態であってスイッチＳＷ１１，ＳＷ１２，ＳＷ２１，ＳＷ２２がオフ状態であるとき、入力端４１inp，４１innに差動信号のパルスが入力されると、パルス幅が一定量だけ変化した差動信号のパルスが出力端４１outp，４１outntから出力される。αｐおよびαｎの双方が１より大きいか又は双方が１より小さいことから、入力時のパルスに対する出力時のパルスのパルス幅変化に対して、第１インバータ回路４１１および第２インバータ回路４１２それぞれは共に増加または共に減少の寄与をする。共通の構成を有する単位セル４１０〜４１３１がリング状に接続されているから、パルスが各単位セルを通過する度にパルス幅は一定量Δだけ変化し、また、パルスがリングを１巡回する度にパルス幅は一定量３２Δだけ変化する。
【００７１】
次に、リング部４０および計数部それぞれの動作について説明する。以下に説明する動作は制御部による制御の下に行われる。
【００７２】
第１段階において、３２個の単位セル４１０〜４１３１それぞれのスイッチＳＷ１０，ＳＷ２０のうち、何れか２つの第１単位セルおよび第２単位セルそれぞれのスイッチＳＷ１０，ＳＷ２０が選択的にオフ状態とされ、第１単位セルおよび第２単位セルを除く他の単位セルのスイッチＳＷ１０，ＳＷ２０がオン状態とされる。３２個の単位セル４１０〜４１３１それぞれのスイッチＳＷ１１，ＳＷ２２のうち、第１単位セルのスイッチＳＷ１１，ＳＷ２２が選択的にオン状態とされ、第１単位セルを除く他の単位セルのスイッチＳＷ１１，ＳＷ２２がオフ状態とされる。また、３２個の単位セル４１０〜４１３１それぞれのスイッチＳＷ１２，ＳＷ２１のうち、第２単位セルのスイッチＳＷ１２，ＳＷ２１が選択的にオン状態とされ、第２単位セルを除く他の単位セルのスイッチＳＷ１２，ＳＷ２１がオフ状態とされる。
【００７３】
もし、３２個の単位セル４１０〜４１３１のうち第１単位セルおよび第２単位セルとして選ばれるものが固定であるならば、制御部により制御されることなく、第１単位セルおよび第２単位セルを除く他の単位セルのスイッチＳＷ１０，ＳＷ２０が常にオン状態とされていてもよいし、第１単位セルを除く他の単位セルのスイッチＳＷ１１，ＳＷ２２が常にオフ状態とされていてもよいし、また、第２単位セルを除く他の単位セルのスイッチＳＷ１２，ＳＷ２１が常にオフ状態とされていてもよい。
【００７４】
図８は、第２実施形態のＴＤＣ回路２における第１段階終了時での３２個の単位セル４１０〜４１３１それぞれのスイッチＳＷ１０，ＳＷ２０，ＳＷ１１，ＳＷ１２，ＳＷ２１，ＳＷ２２の各状態の一例を示す図表である。ここでは、第１単位セルを単位セル４１１５とし、第２単位セルを単位セル４１３１とした。以降では、これを前提として説明を続ける。
【００７５】
同図には、３２個の単位セル４１０〜４１３１それぞれの出力端から出力される差動信号のレベルも示されている。１６個の単位セル４１０〜４１１５それぞれの出力端から出力される差動信号は１レベルとなり、１６個の単位セル４１１６〜４１３１それぞれの出力端から出力される差動信号は０レベルとなる。
【００７６】
第１段階に続く第２段階において、計数部による計数動作が開始される。また、図９に示されるように、第１信号が指示する第１時刻ｔ１以前に第１単位セル４１１５のスイッチＳＷ１１，ＳＷ２２がオフ状態に転じ、第１時刻ｔ１に第１単位セル４１１５のスイッチＳＷ１０，ＳＷ２０がオン状態に転じる。また、第２信号が指示する第２時刻ｔ２以前に第２単位セル４１３１のスイッチＳＷ１２，ＳＷ２１がオフ状態に転じ、第２時刻ｔ２に第２単位セル４１３１のスイッチＳＷ１０，ＳＷ２０がオン状態に転じる。例えば、第１信号が指示する第１時刻ｔ１は第１信号の立上りエッジの時刻であり、第２信号が指示する第２時刻ｔ２は第１信号の立上りエッジの時刻である。図９は、第２実施形態のＴＤＣ回路２における第２段階の動作の一例を示すタイミングチャートである。この図では、第１時刻ｔ１と第２時刻ｔ２との間の時間をＴdiffと表記している。
【００７７】
第１単位セル４１１５のスイッチＳＷ１１，ＳＷ２２と第２単位セル４１３１のスイッチＳＷ１２，ＳＷ２１とは同時にオフ状態に転じてもよい。第１時刻ｔ１に、第１単位セル４１１５のスイッチＳＷ１１，ＳＷ２２がオフ状態に転じると同時に、第１単位セル４１１５のスイッチＳＷ１０，ＳＷ２０がオン状態に転じてもよい。また、第２時刻ｔ２に、第２単位セル４１３１のスイッチＳＷ１２，ＳＷ２１がオフ状態に転じると同時に、第２単位セル４１３１のスイッチＳＷ１０，ＳＷ２０がオン状態に転じてもよい。
【００７８】
なお、第１単位セル３１１５において、スイッチＳＷ１１，ＳＷ２２がオフ状態に転じた後であってスイッチＳＷ１０，ＳＷ２０がオン状態に転じる前の期間では、出力端４１outp，４１outnはハイインピーダンス状態であるが、暫くの間は１レベルの出力が維持されているので、その間にスイッチＳＷ１０，ＳＷ２０がオン状態に転じる。第２単位セル４１３１においても同様である。
【００７９】
以降の動作は第１実施形態の場合と同様である。第２実施形態では、第１時刻ｔ１および第２時刻ｔ２のうち何れか遅い時刻の直後では、出力差動信号がレベル１である単位セルの個数と出力差動信号がレベル０である単位セルの個数との差は、第１時刻ｔ１と第２時刻ｔ２との間の時間Ｔdiffに応じたものである。なお、出力レベル１である単位セルの個数と出力レベル０である単位セルの個数との差は、リングを巡回するパルスの初期幅に対応する。
【００８０】
第１時刻ｔ１および第２時刻ｔ２のうち何れか遅い時刻より以降では、このようなパルスが、リング状に接続された３２個の単位セル４１０〜４１３１を巡回する。このパルスが巡回して行くに従って、パルス幅は単調に増加または減少していき、やがて、パルスが消滅する。このパルス消滅まで、単位セル４１０の出力端から出力されるデータの立上りエッジがカウンタ２１により計数されて、計数結果であるデジタル値Ｄ[7:0]が得られる。パルス１巡回当りのパルス幅の変化量３２Δが一定であるので、デジタル値Ｄ[7:0]は、当初のパルス幅に応じたものであり、ひいては、第１信号および第２信号それぞれが指示する時刻の間の時間に応じたものである。
【００８１】
第２実施形態のＴＤＣ回路２では、差動信号のパルスがリング部４０を巡回する点で、シングルエンド信号のパルスがリング部１０を巡回する第１実施形態のＴＤＣ回路１と相違するが、第１実施形態の場合と同様の効果を奏することができる。加えて、第２実施形態では、差動信号のパルスがリング部４０を巡回することから、より安定した動作をすることができる。
【００８２】
次に、基本セル４１の変形例について説明する。以下では、第２実施形態のＴＤＣ回路２の基本セル４１の変形例について説明するが、第１実施形態のＴＤＣ回路１の基本セル１１も同様である。
【００８３】
図１０は、単位セル４１の第１変形例である単位セル４１Ａの構成を示す図である。図７に示された単位セル４１の構成と比較すると、この図１０に示される単位セル４１Ａは、第１インバータ回路４１１に替えて第１インバータ回路４１１Ａを備える点で相違し、また、第２インバータ回路４１２に替えて第２インバータ回路４１２Ａを備える点で相違する。
【００８４】
第１インバータ回路４１１Ａは、互いに並列的に設けられたインバータＩ１１とインバータＩ１２とを含む。インバータＩ１１はＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１とからなる。インバータＩ１２はＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ１２とからなる。インバータＩ１１とインバータＩ１２は回路上では共通の構成を有する。
【００８５】
第２インバータ回路４１２Ａは、互いに並列的に設けられたインバータＩ２１とインバータＩ２２とを含む。インバータＩ２１はＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１とからなる。インバータＩ２２はＰＭＯＳトランジスタＰ２２とＮＭＯＳトランジスタＮ２２とからなる。インバータＩ２１とインバータＩ２２は回路上では共通の構成を有する。
【００８６】
ＰＭＯＳトランジスタＰ１１，Ｐ１２のゲート幅は、ＰＭＯＳトランジスタＰ２１，Ｐ２２のゲート幅のαｐ倍である。ＮＭＯＳトランジスタＮ２１，Ｎ２２のゲート幅は、ＮＭＯＳトランジスタＮ１１，Ｎ１２のゲート幅のαｎ倍である。αｐおよびαｎの双方が１より大きいか又は双方が１より小さい。
【００８７】
半導体基板上において、インバータＩ１１，Ｉ２１，Ｉ２２，Ｉ１２の順に配置され、または、インバータＩ２１，Ｉ１１，Ｉ１２，Ｉ２２の順に配置されている。また、図１１に示されるように、３２個の単位セルのうち奇数番目の単位セルでは半導体基板上においてインバータＩ１１，Ｉ２１，Ｉ２２，Ｉ１２の順に配置され、３２個の単位セルのうち偶数番目の単位セルでは半導体基板上においてインバータＩ２１，Ｉ１１，Ｉ１２，Ｉ２２の順に配置されているのが好適である。
【００８８】
図１１は、単位セル４１の第１変形例である単位セル４１Ａのレイアウト例を説明する図である。この図には、各トランジスタを構成する拡散領域およびゲート電極が示されている。同図（ａ）は奇数番目の単位セルのレイアウトを示し、同図（ｂ）は偶数番目の単位セルのレイアウトを示す。なお、奇数番目の単位セルのレイアウトと偶数番目の単位セルのレイアウトとは逆であってもよい。
【００８９】
同図（ａ）に示されるように、奇数番目の単位セルのレイアウトでは、Ｐ型拡散領域５１およびＮ型拡散領域５３に亘ってゲート電極Ｇ１１，Ｇ２１が設けられており、また、Ｐ型拡散領域５２およびＮ型拡散領域５４に亘ってゲート電極Ｇ２２，Ｇ１２が設けられている。ゲート電極Ｇ１１，Ｇ２１，Ｇ２２およびＧ１２は、ポリシリコンからなり、互いに平行であって、この順に配置されている。Ｐ型拡散領域５１およびゲート電極Ｇ１１によりＰＭＯＳトランジスタＰ１１が構成される。Ｐ型拡散領域５１およびゲート電極Ｇ２１によりＰＭＯＳトランジスタＰ２１が構成される。Ｐ型拡散領域５２およびゲート電極Ｇ２２によりＰＭＯＳトランジスタＰ２２が構成される。Ｐ型拡散領域５２およびゲート電極Ｇ１２によりＰＭＯＳトランジスタＰ１２が構成される。Ｎ型拡散領域５３およびゲート電極Ｇ１１によりＮＭＯＳトランジスタＮ１１が構成される。Ｎ型拡散領域５３およびゲート電極Ｇ２１によりＮＭＯＳトランジスタＮ２１が構成される。Ｎ型拡散領域５４およびゲート電極Ｇ２２によりＮＭＯＳトランジスタＮ２２が構成される。Ｎ型拡散領域５４およびゲート電極Ｇ１２によりＮＭＯＳトランジスタＮ１２が構成される。すなわち、インバータＩ１１，Ｉ２１，Ｉ２２，Ｉ１２が、この順に配置されている。
【００９０】
同図（ｂ）に示されるように、偶数番目の単位セルのレイアウトでは、Ｐ型拡散領域６１およびＮ型拡散領域６３に亘ってゲート電極Ｇ２１，Ｇ１１が設けられており、また、Ｐ型拡散領域６２およびＮ型拡散領域６４に亘ってゲート電極Ｇ１２，Ｇ２２が設けられている。ゲート電極Ｇ２１，Ｇ１１，Ｇ１２およびＧ２２は、ポリシリコンからなり、互いに平行であって、この順に配置されている。Ｐ型拡散領域６１およびゲート電極Ｇ２１によりＰＭＯＳトランジスタＰ２１が構成される。Ｐ型拡散領域６１およびゲート電極Ｇ１１によりＰＭＯＳトランジスタＰ１１が構成される。Ｐ型拡散領域６２およびゲート電極Ｇ１２によりＰＭＯＳトランジスタＰ１２が構成される。Ｐ型拡散領域６２およびゲート電極Ｇ２２によりＰＭＯＳトランジスタＰ２２が構成される。Ｎ型拡散領域６３およびゲート電極Ｇ２１によりＮＭＯＳトランジスタＮ２１が構成される。Ｎ型拡散領域６３およびゲート電極Ｇ１１によりＮＭＯＳトランジスタＮ１１が構成される。Ｎ型拡散領域６４およびゲート電極Ｇ１２によりＮＭＯＳトランジスタＮ１２が構成される。Ｎ型拡散領域６４およびゲート電極Ｇ２２によりＮＭＯＳトランジスタＮ２２が構成される。すなわち、インバータＩ２１，Ｉ１１，Ｉ１２，Ｉ２２は、この順に配置されている。
【００９１】
同図（ａ），（ｂ）の何れにおいても、Ｐ型拡散領域およびＮ型拡散領域はミラー配置されている。このように、奇数番目の単位セルでは半導体基板上においてインバータＩ１１，Ｉ２１，Ｉ２２，Ｉ１２の順に配置され、偶数番目の単位セルでは半導体基板上においてインバータＩ２１，Ｉ１１，Ｉ１２，Ｉ２２の順に配置されていることにより、半導体基板上の位置によってプロセス条件が幾らか異なるとしても、ゲート幅比αｐの誤差に因る解像度の変動とゲート幅比αｎの誤差に因る解像度の変動とを、更に効果的に互いに相殺させることができる。
【００９２】
図１２は、単位セル４１の第１変形例である単位セル４１Ａの他のレイアウト例を説明する図である。この図は偶数番目の単位セルのレイアウトを示すが、奇数番目の単位セルについても同様である。この図には、各トランジスタを構成する拡散領域およびゲート電極が示されている他、第１入力端４１innとゲート電極Ｇ１１，Ｇ１２とを接続する金属配線７１も示され、また、第２入力端４１inpとゲート電極Ｇ２１，Ｇ２２とを接続する金属配線７２も示されている。
【００９３】
図１１（ｂ）に示されたレイアウトと比較すると、この図１２に示されるレイアウトでは、ダミーのゲート電極Ｇｄが設けられている点で相違する。ダミーのゲート電極Ｇｄは、他のゲート電極Ｇ１１，Ｇ１２，Ｇ２１，Ｇ２２とともに等間隔となるように、また、これらのゲート電極Ｇ１１，Ｇ１２，Ｇ２１，Ｇ２２と平行となるように、拡散領域の間に設けられる。このようなダミーのゲート電極Ｇｄが設けられていることにより、レイアウトの対称性や周期性が向上するので、プロセス条件の変動の影響が低減され得る。また、金属配線７１および金属配線７２は、寄生容量値が互いに等しくなるように、長さが互いに等しいのが好適である。
【００９４】
図１３は、単位セル４１の第２変形例である単位セル４１Ｂの構成を示す図である。図７に示された単位セル４１の構成と比較すると、この図１３に示される単位セル４１Ｂは、第１インバータ回路４１１に対して並列的に設けられたトライステートインバータ回路４１５ａ〜４１５ｃを更に含む点で相違し、また、第２インバータ回路４１２に対して並列的に設けられたトライステートインバータ回路４１６ａ〜４１６ｃを更に含む点で相違する。３個のトライステートインバータ回路４１５ａ〜４１５ｃおよび３個のトライステートインバータ回路４１６ａ〜４１６ｃのうち、出力をオン状態とするトライステートインバータ回路の個数を変更することにより、実効的なゲート幅比αｐ，αｎを変更することができ、解像度を変更することができる。なお、出力をオン状態とするトライステートインバータ回路の個数の選択は、２ビットの制御信号を与えることで可能である。なお、トライステートインバータ回路の個数は、３個でなくてもよく、１個以上であればよい。また、制御信号のビット数は任意である。
【００９５】
次に、第２実施形態のＴＤＣ回路２の動作をシミュレーションした結果を説明する。ここでは、図６に示された第２実施形態のＴＤＣ回路２の構成において図１０に示された単位セルの構成を採用してシミュレーションを行った。リング部４０においてリングを構成する単位セル４１の個数を３２とし、第１単位セルおよび第２単位セルを単位セル４１１５，４１３１とした。ＰＭＯＳトランジスタＰ１１，Ｐ１２のゲート幅を８.０４μｍとし、ＰＭＯＳトランジスタＰ２１，Ｐ２２のゲート幅を８.００μｍとし、ＮＭＯＳトランジスタＮ１１，Ｎ１２のゲート幅を８.００μｍとし、ＮＭＯＳトランジスタＮ２１，Ｎ２２のゲート幅を８.０４μｍとして、αｐ＝αｎ＝１.００５ とした。
【００９６】
インバータ回路４１３，４１４それぞれは、ゲート幅４.００μｍのＰＭＯＳトランジスタとゲート幅２.００μｍのＮＭＯＳトランジスタとからなるものとした。スイッチＳＷ１０，ＳＷ２０それぞれは、互いに並列的に接続されたゲート幅８.００μｍのＰＭＯＳトランジスタおよびゲート幅４.００μｍのＮＭＯＳトランジスタにより構成されるものとした。スイッチＳＷ１１，ＳＷ２１それぞれは、ゲート幅２.００μｍのＰＭＯＳトランジスタにより構成されるものとした。スイッチＳＷ１２，ＳＷ２２それぞれは、ゲート幅１.００μｍのＮＭＯＳトランジスタにより構成されるものとした。また、第１時刻ｔ１と第２時刻ｔ２との間の時間Ｔdiffを−１ｎｓから＋１ｎｓまでの範囲の各値とした。
【００９７】
図１４および図１５は、このときのシミュレーションの結果を示す図である。第１時刻ｔ１および第２時刻ｔ２のうち何れか遅い時刻を基準とすると、時間Ｔdiffを−１ｎｓとしたとき凡そ６４ｎｓ経過時にパルスが消失し、時間Ｔdiffを０ｎｓとしたとき凡そ２６４ｎｓ経過時にパルスが消失し、時間Ｔdiffを＋１ｎｓとしたとき凡そ４６４ｎｓ経過時にパルスが消失した。
【００９８】
図１４は、凡そ５４ｎｓから７９ｎｓまでの期間における特定の単位セルからの出力信号の波形を示す。同図（ａ）は時間Ｔdiffを−１ｎｓとした場合を示し、同図（ｂ）は時間Ｔdiffを０ｎｓとした場合を示し、同図（ｃ）は時間Ｔdiffを＋１ｎｓとした場合を示す。
【００９９】
図１５は、計数部２０のカウンタ２１から出力されるデジタル値と時間Ｔdiffとの関係を示すグラフである。カウンタ２１から出力されるデジタル値のビット数を１２とした。時間Ｔdiffに対して出力デジタル値は極めて良好な線形関係を示した。解像度は５４６ｆｓであった。また、変換に要する時間は最大５００ｎｓであり、変換レートは２ＭＨｚであった。
【０１００】
また、図６に示された第２実施形態のＴＤＣ回路２の構成において図１３に示された単位セルの構成を採用してシミュレーションを行った。ここでは、第１インバータ回路４１１に対して並列的に設けられた３個のトライステートインバータ回路４１５ａ〜４１５ｃ、および、第２インバータ回路４１２に対して並列的に設けられた３個のトライステートインバータ回路４１６ａ〜４１６ｃのうち、出力をオン状態とするトライステートインバータ回路の個数を各値とした。その他の条件は上記と同じである。
【０１０１】
図１６は、このときのシミュレーションの結果を示す図である。何れの場合にも、時間Ｔdiffに対して出力デジタル値は極めて良好な線形関係を示した。出力をオン状態とするトライステートインバータ回路の個数が０個のときＬＳＢは４９０ｆｓであり、１個のときＬＳＢは７５０ｆｓであり、２個のときＬＳＢは９８０ｆｓであり、３個のときＬＳＢは１.６ｐｓであった。このように、出力をオン状態とするトライステートインバータ回路の個数によって解像度が変化した。
【０１０２】
このようなＴＤＣ回路は、ＡＤＰＬＬ回路の高性能化に寄与する他、時間を計測する機器、例えば、電磁波や音波を用いて被測定物までの距離計測をするレーダーや超音波診断装置や魚群探知機等の計測機器や、光波を用いて被測定物までの距離計測をする時間差距離計測手法（Time-of-Flight法）を用いた計測機器の高性能化に寄与することができる。さらに、上述のようなＴＤＣ回路は、高エネルギー系の計測にて計測器に高エネルギー粒子が入射されたことを確認するＳＥＵ（Single Event Upset）計測において粒子を検出するまでの時間の計測に用いたり、ＬＳＩ内部で（ＰＬＬ等で）発生するジッタの計測に用いたりすることも可能である。
【符号の説明】
【０１０３】
１，２…ＴＤＣ回路、１０…リング部、１１０〜１１３１…単位セル、２０…計数部、２１…カウンタ、２２１〜２２３１…エッジ検出部、２３０〜２３７…Ｄフリップフロップ、２４０〜２４７…インバータ、２５…Ｄフリップフロップ、２６…インバータ、２７…セレクタ、３０…制御部、４０…リング部、４１０〜４１３１…単位セル、１１１…第１インバータ回路、１１２…第２インバータ回路、４１１…第１インバータ回路、４１２…第２インバータ回路、４１５ａ〜４１５ｃ…トライステートインバータ回路、４１６ａ〜４１６ｃ…トライステートインバータ回路。
【技術分野】
【０００１】
本発明は、ＴＤＣ（Time-to-Digital Converter）回路に関するものである。
【背景技術】
【０００２】
近年の半導体集積回路の製造プロセスの技術の進展に伴って、回路の動作電圧は低下する一方で、回路の動作速度は急激に向上している。このことから、電圧についての解像度を利用する処理より、時間についての解像度を利用する処理が有効となってきている。従来ではアナログ回路により為されていた処理をデジタル回路で実現することで、より高性能・小面積・低消費電力の回路を構成することができる場合がある。例えば、ＰＬＬ（Phase Lock Loop）回路については、デジタル回路で構成された完全デジタルＰＬＬ（ＡＤＰＬＬ: All-Digital PLL）回路が数多く提案されている。
【０００３】
ＴＤＣ回路は、ＡＤＰＬＬ回路の主要な一構成要素として用いられる他、時間を計測する機器の一構成要素として用いられる。ＴＤＣ回路は、入力信号が指示する２つの時刻の間の時間をデジタル値として出力するものである。ＴＤＣ回路の性能はＡＤＰＬＬ回路の出力ジッタ等の性能に影響を及ぼすので、ＴＤＣ回路の高精度化が要求されている。このことから、様々な構成のＴＤＣ回路が提案されている。
【０００４】
例えば、バーニア（Vernier）型ＴＤＣ回路は、一定の遅延時間τ１の複数個の遅延回路が縦列接続された第１遅延ラインと、一定の遅延時間τ２の複数個の遅延回路が縦列接続された第２遅延ラインと、複数個のＤフリップフロップを備える。ただし、τ１≠τ２である。バーニア型ＴＤＣ回路では、第１遅延ラインの第ｎ段の遅延回路の出力端は第ｎ段のＤフリップフロップのＤ入力端子に接続され、また、第２遅延ラインの第ｎ段の遅延回路の出力端は第ｎ段のＤフリップフロップのクロック入力端子に接続される。
【０００５】
バーニア型ＴＤＣ回路は、第１遅延ラインの初段の遅延回路に第１信号を入力し、第２遅延ラインの初段の遅延回路に第２信号を入力して、複数個のＤフリップフロップそれぞれの出力値に基づいて、第１信号および第２信号それぞれが指示する時刻の間の時間をデジタル値として得ることができる。このバーニア型ＴＤＣ回路の時間測定の解像度は、遅延時間τ１と遅延時間τ２との差Δτに応じたものとなる。
【０００６】
また、非特許文献１には、パルス消失（Pulse-Shrinking）型ＴＤＣ回路が提案されている。パルス消失型ＴＤＣ回路は、入力パルス信号の立上り時刻と立下り時刻との間の時間（すなわち、パルス幅）をデジタル値として出力するものである。パルス消失型ＴＤＣ回路は、ＮＡＮＤ回路と複数のインバータ回路とがリング状に接続された構成を有している。ＮＡＮＤ回路は、そのリングへパルス信号を導入する為に設けられている。
【０００７】
パルス消失型ＴＤＣ回路では、インバータ回路とＮＡＮＤ回路との間で立上り遅延時間および立下り遅延時間が異なっていることから、ＮＡＮＤ回路を介してパルス信号がリングへ導入されると、その信号がリングを伝搬していく間にパルス幅が変化していき、やがてパルスが消失する。パルス消失型ＴＤＣ回路は、リング状に接続された複数のインバータ回路のうちの何れかのインバータ回路から出力されるデータのレベル遷移事象を計数することで、入力パルス信号のパルス幅をデジタル値として得ることができる。このパルス消失型ＴＤＣ回路の時間測定の解像度は、インバータ回路とＮＡＮＤ回路との間での立上り遅延時間および立下り遅延時間の差に応じたものとなる。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】Poki Chen, Shen-Iuan Liu, and Jingshown Wu, "A CMOSPulse-Shrinking Delay Element For Time Interval Measurement," IEEETRANSACTIONS ON CIRCUITS AND SYSTEMS-II: ANALOG AND DIGITAL SIGNAL PROCESSING,VOL.47, NO.9, pp.954-958, 2000.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
バーニア型ＴＤＣ回路は、理論上では、遅延時間τ１と遅延時間τ２との差Δτを小さくすれば、バーニア型ＴＤＣ回路における時間測定の解像度を小さくすることができる。しかし、実際の製造プロセスでは遅延回路の遅延時間τ１，τ２にばらつきが存在することから、時間測定の解像度を小さくする為に遅延時間差Δτを小さく設計すると、遅延時間τ１と遅延時間τ２との大小関係が設計と実際とで逆転することがある。したがって、バーニア型ＴＤＣ回路で実際に実現することができる時間測定の解像度としては数ｐｓ程度が限界である。
【００１０】
一方、パルス消失型ＴＤＣ回路の時間測定の解像度は、インバータ回路とＮＡＮＤ回路との間での立上り遅延時間および立下り遅延時間の差に応じたものとなるが、立上り遅延時間はＰＭＯＳトランジスタの性能に依存するのに対して、立下り遅延時間はＮＭＯＳトランジスタの性能に依存するので、特にＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間で独立な特性ばらつきが生じたときには、時間測定の分解能への影響が大きい。時間測定の解像度を小さくする為に遅延時間差を小さく設計すると、遅延時間の大小関係が設計と実際とで逆転することがある。したがって、パルス消失型ＴＤＣ回路で実際に実現することができる時間測定の解像度を小さくするにも限界がある。非特許文献１に記載されたパルス消失型ＴＤＣ回路の時間測定の解像度は６８ｐｓである。
【００１１】
また、パルス消失型ＴＤＣ回路におけるリングは、複数のインバータ回路のみから構成された均一なものではなく、ＮＡＮＤ回路も挿入されていることにより不均一なものとなっている。したがって、複数のインバータ回路それぞれから出力されるデータのレベル遷移事象を計数することで解像度を小さくしようとしても、入力パルス信号のパルス幅に対して出力デジタル値は非線形となる。
【００１２】
さらに、パルス消失型ＴＤＣ回路では、入力パルス信号は、ＮＡＮＤ回路を介してインバータ回路リングに導入されることから、その導入の際にＮＡＮＤ回路を通過する為に所定幅（数百ｐｓ程度）以上のパルス幅を有することが必要である。したがって、測定可能な時間に同程度のオフセットが必要となる。
【００１３】
本発明は、上記問題点を解消する為になされたものであり、解像度が小さく測定精度が高い時間測定を行うことができるＴＤＣ回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明のＴＤＣ回路は、第１信号および第２信号それぞれが指示する時刻の間の時間をデジタル値として出力するＴＤＣ回路であって、共通の構成を有する複数個の単位セルがリング状に接続されてなるリング部と、複数個の単位セルのうちの何れかの単位セルから出力されるデータのレベル遷移事象を計数して当該計数結果に応じたデジタル値を出力する計数部と、リング部および計数部それぞれの動作を制御する制御部とを備える。
【００１５】
複数個の単位セルそれぞれは、(1) 前段の単位セルから出力されるデータを入力する入力端と、後段の単位セルへデータを出力する出力端と、入力端から出力端へ向かって順に設けられた第１インバータ回路，第２インバータ回路およびスイッチＳＷ０と、出力端と第１基準電位端との間に設けられたスイッチＳＷ１と、出力端と第２基準電位端との間に設けられたスイッチＳＷ２とを含み、(2) 自段の単位セルの入力端が前段の単位セルの出力端と接続され、自段の単位セルの出力端が後段の単位セルの入力端と接続されて、リング状に接続され、(3) 第１インバータ回路および第２インバータ回路それぞれがＰＭＯＳトランジスタおよびＮＭＯＳトランジスタにより構成されたＣＭＯＳ回路であり、第１インバータ回路のＰＭＯＳトランジスタのゲート幅が第２インバータ回路のＰＭＯＳトランジスタのゲート幅のαｐ倍であり、第２インバータ回路のＮＭＯＳトランジスタのゲート幅が第１インバータ回路のＮＭＯＳトランジスタのゲート幅のαｎ倍であって、αｐおよびαｎの双方が１より大きいか又は双方が１より小さい。
【００１６】
このとき、制御部は、(1) 第１段階において、複数個の単位セルそれぞれのスイッチＳＷ０のうち何れか２つの第１単位セルおよび第２単位セルそれぞれのスイッチＳＷ０を選択的にオフ状態とし、複数個の単位セルそれぞれのスイッチＳＷ１のうち第１単位セルのスイッチＳＷ１を選択的にオン状態とし、複数個の単位セルそれぞれのスイッチＳＷ２のうち第２単位セルのスイッチＳＷ２を選択的にオン状態とし、(2) 第１段階に続く第２段階において、計数部による計数動作を開始させ、第１信号が指示する第１時刻以前に第１単位セルのスイッチＳＷ１をオフ状態に転じさせ、第１時刻に第１単位セルのスイッチＳＷ０をオン状態に転じさせ、第２信号が指示する第２時刻以前に第２単位セルのスイッチＳＷ２をオフ状態に転じさせ、第２時刻に第２単位セルのスイッチＳＷ０をオン状態に転じさせる。
【００１７】
或いは、複数個の単位セルそれぞれは、(1) 前段の単位セルから出力されるデータを入力する第１入力端および第２入力端と、後段の単位セルへデータを出力する第１出力端および第２出力端と、第２入力端から第１出力端へ向かって順に設けられた第１インバータ回路およびスイッチＳＷ１０と、第１入力端から第２出力端へ向かって順に設けられた第２インバータ回路およびスイッチＳＷ２０と、第１出力端と第１基準電位端との間に設けられたスイッチＳＷ１１と、第１出力端と第２基準電位端との間に設けられたスイッチＳＷ１２と、第２出力端と第１基準電位端との間に設けられたスイッチＳＷ２１と、第２出力端と第２基準電位端との間に設けられたスイッチＳＷ２２とを含み、(2) 第１インバータ回路および第２インバータ回路を含んで差動バッファを構成しており、(3) 自段の単位セルの第１入力端が前段の単位セルの第１出力端と接続され、自段の単位セルの第２入力端が前段の単位セルの第２出力端と接続され、自段の単位セルの第１出力端が後段の単位セルの第１入力端と接続され、自段の単位セルの第２出力端が後段の単位セルの第２入力端と接続されて、リング状に接続され、(4) 第１インバータ回路および第２インバータ回路それぞれがＰＭＯＳトランジスタおよびＮＭＯＳトランジスタにより構成されたＣＭＯＳ回路であり、第１インバータ回路のＰＭＯＳトランジスタのゲート幅が第２インバータ回路のＰＭＯＳトランジスタのゲート幅のαｐ倍であり、第２インバータ回路のＮＭＯＳトランジスタのゲート幅が第１インバータ回路のＮＭＯＳトランジスタのゲート幅のαｎ倍であって、αｐおよびαｎの双方が１より大きいか又は双方が１より小さい。
【００１８】
このとき、制御部は、(1) 第１段階において、複数個の単位セルそれぞれのスイッチＳＷ１０，ＳＷ２０のうち何れか２つの第１単位セルおよび第２単位セルそれぞれのスイッチＳＷ１０，ＳＷ２０を選択的にオフ状態とし、複数個の単位セルそれぞれのスイッチＳＷ１１，ＳＷ２２のうち第１単位セルのスイッチＳＷ１１，ＳＷ２２を選択的にオン状態とし、複数個の単位セルそれぞれのスイッチＳＷ１２，ＳＷ２１のうち第２単位セルのスイッチＳＷ１２，ＳＷ２１を選択的にオン状態とし、(2) 第１段階に続く第２段階において、計数部による計数動作を開始させ、第１信号が指示する第１時刻以前に第１単位セルのスイッチＳＷ１１，ＳＷ２２をオフ状態に転じさせ、第１時刻に第１単位セルのスイッチＳＷ１０，ＳＷ２０をオン状態に転じさせ、第２信号が指示する第２時刻以前に第２単位セルのスイッチＳＷ１２，ＳＷ２１をオフ状態に転じさせ、第２時刻に第２単位セルのスイッチＳＷ１０，ＳＷ２０をオン状態に転じさせる。
【００１９】
本発明のＴＤＣ回路では、計数部は、複数個の単位セルのうちの何れか１個の単位セルから出力されるデータのレベル遷移事象を計数して得られた計数結果と、その計数結果が得られるまでに複数個の単位セルのうちの他の何れかの１以上の単位セルから出力されるデータのレベル遷移状況とに基づいて、第１信号および第２信号それぞれが指示する時刻の間の時間に応じたデジタル値を出力するのが好適である。
【００２０】
本発明のＴＤＣ回路では、複数個の単位セルそれぞれにおいて、第１インバータ回路が、互いに並列的に設けられたインバータＩ１１とインバータＩ１２とを含み、第２インバータ回路が、互いに並列的に設けられたインバータＩ２１とインバータＩ２２とを含み、半導体基板上において、インバータＩ１１，Ｉ２１，Ｉ２２，Ｉ１２の順に配置され、または、インバータＩ２１，Ｉ１１，Ｉ１２，Ｉ２２の順に配置されているのが好適である。このとき、複数個の単位セルのうち奇数番目の単位セルでは半導体基板上においてインバータＩ１１，Ｉ２１，Ｉ２２，Ｉ１２の順に配置され、複数個の単位セルのうち偶数番目の単位セルでは半導体基板上においてインバータＩ２１，Ｉ１１，Ｉ１２，Ｉ２２の順に配置されているのが好適である。
【００２１】
また、本発明のＴＤＣ回路では、複数個の単位セルそれぞれが、第１インバータ回路に対して並列的に設けられた第１トライステートインバータ回路と、第２インバータ回路に対して並列的に設けられた第２トライステートインバータ回路とを更に含むのが好適である。
【発明の効果】
【００２２】
本発明のＴＤＣ回路は、解像度が小さく測定精度が高い時間測定を行うことができる。
【図面の簡単な説明】
【００２３】
【図１】第１実施形態のＴＤＣ回路１の構成を示す図である。
【図２】第１実施形態のＴＤＣ回路１に含まれる単位セル１１の構成を示す図である。
【図３】第１実施形態のＴＤＣ回路１における第１段階終了時点での３２個の単位セル１１０〜１１３１それぞれのスイッチＳＷ０，ＳＷ１，ＳＷ２の各状態の一例を示す図表である。
【図４】第１実施形態のＴＤＣ回路１における第２段階の動作の一例を示すタイミングチャートである。
【図５】第１実施形態のＴＤＣ回路１における計数部２０の動作例を説明する図である。
【図６】第２実施形態のＴＤＣ回路２のリング部４０の構成を示す図である。
【図７】第２実施形態のＴＤＣ回路２に含まれる単位セル４１の構成を示す図である。
【図８】第２実施形態のＴＤＣ回路２における第１段階終了時での３２個の単位セル４１０〜４１３１それぞれのスイッチＳＷ１０，ＳＷ２０，ＳＷ１１，ＳＷ１２，ＳＷ２１，ＳＷ２２の各状態の一例を示す図表である。
【図９】第２実施形態のＴＤＣ回路２における第２段階の動作の一例を示すタイミングチャートである。
【図１０】単位セル４１の第１変形例である単位セル４１Ａの構成を示す図である。
【図１１】単位セル４１の第１変形例である単位セル４１Ａのレイアウト例を説明する図である。
【図１２】単位セル４１の第１変形例である単位セル４１Ａの他のレイアウト例を説明する図である。
【図１３】単位セル４１の第２変形例である単位セル４１Ｂの構成を示す図である。
【図１４】シミュレーションの結果を示す図である。
【図１５】シミュレーションの結果を示す図である。
【図１６】シミュレーションの結果を示す図である。
【発明を実施するための形態】
【００２４】
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００２５】
図１は、第１実施形態のＴＤＣ回路１の構成を示す図である。第１実施形態のＴＤＣ回路１は、第１信号および第２信号それぞれが指示する時刻の間の時間をデジタル値として出力するものであって、リング部１０および計数部２０、ならびに、これらリング部１０および計数部２０それぞれの動作を制御する制御部３０を備える。
【００２６】
リング部１０は、共通の構成を有する３２個の単位セル１１０〜１１３１がリング状に接続されたものである。リング部１０において、単位セル１１０の出力端は単位セル１１３１の入力端に接続されている。単位セル１１ｎの出力端は単位セル１１ｎ−１の入力端に接続されている。ただし、ｎは１以上３１以下の各整数である。なお、本実施形態ではリング部１０に含まれる単位セルの個数を３２とするが、本発明は単位セルの個数が２以上であればよい。
【００２７】
計数部２０は、３２個の単位セル１１０〜１１３１のうちの何れかの単位セルから出力されるデータのレベル遷移事象を計数して当該計数結果に応じたデジタル値を出力する。計数部２０は、カウンタ２１およびエッジ検出部２２１〜２２３１を含む。
【００２８】
カウンタ２０は、Ｄフリップフロップ２３０〜２３７およびインバータ２４０〜２４７を含み、リップルカウンタを構成している。カウンタ２１は、単位セル１１０の出力端から出力されるデータのレベル遷移事象（例えば、ローレベルからハイレベルに転じる事象である立上りエッジ）を計数して、その計数結果であるデジタル値Ｄ[7:0]を出力する。
【００２９】
エッジ検出部２２１〜２２３１は共通の構成を有する。各エッジ検出部２２ｎは、Ｄフリップフロップ２５，インバータ２６およびセレクタ２７を含む。Ｄフリップフロップ２５は、カウンタ２０に含まれるＤフリップフロップ２３０と共通の構成を有する。各エッジ検出部２２ｎにおいて、Ｄフリップフロップ２５は、対応する単位セル１１ｎの出力されるデータをクロック入力端子に入力し、Ｑ出力端子から出力されたデータがインバータ２６により論理反転されたものをＤ入力端子に入力する。また、各エッジ検出部２２ｎにおいて、セレクタ２７は、カウンタ２１から出力されるデジタル値の最下位ビットのデータＤ[0]が値０であるときに、Ｄフリップフロップ２５のＱ出力端子から出力されるデータを出力値Ｔ[n]として出力し、一方、データＤ[0]が値１であるときには、インバータ２６から出力されるデータを出力値Ｔ[n]として出力する。
【００３０】
図２は、第１実施形態のＴＤＣ回路１に含まれる単位セル１１の構成を示す図である。なお、３２個の単位セル１１０〜１１３１は共通の構成を有しているので、そのうちの任意のものを単位セル１１と呼ぶ。
【００３１】
単位セル１１は、前段の単位セルから出力されるデータを入力する入力端１１inと、後段の単位セルへデータを出力する出力端１１outとを有する。また、単位セル１１は、第１インバータ回路１１１，第２インバータ回路１１２，スイッチＳＷ０，スイッチＳＷ１およびスイッチＳＷ２を含み、また、ダミーのスイッチＳＷ０ｄ，スイッチＳＷ１ｄおよびスイッチＳＷ２ｄを更に含むのが好適である。
【００３２】
第１インバータ回路１１１，第２インバータ回路１１２およびスイッチＳＷ０は、入力端１１inから出力端１１outへ向かって順に設けられている。スイッチＳＷ１は、出力端１１outと第１基準電位端Ｖddとの間に設けられている。スイッチＳＷ２は、出力端１１outと第２基準電位端Ｖssとの間に設けられている。スイッチＳＷ１ｄは、第１インバータ回路１１１の出力端と第１基準電位端Ｖddとの間に設けられている。スイッチＳＷ２ｄは、第１インバータ回路１１１の出力端と第２基準電位端Ｖssとの間に設けられている。ただし、Ｖdd＞Ｖss である。
【００３３】
スイッチＳＷ０は、互いに並列的に接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタにより構成され、これらＰＭＯＳトランジスタおよびＮＭＯＳトランジスタが同時にオン状態とされ或いは同時にオフ状態とされる。スイッチＳＷ１およびＳＷ１ｄそれぞれは、ＰＭＯＳトランジスタにより構成され、互いに共通の構成を有する。また、スイッチＳＷ２およびＳＷ２ｄそれぞれは、ＮＭＯＳトランジスタにより構成され、互いに共通の構成を有する。ダミーのスイッチＳＷ１ｄおよびスイッチＳＷ２ｄは、第１インバータ回路１１１および第２インバータ回路１１２それぞれの負荷を互いに等しくするために設けられたものであって、常時オフ状態とされる。また、ダミーのスイッチＳＷ０ｄは常時オン状態とされる。
【００３４】
各単位セル１１において、自段の単位セルの入力端１１inが前段の単位セルの出力端１１outと接続され、自段の単位セルの出力端１１outが後段の単位セルの入力端１１inと接続される。これにより、３２個の単位セル１１０〜１１３１はリング状に接続される。
【００３５】
第１インバータ回路１１１および第２インバータ回路１１２それぞれは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタにより構成されたＣＭＯＳ回路である。第１インバータ回路１１１のＰＭＯＳトランジスタのゲート幅は、第２インバータ回路１１２のＰＭＯＳトランジスタのゲート幅のαｐ倍である。第２インバータ回路１１１のＮＭＯＳトランジスタのゲート幅は、第１インバータ回路１１２のＮＭＯＳトランジスタのゲート幅のαｎ倍である。αｐおよびαｎの双方が１より大きいか又は双方が１より小さい。
【００３６】
このように構成される単位セル１１では、スイッチＳＷ０がオン状態であってスイッチＳＷ１，ＳＷ２がオフ状態であるとき、入力端１１inにパルスが入力されると、パルス幅が一定量だけ変化したパルスが出力端１１outから出力される。αｐおよびαｎの双方が１より大きいか又は双方が１より小さいことから、入力端１１in入力時のパルスに対する出力端１１out出力時のパルスのパルス幅変化に対して、第１インバータ回路１１１および第２インバータ回路１１２それぞれは共に増加または共に減少の寄与をする。共通の構成を有する単位セル１１０〜１１３１がリング状に接続されているから、パルスが各単位セルを通過する度にパルス幅は一定量Δだけ変化し、また、パルスがリングを１巡回する度にパルス幅は一定量３２Δだけ変化する。
【００３７】
次に、リング部１０および計数部２０それぞれの動作について説明する。以下に説明する動作は制御部３０による制御の下に行われる。
【００３８】
第１段階において、３２個の単位セル１１０〜１１３１それぞれのスイッチＳＷ０のうち、何れか２つの第１単位セルおよび第２単位セルそれぞれのスイッチＳＷ０が選択的にオフ状態とされ、第１単位セルおよび第２単位セルを除く他の単位セルのスイッチＳＷ０がオン状態とされる。３２個の単位セル１１０〜１１３１それぞれのスイッチＳＷ１のうち、第１単位セルのスイッチＳＷ１が選択的にオン状態とされ、第１単位セルを除く他の単位セルのスイッチＳＷ１がオフ状態とされる。また、３２個の単位セル１１０〜１１３１それぞれのスイッチＳＷ２のうち、第２単位セルのスイッチＳＷ２が選択的にオン状態とされ、第２単位セルを除く他の単位セルのスイッチＳＷ２がオフ状態とされる。
【００３９】
もし、３２個の単位セル１１０〜１１３１のうち第１単位セルおよび第２単位セルとして選ばれるものが固定であるならば、制御部３０により制御されることなく、第１単位セルおよび第２単位セルを除く他の単位セルのスイッチＳＷ０が常にオン状態とされていてもよいし、第１単位セルを除く他の単位セルのスイッチＳＷ１が常にオフ状態とされていてもよいし、また、第２単位セルを除く他の単位セルのスイッチＳＷ２が常にオフ状態とされていてもよい。
【００４０】
図３は、第１実施形態のＴＤＣ回路１における第１段階終了時での３２個の単位セル１１０〜１１３１それぞれのスイッチＳＷ０，ＳＷ１，ＳＷ２の各状態の一例を示す図表である。ここでは、第１単位セルを単位セル１１１５とし、第２単位セルを単位セル１１３１とした。以降では、これを前提として説明を続ける。
【００４１】
同図には、３２個の単位セル１１０〜１１３１それぞれの出力端１１outから出力されるデータのレベルも示されている。１６個の単位セル１１０〜１１１５それぞれの出力端１１outから出力されるデータは１レベルとなり、１６個の単位セル１１１６〜１１３１それぞれの出力端１１outから出力されるデータは０レベルとなる。
【００４２】
また、第１段階において、計数部２０のカウンタ２１に含まれるＤフリップフロップ２３０〜２３７それぞれがリセットされ、エッジ検出部２２１〜２２３１それぞれに含まれるＤフリップフロップ２５それぞれがリセットされる。
【００４３】
第１段階に続く第２段階において、計数部２０による計数動作が開始される。また、図４に示されるように、第１信号が指示する第１時刻ｔ１以前に第１単位セル１１１５のスイッチＳＷ１がオフ状態に転じ、第１時刻ｔ１に第１単位セル１１１５のスイッチＳＷ０がオン状態に転じる。また、第２信号が指示する第２時刻ｔ２以前に第２単位セル１１３１のスイッチＳＷ２がオフ状態に転じ、第２時刻ｔ２に第２単位セル１１３１のスイッチＳＷ０がオン状態に転じる。例えば、第１信号が指示する第１時刻ｔ１は第１信号の立上りエッジの時刻であり、第２信号が指示する第２時刻ｔ２は第１信号の立上りエッジの時刻である。図４は、第１実施形態のＴＤＣ回路１における第２段階の動作の一例を示すタイミングチャートである。この図では、第１時刻ｔ１と第２時刻ｔ２との間の時間をＴdiffと表記している。
【００４４】
第１単位セル１１１５のスイッチＳＷ１と第２単位セル１１３１のスイッチＳＷ２とは同時にオフ状態に転じてもよい。第１時刻ｔ１に、第１単位セル１１１５のスイッチＳＷ１がオフ状態に転じると同時に、第１単位セル１１１５のスイッチＳＷ０がオン状態に転じてもよい。また、第２時刻ｔ２に、第２単位セル１１３１のスイッチＳＷ２がオフ状態に転じると同時に、第２単位セル１１３１のスイッチＳＷ０がオン状態に転じてもよい。
【００４５】
なお、第１単位セル１１１５において、スイッチＳＷ１がオフ状態に転じた後であってスイッチＳＷ０がオン状態に転じる前の期間では、出力端１１outはハイインピーダンス状態であるが、暫くの間は１レベルの出力が維持されているので、その間にスイッチＳＷ０がオン状態に転じる。第２単位セル１１３１においても同様である。
【００４６】
第１段階終了時には、出力データがレベル１である単位セルの個数、および、出力データがレベル０である単位セルの個数は、共に１６個である。第１時刻ｔ１に第１単位セル１１１５のスイッチＳＷ０がオン状態に転じると、この第１単位セル１１１５およびこれ以降の単位セルの出力データが順次に０レベルに転じていく。また、第２時刻ｔ２に第２単位セル１１３１のスイッチＳＷ０がオン状態に転じると、この第２単位セル１１３１およびこれ以降の単位セルの出力データが順次に１レベルに転じていく。
【００４７】
もし、第１信号が指示する第１時刻ｔ１と第２信号が指示する第２時刻ｔ２とが互いに同じであれば、その時刻直後では、出力レベル１である単位セルの個数、および、出力レベル０である単位セルの個数は、共に１６個である。第１時刻ｔ１および第２時刻ｔ２のうち何れか遅い時刻の直後では、出力レベル１である単位セルの個数と出力レベル０である単位セルの個数との差は、第１時刻ｔ１と第２時刻ｔ２との間の時間Ｔdiffに応じたものである。なお、出力レベル１である単位セルの個数と出力レベル０である単位セルの個数との差は、リングを巡回するパルスの初期幅に対応する。
【００４８】
第１時刻ｔ１および第２時刻ｔ２のうち何れか遅い時刻より以降では、このようなパルスが、リング状に接続された３２個の単位セル１１０〜１１３１を巡回する。このパルスが巡回して行くに従って、パルス幅は単調に増加または減少していき、やがて、パルスが消滅する。このパルス消滅まで、単位セル１１０の出力端１１outから出力されるデータの立上りエッジがカウンタ２１により計数されて、計数結果であるデジタル値Ｄ[7:0]が得られる。パルス１巡回当りのパルス幅の変化量３２Δが一定であるので、デジタル値Ｄ[7:0]は、当初のパルス幅に応じたものであり、ひいては、第１信号および第２信号それぞれが指示する時刻の間の時間に応じたものである。
【００４９】
ここで、リング部１０を構成する単位セルの個数をＮとし、第１時刻ｔ１と第２時刻ｔ２との間の時間Ｔdiffを０として、上記のような動作を行ったときに、パルス消滅までにパルスがリングを巡回する回数をＭ０とし、パルス消滅までに要する時間をＴinitとすると、これらのパラメータの間に下記（１）式の関係が成り立つ。
Ｔinit＝Ｎ・Δ・Ｍ０ …（１）
【００５０】
また、第１時刻ｔ１と第２時刻ｔ２との間の任意の時間Ｔdiffに対し、上記のような動作を行ったときに、パルス消滅までにパルスがリングを巡回する回数をＭとすると、これらのパラメータの間に下記（２）式の関係が成り立つ。
Ｔinit−Ｔdiff＝Ｎ・Δ・Ｍ …（２）
【００５１】
上記（１）式および（２）式から下記（３）式が得られる。
Ｔdiff＝Ｎ・Δ（Ｍ０−Ｍ） …（３）
【００５２】
αｐ＝αｎ＝α とすると、立上り遅延時間ｔdrと立下り遅延時間ｔdfとの間には下記（４）式の関係があり、これを用いると上記（３）式は下記（５）式で表される。
Δ＝ｔdr−ｔdf＝（α−１）ｔdf …（４）
Ｔdiff＝Ｎ・（α−１）ｔdf（Ｍ０−Ｍ） …（５）
【００５３】
この（５）式から判るように、パルス消滅までにパルスがリングを巡回する回数Ｍ（すなわち、カウンタ２１による計数結果であるデジタル値Ｄ[7:0]）から、第１時刻ｔ１と第２時刻ｔ２との間の時間Ｔdiffが得られる。
【００５４】
時間計測の解像度を向上させるために、計数部２０は、単位セル１１０から出力されるデータのレベル遷移事象をカウンタ２１により計数して得られた計数結果と、その計数結果が得られるまでに３２個の単位セル１１０〜１１３１のうちの他の何れかの１以上の単位セルから出力されるデータのレベル遷移状況とに基づいて、第１信号および第２信号それぞれが指示する時刻の間の時間Ｔdiffに応じたデジタル値を出力するのが好適である。図１に示された構成では、各単位セル１１ｎから出力されるデータのレベル遷移状況がエッジ検出部２２ｎにより検出される。ｎは１以上３１以下の各整数である。
【００５５】
図５は、第１実施形態のＴＤＣ回路１における計数部２０の動作例を説明する図である。なお、ここでは、図示および説明の便宜のために、リングを構成する単位セルの個数Ｎを６とし、各基本セルにおける立上り遅延時間と立下り遅延時間との差を無視して、各基本セル１１の出力、各エッジ検出部２２のＤフリップフロップ２５の出力、および、各エッジ検出部２２のセレクタ２７の出力、を纏めた。単位セル１１２を第１単位セルとし、単位セル１１５を第２単位セルとして、第１段階終了時点では、単位セル１１０〜１１２の出力レベルを１とし、単位セル１１５〜１１３の出力レベルを０とした。１単位セル分のパルス移動をパルス移動量１としている。
【００５６】
この図に示されるように、パルスが１巡回する度に、カウンタ２１の出力は値１だけ大きくなる。パルスが丁度ｍ巡回した時点では、全てのエッジ検出部２２５〜２２１それぞれのセレクタ２７の出力値は０である。パルスが丁度ｍ巡回した後に更に１単位セル分だけ移動した時点では、１個のエッジ検出部２２５のセレクタ２７の出力値は１であり、他のエッジ検出部２２４〜２２１それぞれのセレクタ２７の出力値は０である。パルスが丁度ｍ巡回した後に更に２単位セル分だけ移動した時点では、２個のエッジ検出部２２５〜２２４のセレクタ２７の出力値は１であり、他のエッジ検出部２２３〜２２１それぞれのセレクタ２７の出力値は０である。以降も同様にして、各エッジ検出部２２ｎのセレクタ２７の出力値は変化していき、パルスが丁度ｍ巡回した後に更に５単位セル分だけ移動した時点では、全てのエッジ検出部２２５〜２２１のセレクタ２７の出力値は１である。
【００５７】
以上のように、各エッジ検出部２２ｎの出力値Ｔ[n]は thermometer code となっている。計数部２０は、カウンタ２１による計数結果であるデジタル値Ｄ[7:0]を出力するとともに、各エッジ検出部２２ｎの出力値Ｔ[n]をも出力する。パルス消失時点で、デジタル値Ｄ[7:0] に基づいてパルスがＭ巡回したことが判り、さらに、値Ｔ[5]〜Ｔ[1]に基づいてＭ巡回後のパルス移動量が判る。このように、計数部２０がカウンタ２１に加えてエッジ検出部２２を含むことにより、時間計測の解像度を向上させることができる。
【００５８】
第１実施形態のＴＤＣ回路１におけるリング部１０は、共通の構成を有する複数の単位セル１１がリング状に接続されたものであって、各単位セル１１に含まれる２個のインバータ回路１１１，１１２を構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタそれぞれのゲート幅比αｐ，αｎに応じた解像度で時間測定をすることができる（上記（５）式）。これら４個のトランジスタは、半導体基板上に形成される際に互いに近い領域に形成され、ゲート幅比が比較的高精度に設計どおりに実現され得る。また、半導体基板上の位置によってプロセス条件が幾らか異なるとしても、４個のトランジスタの間の配置関係によっては、ゲート幅比αｐの誤差に因る解像度の変動とゲート幅比αｎの誤差に因る解像度の変動とを互いに相殺させることができる。したがって、このＴＤＣ回路１は、所望の解像度を高精度に実現することができ、時間測定の解像度を小さくすることができる。
【００５９】
また、第１実施形態のＴＤＣ回路１におけるリング部１０は、共通の構成を有する複数の単位セル１１がリング状に接続されたものであって、このリングの途中に他の回路が挿入されることはない。また、各単位セル１１の出力端は、後段の単位セルの入力端およびＤフリップフロップのクロック端子に接続され、共通の負荷を有している。このことから、パルスが１単位セルを通過する度に受けるパルス幅変動は一定である。したがって、このＴＤＣ回路１は、計数部２０がカウンタ２１に加えてエッジ検出部エッジ検出部２２１〜２２３１を備えることにより、パルス消失時点で、デジタル値Ｄ[7:0] に基づいてパルスがＭ巡回したことが判り、さらに、値Ｔ[5]〜Ｔ[1]に基づいてＭ巡回後のパルス移動量が判り、時間Ｔdiffに対して線形な計数結果を得ることができるので、所望の解像度を更に高精度に実現することができ、時間計測の解像度を更に小さくすることができる。
【００６０】
さらに、第１実施形態のＴＤＣ回路１は、非特許文献１に記載されたＴＤＣ回路の如くリング部へパルスを入力するのではなく、第１段階においてリング部１０の単位セル１１０〜１１３１の各スイッチを初期設定した後に、第２段階において単位セル１１０〜１１３１のうちの第１単位セルのスイッチＳＷ０を第１時刻ｔ１にオン状態とするとともに第２単位セルのスイッチＳＷ０を第２時刻ｔ２にオン状態とすることで、時間Ｔdiffに応じた初期パルス幅を有するパルスがリングを巡回し始める。したがって、このＴＤＣ回路１は、非特許文献１に記載されたＴＤＣ回路の如く測定可能な時間にオフセットを必要とすることなく、時間Ｔdiffが短くても、解像度が小さく測定精度が高い時間測定を行うことができる。
【００６１】
次に、第２実施形態のＴＤＣ回路２について説明する。第２実施形態のＴＤＣ回路２は、第１信号および第２信号それぞれが指示する時刻の間の時間をデジタル値として出力するものであって、第１実施形態におけるリング部１０に替えてリング部４０を備え、また、計数部および制御部を備える。第２実施形態における計数部は、第１実施形態における計数部と同様の構成を有する。
【００６２】
図６は、第２実施形態のＴＤＣ回路２のリング部４０の構成を示す図である。なお、同図では計数部および制御部の図示が省略されている。リング部４０は、共通の構成を有する３２個の単位セル４１０〜４１３１がリング状に接続されたものである。リング部４０において、単位セル４１０の出力端は単位セル４１３１の入力端に接続されている。単位セル４１ｎの出力端は単位セル４１ｎ−１の入力端に接続されている。ただし、ｎは１以上３１以下の各整数である。
【００６３】
図７は、第２実施形態のＴＤＣ回路２に含まれる単位セル４１の構成を示す図である。なお、３２個の単位セル４１０〜４１３１は共通の構成を有しているので、そのうちの任意のものを単位セル４１と呼ぶ。第１実施形態では各単位セル１１はシングルエンド信号を入出力したのに対して、第２実施形態では各単位セル４１は差動信号を入出力する。
【００６４】
単位セル４１は、前段の単位セルから出力されるデータを入力する第１入力端４１inpおよび第２入力端４１innと、後段の単位セルへデータを出力する第１出力端４１outpおよび第２出力端４１outnとを有する。また、単位セル４１は、第１インバータ回路４１１，第２インバータ回路４１２，インバータ回路４１３，インバータ回路４１４，スイッチＳＷ１０，スイッチＳＷ１１，スイッチＳＷ１２，スイッチＳＷ２０，スイッチＳＷ２１およびスイッチＳＷ２２を含む。
【００６５】
第１インバータ回路４１１およびスイッチＳＷ１０は、第２入力端４１innから第１出力端４１outpへ向かって順に設けられている。第２インバータ回路４１２およびスイッチＳＷ２０は、第１入力端４１inpから第２出力端４１outnへ向かって順に設けられている。スイッチＳＷ１１は、第１出力端４１outpと第１基準電位端Ｖddとの間に設けられている。スイッチＳＷ１２は、第１出力端４１outpと第２基準電位端Ｖssとの間に設けられている。スイッチＳＷ２１は、第２出力端４１outnと第１基準電位端Ｖddとの間に設けられている。スイッチＳＷ２２は、第２出力端４１outnと第２基準電位端Ｖssとの間に設けられている。ただし、Ｖdd＞Ｖss である。
【００６６】
スイッチＳＷ１０およびスイッチＳＷ２０それぞれは、互いに並列的に接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタにより構成され、これらＰＭＯＳトランジスタおよびＮＭＯＳトランジスタが同時にオン状態とされ或いは同時にオフ状態とされる。スイッチＳＷ１１およびスイッチＳＷ２１それぞれは、ＰＭＯＳトランジスタにより構成され、互いに共通の構成を有する。また、スイッチＳＷ１２およびスイッチＳＷ２２それぞれは、ＮＭＯＳトランジスタにより構成され、互いに共通の構成を有する。
【００６７】
インバータ回路４１３の入力端は第２インバータ回路４１２に出力端に接続され、インバータ回路４１３の出力端は第１インバータ回路４１１に出力端に接続されている。インバータ回路４１４の入力端は第１インバータ回路４１１に出力端に接続され、インバータ回路４１４の出力端は第２インバータ回路４１２に出力端に接続されている。インバータ回路４１１〜４１３は差動バッファを構成している。
【００６８】
各単位セル４１において、自段の単位セルの第１入力端４１inpが前段の単位セルの第１出力端４１outpと接続され、自段の単位セルの第２入力端４１innが前段の単位セルの第２出力端４１outnと接続され、自段の単位セルの第１出力端４１outpが後段の単位セルの第１入力端４１inpと接続され、自段の単位セルの第２出力端４１outnが後段の単位セルの第２入力端４１innと接続される。これにより、３２個の単位セル４１０〜４１３１はリング状に接続される。
【００６９】
第１インバータ回路４１１および第２インバータ回路４１２それぞれは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタにより構成されたＣＭＯＳ回路である。第１インバータ回路４１１のＰＭＯＳトランジスタのゲート幅は、第２インバータ回路４１２のＰＭＯＳトランジスタのゲート幅のαｐ倍である。第２インバータ回路４１２のＮＭＯＳトランジスタのゲート幅は、第１インバータ回路４１１のＮＭＯＳトランジスタのゲート幅のαｎ倍である。αｐおよびαｎの双方が１より大きいか又は双方が１より小さい。
【００７０】
このように構成される単位セル４１では、スイッチＳＷ１０，ＳＷ２０がオン状態であってスイッチＳＷ１１，ＳＷ１２，ＳＷ２１，ＳＷ２２がオフ状態であるとき、入力端４１inp，４１innに差動信号のパルスが入力されると、パルス幅が一定量だけ変化した差動信号のパルスが出力端４１outp，４１outntから出力される。αｐおよびαｎの双方が１より大きいか又は双方が１より小さいことから、入力時のパルスに対する出力時のパルスのパルス幅変化に対して、第１インバータ回路４１１および第２インバータ回路４１２それぞれは共に増加または共に減少の寄与をする。共通の構成を有する単位セル４１０〜４１３１がリング状に接続されているから、パルスが各単位セルを通過する度にパルス幅は一定量Δだけ変化し、また、パルスがリングを１巡回する度にパルス幅は一定量３２Δだけ変化する。
【００７１】
次に、リング部４０および計数部それぞれの動作について説明する。以下に説明する動作は制御部による制御の下に行われる。
【００７２】
第１段階において、３２個の単位セル４１０〜４１３１それぞれのスイッチＳＷ１０，ＳＷ２０のうち、何れか２つの第１単位セルおよび第２単位セルそれぞれのスイッチＳＷ１０，ＳＷ２０が選択的にオフ状態とされ、第１単位セルおよび第２単位セルを除く他の単位セルのスイッチＳＷ１０，ＳＷ２０がオン状態とされる。３２個の単位セル４１０〜４１３１それぞれのスイッチＳＷ１１，ＳＷ２２のうち、第１単位セルのスイッチＳＷ１１，ＳＷ２２が選択的にオン状態とされ、第１単位セルを除く他の単位セルのスイッチＳＷ１１，ＳＷ２２がオフ状態とされる。また、３２個の単位セル４１０〜４１３１それぞれのスイッチＳＷ１２，ＳＷ２１のうち、第２単位セルのスイッチＳＷ１２，ＳＷ２１が選択的にオン状態とされ、第２単位セルを除く他の単位セルのスイッチＳＷ１２，ＳＷ２１がオフ状態とされる。
【００７３】
もし、３２個の単位セル４１０〜４１３１のうち第１単位セルおよび第２単位セルとして選ばれるものが固定であるならば、制御部により制御されることなく、第１単位セルおよび第２単位セルを除く他の単位セルのスイッチＳＷ１０，ＳＷ２０が常にオン状態とされていてもよいし、第１単位セルを除く他の単位セルのスイッチＳＷ１１，ＳＷ２２が常にオフ状態とされていてもよいし、また、第２単位セルを除く他の単位セルのスイッチＳＷ１２，ＳＷ２１が常にオフ状態とされていてもよい。
【００７４】
図８は、第２実施形態のＴＤＣ回路２における第１段階終了時での３２個の単位セル４１０〜４１３１それぞれのスイッチＳＷ１０，ＳＷ２０，ＳＷ１１，ＳＷ１２，ＳＷ２１，ＳＷ２２の各状態の一例を示す図表である。ここでは、第１単位セルを単位セル４１１５とし、第２単位セルを単位セル４１３１とした。以降では、これを前提として説明を続ける。
【００７５】
同図には、３２個の単位セル４１０〜４１３１それぞれの出力端から出力される差動信号のレベルも示されている。１６個の単位セル４１０〜４１１５それぞれの出力端から出力される差動信号は１レベルとなり、１６個の単位セル４１１６〜４１３１それぞれの出力端から出力される差動信号は０レベルとなる。
【００７６】
第１段階に続く第２段階において、計数部による計数動作が開始される。また、図９に示されるように、第１信号が指示する第１時刻ｔ１以前に第１単位セル４１１５のスイッチＳＷ１１，ＳＷ２２がオフ状態に転じ、第１時刻ｔ１に第１単位セル４１１５のスイッチＳＷ１０，ＳＷ２０がオン状態に転じる。また、第２信号が指示する第２時刻ｔ２以前に第２単位セル４１３１のスイッチＳＷ１２，ＳＷ２１がオフ状態に転じ、第２時刻ｔ２に第２単位セル４１３１のスイッチＳＷ１０，ＳＷ２０がオン状態に転じる。例えば、第１信号が指示する第１時刻ｔ１は第１信号の立上りエッジの時刻であり、第２信号が指示する第２時刻ｔ２は第１信号の立上りエッジの時刻である。図９は、第２実施形態のＴＤＣ回路２における第２段階の動作の一例を示すタイミングチャートである。この図では、第１時刻ｔ１と第２時刻ｔ２との間の時間をＴdiffと表記している。
【００７７】
第１単位セル４１１５のスイッチＳＷ１１，ＳＷ２２と第２単位セル４１３１のスイッチＳＷ１２，ＳＷ２１とは同時にオフ状態に転じてもよい。第１時刻ｔ１に、第１単位セル４１１５のスイッチＳＷ１１，ＳＷ２２がオフ状態に転じると同時に、第１単位セル４１１５のスイッチＳＷ１０，ＳＷ２０がオン状態に転じてもよい。また、第２時刻ｔ２に、第２単位セル４１３１のスイッチＳＷ１２，ＳＷ２１がオフ状態に転じると同時に、第２単位セル４１３１のスイッチＳＷ１０，ＳＷ２０がオン状態に転じてもよい。
【００７８】
なお、第１単位セル３１１５において、スイッチＳＷ１１，ＳＷ２２がオフ状態に転じた後であってスイッチＳＷ１０，ＳＷ２０がオン状態に転じる前の期間では、出力端４１outp，４１outnはハイインピーダンス状態であるが、暫くの間は１レベルの出力が維持されているので、その間にスイッチＳＷ１０，ＳＷ２０がオン状態に転じる。第２単位セル４１３１においても同様である。
【００７９】
以降の動作は第１実施形態の場合と同様である。第２実施形態では、第１時刻ｔ１および第２時刻ｔ２のうち何れか遅い時刻の直後では、出力差動信号がレベル１である単位セルの個数と出力差動信号がレベル０である単位セルの個数との差は、第１時刻ｔ１と第２時刻ｔ２との間の時間Ｔdiffに応じたものである。なお、出力レベル１である単位セルの個数と出力レベル０である単位セルの個数との差は、リングを巡回するパルスの初期幅に対応する。
【００８０】
第１時刻ｔ１および第２時刻ｔ２のうち何れか遅い時刻より以降では、このようなパルスが、リング状に接続された３２個の単位セル４１０〜４１３１を巡回する。このパルスが巡回して行くに従って、パルス幅は単調に増加または減少していき、やがて、パルスが消滅する。このパルス消滅まで、単位セル４１０の出力端から出力されるデータの立上りエッジがカウンタ２１により計数されて、計数結果であるデジタル値Ｄ[7:0]が得られる。パルス１巡回当りのパルス幅の変化量３２Δが一定であるので、デジタル値Ｄ[7:0]は、当初のパルス幅に応じたものであり、ひいては、第１信号および第２信号それぞれが指示する時刻の間の時間に応じたものである。
【００８１】
第２実施形態のＴＤＣ回路２では、差動信号のパルスがリング部４０を巡回する点で、シングルエンド信号のパルスがリング部１０を巡回する第１実施形態のＴＤＣ回路１と相違するが、第１実施形態の場合と同様の効果を奏することができる。加えて、第２実施形態では、差動信号のパルスがリング部４０を巡回することから、より安定した動作をすることができる。
【００８２】
次に、基本セル４１の変形例について説明する。以下では、第２実施形態のＴＤＣ回路２の基本セル４１の変形例について説明するが、第１実施形態のＴＤＣ回路１の基本セル１１も同様である。
【００８３】
図１０は、単位セル４１の第１変形例である単位セル４１Ａの構成を示す図である。図７に示された単位セル４１の構成と比較すると、この図１０に示される単位セル４１Ａは、第１インバータ回路４１１に替えて第１インバータ回路４１１Ａを備える点で相違し、また、第２インバータ回路４１２に替えて第２インバータ回路４１２Ａを備える点で相違する。
【００８４】
第１インバータ回路４１１Ａは、互いに並列的に設けられたインバータＩ１１とインバータＩ１２とを含む。インバータＩ１１はＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１とからなる。インバータＩ１２はＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ１２とからなる。インバータＩ１１とインバータＩ１２は回路上では共通の構成を有する。
【００８５】
第２インバータ回路４１２Ａは、互いに並列的に設けられたインバータＩ２１とインバータＩ２２とを含む。インバータＩ２１はＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１とからなる。インバータＩ２２はＰＭＯＳトランジスタＰ２２とＮＭＯＳトランジスタＮ２２とからなる。インバータＩ２１とインバータＩ２２は回路上では共通の構成を有する。
【００８６】
ＰＭＯＳトランジスタＰ１１，Ｐ１２のゲート幅は、ＰＭＯＳトランジスタＰ２１，Ｐ２２のゲート幅のαｐ倍である。ＮＭＯＳトランジスタＮ２１，Ｎ２２のゲート幅は、ＮＭＯＳトランジスタＮ１１，Ｎ１２のゲート幅のαｎ倍である。αｐおよびαｎの双方が１より大きいか又は双方が１より小さい。
【００８７】
半導体基板上において、インバータＩ１１，Ｉ２１，Ｉ２２，Ｉ１２の順に配置され、または、インバータＩ２１，Ｉ１１，Ｉ１２，Ｉ２２の順に配置されている。また、図１１に示されるように、３２個の単位セルのうち奇数番目の単位セルでは半導体基板上においてインバータＩ１１，Ｉ２１，Ｉ２２，Ｉ１２の順に配置され、３２個の単位セルのうち偶数番目の単位セルでは半導体基板上においてインバータＩ２１，Ｉ１１，Ｉ１２，Ｉ２２の順に配置されているのが好適である。
【００８８】
図１１は、単位セル４１の第１変形例である単位セル４１Ａのレイアウト例を説明する図である。この図には、各トランジスタを構成する拡散領域およびゲート電極が示されている。同図（ａ）は奇数番目の単位セルのレイアウトを示し、同図（ｂ）は偶数番目の単位セルのレイアウトを示す。なお、奇数番目の単位セルのレイアウトと偶数番目の単位セルのレイアウトとは逆であってもよい。
【００８９】
同図（ａ）に示されるように、奇数番目の単位セルのレイアウトでは、Ｐ型拡散領域５１およびＮ型拡散領域５３に亘ってゲート電極Ｇ１１，Ｇ２１が設けられており、また、Ｐ型拡散領域５２およびＮ型拡散領域５４に亘ってゲート電極Ｇ２２，Ｇ１２が設けられている。ゲート電極Ｇ１１，Ｇ２１，Ｇ２２およびＧ１２は、ポリシリコンからなり、互いに平行であって、この順に配置されている。Ｐ型拡散領域５１およびゲート電極Ｇ１１によりＰＭＯＳトランジスタＰ１１が構成される。Ｐ型拡散領域５１およびゲート電極Ｇ２１によりＰＭＯＳトランジスタＰ２１が構成される。Ｐ型拡散領域５２およびゲート電極Ｇ２２によりＰＭＯＳトランジスタＰ２２が構成される。Ｐ型拡散領域５２およびゲート電極Ｇ１２によりＰＭＯＳトランジスタＰ１２が構成される。Ｎ型拡散領域５３およびゲート電極Ｇ１１によりＮＭＯＳトランジスタＮ１１が構成される。Ｎ型拡散領域５３およびゲート電極Ｇ２１によりＮＭＯＳトランジスタＮ２１が構成される。Ｎ型拡散領域５４およびゲート電極Ｇ２２によりＮＭＯＳトランジスタＮ２２が構成される。Ｎ型拡散領域５４およびゲート電極Ｇ１２によりＮＭＯＳトランジスタＮ１２が構成される。すなわち、インバータＩ１１，Ｉ２１，Ｉ２２，Ｉ１２が、この順に配置されている。
【００９０】
同図（ｂ）に示されるように、偶数番目の単位セルのレイアウトでは、Ｐ型拡散領域６１およびＮ型拡散領域６３に亘ってゲート電極Ｇ２１，Ｇ１１が設けられており、また、Ｐ型拡散領域６２およびＮ型拡散領域６４に亘ってゲート電極Ｇ１２，Ｇ２２が設けられている。ゲート電極Ｇ２１，Ｇ１１，Ｇ１２およびＧ２２は、ポリシリコンからなり、互いに平行であって、この順に配置されている。Ｐ型拡散領域６１およびゲート電極Ｇ２１によりＰＭＯＳトランジスタＰ２１が構成される。Ｐ型拡散領域６１およびゲート電極Ｇ１１によりＰＭＯＳトランジスタＰ１１が構成される。Ｐ型拡散領域６２およびゲート電極Ｇ１２によりＰＭＯＳトランジスタＰ１２が構成される。Ｐ型拡散領域６２およびゲート電極Ｇ２２によりＰＭＯＳトランジスタＰ２２が構成される。Ｎ型拡散領域６３およびゲート電極Ｇ２１によりＮＭＯＳトランジスタＮ２１が構成される。Ｎ型拡散領域６３およびゲート電極Ｇ１１によりＮＭＯＳトランジスタＮ１１が構成される。Ｎ型拡散領域６４およびゲート電極Ｇ１２によりＮＭＯＳトランジスタＮ１２が構成される。Ｎ型拡散領域６４およびゲート電極Ｇ２２によりＮＭＯＳトランジスタＮ２２が構成される。すなわち、インバータＩ２１，Ｉ１１，Ｉ１２，Ｉ２２は、この順に配置されている。
【００９１】
同図（ａ），（ｂ）の何れにおいても、Ｐ型拡散領域およびＮ型拡散領域はミラー配置されている。このように、奇数番目の単位セルでは半導体基板上においてインバータＩ１１，Ｉ２１，Ｉ２２，Ｉ１２の順に配置され、偶数番目の単位セルでは半導体基板上においてインバータＩ２１，Ｉ１１，Ｉ１２，Ｉ２２の順に配置されていることにより、半導体基板上の位置によってプロセス条件が幾らか異なるとしても、ゲート幅比αｐの誤差に因る解像度の変動とゲート幅比αｎの誤差に因る解像度の変動とを、更に効果的に互いに相殺させることができる。
【００９２】
図１２は、単位セル４１の第１変形例である単位セル４１Ａの他のレイアウト例を説明する図である。この図は偶数番目の単位セルのレイアウトを示すが、奇数番目の単位セルについても同様である。この図には、各トランジスタを構成する拡散領域およびゲート電極が示されている他、第１入力端４１innとゲート電極Ｇ１１，Ｇ１２とを接続する金属配線７１も示され、また、第２入力端４１inpとゲート電極Ｇ２１，Ｇ２２とを接続する金属配線７２も示されている。
【００９３】
図１１（ｂ）に示されたレイアウトと比較すると、この図１２に示されるレイアウトでは、ダミーのゲート電極Ｇｄが設けられている点で相違する。ダミーのゲート電極Ｇｄは、他のゲート電極Ｇ１１，Ｇ１２，Ｇ２１，Ｇ２２とともに等間隔となるように、また、これらのゲート電極Ｇ１１，Ｇ１２，Ｇ２１，Ｇ２２と平行となるように、拡散領域の間に設けられる。このようなダミーのゲート電極Ｇｄが設けられていることにより、レイアウトの対称性や周期性が向上するので、プロセス条件の変動の影響が低減され得る。また、金属配線７１および金属配線７２は、寄生容量値が互いに等しくなるように、長さが互いに等しいのが好適である。
【００９４】
図１３は、単位セル４１の第２変形例である単位セル４１Ｂの構成を示す図である。図７に示された単位セル４１の構成と比較すると、この図１３に示される単位セル４１Ｂは、第１インバータ回路４１１に対して並列的に設けられたトライステートインバータ回路４１５ａ〜４１５ｃを更に含む点で相違し、また、第２インバータ回路４１２に対して並列的に設けられたトライステートインバータ回路４１６ａ〜４１６ｃを更に含む点で相違する。３個のトライステートインバータ回路４１５ａ〜４１５ｃおよび３個のトライステートインバータ回路４１６ａ〜４１６ｃのうち、出力をオン状態とするトライステートインバータ回路の個数を変更することにより、実効的なゲート幅比αｐ，αｎを変更することができ、解像度を変更することができる。なお、出力をオン状態とするトライステートインバータ回路の個数の選択は、２ビットの制御信号を与えることで可能である。なお、トライステートインバータ回路の個数は、３個でなくてもよく、１個以上であればよい。また、制御信号のビット数は任意である。
【００９５】
次に、第２実施形態のＴＤＣ回路２の動作をシミュレーションした結果を説明する。ここでは、図６に示された第２実施形態のＴＤＣ回路２の構成において図１０に示された単位セルの構成を採用してシミュレーションを行った。リング部４０においてリングを構成する単位セル４１の個数を３２とし、第１単位セルおよび第２単位セルを単位セル４１１５，４１３１とした。ＰＭＯＳトランジスタＰ１１，Ｐ１２のゲート幅を８.０４μｍとし、ＰＭＯＳトランジスタＰ２１，Ｐ２２のゲート幅を８.００μｍとし、ＮＭＯＳトランジスタＮ１１，Ｎ１２のゲート幅を８.００μｍとし、ＮＭＯＳトランジスタＮ２１，Ｎ２２のゲート幅を８.０４μｍとして、αｐ＝αｎ＝１.００５ とした。
【００９６】
インバータ回路４１３，４１４それぞれは、ゲート幅４.００μｍのＰＭＯＳトランジスタとゲート幅２.００μｍのＮＭＯＳトランジスタとからなるものとした。スイッチＳＷ１０，ＳＷ２０それぞれは、互いに並列的に接続されたゲート幅８.００μｍのＰＭＯＳトランジスタおよびゲート幅４.００μｍのＮＭＯＳトランジスタにより構成されるものとした。スイッチＳＷ１１，ＳＷ２１それぞれは、ゲート幅２.００μｍのＰＭＯＳトランジスタにより構成されるものとした。スイッチＳＷ１２，ＳＷ２２それぞれは、ゲート幅１.００μｍのＮＭＯＳトランジスタにより構成されるものとした。また、第１時刻ｔ１と第２時刻ｔ２との間の時間Ｔdiffを−１ｎｓから＋１ｎｓまでの範囲の各値とした。
【００９７】
図１４および図１５は、このときのシミュレーションの結果を示す図である。第１時刻ｔ１および第２時刻ｔ２のうち何れか遅い時刻を基準とすると、時間Ｔdiffを−１ｎｓとしたとき凡そ６４ｎｓ経過時にパルスが消失し、時間Ｔdiffを０ｎｓとしたとき凡そ２６４ｎｓ経過時にパルスが消失し、時間Ｔdiffを＋１ｎｓとしたとき凡そ４６４ｎｓ経過時にパルスが消失した。
【００９８】
図１４は、凡そ５４ｎｓから７９ｎｓまでの期間における特定の単位セルからの出力信号の波形を示す。同図（ａ）は時間Ｔdiffを−１ｎｓとした場合を示し、同図（ｂ）は時間Ｔdiffを０ｎｓとした場合を示し、同図（ｃ）は時間Ｔdiffを＋１ｎｓとした場合を示す。
【００９９】
図１５は、計数部２０のカウンタ２１から出力されるデジタル値と時間Ｔdiffとの関係を示すグラフである。カウンタ２１から出力されるデジタル値のビット数を１２とした。時間Ｔdiffに対して出力デジタル値は極めて良好な線形関係を示した。解像度は５４６ｆｓであった。また、変換に要する時間は最大５００ｎｓであり、変換レートは２ＭＨｚであった。
【０１００】
また、図６に示された第２実施形態のＴＤＣ回路２の構成において図１３に示された単位セルの構成を採用してシミュレーションを行った。ここでは、第１インバータ回路４１１に対して並列的に設けられた３個のトライステートインバータ回路４１５ａ〜４１５ｃ、および、第２インバータ回路４１２に対して並列的に設けられた３個のトライステートインバータ回路４１６ａ〜４１６ｃのうち、出力をオン状態とするトライステートインバータ回路の個数を各値とした。その他の条件は上記と同じである。
【０１０１】
図１６は、このときのシミュレーションの結果を示す図である。何れの場合にも、時間Ｔdiffに対して出力デジタル値は極めて良好な線形関係を示した。出力をオン状態とするトライステートインバータ回路の個数が０個のときＬＳＢは４９０ｆｓであり、１個のときＬＳＢは７５０ｆｓであり、２個のときＬＳＢは９８０ｆｓであり、３個のときＬＳＢは１.６ｐｓであった。このように、出力をオン状態とするトライステートインバータ回路の個数によって解像度が変化した。
【０１０２】
このようなＴＤＣ回路は、ＡＤＰＬＬ回路の高性能化に寄与する他、時間を計測する機器、例えば、電磁波や音波を用いて被測定物までの距離計測をするレーダーや超音波診断装置や魚群探知機等の計測機器や、光波を用いて被測定物までの距離計測をする時間差距離計測手法（Time-of-Flight法）を用いた計測機器の高性能化に寄与することができる。さらに、上述のようなＴＤＣ回路は、高エネルギー系の計測にて計測器に高エネルギー粒子が入射されたことを確認するＳＥＵ（Single Event Upset）計測において粒子を検出するまでの時間の計測に用いたり、ＬＳＩ内部で（ＰＬＬ等で）発生するジッタの計測に用いたりすることも可能である。
【符号の説明】
【０１０３】
１，２…ＴＤＣ回路、１０…リング部、１１０〜１１３１…単位セル、２０…計数部、２１…カウンタ、２２１〜２２３１…エッジ検出部、２３０〜２３７…Ｄフリップフロップ、２４０〜２４７…インバータ、２５…Ｄフリップフロップ、２６…インバータ、２７…セレクタ、３０…制御部、４０…リング部、４１０〜４１３１…単位セル、１１１…第１インバータ回路、１１２…第２インバータ回路、４１１…第１インバータ回路、４１２…第２インバータ回路、４１５ａ〜４１５ｃ…トライステートインバータ回路、４１６ａ〜４１６ｃ…トライステートインバータ回路。
【特許請求の範囲】
【請求項１】
第１信号および第２信号それぞれが指示する時刻の間の時間をデジタル値として出力するＴＤＣ回路であって、
共通の構成を有する複数個の単位セルがリング状に接続されてなるリング部と、前記複数個の単位セルのうちの何れかの単位セルから出力されるデータのレベル遷移事象を計数して当該計数結果に応じたデジタル値を出力する計数部と、前記リング部および前記計数部それぞれの動作を制御する制御部とを備え、
前記複数個の単位セルそれぞれが、
前段の単位セルから出力されるデータを入力する入力端と、後段の単位セルへデータを出力する出力端と、前記入力端から前記出力端へ向かって順に設けられた第１インバータ回路，第２インバータ回路およびスイッチＳＷ０と、前記出力端と第１基準電位端との間に設けられたスイッチＳＷ１と、前記出力端と第２基準電位端との間に設けられたスイッチＳＷ２とを含み、
自段の単位セルの前記入力端が前段の単位セルの前記出力端と接続され、自段の単位セルの前記出力端が後段の単位セルの前記入力端と接続されて、リング状に接続され、
前記第１インバータ回路および前記第２インバータ回路それぞれがＰＭＯＳトランジスタおよびＮＭＯＳトランジスタにより構成されたＣＭＯＳ回路であり、前記第１インバータ回路のＰＭＯＳトランジスタのゲート幅が前記第２インバータ回路のＰＭＯＳトランジスタのゲート幅のαｐ倍であり、前記第２インバータ回路のＮＭＯＳトランジスタのゲート幅が前記第１インバータ回路のＮＭＯＳトランジスタのゲート幅のαｎ倍であって、αｐおよびαｎの双方が１より大きいか又は双方が１より小さく、
前記制御部が、
第１段階において、前記複数個の単位セルそれぞれのスイッチＳＷ０のうち何れか２つの第１単位セルおよび第２単位セルそれぞれのスイッチＳＷ０を選択的にオフ状態とし、前記複数個の単位セルそれぞれのスイッチＳＷ１のうち前記第１単位セルのスイッチＳＷ１を選択的にオン状態とし、前記複数個の単位セルそれぞれのスイッチＳＷ２のうち前記第２単位セルのスイッチＳＷ２を選択的にオン状態とし、
前記第１段階に続く第２段階において、前記計数部による計数動作を開始させ、前記第１信号が指示する第１時刻以前に前記第１単位セルのスイッチＳＷ１をオフ状態に転じさせ、前記第１時刻に前記第１単位セルのスイッチＳＷ０をオン状態に転じさせ、前記第２信号が指示する第２時刻以前に前記第２単位セルのスイッチＳＷ２をオフ状態に転じさせ、前記第２時刻に前記第２単位セルのスイッチＳＷ０をオン状態に転じさせる、
ことを特徴とするＴＤＣ回路。
【請求項２】
第１信号および第２信号それぞれが指示する時刻の間の時間をデジタル値として出力するＴＤＣ回路であって、
共通の構成を有する複数個の単位セルがリング状に接続されてなるリング部と、前記複数個の単位セルのうちの何れかの単位セルから出力されるデータのレベル遷移事象を計数して当該計数結果に応じたデジタル値を出力する計数部と、前記リング部および前記計数部それぞれの動作を制御する制御部とを備え、
前記複数個の単位セルそれぞれが、
前段の単位セルから出力されるデータを入力する第１入力端および第２入力端と、後段の単位セルへデータを出力する第１出力端および第２出力端と、前記第２入力端から前記第１出力端へ向かって順に設けられた第１インバータ回路およびスイッチＳＷ１０と、前記第１入力端から前記第２出力端へ向かって順に設けられた第２インバータ回路およびスイッチＳＷ２０と、前記第１出力端と第１基準電位端との間に設けられたスイッチＳＷ１１と、前記第１出力端と第２基準電位端との間に設けられたスイッチＳＷ１２と、前記第２出力端と第１基準電位端との間に設けられたスイッチＳＷ２１と、前記第２出力端と第２基準電位端との間に設けられたスイッチＳＷ２２とを含み、
前記第１インバータ回路および前記第２インバータ回路を含んで差動バッファを構成しており、
自段の単位セルの前記第１入力端が前段の単位セルの前記第１出力端と接続され、自段の単位セルの前記第２入力端が前段の単位セルの前記第２出力端と接続され、自段の単位セルの前記第１出力端が後段の単位セルの前記第１入力端と接続され、自段の単位セルの前記第２出力端が後段の単位セルの前記第２入力端と接続されて、リング状に接続され、
前記第１インバータ回路および前記第２インバータ回路それぞれがＰＭＯＳトランジスタおよびＮＭＯＳトランジスタにより構成されたＣＭＯＳ回路であり、前記第１インバータ回路のＰＭＯＳトランジスタのゲート幅が前記第２インバータ回路のＰＭＯＳトランジスタのゲート幅のαｐ倍であり、前記第２インバータ回路のＮＭＯＳトランジスタのゲート幅が前記第１インバータ回路のＮＭＯＳトランジスタのゲート幅のαｎ倍であって、αｐおよびαｎの双方が１より大きいか又は双方が１より小さく、
前記制御部が、
第１段階において、前記複数個の単位セルそれぞれのスイッチＳＷ１０，ＳＷ２０のうち何れか２つの第１単位セルおよび第２単位セルそれぞれのスイッチＳＷ１０，ＳＷ２０を選択的にオフ状態とし、前記複数個の単位セルそれぞれのスイッチＳＷ１１，ＳＷ２２のうち前記第１単位セルのスイッチＳＷ１１，ＳＷ２２を選択的にオン状態とし、前記複数個の単位セルそれぞれのスイッチＳＷ１２，ＳＷ２１のうち前記第２単位セルのスイッチＳＷ１２，ＳＷ２１を選択的にオン状態とし、
前記第１段階に続く第２段階において、前記計数部による計数動作を開始させ、前記第１信号が指示する第１時刻以前に前記第１単位セルのスイッチＳＷ１１，ＳＷ２２をオフ状態に転じさせ、前記第１時刻に前記第１単位セルのスイッチＳＷ１０，ＳＷ２０をオン状態に転じさせ、前記第２信号が指示する第２時刻以前に前記第２単位セルのスイッチＳＷ１２，ＳＷ２１をオフ状態に転じさせ、前記第２時刻に前記第２単位セルのスイッチＳＷ１０，ＳＷ２０をオン状態に転じさせる、
ことを特徴とするＴＤＣ回路。
【請求項３】
前記計数部が、前記複数個の単位セルのうちの何れか１個の単位セルから出力されるデータのレベル遷移事象を計数して得られた計数結果と、その計数結果が得られるまでに前記複数個の単位セルのうちの他の何れかの１以上の単位セルから出力されるデータのレベル遷移状況とに基づいて、前記第１信号および前記第２信号それぞれが指示する時刻の間の時間に応じたデジタル値を出力する、
ことを特徴とする請求項１または２に記載のＴＤＣ回路。
【請求項４】
前記複数個の単位セルそれぞれにおいて、
前記第１インバータ回路が、互いに並列的に設けられたインバータＩ１１とインバータＩ１２とを含み、
前記第２インバータ回路が、互いに並列的に設けられたインバータＩ２１とインバータＩ２２とを含み、
半導体基板上において、インバータＩ１１，Ｉ２１，Ｉ２２，Ｉ１２の順に配置され、または、インバータＩ２１，Ｉ１１，Ｉ１２，Ｉ２２の順に配置されている、
ことを特徴とする請求項１または２に記載のＴＤＣ回路。
【請求項５】
前記複数個の単位セルのうち奇数番目の単位セルでは前記半導体基板上においてインバータＩ１１，Ｉ２１，Ｉ２２，Ｉ１２の順に配置され、
前記複数個の単位セルのうち偶数番目の単位セルでは前記半導体基板上においてインバータＩ２１，Ｉ１１，Ｉ１２，Ｉ２２の順に配置されている、
ことを特徴とする請求項４に記載のＴＤＣ回路。
【請求項６】
前記複数個の単位セルそれぞれが、前記第１インバータ回路に対して並列的に設けられた第１トライステートインバータ回路と、前記第２インバータ回路に対して並列的に設けられた第２トライステートインバータ回路とを更に含む、
ことを特徴とする請求項１または２に記載のＴＤＣ回路。
【請求項１】
第１信号および第２信号それぞれが指示する時刻の間の時間をデジタル値として出力するＴＤＣ回路であって、
共通の構成を有する複数個の単位セルがリング状に接続されてなるリング部と、前記複数個の単位セルのうちの何れかの単位セルから出力されるデータのレベル遷移事象を計数して当該計数結果に応じたデジタル値を出力する計数部と、前記リング部および前記計数部それぞれの動作を制御する制御部とを備え、
前記複数個の単位セルそれぞれが、
前段の単位セルから出力されるデータを入力する入力端と、後段の単位セルへデータを出力する出力端と、前記入力端から前記出力端へ向かって順に設けられた第１インバータ回路，第２インバータ回路およびスイッチＳＷ０と、前記出力端と第１基準電位端との間に設けられたスイッチＳＷ１と、前記出力端と第２基準電位端との間に設けられたスイッチＳＷ２とを含み、
自段の単位セルの前記入力端が前段の単位セルの前記出力端と接続され、自段の単位セルの前記出力端が後段の単位セルの前記入力端と接続されて、リング状に接続され、
前記第１インバータ回路および前記第２インバータ回路それぞれがＰＭＯＳトランジスタおよびＮＭＯＳトランジスタにより構成されたＣＭＯＳ回路であり、前記第１インバータ回路のＰＭＯＳトランジスタのゲート幅が前記第２インバータ回路のＰＭＯＳトランジスタのゲート幅のαｐ倍であり、前記第２インバータ回路のＮＭＯＳトランジスタのゲート幅が前記第１インバータ回路のＮＭＯＳトランジスタのゲート幅のαｎ倍であって、αｐおよびαｎの双方が１より大きいか又は双方が１より小さく、
前記制御部が、
第１段階において、前記複数個の単位セルそれぞれのスイッチＳＷ０のうち何れか２つの第１単位セルおよび第２単位セルそれぞれのスイッチＳＷ０を選択的にオフ状態とし、前記複数個の単位セルそれぞれのスイッチＳＷ１のうち前記第１単位セルのスイッチＳＷ１を選択的にオン状態とし、前記複数個の単位セルそれぞれのスイッチＳＷ２のうち前記第２単位セルのスイッチＳＷ２を選択的にオン状態とし、
前記第１段階に続く第２段階において、前記計数部による計数動作を開始させ、前記第１信号が指示する第１時刻以前に前記第１単位セルのスイッチＳＷ１をオフ状態に転じさせ、前記第１時刻に前記第１単位セルのスイッチＳＷ０をオン状態に転じさせ、前記第２信号が指示する第２時刻以前に前記第２単位セルのスイッチＳＷ２をオフ状態に転じさせ、前記第２時刻に前記第２単位セルのスイッチＳＷ０をオン状態に転じさせる、
ことを特徴とするＴＤＣ回路。
【請求項２】
第１信号および第２信号それぞれが指示する時刻の間の時間をデジタル値として出力するＴＤＣ回路であって、
共通の構成を有する複数個の単位セルがリング状に接続されてなるリング部と、前記複数個の単位セルのうちの何れかの単位セルから出力されるデータのレベル遷移事象を計数して当該計数結果に応じたデジタル値を出力する計数部と、前記リング部および前記計数部それぞれの動作を制御する制御部とを備え、
前記複数個の単位セルそれぞれが、
前段の単位セルから出力されるデータを入力する第１入力端および第２入力端と、後段の単位セルへデータを出力する第１出力端および第２出力端と、前記第２入力端から前記第１出力端へ向かって順に設けられた第１インバータ回路およびスイッチＳＷ１０と、前記第１入力端から前記第２出力端へ向かって順に設けられた第２インバータ回路およびスイッチＳＷ２０と、前記第１出力端と第１基準電位端との間に設けられたスイッチＳＷ１１と、前記第１出力端と第２基準電位端との間に設けられたスイッチＳＷ１２と、前記第２出力端と第１基準電位端との間に設けられたスイッチＳＷ２１と、前記第２出力端と第２基準電位端との間に設けられたスイッチＳＷ２２とを含み、
前記第１インバータ回路および前記第２インバータ回路を含んで差動バッファを構成しており、
自段の単位セルの前記第１入力端が前段の単位セルの前記第１出力端と接続され、自段の単位セルの前記第２入力端が前段の単位セルの前記第２出力端と接続され、自段の単位セルの前記第１出力端が後段の単位セルの前記第１入力端と接続され、自段の単位セルの前記第２出力端が後段の単位セルの前記第２入力端と接続されて、リング状に接続され、
前記第１インバータ回路および前記第２インバータ回路それぞれがＰＭＯＳトランジスタおよびＮＭＯＳトランジスタにより構成されたＣＭＯＳ回路であり、前記第１インバータ回路のＰＭＯＳトランジスタのゲート幅が前記第２インバータ回路のＰＭＯＳトランジスタのゲート幅のαｐ倍であり、前記第２インバータ回路のＮＭＯＳトランジスタのゲート幅が前記第１インバータ回路のＮＭＯＳトランジスタのゲート幅のαｎ倍であって、αｐおよびαｎの双方が１より大きいか又は双方が１より小さく、
前記制御部が、
第１段階において、前記複数個の単位セルそれぞれのスイッチＳＷ１０，ＳＷ２０のうち何れか２つの第１単位セルおよび第２単位セルそれぞれのスイッチＳＷ１０，ＳＷ２０を選択的にオフ状態とし、前記複数個の単位セルそれぞれのスイッチＳＷ１１，ＳＷ２２のうち前記第１単位セルのスイッチＳＷ１１，ＳＷ２２を選択的にオン状態とし、前記複数個の単位セルそれぞれのスイッチＳＷ１２，ＳＷ２１のうち前記第２単位セルのスイッチＳＷ１２，ＳＷ２１を選択的にオン状態とし、
前記第１段階に続く第２段階において、前記計数部による計数動作を開始させ、前記第１信号が指示する第１時刻以前に前記第１単位セルのスイッチＳＷ１１，ＳＷ２２をオフ状態に転じさせ、前記第１時刻に前記第１単位セルのスイッチＳＷ１０，ＳＷ２０をオン状態に転じさせ、前記第２信号が指示する第２時刻以前に前記第２単位セルのスイッチＳＷ１２，ＳＷ２１をオフ状態に転じさせ、前記第２時刻に前記第２単位セルのスイッチＳＷ１０，ＳＷ２０をオン状態に転じさせる、
ことを特徴とするＴＤＣ回路。
【請求項３】
前記計数部が、前記複数個の単位セルのうちの何れか１個の単位セルから出力されるデータのレベル遷移事象を計数して得られた計数結果と、その計数結果が得られるまでに前記複数個の単位セルのうちの他の何れかの１以上の単位セルから出力されるデータのレベル遷移状況とに基づいて、前記第１信号および前記第２信号それぞれが指示する時刻の間の時間に応じたデジタル値を出力する、
ことを特徴とする請求項１または２に記載のＴＤＣ回路。
【請求項４】
前記複数個の単位セルそれぞれにおいて、
前記第１インバータ回路が、互いに並列的に設けられたインバータＩ１１とインバータＩ１２とを含み、
前記第２インバータ回路が、互いに並列的に設けられたインバータＩ２１とインバータＩ２２とを含み、
半導体基板上において、インバータＩ１１，Ｉ２１，Ｉ２２，Ｉ１２の順に配置され、または、インバータＩ２１，Ｉ１１，Ｉ１２，Ｉ２２の順に配置されている、
ことを特徴とする請求項１または２に記載のＴＤＣ回路。
【請求項５】
前記複数個の単位セルのうち奇数番目の単位セルでは前記半導体基板上においてインバータＩ１１，Ｉ２１，Ｉ２２，Ｉ１２の順に配置され、
前記複数個の単位セルのうち偶数番目の単位セルでは前記半導体基板上においてインバータＩ２１，Ｉ１１，Ｉ１２，Ｉ２２の順に配置されている、
ことを特徴とする請求項４に記載のＴＤＣ回路。
【請求項６】
前記複数個の単位セルそれぞれが、前記第１インバータ回路に対して並列的に設けられた第１トライステートインバータ回路と、前記第２インバータ回路に対して並列的に設けられた第２トライステートインバータ回路とを更に含む、
ことを特徴とする請求項１または２に記載のＴＤＣ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１２−６０３２８（Ｐ２０１２−６０３２８Ａ）
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願番号】特願２０１０−２００２７１（Ｐ２０１０−２００２７１）
【出願日】平成２２年９月７日（２０１０．９．７）
【出願人】（３９９０１１１９５）ザインエレクトロニクス株式会社 (61)
【Ｆターム（参考）】
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願日】平成２２年９月７日（２０１０．９．７）
【出願人】（３９９０１１１９５）ザインエレクトロニクス株式会社 (61)
【Ｆターム（参考）】
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