【課題】半導体集積回路装置の内部回路に供給されるクロック信号の周波数が、正常時よりも高くなった場合の上記内部回路の暴走を回避する。
【解決手段】半導体集積回路装置（１）において、内部回路（１７）と、水晶振動子を用いた発振動作によりクロック信号を形成する水晶発振回路（１１）と、上記内部回路が正常に動作可能な周波数のクロック信号を形成する内蔵発振器（１４）とを設ける。また上記水晶発振回路で形成されたクロック信号の周波数が、上記内部回路の正常動作の周波数範囲よりも上昇したことを検出可能な異常高速発振検出回路（１３）を設ける。さらに上記異常高速発振検出回路での検出結果に基づいて、上記水晶発振回路で形成されたクロック信号に代えて、上記内蔵発振器で形成されたクロック信号を上記内部回路に供給するための制御回路（１６）を設けることで、内部回路の暴走を回避する。 （もっと読む）

【課題】電力消費量の増大を抑制しつつ、タイミング信号のスキューを低減する。
【解決手段】第１のクロック分配回路は、タイミング信号を複数の第１の分配点に分配する。第２のクロック分配回路は、タイミング信号を複数の第２の分配点に分配する。最小遅延クロック信号出力部は、複数の第１の分配点のいずれかに分配されたタイミング信号と複数の第２の分配点のいずれかに分配されたタイミング信号とのうち遅延が小さい方の信号を最小遅延タイミング信号として出力する。同期動作回路は、最小遅延タイミング信号に同期して動作する。 （もっと読む）

【課題】簡易な処理によって遅延素子の遅延情報を出力する遅延検出回路、電源電圧設定回路、及び、遅延検出回路の制御方法を提供すること。
【解決手段】本発明にかかる遅延検出回路１０は、基準信号生成部１１と、遅延チェーン１２と、保持部１３と、を備える。基準信号生成部１１は、クロック信号に同期して第１のレベルから第２のレベルに変化し、少なくともクロック信号の一周期の間は第２のレベルが維持される基準信号を生成する。遅延チェーン１２は、多段接続された複数の遅延ゲート１２−１〜１２−ｎを有し、基準信号が入力される。保持部１３は、クロック信号に同期して複数の遅延ゲート１２−１〜１２−ｎの出力信号を保持し、前記遅延手段の遅延情報を出力する。 （もっと読む）

【課題】ジッタ耐性検査における検査コストの低減を図りつつ、入力される主信号の特性劣化を抑制できる半導体集積回路を提供する。
【解決手段】半導体集積回路１０１は、主信号にジッタ信号が付加されてなる検査信号を生成する機能を有し、ジッタ信号の基となる信号を生成するジッタ信号生成部５０と、電源線Ｖｃｃと接地線ＧＮＤとの間に介在し、電源線Ｖｃｃからの電力供給を受けて外部からの主信号を増幅して出力するバッファ回路１０と、電源線Ｖｃｃとバッファ回路１０との間およびバッファ回路１０と接地線ＧＮＤとの間に介在し電源線Ｖｃｃからバッファ回路１０への供給電力をジッタ信号の基となる信号の大きさに基づいて変化させることにより主信号にジッタ信号を付加するジッタ信号付加部３０とを備える。 （もっと読む）

【課題】電流量の監視による遅延仮定なしで配線故障検出ができ、遅延故障耐性と配線故障耐性を同時に有した非同期データ転送装置を提供する。
【解決手段】ＩＰコア間に配設するＬＳＩの非同期データ転送装置１において、第１のＩＰコアに接続する第１の配線３ａと、第２のＩＰコアに接続する第２の配線３ｂと、第１の配線３ａに接続する送信器２と、第２の配線３ｂに接続する受信器４と、送信器２と受信器４とを接続する第３の配線３ｃと、を含み、送信器２は、符号器５と入力制御部６とを有する入力部２Ａと、出力部２Ｂと、を含み、受信器４は、入力部４Ｂと、復号器７と出力制御部８とを有する出力部４Ａと、を含み、送信器２の符号器５は、第３の配線３ｃのオープン故障を検出する電流ドライバ回路１１ａ，１１ｂ，１１ｃ，１１ｄを備える。 （もっと読む）

【課題】別途、基準クロックなどを用意することなく、複数のクロック信号間の位相差が一定であるか否かを検証することができる位相差検証回路を得ることを目的とする。
【解決手段】ＡＮＤ回路１１−０〜１１−７からパルス信号＃０〜＃７が出力されている期間中、電荷を蓄積するキャパシタチャージ回路１３−０〜１３−７を設け、比較回路１４が、キャパシタチャージ回路１３−０〜１３−７により蓄積された電荷の充電量を示す電圧信号Ｖｏｕｔ＃０〜＃７を比較し、その電圧信号Ｖｏｕｔ＃０〜＃７が一致していれば、クロック信号＃０〜＃７間の位相差が一定であることを認定する。 （もっと読む）

【課題】安価な構成で適切なタイミングにリセット信号を出力させる。
【解決手段】Ａ／Ｄ変換回路３からデジタル信号として入力されるホールドコンデンサＣのホールド電圧の電圧レベルの増加を検出したときに、増加前後の電圧レベルの差をコンパレータ５ａによって求める。そして、求めた差が所定のしきい値以下である場合は、リセット信号を出力する。よって、入力信号Ｖｉｎの入力に伴うホールドコンデンサＣのホールド電圧の増加量が、ホールド電圧の飽和判断に適した所定のしきい値以下になった時点で、初めてホールドコンデンサＣをリセットしてホールド電圧を放電させる。これにより、ホールドコンデンサＣの１回目のチャージ時点におけるホールド電圧に比べてはるかに、入力信号Ｖｉｎの反転信号の電圧レベルのピーク値に近い値にホールド電圧が達するまで、ホールドコンデンサＣをチャージさせた時点で、リセット信号を確実に出力することができる。 （もっと読む）

【課題】正パルスおよび負パルス間の位相偏差に影響されることなくバイポーラ信号の周波数を正確に測定する。
【解決手段】バイポーラ信号をＢ／Ｕ変換110した被測定クロックのパルス列の立ち上がりを第１カウンタ120でカウントし、当該カウント値を基に測定期間を設定する。このとき、測定期間の開始および終了のタイミングを決める各パルスの極性が一致するようにしておく。そして、基準クロックに従いカウント動作する第２カウンタ130を上記測定期間で有効にし、該第２カウンタのカウント値を用いて被測定クロックの周波数を算出する。 （もっと読む）

【課題】ハイサイドスイッチの過電流の検出精度を高めることが可能なハイサイドスイッチ回路、および、そのハイサイドスイッチ回路を含む装置を提供する。
【解決手段】ハイサイドスイッチ回路１０は、入力端子１１と出力端子１２との間に電気的に接続されるスイッチ（ＭＯＳトランジスタ１５）と、ゲート制御部１６と、過電流検出部２０とを備える。過電流検出部２０は、抵抗素子２１と、比較器２２とを含む。比較器２２は、抵抗素子２１の電圧Ｖ１がしきい電圧を超える場合に、過電流を検出する。比較器２２は、過電流時の検出電圧Ｖ１がしきい電圧を上回るように、予め調整される。抵抗素子２１の抵抗値の精度が高くない場合にも、比較器２２の調整によって、過電流の検出精度が高められる。 （もっと読む）

【課題】被検出対象が無いにも関わらず、物体有りと誤って判定される誤動作が生じないパルス変調型光検出装置及び電子機器を提供する。
【解決手段】パルス変調型光検出装置５０は、増幅パルス信号Ｓ５と同期タイミングパルス信号Ｓ２とが同期するか否かを判定し、増幅パルス信号Ｓ５と同期タイミングパルス信号Ｓ２とが同期していないと判定したとき、同期タイミングパルス信号Ｓ２の生成を停止させる停止信号Ｓ５０１を同期タイミング回路５へ出力する外乱光検知部２００を備える。 （もっと読む）

【課題】 データ判定回路の回路規模を大きくすることなく、孤立パルスを確実に検出する。
【解決手段】 閾値判定部は、２値データのデータ列を表すアナログデータ信号をオーバーサンプルすることにより生成されるデジタルコードを順に受け、負のデジタルコードが連続するときに増加値を示す閾値信号を出力し、正のデジタルコードが連続するときに減少値を示す閾値信号を出力する。孤立パルス判定部は、デジタルコードに閾値信号が示す値を加えて補正デジタルコードを生成し、連続する補正デジタルコードを用いて孤立パルスを検出する。バイナリ判定部は、連続するデジタルコードの符号を用いて２値データの論理を求める。データ選択部は、孤立パルスが検出されるときに、孤立パルスの論理を２値データの論理として出力し、孤立パルスが検出されないときに、バイナリ判定部により求められた２値データの論理を出力する。 （もっと読む）

【課題】簡易な回路構成で、高速かつジッタ入力に強く、信号エラーの発生を抑止することが可能なＣＤＲ回路、受信装置、および通信システムを提供する。
【解決手段】ＣＤＲ回路３１０は、遅延素子３１２−１〜３１２−４を含み、定期的に信号遷移の挿入されたデータ入力をトリガとしてクロックを抽出する分周器３２０と、分周器で抽出されたクロックに同期して入力データ信号をラッチするラッチ３１５−１〜３１５−８とを有する。 （もっと読む）

【課題】発振回路の動作状態を短時間で検出する。
【解決手段】ＶＤＤの電源端子とＶＳＳの電源端子の間にノードＮ１を共通接続点とするトランジスタＭＰ１，ＭＮ１を直列接続し、ノードＮ２を共通接続点とするトランジスタＭＰ２，ＭＮ２を直列接続する。ノードＮ１，Ｎ２の間に容量Ｃ１を接続する。ノードＮ１，Ｎ２にＮＯＲ１の入力側を接続する。トランジスタＭＰ１，ＭＮ１に直列に電流源Ｉ１を接続し、トランジスタＭＰ２，ＭＮ２に直列に電流Ｉ２を接続する。トランジスタＭＮ１，ＭＮ２のＯＦＦ抵抗をトランジスタＭＰ１，ＭＰ２のＯＦＦ抵抗より小さくする。発振回路の発振クロック信号が第１の論理のとき、トランジスタＭＰ１，ＭＮ２をＯＮさせると共にトランジスタＭＰ２，ＭＮ１をＯＦＦさせ、第２の論理のとき逆にする。 （もっと読む）

【課題】多様な信号形式のＤＵＴからのデータを取り込み可能なデータラッチ回路を提供する。
【解決手段】データ入力端子ＩＮは、シリアル形式のデータ信号Ｄ_ＩＮが入力される。ｎ個（ｎは２以上の整数）のクロック入力端子ＣＬＫ１〜ＣＬＫｎは、それぞれにクロック信号ＣＬＫ１〜ＣＬＫｎが入力される。ある入力フリップフロップＦＦ_ｉは、データ信号Ｄ_ＩＮを対応するクロック信号ＣＬＫ_ｉに応じたタイミングでラッチする。シリアルパラレル変換器ＳＰ_ｉは、シリアル形式のデータ信号Ｄ_ＩＮを対応するクロック信号ＣＬＫ_ｉを用いてパラレル形式の中間データ信号Ｄ_ＩＮＴｉに変換する。データセレクタＭＵＸ１は、ｎ個の中間データ信号Ｄ_{ＩＮＴ１〜ｎ}のうち選択信号ＳＥＬに応じたひとつを選択する。 （もっと読む）

【課題】メモリ等の入力対象に入力される信号の誤判定を行うのに好適な誤り検出回路を提供する。
【解決手段】集積回路１を、誤り検出回路２Ａ〜２Ｃとメモリ回路３とを含み、誤り検出回路２Ａ〜２Ｃを、クロック信号ＣＫの立ち上がりエッジにおいて入力信号ＩＮ０〜ＩＮｎの状態を保持し、保持した状態を示す第１信号ＩＮ＿Ａ０〜ＩＮ＿Ａｎを出力するラッチ回路２１Ａ０〜２１Ａｎと、クロック信号ＣＫを遅延時間ｔ１だけ遅延させる遅延回路２０Ａと、遅延クロック信号ＣＫ＿Ａの立ち上がりエッジにおいて入力信号ＩＮ０〜ＩＮｎの状態を保持し、保持した状態を示す第２信号ＩＮ＿Ｂ０〜ＩＮ＿Ｂｎを出力するラッチ回路２１Ｂ０〜２１Ｂｎと、第１信号ＩＮ＿Ａ０〜ＩＮ＿Ａｎと第２信号ＩＮ＿Ｂ０〜ＩＮ＿Ｂｎとが一致しているか否かを比較判定し、判定結果を示す第３信号ＣＯＭＰ０〜ＣＯＭＰｎを出力する比較回路２４＿０〜２４＿ｎとを含む構成とした。 （もっと読む）

【課題】回路規模が増大する問題があった。
【解決手段】複数の回路ブロックと、入力するクロック信号を遅延制御信号に基づいて遅延したクロック信号を対応する前記複数の回路ブロックに供給する複数のクロック遅延回路と、前記複数の回路ブロックの遅延試験を行う制御回路と、前記遅延試験の結果に応じて、前記複数の回路ブロックのうち遅延処理が必要な回路ブロックの情報を記憶する救済グループ記憶回路と、前記遅延試験の結果に応じて、前記複数の回路ブロックのうち遅延処理が必要な回路ブロックの遅延値情報を記憶する、所定数の遅延設定回路と、前記救済グループ記憶回路が記憶した回路ブロックの情報に対応したクロック遅延回路に対し、前記遅延設定回路が記憶した遅延値情報に応じた前記遅延制御信号を割り当てる遅延設定割当制御回路と、を有する半導体集積回路のクロック信号調整回路。 （もっと読む）

【課題】多様なクライアントに柔軟に対応することを課題とする。
【解決手段】再送判定サーバ１０は、クライアント４０を識別する識別情報に対応付けて再送判定方式を記憶する再送判定方式情報テーブル２１を備える。再送判定サーバ１０において、要求メッセージ受信部３１は、クライアント４０から要求メッセージを受信する。再送判定方式決定部３２は、要求メッセージから識別情報を抽出し、該識別情報に対応付けて記憶された再送判定方式を再送判定方式情報テーブル２１から取得することで、再送判定方式を決定する。再送判定実施部３３は、決定された再送判定方式に従って、要求メッセージが再送されたものであるか否かを判定する。応答メッセージ送信部３４は、判定結果に基づいて応答メッセージを作成し、該応答メッセージをクライアント４０に送信する。 （もっと読む）

【課題】位相同期回路を含む回路シミュレーションにおいて、フィードバックループに分周器が存在している場合であっても正確にシミュレートできるようにすること。
【解決手段】フィードバックループに設けられた分周器の分周比を測定するための第１のクロック信号を生成する測定クロック生成部と、分周器が第１のクロック信号を受信して分周して出力した第２のクロック信号と、第１のクロック信号とを参照して、分周器の分周比を測定する分周比測定部と、入力クロック信号を受信し、入力クロック信号の周期と予め設定された逓倍比と測定された分周比の逆数に相当する逓倍比とに応じて、入力クロック信号を逓倍して第３のクロック信号として出力する逓倍クロック生成部と、第１のクロック信号及び第３のクロック信号を受信し、いずれかを出力クロック信号として出力するクロック出力制御部とを有する。 （もっと読む）

【課題】発振回路の発振周波数の異常を検出することができる発振異常検出回路を提供することである。
【解決手段】クロック信号ＣＬＫを、直列接続された複数の遅延素子２０〜２５を用いて遅延させる遅延部２と、遅延素子２０〜２５の出力信号であるクロック信号ＣＬＫ０〜ＣＬＫ５から、全体遅延時間ｔｄａ内における、クロック信号ＣＬＫの変化を示す発振信号パターンＤ０〜Ｄ５を取得する信号パターン取得部３と、期待信号パターンＥ０〜Ｅ５を予め記憶する期待値記憶部４と、発振信号パターンＤ０〜Ｄ５と期待信号パターンＥ０〜Ｅ５とを比較する比較部５と、比較部５による比較結果が一致しない場合、発振回路１００に発振異常が生じていると判定する異常判定部６とを備えた。 （もっと読む）

【課題】クロック異常を検出する精度を向上させる技術を提供する。
【解決手段】被検査クロックを遅延させる第１の遅延回路の出力と第２の遅延回路の出力よりＬｏｗ期間を決める。定められたＬｏｗ期間に信号変化をカウントする。被検査クロックとカウント値により異常検出する。第１の遅延回路の出力と第２の遅延回路の出力よりＨｉｇｈ期間を決める。定められたＨｉｇｈ期間に信号変化をカウントする。被検査クロックとカウント値により異常検出する。Ｌｏｗ期間の異常とＨｉｇｈ期間の異常を統合する。 （もっと読む）